WO2012091013A1 - 受信装置および受信方法、並びにコンピュータプログラム - Google Patents

受信装置および受信方法、並びにコンピュータプログラム Download PDF

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WO2012091013A1
WO2012091013A1 PCT/JP2011/080213 JP2011080213W WO2012091013A1 WO 2012091013 A1 WO2012091013 A1 WO 2012091013A1 JP 2011080213 W JP2011080213 W JP 2011080213W WO 2012091013 A1 WO2012091013 A1 WO 2012091013A1
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channel estimation
estimation value
data
dft
memory
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PCT/JP2011/080213
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剛 橋本
Original Assignee
日本電気株式会社
株式会社エヌ・ティ・ティ・ドコモ
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2647—Arrangements specific to the receiver only
    • H04L27/2649—Demodulators
    • H04L27/265—Fourier transform demodulators, e.g. fast Fourier transform [FFT] or discrete Fourier transform [DFT] demodulators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G06F17/141—Discrete Fourier transforms
    • G06F17/142—Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0202—Channel estimation
    • H04L25/0212—Channel estimation of impulse response

Definitions

  • the present invention is an application based on Japanese Patent Application No. 2010-290031 filed on Dec. 27, 2010, and claims to receive the benefit of priority.
  • the disclosure of the above application is hereby incorporated by reference in its entirety.
  • the present invention relates to a receiving apparatus, a receiving method, and a computer program.
  • Orthogonal Frequency Division Multiplexing is a wireless access method with high frequency utilization efficiency. Frequency Division Multiplexing is used.
  • FIG. 11 is an overall configuration diagram of a communication system using a conventional OFDM system.
  • a CPU central processing unit
  • the encoding unit 111 performs CRC (cyclic) on the input information bits. redundancy check) and add convolutional coding.
  • the modulation unit 112 modulates the input code data.
  • the OFDM signal generation unit 113 maps the modulated data on the frequency axis, converts the data on the frequency axis to data on the time axis by digital Fourier inverse transform, and converts the converted data to D / A (Digital Analog ) Output to the conversion unit 114.
  • the D / A converter 114 converts the converted data output from the OFDM signal generator 113 from a digital signal to an analog signal. Then, the modulated data converted into the analog signal is transmitted through the plurality of antennas 115.
  • the receiving side is the user terminal 121.
  • the user terminal 121 receives data transmitted from the antenna 115 of the base station 101 via the plurality of antennas 131. However, it should be noted that the data received by the antenna 131 is affected by noise when propagating through space after being output from the antenna 115.
  • Data received by the antenna 131 is input to an A / D (Analog / Digital) converter 132.
  • the A / D converter 132 converts the input data from an analog signal to a digital signal.
  • the A / D conversion unit 132 outputs the converted digital signal to the OFDM signal demodulation unit 133.
  • the OFDM signal demodulator 133 converts the digital signal on the time axis output from the A / D converter 132 into data on the frequency axis by digital Fourier transform, and maps it on the IQ plane.
  • the demodulation unit 134 demodulates the data mapped on the IQ plane output from the OFDM signal demodulation unit 133.
  • Demodulation section 103 outputs the demodulated data obtained by demodulation to decoding section 135.
  • the decoding unit 135 performs error correction decoding on the input demodulated data.
  • a processing circuit such as a subsequent CPU performs a predetermined process using the decoded data obtained as a result.
  • the OFDM signal demodulator 133 of the communication system using this OFDM system channel estimation processing for channel compensation is performed.
  • the channel estimation value obtained in the frequency domain can be converted into the time domain, and the accuracy of the channel estimation value can be improved by noise suppression processing in the time domain.
  • IFFT Inverse Fast
  • FFT Fast Fourier transform
  • IFFT inverse FFT
  • Patent Document 1 discloses a method for suppressing noise included in a channel estimation value in a time domain in channel estimation in wireless communication in which communication is performed using a large number of subcarriers.
  • a channel estimation value obtained from a pilot signal mapped to each subcarrier is assumed to be in the frequency domain, and an inverse Fourier transform is performed to convert this into a channel estimation value in the time domain.
  • Fourier transform is used to convert the channel estimation value after noise suppression into a channel estimation value in the frequency domain.
  • an object of the present invention is to solve the above-described problems, that is, to provide a receiving apparatus, a receiving method, and a computer program that can reduce operations.
  • one aspect of the receiving apparatus of the present invention receives a signal including a frequency domain channel estimation value composed of N (N is a power of 2) data, and converts the channel estimation value to P ( P is log 2 N) times DFT (Discrete) (Fourier Transform)
  • a receiving device that obtains a time domain channel estimation value by arithmetic processing, and among N pieces of data forming a frequency domain channel estimation value obtained from a received signal, data that has not been replaced with 0 From the number, among the P DFT calculation processes, the MFT (M is 2 or more and P or less) DFT calculation process for starting the DFT calculation process, and the input to the determined M-th DFT calculation process Input to the M-th DFT calculation process from the generation means for generating a rotor for calculating the data to be calculated, the channel estimation value of the frequency domain obtained from the received signal, and the generated rotor
  • a signal including a frequency domain channel estimation value composed of N (N is a power of 2) data is received, and the channel estimation value is P (P is log 2 N).
  • a reception method for obtaining a time-domain channel estimation value by performing the DFT operation processing once, and among the N data forming the frequency-domain channel estimation value obtained from the received signal From the number of D DFT calculation processes, M (M is 2 or more and P or less) DFT calculation processes for starting the DFT calculation process are determined, and data input to the determined M th DFT calculation process Is generated, and the data input to the M-th DFT calculation process is calculated from the frequency domain channel estimation value obtained from the received signal and the generated rotor. 1st to Pth DFT operations By performing the management is intended for calculating the time-domain channel estimation values.
  • one aspect of the computer program of the present invention receives a signal including a channel estimation value in a frequency domain composed of N (N is a power of 2) data, and converts the channel estimation value to P (P is log 2 N).
  • a computer constituting a receiving apparatus that obtains a time-domain channel estimation value by performing DFT arithmetic processing times is not replaced with 0 out of N data forming a frequency-domain channel estimation value obtained from a received signal.
  • a decision step for deciding the M (M is 2 or more and P or less) DFT computation process for starting the DFT computation process, and the determined M-th DFT computation process From the generation step of generating a rotator for calculating the data input to, the frequency domain channel estimation value obtained from the received signal, and the generated rotator, A calculation step for calculating data input to the DFT calculation process and a calculation step for calculating a time domain channel estimation value by performing the M-th to P-th DFT calculation processes are performed. ing.
  • FIG. 1 is a block diagram showing an example of a configuration of a part for demodulating an OFDM signal of a receiving apparatus.
  • the part of the receiving apparatus that demodulates the OFDM signal includes a multiplier 11, a selector 12, a memory 13, a memory 14, a selector 15, a two-point DFT operation unit 16, a rotator generation unit 17, a multiplier 18, and a control unit 19. Configured as follows.
  • the multiplier 11 multiplies the input signal and the rotor generated by the rotor generation unit 17 and supplies the product data obtained as a result of the multiplication to the selector 12.
  • the rotor will be described later.
  • the selector 12 is a selector for selecting the storage destination of the input signal, and supplies the data supplied from the multiplier 11 to the memory 13 or the memory 14 in accordance with an instruction from the control unit 19.
  • the memory 13 and the memory 14 are composed of a semiconductor memory or the like, and hold fast Fourier transform input data, output data, or intermediate values.
  • the memory 13 and the memory 14 are each configured to store N complex data.
  • the input data of the fast Fourier transform includes the product of the input signal and the rotator supplied from the multiplier 11 via the selector 12.
  • the selector 15 reads out the output data (fast Fourier transform) of the input data (fast Fourier transform input data or intermediate value) of the two-point DFT computing unit 16 from the memory 13 and the memory 14. This is a selector for switching the write destination of the conversion output data or intermediate value).
  • the two-point DFT calculation unit 16 applies the radix-2 DFT calculation to the input data or intermediate value of the fast Fourier transform stored in either the memory 13 or the memory 14 supplied via the selector 15. Then, the result obtained by the calculation is supplied to the multiplier 18.
  • the rotor generation unit 17 generates a rotor that multiplies the input signal or the output data from the two-point DFT calculation unit 16.
  • the multiplier 18 multiplies the result of the radix-2 DFT operation supplied from the 2-point DFT operation unit 16 and the operator supplied from the rotator generation unit 17, and product data obtained as a result of the multiplication. Is supplied to the other of the memory 13 and the memory 14 via the selector 15 as output data of the fast Fourier transform via the selector 15.
  • the other of the memory 13 and the memory 14 is the memory 14 when the memory 13 stores the input data or intermediate value of the radix-2 DFT calculation in the two-point DFT calculation unit 16, and the two points.
  • the memory 14 stores the input data or intermediate value of the radix-2 DFT calculation in the DFT calculation unit 16, it is the memory 13.
  • the control unit 19 refers to the data number of the channel estimation value that has not been replaced with “0” obtained as a result of the noise suppression, which is input as the noise suppression range, and selects the selector 12, the memory 13, the memory 14, and the selector 15. Controls the two-point DFT calculation unit 16 and the rotator generation unit 17 to select the write destination of the input signal, generate the read or write address of the memory 13 or 14, and control the generation of the rotator In addition, the number of two-point DFT operations, the management or control of the processing stage, and the selection of the reading source of the input data or the writing destination of the output data of the two-point DFT operation are selected.
  • FIG. 2 is a diagram illustrating an example of a radix-2 fast Fourier transform operation having a two-point DFT operation as a basic element.
  • the circles indicate x (0) to x (15) input data (frequency domain channel estimation data), intermediate values, or X (0) to X (15) output data (time domain). Each channel estimation value).
  • the arrows indicate the use of input data, intermediate values, or output data.
  • input data or an intermediate value indicated at the base of the arrow is added.
  • the rotors W 16 0 to W 16 7 attached below the arrow are multiplied by the input data or the intermediate value indicated by the arrow.
  • FIGS. 3 to 6 The same applies to FIGS. 3 to 6 below.
  • the base 2 is decomposed into log 2 N DFT operation processing groups.
  • log 2 N is set to P.
  • Each DFT processing group of P times DFT processing group is called a stage. From the input side, the first stage, the second stage,.
  • the Coolie-Tukey-type fast Fourier transform can take two types of configurations, a time thinning type and a frequency thinning type, depending on the method of decomposition into two-point DFT operations.
  • a fast Fourier transform which is a frequency thinning type configuration
  • a value other than 2 can be adopted as the radix, and a time thinning type configuration can also be adopted.
  • FIG. 3 is a diagram showing a two-point DFT operation in a radix-2 fast Fourier transform.
  • X ′ (m) The output X ′ (m) of the two-point DFT calculation is obtained by equation (1).
  • X ′ (m) and x ′ (m) are complex numbers, and j is an imaginary unit.
  • the channel estimation value in the time domain is replaced with “0” by the threshold TH, but in an actual propagation path, the power peak often appears at both ends, and the channel near the center. It has been found that most of the estimated values are replaced with '0'.
  • N is a power of 2 of 8 or more.
  • the calculation for the channel estimation value replaced with “0” is taken into consideration, and the rotor W is added to the data (input data) at the portion other than “0”.
  • the first stage DFT operation can be omitted.
  • the FFT processing can be started from the second stage.
  • x (0), x (1), x (2), x (3), x (12) without performing the first stage DFT operation.
  • the DFT operation of the first and second stages can be omitted by preparing in advance the third stage input by multiplying the data of the part other than “0” by the rotor W. it can.
  • Wn ⁇ Wm W (n + m). You only need to multiply the child W once.
  • the input data of the third stage in FIG. 5 is indicated by a value obtained by performing deformation using the symmetry of the rotor W shown in Expression (2).
  • the first to third stages are prepared by previously preparing the input of the fourth stage by multiplying the data of the part other than “0” by the rotor W.
  • the DFT operation can be omitted.
  • FIG. 6 it seems that it is necessary to multiply the input of the fourth stage by the rotor W three times, but the rotation is the same as in the first case by modifying the same formula as in the second case. You only need to multiply the child W once.
  • ⁇ x (15) ⁇ W 16 13 ⁇ W 16 4 can be transformed as shown in Expression (3) by using the symmetry of the rotor W.
  • x (0), x (15), x (0) ⁇ W 16 0 , x, without performing the first stage to third stage DFT operations.
  • ⁇ W 16 12 , x (0), x (15) ⁇ W 16 10 , x (0) ⁇ W 16 0 , x (15) ⁇ W 16 10 , x (0) ⁇ W 16 0 , x (15) ⁇ W 16 9, x (0) ⁇ W 16 0, x (15) ⁇ W 16 11, x (0) ⁇ W 16 0, x (15) ⁇ W 16 13, x (0) ⁇ W 16 0 , x (15) ⁇ W 16 1 is obtained and input to the fourth stage.
  • the DFT calculation for the S stage (S-1) The multiplication of the rotors for the stages can be reduced.
  • S ⁇ 1,..., P ⁇ 1 ⁇ .
  • step S11 the control unit 19 selects the storage destination of the input signal from the previous stage, for example, selects the memory 13 as the storage destination of the input signal from the previous stage. Then, the control unit 19 acquires, as the noise suppression range, the number of data of the channel estimation value that has been input from the previous stage and has not been replaced with “0” obtained from the result of noise suppression.
  • address a the write address to the memory 13 when performing FFT processing from the first stage
  • S stage the stage that is the actual process start stage
  • address a ′ the write address to the memory 13 when performing FFT processing from the first stage
  • step S12 the control unit 19 determines a processing start stage (S-th stage) from the number of data of channel estimation values that have not been replaced with “0”.
  • step S ⁇ b> 13 the rotator generation unit 17 generates a rotator W necessary for calculating input data to the determined process start stage.
  • step S14 the control unit 19 switches the selector 12 so that the data from the multiplier 11 is supplied to the memory 13.
  • the multiplier 11 calculates the data of each address a ′ of the processing start stage from the channel estimation value after noise suppression and the rotator, and supplies the calculated data to the memory 13 via the selector 12.
  • the memory 13 writes and stores data supplied from the multiplier 11 therein.
  • the address a is converted into the address a ′ by the control unit 19, and the control unit 19 controls the rotator generation unit 17 according to the value of the address a to perform appropriate rotation.
  • a child is generated, and a value obtained by multiplying the rotor and the input signal by the multiplier 11 is written in the address a ′ of the memory 13.
  • the address a that is 0 is rotated to the address a ′ that is 0 and 1 Child W corresponds.
  • the address a that is 1 corresponds to the address a ′ that is 1 and the rotor W that is 1, and as shown in the third line from the top, 14
  • the address a ′ that is 2 corresponds to the address a ′ that is 2 and the rotor W that is 1, and as shown in the fourth row from the top, the address a that is 15 corresponds to the address a ′ and 1 that is 3 A certain rotor W corresponds.
  • the address a that is 0 corresponds to the address a ′ that is 4 and the rotor W that is W 160
  • the address a ′ being 1 corresponds to the address a ′ being 5 and the rotor W being W 16 2
  • the rotor W which is W 16 12 corresponds to the address a which is 15 and the rotor W which is W 16 10 as shown in the eighth line from the top.
  • the address a that is 0 corresponds to the address a ′ that is 8 and the rotor W that is W 16 0
  • the address a ′ being 1 corresponds to the address a ′ being 9 and the rotor W being W 16 1
  • the rotor W as W 16 10 corresponds to the address a as 15
  • the rotor W as W 16 9 corresponds to the address a as 15.
  • the address a being 0 corresponds to the address a ′ being 12 and the rotor W being W 16 0
  • Address a ′ being 1 corresponds to address a ′ being 13 and rotor W being W 16 3
  • address a being 14 is address a ′ being 14.
  • the rotor W which is W 16 10 corresponds to the address a which is 15 and the rotor W which is W 16 13 , as shown in the 16th line from the top.
  • the processing start stage is the third stage. Therefore, when the input signal is written into the memory 13, the address a shown in FIG. 8 is converted to the address a ′ shown in FIG. 8 by the control unit 19, and the control unit 19 further converts the address a according to the value of the address a. Then, the rotator generation unit 17 is controlled to generate an appropriate rotator shown in FIG. 8, and the multiplier 11 writes a value obtained by multiplying the rotator and the input signal into the address a ′ of the memory 13.
  • step S ⁇ b> the memory 13, the memory 14, the selector 15, the two-point DFT calculation unit 16, the rotator generation unit 17, and the multiplier 18 are written in the memory 13 under the control of the control unit 19.
  • the DFT calculation processing from the processing start stage to the final P-th stage is performed based on the received data, and the FFT processing ends.
  • control unit 19 reads the selector 15 from the memory 13 in which the input signals are stored and switches to the direction in which the data is written in the memory 14. Thereafter, the control unit 19 starts FFT calculation processing from the S-th stage and performs processing up to the P-th stage. In the process from the S stage to the P stage, the control unit 19 operates the selector 15 so that the result of the previous stage is read from the next stage after the process of each stage is completed.
  • the number of data of the channel estimation value that has not been replaced by “0” is equal to or greater than (N / 2 S + 2 + 1) at both ends (N / 2).
  • ( S + 1 ) or less the DFT calculation for S stages and the multiplication of the rotor for (S-1) stages can be reduced.
  • the center part of the channel estimation value in the time domain becomes “0” in many cases, and this is used to convert the channel estimation value after noise suppression into the frequency domain.
  • the amount of FFT processing for conversion can be reduced.
  • the channel estimation value after noise suppression is converted from the time domain to the frequency domain. Can be realized at high speed. By omitting unnecessary calculations, a reduction in processing amount can be realized.
  • the FFT processing amount can be reduced by devising the FFT stage processing instead of controlling the write destination and the multiplication of the rotor when the input signal is stored in the memory 13 or the memory 14. Can be realized.
  • FIG. 9 is a block diagram showing an example of a configuration of a part for demodulating an OFDM signal of a receiving apparatus according to another embodiment of the present invention.
  • the parts for demodulating the OFDM signal of the receiving apparatus shown in FIG. 9 include a selector 21, a memory 22, a memory 23, a selector 24, a two-point DFT calculation unit 25, a rotator generation unit 26, a multiplier 27, and a control unit 28. Configured to include. In the part for demodulating the OFDM signal of the receiving apparatus shown in FIG. 9, there is no equivalent to the multiplier 11 in FIG.
  • the selector 21 is a selector for selecting the storage destination of the input signal, and supplies the data supplied from the previous stage to the memory 22 or the memory 23 in accordance with an instruction from the control unit 28.
  • the memory 22 and the memory 23 are composed of a semiconductor memory or the like, and hold fast Fourier transform input data, output data, or intermediate values.
  • the memory 22 and the memory 23 are each configured to store N complex data.
  • the selector 24 switches the reading destination and the writing destination of the two-point DFT calculation unit 25 from the memory 22 and the memory 23 in the calculation process of the fast Fourier transform.
  • the two-point DFT calculation unit 25 applies the radix-2 DFT calculation to the input data or intermediate value of the fast Fourier transform stored in either the memory 22 or the memory 23 supplied via the selector 24. Then, the result obtained by the calculation is supplied to the multiplier 27.
  • the rotor generator 26 generates a rotor W that is multiplied by the output data of the two-point DFT calculator 25.
  • the multiplier 27 multiplies the result of the radix-2 DFT operation supplied from the 2-point DFT operation unit 25 by the operator supplied from the rotator generation unit 26, and product data obtained as a result of the multiplication. Is supplied to the other of the memory 22 and the memory 23 as output data of the fast Fourier transform via the selector 24.
  • the other of the memory 22 and the memory 23 is the memory 23 when the memory 22 stores the input data or intermediate value of the radix-2 DFT calculation in the two-point DFT calculation unit 25.
  • the memory 23 stores the input data or intermediate value of the radix-2 DFT calculation in the DFT calculation unit 25, it is the memory 22.
  • the control unit 28 refers to the data number of the channel estimation value that has not been replaced by “0” obtained as a result of noise suppression, which is input as the noise suppression range, and selects the selector 21, the memory 22, the memory 23, the selector 24, Controls the two-point DFT calculation unit 25 and the rotator generation unit 26, selects a writing destination of the input signal, generates a read or write address of the memory 22 or the memory 23, and controls generation of the rotator
  • the input signal is stored in the memory 22 or the memory 23 in the same manner as when performing FFT from the first stage. In the following description, it is assumed that the input signal is stored in the memory 22.
  • the FFT processing is performed from the S-1 stage.
  • the 2-point DFT calculation unit 25 outputs the data read from the address a of the memory 22 without performing the 2-point DFT calculation.
  • the control unit 28 controls the rotator generation unit 26 according to the value of the address a, generates an appropriate rotator, and multiplies the value read from the rotator and the data read from the address a of the memory 22 to the address of the memory 23. Write to a '.
  • control unit 28 switches the selector 24 to the direction of reading from the memory 23 and writing to the memory A22.
  • step S15 Since the processing from the S stage is the same as the processing described with reference to the flowchart of FIG. 7 (procedure of step S15), description thereof is omitted.
  • the series of processes described above can be executed by hardware or software.
  • the computer program that constitutes the software can perform various functions by installing a computer embedded in dedicated hardware or various computer programs.
  • a general-purpose personal computer that can be executed is installed from a computer program recording medium.
  • FIG. 10 is a block diagram showing an example of the hardware configuration of a computer that executes the above-described series of processes using a computer program.
  • CPU Central A processing unit (61) 61, a ROM (Read Only Memory) 62, and a RAM (Random Access Memory) 63 are connected to each other by a bus 64.
  • ROM Read Only Memory
  • RAM Random Access Memory
  • the input / output interface 65 is connected to the bus 64.
  • the input / output interface 65 includes an input unit 66 including a keyboard, a mouse, and a microphone, an output unit 67 including a display and a speaker, a storage unit 68 including a hard disk and a non-volatile memory, and a communication unit 69 including a network interface.
  • a drive 70 for driving a removable medium 71 such as a magnetic disk, an optical disk, a magneto-optical disk, or a semiconductor memory is connected.
  • the CPU 61 loads the computer program stored in the storage unit 68 to the RAM 63 via the input / output interface 65 and the bus 64 and executes the computer program. A series of processing is performed.
  • the computer program executed by the computer (CPU 61) is, for example, a magnetic disk (including a flexible disk), an optical disk (CD-ROM (Compact Disc-Read Only Memory), DVD (Digital Versatile Disc), etc.), a magneto-optical disc, or It is recorded on a removable medium 71 that is a package medium made of a semiconductor memory or the like, or provided via a wired or wireless transmission medium such as a local area network, the Internet, or digital satellite broadcasting.
  • the computer program can be installed in the computer by storing the removable medium 71 in the drive 70 and storing it in the storage unit 68 via the input / output interface 65. Further, the computer program can be installed in the computer by being received by the communication unit 69 via a wired or wireless transmission medium and stored in the storage unit 68. In addition, the computer program can be stored in advance in the computer by storing it in the ROM 62 or the storage unit 68 in advance.
  • the program executed by the computer may be a program that is processed in time series in the order described in this specification, or in parallel or at a necessary timing such as when a call is made. It may be a program for processing.

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Abstract

　Ｎ（Ｎは２のべき乗）個のデータからなる周波数領域のチャネル推定値を含む信号を受信し、チャネル推定値をＰ（Ｐはｌｏｇ２Ｎ）回のDFT（Discrete Fourier Transform）演算処理によって時間領域のチャネル推定値を求める受信装置、受信方法ならびにコンピュータプログラムにおいて、演算をより少なくする。受信した信号から求められた周波数領域のチャネル推定値をなすＮ個のデータのうち、０で置き換えられなかったデータの数から、Ｐ回のDFT演算処理のうち、DFT演算処理を開始するＭ（Ｍは２以上Ｐ以下）回目のDFT演算処理を決定し、決定されたＭ回目のDFT演算処理に入力されるデータを演算するための回転子を生成し、受信した信号から求められた周波数領域のチャネル推定値と、生成された回転子とから、Ｍ回目のDFT演算処理に入力されるデータを計算し、Ｍ回目からＰ回目のDFT演算処理を行うことで、時間領域のチャネル推定値を演算する。

Description

受信装置および受信方法、並びにコンピュータプログラム
　本発明は、２０１０年１２月２７日出願の特願２０１０－２９００３１に基づく出願であり、優先権の利益を受けることを主張する。上記出願の開示は、その全体が、参照によりここに組み込まれる。
　本発明は受信装置および受信方法、並びにコンピュータプログラムに関する。
　近年、無線通信分野では通信速度向上のため、周波数利用効率の高い無線アクセス方式である直交波周波数分割多重（OFDM：Orthogonal
Frequency Division Multiplexing）が用いられている。地上波デジタル放送、無線LAN（Local Area
Network）をはじめとし、移動体通信においても、3GPP（3rd Generation
Partnership Project）において、新しい通信方式での標準化が進められているLTE（Long Term
Evolution）でも、OFDMが採用されている。
　図１１は、従来のOFDM方式を用いた通信システムの全体構成図である。基地局１０１では、まず基地局１０１のCPU（central processing unit）（図示せず）が送信したいデータを情報ビットとして符号化部１１１に入力する。符号化部１１１は、入力された情報ビットに対しCRC（cyclic
redundancy check）を付加し、畳み込み符号化を施す。変調部１１２は、入力された符号データを変調する。OFDM信号生成部１１３は、変調後のデータを周波数軸上にマッピングし、デジタルフーリエ逆変換によって周波数軸上のデータを時間軸上のデータに変換し、変換後のデータをD/A（Digital Analog）変換部１１４に出力する。D/A変換部１１４は、OFDM信号生成部１１３から出力された変換後のデータをデジタル信号からアナログ信号に変換する。そしてアナログ信号に変換された変調データは複数のアンテナ１１５を介して送信される。
　受信側は、ユーザ端末１２１である。ユーザ端末１２１は、複数のアンテナ１３１を介して基地局１０１のアンテナ１１５から送信されたデータを受信する。ただし、アンテナ１３１が受信したデータは、アンテナ１１５から出力された後、空間を伝播する際のノイズの影響を受けていることに留意する。アンテナ１３１が受信したデータはA/D（Analog Digital）変換部１３２に入力される。A/D変換部１３２は、入力されたデータをアナログ信号からデジタル信号に変換する。A/D変換部１３２は、変換後のデジタル信号をOFDM信号復調部１３３に出力する。OFDM信号復調部１３３は、A/D変換部１３２から出力される時間軸上のデジタル信号をデジタルフーリエ変換によって周波数軸上のデータに変換し、ＩＱ平面上にマッピングする。復調部１３４は、OFDM信号復調部１３３から出力された、ＩＱ平面上にマッピングされたデータを復調する。復調部１０３は、復調して得た復調データを復号部１３５に出力する。復号部１３５は、入力された復調データに対して誤り訂正復号化を行う。その結果得られる復号データを使用して後段のCPUなどの処理回路が所定の処理を実施する。
　このOFDM方式を用いた通信システムのOFDM信号復調部１３３において、伝搬路補償のためのチャネル推定処理が行われる。OFDM方式においては、周波数領域にて得たチャネル推定値を時間領域に変換し、時間領域での雑音抑圧処理によってチャネル推定値の精度を向上できることが分かっている。
　時間領域でのチャネル推定値の雑音抑圧処理を行うために周波数領域から時間領域に変換する必要があり、さらに、雑音抑圧処理後のチャネル推定値を周波数領域に変換する必要がある。１回のチャネル推定値の雑音抑圧のために、IFFT（Inverse Fast
Fourier Transform）およびFFT（Fast Fourier Transform）がそれぞれ１回ずつ必要となる。デジタル信号のフーリエ変換については、演算量削減のために高速フーリエ変換（FFT）、その逆変換である逆FFT（IFFT）アルゴリズムが用いられるのが一般的である。
　多数のサブキャリアを用いて通信する無線通信におけるチャネル推定において、時間領域のチャネル推定値に含まれる雑音を抑圧する方式が特許文献１に開示されている。
　特許文献１に開示されている発明では、各サブキャリアにマッピングされたパイロット信号より得られるチャネル推定値が周波数領域のものとされ、これを時間領域のチャネル推定値に変換するために逆フーリエ変換を行い、雑音抑圧後のチャネル推定値を周波数領域のチャネル推定値に変換するために、フーリエ変換が用いられている。
特開２００８－１２４９６４号公報
　しかしながら、多量のデータ処理を必要とするOFDM方式においては各構成要素の処理量削減が必要となる。
　そこで、本発明は、上記課題を解決すること、すなわち、演算をより少なくすることのできる受信装置および受信方法、並びにコンピュータプログラムを提供することを目的とする。
　上記課題を解決するために、本発明の受信装置の一側面は、Ｎ（Ｎは２のべき乗）個のデータからなる周波数領域のチャネル推定値を含む信号を受信し、チャネル推定値をＰ（Ｐはｌｏｇ２Ｎ）回のDFT（Discrete
Fourier Transform）演算処理によって時間領域のチャネル推定値を求める受信装置であって、受信した信号から求められた周波数領域のチャネル推定値をなすＮ個のデータのうち、０で置き換えられなかったデータの数から、Ｐ回のDFT演算処理のうち、DFT演算処理を開始するＭ（Ｍは２以上Ｐ以下）回目のDFT演算処理を決定する決定手段と、決定されたＭ回目のDFT演算処理に入力されるデータを演算するための回転子を生成する生成手段と、受信した信号から求められた周波数領域のチャネル推定値と、生成された回転子とから、Ｍ回目のDFT演算処理に入力されるデータを計算する計算手段と、Ｍ回目からＰ回目のDFT演算処理を行うことで、時間領域のチャネル推定値を演算する演算手段とを有するものとされている。
　また、本発明の受信方法の一側面は、Ｎ（Ｎは２のべき乗）個のデータからなる周波数領域のチャネル推定値を含む信号を受信し、チャネル推定値をＰ（Ｐはｌｏｇ２Ｎ）回のDFT演算処理によって時間領域のチャネル推定値を求める受信方法であって、受信した信号から求められた周波数領域のチャネル推定値をなすＮ個のデータのうち、０で置き換えられなかったデータの数から、Ｐ回のDFT演算処理のうち、DFT演算処理を開始するＭ（Ｍは２以上Ｐ以下）回目のDFT演算処理を決定し、決定されたＭ回目のDFT演算処理に入力されるデータを演算するための回転子を生成し、受信した信号から求められた周波数領域のチャネル推定値と、生成された回転子とから、Ｍ回目のDFT演算処理に入力されるデータを計算し、Ｍ回目からＰ回目のDFT演算処理を行うことで、時間領域のチャネル推定値を演算するものとされている。
　さらに、本発明のコンピュータプログラムの一側面は、Ｎ（Ｎは２のべき乗）個のデータからなる周波数領域のチャネル推定値を含む信号を受信し、チャネル推定値をＰ（Ｐはｌｏｇ２Ｎ）回のDFT演算処理によって時間領域のチャネル推定値を求める受信装置を構成するコンピュータに、受信した信号から求められた周波数領域のチャネル推定値をなすＮ個のデータのうち、０で置き換えられなかったデータの数から、Ｐ回のDFT演算処理のうち、DFT演算処理を開始するＭ（Ｍは２以上Ｐ以下）回目のDFT演算処理を決定する決定ステップと、決定されたＭ回目のDFT演算処理に入力されるデータを演算するための回転子を生成する生成ステップと、受信した信号から求められた周波数領域のチャネル推定値と、生成された回転子とから、Ｍ回目のDFT演算処理に入力されるデータを計算する計算ステップと、Ｍ回目からＰ回目のDFT演算処理を行うことで、時間領域のチャネル推定値を演算する演算ステップとを含む処理を行わせるものとされている。
　本発明の一側面によれば、演算をより少なくすることのできる受信装置および受信方法、並びにコンピュータプログラムを提供することができる。
受信装置のOFDM信号を復調する部位の構成の例を示すブロック図である。 ２点DFT演算を基本要素とする基数２の高速フーリエ変換の演算の例を説明する図である。 基数２の高速フーリエ変換における２点DFT演算を示す図である。 ‘０’に置き換えられなかったチャネル推定値のデータ数の両端のいずれかが３（＝Ｎ／８＋１）以上４（＝Ｎ／４）以下である場合のDFT演算処理群を説明する図である。 ０’に置き換えられなかったチャネル推定値のデータ数の両端のいずれかが２（＝Ｎ／１６＋１）である場合のDFT演算処理群を説明する図である。 ‘０’に置き換えられなかったチャネル推定値のデータ数の両端のいずれかが１（＝Ｎ／１６）だった場合のDFT演算処理群を説明する図である。 FFTの処理を説明するフローチャートである。 アドレスａ、ａ’、および乗ずる回転子Wの関係の例を示す図である。 本発明の他の実施の形態の受信装置のOFDM信号を復調する部位の構成の例を示すブロック図である。 コンピュータのハードウェアの構成例を示すブロック図である。 従来のOFDM方式を用いた通信システムの全体構成図である。
　以下、本発明の一実施の形態の受信装置について、図１～図８を参照しながら説明する。
　図１は、受信装置のOFDM信号を復調する部位の構成の例を示すブロック図である。受信装置のOFDM信号を復調する部位は、乗算器１１、セレクタ１２、メモリ１３、メモリ１４、セレクタ１５、２点DFT演算部１６、回転子生成部１７、乗算器１８、および制御部１９を含むように構成される。
　乗算器１１は、入力信号と回転子生成部１７において生成された回転子とを乗算し、乗算の結果得られた積のデータをセレクタ１２に供給する。回転子については後述する。
　セレクタ１２は、入力信号の格納先を選択するためのセレクタであり、制御部１９からの指示に応じて、乗算器１１から供給されたデータをメモリ１３またはメモリ１４に供給する。メモリ１３およびメモリ１４は、半導体メモリなどからなり、高速フーリエ変換の入力データ、出力データ、または中間値を保持する。メモリ１３およびメモリ１４は、それぞれ、Ｎ複素データ分を格納するように構成される。なお、高速フーリエ変換の入力データには、セレクタ１２を介して乗算器１１から供給された、入力信号と回転子との積が含まれる。
　セレクタ１５は、高速フーリエ変換の演算処理において、メモリ１３およびメモリ１４のうちから、２点DFT演算部１６の入力データ（高速フーリエ変換の入力データまたは中間値）の読み出し先および出力データ（高速フーリエ変換の出力データまたは中間値）の書き込み先を切り替えるためのセレクタである。
　２点DFT演算部１６は、セレクタ１５を介して供給される、メモリ１３またはメモリ１４のいずれか一方に記憶されている、高速フーリエ変換の入力データまたは中間値に、基数２のDFT演算を適用して、演算により得られた結果を乗算器１８に供給する。
　回転子生成部１７は、入力信号または２点DFT演算部１６からの出力データに乗じる回転子を生成する。
　乗算器１８は、２点DFT演算部１６から供給された、基数２のDFT演算の結果と、回転子生成部１７から供給された演算子とを乗算し、乗算の結果得られた積のデータをセレクタ１５を介して、高速フーリエ変換の出力データとして、セレクタ１５を介して、メモリ１３またはメモリ１４のうちの他方に供給する。ここで、メモリ１３またはメモリ１４のうちの他方とは、２点DFT演算部１６における基数２のDFT演算の入力データまたは中間値をメモリ１３が記憶している場合、メモリ１４であり、２点DFT演算部１６における基数２のDFT演算の入力データまたは中間値をメモリ１４が記憶している場合、メモリ１３である。
　制御部１９は、雑音抑圧範囲として入力された、雑音抑圧の結果得られた’０’で置き換えられなかったチャネル推定値のデータ数を参照して、セレクタ１２、メモリ１３、メモリ１４、セレクタ１５、２点DFT演算部１６、および回転子生成部１７を制御し、入力信号の書き込み先を選択したり、メモリ１３若しくはメモリ１４の読み出し若しくは書き込みアドレスを生成したり、回転子の生成を制御したり、２点DFT演算の回数や、処理ステージの管理若しくは制御、２点DFT演算の入力データの読み出し元若しくは出力データの書き込み先を選択したりする。
　ここで、受信装置のOFDM信号を復調する部位において行われる、クーリー・チューキー型の高速フーリエ変換のうちの、２点DFT演算を基本要素とする基数２の高速フーリエ変換について説明する。
　図２は、２点DFT演算を基本要素とする基数２の高速フーリエ変換の演算の例を説明する図である。図２において、丸は、x(0)～x(15)の入力データ（周波数領域のチャネル推定値の各データ）、中間値、またはX(0)～X(15)の出力データ（時間領域のチャネル推定値の各データ）を示す。図２において、矢印は、入力データ、中間値、または出力データの使用を示す。２つの矢印の入り先においては、矢印の元に示される入力データまたは中間値が加算される。このとき、矢印の下に付された回転子W16 0～W16 7が、矢印の元に示される入力データまたは中間値に乗算される。以下、図３～図６において同様である。
　クーリー・チューキー型の高速フーリエ変換では、データ数をＮ（Ｎは２のべき乗（基数２の場合））とすると、基数２の場合、log2N回のDFT演算処理群に分解される。ここで、log2NをＰとおく。
　Ｐ回のDFT演算処理群のうちのそれぞれのDFT演算処理群をステージと称する。入力側から第１ステージ、第２ステージ、・・・第Ｐステージと称する。図２には、Ｎ＝１６の場合の第１ステージ～第４ステージの高速フーリエ変換の例が示されている。
　クーリー・チューキー型の高速フーリエ変換は、２点DFT演算への分解のしかたによって、時間間引き型と周波数間引き型の２種類の構成をとりうる。ここでは、周波数間引き型の構成である高速フーリエ変換を例に説明する。ただし、２以外の値を基数に採用することもでき、また時間間引き型の構成を採用することも可能である。
　図３は、基数２の高速フーリエ変換における２点DFT演算を示す図である。
　２点DFT演算の出力X'(m)は、式（１）で求められる。X'(m)およびx'(m)は、複素数であり、jは、虚数単位である。
Figure JPOXMLDOC01-appb-M000001
 　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１）
　特許文献１によれば、時間領域におけるチャネル推定値は、閾値THで‘０’に置き換えられているが、実際の伝搬路においては、パワーのピークは両端に現れることが多く、中央付近のチャネル推定値の殆どは、‘０’に置き換えられることが分かっている。
　‘０’に置き換えるチャネル推定値の数が中央から両側へそれぞれ（Ｎ／４）点、すなわち、計（Ｎ／２）点以上である場合、FFTの演算量を削減できる。ただし、Ｎは８以上の２のべき乗である。
　以下において、演算量削減の仕組みを、同じく基数２のDFT演算を用いた、Ｎ＝１６のFFT処理を例に説明する。
　なお、以下では、‘０’に置き換わらなかった両端のチャネル推定値の数によって場合分けして説明する。
　まず、第１に、‘０’に置き換えられなかったチャネル推定値のデータ数の両端のいずれかが３（＝Ｎ／８＋１）以上４（＝Ｎ／４）以下である場合について説明する。
　図４は、‘０’に置き換えられなかったチャネル推定値のデータ数の両端のいずれかが３（＝Ｎ／８＋１）以上４（＝Ｎ／４）以下である場合のDFT演算処理群を説明する図である。
　図４に示されるように、第２ステージの入力に対しては、‘０’に置き換えられたチャネル推定値に対する演算を考慮し、‘０’でない箇所のデータ（入力データ）に回転子Wを乗じたものを予め用意することによって、第１ステージのDFT演算を省略できる。回転子Wの乗算を施すことにより、FFT処理は第２ステージから開始可能となる。
　すなわち、この場合、図４のＡに示されるように、第１ステージのDFT演算を行うことなく、x(0),x(1),x(2),x(3),x(12),x(13),x(14),x(15),x(0)・W16 0,x(1)・W16 1,x(2)・W16 2,x(3)・W16 3,-x(12)・W16 12,-x(13)・W16 5,-x(14)・W16 6,-x(15)・W16 7が求められて、第２ステージに入力される。
　また、図３において、２点DFT演算によって入力データの符号反転を伴うものについては、回転子Wの対称性を利用し、式（２）のように置き換えられる。
　-x(a)・W16 k　=　x(a)・W16 N-k　(k=0～N-1)
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２）
　以下、同様である。これにより、符号反転の演算が不要となる。
　第２に、‘０’に置き換えられなかったチャネル推定値のデータ数の両端のいずれかが２（＝Ｎ／１６＋１）である場合について説明する。
　図５は、‘０’に置き換えられなかったチャネル推定値のデータ数の両端のいずれかが２（＝Ｎ／１６＋１）である場合のDFT演算処理群を説明する図である。
　第１の場合と同様に、第３ステージの入力に対して、‘０’でない箇所のデータに回転子Wを乗じたものを予め用意することによって、第１および第２ステージのDFT演算を省略できる。図５においては、第３ステージの入力に対して、回転子Wを２回乗じる必要があるように見えるが、Wn・Wm=W(n+m)により、第１の場合と同様に、回転子Wを１回乗じるだけでよい。
　また、図５の第３ステージの入力データは、式（２）に示す回転子Wの対称性を用いた変形が行われた値で示されている。
　すなわち、この場合、図５のＢに示されるように、第１ステージのDFT演算および第２ステージのDFT演算を行うことなく、x(0),x(1),x(14),x(15),x(0)・W16 0,x(1)・W16 2,x(14)・W16 12,x(15)・W16 10,x(0)・W16 0,x(1)・W16 1,x(14)・W16 10,x(15)・W16 9,x(0)・W16 0,x(1)・W16 3,x(14)・W16 10,x(15)・W16 13が求められて、第３ステージに入力される。
　第３に、‘０’に置き換えられなかったチャネル推定値のデータ数の両端のいずれかが１（＝Ｎ／１６）だった場合について説明する。
　図６は、‘０’に置き換えられなかったチャネル推定値のデータ数の両端のいずれかが１（＝Ｎ／１６）だった場合のDFT演算処理群を説明する図である。
　第１の場合および第２の場合と同様に、第４ステージの入力に対して、‘０’でない箇所のデータに回転子Wを乗じたものを予め用意することによって、第１～第３ステージのDFT演算を省略できる。図６においては、第４ステージの入力に対して、回転子Wを３回乗じる必要があるように見えるが、第２の場合と同様の式の変形により、第１の場合と同様に、回転子Wを１回乗じるだけでよい。
　例えば、-x(15)・W16 13・W16 4は、回転子Wの対称性を利用して、式（３）のように変形できる。
　-x(15)・W16 13・W16 4=-x(15)・W16 17　
　　　　　　　　　　=-x(15)・W16 1　
　　　　　　　　　　=x(15)・W16 15　
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３）
　すなわち、この場合、図６のＣに示されるように、第１ステージ～第３ステージのDFT演算を行うことなく、x(0),x(15),x(0)・W16 0,x(15)・W16 12,x(0),x(15)・W16 10,x(0)・W16 0,x(15)・W16 10,x(0)・W16 0,x(15)・W16 9,x(0)・W16 0,x(15)・W16 11,x(0)・W16 0,x(15)・W16 13,x(0)・W16 0,x(15)・W16 1が求められて、第４ステージに入力される。
　以上、Ｎ＝１６の場合について説明したが、他のＮについても、Ｎ＝１６の場合と同様にしてFFT演算量を削減することが可能である。一般的には、‘０’に置き換えられなかったチャネル推定値のデータ数が、両端のそれぞれで（Ｎ／２Ｓ＋２＋１）以上（Ｎ／２Ｓ＋１）以下の場合において、Ｓステージ分のDFT演算と、（Ｓ－１）ステージ分の回転子の乗算が削減できる。ただし、Ｓ＝｛１、・・・、Ｐ－１｝である。
　次に、図７のフローチャートを参照して、FFTの処理を説明する。ステップＳ１１において、制御部１９は、前段からの入力信号の格納先を選択し、例えば、メモリ１３を前段からの入力信号の格納先に選択する。そして、制御部１９は、前段から入力された、雑音抑圧の結果から得られる‘０’で置き換えられなかったチャネル推定値のデータ数を雑音抑圧範囲として取得する。
　以下、第１ステージからFFT処理を行う場合のメモリ１３への書き込みアドレスをアドレスａと称し、実際の処理開始ステージとなるステージを第Ｓステージと称し、その第ｓステージの入力とするための書き込みアドレスをアドレスａ’と称する。
　ステップＳ１２において、制御部１９は、‘０’で置き換えられなかったチャネル推定値のデータ数から、処理開始ステージ（第Ｓステージ）を決定する。ステップＳ１３において、回転子生成部１７は、決定された処理開始ステージへの入力データの算出に必要な回転子Wを生成する。
　ステップＳ１４において、制御部１９は、乗算器１１からのデータがメモリ１３に供給されるように、セレクタ１２を切り替える。乗算器１１は、雑音抑圧後のチャネル推定値と回転子とから処理開始ステージの各アドレスａ’のデータを計算して、セレクタ１２を介して、メモリ１３に計算されたデータを供給する。メモリ１３は、乗算器１１から供給されたデータを内部に書き込み、記憶する。
　すなわち、入力信号をメモリ１３に書き込む際、アドレスａは制御部１９によってアドレスａ’に変換され、更に、アドレスａの値に従って、制御部１９は、回転子生成部１７を制御し、適切な回転子を生成させ、乗算器１１によって、その回転子と入力信号を乗じた値をメモリ１３のアドレスａ’に書き込む。
　ここで、例として、Ｎ＝１６、Ｓ＝３（チャネル推定値のデータ数が１６で、処理開始ステージが第３ステージ）としたときのアドレスａ、ａ’、および乗ずる回転子Wの関係を図８に示す。
　図８の上から１行目（行は、横方向の並びをいう。以下、同様である。）に示されるように、0であるアドレスａに、0であるアドレスａ’と1である回転子Wが対応する。同様に、上から２行目に示されるように、1であるアドレスａに、1であるアドレスａ’と1である回転子Wが対応し、上から３行目に示されるように、14であるアドレスａに、2であるアドレスａ’と1である回転子Wが対応し、上から４行目に示されるように、15であるアドレスａに、3であるアドレスａ’と1である回転子Wが対応する。また、上から５行目に示されるように、0であるアドレスａに、4であるアドレスａ’とW16 0である回転子Wが対応し、上から６行目に示されるように、1であるアドレスａに、5であるアドレスａ’とW16 2である回転子Wが対応し、上から７行目に示されるように、14であるアドレスａに、6であるアドレスａ’とW16 12である回転子Wが対応し、上から８行目に示されるように、15であるアドレスａに、7であるアドレスａ’とW16 10である回転子Wが対応する。
　さらに、上から９行目に示されるように、0であるアドレスａに、8であるアドレスａ’とW16 0である回転子Wが対応し、上から１０行目に示されるように、1であるアドレスａに、9であるアドレスａ’とW16 1である回転子Wが対応し、上から１１行目に示されるように、14であるアドレスａに、10であるアドレスａ’とW16 10である回転子Wが対応し、上から１２行目に示されるように、15であるアドレスａに、11であるアドレスａ’とW16 9である回転子Wが対応する。また、上から１３行目に示されるように、0であるアドレスａに、12であるアドレスａ’とW16 0である回転子Wが対応し、上から１４行目に示されるように、1であるアドレスａに、13であるアドレスａ’とW16 3である回転子Wが対応し、上から１５行目に示されるように、14であるアドレスａに、14であるアドレスａ’とW16 10である回転子Wが対応し、上から１６行目に示されるように、15であるアドレスａに、15であるアドレスａ’とW16 13である回転子Wが対応する。
　すなわち、チャネル推定値のデータ数が１６で、‘０’に置き換えられなかったチャネル推定値のデータ数の両端のいずれかが２（＝Ｎ／１６＋１）である場合、処理開始ステージが第３ステージとされるので、入力信号をメモリ１３に書き込む際、図８に示されるアドレスａは制御部１９によって図８に示されるアドレスａ’に変換され、更に、アドレスａの値に従って、制御部１９は、回転子生成部１７を制御し、図８に示される適切な回転子を生成させ、乗算器１１によって、その回転子と入力信号を乗じた値をメモリ１３のアドレスａ’に書き込む。
　図７に戻り、ステップＳ１５において、メモリ１３、メモリ１４、セレクタ１５、２点DFT演算部１６、回転子生成部１７、および乗算器１８は、制御部１９の制御の基に、メモリ１３に書き込まれたデータによって、処理開始ステージから最終のステージである第ＰステージまでのDFT演算処理を行い、FFTの処理は終了する。
　すなわち、全ての入力信号がメモリ１３に書き込まれた後、制御部１９は、セレクタ１５を入力信号の格納されるメモリ１３から読み出し、メモリ１４に書き込む方向に切り替える。その後、制御部１９は、第ＳステージからFFT演算処理を開始し、第Ｐステージまでの処理を行う。なお、第Ｓステージから第Ｐステージの処理においては、制御部１９は、各ステージの処理終了後に、前ステージの結果が次ステージから読み出されるようにセレクタ１５を操作する。
　また、上記手順において、‘０’に置き換えられたデータはメモリ１３には書き込まないように制御部１９により制御される。
　このように、入力信号が‘０’となる範囲が予め自明であるFFTにおいて、‘０’に置き換えられなかったチャネル推定値のデータ数が両端それぞれ（Ｎ／２Ｓ＋２＋１）以上（Ｎ／２Ｓ＋１）以下の場合において、Ｓステージ分のDFT演算と、（Ｓ－１）ステージ分の回転子の乗算が削減できる。
　雑音抑圧後のチャネル推定値は、雑音抑圧の結果、時間領域のチャネル推定値の中心部分の多くが‘０’になるので、このことを利用し、雑音抑圧後のチャネル推定値を周波数領域に変換するためのFFTの処理量を削減することができる。
　これにより、多数のサブキャリアを用いて通信する無線通信におけるチャネル推定において、時間領域のチャネル推定値に含まれる雑音を抑圧する際、雑音抑圧後のチャネル推定値を時間領域から周波数領域への変換を高速に行うことの出来る回路を実現できる。不要な演算を省略することによって処理量削減を実現できる。
　また、FFTの処理量の削減は、入力信号をメモリ１３またはメモリ１４に格納する際に書き込み先の制御と回転子の乗算の制御を行うのではなく、FFTのステージ処理を工夫することによっても実現することが出来る。
　図９は、本発明の他の実施の形態の受信装置のOFDM信号を復調する部位の構成の例を示すブロック図である。
　図９に示される受信装置のOFDM信号を復調する部位は、セレクタ２１、メモリ２２、メモリ２３、セレクタ２４、２点DFT演算部２５、回転子生成部２６、乗算器２７、および制御部２８を含むように構成される。図９に示される受信装置のOFDM信号を復調する部位において、図１の乗算器１１に相当するものが設けられていない。
　セレクタ２１は、入力信号の格納先を選択するためのセレクタであり、制御部２８からの指示に応じて、前段から供給されたデータをメモリ２２またはメモリ２３に供給する。メモリ２２およびメモリ２３は、半導体メモリなどからなり、高速フーリエ変換の入力データ、出力データ、または中間値を保持する。メモリ２２およびメモリ２３は、それぞれ、Ｎ複素データ分を格納するように構成される。
　セレクタ２４は、高速フーリエ変換の演算処理において、メモリ２２およびメモリ２３のうちから、２点DFT演算部２５の読み出し先および書き込み先を切り替える。
　２点DFT演算部２５は、セレクタ２４を介して供給される、メモリ２２またはメモリ２３のいずれか一方に記憶されている、高速フーリエ変換の入力データまたは中間値に、基数２のDFT演算を適用して、演算により得られた結果を乗算器２７に供給する。
　回転子生成部２６は、２点DFT演算部２５の出力データに乗じる回転子Wを生成する。
　乗算器２７は、２点DFT演算部２５から供給された、基数２のDFT演算の結果と、回転子生成部２６から供給された演算子とを乗算し、乗算の結果得られた積のデータをセレクタ２４を介して、高速フーリエ変換の出力データとして、メモリ２２またはメモリ２３のうちの他方に供給する。ここで、メモリ２２またはメモリ２３のうちの他方とは、２点DFT演算部２５における基数２のDFT演算の入力データまたは中間値をメモリ２２が記憶している場合、メモリ２３であり、２点DFT演算部２５における基数２のDFT演算の入力データまたは中間値をメモリ２３が記憶している場合、メモリ２２である。
　制御部２８は、雑音抑圧範囲として入力された、雑音抑圧の結果得られる’０’で置き換えられなかったチャネル推定値のデータ数を参照して、セレクタ２１、メモリ２２、メモリ２３、セレクタ２４、２点DFT演算部２５、および回転子生成部２６を制御し、入力信号の書き込み先を選択したり、メモリ２２若しくはメモリ２３の読み出し若しくは書き込みアドレスを生成したり、回転子の生成を制御したり、２点DFT演算の回数や、処理ステージの管理若しくは制御、２点DFTの入力読み出し元若しくは出力書き込み先を選択したりする。
　図９に示される受信装置のOFDM信号を復調する部位において、入力信号は、第１ステージからFFTを行う場合と同じ様にメモリ２２またはメモリ２３に格納される。以下、入力信号がメモリ２２に格納されているものとして説明する。
　図９に示される受信装置のOFDM信号を復調する部位において、FFT処理は、第Ｓ－１ステージから実施される。第Ｓ－１ステージにおいては、２点DFT演算部２５は、２点DFT演算を行わず、そのままメモリ２２のアドレスａから読み出したデータを出力する。制御部２８は、アドレスａの値に従って回転子生成部２６を制御し、適切な回転子を生成させ、その回転子とメモリ２２のアドレスａから読み出したデータとを乗じた値をメモリ２３のアドレスａ’に書き込む。
　第Ｓ－１ステージ終了後、制御部２８は、セレクタ２４を、メモリ２３から読み出し、メモリＡ２２に書き込む方向に切り替える。
　第Ｓステージからの処理は、図７のフローチャートを参照して説明した処理（ステップＳ１５の手続き）と同じであるので、その説明は省略する。
　このように、演算をより少なくすることができる。
　上述した一連の処理は、ハードウェアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するコンピュータプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のコンピュータプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、コンピュータプログラム記録媒体からインストールされる。
　図１０は、上述した一連の処理をコンピュータプログラムにより実行するコンピュータのハードウェアの構成例を示すブロック図である。
　コンピュータにおいて、CPU（Central
Processing Unit）６１，ROM（Read Only Memory）６２，RAM（Random Access Memory）６３は、バス６４により相互に接続されている。
　バス６４には、さらに、入出力インタフェース６５が接続されている。入出力インタフェース６５には、キーボード、マウス、マイクロホンなどよりなる入力部６６、ディスプレイ、スピーカなどよりなる出力部６７、ハードディスクや不揮発性のメモリなどよりなる記憶部６８、ネットワークインタフェースなどよりなる通信部６９、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア７１を駆動するドライブ７０が接続されている。
　以上のように構成されるコンピュータでは、CPU６１が、例えば、記憶部６８に記憶されているコンピュータプログラムを、入出力インタフェース６５及びバス６４を介して、RAM６３にロードして実行することにより、上述した一連の処理が行われる。
　コンピュータ（CPU６１）が実行するコンピュータプログラムは、例えば、磁気ディスク（フレキシブルディスクを含む）、光ディスク（CD-ROM(Compact Disc-Read Only Memory),DVD(Digital Versatile Disc)等）、光磁気ディスク、もしくは半導体メモリなどよりなるパッケージメディアであるリムーバブルメディア７１に記録して、あるいは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供される。
　そして、コンピュータプログラムは、リムーバブルメディア７１をドライブ７０に装着することにより、入出力インタフェース６５を介して、記憶部６８に記憶することで、コンピュータにインストールすることができる。また、コンピュータプログラムは、有線または無線の伝送媒体を介して、通信部６９で受信し、記憶部６８に記憶することで、コンピュータにインストールすることができる。その他、コンピュータプログラムは、ROM６２や記憶部６８にあらかじめ記憶しておくことで、コンピュータにあらかじめインストールしておくことができる。
　なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
　また、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
　１１…乗算器、１２…セレクタ、１３…メモリ、１４…メモリ、１５…セレクタ、１６…２点DFT演算部、１７…回転子生成部、１８…乗算器、１９…制御部、２１…セレクタ、２２…メモリ、２３…メモリ、２４…セレクタ、２５…２点DFT演算部、２６…回転子生成部、２７…乗算器、２８…制御部、６１…CPU、６２…ROM、６３…RAM、６８…記憶部、６９…通信部、７１…リムーバブルメディア

Claims (6)

  1. 　Ｎ（Ｎは２のべき乗）個のデータからなる周波数領域のチャネル推定値を含む信号を受信し、上記チャネル推定値をＰ（Ｐはｌｏｇ２Ｎ）回のDFT（Discrete
    Fourier Transform）演算処理によって時間領域のチャネル推定値を求める受信装置において、
    　受信した信号から求められた周波数領域の上記チャネル推定値をなすＮ個のデータのうち、０で置き換えられなかったデータの数から、Ｐ回のDFT演算処理のうち、DFT演算処理を開始するＭ（Ｍは２以上Ｐ以下）回目のDFT演算処理を決定する決定手段と、
    　決定されたＭ回目のDFT演算処理に入力されるデータを演算するための回転子を生成する生成手段と、
    　受信した信号から求められた周波数領域の上記チャネル推定値と、生成された回転子とから、Ｍ回目のDFT演算処理に入力されるデータを計算する計算手段と、
    　Ｍ回目からＰ回目のDFT演算処理を行うことで、時間領域のチャネル推定値を演算する演算手段と
    　を有することを特徴とする受信装置。
  2. 　請求項１に記載の受信装置において、
    　OFDM（orthogonal frequency division multiplexing）方式の信号を受信する
    　ことを特徴とする受信装置。
  3. 　請求項１に記載の受信装置において、
    　DFT演算処理に入力されるデータを記憶するメモリをさらに備え、
    　前記計算手段は、前段から入力された周波数領域の上記チャネル推定値と、生成された回転子とから、Ｍ回目のDFT演算処理に入力されるデータを計算し、
    　前記メモリは、計算されたＭ回目のDFT演算処理に入力されるデータを記憶する
    　ことを特徴とする受信装置。
  4. 　請求項１に記載の受信装置において、
    　第１のメモリと第２のメモリをさらに備え、
    　前記第１のメモリは、前段から入力された周波数領域の上記チャネル推定値を記憶し、
    　前記計算手段は、前記第１のメモリに記憶されている上記チャネル推定値と、生成された回転子とから、Ｍ回目のDFT演算処理に入力されるデータを計算し、
    　前記第２のメモリは、計算されたＭ回目のDFT演算処理に入力されるデータを記憶する
    　ことを特徴とする受信装置。
  5. 　Ｎ（Ｎは２のべき乗）個のデータからなる周波数領域のチャネル推定値を含む信号を受信し、上記チャネル推定値をＰ（Ｐはｌｏｇ２Ｎ）回のDFT演算処理によって時間領域のチャネル推定値を求める受信方法において、
    　受信した信号から求められた周波数領域の上記チャネル推定値をなすＮ個のデータのうち、０で置き換えられなかったデータの数から、Ｐ回のDFT演算処理のうち、DFT演算処理を開始するＭ（Ｍは２以上Ｐ以下）回目のDFT演算処理を決定し、
    　決定されたＭ回目のDFT演算処理に入力されるデータを演算するための回転子を生成し、
    　受信した信号から求められた周波数領域の上記チャネル推定値と、生成された回転子とから、Ｍ回目のDFT演算処理に入力されるデータを計算し、
    　Ｍ回目からＰ回目のDFT演算処理を行うことで、時間領域のチャネル推定値を演算する
    　ことを特徴とする受信方法。
  6. 　Ｎ（Ｎは２のべき乗）個のデータからなる周波数領域のチャネル推定値を含む信号を受信し、上記チャネル推定値をＰ（Ｐはｌｏｇ２Ｎ）回のDFT演算処理によって時間領域のチャネル推定値を求める受信装置を構成するコンピュータに、
    　受信した信号から求められた周波数領域の上記チャネル推定値をなすＮ個のデータのうち、０で置き換えられなかったデータの数から、Ｐ回のDFT演算処理のうち、DFT演算処理を開始するＭ（Ｍは２以上Ｐ以下）回目のDFT演算処理を決定する決定ステップと、
    　決定されたＭ回目のDFT演算処理に入力されるデータを演算するための回転子を生成する生成ステップと、
    　受信した信号から求められた周波数領域の上記チャネル推定値と、生成された回転子とから、Ｍ回目のDFT演算処理に入力されるデータを計算する計算ステップと、
    　Ｍ回目からＰ回目のDFT演算処理を行うことで、時間領域のチャネル推定値を演算する演算ステップと
    　を含む処理を行わせるコンピュータプログラム。
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