WO2012077155A1 - 並列差動符号化回路 - Google Patents
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Abstract
第1の差動符号化回路1は、n行の並列入力データを差動符号化してn行の並列出力データを生成する。第2の差動符号化回路2は、n行の並列入力データを差動符号化してn行の並列出力データを生成する。多重化回路3は、第1の差動符号化回路1の並列出力データと第2の差動符号化回路2の並列出力データを交互に多重して出力する。
Description
この発明は、光ファイバ伝送装置、無線送受信機などの通信装置に使用される、並列差動符号化回路に関するものである。
近年、光通信システムにおいて、超高速大容量の信号伝送を実現する方式としてDifferential Quadrature Phase Shift Keying(DQPSK)等の位相変調技術やDual-Polarized Quadrature Phase Shift Keying(DP-QPSK)等のデジタルコヒーレント技術が積極的に研究されている。また伝送距離の更なる延伸化を目指し、伝送する交互のシンボルに異なる直交偏波を用いるAlternate Polarization Differential Phase Shift keying(Apol-DPSK)といった方式も検討されている。
光DPSK、DQSPK方式では、受信機に、伝送する前後のシンボル間位相差を検出する遅延干渉計を利用した検波器を使用する。このため、送信機にて、予め送信データを位相差に割り当てる差動符号化回路またはプリコーダと呼ばれる回路が必要となる。また、デジタルコヒーレント方式においては、受信機が持つローカル光にて受信光の位相を検出するが、送信側での絶対位相が不明であり、データが復元できない。これを解消するため初期位相が不明でもデータ復元できる差動符号化を利用することもある。
例えば、従来のAlternate Polarization Differential Phase Shift keying(Apol-DPSK)方式では、1シンボル毎に直交する偏波を使用することにより、自己位相変調といった非線形効果による信号劣化への耐性を強めている。このシステムにおける受信機では1シンボルおきに受信される同一偏波の光信号を遅延干渉させてデータを抽出する必要がある。このため、通常のDPSK方式では前後1シンボル間の光信号位相差にデータを割り当てる差動符号化を実施するのに対し、Apol-DPSK方式では2シンボル間での差動符号化回路を使用する必要がある。
差動符号化処理は高速デジタル回路で実現されるが、位相差を演算するために直前に出力した光信号位相の情報を遅延素子にて保持しなければならない。このため、差動符号化回路中にシンボルレートで動作するフィードバックパスが存在することになる。光通信ではビットレートが40Gbps、100Gbpsと超高速であるため、このフィードバックパスは数十GHzで動作することが求められ、実装が非常に困難になるという問題があった。
この問題に対応するために、高速動作する様々な差動符号化回路が考案されている。例えば、特許文献1では差動符号化回路を並列展開することで、デジタル回路の動作速度を低減し、一般的なLSIプロセスでのデジタル回路実装を可能にするという回路作成技術が開示されている。
しかしながら、上記特許文献1に記載されたような並列差動符号化回路では、差動符号化処理されたデータが多重後1シンボル毎に出力される。このため、Apol-DPSK方式、Apol-DQPSK方式のような2ビット遅延検波を必要とする長距離伝送用フォーマットには対応できないという問題点があった。
この発明は、かかる問題を解決するためになされたもので、長距離伝送用フォーマットに適した並列差動符号化回路を得ることを目的としている。
この発明に係る並列差動符号化回路は、並列入力データを差動符号化して、並列出力データを生成する並列差動符号化回路であって、n(2≦n、nは整数)行の並列入力データを差動符号化して、n(2≦n、nは整数)行の並列出力データを生成する第1の差動符号化回路と、n(2≦n、nは整数)行の並列入力データを差動符号化して、n(2≦n、nは整数)行の並列出力データを生成する第2の差動符号化回路と、第1の差動符号化回路の並列出力データと第2の差動符号化回路の並列出力データを交互に多重して出力する多重化回路を備えたものである。
これにより、長距離伝送用フォーマットに適した並列差動符号化回路を得ることができる。
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態1.
図1は、本実施の形態による並列差動符号化回路を示す構成図である。
本実施の形態の並列差動符号化回路は、第1の差動符号化回路1、第2の差動符号化回路2、多重化回路3を備えている。第1の差動符号化回路1および第2の差動符号化回路2は、それぞれDPSK用差動符号化回路である。第1の差動符号化回路1は、2行の並列入力データI1,I2から演算して、2行の並列出力データO1,O2を出力する。第1の差動符号化回路1は、排他的論理和回路1a,1bと遅延素子1cとから構成され、排他的論理和回路1bからの並列出力データO2を遅延素子1cにて遅延させ、排他的論理和回路1aで、並列入力データI1との排他的論理和演算を行うフィードバックパスを持つ。第2の差動符号化回路2の構成も第1の差動符号化回路1と同様であり、2行の並列入力データI3、I4から演算して、2行の並列出力データO3,O4を出力する。第2の差動符号化回路2においても、排他的論理和回路2a,2bと遅延素子2cとから構成され、排他的論理和回路2bからの並列出力データO4を遅延素子2cにて遅延させ、排他的論理和回路2aで、並列入力データI3との排他的論理和演算を行うフィードバックパスを持つ。多重化回路3は、4系統の並列出力信号を時間多重する4:1MUXであり、4倍の速度で並列出力データO1,O3,O2,O4の順にシリアル出力SOに出力する。
実施の形態1.
図1は、本実施の形態による並列差動符号化回路を示す構成図である。
本実施の形態の並列差動符号化回路は、第1の差動符号化回路1、第2の差動符号化回路2、多重化回路3を備えている。第1の差動符号化回路1および第2の差動符号化回路2は、それぞれDPSK用差動符号化回路である。第1の差動符号化回路1は、2行の並列入力データI1,I2から演算して、2行の並列出力データO1,O2を出力する。第1の差動符号化回路1は、排他的論理和回路1a,1bと遅延素子1cとから構成され、排他的論理和回路1bからの並列出力データO2を遅延素子1cにて遅延させ、排他的論理和回路1aで、並列入力データI1との排他的論理和演算を行うフィードバックパスを持つ。第2の差動符号化回路2の構成も第1の差動符号化回路1と同様であり、2行の並列入力データI3、I4から演算して、2行の並列出力データO3,O4を出力する。第2の差動符号化回路2においても、排他的論理和回路2a,2bと遅延素子2cとから構成され、排他的論理和回路2bからの並列出力データO4を遅延素子2cにて遅延させ、排他的論理和回路2aで、並列入力データI3との排他的論理和演算を行うフィードバックパスを持つ。多重化回路3は、4系統の並列出力信号を時間多重する4:1MUXであり、4倍の速度で並列出力データO1,O3,O2,O4の順にシリアル出力SOに出力する。
図2は一般的なDPSK方式における送信データ並びに光位相との関係を説明するタイミングチャートであり、図3は実施の形態1の動作を説明するためのタイミングチャートである。
DPSK方式では送信データを位相変調器にて変調する送信光位相の位相差に割り当てる。例えば図2では送信データの‘0’を位相変化なし、‘1’を位相反転とみなすと、送信データ系列“01101011011101000010”に対して、1シンボル差動符号化後のデータ系列は“01001101101001111100”となる。位相変調器で‘0’を位相‘0’なし、‘1’を位相‘π’へ変換すると送信光位相系列は“00π00ππ0ππ0π00πππππ00”となる。受信機では遅延検波により位相差が検出されることから、もし前後シンボルが“00”、“ππ”ならば検出位相は“0”、もし“0π”、“π0”ならば検出位相は“π”となる。このことから、図2の例では遅延検波後検出位相は“0ππ0π0ππ0πππ0π0000π0”となる。これを電気信号に変換し、データを復元すると、元の送信データ系列と等しい“01101011011101000010”が得られる。
DPSK方式では送信データを位相変調器にて変調する送信光位相の位相差に割り当てる。例えば図2では送信データの‘0’を位相変化なし、‘1’を位相反転とみなすと、送信データ系列“01101011011101000010”に対して、1シンボル差動符号化後のデータ系列は“01001101101001111100”となる。位相変調器で‘0’を位相‘0’なし、‘1’を位相‘π’へ変換すると送信光位相系列は“00π00ππ0ππ0π00πππππ00”となる。受信機では遅延検波により位相差が検出されることから、もし前後シンボルが“00”、“ππ”ならば検出位相は“0”、もし“0π”、“π0”ならば検出位相は“π”となる。このことから、図2の例では遅延検波後検出位相は“0ππ0π0ππ0πππ0π0000π0”となる。これを電気信号に変換し、データを復元すると、元の送信データ系列と等しい“01101011011101000010”が得られる。
図1において、例えば送信データ系列“00101010001100000010”を先頭から順に繰り返し並列入力データI1,I2,I3,I4に“01000”、“10110”、“11101”、“00100”として入力するとする。この時、差動符号化回路で演算された結果の並列データ出力O1,O2,O3,O4は、図3に示す通りそれぞれ“00010”、“10100”、“10101”、“10001”となる。このデータが多重化回路3にて多重化され、シリアル出力SOから“01110000011010000101”の順に出力される。
図3にて示される多重化出力を位相変調器にて変調し、2シンボル遅延検波器にて位相差を検出した場合の系列を図4に示す。これを時分割分離して、“1000”、“10100”、“1101”、“00100”と戻すことで、元の送信データ系列を復元できる。なお、位相変調器や2シンボル遅延検波器および時分割分離する構成についてはその図示を省略している。
また、DPSK方式に対応した差動符号化回路は本実施の形態1に示した排他的論理和と遅延素子の接続方法以外でも実現でき、本実施の形態1の効果は図1に示す構成だけに限られるものではない。
以上説明したように、この実施の形態1の並列差動符号化回路においては、並列入力データを差動符号化して、並列出力データを生成する並列差動符号化回路であって、n(2≦n、nは整数)行の並列入力データを差動符号化して、n(2≦n、nは整数)行の並列出力データを生成する第1の差動符号化回路と、n(2≦n、nは整数)行の並列入力データを差動符号化して、n(2≦n、nは整数)行の並列出力データを生成する第2の差動符号化回路と、第1の差動符号化回路の並列出力データと第2の差動符号化回路の並列出力データを交互に多重して出力する多重化回路を備えたので、2シンボル遅延検波に対応した差動符号化を実現することができ、APol-DPSK方式による光信号の伝送距離延伸化が可能となる。
実施の形態2.
図5は、実施の形態2における並列差動符号化回路の構成図である。
実施の形態2の並列差動符号化回路は、第1の差動符号化回路10、第2の差動符号化回路20、多重化回路30を備えている。第1の差動符号化回路10および第2の差動符号化回路20は、実施の形態1と同様に、それぞれ排他的論理和回路10a,10b、遅延素子10cおよび排他的論理和回路20a,20b、遅延素子20cを備えていると共に、選択回路10dおよび20dをそれぞれ備えている。ここで、排他的論理和回路10a,10b、遅延素子10cと排他的論理和回路20a,20b、遅延素子20cの構成は、実施の形態1の排他的論理和回路1a,1b、遅延素子1cと排他的論理和回路2a,2b、2cと同様である。
図5は、実施の形態2における並列差動符号化回路の構成図である。
実施の形態2の並列差動符号化回路は、第1の差動符号化回路10、第2の差動符号化回路20、多重化回路30を備えている。第1の差動符号化回路10および第2の差動符号化回路20は、実施の形態1と同様に、それぞれ排他的論理和回路10a,10b、遅延素子10cおよび排他的論理和回路20a,20b、遅延素子20cを備えていると共に、選択回路10dおよび20dをそれぞれ備えている。ここで、排他的論理和回路10a,10b、遅延素子10cと排他的論理和回路20a,20b、遅延素子20cの構成は、実施の形態1の排他的論理和回路1a,1b、遅延素子1cと排他的論理和回路2a,2b、2cと同様である。
選択回路10dは、第2の差動符号化回路20における排他的論理和回路20bの並列出力データO4と、第1の差動符号化回路10における排他的論理和回路10bの並列出力データO2とを選択し、その選択出力を遅延素子10cに与えるための回路である。また、選択回路20dは、第2の差動符号化回路20における排他的論理和回路20bの並列出力データO4を遅延素子20cで遅延させたデータと、第1の差動符号化回路10における排他的論理和回路10bの並列出力データO2とを選択し、その選択出力を排他的論理和回路20aに与えるための回路である。また、多重化回路30は、実施の形態1の多重化回路3と同様に、4系統の並列出力信号を時間多重する4:1MUXであり、4倍の速度で並列出力データO1,O3,O2,O4の順にシリアル出力SOに出力する。
このように構成された実施の形態2では、第1の差動符号化回路10における選択回路10dが並列出力データO4側を選択し、第2の差動符号化回路20における選択回路20dが並列出力データO2側を選択することにより、多重化回路30で多重した後のシリアル出力SOとして1シンボル遅延差動符号化された信号を出力することができる。なお、選択回路10dが並列出力データO2側を選択し、選択回路20dが並列出力データO4側(遅延素子20cの出力データ側)を選択することにより実施の形態1と同等の2シンボル遅延差動符号化回路構成を得ることができる。
以上説明したように、この実施の形態2の並列差動符号化回路では、第2の差動符号化回路のn行目の出力データと、第1の差動符号化回路のn行目の出力データとを選択する第1の選択回路と、第1の差動符号化回路のn行目の出力データと、第2の差動符号化回路のn行目の出力データを遅延させた出力データとを選択する第2の選択回路とを備え、第1の差動符号化回路では、第1の選択回路の出力を遅延させて1行目の入力データと差動符号化し、第2の差動符号化回路では、第2の選択回路の出力を1行目の入力データと差動符号化するようにしたので、2シンボル遅延差動符号化を用いるAPol-DPSK方式並びに1シンボル遅延差動符号化を用いる通常のDPSK方式の両方に対応が可能であり、同一のLSIやFPGA内にて回路を共有化して、回路規模の削減並びに消費電力の抑制を達成することができる。
実施の形態3.
図6は、実施の形態3の並列差動符号化回路を示す構成図である。
実施の形態3の並列差動符号化回路は、第1の差動符号化回路100、第2の差動符号化回路200、第3の差動符号化回路300、第4の差動符号化回路400を備えている。これら第1の差動符号化回路100~第4の差動符号化回路400は、それぞれ実施の形態1における第1の差動符号化回路1や第2の差動符号化回路2と同様のDPSK用差動符号化回路であり、2行の並列入力データI1~I8から演算して、2行の並列出力データO1~O8を出力する。即ち、第1の差動符号化回路100は、排他的論理和回路100a,100bと遅延素子100cで構成され、第2の差動符号化回路200は、排他的論理和回路200a,200bと遅延素子200cで構成され、第3の差動符号化回路300は、排他的論理和回路300a,300bと遅延素子300cで構成され、第4の差動符号化回路400は、排他的論理和回路400a,400bと遅延素子400cで構成されている。また、多重化回路500は、8系統の並列出力信号を時間多重する8:1MUXであり、8倍の速度でO1,O3,O5,O7,O2,O4,O6,O8の順にシリアル出力SOに出力する。
図6は、実施の形態3の並列差動符号化回路を示す構成図である。
実施の形態3の並列差動符号化回路は、第1の差動符号化回路100、第2の差動符号化回路200、第3の差動符号化回路300、第4の差動符号化回路400を備えている。これら第1の差動符号化回路100~第4の差動符号化回路400は、それぞれ実施の形態1における第1の差動符号化回路1や第2の差動符号化回路2と同様のDPSK用差動符号化回路であり、2行の並列入力データI1~I8から演算して、2行の並列出力データO1~O8を出力する。即ち、第1の差動符号化回路100は、排他的論理和回路100a,100bと遅延素子100cで構成され、第2の差動符号化回路200は、排他的論理和回路200a,200bと遅延素子200cで構成され、第3の差動符号化回路300は、排他的論理和回路300a,300bと遅延素子300cで構成され、第4の差動符号化回路400は、排他的論理和回路400a,400bと遅延素子400cで構成されている。また、多重化回路500は、8系統の並列出力信号を時間多重する8:1MUXであり、8倍の速度でO1,O3,O5,O7,O2,O4,O6,O8の順にシリアル出力SOに出力する。
次に、実施の形態3の動作について説明する。
第1の差動符号化回路100~第4の差動符号化回路400は、それぞれ2行の並列入力データI1とI2、I3とI4、I5とI6、I7とI8から演算して、2行の並列出力データO1とO2、O3とO4、O5とO6、O7とO8を出力する。多重化回路500は、O1,O3,O5,O7,O2,O4,O6,O8の順にシリアル出力SOに出力する。これにより、シリアル出力SOには、4シンボル遅延検波器で送信データに復号される、4シンボル差動符号化信号が出力される。
第1の差動符号化回路100~第4の差動符号化回路400は、それぞれ2行の並列入力データI1とI2、I3とI4、I5とI6、I7とI8から演算して、2行の並列出力データO1とO2、O3とO4、O5とO6、O7とO8を出力する。多重化回路500は、O1,O3,O5,O7,O2,O4,O6,O8の順にシリアル出力SOに出力する。これにより、シリアル出力SOには、4シンボル遅延検波器で送信データに復号される、4シンボル差動符号化信号が出力される。
以上説明したように、実施の形態3の並列差動符号化回路によれば、並列入力データを差動符号化して、並列出力データを生成する並列差動符号化回路であって、n(2≦n、nは整数)行の並列入力データを差動符号化して、n(2≦n、nは整数)行の並列出力データを生成する第1の差動符号化回路と、n(2≦n、nは整数)行の並列入力データを差動符号化して、n(2≦n、nは整数)行の並列出力データを生成する第2の差動符号化回路と、n(2≦n、nは整数)行の並列入力データを差動符号化して、n(2≦n、nは整数)行の並列出力データを生成する第3の差動符号化回路と、n(2≦n、nは整数)行の並列入力データを差動符号化して、n(2≦n、nは整数)行の並列出力データを生成する第4の差動符号化回路と、第1の差動符号化回路の並列出力データと第2の差動符号化回路の並列出力データと第3の差動符号化回路の並列出力データと第4の差動符号化回路の並列出力データを交互に多重して出力する多重化回路を備えたので、4つの差動符号化回路の出力を多重化出力することから、4シンボル差動符号化信号を作成することができ、例えば、受信機において4シンボル離れた信号同士による遅延検波を行う、雑音を抑制することが可能な伝送方式を用いることが可能で、伝送距離を伸ばすことができるといった効果がある。
実施の形態4.
図7は、2シンボル遅延に対応した実施の形態4の並列差動符号化回路を示す構成図である。
実施の形態4の並列差動符号化回路は、第1の差動符号化回路4と第2の差動符号化回路5と、多重化回路6とを備えている。第1の差動符号化回路4は、DQPSK用差動符号化回路であり、2行2組の並列入力データI1(I1I,I1Q)、I2(I2I,I2Q)から演算して、2行2組の並列出力データO1(O1I,O1Q)、O2(O2I,O2Q)を出力する。第1の差動符号化回路4は、論理回路4a,4bと遅延素子4cとから構成され、2組の並列出力データO2(O2I,O2Q)を遅延素子4cにて遅延させ、2組並列入力データI1(I1I,I1Q)との差動符号化演算を行うフィードバックパスを持つ。
図7は、2シンボル遅延に対応した実施の形態4の並列差動符号化回路を示す構成図である。
実施の形態4の並列差動符号化回路は、第1の差動符号化回路4と第2の差動符号化回路5と、多重化回路6とを備えている。第1の差動符号化回路4は、DQPSK用差動符号化回路であり、2行2組の並列入力データI1(I1I,I1Q)、I2(I2I,I2Q)から演算して、2行2組の並列出力データO1(O1I,O1Q)、O2(O2I,O2Q)を出力する。第1の差動符号化回路4は、論理回路4a,4bと遅延素子4cとから構成され、2組の並列出力データO2(O2I,O2Q)を遅延素子4cにて遅延させ、2組並列入力データI1(I1I,I1Q)との差動符号化演算を行うフィードバックパスを持つ。
第2の差動符号化回路5は、DQPSK用差動符号化回路であり、2行2組の並列入力データI3(I3I,I3Q)、I4(I4I,I4Q)から演算して、2行2組の並列出力データO3(O3I,O3Q)、O4(O4I,O4Q)を出力する。第2の差動符号化回路5も、第1の差動符号化回路4と同様に論理回路5a,5bと遅延素子5cから構成され、2組の並列出力データO4(O4I,O4Q)を遅延素子5cにて遅延させ、2組の並列入力データI3(I3I,I3Q)との差動符号化演算を行うフィードバックパスを持つ。多重化回路6は、4系統の並列出力信号を時間多重する4:1MUXであり、4倍の速度でO1I,O1Q、O3I,O3Q、O2I,O2Q、O4I,O4Qの順に2組のシリアル出力SO(SOI,SOQ)に出力する。
図8に論理回路4a,4b、5a,5bの詳細を示す。
図示の論理回路はAND回路とOR回路とからなり、DQPSK方式では2組の入力信号II,IQを2組の遅延素子からのフィードバック信号DI,DQまたは隣接出力信号を入力として、DQPSK用位相変調器の正相成分、直交成分に出力するための出力データOI,OQを演算する。
図示の論理回路はAND回路とOR回路とからなり、DQPSK方式では2組の入力信号II,IQを2組の遅延素子からのフィードバック信号DI,DQまたは隣接出力信号を入力として、DQPSK用位相変調器の正相成分、直交成分に出力するための出力データOI,OQを演算する。
図7にて生成されたシリアル出力SOI,SOQは、実施の形態1と同様に2シンボル差動符号化信号となり、DQPSKデコーダで使用される2シンボル遅延検波器にて元の送信データ系列を復号できる。
また、DQPSK方式に対応した差動符号化回路は本実施の形態4に示した回路の接続方法以外でも実現でき、本実施の形態4の効果は図7に示す構成だけに限られるものではない。
以上説明したように、この実施の形態4の並列差動符号化回路によれば、並列入力データを差動符号化して、並列出力データを生成する並列差動符号化回路であって、2ビットを組とするn(2≦n、nは整数)行の並列入力データを差動符号化して、2ビットを組とするn(2≦n、nは整数)行の並列出力データを生成する第1の差動符号化回路と、2ビットを組とするn(2≦n、nは整数)行の並列入力データを差動符号化して、2ビットを組とするn(2≦n、nは整数)行の並列出力データを生成する第2の差動符号化回路と、第1の差動符号化回路の並列出力データと第2の差動符号化回路の並列出力データを交互に多重して出力する多重化回路を備えたので、2シンボル遅延検波に対応した差動符号化を実現することができ、APol-DQPSK方式による光信号の伝送距離延伸化が可能となる。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
以上のように、この発明に係る並列差動符号化回路は、Apol-DPSK方式、Apol-DQPSK方式のような2ビット遅延検波を必要とする長距離伝送用フォーマットには対応するための構成に関するものであり、光ファイバ伝送装置や無線送受信機などの通信装置に用いるのに適している。
1,4,10,100 第1の差動符号化回路、2,5,20,200 第2の差動符号化回路、3,6,30 多重化回路、10d,20d 選択回路、300 第3の差動符号化回路、400 第4の差動符号化回路、500 多重化回路。
Claims (4)
- 並列入力データを差動符号化して、並列出力データを生成する並列差動符号化回路であって、
n(2≦n、nは整数)行の並列入力データを差動符号化して、n(2≦n、nは整数)行の並列出力データを生成する第1の差動符号化回路と、
n(2≦n、nは整数)行の並列入力データを差動符号化して、n(2≦n、nは整数)行の並列出力データを生成する第2の差動符号化回路と、
前記第1の差動符号化回路の並列出力データと前記第2の差動符号化回路の並列出力データを交互に多重して出力する多重化回路を備えることを特徴とした並列差動符号化回路。 - 第2の差動符号化回路のn行目の出力データと、第1の差動符号化回路のn行目の出力データとを選択する第1の選択回路と、
前記第1の差動符号化回路のn行目の出力データと、前記第2の差動符号化回路のn行目の出力データを遅延させた出力データとを選択する第2の選択回路とを備え、
前記第1の差動符号化回路では、前記第1の選択回路の出力を遅延させて1行目の入力データと差動符号化し、
前記第2の差動符号化回路では、前記第2の選択回路の出力を1行目の入力データと差動符号化することを特徴とする請求項1記載の並列差動符号化回路。 - 並列入力データを差動符号化して、並列出力データを生成する並列差動符号化回路であって、
n(2≦n、nは整数)行の並列入力データを差動符号化して、n(2≦n、nは整数)行の並列出力データを生成する第1の差動符号化回路と、
n(2≦n、nは整数)行の並列入力データを差動符号化して、n(2≦n、nは整数)行の並列出力データを生成する第2の差動符号化回路と、
n(2≦n、nは整数)行の並列入力データを差動符号化して、n(2≦n、nは整数)行の並列出力データを生成する第3の差動符号化回路と、
n(2≦n、nは整数)行の並列入力データを差動符号化して、n(2≦n、nは整数)行の並列出力データを生成する第4の差動符号化回路と、
前記第1の差動符号化回路の並列出力データと前記第2の差動符号化回路の並列出力データと前記第3の差動符号化回路の並列出力データと前記第4の差動符号化回路の並列出力データを交互に多重して出力する多重化回路を備えることを特徴とする並列差動符号化回路。 - 並列入力データを差動符号化して、並列出力データを生成する並列差動符号化回路であって、
2ビットを組とするn(2≦n、nは整数)行の並列入力データを差動符号化して、2ビットを組とするn(2≦n、nは整数)行の並列出力データを生成する第1の差動符号化回路と、
2ビットを組とするn(2≦n、nは整数)行の並列入力データを差動符号化して、2ビットを組とするn(2≦n、nは整数)行の並列出力データを生成する第2の差動符号化回路と、
前記第1の差動符号化回路の並列出力データと前記第2の差動符号化回路の並列出力データを交互に多重して出力する多重化回路を備えることを特徴とした並列差動符号化回路。
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