WO2012057074A1 - 薄膜トランジスタおよびこれを備える表示パネル - Google Patents

薄膜トランジスタおよびこれを備える表示パネル Download PDF

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泰 高丸
龍三 結城
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    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Definitions

  • the present invention relates to a thin film transistor and a display panel including the same.
  • a thin film transistor (hereinafter also referred to as “TFT”) is used to drive each pixel.
  • the TFT includes a semiconductor layer.
  • an a-Si thin film (amorphous silicon thin film) is generally used. By disposing the source electrode and the drain electrode, a part of the a-Si thin film serves as a channel region.
  • Patent Document 1 discloses a TFT having a U-shaped source electrode and an I-shaped drain electrode.
  • the source electrode, the channel region, and the drain electrode are arranged in a straight line.
  • off-leakage current When light enters the channel region of the a-Si thin film, a photocurrent caused by electron-hole pairs is generated.
  • a photocurrent is generated only by the incidence of light regardless of the original instruction to the TFT means that a leak current flows when the TFT is turned off.
  • Such a leakage current is hereinafter referred to as “off-leakage current”.
  • off-leakage current increases, phenomena such as flicker and crosstalk occur. As a result, the display quality of the display panel is degraded.
  • an object of the present invention is to provide a TFT capable of suppressing the flow of off-leakage current. It is another object of the present invention to provide a display panel that can suppress flicker, crosstalk, and the like caused by off-leakage current.
  • a TFT according to the present invention includes a substrate, a gate electrode formed on the surface of the substrate, a gate insulating film formed so as to cover the upper side of the gate electrode, and the gate insulating film.
  • the channel region is at a position avoiding the extension of the source wiring.
  • the channel region is at a position avoiding the extension of the drain wiring.
  • the channel region is located at a position avoiding the extension of the source wiring and at a position avoiding the extension of the drain wiring, the light that travels by being repeatedly reflected enters the channel region. Without going out of the TFT. Therefore, it is possible to suppress the off-leakage current caused by the photocurrent in the channel region from flowing.
  • FIG. 6 is an enlarged view of the TFT shown in FIG. 5.
  • FIG. 7 is an enlarged view of the TFT shown in FIG. 6. It is a graph of the experimental result in I-shaped TFT. It is a graph of the 1st experimental result in U-shaped TFT.
  • FIG. 14 is a cross-sectional view taken along the line XIV-XIV in FIG. 13.
  • FIG. 14 is a cross-sectional view taken along line XV-XV in FIG. 13.
  • TFT in Embodiment 2 It is a top view of TFT in Embodiment 2 based on this invention. It is a top view of TFT in Embodiment 3 based on this invention. It is a top view of the display panel in Embodiment 4 based on this invention. It is an enlarged view of the pixel contained in the display panel in Embodiment 4 based on this invention.
  • the inventors examined the cause of off-leakage current.
  • the inventors thought that off-leakage current may be generated by light incident on the channel region of the a-Si thin film for some reason.
  • the channel region overlaps with the black matrix portion of the display panel, light from the front side of the display panel is blocked by the black matrix portion.
  • the channel region is disposed at a position overlapping the gate electrode that does not transmit light, the channel region is at a position where light from the backlight device cannot directly enter.
  • the inventors assumed a model shown in FIG. 1 and performed a simulation to examine how light from the backlight device travels. In FIG.
  • FIG. 2 shows a cross-sectional view taken along the line II-II in FIG.
  • FIG. 2 shows how light entering from a backlight device (not shown) travels.
  • the width of the overlapping portion between the gate electrode 1 and the source electrode 3 or the drain electrode 4 was 5.75 ⁇ m per location.
  • the black matrix portion 6 is located above the TFT so as to cover the projection area of the TFT. The reflectance of the black matrix portion 6 was assumed to be zero.
  • the light 7 from the backlight device hits the lower surfaces of the source electrode 3 and the drain electrode 4 and then reflects, then hits the upper surface of the gate electrode 1 and further reflects.
  • the light 7 is incident on the channel region 5 after being repeatedly reflected between the lower surfaces of the source electrode 3 and the drain electrode 4 and the upper surface of the gate electrode 1. Light incident on the channel region 5 from other paths was not observed.
  • the light incident on the channel region 5 is light that travels by being repeatedly reflected between the lower surfaces of the source electrode 3 and the drain electrode 4 and the upper surface of the gate electrode 1. .
  • the region where the gate electrode 1 and the source electrode 3 or the drain electrode 4 overlap is a region 8 in which multiple reflection of the light 7 can occur (hereinafter referred to as “multiple reflection region”).
  • the size of the width 9 of the portion where the source electrode 3 or the drain electrode 4 protrudes from the end of the gate electrode 1 means the size of the entrance of light into the multiple reflection region 8. The greater the width 9 is, the more light can enter the multiple reflection region 8. As shown in FIG. 4, when the width 9 is small, the amount of light entering the multiple reflection region 8 is also small.
  • FIGS. 5 and 6 Two types of TFTs as shown in FIGS. 5 and 6 were prepared.
  • the enlarged view of each TFT in FIGS. 5 and 6 is shown in FIGS. 7 and 8, respectively.
  • the TFT shown in FIGS. 5 and 7 is a so-called I-shaped TFT.
  • the TFT shown in FIGS. 6 and 8 is a so-called U-shaped TFT.
  • FIG. 9 shows the relationship with Id.
  • the potential Vd applied to the drain electrode is 4.1V.
  • the graph of FIG. 9 shows two types of curves, that is, when light is not irradiated and when light of 1750 cd / m 2 is irradiated. As shown by an ellipse in FIG. 9, there is an open portion between these two curves.
  • the size of the opening in the vertical direction corresponds to the magnitude of off-leakage current due to light incident on the channel region.
  • the U-shaped TFT shown in FIG. 8 has a structure in which the I-shaped electrode 15 and the U-shaped electrode 16 face each other.
  • the width of the portion where the I-shaped electrode 15 protrudes from the end of the gate electrode 1 is 6 ⁇ m.
  • the width of the portion where the U-shaped electrode 26 protrudes from the end of the gate electrode 1 is 26 ⁇ m.
  • FIG. 10 shows the relationship between the voltage Vg of the gate electrode and the current Id flowing through the drain electrode when the U-shaped electrode 16 is used as the drain electrode in the U-shaped TFT. 10 also shows two curves as in FIG.
  • FIG. 11 shows the relationship between the voltage Vg of the gate electrode and the current Id flowing through the drain electrode when the I-shaped electrode 15 is used as the drain electrode in the U-shaped TFT. Also in FIG. 11, two curves are shown as in FIG.
  • FIG. 12 is a graph showing the relationship between the wiring width and the amount of off-leakage current per unit channel width based on the results shown in FIGS.
  • FIG. 12 shows the level of off-leakage current Id for three wiring width values under the condition that the gate electrode potential Vg is 15 V and the drain electrode potential is 4.1 V. It can be seen that the off-leakage current Id increases as the wiring width increases.
  • FIG. 14 is a cross-sectional view taken along the line XIV-XIV in FIG.
  • FIG. 15 is a cross-sectional view taken along line XV-XV in FIG.
  • the thin film transistor 101 includes a substrate 10, a gate electrode 1 formed on the surface of the substrate 10, a gate insulating film 11 formed to cover the upper side of the gate electrode 1, and a semiconductor layer formed on the gate insulating film 11. 2, the source electrode 3 and the drain electrode 4 formed so as to be spaced apart from each other with the channel region 5 interposed therebetween when viewed in plan on the upper side of the semiconductor layer 2, and the gate electrode 1 viewed in plan view from the source electrode 3
  • a source wiring 13 extending outward and a drain wiring 14 extending outward from the gate electrode 1 when viewed in plan from the drain electrode 4 are provided.
  • the channel region 5 is at a position avoiding the extension of the source wiring 13.
  • the channel region 5 is at a position avoiding the extension of the drain wiring 14.
  • the light 7 from the backlight device enters from below as indicated by an arrow in FIG. 14, and travels by being repeatedly reflected between the drain electrode 4 and the gate electrode 1.
  • FIG. 14 shows the progress of the light 7 on the lower side of the drain electrode 4, similarly, the light 7 travels by being repeatedly reflected between the source electrode 3 and the gate electrode 1 on the lower side of the source electrode 3. To do.
  • the path of the light 7 at this time is shown in a plan view as shown by arrows in FIG.
  • the light 7 enters along the longitudinal direction of each of the source wiring 13 and the drain wiring 14, proceeds on the extension of each of the source wiring 13 and the drain wiring 14 as it is, and passes through the source electrode 3 and the drain electrode 4.
  • the light 7 that travels by being repeatedly reflected exits the TFT 101 after traversing the source electrode 3 and the drain electrode 4.
  • the channel region 5 is located at a position avoiding the extension of the source wiring 13 and is located at a position avoiding the extension of the drain wiring 14, so that light that travels with repeated reflections is transmitted to the channel region. 5 goes out of the TFT 101 without entering.
  • FIG. 17 A comparative example is shown in FIG. Assuming a TFT 100 having a channel region 5 on the extension of the source wiring 13 and the drain wiring 14 as shown in FIG. 17, the light 7 is reflected between the source wiring 13 and the drain wiring 14 and the gate electrode 1. Although it is likely to enter the channel region 5 after being repeated, such a situation can be avoided in the TFT 101 in this embodiment. Thus, the incidence of light on the channel region 5 can be suppressed. Accordingly, since generation of off-leakage current due to photocurrent in the channel region can be avoided, it is possible to suppress the off-leakage current from flowing in the TFT 101 in this embodiment.
  • FIG. 18 shows the names of the dimensions of each part in the TFT 101.
  • the lateral width of the source electrode 3 in FIG. 18 is W1S
  • the lateral width of the drain electrode 4 is W1D.
  • W1S and W1D are widths facing the channel region 5, respectively.
  • the width of the source wiring 13 is W2S
  • the width of the drain wiring 14 is W2D.
  • the width W2S of the source wiring and the width W2D of the drain wiring are minimum widths according to the design rule.
  • the semiconductor layer 2 is formed along the source wiring 13 and the drain wiring 14 in a portion where the source wiring 13 and the drain wiring 14 respectively come out from the region of the gate electrode 1 when viewed in plan.
  • the semiconductor layer protrusions 2 a and 2 b protrude from the region of the gate electrode 1, respectively, and the semiconductor layer protrusions 2 a and 2 b have portions protruding from both sides in the width direction of the source wiring 13 and the drain wiring 14. 13 and the drain wiring 14, and the protrusion amounts ⁇ Wa and ⁇ Wb per side of the portion protruding to both sides in the width direction are preferably the minimum width in the design rule.
  • a semiconductor layer 2 is arranged on the upper side of the gate electrode 1, and the semiconductor layer 2 has a shape in which two locations protrude from a rectangle.
  • the semiconductor layer 2 has a shape of a vertically long rectangle with the upper left protruding toward the left and the lower right protruding toward the right.
  • the source electrode 3 and the drain electrode 4 are both L-shaped.
  • a channel region 5 i is formed in a part of the semiconductor layer 2 as a portion where the source electrode 3 and the drain electrode 4 face each other with a narrow interval. Because the source electrode 3 and the drain electrode 4 are L-shaped, the channel region 5i has a polygonal line shape and an inverted S-shape.
  • the channel region 5i is located at a position avoiding the extension of the source wiring 13 and at a position avoiding the extension of the drain wiring 14, so that light that travels repeatedly by reflection is transmitted. Exits from the TFT 102 without entering the channel region 5. Therefore, also in the TFT 102 in this embodiment, off-leakage current can be suppressed as in the first embodiment.
  • a semiconductor layer 2 is arranged on the upper side of the gate electrode 1, and the semiconductor layer 2 has a shape in which two locations protrude from a rectangle.
  • the semiconductor layer 2 has a shape in which an upper left corner of a vertically long rectangle protrudes toward the left and a central portion on the right side protrudes toward the right.
  • the source electrode 3 has a substantially U shape
  • the drain electrode 4 has an I shape.
  • the source electrode 3 is substantially U-shaped, the source line 13 extends not to the center of the source electrode 3 but to a position biased to one side.
  • a channel region 5j is formed in a part of the semiconductor layer 2 as a portion where the source electrode 3 and the drain electrode 4 face each other at a narrow interval.
  • the source electrode 3 is disposed so as to surround the tip of the drain electrode 4. As a result, the channel region 5j is substantially U-shaped.
  • the TFT 103 in this embodiment is formed on the substrate 10, the gate electrode 1 formed on the surface of the substrate 10, the gate insulating film 11 formed so as to cover the upper side of the gate electrode 1, and the gate insulating film 11.
  • a source line 13 extending to the outside of the gate electrode 1 and a drain line 14 extending to the outside of the gate electrode 1 when viewed in plan from the drain electrode 4 are provided.
  • the channel region 5j is at a position avoiding at least one of the extension of the source line 13 and the extension of the drain line 14. In the TFT 103 exemplified here, specifically, the channel region 5 j is at a position avoiding the extension of the source wiring 13.
  • the channel region 5j is located at a position avoiding the extension of the source wiring 13, the light that travels by being repeatedly reflected between the source wiring 13 and the gate electrode 1 is the channel region 5j. It goes out of the TFT 103 without being incident on the TFT 103.
  • the channel region 5j since a part of the channel region 5j is on the extension of the drain electrode 14, light that travels by being repeatedly reflected between the drain electrode 14 and the gate electrode 1 may enter the channel region 5j. There is.
  • the channel region is arranged so as to avoid the extension of one of the source wiring and the drain wiring, the light entry into the channel region can be greatly reduced. Therefore, although less effective than the first and second embodiments, the off-leak current can be suppressed to some extent also in the TFT 103 in this embodiment.
  • the source electrode 3 is substantially U-shaped and the drain electrode 4 is I-shaped.
  • the source electrode and the drain electrode may be reversed. In that case, the same effect can be obtained.
  • the display panel 201 has a display area 201d.
  • FIG. 22 shows an enlarged view of one pixel in the display area 201d.
  • the display panel 201 includes a pixel electrode 211 and a driving element 212 for driving the pixel electrode 211.
  • the drive element 212 is any of the thin film transistors (TFTs) described in the first embodiment.
  • the present invention can be used for a thin film transistor and a display panel including the thin film transistor.

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Abstract

　ＴＦＴ（１０１）は、基板（１０）と、基板（１０）の表面に形成されたゲート電極（１）と、ゲート電極（１）の上側を覆うように形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成された半導体層（２）と、半導体層（２）の上側において平面的に見てチャネル領域（５）を挟んで互いに離隔するように形成されたソース電極（３）およびドレイン電極（４）と、ソース電極（３）から平面的に見てゲート電極（１）の外側へと延在するソース配線（１３）と、ドレイン電極（４）から平面的に見てゲート電極（１）の外側へと延在するドレイン配線（１４）とを備える。チャネル領域（５）は、ソース配線（１３）の延長上を避けた位置にあり、かつ、ドレイン配線（１４）の延長上を避けた位置にある。

Description

薄膜トランジスタおよびこれを備える表示パネル
　本発明は、薄膜トランジスタおよびこれを備える表示パネルに関するものである。
　液晶表示パネルなどの表示パネルにおいて、各画素を駆動するために薄膜トランジスタ（以下「ＴＦＴ」ともいう。）が用いられる。ＴＦＴは半導体層を備える。ＴＦＴの半導体層としては一般的にａ－Ｓｉ薄膜（非晶質シリコン薄膜）が用いられる。ソース電極およびドレイン電極が配置されることにより、ａ－Ｓｉ薄膜の一部がチャネル領域として働くこととなる。
　特開２００９－８６１１８号公報（特許文献１）においては、Ｕ字形のソース電極とＩ字形のドレイン電極とを備えたＴＦＴが開示されている。特許文献１に開示されたＴＦＴにおいては、ソース電極、チャネル領域およびドレイン電極が一直線上に並んで配置されている。
特開２００９－８６１１８号公報
　ａ－Ｓｉ薄膜のチャネル領域に光が入射すると電子－正孔対に起因した光電流が発生する。本来のＴＦＴへの指示とは無関係に光の入射のみによって光電流が発生してしまうということは、ＴＦＴのオフ時にリーク電流が流れることを意味する。このようなリーク電流を以下「オフリーク電流」というものとする。オフリーク電流が増加することによって、フリッカ、クロストークといった現象が発生する。その結果、表示パネルとしては表示品質が低下する。
　そこで、本発明は、オフリーク電流が流れることを抑制することができるようなＴＦＴを提供することを目的とする。さらに、オフリーク電流に起因して生じていたフリッカ、クロストークなどといった現象を抑えることができる表示パネルを提供することを目的とする。
　上記目的を達成するため、本発明に基づくＴＦＴは、基板と、上記基板の表面に形成されたゲート電極と、上記ゲート電極の上側を覆うように形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成された半導体層と、上記半導体層の上側において平面的に見てチャネル領域を挟んで互いに離隔するように形成されたソース電極およびドレイン電極と、上記ソース電極から平面的に見て上記ゲート電極の外側へと延在するソース配線と、上記ドレイン電極から平面的に見て上記ゲート電極の外側へと延在するドレイン配線とを備える。上記チャネル領域は、上記ソース配線の延長上を避けた位置にある。上記チャネル領域は、上記ドレイン配線の延長上を避けた位置にある。
　本発明によれば、チャネル領域は、ソース配線の延長上を避けた位置にあり、かつ、ドレイン配線の延長上を避けた位置にあるので、反射を繰り返して進行する光はチャネル領域に入射することなくＴＦＴの外に出る。したがって、チャネル領域での光電流に起因するオフリーク電流が流れることを抑制することができる。
発明者らが検討する際に用いた第１のモデルの平面図である。 図１におけるＩＩ－ＩＩ線に関する矢視断面図である。 第１のモデルにおける光の進路を記入した平面図である。 第２のモデルにおける光の進路を記入した平面図である。 発明者らが実験のために用意したＩ字型ＴＦＴの写真である。 発明者らが実験のために用意したＵ字型ＴＦＴの写真である。 図５に示したＴＦＴの拡大図である。 図６に示したＴＦＴの拡大図である。 Ｉ字型ＴＦＴにおける実験結果のグラフである。 Ｕ字型ＴＦＴにおける第１の実験結果のグラフである。 Ｕ字型ＴＦＴにおける第２の実験結果のグラフである。 配線幅とオフリーク電流の量の関係についてのグラフである。 本発明に基づく実施の形態１におけるＴＦＴの平面図である。 図１３におけるＸＩＶ－ＸＩＶ線に関する矢視断面図である。 図１３におけるＸＶ－ＸＶ線に関する矢視断面図である。 本発明に基づく実施の形態１におけるＴＦＴでの光の進路の説明図である。 比較例としてのＴＦＴでの光の進路の説明図である。 本発明に基づく実施の形態１におけるＴＦＴの各部の寸法の呼び名の説明図である。 本発明に基づく実施の形態２におけるＴＦＴの平面図である。 本発明に基づく実施の形態３におけるＴＦＴの平面図である。 本発明に基づく実施の形態４における表示パネルの平面図である。 本発明に基づく実施の形態４における表示パネルに含まれる画素の拡大図である。
　（発明者らによる検討）
　発明者らは、オフリーク電流の原因について検討した。発明者らは、ａ－Ｓｉ薄膜のチャネル領域に何らかの事情で光が入射することによってオフリーク電流が生じているのではないかと考えた。しかし、チャネル領域は、表示パネルのブラックマトリックス部と重なっているので、表示パネルの表側からの光はブラックマトリックス部により遮光されている。また、チャネル領域は、光を通さないゲート電極と重なるような位置に配置されているので、バックライト装置からの光が直接入射することができない位置にある。したがって、一見すると光はチャネル領域には入射しないように思われる。そこで、発明者らは、図１に示すモデルを想定し、バックライト装置からの光がどのように進行するか調べるためにシミュレーションを行なった。図１においては、縦長長方形のゲート電極１の上側に横長長方形の半導体層２が横断するように配置され、さらにその上側にソース電極３、ドレイン電極４が配置されている。半導体層２の中央がチャネル領域５となっている。図１におけるＩＩ－ＩＩ線に関する矢視断面図を図２に示す。図２ではバックライト装置（図示せず）から進入する光がどのように進行するかが示されている。このシミュレーションにおいては、ゲート電極１とソース電極３またはドレイン電極４との重なり部分の幅は１ヶ所当たり５．７５μｍとした。図２に示すようにＴＦＴの上方にはＴＦＴの投影領域を被覆するようにブラックマトリックス部６が位置している。ブラックマトリックス部６の反射率は０であるものとした。
　図２に示すように、バックライト装置からの光７はソース電極３およびドレイン電極４の下面に当たって反射した後に、ゲート電極１の上面に当たってさらに反射している。光７はソース電極３およびドレイン電極４の下面とゲート電極１の上面との間で反射を何度か繰り返した後にチャネル領域５に入射している。チャネル領域５に対してこれ以外の経路からの光の入射は見られなかった。
　したがって、チャネル領域５に対して入射する光の原因は、ソース電極３およびドレイン電極４の下面とゲート電極１の上面との間で反射を繰り返して進行してくる光であるということがわかった。
　平面図である図１に光７の進路を記入すると、図３に示すようになる。図３に示すようにゲート電極１とソース電極３またはドレイン電極４とが重なっている領域は光７の多重反射が起こり得る領域（以下「多重反射領域」という。）８となっている。ソース電極３またはドレイン電極４がゲート電極１の端から突出する部分の幅９の大きさは、多重反射領域８への光の入口の大きさを意味する。この幅９が大きければ大きいほど多くの光が多重反射領域８へ進入することができる。図４に示すように幅９が小さくなっている場合は、多重反射領域８に進入する光の量も小さくなる。
　（実験）
　シミュレーション結果を踏まえて、発明者らは、チャネル領域への光入射の量には、ソース電極またはドレイン電極がゲート電極の端から突出する部分の幅や形状が関係することを知得したが、さらに確認するために、発明者らは、実際の装置で実験を行なった。
　図５、図６に示すような２種類のＴＦＴを用意した。図５、図６の各ＴＦＴを拡大したところを図７、図８にそれぞれ示す。図５、図７に示したＴＦＴはいわゆるＩ字型ＴＦＴである。図６、図８に示したＴＦＴはいわゆるＵ字型ＴＦＴである。
　図７に示すように、Ｉ字型ＴＦＴにおいて電極がゲート電極の端から突出する部分の幅を５０μｍとした場合の、ゲート電極に印加する電位Ｖｇと、ドレイン電極に流れる単位チャネル幅当たりの電流Ｉｄとの関係を図９に示す。このときドレイン電極に印加される電位Ｖｄは４．１Ｖである。図９のグラフは、光を照射しない場合と、１７５０ｃｄ／ｍ2の光を照射した場合との２通りの曲線を示している。図９中に楕円で示すように、これらの２本の曲線の間には開いている部分がある。この開きの上下方向の大きさが、チャネル領域に入射する光によるオフリーク電流の大きさに相当する。
　図８に示したＵ字型ＴＦＴにおいては、Ｉ字形電極１５とＵ字形電極１６とが互いに対向する構造となっている。Ｉ字形電極１５がゲート電極１の端から突出する部分の幅は６μｍである。Ｕ字形電極２６がゲート電極１の端から突出する部分の幅は２６μｍである。
　Ｕ字型ＴＦＴにおいてＵ字形電極１６をドレイン電極とした場合の、ゲート電極の電圧Ｖｇと、ドレイン電極に流れる電流Ｉｄとの関係を図１０に示す。図１０においても、図９と同様に２通りの曲線を示す。
　Ｕ字型ＴＦＴにおいてＩ字形電極１５をドレイン電極とした場合の、ゲート電極の電圧Ｖｇと、ドレイン電極に流れる電流Ｉｄとの関係を図１１に示す。図１１においても、図９と同様に２通りの曲線を示す。
　図９～図１１に示した結果から、配線幅と単位チャネル幅当たりのオフリーク電流の量との関係についてグラフ化したものを図１２に示す。図１２では、ゲート電極の電位Ｖｇは１５Ｖ、ドレイン電極の電位は４．１Ｖの条件下で、３通りの配線幅の値に対してオフリーク電流Ｉｄがどの程度であるかが示される。配線幅が大きくなるとオフリーク電流Ｉｄも大きくなっていることがわかる。
　以上のことを知得した発明者らは、ＴＦＴにおいて上記課題を解決する発明として本発明をなした。本発明の実施の形態について以下に説明する。
　（実施の形態１）
　図１３～図１５を参照して、本発明に基づく実施の形態１における薄膜トランジスタ（ＴＦＴ）について説明する。図１３におけるＸＩＶ－ＸＩＶ線に関する矢視断面図を図１４に示す。図１３におけるＸＶ－ＸＶ線に関する矢視断面図を図１５に示す。
　薄膜トランジスタ１０１は、基板１０と、基板１０の表面に形成されたゲート電極１と、ゲート電極１の上側を覆うように形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に形成された半導体層２と、半導体層２の上側において平面的に見てチャネル領域５を挟んで互いに離隔するように形成されたソース電極３およびドレイン電極４と、ソース電極３から平面的に見てゲート電極１の外側へと延在するソース配線１３とドレイン電極４から平面的に見てゲート電極１の外側へと延在するドレイン配線１４とを備える。チャネル領域５は、ソース配線１３の延長上を避けた位置にある。なおかつ、チャネル領域５は、ドレイン配線１４の延長上を避けた位置にある。
　本実施の形態では、バックライト装置からの光７は図１４に矢印で示すように下方から進入し、ドレイン電極４とゲート電極１との間で反射を繰り返して進行する。図１４ではドレイン電極４の下側における光７の進行について示しているが、ソース電極３の下側においても同様に、光７はソース電極３とゲート電極１との間で反射を繰り返して進行する。この際の光７の進路を平面的に示すと図１６に矢印で示すとおりである。光７は、ソース配線１３、ドレイン配線１４の各々の長手方向に沿って進入し、そのままソース配線１３、ドレイン配線１４の各々の延長上を進行してソース電極３、ドレイン電極４を通過する。反射を繰り返して進行する光７は、図１４、図１６に示すように、ソース電極３、ドレイン電極４を横断し終えるとＴＦＴ１０１の外に出る。
　本実施の形態では、チャネル領域５は、ソース配線１３の延長上を避けた位置にあり、かつ、ドレイン配線１４の延長上を避けた位置にあるので、反射を繰り返して進行する光はチャネル領域５に入射することなくＴＦＴ１０１の外に出る。
　比較例を図１７に示す。図１７に示すようにソース配線１３、ドレイン配線１４の延長上にチャネル領域５がある構成のＴＦＴ１００を想定した場合、光７はソース配線１３、ドレイン配線１４とゲート電極１との間で反射を繰り返した末にチャネル領域５に入射しやすいが、本実施の形態におけるＴＦＴ１０１では、そのような事態を避けることができる。こうして、チャネル領域５への光の入射を抑制することができる。したがって、チャネル領域での光電流に起因するオフリーク電流の発生を避けることができるので、本実施の形態におけるＴＦＴ１０１ではオフリーク電流が流れることを抑制することができる。
　ＴＦＴ１０１における各部の寸法の呼び名を図１８に示す。図１８におけるソース電極３の横方向の幅はＷ１Ｓであり、ドレイン電極４の横方向の幅はＷ１Ｄである。Ｗ１Ｓ，Ｗ１Ｄはそれぞれチャネル領域５に対向する幅である。ソース配線１３の幅はＷ２Ｓであり、ドレイン配線１４の幅はＷ２Ｄである。本実施の形態におけるＴＦＴ１０１では、ソース配線の幅Ｗ２Ｓおよびドレイン配線の幅Ｗ２Ｄが設計ルール上の最小幅となっていることが好ましい。この構成を採用することにより、ソース電極またはドレイン電極とゲート電極との間に入射してくる光を最小限に抑えることができるので、光リーク電流の発生を抑えることができる。
　本実施の形態におけるＴＦＴ１０１では、半導体層２は、平面的に見て、ソース配線１３およびドレイン配線１４がゲート電極１の領域からそれぞれ出ていく部分において、ソース配線１３およびドレイン配線１４に沿ってゲート電極１の領域からそれぞれ突出する半導体層突出部２ａ，２ｂを有し、半導体層突出部２ａ，２ｂは、ソース配線１３およびドレイン配線１４の幅方向の両側にはみ出す部分を有するようにソース配線１３およびドレイン配線１４より広い幅となっており、前記幅方向の両側にはみ出す部分の片側当たりのはみ出し量ΔＷａ，ΔＷｂは、設計ルール上の最小幅となっていることが好ましい。この構成を採用することにより、ゲート電極の外側にはみ出す半導体幅はソース電極側、ドレイン電極側とも最小となるので、さらに光リーク電流の発生を抑えることができる。
　（実施の形態２）
　図１９を参照して、本発明に基づく実施の形態２におけるＴＦＴ１０２について説明する。ゲート電極１の上側に半導体層２が配置されており、半導体層２は長方形から２ヶ所が突出した形状をしている。図１９においては、半導体層２は、縦長長方形の左上が左に向かって突出し、右下が右に向かって突出した形状である。ソース電極３とドレイン電極４とはいずれもＬ字形である。ソース電極３とドレイン電極４とが狭い間隔で対向する部分として半導体層２の一部にチャネル領域５ｉが形成されている。ソース電極３とドレイン電極４とがＬ字形であることに起因して、チャネル領域５ｉは折れ線状かつ逆Ｓ字形状となっている。
　本実施の形態におけるＴＦＴ１０２においても、チャネル領域５ｉは、ソース配線１３の延長上を避けた位置にあり、かつ、ドレイン配線１４の延長上を避けた位置にあるので、反射を繰り返して進行する光はチャネル領域５に入射することなくＴＦＴ１０２の外に出る。したがって、本実施の形態におけるＴＦＴ１０２においても、実施の形態１と同様にオフリーク電流を抑制することができる。
　（実施の形態３）
　図２０を参照して、本発明に基づく実施の形態３におけるＴＦＴ１０３について説明する。ゲート電極１の上側に半導体層２が配置されており、半導体層２は長方形から２ヶ所が突出した形状をしている。図２０においては、半導体層２は、縦長長方形の左上が左に向かって突出し、右辺中央部が右に向かって突出した形状である。ソース電極３は略Ｕ字形状であり、ドレイン電極４はＩ字形状である。ソース電極３は略Ｕ字形状であるが、ソース配線１３は、ソース電極３の中心ではなく一方に偏った位置に連なって延在している。ソース電極３とドレイン電極４とが狭い間隔で対向する部分として半導体層２の一部にチャネル領域５ｊが形成されている。ソース電極３はドレイン電極４の先端部を取り囲むように配置されている。その結果、チャネル領域５ｊは略Ｕ字形状となっている。
　本実施の形態におけるＴＦＴ１０３は、基板１０と、基板１０の表面に形成されたゲート電極１と、ゲート電極１の上側を覆うように形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に形成された半導体層２と、半導体層２の上側において平面的に見てチャネル領域５を挟んで互いに離隔するように形成されたソース電極３およびドレイン電極４と、ソース電極３から平面的に見てゲート電極１の外側へと延在するソース配線１３と、ドレイン電極４から平面的に見てゲート電極１の外側へと延在するドレイン配線１４とを備える。チャネル領域５ｊは、ソース配線１３の延長上とドレイン配線１４の延長上とのうちの少なくとも一方を避けた位置にある。ここで例示するＴＦＴ１０３においては、具体的には、チャネル領域５ｊはソース配線１３の延長上を避けた位置にある。
　本実施の形態におけるＴＦＴ１０３においても、チャネル領域５ｊは、ソース配線１３の延長上を避けた位置にあるので、ソース配線１３とゲート電極１との間で反射を繰り返して進行する光はチャネル領域５ｊに入射することなくＴＦＴ１０３の外に出る。本実施の形態では、チャネル領域５ｊの一部はドレイン電極１４の延長上にあるので、ドレイン電極１４とゲート電極１との間で反射を繰り返して進行する光はチャネル領域５ｊに入射する可能性がある。しかし、このようにチャネル領域がソース配線とドレイン配線の一方の延長上を避けるのみの配置であっても、チャネル領域への光の進入は大幅に低減することができる。したがって、実施の形態１，２に比べて効果が劣るものの、本実施の形態におけるＴＦＴ１０３においても、ある程度はオフリーク電流を抑制することができる。
　なお、本実施の形態では、ソース電極３が略Ｕ字形状であって、ドレイン電極４がＩ字形状であるものとして説明したが、ソース電極とドレイン電極とが逆であってもよい。その場合も、同様の効果を得ることができる。
　（実施の形態４）
　図２１を参照して、本発明に基づく実施の形態４における表示パネルについて説明する。この表示パネル２０１は、表示領域２０１ｄを有する。表示領域２０１ｄ内の１つの画素を拡大したところを図２２に示す。この表示パネル２０１は、画素電極２１１と、画素電極２１１を駆動するための駆動素子２１２を備える。駆動素子２１２は、実施の形態１で説明したいずれかの薄膜トランジスタ（ＴＦＴ）である。
　本実施の形態における表示パネルでは、駆動素子としての各ＴＦＴにおいて、チャネル領域での光電流に起因するオフリーク電流の発生を避けることができるので、各ＴＦＴではオフリーク電流が流れることを抑制することができる。したがって、この表示パネルでは、良好な画像を表示することができる。
　なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
　本発明は、薄膜トランジスタおよびこれを備える表示パネルに利用可能である。
　１　ゲート電極、２　半導体層、２ａ，２ｂ　半導体層突出部、３　ソース電極、４　ドレイン電極、５，５ｉ，５ｊ　チャネル領域、６　ブラックマトリックス部、７　光、８　多重反射領域、９　幅、１０　基板、１１　ゲート絶縁膜、１３　ソース配線、１４　ドレイン配線、１５　Ｉ字形電極、１６　Ｕ字形電極、１００　（比較例としての）ＴＦＴ、１０１，１０２，１０３　（本発明に基づく）ＴＦＴ、２０１　表示パネル、２０１ｄ　表示領域、２１１　画素電極、２１２　駆動素子。

Claims (5)

  1. 　基板（１０）と、
    　前記基板の表面に形成されたゲート電極（１）と、
    　前記ゲート電極の上側を覆うように形成されたゲート絶縁膜（１１）と、
    　前記ゲート絶縁膜上に形成された半導体層（２）と、
    　前記半導体層の上側において平面的に見てチャネル領域（５）を挟んで互いに離隔するように形成されたソース電極（３）およびドレイン電極（４）と、
    　前記ソース電極から平面的に見て前記ゲート電極の外側へと延在するソース配線（１３）と、
    　前記ドレイン電極から平面的に見て前記ゲート電極の外側へと延在するドレイン配線（１４）とを備え、
    　前記チャネル領域は、前記ソース配線の延長上と前記ドレイン配線の延長上とのうちの少なくとも一方を避けた位置にある、薄膜トランジスタ。
  2. 　前記チャネル領域は、前記ソース配線の延長上と前記ドレイン配線の延長上とのいずれも避けた位置にある、請求項１に記載の薄膜トランジスタ。
  3. 　前記ソース配線の幅および前記ドレイン配線の幅が設計ルール上の最小幅となっている、請求項１または２に記載の薄膜トランジスタ。
  4. 　前記半導体層は、平面的に見て、前記ソース配線および前記ドレイン配線が前記ゲート電極の領域からそれぞれ出ていく部分において、前記ソース配線および前記ドレイン配線に沿って前記ゲート電極の領域からそれぞれ突出する半導体層突出部を有し、
    　前記半導体層突出部は、前記ソース配線および前記ドレイン配線の幅方向の両側にはみ出す部分を有するように前記ソース配線および前記ドレイン配線より広い幅となっており、前記幅方向の両側にはみ出す部分の片側当たりのはみ出し量は、設計ルール上の最小幅となっている、請求項１から３のいずれかに記載の薄膜トランジスタ。
  5. 　請求項１から４のいずれかに記載の薄膜トランジスタを備える、表示パネル。
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* Cited by examiner, † Cited by third party
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JP2003167261A (ja) * 2001-11-30 2003-06-13 Sharp Corp 液晶表示装置
JP2010014921A (ja) * 2008-07-03 2010-01-21 Epson Imaging Devices Corp 表示装置

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