WO2012046632A1 - アレイ基板及び当該アレイ基板を用いた表示装置 - Google Patents

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豪 鎌田
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シャープ株式会社
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    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
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    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Definitions

  • the present invention relates to an array substrate and a display device using the array substrate.
  • a thin film transistor (hereinafter referred to as TFT) is disposed as a switching element in each pixel.
  • TFT thin film transistor
  • Cgd parasitic capacitance formed between the gate electrode of the TFT and the drain electrode connected to the pixel electrode
  • a drain voltage called a feedthrough voltage at the fall of the gate signal is generated.
  • a voltage change occurs. This feedthrough voltage causes burn-in and flickering of the liquid crystal panel.
  • the parasitic capacitance Cgd In the conventional TFT design, in order to suppress the feedthrough voltage, it is regarded as the most important issue to reduce the parasitic capacitance Cgd.
  • two drain electrodes are symmetrically arranged on both sides of a source electrode, and a parasitic capacitance Cgd is formed by overlapping a part of each drain electrode and a gate electrode. Yes.
  • the parasitic capacitance Cgd is reduced without changing the overlapping area of the gate electrode and the drain electrode in a self-compensating manner even when the pattern is shifted in the manufacturing process by photolithography. Therefore, flicker and the like can be suppressed.
  • an active matrix liquid crystal display device when large screen display, high definition display, or high-speed driving is performed, sufficient writing cannot be performed on the pixel electrode due to signal delay, and display unevenness may occur. For example, when the signal of the gate bus line or the drain bus line is delayed due to the load of the bus line, a predetermined voltage is not applied to the pixel electrode during a short writing time, and sufficient writing cannot be performed. For this reason, display unevenness depending on the distance from each driver occurs.
  • the source electrode 103 of the TFT 100 is formed in a large U-shaped structure that wraps around the drain electrode 105 as shown in FIG. To be done.
  • the potential supplied to the pixel electrode is defined by the ratio of the channel width W of the TFT to the channel length L (hereinafter referred to as W / L).
  • W / L the ratio of the channel width W of the TFT to the channel length L
  • JP 2001-296553 A (published on October 26, 2001)
  • the conventional TFT 100 shown in FIG. 10 places importance on suppressing the parasitic capacitance Cgd, and is therefore designed to reduce the overlapping area between the gate electrode 104 and the drain electrode 105. Therefore, inevitably, since the overlapping area of the gate electrode 104 and the source electrode 103 is increased, the capacitance Cgs is increased. Therefore, the load on the source bus line 101 is increased in the liquid crystal display device including the conventional TFT 100, and the realization of high-definition display and high-speed driving is immediately limited.
  • the capacity Cgs that becomes the load capacity of the source bus line is not considered.
  • the capacitance Cgs becomes larger.
  • the present invention has been made in view of the above problems, and according to one aspect of the present invention, an array substrate and an array that enable high-definition display and high-speed driving by reducing the load on the source bus line.
  • An object of the present invention is to provide a display device using a substrate.
  • the present inventors consider that the importance of the parasitic capacitance Cgd is not increased as much as before by establishing a driving technique for canceling the feedthrough voltage and improving the reliability of the liquid crystal material, thereby completing the present invention. It was.
  • an array substrate includes a transistor in which a source electrode and a drain electrode are stacked over a gate electrode through a semiconductor layer, A source bus line to which the source electrode is connected; A gate bus line connected to the gate electrode and orthogonal to the source bus line; An array substrate comprising a pixel electrode connected to the drain electrode, In the transistor, an area where the gate electrode and the source electrode overlap is smaller than an area where the gate electrode and the drain electrode overlap.
  • the capacitance Cgs formed between the gate electrode and the source electrode is smaller than in the conventional case. Therefore, in the display device to which the array substrate according to one embodiment of the present invention is applied, the load on the source bus line can be reduced, and high-definition display and high-speed driving can be realized at low cost.
  • the source electrode and the drain electrode are stacked on the gate electrode with the semiconductor layer interposed therebetween, and the area Sgs where the gate electrode and the source electrode overlap each other is Since the area is smaller than the area Sgd where the drain electrode overlaps, the load on the source bus line can be reduced, and high-definition display and high-speed driving can be suitably realized.
  • FIG. 1 is a plan view showing an electrode structure of one pixel of a liquid crystal display device according to a first embodiment of the present invention.
  • 1 is an exploded view showing a liquid crystal panel of a liquid crystal display device according to a first embodiment of the present invention.
  • (A) is a top view which shows schematically the liquid crystal display device which concerns on the 1st Embodiment of this invention,
  • (b) is the sectional drawing.
  • FIG. 2 is a cross-sectional view taken along the line A-A ′ showing a TFT in the liquid crystal display device of FIG. 1. It is a top view for demonstrating W / L in liquid crystal display device TFT of FIG.
  • (A) is a top view which shows the overlapping part of the electrode in TFT of the liquid crystal display device of FIG.
  • (b) is a top view which shows the overlapping part of the electrode in TFT which concerns on a prior art example. It is a top view which shows the modification of TFT shown in FIG. It is a top view which shows the electrode structure of 1 pixel of the liquid crystal display device which concerns on the 2nd Embodiment of this invention. It is a circuit diagram which shows the electrode structure of 1 pixel shown in FIG. It is a figure which shows the TFT which concerns on a prior art example.
  • FIG. 2 is a diagram showing a laminated structure of the liquid crystal panel 20 included in the liquid crystal display device 30.
  • the liquid crystal panel 20 includes a polarizing plate 11, a counter substrate 12, a liquid crystal layer 13, an array substrate 14, a polarizing plate 15, and a backlight 16.
  • the array substrate 14 includes a substrate 24 and a TFT array 23.
  • a plurality of source bus lines (data signal lines) 1 extending in the column direction
  • a plurality of gate bus lines (scanning signal lines) 2 extending in the row direction
  • the TFT 10 and the pixel electrode 6 are formed so as to correspond to (see FIG. 1).
  • the TFT array 23 is composed of the plurality of TFTs 10, the pixel electrodes 6, and the like.
  • the counter substrate 12 includes a substrate 21, a color filter, and a common electrode 22.
  • the common electrode (counter electrode) 22 is disposed so as to face the pixel electrode 6 and sandwich the liquid crystal layer 13.
  • the voltage applied to the electrodes included in each of the array substrate 14 and the counter substrate 12 causes the liquid crystal in the liquid crystal layer 13 formed between the two substrates to be rearranged to generate light.
  • This is a so-called vertical electric field mode liquid crystal panel that performs various displays by changing the transmittance of the liquid crystal panel.
  • FIG. 3A is a plan view showing a driving configuration of the liquid crystal display device 30 for driving the liquid crystal panel 20, and FIG. 3B is a sectional view thereof.
  • the liquid crystal display device 30 includes a source driving circuit 17, a gate driving circuit 18, and a timing controller 19 in addition to the liquid crystal panel 20.
  • the source drive circuit 17 and the gate drive circuit 18 are connected to the array substrate 14 via wirings 25, respectively.
  • the timing controller 19 drives the liquid crystal panel 20 by controlling the source driving circuit 17 and the gate driving circuit 18.
  • the electrode structure provided in the liquid crystal panel 20 will be described with reference to FIG.
  • an electrode structure corresponding to one pixel in the liquid crystal panel 20 will be described, but the same description can be applied to electrode structures corresponding to other pixels.
  • FIG. 1 is a plan view showing an electrode structure corresponding to one pixel in the liquid crystal panel 20.
  • TFTs thin film transistors
  • pixel electrodes 6 are formed at the intersections of the source bus lines 1 and the gate bus lines 2 on the substrate of the array substrate 14.
  • the TFT 10 has a source electrode 3 connected to the source bus line 1, a gate electrode 4 connected to the gate bus line 2, a drain electrode 5 connected to the pixel electrode 6, and an a ⁇ as a semiconductor layer forming a channel.
  • An Si layer (amorphous silicon layer) 7 is provided.
  • the region of the source bus line 1 where the a-Si layer 7 is formed forms the source electrode 3 of the TFT 10
  • the region of the gate bus line 2 where the a-Si layer 7 is formed is A gate electrode 4 of the TFT 10 is formed.
  • the pixel electrode 6 forms a liquid crystal capacitor via liquid crystal between the pixel electrode 6 and the common electrode (not shown).
  • FIG. 4 is a cross-sectional view of the TFT 10 shown in FIG.
  • the TFT 10 is formed on the substrate 24.
  • the gate electrode 4, the gate insulating film 26, the a-Si layer 7, and the n + a-Si layer 27 for improving contact are formed in this order on the substrate 24, and the source electrode 3 and the drain electrode 5 are formed thereon. Each is formed.
  • a protective film 28 is formed on the uppermost layer.
  • the gate electrode 4, the source electrode 3, and the drain electrode 5 are insulated by a gate insulating film 26 and a protective film 28, respectively.
  • each member for example, MoN / Al / Mo as the source electrode 3, Mo / Al as the gate electrode 4, SiN as the gate insulating film 26, and SiN as the protective film 28 can be used.
  • the drain electrode 5 has a branched tip, and is open in one direction so as to surround the source electrode 3 (U-shaped) To be formed.
  • the TFT 10 according to the present embodiment it is possible to secure a large W / L while suppressing the overall size to the same extent as the TFT 100 according to the conventional example shown in FIG. 10 (see FIG. 5). . That is, in the TFT 10 according to this embodiment, it is easy to ensure a large current driving capability.
  • FIG. 6A is a plan view showing the TFT 10 according to this embodiment
  • FIG. 6B is a plan view showing the TFT 100 according to the conventional example.
  • the drain electrode 5 has a shape surrounding the source electrode 3, and the overlapping area Sgs of the gate electrode 4 and the source electrode 3 is equal to the gate electrode 4. And the overlapping area Sgd of the drain electrode 5 is smaller.
  • the overlapping area Sgs of the gate electrode 4 and the source electrode 3 and the overlapping area of the source bus line 1 and the gate bus line 2 are shown as an overlapping portion 8 that affects the capacitance Cgs.
  • the capacitance Cgs is the capacitance between the source bus line 1 and the gate bus line 2 per pixel, and the sum of the capacitances in the screen is the actual bus line capacitance. For example, when the resolution is FHD (1920 ⁇ 1080), the capacity of one source bus line and the gate bus line is one pixel capacity Cgs ⁇ 1080.
  • the source electrode 103 has a shape surrounding the drain electrode 105, and the overlapping area Sgs of the gate electrode 104 and the source electrode 103 is equal to the gate electrode.
  • the overlapping area Sgd between 104 and the drain electrode 105 is larger.
  • the overlapping area Sgs between the source electrode 103 and the gate electrode 104, the overlapping area between the source bus line 101 and the gate bus line 102, and the overlapping portion 108 that affects the capacitance Cgs are shown.
  • the overlapping portion 8 of the TFT 10 is reduced to about 1 / as compared with the overlapping portion 108 of the conventional example.
  • the inter-bus line capacitance Cgs per pixel can be reduced to about 1 / of the conventional example.
  • the load on the source bus line 1 can be reduced to about 1/3 of the conventional one.
  • the load on the source bus line 1 can be reduced while ensuring a large current driving capability. Therefore, in the liquid crystal display device according to the present embodiment, signal delay can be reduced, and high-definition display and high-speed driving can be suitably realized. Further, it becomes easy to reduce the size of the TFT 10.
  • the overlap area between the gate electrode 4 and the drain electrode 5 is increased as compared with the TFT 100 according to the conventional example shown in FIG.
  • the parasitic capacitance Cgd formed in the above also increases. For this reason, the feedthrough voltage generated in the TFT 10 is increased as compared with the conventional case.
  • an auxiliary capacitance Cs increasing method for example, an auxiliary capacitance Cs increasing method, a common voltage shift method, an asymmetric voltage applying method, and the like can be cited.
  • the present invention is not limited to these methods, and any technique can be used in combination to cancel the feedthrough voltage.
  • the configuration of a TFT according to an embodiment of the present invention is not limited to the configuration shown in FIG.
  • a TFT 10a according to a modification will be described with reference to FIG.
  • FIG. 7 is a diagram showing a TFT 10a according to a modification.
  • the wiring connected to the source bus line 1 is branched to form two source electrodes 3a.
  • the drain electrode 5a has a shape in which two U-shapes are connected. That is, the drain electrode 5a branches and is formed so as to open one direction and surround each source electrode 3a, and one end of the drain electrode 5a is sandwiched between the two source electrodes 3a.
  • the load on the source bus line 1 can be reduced while ensuring a large W / L, as in the TFT 10 described above. Further, since the drain electrode 5a exists between the two source electrodes 3a, it is possible to reduce the parasitic capacitance Cgd formed between the gate electrode 4 and the drain electrode 5a.
  • more source electrodes 3a may be formed in the TFT 10a according to the modification. That is, two or more source electrodes 3 a may be stacked on the gate electrode 4. Also in this case, the drain electrode 5a is branched so as to surround each of the plurality of source electrodes 3a, and one end of the drain electrode 5a is sandwiched between the adjacent source electrodes 3a. .
  • the drain electrode has a U-shape, but the present invention is not limited to this.
  • the drain electrode may have a circular shape with one end cut off. According to such a shape, W / L can be maximized with respect to the size of the TFT.
  • the electrode connected to the pixel electrode 6 is referred to as a “drain electrode”, and the drain electrode
  • the electrode surrounded by is referred to as a “source electrode”, but this definition may be reversed. That is, an electrode connected to the pixel electrode 6 may be referred to as a “source electrode”, and an electrode surrounded by the source electrode may be referred to as a “drain electrode”.
  • the area where the gate electrode and the drain electrode overlap may be set to be smaller than the area where the gate electrode and the source electrode overlap.
  • the TFT according to an embodiment of the present invention is not limited to the liquid crystal display device, and can be applied to any other display device.
  • the liquid crystal display device has a liquid crystal panel having a configuration different from that of the liquid crystal panel 20 of the first embodiment described above, and other configurations are the same as those of the first embodiment. Therefore, the following description will focus on the configuration of the liquid crystal panel.
  • the liquid crystal panel according to this embodiment includes a counter substrate, an array substrate, and a liquid crystal layer formed between both substrates, as in the first embodiment.
  • the common electrode is not formed on the substrate of the counter substrate, and the common electrode and the TFT array (TFT and pixel electrode) are formed on the substrate of the array substrate.
  • the liquid crystal in the liquid crystal layer moves in the horizontal direction by the electric field formed between the pixel electrode and the common electrode.
  • the liquid crystal panel according to the present embodiment is a so-called FFS (Fringe Field Switching) mode liquid crystal display panel (for details, see, for example, JP 2009-116334 A).
  • FIG. 8 is a plan view showing an electrode structure corresponding to one pixel in the liquid crystal panel according to the present embodiment.
  • the source bus lines 31 and the gate bus lines 32 are arranged so as to be orthogonal to each other on the substrate of the array substrate, and TFTs 40 are arranged at the intersections of these bus lines. Is formed.
  • the configurations of the source bus line 31, the gate bus line 32, and the TFT 40 are the same as the configurations of the source bus line 1, the gate bus line 2, and the TFT 10 in the first embodiment.
  • a gate electrode 34 and a semiconductor layer 37 are sequentially stacked on a substrate, a source electrode 33 and a drain electrode 35 are stacked thereon, and the drain electrode 35 surrounds the source electrode 33 (U Is formed). For this reason, the TFT 40 can ensure a large W / L while suppressing the overall size.
  • a common bus line 38 disposed in parallel to the gate bus line 32 and a common electrode 39 connected to the common bus line 38 are formed on the substrate of the array substrate.
  • the common electrode 39 is disposed so as to cover a region partitioned by the source bus line 31 and the gate bus line 32.
  • a pixel electrode 36 having a stripe-like gap is disposed via an insulating film (not shown).
  • the pixel electrode 36 is connected to the drain electrode 35 of the TFT 40, and forms a liquid crystal capacitor Clc and an auxiliary capacitor Cs between the pixel electrode 36 and the common electrode 39.
  • stripes are formed on the common electrode 39 disposed in the region partitioned by the source bus line 31 and the gate bus line 32 via an insulating film (not shown).
  • the present invention is not limited to this.
  • the pixel electrode 39 is disposed in a region partitioned by the source bus line 31 and the gate bus line 32, and the insulating film disposed on the pixel electrode 36 and
  • the configuration may further include a common electrode 39 having a stripe-shaped gap and disposed on the pixel electrode 36 via an insulating film.
  • the pixel electrode 36 is connected to the drain electrode 35 of the TFT 40 and forms a liquid crystal capacitor Clc and an auxiliary capacitor Cs between the pixel electrode 36 and the common electrode 39.
  • FIG. 9 is a circuit diagram of the electrode structure shown in FIG. As shown in FIG. 9, an auxiliary capacitor Cs is formed between the pixel electrode 36 and the common electrode 39 in addition to the liquid crystal capacitor Clc.
  • the liquid crystal display device is an FFS mode liquid crystal display device
  • the area where the common electrode 39 and the pixel electrode 36 face each other is about 1 ⁇ 2 of the displayable area of the pixel.
  • an insulating film (0.1 to 0.5 ⁇ m) is disposed between the common electrode 39 and the pixel electrode 36. This is very thin compared to the liquid crystal layer (thickness 3 to 4 ⁇ m) disposed between the electrodes in the longitudinal electric field mode.
  • the auxiliary capacitance Cs formed between the pixel electrode 36 and the common electrode 39 is extremely larger than the auxiliary capacitance Cs formed in the vertical electric field mode in the first embodiment or the like. It is.
  • the TFT is increased in order to charge the large auxiliary capacitor Cs, which increases the burden on writing.
  • the bus line load capacity increases as the TFT increases. For this reason, it is considered that conventional FFS mode liquid crystal display devices are extremely difficult to be applied to large-sized TVs and quadruple-speed driving, and at present, the dominant market for conventional FFS mode is limited to the mobile field.
  • the overlapping area of the gate electrode and the drain electrode can be reduced between the gate electrode and the source electrode while ensuring a large W / L. It is smaller than the overlapping area. As a result, the load on the source bus line 31 can be reduced while increasing the current driving capability to ensure the writing capability. That is, the TFT 40 in this embodiment can preferably solve the problems in the conventional FFS mode liquid crystal display device.
  • the auxiliary capacitance Cs is larger than the liquid crystal capacitance Clc, the gradation dependency of the feedthrough voltage is small, and it is difficult to cause a problem. That is, the influence of the parasitic capacitance Cgd is reduced.
  • the overlapping area of the gate electrode 34 and the drain electrode 35 is designed to be large, but an increase in the parasitic capacitance Cgd formed between the gate electrode 34 and the drain electrode 35 is suppressed. Will be.
  • liquid crystal display device can be used very favorably as an FFS mode liquid crystal display device.
  • an array substrate includes a transistor in which a source electrode and a drain electrode are stacked over a gate electrode through a semiconductor layer, A source bus line to which the source electrode is connected; A gate bus line connected to the gate electrode and orthogonal to the source bus line; An array substrate comprising a pixel electrode connected to the drain electrode, In the transistor, an area where the gate electrode and the source electrode overlap is smaller than an area where the gate electrode and the drain electrode overlap.
  • the capacitance Cgs formed between the gate electrode and the source electrode is smaller than in the conventional case. Therefore, in the display device to which the array substrate according to one embodiment of the present invention is applied, the load on the source bus line can be reduced, and high-definition display and high-speed driving can be realized at low cost.
  • the drain electrode preferably has a branched shape so as to sandwich the source electrode.
  • two or more of the source electrodes are stacked with respect to the gate electrode, and the drain electrode is branched so as to sandwich each of the source electrodes. It is preferable to have.
  • W / L can be secured larger while suppressing Sgs smaller than Sgd. Accordingly, in a display device to which the array substrate according to one embodiment of the present invention is applied, display unevenness can be more preferably suppressed while high-definition display and high-speed driving are more preferably realized.
  • the parasitic capacitance Cgd can be reduced. Therefore, the feedthrough voltage generated in the drain voltage can be suppressed.
  • the pixel electrode is disposed in a region partitioned by the source bus line and the gate bus line, An insulating film disposed on the pixel electrode; It is preferable to further include a common electrode having a stripe-shaped gap and disposed on the pixel electrode via the insulating film.
  • the display device to which the array substrate according to one embodiment of the present invention is applied solves the conventional problems in the FFS mode liquid crystal display device and suppresses the increase in the source bus line load capacitance Cgs. Can do. That is, a display device to which the array substrate according to one embodiment of the present invention is applied can be used very favorably as an FFS mode liquid crystal display device.
  • An array substrate includes a common electrode disposed in a region partitioned by the source bus line and the gate bus line, An insulating film disposed on the common electrode, The pixel electrode preferably has a stripe-shaped gap and is disposed on the common electrode via the insulating film.
  • the display device to which the array substrate according to one embodiment of the present invention is applied solves the conventional problems in the FFS mode liquid crystal display device and suppresses the increase in the source bus line load capacitance Cgs. Can do. That is, a display device to which the array substrate according to one embodiment of the present invention is applied can be used very favorably as an FFS mode liquid crystal display device.
  • a display device includes the above-described array substrate, a counter substrate facing the array substrate, and a liquid crystal sandwiched between the array substrate and the counter substrate. .
  • high-definition display such as 4k ⁇ 2k and high-speed driving during 3D display can be suitably performed.
  • the present invention can be suitably used for a liquid crystal display device, for example.

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Abstract

　本発明の一実施形態に係るＴＦＴ（１０）では、ソース電極（３）およびドレイン電極（５）が半導体層（７）を介してゲート電極（４）にそれぞれ積層されており、ゲート電極（４）とソース電極（３）とが重なる面積Ｓｇｓは、ゲート電極（４）とドレイン電極（５）とが重なる面積Ｓｇｄよりも小さい。

Description

アレイ基板及び当該アレイ基板を用いた表示装置
　本発明は、アレイ基板及び当該アレイ基板を用いた表示装置に関する。
　アクティブマトリクス方式液晶表示装置では、各画素にスイッチング素子として薄膜トランジスタ（以下、ＴＦＴと称する）が配置される。このような液晶表示装置では、ＴＦＴのゲート電極と画素電極に接続されたドレイン電極との間に形成される寄生容量Ｃｇｄに起因して、ゲート信号の立下り時にフィードスルー電圧と呼ばれるドレイン電圧の電圧変化が生じる。このフィードスルー電圧は、液晶パネルの焼き付きやフリッカの原因になる。
　従来のＴＦＴ設計では、フィードスルー電圧を抑制するために、寄生容量Ｃｇｄを下げることが最も重要な課題とされている。例えば特許文献１に開示されたＴＦＴでは、ソース電極の両側に対称的に２つのドレイン電極を配置しており、各ドレイン電極の一部とゲート電極とを重ね合わせて寄生容量Ｃｇｄを形成している。特許文献１に開示の構造によれば、フォトソリグラフィによる製造工程においてパターンがずれた場合にも自己補償的にゲート電極とドレイン電極との重なり面積を変化させずに、寄生容量Ｃｇｄを縮小させることができるため、フリッカ等を抑制することができる。
　また、アクティブマトリクス方式液晶表示装置では、大画面表示や高精細表示または高速駆動などを行った場合に、信号遅延により画素電極に十分な書き込みができず、表示ムラになってしまうことがある。例えば、バスラインの負荷によりゲートバスラインやドレインバスラインの信号が遅延すると、短い書き込み時間の間に画素電極に所定の電圧が加わらず十分な書き込みが出来ない。このため、各ドライバからの距離に依存する表示ムラが発生する。
　そこで、近年の液晶表示装置では、画素電極への書き込みが不足することを解消するために、図１０に示すように、ＴＦＴ１００のソース電極１０３を、ドレイン電極１０５を包み込む大きなＵ字型構造に形成することが行われている。ここで、画素電極へ供給される電位は、ＴＦＴのチャネル幅Ｗのチャネル長Ｌに対する比（以下、Ｗ／Ｌと称する）によって規定される。図６に示すＴＦＴ１００の構造によれば、Ｗ／Ｌが大きくなるため画素電極への電位も大きくなり、その書き込み能力を増強することができる。
日本国公開特許公報「特開２００１－２９６５５３号公報（２００１年１０月２６日公開）」
　今後、液晶表示装置では、４ｋ×２ｋ等の高精細表示のため、および３Ｄ表示する際の高速駆動のために、信号遅延の要因となるソースバスラインの負荷を軽減することが極めて重要である。このソースバスラインの負荷には、ＴＦＴにおいて生じる容量成分の影響が大きく、特にゲート電極とソース電極との間に形成される容量Ｃｇｓの影響が大きい。
　しかしながら、従来の画素設計においては、上述したようにフィードスルー電圧を抑制するために寄生容量Ｃｇｄを下げることを重要視しており、容量Ｃｇｓを下げることについては検討されていない。
　例えば、図１０に示す従来のＴＦＴ１００は、寄生容量Ｃｇｄを抑えることを重要視しているため、ゲート電極１０４とドレイン電極１０５との重なり面積を小さく抑えるように設計されている。よって必然的に、ゲート電極１０４とソース電極１０３との重なり面積が大きくなるため、容量Ｃｇｓは大きくなる。よって、従来のＴＦＴ１００を備える液晶表示装置ではソースバスライン１０１の負荷が大きくなり、高精細表示や高速駆動の実現には直ぐに限界がきてしまう。
　また、特許文献１では、ソースバスラインの負荷容量になる容量Ｃｇｓについては考慮されていない。例えば、特許文献１において、ソースバスラインは、ＴＦＴのソース電極に至るまでの間においてゲートバスラインと重なっているため、容量Ｃｇｓはより大きくなってしまう。
　なお、高精細表示や高速駆動を実現するために、ソースバスラインの数を２倍に増やして信号遅延を防止する方法も存在するが、当該方法は材料費の増加および歩留りの低下によって高コストになる。
　本発明は、上記問題に鑑みてなされたものであり、本発明の一態様によれば、ソースバスラインの負荷を軽減することによって、高精細表示および高速駆動を可能にするアレイ基板及び当該アレイ基板を用いた表示装置を提供することにある。
　上述した状況において、本発明者らは、フィードスルー電圧をキャンセルする駆動技術の確立や液晶材料の信頼性向上などによって、寄生容量Ｃｇｄの重要度は以前ほど高くならないと考え、本発明を完成させた。
　すなわち、本発明の一態様に係るアレイ基板は、上記課題を解決するために、ソース電極およびドレイン電極が半導体層を介してゲート電極にそれぞれ積層されて成るトランジスタと、
　上記ソース電極が接続されたソースバスラインと、
　上記ゲート電極が接続され、上記ソースバスラインと直交するゲートバスラインと、
　上記ドレイン電極に接続された画素電極とを備えるアレイ基板であって、
　上記トランジスタにおいて、上記ゲート電極と上記ソース電極とが重なる面積は、上記ゲート電極と上記ドレイン電極とが重なる面積よりも小さいことを特徴としている。
　上記構成によれば、ゲート電極とソース電極との間に形成される容量Ｃｇｓは従来よりも小さくなる。このため、本発明の一態様に係るアレイ基板を適用した表示装置において、ソースバスラインにかかる負荷を減らし、高精細表示および高速駆動を低コストで実現することができる。
　なお、本発明の一態様に係るアレイ基板のトランジスタにおける寄生容量Ｃｇｄが大きい場合には、フィードスルー電圧をキャンセルする技術を併用してもよい。
　本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明で明白になるであろう。
　本発明の一態様によれば、ソース電極およびドレイン電極が半導体層を介してゲート電極にそれぞれ積層されたトランジスタであって、上記ゲート電極と上記ソース電極とが重なる面積Ｓｇｓは、上記ゲート電極と上記ドレイン電極とが重なる面積Ｓｇｄよりも小さいことを特徴としているため、ソースバスラインにかかる負荷を減らし、高精細表示および高速駆動を好適に実現させることができるという効果を奏する。
本発明の第１の実施形態に係る液晶表示装置の１画素の電極構造を示す平面図である。 本発明の第１の実施形態に係る液晶表示装置の液晶パネルを示す分解図である。 （ａ）は本発明の第１の実施形態に係る液晶表示装置を概略的に示す平面図であり、（ｂ）はその断面図である。 図１の液晶表示装置におけるＴＦＴを示すＡ－Ａ’矢視断面図である。 図１の液晶表示装置ＴＦＴにおけるＷ／Ｌを説明するための平面図である。 （ａ）は図１の液晶表示装置のＴＦＴにおける電極の重なり部分を示す平面図であり、（ｂ）は従来例に係るＴＦＴにおける電極の重なり部分を示す平面図である。 図１に示すＴＦＴの変形例を示す平面図である。 本発明の第２の実施形態に係る液晶表示装置の１画素の電極構造を示す平面図である。 図８に示す１画素の電極構造を示す回路図である。 従来例に係るＴＦＴを示す図である。
　〔実施形態１〕
　本発明の第１の実施形態について、図１～７を用いて説明すれば以下のとおりである。
　まず、本実施形態に係る液晶表示装置３０の概略的な構成について、図２及び図３を参照して以下に説明する。
　図２は、液晶表示装置３０が備える液晶パネル２０の積層構造を示す図である。
　図２に示すように、液晶パネル２０は、偏光板１１、対向基板１２、液晶層１３、アレイ基板１４、偏光板１５、及びバックライト１６を備えている。
　このうち、アレイ基板１４は、基板２４及びＴＦＴアレイ２３を備えている。基板２４上には、列方向に延伸する複数のソースバスライン（データ信号線）１、行方向に延伸する複数のゲートバスライン（走査信号線）２、並びに、これらバスラインの交点（画素）に対応して配置されたＴＦＴ１０及び画素電極６が形成されている（図１参照）。ＴＦＴアレイ２３は、これら複数のＴＦＴ１０及び画素電極６等から構成されている。
　また、対向基板１２は、基板２１、カラーフィルタ、及び共通電極２２を備えている。共通電極（対向電極）２２は、画素電極６に対向して液晶層１３を挟むように配置されている。
　なお、本実施形態における液晶パネル２０は、アレイ基板１４および対向基板１２の各々の備える電極に電圧が印加されることにより、両基板間に形成された液晶層１３の液晶を再配列させて光の透過率を変え、これによって種々の表示を行う、いわゆる縦方向電界モードの液晶パネルである。
　図３（ａ）は、液晶パネル２０を駆動するための液晶表示装置３０の駆動構成を示す平面図であり、図３（ｂ）はその断面図である。
　図３（ａ）（ｂ）に示すように、液晶表示装置３０は、液晶パネル２０のほかに、ソース駆動回路１７、ゲート駆動回路１８、及びタイミングコントローラ１９を備えている。ソース駆動回路１７及びゲート駆動回路１８は、アレイ基板１４にそれぞれ配線２５を介して接続されている。タイミングコントローラ１９は、ソース駆動回路１７及びゲート駆動回路１８を制御することによって、液晶パネル２０を駆動する。
　次に、液晶パネル２０が備える電極構造について図１を参照して説明する。なお、以下の説明では、液晶パネル２０における１画素に対応する電極構造について説明するが、他の画素に対応する電極構造にも同様の説明を適用できる。
　図１は、液晶パネル２０における１画素に対応する電極構造を示す平面図である。
　図１に示すように、液晶パネル２０では、アレイ基板１４の基板上において、ソースバスライン１とゲートバスライン２との交点にＴＦＴ（薄膜トランジスタ）１０および画素電極６が形成されている。
　ＴＦＴ１０は、ソースバスライン１に接続されたソース電極３、ゲートバスライン２に接続されたゲート電極４、画素電極６に接続されたドレイン電極５、及び、チャネルを形成する半導体層としてのａ－Ｓｉ層（アモルファスシリコン層）７を備えている。言い換えると、ａ－Ｓｉ層７が形成されている位置のソースバスライン１の領域がＴＦＴ１０のソース電極３を形成し、ａ－Ｓｉ層７が形成されている位置のゲートバスライン２の領域がＴＦＴ１０のゲート電極４を形成している。画素電極６は、上述した共通電極（図示しない）との間に液晶を介して液晶容量を形成している。
　図４は、図１に示すＴＦＴ１０のＡ－Ａ’矢視断面図である。
　図４に示すように、ＴＦＴ１０は基板２４上に形成されている。具体的には、基板２４上に、ゲート電極４、ゲート絶縁膜２６、ａ－Ｓｉ層７、コンタクト改善用のｎ＋ａ－Ｓｉ層２７が順に形成され、その上にソース電極３およびドレイン電極５がそれぞれ形成されている。
　また、最上層には保護膜２８が形成されている。ゲート電極４、ソース電極３、およびドレイン電極５は、それぞれゲート絶縁膜２６および保護膜２８によって絶縁されている。
　なお、各部材の材料としては、例えばソース電極３としてＭｏＮ／Ａｌ／Ｍｏ、ゲート電極４としてＭｏ／Ａｌ、ゲート絶縁膜２６としてＳｉＮ、保護膜２８としてＳｉＮを用いることができる。また、画素電極６として、例えばＩＴＯ又はＩＺＯを用いることができる。
　ここで、図１および図４を参照するところ、本実施形態に係るＴＦＴ１０において、ドレイン電極５は、その先端が分岐しており、一方向を開いてソース電極３を囲むように（Ｕ字型に）形成されている。
　このため、本実施形態に係るＴＦＴ１０では、図１０に示す従来例に係るＴＦＴ１００と同程度に、全体的な大きさを抑えつつ、そのＷ／Ｌを大きく確保することができる（図５参照）。すなわち、本実施形態に係るＴＦＴ１０では、大きな電流駆動能力を確保することが容易である。
　以下に、本実施形態に係るＴＦＴ１０における各電極同士の重なり面積について、図６を参照して説明する。図６（ａ）は、本実施形態に係るＴＦＴ１０を示す平面図であり、図６（ｂ）は、従来例に係るＴＦＴ１００を示す平面図である。
　図６（ａ）に示すように、本実施形態に係るＴＦＴ１０では、ドレイン電極５がソース電極３を囲む形状になっており、ゲート電極４とソース電極３との重なり面積Ｓｇｓは、ゲート電極４とドレイン電極５との重なり面積Ｓｇｄよりも小さくなっている。図６（ａ）では、ゲート電極４とソース電極３との重なり面積Ｓｇｓと、ソースバスライン１とゲートバスライン２との重なり面積とを、容量Ｃｇｓに影響する重なり部８として示している。容量Ｃｇｓとは１画素あたりのソースバスライン１とゲートバスライン２の間の容量であり、これが画面内で合計されたものが実際のバスライン容量となる。例えば解像度がＦＨＤ（１９２０×１０８０）の場合、ソースバスライン１本が有するゲートバスラインとの容量は、１画素の容量Ｃｇｓ×１０８０となる。
　一方、図６（ｂ）に示すように、従来例に係るＴＦＴ１００では、ソース電極１０３がドレイン電極１０５を囲む形状になっており、ゲート電極１０４とソース電極１０３との重なり面積Ｓｇｓは、ゲート電極１０４とドレイン電極１０５との重なり面積Ｓｇｄよりも大きくなっている。図６（ｂ）では、ソース電極１０３とゲート電極１０４との重なり面積Ｓｇｓと、ソースバスライン１０１とゲートバスライン１０２との重なり面積と、容量Ｃｇｓに影響する重なり部１０８として示している。
　図６（ａ）（ｂ）を参照すると、本実施形態に係るＴＦＴ１０の重なり部８は、従来例の重なり部１０８に比較して、１／３程度に削減されることが分かる。このため、１画素あたりのバスライン間容量Ｃｇｓを従来例の１／３程度に減少することができる。その結果、ソースバスライン１の負荷を従来の１／３程度に減少させることができる。
　したがって、本実施形態に係るＴＦＴ１０によれば、電流駆動能力を大きく確保しつつソースバスライン１の負荷を減らすことができる。よって、本実施形態に係る液晶表示装置では、信号遅延を軽減でき、高精細表示および高速駆動を好適に実現することができる。また、ＴＦＴ１０のサイズを小型化することも容易になる。
　（フィードスルーについて）
　本実施形態に係るＴＦＴ１０では、図１０に示す従来例に係るＴＦＴ１００と比較して、ゲート電極４とドレイン電極５との重なり面積が増加しているため、ゲート電極４とドレイン電極５との間に形成される寄生容量Ｃｇｄも増加している。このため、ＴＦＴ１０に生じるフィードスルー電圧は従来よりも増加してしまう。
　ただし、現在では、フィードスルー電圧をキャンセルする技術が各種存在する。そこで、本実施形態に係るＴＦＴ１０を実施する際には、これらの技術を併用することが好ましい。これによって、ＴＦＴ１０を備える表示装置において、高精細表示および高速駆動をより好適に実現することができる。
　なお、フィードスルー電圧をキャンセルする技術として、例えば、補助容量Ｃｓ増大法、コモン電圧シフト法、および非対称電圧印加法などが挙げられる。ただし、本発明はこれらの方法に限られず、フィードスルー電圧をキャンセルするために任意の技術を併用可能である。
　（変形例について）
　本発明の一実施形態に係るＴＦＴの構成は、図１に示す構成に限られない。以下、変形例に係るＴＦＴ１０ａについて図７を参照して説明する。
　図７は、変形例に係るＴＦＴ１０ａを示す図である。図７に示すように、ＴＦＴ１０ａでは、ソースバスライン１に接続した配線が分岐して２つのソース電極３ａが形成されている。ドレイン電極５ａは２つのＵ字型が連結した形状を有している。すなわち、ドレイン電極５ａは分岐し、一方向を開いて各ソース電極３ａを囲むように形成されており、２つのソース電極３ａの間にはドレイン電極５ａの一端が挟まれている。
　本変形例に係るＴＦＴ１０ａによれば、上述したＴＦＴ１０と同様、Ｗ／Ｌを大きく確保しつつソースバスライン１の負荷を減らすことができる。また、２つのソース電極３ａの間にドレイン電極５ａが存在することによって、ゲート電極４とドレイン電極５ａとの間に形成される寄生容量Ｃｇｄを小さくすることが可能である。
　なお、変形例に係るＴＦＴ１０ａにおいて、さらに多くのソース電極３ａが形成されていてもよい。すなわち、ゲート電極４に対して２つ以上のソース電極３ａが積層されていてもよい。この場合においても、ドレイン電極５ａは分岐して複数のソース電極３ａの各々を囲むように形成されており、隣接するソース電極３ａの間にはドレイン電極５ａの一端が挟まれるように構成される。
　また本実施形態において、ドレイン電極はＵ字型の形状であるが、本発明はこれに限られない。例えば、ドレイン電極は一端が途切れた円形状であってもよい。このような形状によれば、ＴＦＴの大きさに対してＷ／Ｌを最大にすることができる。
　（その他）
　本実施形態では、ＴＦＴの電極構造に関して、ａ-Ｓｉ層（半導体層）７上に積層された２つの電極のうち、画素電極６に接続された電極を「ドレイン電極」と称し、当該ドレイン電極に囲われた電極を「ソース電極」と称しているが、この定義は逆であってもよい。すなわち、画素電極６に接続された電極を「ソース電極」と称し、当該ソース電極に囲われた電極を「ドレイン電極」と称してもよい。ただし、このように逆に定義する場合には、ソース電極およびドレイン電極の各々がゲート電極と重なる面積についても、上述した説明と逆に設定することが必要である。すなわち、ゲート電極とドレイン電極とが重なる面積は、ゲート電極とソース電極とが重なる面積よりも小さくなるように設定すればよい。
　また、本実施形態では液晶表示装置について説明しているが、本発明の一実施形態に係るＴＦＴは、液晶表示装置に限定されず、他のあらゆる表示装置への適用が可能である。
　〔実施形態２〕
　本発明の第２の実施形態について、図８及び図９を用いて以下に説明する。
　本実施形態に係る液晶表示装置は、上述した実施形態１の液晶パネル２０とは異なる構成の液晶パネルを有しており、それ以外の構成は実施形態１と同様である。したがって、以下では、液晶パネルの構成を中心に説明する。
　本実施形態に係る液晶パネルは、実施形態１と同様、対向基板、アレイ基板、及び両基板の間に形成された液晶層を備えている。ただし、本実施形態に係る液晶パネルでは、対向基板の基板上に共通電極が形成されておらず、アレイ基板の基板上に共通電極及びＴＦＴアレイ（ＴＦＴ及び画素電極等）が形成されており、この画素電極と共通電極との間に形成された電界により液晶層の液晶が水平方向に動く。すなわち、本実施形態に係る液晶パネルは、いわゆるＦＦＳ（Fringe Field Switching）モードの液晶表示パネルである（詳細については例えば特開２００９－１１６３３４を参照）。
　図８は、本実施形態に係る液晶パネルにおける１画素に対応する電極構造を示す平面図である。
　図８に示すように、本実施形態に係る液晶パネルでは、アレイ基板の基板上に、ソースバスライン３１とゲートバスライン３２とが直交するように配置され、これらバスラインの交点にはＴＦＴ４０が形成されている。ソースバスライン３１、ゲートバスライン３２、及びＴＦＴ４０の構成については、実施形態１におけるソースバスライン１、ゲートバスライン２及びＴＦＴ１０の構成と同様である。具体的には、ＴＦＴ４０において、基板上にゲート電極３４及び半導体層３７が順に積層され、その上にソース電極３３及びドレイン電極３５が積層され、ドレイン電極３５はソース電極３３を囲むように（Ｕ字型に）形成されている。このため、ＴＦＴ４０は、全体的な大きさを抑えつつ、そのＷ／Ｌを大きく確保することができる。
　また、図８に示すように、アレイ基板の基板上には、ゲートバスライン３２と平行に配置されたコモンバスライン３８、および、コモンバスライン３８に接続された共通電極３９が形成されている。共通電極３９は、ソースバスライン３１及びゲートバスライン３２により区画された領域を覆うように配置されている。この共通電極３９上には、絶縁膜（図示しない）を介して、ストライプ状の間隙を有する画素電極３６が配置されている。画素電極３６は、ＴＦＴ４０のドレイン電極３５に接続されており、共通電極３９との間に液晶容量Ｃｌｃおよび補助容量Ｃｓを形成している。
　本発明の一実施形態に係るアレイ基板１４においては、ソースバスライン３１およびゲートバスライン３２により区画された領域に配置された共通電極３９上に、絶縁膜（図示しない）を介して、ストライプ状の間隔を有する画素電極３６が配置されているが、本発明はこれに限定されない。
　例えば、本発明の一実施形態に係るアレイ基板１４は、画素電極３９がソースバスライン３１およびゲートバスライン３２により区画された領域に配置されており、画素電極３６上に配置された絶縁膜と、ストライプ状の間隙を有し、かつ画素電極３６上に絶縁膜を介して配置されている共通電極３９とをさらに備えている構成であってもよい。この構成の場合においても、画素電極３６は、ＴＦＴ４０のドレイン電極３５に接続されており、共通電極３９との間に液晶容量Ｃｌｃおよび補助容量Ｃｓを形成する。
　図９は、図８に示す電極構造の回路図である。図９に示すように、画素電極３６と共通電極３９との間には、液晶容量Ｃｌｃの他に、補助容量Ｃｓが形成される。
　本実施形態に係る液晶表示装置は、ＦＦＳモードの液晶表示装置であるため、共通電極３９と画素電極３６とが互いに面する面積が、画素の表示可能面積の約１／２程度である。また、ＦＦＳモードでは共通電極３９と画素電極３６との間に絶縁膜（０．１～０．５um）が配置される。これは、縦電界モードにおいて電極間に配置される液晶層（厚さ３～４um）と比べて非常に薄い。このため、画素電極３６と共通電極３９との間に形成される補助容量Ｃｓが、実施形態１等の縦方向電界モードに形成される補助容量Ｃｓと比べて、極めて大きくなることに留意すべきである。
　ここで、従来のＦＦＳモードの液晶表示装置では、補助容量Ｃｓが大きくなることによって以下の問題が生じる。すなわち、従来のＦＦＳモードの液晶表示装置では、大きな補助容量Ｃｓに充電するためにＴＦＴが大きくなり、このため書き込みへの負担が大きくなってしまう。さらに、ＴＦＴが大きくなることによって、バスライン負荷容量も大きくなってしまう。このため、従来のＦＦＳモードの液晶表示装置では大型ＴＶへの適用や４倍速駆動が極めて困難とされており、現在、従来のＦＦＳモードの有力な市場はモバイル分野に限られている。
　これに対して、本実施形態におけるＴＦＴ４０によれば、実施形態１にて説明したように、Ｗ／Ｌを大きく確保しつつ、ゲート電極とドレイン電極との重なり面積をゲート電極とソース電極との重なり面積よりも小さくしている。これによって電流駆動能力を増強して書き込み能力を確保しつつ、ソースバスライン３１への負荷を減らすことができる。すなわち、本実施形態におけるＴＦＴ４０は、従来のＦＦＳモードの液晶表示装置における問題点を好適に解消することができる。
　また、一般に、ＦＦＳモードの液晶表示装置では、液晶容量Ｃｌｃと比べて補助容量Ｃｓが大きいため、フィードスルー電圧の諧調依存性が小さく、問題になりにくい。すなわち、寄生容量Ｃｇｄによる影響が小さくなる。
　このため、本実施形態におけるＴＦＴ４０では、ゲート電極３４とドレイン電極３５との重なり面積が大きく設計されているが、ゲート電極３４とドレイン電極３５との間に形成される寄生容量Ｃｇｄの増加は抑制されることになる。
　したがって、本実施形態に係る液晶表示装置は、ＦＦＳモードの液晶表示装置として、非常に好適に用いることができる。
　なお、本発明は上述した実施形態に限定されるものではない。当業者は、請求項に示した範囲内において、本発明をいろいろと変更できる。すなわち、請求項に示した範囲内において、適宜変更された技術的手段を組み合わせれば、新たな実施形態が得られる。また、発明の詳細な説明の項においてなされた具体的な実施形態は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内で、いろいろと変更して実施することができるものである。
　（本発明の総括）
　本発明の一態様に係るアレイ基板は、上記課題を解決するために、ソース電極およびドレイン電極が半導体層を介してゲート電極にそれぞれ積層されて成るトランジスタと、
　上記ソース電極が接続されたソースバスラインと、
　上記ゲート電極が接続され、上記ソースバスラインと直交するゲートバスラインと、
　上記ドレイン電極に接続された画素電極とを備えるアレイ基板であって、
　上記トランジスタにおいて、上記ゲート電極と上記ソース電極とが重なる面積は、上記ゲート電極と上記ドレイン電極とが重なる面積よりも小さいことを特徴としている。
　上記構成によれば、ゲート電極とソース電極との間に形成される容量Ｃｇｓは従来よりも小さくなる。このため、本発明の一態様に係るアレイ基板を適用した表示装置において、ソースバスラインにかかる負荷を減らし、高精細表示および高速駆動を低コストで実現することができる。
　なお、本発明の一態様に係るアレイ基板のトランジスタにおける寄生容量Ｃｇｄが大きい場合には、フィードスルー電圧をキャンセルする技術を併用してもよい。
　また、本発明の一態様に係るアレイ基板において、上記ドレイン電極は、上記ソース電極を間に挟むように分岐した形状を有することが好ましい。
　上記構成によれば、ＳｇｓをＳｇｄよりも小さく抑えつつ、ドレイン電極とソース電極との間のチャネルにおいてＷ／Ｌを大きく確保することができる。これによって、本発明の一態様に係るアレイ基板を適用した表示装置では、ソースバスラインにかかる負荷を減らしつつ、駆動電流量を多く確保することができるため、高精細表示および高速駆動をより好適に実現しつつ、表示ムラを抑えることができる。
　また、本発明の一態様に係るアレイ基板において、上記ゲート電極に対して上記ソース電極が２つ以上積層されており、上記ドレイン電極は、上記ソース電極の各々を間に挟むように分岐した形状を有することが好ましい。
　上記構成によれば、ＳｇｓをＳｇｄよりも小さく抑えつつ、Ｗ／Ｌをより大きく確保することができる。これによって、本発明の一態様に係るアレイ基板を適用した表示装置では、高精細表示および高速駆動をより好適に実現しつつ、表示ムラをより好適に抑えることができる。
　さらに、上記構成によれば、隣接するソース電極の間には、ドレイン電極の一端が挟まれることになるため、寄生容量Ｃｇｄを小さくすることが可能である。これによって、ドレイン電圧に発生するフィードスルー電圧を抑制することができる。
　また、本発明の一態様に係るアレイ基板では、さらに、
　上記画素電極は、上記ソースバスラインおよび上記ゲートバスラインにより区画された領域に配置されており、
　上記画素電極上に配置された絶縁膜と、
　ストライプ状の間隙を有し、かつ上記画素電極上に上記絶縁膜を介して配置されている共通電極とをさらに備えていることが好ましい。
　上記構成によれば、本発明の一態様に係るアレイ基板を適用した表示装置は、ＦＦＳモードの液晶表示装置における従来の問題点を解消し、かつ、ソースバスライン負荷容量Ｃｇｓの増加を抑えることができる。すなわち、本発明の一態様に係るアレイ基板を適用した表示装置は、ＦＦＳモードの液晶表示装置として、非常に好適に用いることができる。
　また、本発明の一態様に係るアレイ基板は、上記ソースバスライン及び上記ゲートバスラインにより区画された領域に配置された共通電極と、
　上記共通電極上に配置された絶縁膜とをさらに備えており、
　上記画素電極は、ストライプ状の間隙を有し、かつ上記共通電極上に上記絶縁膜を介して配置されていることが好ましい。
　上記構成によれば、本発明の一態様に係るアレイ基板を適用した表示装置は、ＦＦＳモードの液晶表示装置における従来の問題点を解消し、かつ、ソースバスライン負荷容量Ｃｇｓの増加を抑えることができる。すなわち、本発明の一態様に係るアレイ基板を適用した表示装置は、ＦＦＳモードの液晶表示装置として、非常に好適に用いることができる。
　本発明の一態様に係る表示装置は、上述のアレイ基板と、当該アレイ基板に対向する対向基板と、上記アレイ基板と上記対向基板との間に挟持された液晶とを備えることを特徴としている。
　上記構成によれば、４ｋ×２ｋ等の高精細表示、および３Ｄ表示の際の高速駆動などを好適に行うことができる。
　本発明は、例えば液晶表示装置に好適に利用することができる。
　１、３１　ソースバスライン
　２、３２　ゲートバスライン
　３、３３　ソース電極
　４、３４　ゲート電極
　５、３５　ドレイン電極
　６、３６　画素電極
　７　ａ‐Ｓｉ層（半導体層）
　１０、４０　ＴＦＴ
　１１　偏光板
　１２　対向基板
　１３　液晶層
　１４　アレイ基板
　１５　偏光板
　１６　バックライト
　２０　液晶パネル
　２２　共通電極
　２３　ＴＦＴアレイ
　３０　液晶表示装置
　３８　コモンバスライン
　３９　共通電極

Claims (6)

  1. 　ソース電極およびドレイン電極が半導体層を介してゲート電極にそれぞれ積層されて成るトランジスタと、
    　上記ソース電極が接続されたソースバスラインと、
    　上記ゲート電極が接続され、上記ソースバスラインと直交するゲートバスラインと、
    　上記ドレイン電極に接続された画素電極とを備えるアレイ基板であって、
    　上記トランジスタにおいて、上記ゲート電極と上記ソース電極とが重なる面積は、上記ゲート電極と上記ドレイン電極とが重なる面積よりも小さいことを特徴とするアレイ基板。
  2. 　上記ドレイン電極は、上記ソース電極を間に挟むように分岐した形状を有することを特徴とする請求項１に記載のアレイ基板。
  3. 　上記ゲート電極に対して上記ソース電極が２つ以上積層されており、
    　上記ドレイン電極は、上記ソース電極の各々を間に挟むように分岐した形状を有することを特徴とする請求項２に記載のアレイ基板。
  4. 　上記ソースバスラインおよび上記ゲートバスラインにより区画された領域に配置された共通電極と、
    　上記共通電極上に配置された絶縁膜とをさらに備えており、
    　上記画素電極は、ストライプ状の間隙を有し、かつ上記共通電極上に上記絶縁膜を介して配置されていることを特徴とする請求項１から３のいずれか１項に記載のアレイ基板。
  5. 　上記画素電極は、上記ソースバスラインおよび上記ゲートバスラインにより区画された領域に配置されており、
    　上記画素電極上に配置された絶縁膜と、
    　ストライプ状の間隙を有し、かつ上記画素電極上に上記絶縁膜を介して配置されている
    共通電極とをさらに備えていることを特徴とする請求項１から３のいずれか１項に記載のアレイ基板。
  6. 　請求項１から５のいずれか１項に記載のアレイ基板と、
    　上記アレイ基板に対向する対向基板と、
    　上記アレイ基板と上記対向基板との間に挟持された液晶とを備えることを特徴とする表示装置。
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