JP2008292774A - 表示パネルおよび表示装置 - Google Patents

Abstract

【課題】ＣＲＥが設けられるデータ信号線を分割駆動するとともに、データ信号線とＣＲＥとの間での静電破壊が防止された表示パネルを実現する。
【解決手段】分割された複数の画面の各々が個別のデータ信号線（ＳＬ・ＳＬ’）を用いて駆動されるアクティブマトリクス型の表示パネルであって、データ信号線（ＳＬ・ＳＬ’）に対してパネル面内の側方でデータ信号線（ＳＬ・ＳＬ’）に沿った部分（３３ａ）を有するように配置された１つ以上のＣＲＥ（３３）を備えており、画面間の分割境界（Ｈ）を挟む２つのデータ信号線（ＳＬ・ＳＬ’）の両方にまたがるＣＲＥ（３３）である１つ以上の共通ＣＲＥが設けられており、共通ＣＲＥの、各画面側にあるデータ信号線（ＳＬ・ＳＬ’）に沿った方向の先端（Ｓ）の少なくとも一方は、データ信号線（ＳＬ・ＳＬ’）とパネル面の法線方向に対向する部分を有していない。
【選択図】図１

Description

本発明は、画面を複数に分割して駆動する表示パネルに関するものである。

液晶表示装置においては、表示画面の大型化などに伴って解像度が高くなると、例えば走査線数１０８０本のＨＤ表示品位のものに代表されるように走査信号線数やデータ信号線数が多くなって各画素へのデータ書き込み時間が短くなるため、画素の充電不足が生じるようになる。動画を滑らかに表示するために１フレーム時間を短くする倍速駆動などを行って書き込みの高周波化を図れば、このような充電不足はますます顕著になる。従って、従来は、データ信号線を上下に２分割してそれぞれを個別に駆動することにより充電不足を解消することが行われている。

図６に、特許文献１に記載された上下２分割駆動の液晶表示装置の構成を示す。

この液晶表示装置では、液晶基板１０１が上下に２分割されている。液晶基板１０１の上半分の画面においては、上部データ線Ｄ₁、Ｄ₂、…、Ｄ_lを上部ソース駆動部１１２が駆動するとともに、上部ゲート線Ｇ₁、Ｇ₂、…、Ｇ_mを上部ゲート駆動部１２２が駆動する。液晶基板１０１の下半分の画面においては、下部データ線Ｃ₁、Ｃ₂、…、Ｃ_lを下部ソース駆動部１１４が駆動するとともに、下部ゲート線Ｇ_m+1、Ｇ_m+2、…、Ｇ_2mを下部ゲート駆動部１２４が駆動する。

上部ソース駆動部１１２は上部出力バッファ１３２を介して上部フレームメモリ１４２と連結されているとともに、下部ソース駆動部１１４は下部出力バッファ１３４を介して下部フレームメモリ１４４と連結されている。上部フレームメモリ１４２および下部フレームメモリ１４４の入力端は入力信号が入る入力バッファ１５０と連結されている。

図７に、図６の液晶表示装置が備える画素の回路図例を示す。

各ゲート線Ｇ₁、Ｇ₂、Ｇ₃、Ｇ₄の上部にはこれと平行に上部保持電極線である一番目、二番目の保持電極線Ｓ₁、Ｓ₂および下部保持電極線である三番目、四番目の保持電極線Ｓ₃、Ｓ₄が形成されている。上部データ線Ｄおよび下部データ線Ｃが保持電極線Ｓ₁、Ｓ₂、Ｓ₃、Ｓ₄およびゲート線Ｇ₁、Ｇ₂、Ｇ₃、Ｇ₄と交叉し縦に通過している。各画素電極ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４は各保持蓄電器ＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４を媒介に保持電極線Ｓ₁、Ｓ₂、Ｓ₃、Ｓ₄とそれぞれ連結されており、各画素電極ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４と連結されこれを駆動する薄膜トランジスタＴＦＴ１、ＴＦＴ２、ＴＦＴ３、ＴＦＴ４のゲート電極はゲート線Ｇ₁、Ｇ₂、Ｇ₃、Ｇ₄と、ソース電極は一つのデータ線Ｄ、Ｃと、ドレイン電極は画素電極ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４とそれぞれ連結されている。

ここで、上部データ線Ｄは上部保持電極線Ｓ₁、Ｓ₂および上部ゲート線Ｇ₁、Ｇ₂と交差し、下部データ線Ｃは下部保持電極線Ｓ₃、Ｓ₄および下部ゲート線Ｇ₃、Ｇ₄と交差する。そして、上部データ線Ｄは上部画素行の画素電極ＰＸ１、ＰＸ２に隣接しており、下部データ線Ｃは下部画素行の画素電極ＰＸ３、ＰＸ４に隣接している。

特許文献１では、図６および図７の構成により、各ゲート線に走査信号が供給される時間を従来の２倍とし、フレームメモリから出力される画像データの周期を入力データの２倍にして駆動するので、従来の方法に比べて、画素にデータが入力される時間が２倍に延長されるとしている。

次に、特許文献２には、液晶表示装置において、ドレインバスラインの電位変動が、画素電極とドレインバスラインとの容量結合を介して画素電極電位の変動をもたらすことを、大きな補助容量を設けることにより回避する技術が開示されている。

図８に、特許文献２に開示された液晶表示装置の画素構成例を示す。

この画素構成例では、隣り合うゲートバスライン２０１・２０１どうしの間に、蓄積容量バスライン２０２が配置されている。また、ゲートバスライン２０１と交差する方向にドレインバスライン２０３が配置されている。ゲートバスライン２０１とドレインバスライン２０３との交差箇所に対応してＴＦＴ２０４が設けられている。ＴＦＴ２０４のドレイン領域２０４Ｄは、対応するドレインバスライン２０３に接続されている。対応するゲートバスライン２０１がＴＦＴ２０４のゲート電極を兼ねる。

ドレインバスライン２０３とＴＦＴ２０４との上を層間絶縁膜２１２（後述の図９参照）が覆い、層間絶縁膜２１２の上には画素電極２０５が形成されている。各画素電極２０５は、隣り合う２本のドレインバスライン２０３・２０３と２本のゲートバスライン２０１・２０１とによって囲まれる各領域内に配置されている。画素電極２０５は、層間絶縁膜２１２に設けられたコンタクトホール２０７を介して、対応するＴＦＴ２０４のソース領域２０４Ｓに接続されている。

蓄積容量バスライン２０２から分岐した補助容量電極２０６が、各画素電極２０５ごとにドレインバスライン２０３に近接して設けられている。補助容量電極２０６の一部は突出し、ドレインバスライン２０３と重なり領域を有している。

上記図８の構成は、特に、例えば点Ｓ１でドレインバスライン２０３と補助容量電極２０６との間で短絡が発生した場合に、点Ｃ１において補助容量電極２０６をレーザ光照射により切断するように使用されるものである。

図９（ａ）に図８のＡ−Ａ’線断面図を、図９（ｂ）に図８のＢ−Ｂ’線断面図を、それぞれ示す。

図９（ａ）に示すように、Ｃｒからなるゲートバスライン２０１と蓄積容量バスライン２０２とが、ガラス基板２１０の面上に形成されている。ゲートバスライン２０１と蓄積容量バスライン２０２とを覆うように、ＳｉＮ_xからなる厚さ４００ｎｍのゲート絶縁膜２１１が形成されている。ゲート絶縁膜２１１の表面のうちＴＦＴ２０４を形成すべき領域上に、厚さ１５０ｎｍのアモルファスシリコン膜２０４Ｃが形成されている。アモルファスシリコン膜２０４Ｃの表面のうちソースおよびドレインに対応する領域上に、それぞれＴｉ／Ａｌ／Ｔｉの３層構造を有するソース電極２０４Ｓおよびドレイン電極２０４Ｄが形成されている。下側Ｔｉ層の厚さは約２０ｎｍ、Ａｌ層の厚さは約５０ｎｍ、上側Ｔｉ層の厚さは約８０ｎｍである。ソース電極２０４Ｓおよびドレイン電極２０４Ｄは、図８に示すドレインバスライン２０３と同時に形成される。ゲート絶縁膜２１１の表面上に、ＴＦＴ２０４を覆うようにＳｉＮ_xからなる厚さ約３０μｍの層間絶縁膜２１２が形成されている。

層間絶縁膜２１２の表面上に、ＩＴＯからなる複数の画素電極２０５が形成されている。各画素電極２０５は、層間絶縁膜２１２に形成されたコンタクトホール２０７を介して対応するＴＦＴ２０４のソース電極２０４Ｓに接続されている。

図８に示すように、補助容量電極２０６は、部分的に画素電極２０５と重なっているが、蓄積容量バスライン２０２および補助容量電極２０６と画素電極２０５との重なり部分により、補助容量が形成される。図９（ｂ）において、ガラス基板２１０の上に補助容量電極２０６が配置され、補助容量電極２０６をゲート絶縁膜２１１が被覆する。ゲート絶縁膜２１１の上にはドレインバスライン２０３が配置される。ドレインバスライン２０３を層間絶縁膜２１２が被覆し、その上に画素電極２０５が配置されている。
特開平９−２９７５６４号公報（１９９７年１１月１８日公開） 特開平１１−３８４４９号公報（１９９９年２月１２日公開） 特開２００４−６２１４６号公報（２００４年２月２６日公開） 特開２００６−２７６４３２号公報（２００６年１０月１２日公開） 特開２００５−１８９８０４号公報（２００５年７月１４日公開） 特開２００２−３５０９００号公報（２００２年１２月４日公開） 特願平１１−２４２２２５号公報（１９９９年９月７日公開）

ところで、図１０に示すような画素構成が考えられる。図１０の画素は、２つの副画素３０１・３０２が共通の走査信号線ＧＬをセンターゲートとして挟んで対称な位置に配置されてなる構成である。例えば、１つの画素はＲＧＢの各色のいずれか１つに相当し、各副画素は、自身が含まれる画素の色に対応した表示を行う。副画素３０１・３０２のそれぞれに対して、上記走査信号線ＧＬとデータ信号線ＳＬとの交差箇所に画素選択素子としてのＴＦＴ３２０が設けられている。また、副画素３０１・３０２のそれぞれについて、上記走査信号線ＧＬと反対側の端部に、補助容量配線ＣＳＬが設けられている。当該各補助容量配線ＣＳＬは、さらにデータ信号線ＳＬの延びる方向に隣接する画素の副画素の補助容量配線ＣＳＬをも兼ねている。

ＴＦＴ３２０のドレイン電極からは接続配線３１０が副画素領域内に延びるように設けられており、接続配線３１０はコンタクトホール３１０ａを介して、図示しない画素電極に接続されている。補助容量配線ＣＳＬからは接続配線３１１が副画素領域内に延びるように設けられている。接続配線３１０と接続配線３１１とは、副画素領域内の領域３１２で互いに対向して補助容量を形成している。

また、補助容量配線ＣＳＬからは、データ信号線ＳＬの近傍に向けてＣＲＥ(Capacity Reduction Electrode)３３０が延設されている。ＣＲＥ３３０は、データ信号線ＳＬに対してパネル面内の両側方でデータ信号線ＳＬに沿うように設けられた第１の部分３３０ａと、データ信号線ＳＬと交差するように設けられた第２の部分３３０ｂとを有しており、第１の部分３３０ａと第２の部分３３０ｂとがリングを形成するように接続されたリング状のものや、第１の部分３３０ａと第２の部分３３０ｂとが上記リングの一箇所が開放された形状に接続されたコの字状のものがある。図１０はリング状のＣＲＥ３３０を示している。

図１０の画素は、特に、ＶＡ(Vertical Alignment)モード駆動を行う液晶表示装置の視覚特性を向上させるために、特許文献３のように、隣接する補助容量配線ＣＳＬ・ＣＳＬどうしで電位を異ならせる交流駆動を行って、副画素３０１・３０２に共通のデータ信号線ＳＬから同じデータ信号を交流駆動により供給しながら、副画素３０１・３０２のそれぞれの輝度を異ならせる、いわゆるマルチ画素駆動の構成として用いられる。

また、図１０の画素は、図６および図７を用いて説明した上下２分割の画面の分割境界に隣接する画素として示されており、図中の点Ｐが上側画面のデータ信号線ＳＬと下側画面のデータ信号線ＳＬ’との境界点となる。この場合に、副画素３０２のデータ信号線ＳＬに対するＣＲＥ３３０は、下側画面のデータ信号線ＳＬ’に対するＣＲＥ３３０と共通のものを使用する。

上記ＣＲＥ３３０を設ける理由を以下に説明する。

従来の液晶表示装置では図１４に示すようにデータ信号線ＳＬの上を樹脂からなる透明絶縁膜などの厚い層間絶縁膜４０１で覆い、その上に画素電極４０２を形成していた。前述した図９（ａ）・（ｂ）の層間絶縁膜２１２は、厚みが３０μｍであることから分かるように、このような厚い層間絶縁膜である。これに対して、層間絶縁膜４０１の代わりに薄い絶縁膜を用いた場合には、画素電極４０２とデータ信号線ＳＬとの容量結合が大きくなるために、画素電極４０２の電位がデータ信号線ＳＬの電位の変動の影響を受けやすい。画素電極４０２とデータ信号線ＳＬとの間でパターンの位置ずれがあると、この容量結合の生成状態にパターン位置に応じた大きな差が生じるため、上記の電位変動が位置によってばらついてしまい、表示特性をばらつかせてしまう。従って、このような画素電極４０２とデータ信号線ＳＬとの容量結合を減少させるためにＣＲＥ３３０を設ける。

図１１に、図１０のＣ−Ｃ’線断面図を示す。この断面は、データ信号線ＳＬとＣＲＥ３３０の第１の部分３３０ａのみとを横切る箇所のものである。但し、ＴＦＴ基板のみを示し、対向基板および液晶層の図示は省略してある。ガラス基板３０５の上にＣＲＥ３３０が形成されており、その上をＴＦＴ３２０のゲート絶縁膜３４１が覆っている。またゲート絶縁膜３４１の上にデータ信号線ＳＬが形成されており、その上を薄い保護膜３４２が覆っている。保護膜３４２の上に画素電極３４３が形成されている。この構成では、データ信号線ＳＬからガラス基板３０５側に生じる電界のうち画素電極３４３側に向かう電界ＥがＣＲＥ３３０によって遮蔽され、画素電極３４３に対するデータ信号線ＳＬの電位変動の影響が低減される。

図１２に、図１０のＤ−Ｄ’線断面図を示す。この断面は、データ信号線ＳＬとＣＲＥ３３０の第１の部分３３０ａおよび第２の部分３３０ｂとを横切る箇所のものである。図１１と同じく、ＴＦＴ基板のみを示し、対向基板および液晶層の図示は省略してある。この箇所では、データ信号線ＳＬの下方にゲート絶縁膜３４１を介してＣＲＥ３３０の第２の部分３３０ｂが配置されているために、データ信号線ＳＬの位置が図１１の場合よりも上方になる。この場合にも、データ信号線ＳＬからガラス基板３０５側に生じる電界がＣＲＥ３３０によって遮蔽され、画素電極３４３に対するデータ信号線ＳＬの電位変動の影響が低減される。

また、ＣＲＥ３３０が第２の部分３３０ｂを備えているので、データ信号線ＳＬ中でＣＲＥ３３０が並行している部分の例えば点Ｑで断線が生じた場合に、点Ｑを両側から挟む２箇所の点Ｒ１・Ｒ２でデータ信号線ＳＬとＣＲＥ３３０の第２の部分３３０ｂとをレーザ溶着するとともに、当該ＣＲＥ３３０を例えば点Ｒ３で補助容量配線ＣＳＬからレーザ溶断することにより、データ信号線ＳＬの断線を修復することができる。ＣＲＥ３３０を用いた断線修復には、表示パネルの周囲に断線修復用の長い配線を別途設けた構成と比較すると、断線修復による抵抗分および容量分の増加による信号遅延が抑制されるという長所がある。

図１３に、図１０と類似の画素構成を示す。この画素構成には、画素電極３４３が設けられている領域が示されている。この画素電極３４３には斜め方向にスリット３５０が形成されており、ＭＶＡ(Multi-domain Vertical Alignment)モード駆動が可能な構成となっているが、これ以外の構成も可能である。但しこの例では、補助容量は補助容量配線ＣＳＬに補助容量電極３１１’を対向して配置することにより形成されている。補助容量電極３１１’は接続配線３１０に接続されている。また、画素電極３４３は端部においてＣＲＥ３３０と対向する部分を有しており、画素電極３４３とＣＲＥ３３０との間でも補助容量が形成されている。この補助容量の形成の状態は、図１０の画素構成でも同様である。

そして、図１０や図１３の画素構成において、上下画面の分割境界に隣接する副画素３０２に対しては、データ信号の供給上の問題はないものの、他の副画素と同様の寄生容量を生じさせて画素の特性を揃えるようにするために、上記の画素電極３４３とＣＲＥ３３０との間に形成される容量を、他の副画素と同様に設けるようにしている。

しかしながら、上記図１０や図１３の画素構成においては、上下画面の分割境界に隣接する副画素３０２に対して設けられたＣＲＥ３３０の先端Ｓと、データ信号線ＳＬとの間で静電破壊(ESD:Electrostatic Discharge)が発生しやすいという問題があった。この理由の１つに、画面の上下分割に伴って、上下の補助容量配線ＣＳＬも、画面の上下に配置されたデータ信号線ドライバのそれぞれに対応して、個別に駆動されるため、分割境界に位置する補助容量配線ＣＳＬが上下のいずれか一方に属することが挙げられる。例えば、上下画面の一方の駆動を停止した状態で他方を駆動した場合に、駆動されている側の画面（例えば図１０および図１３の上側画面）の分割境界に隣接する副画素に対応する補助容量配線ＣＳＬが、駆動されていない側の画面（例えば図１０および図１３の下側画面）に属していたとすると、駆動されている側のデータ信号線ＳＬの電荷保持量と、分割境界に位置する副画素に対応する当該補助容量配線ＣＳＬの電荷保持量とに大きな差が生じることがあり、その結果、両者の電位差が非常に大きくなって、ＣＲＥ３３０の先端Ｓとデータ信号線ＳＬとの間で静電破壊が発生する。

本発明は、上記従来の課題に鑑みなされたものであり、その目的は、ＣＲＥが設けられるデータ信号線を分割駆動するとともに、データ信号線とＣＲＥとの間での静電破壊が防止された表示パネル、および表示装置を実現することにある。

本発明の表示パネルは、上記課題を解決するために、データ信号線の延びる方向に複数の画面に分割され、各前記画面が個別の前記データ信号線を用いて駆動されるアクティブマトリクス型の表示パネルであって、前記データ信号線に対してパネル面内の側方で前記データ信号線に沿った部分を有するように配置されたＣＲＥ(Capacity Reduction Electrode)を少なくとも１つ備えており、前記画面間の分割境界を挟む２つの前記データ信号線の両方にまたがる前記ＣＲＥである共通ＣＲＥが少なくとも１つ設けられており、前記共通ＣＲＥの、各画面側にある前記データ信号線に沿った方向の先端の少なくとも一方は、前記データ信号線とパネル面の法線方向に対向する部分を有していないことを特徴としている。

上記の発明によれば、分割境界に隣接する画素に対して設けられた共通ＣＲＥの少なくとも一方の先端は、データ信号線とパネル面の法線方向に対向する部分を有していない。従って、データ信号線やＣＲＥを覆う絶縁膜として厚みが小さい絶縁膜を用いても、データ信号線と共通ＣＲＥの当該先端との間の絶縁距離が十分に大きくなるため、共通ＣＲＥが分割境界に隣接する一方の画面に合わせて駆動を停止されるなどして、他方の画面のデータ信号線と、保持電荷量に大きな差が生じたとしても、共通ＣＲＥとデータ信号線との間で静電破壊が生じることを防止することができる。

以上により、ＣＲＥが設けられるデータ信号線を分割駆動するとともに、データ信号線とＣＲＥとの間での静電破壊が防止された表示パネルを実現することができるという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、前記ＣＲＥは補助容量配線に接続されていることを特徴としている。

上記の発明によれば、ＣＲＥが補助容量配線と同じ電位となるので、ＣＲＥと画素電極との間でも補助容量を形成することができるという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、前記補助容量配線は交流駆動されることを特徴としている。

上記の発明によれば、補助容量配線を交流駆動する画素を備える表示パネルにおいて、データ信号線とＣＲＥとの間での静電破壊を防止することができるという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、前記補助容量配線は一定電位であることを特徴としている。

上記の発明によれば、補助容量配線を一定電位とする画素を備える表示パネルにおいて、データ信号線とＣＲＥとの間での静電破壊を防止することができるという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、各画素は、互いに共通の走査信号線に接続された個別の画素選択素子を介して、互いに同じデータ信号が供給される複数の副画素から構成されていることを特徴としている。

本発明の表示パネルは、上記課題を解決するために、上記の発明によれば、複数の副画素からなる画素を備える表示パネルにおいて、データ信号線とＣＲＥとの間での静電破壊を防止することができるという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、各前記副画素に供給される前記同じデータ信号は、各前記副画素に共通のデータ信号線から供給されることを特徴としている。

上記の発明によれば、特にマルチ画素駆動を行う表示パネルや大型の画素を備える表示パネルにおいて、データ信号線とＣＲＥとの間での静電破壊を防止することができるという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、前記分割境界以外に設けられている前記ＣＲＥは、前記データ信号線に沿った方向の先端が前記データ信号線とパネル面の法線方向に対向する部分を有していることを特徴としている。

上記の発明によれば、ＣＲＥの先端を用いてデータ信号線の断線を修復することができるという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、前記分割境界以外に設けられている前記ＣＲＥは、パネル面の法線方向に見てリング状をなす部分を有していることを特徴としている。

上記の発明によれば、リング状をなす部分を有するＣＲＥを用いた表示パネルにおいて、データ信号線とＣＲＥとの間での静電破壊を防止することができるという効果を奏する。また、データ信号線の断線の修復経路をデータ信号線の両側方で形成することができるので、当該修復経路に用いたＣＲＥの合成抵抗を小さく抑えることができるという効果を奏する。また、データ信号線の断線の修復経路を、データ信号線の両側方で形成することができるので、全ての修復経路が断線してしまう確率が小さいという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、前記分割境界以外に設けられている前記ＣＲＥは、パネル面の法線方向に見てリングの一箇所が開放された形状をなす部分を有していることを特徴としている。

上記の発明によれば、コの字状などの、リングの一箇所が開放された形状をなす部分を有するＣＲＥを用いた表示パネルにおいて、データ信号線とＣＲＥとの間での静電破壊を防止することができるという効果を奏する。また、ＣＲＥが閉じたパターンにならないので、ＣＲＥをパターニングするときのＣＲＥの内側のレジストパターンを解像しやすいという効果を奏する。また、経路がループを構成しないので、リング状をなす場合にデータ信号線のパターンとの位置ずれが発生した場合などにリング内を通過する磁束の変化によって起電力従ってループ電流が発生することを、防止することができるという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、前記ＣＲＥはＴａＮ／Ｔａ／ＴａＮの積層膜からなり、前記データ信号線はＴａ／ＴａＮの積層膜からなることを特徴としている。

上記の発明によれば、ＴＦＴ液晶パネルなどに用いられる汎用のプロセスで、静電破壊が良好に防止されたＣＲＥとデータ信号線とを製造することができるという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、前記ＣＲＥはＴｉＮ／Ａｌ／Ｔｉの積層膜からなり、前記データ信号線はＡｌ／Ｔｉの積層膜からなることを特徴としている。

上記の発明によれば、ＴＦＴ液晶パネルなどに用いられる汎用のプロセスで、静電破壊が良好に防止されたＣＲＥとデータ信号線とを製造することができるという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、前記ＣＲＥはＴｉ／Ａｌ／Ｔｉの積層膜からなり、前記データ信号線はＡｌ／Ｔｉの積層膜からなることを特徴としている。

上記の発明によれば、ＴＦＴ液晶パネルなどに用いられる汎用のプロセスで、静電破壊が良好に防止されたＣＲＥとデータ信号線とを製造することができるという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、前記ＣＲＥはＭｏ／（ＡｌとＮｄとの合金）の積層膜からなり、前記データ信号線はＭｏ／（ＡｌとＮｄとの合金）／Ｍｏの積層膜からなることを特徴としている。

上記の発明によれば、ＴＦＴ液晶パネルなどに用いられる汎用のプロセスで、静電破壊が良好に防止されたＣＲＥとデータ信号線とを製造することができるという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、前記ＣＲＥの層と前記データ信号線の層との間に少なくとも一層の絶縁膜が、それぞれがＳｉＮ_x、ＳｉＯ₂、および、Ａｌ₂Ｏ₃のうちから個別に選択されたいずれか１つの材料からなるように形成されていることを特徴としている。

上記の発明によれば、ＴＦＴ液晶パネルなどに用いられる汎用のプロセスで、静電破壊を良好に防止することのできる絶縁膜を製造することができるという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、前記ＣＲＥの層と画素電極との間に少なくとも一層の絶縁膜が、それぞれがＳｉＮ_x、ＳｉＯ₂、および、Ａｌ₂Ｏ₃のうちから個別に選択されたいずれか１つの材料からなるように形成されていることを特徴としている。

上記の発明によれば、ＴＦＴ液晶パネルなどに用いられる汎用のプロセスで、静電破壊を良好に防止することのできる絶縁膜を製造することができるという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、前記表示パネルは液晶表示パネルであることを特徴としている。

上記の発明によれば、液晶表示パネルにおいて、データ信号線とＣＲＥとの間での静電破壊を防止することができるという効果を奏する。

本発明の表示パネルは、上記課題を解決するために、ＶＡモード駆動されることを特徴としている。

上記の発明によれば、ＣＲＥを補助容量の形成にも用いて視覚特性に優れた液晶表示パネルを実現することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、前記表示パネルを備えていることを特徴としている。

上記の発明によれば、表示装置のパネル点灯検査などの製造過程において静電破壊が生じにくいので、製造歩留まりが向上するという効果を奏する。

本発明の表示パネルは、以上のように、データ信号線の延びる方向に複数の画面に分割され、各前記画面が個別の前記データ信号線を用いて駆動されるアクティブマトリクス型の表示パネルであって、前記データ信号線に対してパネル面内の側方で前記データ信号線に沿った部分を有するように配置されたＣＲＥ(Capacity Reduction Electrode)を少なくとも１つ備えており、前記画面間の分割境界を挟む２つの前記データ信号線の両方にまたがる前記ＣＲＥである共通ＣＲＥが少なくとも１つ設けられており、前記共通ＣＲＥの、各画面側にある前記データ信号線に沿った方向の先端の少なくとも一方は、前記データ信号線とパネル面の法線方向に対向する部分を有していない。

以上により、ＣＲＥが設けられるデータ信号線を分割駆動するとともに、データ信号線とＣＲＥとの間での静電破壊が防止された表示パネルを実現することができるという効果を奏する。

本発明の一実施形態について図１ないし図５に基づいて説明すると以下の通りである。

図４に、本実施形態に係る液晶表示装置に備えられる表示パネル１の構成を示す。

表示パネル１はアクティブマトリクス型の表示パネルであって、パネル基板２、上側ソース基板３、下側ソース基板４、複数の上側ソースドライバ３ａ…、複数の下側ソースドライバ４ａ…、複数の左側ゲートドライバ５ａ…、複数の右側ゲートドライバ６ａ…、コントロール基板７、および、入力ケーブル８・９を備えている。

パネル基板２はＴＦＴ基板と対向基板との間に液晶層が挟持された構成であり、その中に表示部１０が形成されている。表示部１０は画素が作りこまれた領域であり、境界線Ｈを分割境界として上側画面１０ａと下側画面１０ｂとに分割されている。上側ソースドライバ３ａ…と下側ソースドライバ４ａ…とは表示部１０を挟んで互いに対向するように配置され、ここでは上側ソースドライバ３ａ…は一端がパネル基板２の上端部に接続されたＳＯＦ(System On Film)の形態で実装されており、下側ソースドライバ４ａ…は一端がパネル基板２の下端部に接続されたＳＯＦの形態で実装されている。また、上側ソースドライバ３ａ…のパネル基板２とは反対側の端部は上側ソース基板３に接続されており、下側ソースドライバ４ａ…のパネル基板２とは反対側の端部は下側ソース基板４に接続されている。

また、上側ソース基板３への信号は、コントロール基板７から入力ケーブル８を介して供給され、下側ソース基板４への信号は、コントロール基板７から入力ケーブル９を介して供給される。

また、左側ゲートドライバ５ａ…と右側ゲートドライバ６ａ…とは表示部１０を挟んで互いに対向するように配置され、ここでは左側ゲートドライバ５ａ…は一端がパネル基板２の左端部に接続されたＳＯＦの形態で実装されており、右側ゲートドライバ６ａ…は一端がパネル基板２の右端部に接続されたＳＯＦの形態で実装されている。また、ゲート基板は用いられず、コントロール基板７から左側ゲートドライバ５ａ…および右側ゲートドライバ６ａ…への配線は、上側画面１０ａに対応するものは上側ソースドライバ３ａ…を介して、下側画面１０ｂに対応するものは下側ソースドライバ３ｂ…を介して、それぞれパネル基板２上を引き回されている。

上側ソースドライバ３ａ…のデータ信号出力端子のうち表示部１０の左半分側に対応して設けられているものには、表示部１０において上側画面１０ａの左半分側を境界線Ｈに直交する方向に延びるように設けられたデータ信号線ＳＬ１…が接続されている。上側ソースドライバ３ａ…のデータ信号出力端子のうち表示部１０の右半分側に対応して設けられているものには、表示部１０において上側画面１０ａの右半分側を境界線Ｈに直交する方向に延びるように設けられたデータ信号線ＳＬ２…が接続されている。

下側ソースドライバ４ａ…のデータ信号出力端子のうち表示部１０の左半分側に対応して設けられているものには、表示部１０において下側画面１０ｂの左半分側を境界線Ｈに直交する方向に延びるように設けられたデータ信号線ＳＬ３…が接続されている。下側ソースドライバ３ａ…のデータ信号出力端子のうち表示部１０の右半分側に対応して設けられているものには、表示部１０において下側画面１０ｂの右半分側を境界線Ｈに直交する方向に延びるように設けられたデータ信号線ＳＬ４…が接続されている。

左側ゲートドライバ５ａ…のゲート信号出力端子のうち上側画面１０ａに対応して設けられているものには、表示部１０において上側画面１０ａの左半分側を境界線Ｈと平行な方向に延びるように設けられた走査信号線ＧＬ１…が接続されている。左側ゲートドライバ５ａ…のゲート信号出力端子のうち下側画面１０ｂに対応して設けられているものには、表示部１０において下側画面１０ｂの左半分側を境界線Ｈと平行な方向に延びるように設けられた走査信号線ＧＬ３…が接続されている。

右側ゲートドライバ６ａ…のゲート信号出力端子のうち上側画面１０ａに対応して設けられているものには、表示部１０において上側画面１０ａの右半分側を境界線Ｈと平行な方向に延びるように設けられた走査信号線ＧＬ２…が接続されている。右側ゲートドライバ６ａ…のゲート信号出力端子のうち下側画面１０ｂに対応して設けられているものには、表示部１０において下側画面１０ｂの右半分側を境界線Ｈと平行な方向に延びるように設けられた走査信号線ＧＬ４…が接続されている。

以上の構成により、上側画面１０ａの左半分側は上側ソースドライバ３ａ…と左側ゲートドライバ５ａ…とにより駆動され、上側画面１０ａの右側半分は上側ソースドライバ３ａ…と右側ゲートドライバ６ａ…とにより駆動され、下側画面１０ｂの左側半分は下側ソースドライバ４ａ…と左側ゲートドライバ５ａ…とにより駆動され、下側画面１０ｂの右側半分は下側ソースドライバ４ａ…と右側ゲートドライバ６ａ…とにより駆動される。

また、走査信号線ＧＬ１〜ＧＬ４と平行な方向に延びるように補助容量配線ＣＳＬ…が設けられており、これについては後述の図１、図２、および図５に図示する。上側画面１０ａに設けられた補助容量配線ＣＳＬ…は上側ソース基板３から引き回されており、下側画面１０ｂに設けられた補助容量配線ＣＳＬ…は下側ソース基板４から引き回されている。上側画面１０ａの補助容量配線ＣＳＬ…と下側画面１０ｂの補助容量配線ＣＳＬ…とは互いに独立に駆動制御が可能であるが、表示時には上側画面１０ａのデータ信号線ＳＬ１・ＳＬ２と下側画面１０ｂのデータ信号線ＳＬ２・ＳＬ４とに対するデータ信号の供給タイミングをほぼ揃えるので、補助容量配線ＣＳＬ…の全体に対して１つの駆動制御が行われる。また、ここでは、以下に説明するように、副画素を有する画素に対して割り当てられた補助容量配線ＣＳＬ…を交流駆動するものとする。

次に、図１に、表示パネル１の画素ＰＩＸ１の構成を示す。

図１の画素ＰＩＸ１は、２つの副画素１１・１２が共通の走査信号線ＧＬをセンターゲートとして挟んで対称な位置に配置されてなる構成である。例えば、１つの画素ＰＩＸ１はＲＧＢの各色のいずれか１つに相当し、各副画素１１・１２は、自身が含まれる画素ＰＩＸ１の色に対応した表示を行う。副画素１１・１２のそれぞれに対して、上記走査信号線ＧＬとデータ信号線ＳＬとの交差箇所に画素選択素子としてのＴＦＴ２０が設けられている。また、副画素１１・１２のそれぞれについて、上記走査信号線ＧＬと反対側の端部に、補助容量配線ＣＳＬが設けられている。当該各補助容量配線ＣＳＬは、さらにデータ信号線ＳＬの延びる方向に隣接する画素の副画素の補助容量配線ＣＳＬをも兼ねている。

ＴＦＴ２０のドレイン電極からは接続配線３０が副画素領域内に延びるように設けられており、接続配線３０はコンタクトホール３０ａを介して、図示しない画素電極に接続されている。補助容量配線ＣＳＬからは接続配線３１が副画素領域内に延びるように設けられている。接続配線３０と接続配線３１とは、副画素領域内の領域３２で互いに対向して補助容量を形成している。

また、補助容量配線ＣＳＬからは、データ信号線ＳＬの近傍に向けてＣＲＥ３３が延設されている。ＣＲＥ３３は、データ信号線ＳＬに対してパネル面内の両側方でデータ信号線ＳＬに沿うように設けられた第１の部分３３ａと、データ信号線ＳＬと交差するように設けられた第２の部分３３ｂとを有しており、第１の部分３３ａと第２の部分３３ｂとがリングを形成するように接続されたリング状のものや、第１の部分３３ａと第２の部分３３ｂとが上記リングの一箇所が開放された形状に接続されたコの字状のものがある。図１はリング状のＣＲＥ３３を示している。また、図２に、コの字状の部分を備えたＣＲＥ３３を有する画素ＰＩＸ２を示す。

図１および図２の画素ＰＩＸ１・ＰＩＸ２は、特に、ＶＡ(Vertical Alignment)モード駆動を行う液晶表示装置の視覚特性を向上させるために、特許文献３のように、隣接する補助容量配線ＣＳＬ・ＣＳＬどうしで電位を異ならせる交流駆動を行って、副画素１１・１２に共通のデータ信号線ＳＬから同じデータ信号を交流駆動により供給しながら、副画素１１・１２のそれぞれの輝度を異ならせる、いわゆるマルチ画素駆動の構成として用いられる。

また、図１および図２の画素ＰＩＸ１・ＰＩＸ２は、上下２分割の画面の境界線Ｈに隣接する画素として示されており、図中の点Ｐが上側画面１０ａのデータ信号線ＳＬ（ＳＬ１・ＳＬ２）と下側画面１０ｂのデータ信号線ＳＬ’（ＳＬ３・ＳＬ４）との境界点となる。この場合に、副画素１２のデータ信号線ＳＬに対するＣＲＥ３３は、下側画面１０ｂのデータ信号線ＳＬ’に対するＣＲＥ３３と共通のものを使用する。当該ＣＲＥ３３は、点Ｐを挟むデータ信号線ＳＬとデータ信号線ＳＬ’との両方にまたがる共通ＣＲＥである。

そして、本実施形態では、境界線Ｈに隣接する上側画面１０ａ側の副画素１２に対して設けられたＣＲＥ３３については、ＣＲＥ３３の上側画面１０ａ側にある先端Ｓに、第２の部分３３ｂが設けられていない。すなわち、ＣＲＥ３３の上側画面１０ａ側にある先端Ｓは、データ信号線ＳＬと交差していないので、先端Ｓは、データ信号線ＳＬとパネル面の法線方向に対向する部分を有していない。

図３に、上記境界線Ｈの上側画面１０ａ側に隣接する副画素１２に対して設けられたＣＲＥ３３の、上側画面１０ａ側にある先端Ｓを横切るＦ−Ｆ’線断面図を示す。ガラス基板４０の上にＣＲＥ３３が形成されており、その上をＴＦＴ２０のゲート絶縁膜４１が覆っている。またゲート絶縁膜４１の上にデータ信号線ＳＬが形成されており、その上を薄い保護膜４２が覆っている。保護膜４２の上に画素電極４３が形成されている。この構成では、データ信号線ＳＬからガラス基板４０側に生じる電界のうち画素電極４３側に向かう電界ＥがＣＲＥ３３によって遮蔽され、画素電極４３に対するデータ信号線ＳＬの電位変動の影響が低減される。

ＣＦＲ３３には、例えばゲートメタルと同じ材料を用いることができる。（１）ゲートメタルと（２）ソースメタルとの組み合わせとして、（１）ＴａＮ／Ｔａ／ＴａＮと（２）Ｔａ／ＴａＮ、（１）ＴｉＮ／Ａｌ／Ｔｉと（２）Ａｌ／Ｔｉ、（１）Ｔｉ／Ａｌ／Ｔｉと（２）Ａｌ／Ｔｉ、（１）Ｍｏ／Ａｌ−Ｎｄ（合金）と（２）Ｍｏ／Ａｌ−Ｎｄ（合金）／Ｍｏなどの各積層膜が挙げられる。また、ゲート絶縁膜４１や保護膜４２としてはＳｉＮ_x、ＳｉＯ₂、Ａｌ₂Ｏ₃などが挙げられ、膜厚は例えば５０ｎｍ〜１μｍ程度のものである。ゲート絶縁膜４１と保護膜４２とのそれぞれに上記任意の種類の絶縁膜を割り当ててよい。

上記の材料を用いることにより、ＴＦＴ液晶パネルなどに用いられる汎用のプロセスで、静電破壊が良好に防止されたＣＲＥ３３とデータ信号線ＳＬとを製造することができ、また、静電破壊を良好に防止することのできる絶縁膜を製造することができる。

また、ＣＲＥ３３が第２の部分３３ｂを備えているので、データ信号線ＳＬ中でＣＲＥ３３が並行している部分の例えば点Ｑで断線が生じた場合に、点Ｑを両側から挟む２箇所の点Ｒ１・Ｒ２でデータ信号線ＳＬとＣＲＥ３３の第２の部分３３ｂとをレーザ溶着するとともに、当該ＣＲＥ３３を例えば点Ｒ３で補助容量配線ＣＳＬからレーザ溶断することにより、データ信号線ＳＬの断線を修復することができる。ＣＲＥ３３を用いた断線修復には、表示パネルの周囲に断線修復用の長い配線を別途設けた構成と比較すると、断線修復による抵抗分および容量分の増加による信号遅延が抑制されるという長所がある。

また、上記境界線Ｈの上側画面１０ａ側に隣接する副画素１２に対して設けられたＣＲＥ３３には、上側画面１０ａ側にある先端Ｓに第２の部分３３ｂが設けられていないので、例えば図１および図２の、当該副画素１２に割り当てられたＣＲＥ３３に沿うデータ信号線ＳＬ上の点Ｔで断線が発生した場合に、この断線を上記先端Ｓを用いて修復することは困難となるが、当該副画素１２へのデータ信号は、上記先端Ｓよりもデータ信号供給側からＴＦＴ２０を介して副画素１２へ供給されるので、表示上の問題は生じない。

また、図１のリング状のＣＲＥ３３では、データ信号線ＳＬの断線の修復経路を、データ信号線ＳＬの両側方で形成することができるので、当該修復経路に用いたＣＲＥ３３の合成抵抗を小さく抑えることができるとともに、全ての修復経路が断線してしまう確率が小さい。また、図２のコの字状のＣＲＥ３３は、コの字の部分ではＣＲＥ３３が閉じたパターンにならないので、ＣＲＥ３３をパターニングするときのＣＲＥ３３の内側のレジストパターンを解像しやすい。また、コの字はループを形成しないので、リング状をなす場合にデータ信号線ＳＬのパターンとの位置ずれが発生した場合などにリング内を通過する磁束の変化によって起電力従ってループ電流が発生することを、防止することができる。

本実施形態では、図３に示したようにデータ信号線ＳＬやＣＲＥ３３を覆う絶縁膜として、ゲート絶縁膜４１および保護膜４２という、２層を積層しても厚みが小さい絶縁膜を用いているが、境界線Ｈの上側画面１０ａ側に隣接する副画素１２に対して設けられたＣＲＥ３３に、上側画面１０ａ側にある先端Ｓに第２の部分３３ｂが設けられていない。従って、データ信号線ＳＬとＣＲＥ３３の先端Ｓとの間の絶縁距離が十分大きくなるため、当該ＣＲＥ３３が下側画面１０ｂ側に合わせて駆動を停止されるなどして、上側画面１０ａのデータ信号線ＳＬと、保持電荷量に大きな差が生じたとしても、ＣＲＥ３３とデータ信号線ＳＬとの間で静電破壊が生じることを防止することができる。この効果は、当該ＣＲＥ３３の下側画面１０ｂ側の先端に第２の部分３３ｂを備えていないことにより、当該ＣＲＥ３３と下側画面１０ｂのデータ信号線ＳＬ’との間における関係にも同様に得ることができる。また、上記先端部分以外に第２の部分３３ｂが設けられていても、静電破壊が生じることはない。

図５に、図１と類似の画素構成を示す。この画素構成には、画素電極４３が設けられている領域が示されている。この画素電極４３には斜め方向にスリット５０が形成されており、ＭＶＡモード駆動が可能な構成となっている。但しこの例では、補助容量は補助容量配線ＣＳＬに補助容量電極３１’を対向して配置することにより形成されている。補助容量電極３１’は接続配線３０に接続されている。また、画素電極４３は端部においてＣＲＥ３３と対向する部分を有しており、画素電極４３とＣＲＥ３３との間でも補助容量が形成されている。

なお、本実施形態のＣＲＥ３３の構成は、ＰＶＡ(Patterned Vertical Alighnment)、ＭＶＡ、ＡＳＶ(Advanced Super View)などのＶＡモード駆動の他に、ＴＮ(Twisted Nematic)モード駆動、ＩＰＳ(In-Plane Switching)モード駆動、ＯＣＢ(Optically Compensated Birefringence)モード駆動など、任意の駆動方式に適用可能である。

また、図３では絶縁膜に膜厚の小さなゲート絶縁膜４１および保護膜４２を用いているが、これに限らず、アクリル、ポリイミドなどの、層間絶縁膜に用いられるようなミクロンオーダーといった大きな膜厚の絶縁膜を用いてもよい。また、前述した、ＳｉＮ_x、ＳｉＯ₂、Ａｌ₂Ｏ₃の各絶縁膜を任意に選んで積層してもよい。

また、本実施形態では各画素を副画素１１・１２を同じデータ信号で互いに輝度を変えるように駆動するいわゆるマルチ画素駆動を行うものとしたが、画素の種類はこれに限らず、副画素を備えていない画素も可能である他に、均等な液晶印加電圧で駆動される複数の副画素からなる画素なども可能である。特に、大型パネルで１画素が大きくなる場合には、各画素へのデータ信号の書き込みに大電流が必要になることから、画素選択素子としてのＴＦＴを大きなチャネル幅を有するように大型化すると当該ＴＦＴのリーク電流が大きくなってしまうため、画素を複数の副画素に分割して各副画素に小型のＴＦＴを備えたほうが好ましいという事情があり、上記均等に駆動される複数の副画素からなる画素を用いることが重要となる。１画素の中でいずれかの副画素が断線などで使用できなくなったとしても残りの副画素が使用できるという長所もある。そして、このような大型パネルでは画面を上下分割することが有利であることは前述の通りであるので、本実施形態のＣＲＥ３３の構成を上記均等に駆動される複数の副画素からなる画素構成に適用することは大変意義が大きい。

また、図４の表示パネル１では表示ドライバをＳＯＦの形態で実装したが、実装形態はこれに限らず、従来用いられているＣＯＧ(Chip On Glass)やＴＣＰ(Tape Carrier Package)など、任意のものが使用可能である。また、ゲート基板を用いるものも可能である。

また、補助容量配線ＣＳＬは一定電位でもよい。さらには、補助容量配線ＣＳＬが備えられていなくてもよく、その場合にはＣＲＥ３３は他の電源から電位が与えられる。

さらには、表示パネルとしては液晶表示パネルに限らず、ＰＤＰ(Plasma Display Panel)、ＥＬ(Electroluminescence)表示パネル、ＦＥＤ(Field Emission Display)など他の表示パネル可能である。

以上の表示パネルを備えた表示装置は、パネル点灯検査などの製造過程において静電破壊が生じにくいので、製造歩留まりが向上する。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、液晶表示装置、特に大型の液晶表示装置に好適に使用することができる。

本発明の実施形態を示すものであり、表示パネルに備えられる画素の第１の構成を示す平面図である。 本発明の実施形態を示すものであり、表示パネルに備えられる画素の第２の構成を示す平面図である。 図１および図２のＦ−Ｆ’線断面図である。 本発明の実施形態を示すものであり、表示装置に備えられる表示パネルの構成を示すブロック図である。 本発明の実施形態を示すものであり、表示パネルに備えられる画素の第３の構成を示す平面図である。 従来技術を示すものであり、画面が上下分割された表示パネルの構成を示すブロック図である。 図６の表示パネルに備えられる画素の構成を示す回路図である。 従来技術を示すものであり、画素の構成を示す平面図である。 （ａ）は図８のＡ−Ａ’線断面図であり、（ｂ）は図８のＢ−Ｂ’線断面図である。 画面が上下に分割されるとともにＣＲＥを備えた表示パネルの画素の構成を示す平面図である。 図１０の画素のＣ−Ｃ’線断面図である。 図１０の画素のＤ−Ｄ’線断面図である。 図１０の画素に類似した画素の構成を示す平面図である。 層間絶縁膜を備える画素の構成を示す断面図である。

符号の説明

１ 表示パネル
１１、１２ 副画素
３３ ＣＲＥ
３３ａ 第１の部分
３３ｂ 第２の部分
Ｈ 境界線（分割境界）
ＰＩＸ１、ＰＩＸ２
画素
Ｓ 先端
ＳＬ、ＳＬ’、ＳＬ１〜ＳＬ４
データ信号線
ＧＬ、ＧＬ１〜ＧＬ４
走査信号線
ＣＳＬ 補助容量配線

Claims (18)

1. データ信号線の延びる方向に複数の画面に分割され、各前記画面が個別の前記データ信号線を用いて駆動されるアクティブマトリクス型の表示パネルであって、
   前記データ信号線に対してパネル面内の側方で前記データ信号線に沿った部分を有するように配置されたＣＲＥ(Capacity Reduction Electrode)を少なくとも１つ備えており、
   前記画面間の分割境界を挟む２つの前記データ信号線の両方にまたがる前記ＣＲＥである共通ＣＲＥが少なくとも１つ設けられており、
   前記共通ＣＲＥの、各画面側にある前記データ信号線に沿った方向の先端の少なくとも一方は、前記データ信号線とパネル面の法線方向に対向する部分を有していないことを特徴とする表示パネル。
2. 前記ＣＲＥは補助容量配線に接続されていることを特徴とする請求項１に記載の表示パネル。
3. 前記補助容量配線は交流駆動されることを特徴とする請求項２に記載の表示パネル。
4. 前記補助容量配線は一定電位であることを特徴とする請求項２に記載の表示パネル。
5. 各画素は、互いに共通の走査信号線に接続された個別の画素選択素子を介して、互いに同じデータ信号が供給される複数の副画素から構成されていることを特徴とする請求項１から３までのいずれか１項に記載の表示パネル。
6. 各前記副画素に供給される前記同じデータ信号は、各前記副画素に共通のデータ信号線から供給されることを特徴とする請求項５に記載の表示パネル。
7. 前記分割境界以外に設けられている前記ＣＲＥは、前記データ信号線に沿った方向の先端が前記データ信号線とパネル面の法線方向に対向する部分を有していることを特徴とする請求項１から５までのいずれか１項に記載の表示パネル。
8. 前記分割境界以外に設けられている前記ＣＲＥは、パネル面の法線方向に見てリング状をなす部分を有していることを特徴とする請求項７に記載の表示パネル。
9. 前記分割境界以外に設けられている前記ＣＲＥは、パネル面の法線方向に見てリングの一箇所が開放された形状をなす部分を有していることを特徴とする請求項７に記載の表示パネル。
10. 前記ＣＲＥはＴａＮ／Ｔａ／ＴａＮの積層膜からなり、前記データ信号線はＴａ／ＴａＮの積層膜からなることを特徴とする請求項１から９までのいずれか１項に記載の表示パネル。
11. 前記ＣＲＥはＴｉＮ／Ａｌ／Ｔｉの積層膜からなり、前記データ信号線はＡｌ／Ｔｉの積層膜からなることを特徴とする請求項１から９までのいずれか１項に記載の表示パネル。
12. 前記ＣＲＥはＴｉ／Ａｌ／Ｔｉの積層膜からなり、前記データ信号線はＡｌ／Ｔｉの積層膜からなることを特徴とする請求項１から９までのいずれか１項に記載の表示パネル。
13. 前記ＣＲＥはＭｏ／（ＡｌとＮｄとの合金）の積層膜からなり、前記データ信号線はＭｏ／（ＡｌとＮｄとの合金）／Ｍｏの積層膜からなることを特徴とする請求項１から９までのいずれか１項に記載の表示パネル。
14. 前記ＣＲＥの層と前記データ信号線の層との間に少なくとも一層の絶縁膜が、それぞれがＳｉＮ_x、ＳｉＯ₂、および、Ａｌ₂Ｏ₃のうちから個別に選択されたいずれか１つの材料からなるように形成されていることを特徴とする請求項１から１３までのいずれか１項に記載の表示パネル。
15. 前記ＣＲＥの層と画素電極との間に少なくとも一層の絶縁膜が、それぞれがＳｉＮ_x、ＳｉＯ₂、および、Ａｌ₂Ｏ₃のうちから個別に選択されたいずれか１つの材料からなるように形成されていることを特徴とする請求項１から１４までのいずれか１項に記載の表示パネル。
16. 前記表示パネルは液晶表示パネルであることを特徴とする請求項１から１５までのいずれか１項に記載の表示パネル。
17. ＶＡモード駆動されることを特徴とする請求項１６に記載の表示パネル。
18. 請求項１から１７までのいずれか１項に記載の表示パネルを備えていることを特徴とする表示装置。

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