WO2012023271A1 - 撮像装置 - Google Patents

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sampling
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洋二郎 手塚
竜士 元花
智史 中山
航 船水
山中　秀記
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    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H04N25/626—Reduction of noise due to residual charges remaining after image readout, e.g. to remove ghost images or afterimages
    • H—ELECTRICITY
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    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/7795—Circuitry for generating timing or clock signals

Definitions

  • the present invention relates to an imaging apparatus.
  • a plurality of pixels arranged two-dimensionally includes a photoelectric conversion unit, a charge-voltage conversion unit that converts charges transferred from the photoelectric conversion unit, to the voltage, A transfer unit that transfers charges from the photoelectric conversion unit to the charge-voltage conversion unit, an amplification unit that outputs a signal corresponding to the voltage of the charge-voltage conversion unit, and a reset unit that resets the voltage of the charge-voltage conversion unit, respectively Have.
  • a plurality of types of drive signals for example, binary signals that turn on and off the transfer unit, reset
  • This vertical scanning circuit is generally an output of a shift register and other digital circuits, and a buffer circuit or the like that converts signals obtained by these circuits into signals having necessary driving ability and outputs the signals as the driving signals. And a circuit.
  • a vertical signal line provided corresponding to each column of a plurality of pixels, to which an output signal of a pixel in the corresponding column is supplied, and a signal corresponding to the signal of each vertical signal line
  • a sample hold unit that samples and holds a signal according to a sampling control signal and supplies the held signal to a horizontal signal line according to a horizontal scan signal
  • a horizontal scan unit that supplies the horizontal scan signal to the sample hold unit It is equipped with.
  • a horizontal unit that supplies a plurality of types of pulse signals related to reading of signals from the sample-and-hold unit to the horizontal signal line as a control unit that controls the solid-state imaging device.
  • a control unit having a drive control unit is used.
  • the present invention has been made in view of such circumstances, and an object thereof is to provide an imaging apparatus capable of reducing an afterimage phenomenon.
  • An imaging apparatus includes a photoelectric conversion unit, a charge-voltage conversion unit that converts charges transferred from the photoelectric conversion unit into a voltage, a transfer unit that transfers charges from the photoelectric conversion unit to the charge-voltage conversion unit,
  • Each of the amplifying unit that outputs a pixel signal corresponding to the voltage of the charge-voltage conversion unit and the reset unit that resets the voltage of the charge-voltage conversion unit has a plurality of pixels arranged two-dimensionally, and
  • a vertical drive unit that supplies a drive signal for driving the pixel to a plurality of pixels, a vertical signal line that is provided corresponding to each column of the plurality of pixels, and that supplies the pixel signal, and the vertical
  • a sample hold unit that samples and holds the pixel signal supplied to the signal line according to a sampling control signal and supplies the pixel signal to the horizontal signal line according to a horizontal drive signal; and the sample hold unit A horizontal drive unit that supplies the horizontal drive signal; and a horizontal drive control
  • a circuit that controls the reset unit among the vertical driving units is operated by the same power source as the horizontal driving unit.
  • the horizontal drive control unit supplies the plurality of types of pulse signals to the horizontal drive unit in each horizontal readout period.
  • the horizontal drive control unit includes at least a part of a period from a start time of each horizontal blanking period to a last signal sampling time in the horizontal blanking period among signal sampling times determined by the sampling control signal.
  • the dummy pulse signal is supplied to the horizontal drive unit.
  • the dummy pulse signal is the same signal as one or more of the plurality of types of pulse signals.
  • the one or more types of pulse signals are supplied to the horizontal driving unit, and the horizontal driving unit causes the horizontal driving signal to be generated. It includes a pulse signal.
  • the horizontal driving unit includes a shift register unit, and the at least one pulse signal includes a driving clock signal for driving the shift register unit.
  • the horizontal drive control unit stops the dummy pulse signal at the signal sampling time point.
  • the signal sampling point in each horizontal blanking period samples an optical signal including optical information photoelectrically converted by the pixel. And a first sampling time point for sampling a differential signal including a noise component to be subtracted from the optical signal, and immediately before the first sampling time point in each horizontal blanking period.
  • the vertical drive unit performs the horizontal sampling from the last signal sampling time in the horizontal blanking period in each horizontal blanking period.
  • a drive signal for controlling the reset unit is supplied to the reset unit so as to cause the reset unit to perform a reset operation in at least a part of a period until the end of the blanking period. .
  • An imaging device includes a photoelectric conversion unit, a charge-voltage conversion unit that converts charge transferred from the photoelectric conversion unit into a voltage, a transfer unit that transfers charge from the photoelectric conversion unit to the charge-voltage conversion unit,
  • Each of the amplifying unit that outputs a pixel signal corresponding to the voltage of the charge-voltage conversion unit and the reset unit that resets the voltage of the charge-voltage conversion unit has a plurality of pixels arranged two-dimensionally, and
  • a vertical drive unit that supplies a drive signal for driving the pixel to a plurality of pixels, a vertical signal line that is provided corresponding to each column of the plurality of pixels, and that supplies the pixel signal, and the vertical
  • a sample hold unit that samples and holds the pixel signal according to the signal of the signal line according to the sampling control signal, and supplies the held signal to the horizontal signal line according to the horizontal drive signal; It is those with a.
  • the vertical driving unit includes at least a part of a period from the last signal sampling time point to the end time point of the horizontal blanking period in each horizontal blanking period. In this period, a drive signal for controlling the reset unit is supplied to the reset unit so that the reset unit performs a reset operation.
  • An image pickup apparatus is related to the eighth aspect according to the eighth aspect, wherein the horizontal drive unit supplies the horizontal drive signal to the sample hold unit, and the signal is read from the sample hold unit to the horizontal signal line. And a horizontal drive control unit that supplies a plurality of types of pulse signals.
  • a circuit that controls the reset unit is operated by the same power source as the horizontal driving unit.
  • the plurality of pixels are arranged for each of a predetermined number of two or more pixels in which the photoelectric conversion units are sequentially arranged in a column direction.
  • the charge voltage conversion unit, the amplification unit, and the reset unit are shared.
  • FIG. 1 is a schematic block diagram illustrating an imaging apparatus according to a first embodiment of the present invention. It is a circuit diagram which shows schematic structure of the solid-state image sensor in FIG.
  • FIG. 2 is a circuit diagram illustrating parasitic capacitance and the like of one pixel in FIG. 1.
  • 3 is a timing chart illustrating an operation of the imaging apparatus according to the first embodiment of the present invention. It is a timing chart which shows operation of an imaging device by a comparative example.
  • 5 is a timing chart showing a part of the timing chart shown in FIG. It is a figure which shows typically the relationship between the electric potential of a floating capacitance part, and the electric potential of a vertical signal line.
  • FIG. 9 It is a circuit diagram which shows schematic structure of the solid-state image sensor of the imaging device by the 2nd Embodiment of this invention. It is a figure which shows each operation
  • 10 is a timing chart showing an all-pixel reset period, an exposure period, and a readout period of pixels on the lower side of the pixel block in the first row in FIG. 9.
  • 10 is a timing chart illustrating a readout period of pixels on the upper side of the pixel block in the first row in FIG. 9.
  • FIG. 1 is a schematic block diagram showing an imaging apparatus 1 according to the first embodiment of the present invention.
  • the imaging device 1 according to the present embodiment is configured as an electronic camera.
  • FIG. 1 shows that an imaging lens 2 is attached to an imaging apparatus 1 according to the present embodiment.
  • the photographing lens 2 is driven by a lens control unit 2a for focus and diaphragm.
  • the imaging surface of the solid-state imaging device 3 is arranged.
  • the solid-state imaging device 3 is driven by a control signal output from the imaging control unit 4 and outputs a signal.
  • a signal output from the solid-state imaging device 3 is processed through the signal processing unit 5 and the A / D conversion unit 6 and then temporarily stored in the memory 7.
  • the memory 7 is connected to the bus 8.
  • the bus 8 is also connected with a lens control unit 2a, an imaging control unit 4, a microprocessor 9, a focus calculation unit 10, a recording unit 11, an image compression unit 12, an image processing unit 13, and the like.
  • An operation unit 9 a such as a release button is connected to the microprocessor 9.
  • a recording medium 11a is detachably attached to the recording unit 11 described above.
  • the imaging control unit 4 is composed of a timing generator or the like, and a control signal described later to the vertical scanning circuit 22 (see FIG. 2) and the horizontal scanning circuit 23 (see FIG. 2) of the solid-state imaging device 3.
  • ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, ⁇ HSTR, ⁇ RSTH, ⁇ VCLK1, ⁇ VCLK2, ⁇ VSTR, ⁇ TVS, ⁇ TVN, and the like are supplied to control the solid-state imaging device 3.
  • FIG. 2 is a circuit diagram showing a schematic configuration of the solid-state imaging device 3 in FIG.
  • the solid-state imaging device 3 has a plurality of two-dimensionally arranged pixels 21 (in FIG. 1, only 2 ⁇ 2 pixels 21 are shown) as in a general CMOS solid-state imaging device. ), A vertical scanning circuit (vertical driving unit) 22, a horizontal scanning circuit (horizontal driving unit) 23, and an output signal (pixel signal) of a pixel 21 in a corresponding column provided corresponding to each column of pixels 21. are provided, and a constant current source 25 connected to each vertical signal line 24. Needless to say, the number of pixels 21 is not limited.
  • a floating capacitance unit FD as a charge-voltage conversion unit, a transfer transistor TX as a charge transfer unit that transfers charges from the photodiode PD to the floating capacitance unit FD, and a pixel signal corresponding to the voltage of the floating capacitance unit FD 2 includes an amplification transistor AMP as an amplification unit, a reset transistor RES as a reset unit that resets the voltage of the floating capacitance unit FD, and a selection transistor SEL as a selection unit for selecting the pixel 21.
  • the transistors AMP, TX, RES, and SEL of the pixel 21 are all nMOS transistors. Each pixel 21 is operated by a first power source, and each amplification transistor AMP is also operated by the first power source.
  • AVDD is the power supply potential of the first power supply
  • AGND is the ground potential of the first power supply.
  • FIG. 3 is a circuit diagram showing the parasitic capacitance CRES and the like of one pixel 21 in FIG.
  • the gate of the transfer transistor TX is connected to a drive signal line that guides the transfer drive signal ⁇ TX from the vertical scanning circuit 22 for each pixel row.
  • the gate of the reset transistor RES is connected to a drive signal line that guides the drive signal ⁇ RES from the vertical scanning circuit 22 for each pixel row.
  • the gate of the selection transistor SEL is connected to a drive signal line that guides the drive signal ⁇ SEL from the vertical scanning circuit 22 for each pixel row.
  • the photodiode PD generates a signal charge according to the amount of incident light (subject light).
  • the transfer transistor TX is turned on during a high level period of the transfer pulse (driving signal) ⁇ TX, and transfers the signal charge accumulated in the photodiode PD to the floating capacitor FD.
  • the reset transistor RES is turned on during the high level period of the reset pulse (drive signal) ⁇ RES, and resets the floating capacitor FD.
  • the amplification transistor AMP has a drain connected to the power supply potential AVDD of the first power supply, a gate connected to the floating capacitor FD, a source connected to the drain of the selection transistor SEL, and a constant current source 25.
  • a source follower circuit having a transistor TD provided corresponding to each vertical signal line 24 as a load is configured.
  • the drain of each transistor TD is connected to each vertical signal line 24, and the source of each transistor TD is connected to the ground potential AGND of the first power supply.
  • the gates of the transistors TD are commonly connected to a constant current setting circuit obtained by a constant current setting circuit including a resistor RL and a transistor TS connected between the power supply potential AVDD and the ground potential AGND of the first power supply. A voltage is given.
  • the constant current source 25 causes a current to flow through the vertical signal line 24 when the selection transistor SEL of the pixel 21 corresponding to the vertical signal line 24 is turned on.
  • This current is a source follower bias current of the amplification transistor AMP of the pixel 21.
  • the amplification transistor AMP outputs a voltage to the vertical signal line 24 via the selection transistor SEL in accordance with the voltage value of the floating capacitor FD.
  • the selection transistor SEL is turned on during a high level period of the selection pulse (drive signal) ⁇ SEL, and connects the source of the amplification transistor AMP to the vertical signal line 24.
  • the vertical scanning circuit 22 receives the two-phase vertical drive clock signals ⁇ VCLK1 and ⁇ VCLK2 and the vertical start pulse signal ⁇ VSTR as vertical drive control signals each composed of a pulse signal from the imaging control unit 4, and for each row of the pixels 21.
  • the selection pulse ⁇ SEL, the reset pulse ⁇ RES, and the transfer pulse ⁇ TX are output.
  • n indicates a signal of the pixel in the nth row.
  • the vertical scanning circuit 22 includes a signal generation circuit 30 and buffer circuits B1 to B3.
  • the signal generation circuit 30 includes a shift register and other digital circuits, and receives the vertical drive control signal from the imaging control unit 4 to generate a selection pulse ⁇ SEL, a reset pulse ⁇ RES, and a transfer pulse ⁇ TX for each pixel row. Each corresponding signal is generated. Therefore, the signal generation circuit 30 includes all digital circuits other than the buffer circuits B1 to B3 in the vertical scanning circuit 22.
  • the buffer circuits B1 to B3 are provided for each pixel row. Each buffer circuit B1 converts a signal from the signal generation circuit 30 corresponding to the reset pulse ⁇ RES into a reset pulse ⁇ RES having necessary driving capability for each pixel row corresponding to the pixel row, and outputs this.
  • Each buffer circuit B2 converts a signal from the signal generation circuit 30 corresponding to the transfer pulse ⁇ TX into a transfer pulse ⁇ TX having a necessary drive capability and the like for each corresponding to each pixel row, and outputs this.
  • Each buffer circuit B3 converts a signal from the signal generation circuit 30 corresponding to the selection pulse ⁇ SEL into a selection pulse ⁇ SEL having a necessary driving capability for each pixel row corresponding to each pixel row, and outputs this.
  • the buffer circuits B1 to B3 constitute a drive output circuit that outputs three types of drive signals ⁇ RES, ⁇ TX, and ⁇ SEL that drive the pixel 21.
  • the signal generation circuit 30 and the buffer circuits B1 to B3 of the vertical scanning circuit 22 are operated by a second power source of a different system different from the first power source (the ground potential AGND and the power source potential AVDD). It is like that.
  • DVDD is the power supply potential of the second power supply
  • DGND is the ground potential of the second power supply.
  • the horizontal scanning circuit 23 receives horizontal drive control signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ HSTR, each of which is a pulse signal from the imaging control unit 4, and outputs a horizontal scan signal (horizontal drive signal) ⁇ H for each column.
  • m indicates a signal of a pixel in the m-th column.
  • the horizontal scanning circuit 23 is provided for each column, with a shift register unit 31 driven by receiving the two-phase horizontal drive clock signals ⁇ HCLK1 and ⁇ HCLK2 and the horizontal start pulse signal ⁇ HSTR from the imaging control unit 4.
  • a gate unit 33 that generates the horizontal scanning signal ⁇ H by gating the output signal of each stage of the shift register unit 31 according to the gate control signal ⁇ GH from the imaging control unit 4. ing.
  • One input terminal of each AND gate 32 is connected in common, and a gate control signal ⁇ GH is input thereto.
  • the output signal of each stage of the shift register unit 31 is input to the other input terminal of each AND gate 32.
  • the gate control signal ⁇ GH is a pulse signal for setting the pulse width of the horizontal scanning signal ⁇ H.
  • the horizontal scanning signal ⁇ H for each column is output from the output terminal of each AND gate 32.
  • the horizontal drive control signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ HSTR are pulse signals that are supplied to the horizontal scanning circuit 23 and cause the horizontal scanning circuit 23 to generate the horizontal scanning signal ⁇ H.
  • the horizontal scanning circuit 23 is operated by the second power supply (the ground potential DGND and the power supply potential DVDD) in the same manner as the vertical scanning circuit 22.
  • the solid-state imaging device 3 samples and holds signals according to the signals of the vertical signal lines 24 according to the sampling control signals ⁇ TVN and ⁇ TVS, and also holds the held signals according to the horizontal scanning signal ⁇ H. , 26S, a sample hold unit 27 is provided.
  • the sample hold unit 27 includes optical signal storage capacitors CS and dark signal storage capacitors CN provided corresponding to the respective vertical signal lines 24, and optical information photoelectrically converted by the pixels 21.
  • An optical signal sampling switch TVS for storing the optical signal in the optical signal storage capacitor CS in accordance with the optical signal sampling control signal ⁇ TVS, and a so-called dark signal as a differential signal including a noise component to be subtracted from the optical signal is a dark signal.
  • the dark signal sampling switch TVN for storing in the dark signal storage capacitor CN in accordance with the sampling control signal ⁇ TVN and the optical signal stored in the optical signal storage capacitor CS are supplied to the optical signal horizontal signal line 26S in accordance with the horizontal scanning signal ⁇ H.
  • Output amplifiers APS and APN are connected to the horizontal signal lines 26S and 26N, respectively.
  • the switches TVS, TVN, THS, and THN are all nMOS transistors.
  • the gates of the optical signal sampling switches TVS are connected in common, and an optical signal sampling control signal ⁇ TVS is supplied from the imaging control unit 4 to the gate.
  • an optical signal sampling control signal ⁇ TVS is supplied from the imaging control unit 4 to the gate.
  • the optical signal sampling switch TVS is turned on in response to the optical signal sampling control signal ⁇ TVS, the optical signal on the vertical signal line 24 is stored in the corresponding optical signal storage capacitor CS.
  • the level of the optical signal stored in the optical signal storage capacitor CS is determined by the level of the signal on the vertical signal line 24 when the optical signal sampling switch TVS is turned off (that is, when ⁇ TVS falls). The That is, the falling time of the optical signal sampling control signal ⁇ TVS is the optical signal sampling time.
  • the gates of the dark signal sampling switches TVN are connected in common, and a dark signal sampling control signal ⁇ TVN is supplied from the imaging control unit 4 thereto.
  • a dark signal sampling control signal ⁇ TVN is supplied from the imaging control unit 4 thereto.
  • the dark signal sampling switch TVN is turned on in response to the dark signal sampling control signal ⁇ TVN, the dark signal on the vertical signal line 24 is stored in the corresponding dark signal storage capacitor CN.
  • the level of the dark signal stored in the dark signal storage capacitor CN is determined by the level of the signal on the vertical signal line 24 at the time when the dark signal sampling switch TVN is turned off (that is, when ⁇ TVN falls). The That is, the falling time of the dark signal sampling control signal ⁇ TVN is the dark signal sampling time.
  • the gates of the optical signal horizontal transfer switch THS and the dark signal horizontal transfer switch THN are connected in common to each column, and the horizontal scanning signal ⁇ H of the corresponding column is supplied from the horizontal scanning circuit 23 to the gate.
  • the horizontal transfer switches THS and THN of each column are turned on in accordance with the horizontal scanning signal ⁇ H of each column, the optical signal stored in the optical signal storage capacitor CS and the dark signal storage capacitor CN of the corresponding column and
  • the dark signals are respectively output to the optical signal horizontal signal line 26S and the dark signal horizontal signal line 26N, and are output to the signal processing unit 5 in FIG. 1 through the output amplifiers APS and APN, respectively.
  • the output amplifiers APS and APN are operated by the first power supply (ground potential AGND and power supply potential AVDD).
  • the solid-state imaging device 3 includes horizontal line reset transistors RSTS and RSTN for resetting the horizontal signal lines 26S and 26N to a predetermined potential VREF in accordance with the horizontal line reset control signal ⁇ RSTH.
  • the horizontal line reset transistors RSTS and RSTN are all nMOS transistors. The gates of the horizontal line reset transistors RSTS and RSTN are connected in common, and a horizontal line reset control signal ⁇ RSTH is supplied from the imaging control unit 4 thereto.
  • the horizontal line reset transistors RSTS and RSTN are turned on in response to the horizontal line reset control signal ⁇ RSTH, the horizontal signal lines 26S and 26N are reset to the predetermined potential VREF, respectively.
  • the horizontal line reset control signal ⁇ RSTH is a pulse signal related to reading of signals from the sample hold unit 27 to the horizontal signal lines 26S and 26N.
  • the signal processing unit 5 obtains the difference between the outputs of the output amplifiers APS and APN using a differential amplifier or the like.
  • a differential amplifier or the like that obtains such a difference may be mounted on the solid-state imaging device 3.
  • the imaging control unit 4 has a function of supplying pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, ⁇ HSTR, and ⁇ RSTH related to reading of signals from the sample hold unit 27 to the horizontal signal lines 26S and 26N.
  • the horizontal drive control unit is configured.
  • the horizontal drive control unit (that is, the imaging control unit 4) starts from the start time of each horizontal blanking period, during the signal sampling time determined by the sampling control signals ⁇ TVN and ⁇ TVS, in the horizontal blanking period.
  • one or more kinds of pulse signals ⁇ GH, ⁇ HCLK1, among a plurality of types of pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, ⁇ HSTR, ⁇ RSTH are used as dummy pulse signals.
  • the same signals as ⁇ HCLK 2 and ⁇ RSTH are supplied to the horizontal scanning circuit 23. This point will be described in detail later with reference to FIG.
  • the same symbols ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH are also given to the dummy pulse signals corresponding to the pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH, respectively.
  • the portion within the horizontal scanning period is the original pulse signal (pulse signal related to the readout of signals from the sample hold unit 27 to the horizontal signal lines 26S and 26N).
  • the portion in the horizontal blanking period is a dummy pulse signal.
  • FIG. 4 is a timing chart showing an example of the reading operation of the imaging apparatus 1 according to the present embodiment.
  • a period indicated by a square with an x inside indicates a period in which the control signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH are repeatedly generated as pulse signals at a high frequency.
  • these control signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH have the same waveform as that shown in FIG. 6 when a part of the period is enlarged.
  • these control signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH have the same frequency, but the pulse width and phase are set as shown in FIG.
  • the horizontal start pulse signal ⁇ HSTR has a low level in a steady state, and is a high level one pulse only at the start of each horizontal scanning period described later.
  • periods other than the period indicated by a square marked with “x” are not explicitly shown in the drawing, but the control signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH are stopped and set to the high level or the low level, respectively. It is fixed.
  • FIG. 4 mainly shows an operation in the case where the all pixel reset period, the exposure period, and one horizontal period related to the pixels 21 in the first row are performed, and subsequently, one horizontal period related to the pixels 21 in the second row is performed. .
  • the all-pixel reset period all rows of reset pulses ⁇ RES are once set to high level, and ⁇ TX of all rows are once set to high level at the same time.
  • FIG. 5 is a timing chart showing the reading operation of the imaging apparatus according to the comparative example compared with the imaging apparatus 1 according to the present embodiment.
  • the same reference numerals are assigned to the signals that are the same as or correspond to the signals in FIG. 4.
  • the only difference between the image pickup apparatus according to this comparative example and the image pickup apparatus 1 according to this embodiment is the control of the image pickup control unit 4 and the control of the vertical scanning circuit 22.
  • dummy pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH are supplied during the period t9-t12 in the horizontal blanking period of the horizontal period of the first row ([5 in FIG. 4]
  • the same applies to other horizontal periods.
  • the pulse signals [phi] GH, [phi] HCLK1, [phi] HCLK2, and [phi] RSTH are stopped and the same applies to other horizontal periods.
  • the reset pulse ⁇ RES (1) is set to the high level during the period t14-t15 in the horizontal blanking period of the first row (see [6] in FIG. 4).
  • the reset pulse ⁇ RES (1) is also applied during the period t14-t15 in the horizontal blanking period of the first row as shown in FIG. This is the same for the other horizontal periods.
  • the present embodiment and the comparative example differ in the ground potential DGND of the second power source and the potential of the reset pulse ⁇ RES as shown in FIGS. As can be understood from FIGS. 2 and 3, the low level of the reset pulse ⁇ RES is supplied from the ground potential DGND.
  • the period t1-t16 is one horizontal period related to the pixels 21 in the first row.
  • the period t1-t6 is a horizontal scanning period (horizontal readout period)
  • the period t6-t16 is a horizontal blanking period.
  • high-frequency pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH are supplied during the horizontal scanning period t1-t6, while pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH are supplied during the horizontal blanking period t6-t16. Stopped.
  • the reset pulse ⁇ RES (1) is set to the high level and the reset transistor RES is turned on.
  • the reset pulse ⁇ RES (1) is set to the low level, and the reset transistors RES in the first row are turned off.
  • the selection pulse ⁇ SEL (1) is set to the high level and the selection transistors in the first row are turned on.
  • the selection transistor SEL in the first row is turned on and the reset transistor RES in the first row is turned off at the same time, so that the gate voltage of the amplification transistor AMP of the pixel 21 in the first row becomes a floating state.
  • the reset level of the pixels 21 in the first row appears on the vertical signal line 24.
  • the dark signal sampling pulse (control signal) ⁇ TVN changes to high level, and the dark signal sampling switch TVN is turned on. Turn on.
  • the dark signal of the pixels 21 in the first row is accumulated in the dark signal storage capacitor CN.
  • the level of the dark signal stored in the dark signal storage capacitor CN is determined by the level of the signal on the vertical signal line 24 at the time when the dark signal sampling switch TVN is turned off (that is, the falling time t7 of ⁇ TVN). Is done. That is, the falling time t7 of the dark signal sampling control signal ⁇ TVN is the dark signal sampling time.
  • the transfer pulse ⁇ TX (1) in the first row changes to a high level, and the transfer transistor TX in the first row is turned on.
  • the transfer transistor TX in the first row is turned on, the signal charge photoelectrically converted and accumulated by the photodiode PD of the pixel 21 in the first row is transferred to the corresponding floating capacitor FD.
  • the voltage of the floating capacitor FD becomes a voltage corresponding to the transferred charge amount, and this voltage is applied to the gate electrode of the amplification transistor AMP.
  • a level including the optical information of the pixels 21 in the first row appears on the vertical signal line 24.
  • the optical signal sampling pulse (control signal) ⁇ TVS changes to the high level, and the optical signal sampling switch TVS is turned on.
  • the optical signal of the pixels 21 in the first row is accumulated in the optical signal storage capacitor CS. This operation is performed simultaneously and in parallel on the pixels 21 in each column of the first row.
  • the level of the optical signal stored in the optical signal storage capacitor CS is determined by the level of the signal on the vertical signal line 24 at the time t13 when the optical signal sampling switch TVS is turned off (that is, when ⁇ TVS falls). Is done. That is, the falling time t13 of the optical signal sampling control signal ⁇ TVS is the optical signal sampling time.
  • the output signal of the pixel 21 in the first row is sampled in the horizontal period t1-t16, and the dark signal of the pixel 21 in the first row is stored in the dark signal storage capacitor CN for each column.
  • the optical signals of the pixels 21 in the first row are stored in the optical signal storage capacitor CS.
  • the horizontal transfer switch for dark signal THN and the horizontal transfer switch for optical signal THS are connected to each vertical signal line by horizontal scanning using the horizontal scanning signal ⁇ H from the horizontal scanning circuit.
  • the dark signal horizontal signal line 26N and the optical signal are sequentially turned on for each one corresponding to 24, and the dark signal and the optical signal stored in the storage capacitors CN and CS respectively correspond to each vertical signal line 24.
  • the signal processing unit 5 obtains the difference between the outputs of the output amplifiers APS and APN using a differential amplifier or the like. Thereby, correlated double sampling (CDS) is performed, and an optical information signal from which fixed pattern noise and the like are removed is obtained as an image signal from the signal processing unit 5.
  • CDS correlated double sampling
  • the high-frequency pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH are supplied in the horizontal scanning period t1-t6, while the pulse signal ⁇ GH is supplied in the horizontal blanking period t6-t16. , ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH are stopped. While the high-frequency pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH are supplied, the DGND potential (off potential of the reset transistor RES) fluctuates to the positive side due to IR drop (potential drop due to resistance components such as wiring).
  • the floating capacitor FD (1) of the pixel 21 in the first row also moves in the same manner due to the coupling by the parasitic capacitance CRES at the gate of the reset transistor RES (see [1] in FIG. 5).
  • the DGND potential tends to return to 0 V over time, and the first row is coupled by coupling with the parasitic capacitance CRES of the gate of the reset transistor RES.
  • the potential of the floating capacitor portion FD (1) of the pixel 21 tends to be lowered to the original potential (see [2] in FIG. 5).
  • the floating capacitance portion FD (1) of the pixel 21 in the first row also decreases from the dark signal sampling time t7 to the optical signal sampling time. For this reason, the potential sampled as the optical signal (potential at time t13) is lower than the potential sampled as the dark signal (potential at time t7) (see [3] in FIG. 5). Therefore, a positive output is obtained as a result of the above-described CDS.
  • the above points are the same for the pixels 21 in the other rows, so that the entire screen becomes white.
  • the potential of the floating capacitor FD at the time of reading the current frame differs depending on the amount of light emitted from the previous frame, and the floating capacity at the time of reading the current frame of the pixel 21 that was irradiated with high brightness in the previous frame.
  • the potential of the portion FD is lower than the potential of the floating capacitor portion FD at the time of reading the current frame of the pixel 21 that was irradiated with low luminance in the previous frame (see [3] in FIG. 5). This is because the floating capacitor FD cannot be completely reset by resetting all pixels.
  • the dark signal potential of the pixel 21 that has been irradiated with low luminance in the previous frame (the potential of the floating capacitor FD (1) at time t7) is VDL
  • the optical signal of the pixel 21 that has been irradiated with low luminance in the previous frame is VDL
  • the potential (the potential of the floating capacitor FD (1) at time t13) is VSL
  • the dark signal potential of the pixel 21 (the potential of the floating capacitor FD (1) at time t7) is VDH.
  • the VSH relationship is established.
  • the potential of the floating capacitor FD is the gate potential of the amplification transistor AMP. If the selection transistor SEL is turned on and the source of the amplification transistor AMP is connected to the vertical signal line 24, a potential that has been amplified according to the amplification characteristic of the amplification transistor AMP appears on the vertical signal line 24.
  • FIG. 7 is a diagram schematically showing the relationship between the potential of the floating capacitor FD and the vertical signal line potential when the selection transistor SEL is turned on. Reflecting that the amplification transistor AMP does not have an ideal perfect linear characteristic, the relationship between the potential of the floating capacitor FD and the vertical signal line potential is not a perfect linear relationship but a non-linearity. .
  • the image as a result of the above-described CDS of the pixel 21 that has been irradiated with low luminance in the previous frame has a small degree of whitening on the entire screen, while the pixel 21 in which the previous frame has been irradiated with high luminance.
  • the image as a result of the above-described CDS of this time has a large degree of whitening on the entire screen.
  • the pixel 21 that has been irradiated with high luminance in the previous frame appears to float white relative to the surrounding pixel 21 (the pixel 21 that has been irradiated with low luminance in the previous frame), and an afterimage phenomenon occurs.
  • the present inventor has (i) reduced ⁇ VH and ⁇ VL, and (ii) this time of the pixel 21 that has been irradiated with high brightness in the previous frame.
  • the difference between the potential of the floating capacitance portion FD at the time of reading out the frame and the potential of the floating capacitance portion FD at the time of reading out the current frame of the pixel 21 that was irradiated with low luminance in the previous frame hereinafter referred to as “at the time of reading” It was found that the afterimage phenomenon can be reduced as compared with the comparative example by adopting at least one of the following.
  • the difference between ⁇ VL ′ and ⁇ VH ′ is reduced without employing (ii) (see FIG. 7), so that the afterimage phenomenon is reduced as compared with the comparative example. Can do. If (ii) is adopted, the difference between VDL and VDH and the difference between VSL and VSH are reduced, and the difference between ⁇ VL ′ and ⁇ VH ′ is reduced (see FIG. 7). Thus, the afterimage phenomenon can be reduced. If both (i) and (ii) are employed, the afterimage phenomenon can be further reduced.
  • the dummy pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH are supplied in the period t9 to t12 in the horizontal blanking period of the first row. The same applies to other horizontal periods (see [5] in FIG. 4). While the high frequency pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH are supplied, the DGND potential (the OFF potential of the reset transistor RES) fluctuates to the plus side due to the IR drop.
  • the present embodiment by supplying the dummy pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH in the period t9-t12, the above (i) is adopted as can be understood from FIG. Become. Therefore, according to the present embodiment, the afterimage phenomenon can be reduced as compared with the comparative example.
  • the dummy pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH are not limited to the period t9-t12, and may be at least part of the period t6-t13, and the same applies to other horizontal periods. However, it is preferable that the dummy pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH are stopped at signal sampling times t7 and t13 as in the present embodiment. In this case, it is possible to prevent noise components caused by the dummy pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH from being mixed into the sampled signal, thereby improving the SN ratio.
  • the length TB of the period t12-t13 from the time point t12 to the time point t13 when the pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH are stopped immediately before the sampling time point t13 (second sampling time point) is the same.
  • ⁇ VH and ⁇ VL can be further reduced, and the afterimage phenomenon can be further reduced.
  • the dummy pulse signal to be supplied may be not only all of the signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH but only one or more arbitrary signals. Further, the dummy pulse signal to be supplied is not limited to the same signal as one or more kinds of pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH among plural types of pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, ⁇ HSTR, and ⁇ RSTH. It may be a repetitive pulse signal. In these cases, the same afterimage reduction effect can be obtained.
  • the repetitive pulse signal may be supplied, for example, to a location where one or more of the pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, ⁇ HSTR, and ⁇ RSTH are supplied in the horizontal scanning circuit 23.
  • the reset pulse ⁇ RES (1) of the first row is high during the period t14-t15 in the horizontal blanking period of the first row.
  • the reset pulse ⁇ RES (1) of the first row is set to the high level in any period of the period t13 to t16. Good. Also in this case, the same afterimage reduction effect can be obtained.
  • the reset pulse ⁇ RES (1) of the first row may be set to the high level while the reset pulse ⁇ RES of the other row may be kept at the low level.
  • both (i) and (ii) are adopted, but in the present invention, only one of them may be adopted. That is, in the present embodiment, the dummy pulse signals ⁇ GH, ⁇ HCLK1, ⁇ HCLK2, and ⁇ RSTH may not be supplied during the period t9-t12, and the same may be performed in other horizontal periods. In the present embodiment, the reset pulse ⁇ RES (1) may be set to a low level during the period t14 to t15, and the same may be applied to other horizontal periods.
  • the operation described above with reference to FIG. 4 mainly relates to the readout operation performed in the still image capturing mode.
  • the continuous shooting mode the same operation as the readout operation described above is continuously performed.
  • frame readout is repeatedly performed with the mechanical shutter opened. At this time, the reading of each frame is basically performed for all rows (or thinned rows) after t1 in FIG. 4, but a so-called rolling shutter operation is performed.
  • FIG. 8 is a circuit diagram showing a schematic configuration of the solid-state imaging device 53 of the imaging apparatus according to the second embodiment of the present invention, and corresponds to FIG. FIG. 2 shows 2 ⁇ 2 pixels 21, whereas FIG. 7 shows 4 ⁇ 2 pixels (2 ⁇ 2 pixel blocks BL).
  • FIG. 8 the same or corresponding elements as those in FIG. 2 are denoted by the same reference numerals, and redundant description thereof is omitted.
  • the imaging device according to the present embodiment is different from the imaging device 1 according to the first embodiment in that a solid-state imaging device 53 shown in FIG. 8 is used instead of the solid-state imaging device 3 shown in FIG. It is.
  • the solid-state imaging device 53 is different from the solid-state imaging device 3 in that for each of two pixels 21 adjacent in the column direction, the two pixels 21 are a set of a floating capacitor FD, an amplification transistor AMP, a reset transistor RES, and a selection transistor.
  • the buffer circuit B4 is operated by DVDD and DGND.
  • FIG. 8 two pixels 21 sharing one set of the floating capacitor FD, the amplification transistor AMP, the reset transistor RES, and the selection transistor SEL are shown as a pixel block BL.
  • the photodiode PD and the transfer transistor TX of the lower pixel 21 in the pixel block BL are indicated by symbols PDA and TXA, respectively, and the photodiode PD and the transfer transistor TX of the upper pixel 21 in the pixel block BL. Are indicated by symbols PDB and TXB, respectively, to distinguish them.
  • the control signal supplied to the gate of the transfer transistor TXA is ⁇ TXA
  • the control signal supplied to the gate electrode of the transfer transistor TXB is ⁇ TXB to distinguish them.
  • n and the like indicate a pixel row
  • One row of the pixel block BL corresponds to two rows of the pixels 21.
  • FIG. 9 is a diagram illustrating operation periods sequentially performed in the imaging apparatus according to the second embodiment of the present invention.
  • FIG. 10 is a timing chart showing the all-pixel reset period, the exposure period, and the readout period (one horizontal period) of the pixel 21 below the pixel block BL in the first row in FIG.
  • FIG. 11 is a timing chart showing a readout period (one horizontal period) of the pixel 21 on the upper side of the pixel block BL in the first row in FIG. 9 and 11, the same or corresponding elements as those in FIG. 4 are denoted by the same reference numerals, and redundant description thereof is omitted.
  • a mechanical shutter (not shown) is opened for a predetermined exposure period, and charges are accumulated in the photodiodes PDA and PDB of each pixel 21.
  • the readout period of the pixel 21 below the pixel block BL in the first row one horizontal period
  • the readout period of the pixel 21 below the pixel block BL in the first row (1 horizontal period)
  • the readout period of the pixel 21 below the pixel block BL in the second row (1 horizontal period) are sequentially performed, and the same readout period is sequentially performed for the pixel blocks in the third row.
  • in the all-pixel reset period instead of setting ⁇ TX of all the pixel rows to the high level in the first embodiment, ⁇ TXA, ⁇ TXB is set to the high level.
  • the same reference numerals t1 to t16 are respectively attached to the time points corresponding to the time points t1 to t16 in FIG.
  • the end time t16 of the readout period of the pixel 21 below the elementary block BL in the first row is the same as the start time t1 ′ of the readout period of the pixel 21 above the elementary block BL in the first row. It is time.
  • ⁇ TXA (1) is set to the high level during the period t8-t10 during the readout period of the pixel 21 below the elementary block BL in the first row.
  • ⁇ TXB (1) is kept low. Further, as shown in FIG. 11, in the period t8′-t10 ′ during the readout period of the pixel 21 on the upper side of the element block BL in the first row, ⁇ TXA (1) is kept at the low level. Therefore, ⁇ TXB (1) is set to the high level.
  • the same advantages as those in the first embodiment can be obtained.
  • the two pixels 21 share one set of the floating capacitor FD, the amplification transistor AMP, the reset transistor RES, and the selection transistor SEL.
  • the predetermined number of pixels 21 is a set of floating capacitor FD, amplification transistor AMP, reset transistor RES, and selection transistor. You may make it share SEL.

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Abstract

　撮像装置は、複数の画素と、垂直駆動部と、垂直信号線と、各垂直信号線の信号に応じた信号をサンプリング制御信号に従ってサンプリングして保持するとともに、水平駆動信号に従って水平信号線へ供給するサンプルホールド部と、前記サンプルホールド部に水平駆動信号を供給する水平駆動部と、サンプルホールド部から水平信号線への信号の読み出しに関与する複数種のパルス信号を供給する水平駆動制御部と、を備える。前記水平駆動制御部は、各水平ブランキング期間の開始時点ｔ６から、前記サンプリング制御信号により定まる最後の信号サンプリング時点ｔ１３までの期間中の、少なくとも一部の期間ｔ９－ｔ１２において、ダミーパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨを水平駆動部に供給する。

Description

撮像装置
　本発明は、撮像装置に関する。
　例えば、下記特許文献１に開示された固体撮像素子では、２次元に配置された複数の画素が、光電変換部、前記光電変換部から転送された電荷を電圧に変換する電荷電圧変換部、前記光電変換部から前記電荷電圧変換部に電荷を転送する転送部、前記電荷電圧変換部の電圧に応じた信号を出力する増幅部、及び、前記電荷電圧変換部の電圧をリセットするリセット部をそれぞれ有している。
　このような固体撮像素子では、２次元に配置された複数の画素に対して、画素行毎に、当該画素を駆動する複数種の駆動信号（例えば、転送部をオンオフする２値の信号、リセット部をオンオフする２値の信号）を供給する垂直走査回路を備えている（例えば、下記特許文献１）。この垂直走査回路は、一般的に、シフトレジスタ及びその他のデジタル回路と、それらの回路によって得た信号を必要な駆動能力等を持つ信号に変換して前記駆動信号として出力するバッファ回路等の出力回路と、を有している。
　また、このような固体撮像素子では、複数の画素の各列に対応して設けられ、対応する列の画素の出力信号が供給される垂直信号線と、前記各垂直信号線の信号に応じた信号をサンプリング制御信号に従ってサンプリングして保持するとともに、当該保持された信号を水平走査信号に従って水平信号線へ供給するサンプルホールド部と、前記サンプルホールド部に前記水平走査信号を供給する水平走査部と、を備えている。
　このような固体撮像素子を用いた撮像装置では、前記固体撮像素子を制御する制御部として、前記サンプルホールド部から前記水平信号線への信号の読み出しに関与する複数種のパルス信号を供給する水平駆動制御部を有する制御部が用いられている。
特開平１１－１２２５３２号公報
　しかしながら、前述したような従来の撮像装置では、前回の撮影画像が高輝度の被写体であった場合に、次回の撮影画像に前回の被写体像が写り込んでしまう残像現象が発生することがあった。
　本発明は、このような事情に鑑みてなされたもので、残像現象を低減することができる撮像装置を提供することを目的とする。
　前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による撮像装置は、光電変換部、前記光電変換部から転送された電荷を電圧に変換する電荷電圧変換部、前記光電変換部から前記電荷電圧変換部に電荷を転送する転送部、前記電荷電圧変換部の電圧に応じた画素信号を出力する増幅部、及び、前記電荷電圧変換部の電圧をリセットするリセット部をそれぞれが有し、２次元に配置された複数の画素と、前記複数の画素に対して当該画素を駆動させる駆動信号を供給する垂直駆動部と、前記複数の画素の各列に対応して設けられ、前記画素信号が供給される垂直信号線と、前記各垂直信号線に供給された前記画素信号をサンプリング制御信号に従ってサンプリングして保持するとともに、水平駆動信号に従って水平信号線へ供給するサンプルホールド部と、前記サンプルホールド部に前記水平駆動信号を供給する水平駆動部と、前記サンプルホールド部から前記水平信号線への前記画素信号の読み出しに関与する複数種のパルス信号を供給する水平駆動制御部と、を備えたものである。そして、前記垂直駆動部のうち、前記リセット部を制御する回路は、前記水平駆動部と同じ電源で作動される。前記水平駆動制御部は、各水平読み出し期間において、前記複数種のパルス信号を前記水平駆動部に供給する。前記水平駆動制御部は、各水平ブランキング期間の開始時点から、前記サンプリング制御信号により定まる信号サンプリング時点のうち当該水平ブランキング期間における最後の信号サンプリング時点までの期間中の、少なくとも一部の期間において、ダミーパルス信号を前記水平駆動部に供給する。
　第２の態様による撮像装置は、前記第１の態様において、前記ダミーパルス信号は、前記複数種のパルス信号のうちの１種以上のパルス信号と同じ信号であるものである。
　第３の態様による撮像装置は、前記第２の態様において、前記１種以上のパルス信号は、前記水平駆動部に供給され前記水平駆動部に前記水平駆動信号を生成させるための少なくとも１種のパルス信号を含むものである。
　第４の態様による撮像装置は、前記第３の態様において、前記水平駆動部はシフトレジスタ部を含み、前記少なくとも１種のパルス信号は、前記シフトレジスタ部を駆動する駆動クロック信号を含むものである。
　第５の態様による撮像装置は、前記第１乃至第４のいずれかの態様において、前記水平駆動制御部は、前記信号サンプリング時点において、前記ダミーパルス信号を停止させるものである。
　第６の態様による撮像装置は、前記第１乃至第５のいずれかの態様において、前記各水平ブランキング期間における前記信号サンプリング時点は、前記画素で光電変換された光情報を含む光信号をサンプリングする第２のサンプリング時点、及び、前記光信号から差し引くべきノイズ成分を含む差分用信号をサンプリングする第１のサンプリング時点とを含み、各水平ブランキング期間における前記第１のサンプリング時点の直前に前記１種以上のパルス信号及び前記ダミーパルス信号のいずれかが停止された時点から当該水平ブランキング期間における前記第１のサンプリング時点までの期間の長さと、各水平ブランキング期間における前記第２のサンプリング時点の直前に前記１種以上のパルス信号及び前記ダミーパルス信号のいずれかが停止された時点から前記第２のサンプリング時点までの期間の長さとが、同一であるものである。
　第７の態様による撮像装置は、前記第１乃至第６のいずれかの態様において、前記垂直駆動部は、前記各水平ブランキング期間において、当該水平ブランキング期間における最後の信号サンプリング時点から当該水平ブランキング期間の終了時点までの期間のうちの少なくとも一部の期間において、前記リセット部にリセット動作を行わせるように、前記リセット部を制御する駆動信号を、前記リセット部に供給するものである。
　第８の態様による撮像装置は、光電変換部、前記光電変換部から転送された電荷を電圧に変換する電荷電圧変換部、前記光電変換部から前記電荷電圧変換部に電荷を転送する転送部、前記電荷電圧変換部の電圧に応じた画素信号を出力する増幅部、及び、前記電荷電圧変換部の電圧をリセットするリセット部をそれぞれが有し、２次元に配置された複数の画素と、前記複数の画素に対して当該画素を駆動させる駆動信号を供給する垂直駆動部と、前記複数の画素の各列に対応して設けられ、前記画素信号が供給される垂直信号線と、前記各垂直信号線の信号に応じた前記画素信号をサンプリング制御信号に従ってサンプリングして保持するとともに、当該保持された信号を水平駆動信号に従って水平信号線へ供給するサンプルホールド部と、を備えたものである。そして、この撮像装置では、前記垂直駆動部は、前記各水平ブランキング期間において、当該水平ブランキング期間における最後の信号サンプリング時点から当該水平ブランキング期間の終了時点までの期間のうちの少なくとも一部の期間において、前記リセット部にリセット動作を行わせるように、前記リセット部を制御する駆動信号を、前記リセット部に供給する。
　第９の態様による撮像装置は、前記第８の態様において、前記サンプルホールド部に前記水平駆動信号を供給する水平駆動部と、前記サンプルホールド部から前記水平信号線への信号の読み出しに関与する複数種のパルス信号を供給する水平駆動制御部と、を備えたものである。そして、前記垂直駆動部のうち、前記リセット部を制御する回路は、前記水平駆動部と同じ電源で作動されるものである。
　第１０の態様による撮像装置は、前記第１乃至第９のいずれかの態様において、前記複数の画素は、前記光電変換部が列方向に順次並んだ２以上の所定数の画素毎に、前記電荷電圧変換部、前記増幅部及び前記リセット部を共有したものである。
本発明の第１の実施の形態による撮像装置を示す概略ブロック図である。 図１中の固体撮像素子の概略構成を示す回路図である。 図１中の１つの画素の寄生容量等を示す回路図である。 本発明の第１の実施の形態による撮像装置の動作を示すタイミングチャートである。 比較例による撮像装置の動作を示すタイミングチャートである。 図４に示すタイミングチャートの一部を時間的に拡大して示すタイミングチャートである。 フローティング容量部の電位と垂直信号線の電位との関係を模式的に示す図である。 本発明の第２の実施の形態による撮像装置の固体撮像素子の概略構成を示す回路図である。 本発明の第２の実施の形態による撮像装置において順次行われる各動作期間を示す図である。 図９中の全画素リセット期間、露光期間、及び、１行目の画素ブロックの下側の画素の読み出し期間を示すタイミングチャートである。 図９中の１行目の画素ブロックの上側の画素の読み出し期間を示すタイミングチャートである。
　以下、本発明による撮像装置について、図面を参照して説明する。
　［第１の実施の形態］
　図１は、本発明の第１の実施の形態による撮像装置１を示す概略ブロック図である。本実施の形態による撮像装置１は、電子カメラとして構成されている。
　図１は、本実施の形態による撮像装置１には、撮影レンズ２が装着される。この撮影レンズ２は、レンズ制御部２ａによってフォーカスや絞りが駆動される。この撮影レンズ２の像空間には、固体撮像素子３の撮像面が配置される。
　固体撮像素子３は、撮像制御部４から出力される制御信号によって駆動され、信号を出力する。固体撮像素子３から出力される信号は、信号処理部５、及びＡ／Ｄ変換部６を介して処理された後、メモリ７に一旦蓄積される。メモリ７は、バス８に接続される。バス８には、レンズ制御部２ａ、撮像制御部４、マイクロプロセッサ９、焦点演算部１０、記録部１１、画像圧縮部１２及び画像処理部１３なども接続される。マイクロプロセッサ９には、レリーズ釦などの操作部９ａが接続される。また、上記の記録部１１には記録媒体１１ａが着脱自在に装着される。
　撮像制御部４は、図面には示していないがタイミングジェネレータ等で構成され、固体撮像素子３の垂直走査回路２２（図２参照）及び水平走査回路２３（図２参照）等に後述する制御信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＨＳＴＲ，φＲＳＴＨ，φＶＣＬＫ１，φＶＣＬＫ２，φＶＳＴＲ，φＴＶＳ，φＴＶＮなどを供給して、固体撮像素子３を制御する。
　図２は、図１中の固体撮像素子３の概略構成を示す回路図である。
　本実施の形態では、固体撮像素子３は、一般的なＣＭＯＳ型固体撮像素子と同様に、２次元状に配置された複数の画素２１（図１では、２×２個の画素２１のみを示す。）と、垂直走査回路（垂直駆動部）２２と、水平走査回路（水平駆動部）２３と、画素２１の各列に対応して設けられ対応する列の画素２１の出力信号（画素信号）が供給される垂直信号線２４と、各垂直信号線２４に接続された定電流源２５とを有している。なお、画素２１の数が限定されるものではないことは、言うまでもない。
　各画素２１は、一般的なＣＭＯＳ型固体撮像素子と同様に、入射光に応じた電荷を生成し蓄積する光電変換部としてのフォトダイオードＰＤと、フォトダイオードＰＤから転送された電荷を電圧に変換する電荷電圧変換部としてのフローティング容量部ＦＤと、フォトダイオードＰＤからフローティング容量部ＦＤに電荷を転送する電荷転送部としての転送トランジスタＴＸと、フローティング容量部ＦＤの電圧に応じた画素信号を出力する増幅部としての増幅トランジスタＡＭＰと、フローティング容量部ＦＤの電圧をリセットするリセット部としてのリセットトランジスタＲＥＳと、当該画素２１を選択するための選択部としての選択トランジスタＳＥＬとを有し、図２に示すように接続されている。なお、本実施の形態では、画素２１のトランジスタＡＭＰ，ＴＸ，ＲＥＳ，ＳＥＬは、全てｎＭＯＳトランジスタである。各画素２１は第１の電源により作動するようになっており、各増幅トランジスタＡＭＰも前記第１の電源により作動するようになっている。図２において、ＡＶＤＤは前記第１の電源の電源電位、ＡＧＮＤは前記第１の電源のグランド電位である。
　実際には、図３に示すように、各画素２１において、フローティング容量部ＦＤ（増幅トランジスタＡＭＰのゲート）と駆動信号φＲＥＳの駆動信号線との間には、寄生容量ＣＲＥＳが存在する。図３は、図１中の１つの画素２１の寄生容量ＣＲＥＳ等を示す回路図である。
　再び図２を参照すると、転送トランジスタＴＸのゲートは、画素行毎に、垂直走査回路２２からの転送駆動信号φＴＸを導く駆動信号線に、接続されている。リセットトランジスタＲＥＳのゲートは、画素行毎に、垂直走査回路２２からの駆動信号φＲＥＳを導く駆動信号線に、接続されている。選択トランジスタＳＥＬのゲートは、画素行毎に、垂直走査回路２２からの駆動信号φＳＥＬを導く駆動信号線に、接続されている。
　フォトダイオードＰＤは、入射光の光量（被写体光）に応じて信号電荷を生成する。転送トランジスタＴＸは、転送パルス（駆動信号）φＴＸのハイレベル期間にオンし、フォトダイオードＰＤに蓄積された信号電荷をフローティング容量部ＦＤに転送する。リセットトランジスタＲＥＳは、リセットパルス（駆動信号）φＲＥＳのハイレベル期間にオンし、フローティング容量部ＦＤをリセットする。
　増幅トランジスタＡＭＰは、そのドレインが前記第１の電源の電源電位ＡＶＤＤに接続され、そのゲートがフローティング容量部ＦＤに接続され、そのソースが選択トランジスタＳＥＬのドレインに接続され、定電流源２５を構成し各垂直信号線２４に対応して設けられたトランジスタＴＤを負荷とするソースフォロア回路を構成している。各トランジスタＴＤのドレインは各垂直信号線２４に接続され、各トランジスタＴＤのソースは前記第１の電源のグランド電位ＡＧＮＤに接続されている。各トランジスタＴＤのゲートは共通に接続され、そこには、前記第１の電源の電源電位ＡＶＤＤとグランド電位ＡＧＮＤとの間に接続された抵抗ＲＬ及びトランジスタＴＳからなる定電流設定回路によって得た一定電圧が、与えられている。これにより、定電流源２５は、垂直信号線２４に対応する画素２１の選択トランジスタＳＥＬがオンされたときに、当該垂直信号線２４に電流を流す。この電流は、当該画素２１の増幅トランジスタＡＭＰのソースフォロアバイアス電流である。
　増幅トランジスタＡＭＰは、フローティング容量部ＦＤの電圧値に応じて、選択トランジスタＳＥＬを介して垂直信号線２４に電圧を出力する。選択トランジスタＳＥＬは、選択パルス（駆動信号）φＳＥＬのハイレベル期間にオンし、増幅トランジスタＡＭＰのソースを垂直信号線２４に接続する。
　垂直走査回路２２は、撮像制御部４からのそれぞれパルス信号からなる垂直駆動制御信号としての、２相の垂直駆動クロック信号φＶＣＬＫ１，φＶＣＬＫ２及び垂直スタートパルス信号φＶＳＴＲを受けて、画素２１の行毎に、選択パルスφＳＥＬ、リセットパルスφＲＥＳ及び転送パルスφＴＸをそれぞれ出力する。図２において、ｎは、ｎ行目の画素の信号であることを示している。本実施の形態では、垂直走査回路２２は、信号生成回路３０と、バッファ回路Ｂ１～Ｂ３とから構成されている。信号生成回路３０は、シフトレジスタ及びその他のデジタル回路を含んでおり、撮像制御部４からの前記垂直駆動制御信号を受けて、画素行毎に、選択パルスφＳＥＬ、リセットパルスφＲＥＳ及び転送パルスφＴＸにそれぞれ対応する信号を生成する。したがって、信号生成回路３０には、垂直走査回路２２におけるバッファ回路Ｂ１～Ｂ３以外のデジタル回路が全て含まれている。バッファ回路Ｂ１～Ｂ３は、画素行毎に設けられている。各バッファ回路Ｂ１は、各画素行に対応するもの毎に、リセットパルスφＲＥＳに対応する信号生成回路３０からの信号を必要な駆動能力等を持つリセットパルスφＲＥＳに変換して、これを出力する。各バッファ回路Ｂ２は、各画素行に対応するもの毎に、転送パルスφＴＸに対応する信号生成回路３０からの信号を必要な駆動能力等を持つ転送パルスφＴＸに変換して、これを出力する。各バッファ回路Ｂ３は、各画素行に対応するもの毎に、選択パルスφＳＥＬに対応する信号生成回路３０からの信号を必要な駆動能力等を持つ選択パルスφＳＥＬに変換して、これを出力する。本実施の形態では、バッファ回路Ｂ１～Ｂ３が、画素２１を駆動する３種類の駆動信号φＲＥＳ，φＴＸ，φＳＥＬを出力する駆動出力回路を構成している。
　本実施の形態では、垂直走査回路２２の信号生成回路３０及びバッファ回路Ｂ１～Ｂ３は、前記第１の電源（グランド電位ＡＧＮＤ及び電源電位ＡＶＤＤ）とは異なる別系統の第２の電源により作動するようになっている。図２において、ＤＶＤＤは前記第２の電源の電源電位、ＤＧＮＤは前記第２の電源のグランド電位である。
　水平走査回路２３は、撮像制御部４からのそれぞれパルス信号からなる水平駆動制御信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＨＳＴＲを受けて、列毎に水平走査信号（水平駆動信号）φＨを出力する。図２において、ｍは、ｍ列目の画素の信号であることを示している。本実施の形態では、水平走査回路２３は、撮像制御部４から２相の水平駆動クロック信号φＨＣＬＫ１，φＨＣＬＫ２及び水平スタートパルス信号φＨＳＴＲを受けて駆動されるシフトレジスタ部３１と、各列毎に設けられたアンドゲート３２で構成され撮像制御部４からのゲート制御信号φＧＨに従ってシフトレジスタ部３１の各段の出力信号をゲートすることで、水平走査信号φＨを生成するゲート部３３と、を有している。各アンドゲート３２の一方の入力端子は共通に接続され、そこにゲート制御信号φＧＨが入力される。各アンドゲート３２の他方の入力端子には、それぞれシフトレジスタ部３１の各段の出力信号が入力される。ゲート制御信号φＧＨは、水平走査信号φＨのパルス幅等を設定するためのパルス信号である。各アンドゲート３２の出力端子から、各列の水平走査信号φＨが出力される。以上の説明からわかるように、水平駆動制御信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＨＳＴＲは、水平走査回路２３に供給され水平走査回路２３に水平走査信号φＨを生成させるためパルス信号となっている。
　水平走査回路２３は、垂直走査回路２２と同じく、前記第２の電源（グランド電位ＤＧＮＤ及び電源電位ＤＶＤＤ）により作動するようになっている。
　また、この固体撮像素子３は、各垂直信号線２４の信号に応じた信号をサンプリング制御信号φＴＶＮ，φＴＶＳに従ってサンプリングして保持するとともに、当該保持された信号を水平走査信号φＨに従って水平信号線２６Ｎ，２６Ｓへ供給するサンプルホールド部２７を、備えている。本実施の形態では、サンプルホールド部２７は、各垂直信号線２４に対応して設けられた光信号用蓄積容量ＣＳ及び暗信号用蓄積容量ＣＮと、画素２１で光電変換された光情報を含む光信号を光信号用サンプリング制御信号φＴＶＳに従って光信号用蓄積容量ＣＳに蓄積させる光信号用サンプリングスイッチＴＶＳと、前記光信号から差し引くべきノイズ成分を含む差分用信号してのいわゆる暗信号を暗信号用サンプリング制御信号φＴＶＮに従って暗信号用蓄積容量ＣＮに蓄積させる暗信号用サンプリングスイッチＴＶＮと、光信号用蓄積容量ＣＳに蓄積された光信号を水平走査信号φＨに従って光信号用水平信号線２６Ｓに供給する光信号用水平転送スイッチＴＨＳと、暗信号用蓄積容量ＣＮに蓄積された暗信号を水平走査信号φＨに従って暗信号用水平信号線２６Ｎに供給する暗信号用水平転送スイッチＴＨＮとを有している。水平信号線２６Ｓ，２６Ｎには、出力アンプＡＰＳ，ＡＰＮがそれぞれ接続されている。本実施の形態では、スイッチＴＶＳ，ＴＶＮ，ＴＨＳ，ＴＨＮは、全てｎＭＯＳトランジスタである。
　各光信号用サンプリングスイッチＴＶＳのゲートは共通に接続され、そこには撮像制御部４から光信号用サンプリング制御信号φＴＶＳが供給される。光信号用サンプリング制御信号φＴＶＳに応じて光信号用サンプリングスイッチＴＶＳがオンすると、垂直信号線２４の光信号が、対応する光信号用蓄積容量ＣＳに蓄積される。そして、光信号用サンプリングスイッチＴＶＳがオフする時点（すなわち、φＴＶＳの立ち下がり時点）での垂直信号線２４の信号のレベルによって、光信号用蓄積容量ＣＳに蓄積される光信号のレベルが決定される。すなわち、光信号用サンプリング制御信号φＴＶＳの立ち下がり時点が光信号のサンプリング時点となる。
　各暗信号用サンプリングスイッチＴＶＮのゲートは共通に接続され、そこには撮像制御部４から暗信号用サンプリング制御信号φＴＶＮが供給される。暗信号用サンプリング制御信号φＴＶＮに応じて暗信号用サンプリングスイッチＴＶＮがオンすると、垂直信号線２４の暗信号が、対応する暗信号用蓄積容量ＣＮに蓄積される。そして、暗信号用サンプリングスイッチＴＶＮがオフする時点（すなわち、φＴＶＮの立ち下がり時点）での垂直信号線２４の信号のレベルによって、暗信号用蓄積容量ＣＮに蓄積される暗信号のレベルが決定される。すなわち、暗信号用サンプリング制御信号φＴＶＮの立ち下がり時点が暗信号のサンプリング時点となる。
　各列毎に、光信号用水平転送スイッチＴＨＳ及び暗信号用水平転送スイッチＴＨＮのゲートが共通に接続され、そこには水平走査回路２３から対応する列の水平走査信号φＨが供給される。各列の水平走査信号φＨに応じて、各列の水平転送スイッチＴＨＳ，ＴＨＮがオンすると、対応する列の光信号用蓄積容量ＣＳ及び暗信号用蓄積容量ＣＮにそれぞれ蓄積されていた光信号及び暗信号が、光信号用水平信号線２６Ｓ及び暗信号用水平信号線２６Ｎにそれぞれ出力され、それぞれ出力アンプＡＰＳ，ＡＰＮを介して、図１中の信号処理部５へ出力される。出力アンプＡＰＳ，ＡＰＮは、前記第１の電源（グランド電位ＡＧＮＤ及び電源電位ＡＶＤＤ）により作動するようになっている。
　さらに、この固体撮像素子３は、水平信号線２６Ｓ，２６Ｎをそれぞれ水平線リセット制御信号φＲＳＴＨに従って所定電位ＶＲＥＦにリセットするための水平線リセットトランジスタＲＳＴＳ，ＲＳＴＮを、有している。本実施の形態では、水平線リセットトランジスタＲＳＴＳ，ＲＳＴＮは、全てｎＭＯＳトランジスタである。水平線リセットトランジスタＲＳＴＳ，ＲＳＴＮのゲートが共通に接続され、そこには撮像制御部４から水平線リセット制御信号φＲＳＴＨが供給される。水平線リセット制御信号φＲＳＴＨに応じて、水平線リセットトランジスタＲＳＴＳ，ＲＳＴＮがオンすると、水平信号線２６Ｓ，２６Ｎがそれぞれ所定電位ＶＲＥＦにリセットされる。水平線リセット制御信号φＲＳＴＨは、水平駆動制御信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＨＳＴＲと同様に、サンプルホールド部２７から水平信号線２６Ｓ，２６Ｎへの信号の読み出しに関与するパルス信号となっている。
　図面には示していないが、信号処理部５は、出力アンプＡＰＳ，ＡＰＮの出力間の差分を、差動アンプ等によって得る。これにより相関２重サンプリングが実現され、この外部信号処理部から、画像信号として、固定パターンノイズ等が除去された光情報信号が得られる。なお、このような差分を得る差動アンプ等を固体撮像素子３に搭載してもよい。
　本実施の形態では、撮像制御部４における、サンプルホールド部２７から水平信号線２６Ｓ，２６Ｎへの信号の読み出しに関与するパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＨＳＴＲ，φＲＳＴＨを供給する機能をなす部分が、水平駆動制御部を構成している。本実施の形態では、この水平駆動制御部（すなわち、撮像制御部４）は、各水平ブランキング期間の開始時点から、サンプリング制御信号φＴＶＮ，φＴＶＳにより定まる信号サンプリング時点のうち当該水平ブランキング期間における最後の信号サンプリング時点までの期間中の、少なくとも一部の期間において、ダミーパルス信号として、複数種のパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＨＳＴＲ，φＲＳＴＨのうちの１種以上のパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨと同じ信号を、水平走査回路２３に供給するように、構成されている。この点は、図４を参照して後に詳述する。
　なお、図４及び以下の説明では、パルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨにそれぞれ対応するダミーパルス信号にも、それぞれ同じ符号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨを付す。信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨのうち、水平走査期間（水平読み出し期間）内の部分が本来のパルス信号（サンプルホールド部２７から水平信号線２６Ｓ，２６Ｎへの信号の読み出しに関与するパルス信号）である一方、水平ブランキング期間内の部分がダミーパルス信号である。
　図４は、本実施の形態による撮像装置１の読み出し動作の一例を示すタイミングチャートである。図４において、内部に×を付した四角で示す期間は、制御信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨが、高周波数で繰り返してパルス信号として発生している期間を示している。その期間中は、これらの制御信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨは、その期間の一部の期間を時間的に拡大して示すと、図６に示す波形と同一となっている。図６から理解できるように、これらの制御信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨは、同じ周波数を持っているが、パルス幅や位相は図６に示すように設定されている。なお、図面には示していないが、水平スタートパルス信号φＨＳＴＲは、ローレベルを定常状態とし、後述する各水平走査期間の開始時においてのみハイレベルのワンパルスとなるようになっている。図４において、内部に×を付した四角で示す期間以外の期間は、図面には明示していないが、制御信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨは、それぞれ停止されて、ハイレベル又はローレベルに固定されている。
　本実施の形態では、図４に示すように、全画素リセットが行われた後、メカニカルシャッタ（図示せず）が所定の露光期間だけ開かれて各画素２１のフォトダイオードＰＤの電荷蓄積層に電荷が蓄積された後、１行ずつに対応する１水平期間が順次行われていくことで、１行ずつ順次選択され、各１行について順次同じ動作が行われていく。図４は、主として、全画素リセット期間、露光期間及び１行目の画素２１に関する１水平期間が行われ、引き続いて２行目の画素２１に関する１水平期間が行われる場合の動作を示している。なお、全画素リセット期間においては、全行のリセットパルスφＲＥＳが同時に一旦ハイレベルにされるとともに、全行のφＴＸが同時に一旦ハイレベルにされる。
　これらの点は、以下に説明する図５についても同様である。図５は、本実施の形態による撮像装置１と比較される比較例による撮像装置の読み出し動作を示すタイミングチャートである。図５において、図４中の信号等と同一又は対応する信号等には同一符号を付している。
　この比較例による撮像装置が本実施の形態による撮像装置１と異なる所は、撮像制御部４の制御及び垂直走査回路２２の制御のみである。
　具体的は、本実施の形態では、１行目の水平期間の水平ブランキング期間中の期間ｔ９－ｔ１２においてダミーパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨが供給されており（図４中の［５］参照）、他の水平期間についても同様であるのに対し、この比較例では、図５に示すように、１行目の水平期間の水平ブランキング期間中の期間ｔ９－ｔ１２においても、それらのパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨが停止されたままにされ、他の水平期間についても同様である。また、本実施の形態では、１行目の水平期間の水平ブランキング期間中の期間ｔ１４－ｔ１５において、リセットパルスφＲＥＳ（１）がハイレベルにされ（図４中の［６］参照）、他の水平期間についても同様であるのに対し、この比較例では、図５に示すように、１行目の水平期間の水平ブランキング期間中の期間ｔ１４－ｔ１５においても、リセットパルスφＲＥＳ（１）がローレベルのままにされ、他の水平期間についても同様である。これらの相違に伴い、本実施の形態と比較例とでは、図４及び図５に示すように、前記第２の電源のグランド電位ＤＧＮＤとリセットパルスφＲＥＳの電位が異なる。図２及び図３から理解できるように、リセットパルスφＲＥＳのローレベルは、グランド電位ＤＧＮＤから供給される。
　本実施の形態と前記比較例との相違が以上の点のみであるので、理解を容易にするため、先に、前記比較例による撮像装置の読み出し動作について、図５を参照して説明する。
　期間ｔ１－ｔ１６は、１行目の画素２１に関する１水平期間である。そのうち、期間ｔ１－ｔ６が水平走査期間（水平読み出し期間）であり、期間ｔ６－ｔ１６が水平ブランキング期間である。この比較例では、水平走査期間ｔ１－ｔ６において、高周波数のパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨが供給される一方、水平ブランキング期間ｔ６－ｔ１６において、パルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨが停止される。
　時点ｔ１後の期間ｔ３－ｔ４において、リセットパルスφＲＥＳ（１）はハイレベルにされてリセットトランジスタＲＥＳがオンされる。一方、水平期間ｔ１－ｔ１６のうちの残りの期間ｔ１－ｔ３，ｔ４－ｔ１６においてリセットパルスφＲＥＳ（１）はローレベルにされて１行目のリセットトランジスタＲＥＳがオフされる。時点ｔ１後でかつ時点ｔ３前の時点ｔ２から始まる期間ｔ２－ｔ１６において、選択パルスφＳＥＬ（１）がハイレベルにされて１行目の選択トランジスタがオンされる。１行目の選択トランジスタＳＥＬのオンにより、１行目の増幅トランジスタＡＭＰのソースは垂直信号線２４に接続される。
　期間ｔ４－ｔ８においては、１行目の選択トランジスタＳＥＬがオンし、同時に１行目のリセットトランジスタＲＥＳがオフすることで、１行目の画素２１の増幅トランジスタＡＭＰのゲート電圧が、フローティング状態となり、１行目の画素２１のリセットレベルが垂直信号線２４に現れる。このとき、時点ｔ４後の時点ｔ５から始まり時点ｔ８の前の時点ｔ７で終わる期間ｔ５－ｔ７において、暗信号用サンプリングパルス（制御信号）φＴＶＮがハイレベルに変化し、暗信号用サンプリングスイッチＴＶＮがオンする。これにより、１行目の画素２１の暗信号が、暗信号用蓄積容量ＣＮに蓄積される。この動作は、１行目の各列の画素２１に対して同時並列に実行される。そして、暗信号用サンプリングスイッチＴＶＮがオフする時点（すなわち、φＴＶＮの立ち下がり時点ｔ７）での垂直信号線２４の信号のレベルによって、暗信号用蓄積容量ＣＮに蓄積される暗信号のレベルが決定される。すなわち、暗信号用サンプリング制御信号φＴＶＮの立ち下がり時点ｔ７が暗信号のサンプリング時点となる。
　次に、期間ｔ８－ｔ１０において、１行目の転送パルスφＴＸ（１）がハイレベルに変化し、１行目の転送トランジスタＴＸがオンする。１行目の転送トランジスタＴＸのオンにより、１行目の画素２１のフォトダイオードＰＤで光電変換され蓄積されていた信号電荷が、対応するフローティング容量部ＦＤに転送される。これによって、フローティング容量部ＦＤの電圧は転送されてきた電荷量に応じた電圧となり、この電圧が増幅トランジスタＡＭＰのゲート電極に印加される。その結果、１行目の画素２１の光情報を含んだレベルが、垂直信号線２４に現れる。このとき、期間ｔ－ｔ１０の後の期間ｔ１１－ｔ１３において、光信号用サンプリングパルス（制御信号）φＴＶＳがハイレベルに変化し、光信号用サンプリングスイッチＴＶＳがオンする。これにより、１行目の画素２１の光信号が、光信号用蓄積容量ＣＳに蓄積される。この動作は、１行目の各列の画素２１に対して同時並列に実行される。そして、光信号用サンプリングスイッチＴＶＳがオフする時点ｔ１３（すなわち、φＴＶＳの立ち下がり時点）での垂直信号線２４の信号のレベルによって、光信号用蓄積容量ＣＳに蓄積される光信号のレベルが決定される。すなわち、光信号用サンプリング制御信号φＴＶＳの立ち下がり時点ｔ１３が光信号のサンプリング時点となる。
　このようにして、水平期間ｔ１－ｔ１６において、１行目の画素２１の出力信号のサンプリングが行われ、各列毎に、暗信号用蓄積容量ＣＮには１行目の画素２１の暗信号が蓄積され、光信号用蓄積容量ＣＳには１行目の画素２１の光信号が蓄積される。
　水平期間ｔ１－ｔ１６の次の水平期間の水平走査期間において、水平走査回路２３からの水平走査信号φＨによる水平走査によって暗信号用水平転送スイッチＴＨＮ及び光信号用水平転送スイッチＴＨＳが各垂直信号線２４に対応するもの毎に順次オンされ、蓄積容量ＣＮ，ＣＳにそれぞれ蓄積されていた暗信号及び光信号が各垂直信号線２４に対応するもの毎に順次暗信号用水平信号線２６Ｎ及び光信号用水平信号線２６Ｓにそれぞれ読み出され、出力アンプＡＰＮ，ＡＰＳをそれぞれ介して信号処理部５へ出力される。信号処理部５は、出力アンプＡＰＳ，ＡＰＮの出力間の差分を、差動アンプ等によって得る。これにより、相関二重サンプリング（ＣＤＳ）が行われ、信号処理部５から、画像信号として、固定パターンノイズ等が除去された光情報信号が得られる。
　そして、時点ｔ１６以降の水平期間において、１行目に関して水平走査期間ｔ１～ｔ１６で行われたのと同様の動作が２行目について行われ、それ以降においても同様の動作を繰り返す。
　ところで、この比較例では、前述したように、水平走査期間ｔ１－ｔ６において、高周波数のパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨが供給される一方、水平ブランキング期間ｔ６－ｔ１６において、パルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨが停止される。高周波数のパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨが供給されている間は、ＩＲドロップ（配線等の抵抗成分による電位降下）によって、ＤＧＮＤ電位（リセットトランジスタＲＥＳのオフ電位）がプラス側に変動し、リセットトランジスタＲＥＳのゲートの寄生容量ＣＲＥＳによるカップリングによって、１行目の画素２１のフローティング容量部ＦＤ（１）も同様に動く（図５中の［１］参照）。
　パルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨの停止後の期間ｔ６－ｔ１６では、ＤＧＮＤ電位が時間を掛けて０Ｖに戻ろうとし、リセットトランジスタＲＥＳのゲートの寄生容量ＣＲＥＳによるカップリングによって、１行目の画素２１のフローティング容量部ＦＤ（１）の電位も同様に元の電位に下がろうとする（図５中の［２］参照）。
　したがって、暗信号のサンプリング時点ｔ７から光信号のサンプリング時点にかけて、１行目の画素２１のフローティング容量部ＦＤ（１）も下がっていく。このため、暗信号としてサンプリングした電位（時点ｔ７の電位）よりも、光信号としてサンプリングした電位（時点ｔ１３の電位）の方が低くなる（図５中の［３］参照）。よって、前述したＣＤＳの結果、プラス出力となる。以上の点は、他の行の画素２１についても同様であるので、画面全体で白浮きとなる。
　そして、前のフレームの照射光量に応じて、今回のフレームの読み出し時のフローティング容量部ＦＤの電位が異なり、前のフレームで高輝度照射であった画素２１の今回のフレームの読み出し時のフローティング容量部ＦＤの電位は、前のフレームで低輝度照射であった画素２１の今回のフレームの読み出し時のフローティング容量部ＦＤの電位よりも低くなる（図５中の［３］参照）。これは、全画素リセットでは、フローティング容量部ＦＤを完全にはリセットしきれないためである。
　したがって、前のフレームで低輝度照射であった画素２１の暗信号電位（ｔ７時点のフローティング容量部ＦＤ（１）の電位）をＶＤＬ、前のフレームで低輝度照射であった画素２１の光信号電位（ｔ１３時点のフローティング容量部ＦＤ（１）の電位）をＶＳＬ、前のフレームが高輝度照射であった画素２１の暗信号電位（ｔ７時点のフローティング容量部ＦＤ（１）の電位）をＶＤＨ、前のフレームが高輝度照射であった画素２１の光信号電位（ｔ１３時点のフローティング容量部ＦＤ（１）の電位）をＶＳＨとすると、ＶＤＬ＞ＶＳＬ、ＶＤＨ＞ＶＳＨ、ＶＤＬ＞ＶＤＨ、ＶＳＬ＞ＶＳＨの関係が成立する。
　フローティング容量部ＦＤの電位は、増幅トランジスタＡＭＰのゲート電位である。選択トランジスタＳＥＬがオンし、増幅トランジスタＡＭＰのソースが垂直信号線２４に接続されていれば、増幅トランジスタＡＭＰの増幅特性に従った増幅作用を受けた電位が垂直信号線２４に現れる。図７は、選択トランジスタＳＥＬがオンした状態におけるフローティング容量部ＦＤの電位と垂直信号線電位との関係を模式的に示す図である。増幅トランジスタＡＭＰが理想的な完全な線形特性を持っていないことを反映して、フローティング容量部ＦＤの電位と垂直信号線電位との関係は、完全な線形関係ではなく非線形性を有している。
　図７に示すように、前述したフローティング容量部ＦＤの電位ＶＤＬ，ＶＳＬ，ＶＤＨ，ＶＳＨにそれぞれ対応して、垂直信号線電位のＶＤＬ’，ＶＳＬ’，ＶＤＨ’，ＶＳＨ’が得られる。図７から、ΔＶＨ＝ΔＶＬであるとしても、前述した非線形性の影響を受けてΔＶＨ’＞ΔＶＬ’となってしまうことが理解できる。ただし、ＶＤＬ－ＶＳＬ＝ΔＶＬ、ＶＤＨ－ＶＳＨ＝ΔＶＨ、ＶＤＬ’－ＶＳＬ’＝ΔＶＬ’、ＶＤＨ’－ＶＳＨ’＝ΔＶＨ’である。
　したがって、前のフレームで低輝度照射であった画素２１の今回の前述したＣＤＳの結果としての画像は、画面全体で白浮きの度合いが小さい一方、前のフレームが高輝度照射であった画素２１の今回の前述したＣＤＳの結果としての画像は、画面全体で白浮きの度合いが大きい。その結果、前のフレームでの高輝度照射であった画素２１が周囲の画素２１（前のフレームでの低輝度照射であった画素２１）に対して白く浮いて見え、残像現象が生ずる。
　以上が、前記比較例における残像現象の発生原理である。このような残像現象の発生原理の究明の結果として、本発明者は、（i）ΔＶＨ，ΔＶＬを小さくすること、及び、（ii）前のフレームで高輝度照射であった画素２１の今回のフレームの読み出し時のフローティング容量部ＦＤの電位と、前のフレームで低輝度照射であった画素２１の今回のフレームの読み出し時のフローティング容量部ＦＤの電位との間の差（以下、「読み出し時のＦＤ電位差」と呼ぶ。）を小さくすること、の少なくとも一方を採用することで、前記比較例に比べて残像現象を低減させることができることを見出した。前記（i）を採用すれば、前記（ii）を採用しなくても、ΔＶＬ’とΔＶＨ’との差が小さくなる（図７参照）ので、前記比較例に比べて残像現象を低減させることができる。前記（ii）を採用すれば、ＶＤＬとＶＤＨとの差及びＶＳＬとＶＳＨとの差が小さくなり、ひいてはΔＶＬ’とΔＶＨ’との差が小さくなる（図７参照）ので、前記比較例に比べて残像現象を低減させることができる。前記（i），（ii）を両方とも採用すれば、より残像現象を低減させることができる。
　本実施の形態では、前述したように、前記比較例と異なり、１行目の水平期間の水平ブランキング期間中の期間ｔ９－ｔ１２においてダミーパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨが供給されており（図４中の［５］参照）、他の水平期間についても同様である。この高周波数のパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨが供給されている間は、ＩＲドロップによって、ＤＧＮＤ電位（リセットトランジスタＲＥＳのオフ電位）がプラス側に変動する。したがって、本実施の形態によれば、期間ｔ９－ｔ１２においてダミーパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨを供給することで、図４からも理解できるように、前記（i）が採用されることになる。したがって、本実施の形態によれば、前記比較例に比べて残像現象を低減させることができる。
　ダミーパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨは、期間ｔ９－ｔ１２に限定されるものではなく、期間ｔ６－ｔ１３の少なくとも一部の期間であればよく、他の水平期間についても同様である。もっとも、ダミーパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨは、本実施の形態のように、信号サンプリング時点ｔ７，ｔ１３において停止させることが好ましい。この場合、ダミーパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨにより引き起こされるノイズ成分が、サンプリングした信号に混入するのを防止することができ、これによりＳＮ比を向上させることができる。
　また、暗信号のサンプリング時点ｔ７（第１のサンプリング時点）の直前にパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨが停止された時点ｔ６から時点ｔ７までの期間ｔ６－ｔ７の長さＴＡと、光信号のサンプリング時点ｔ１３（第２のサンプリング時点）の直前にパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨが停止された時点ｔ１２から時点ｔ１３までの期間ｔ１２－ｔ１３の長さＴＢとが、同一であることが好ましい。この場合には、ΔＶＨ，ΔＶＬをより小さくすることができ、残像現象をより低減することができる。
　なお、供給するダミーパルス信号としては、信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨの全てではなく、そのうちの１つ以上の任意の信号を供給するだけでもよい。また、供給するダミーパルス信号としては、複数種のパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＨＳＴＲ，φＲＳＴＨのうちの１種以上のパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨと同じ信号に限らず、例えば、任意の繰り返しパルス信号であってもよい。これらの場合にも、同様の残像低減効果を得ることができる。なお、前記繰り返しパルス信号は、例えば、水平走査回路２３においてパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＨＳＴＲ，φＲＳＴＨのうちの１種以上のパルス信号が供給される箇所に、供給すればよい。
　また、本実施の形態では、前述したように、前記比較例と異なり、１行目の水平期間の水平ブランキング期間中の期間ｔ１４－ｔ１５において、１行目のリセットパルスφＲＥＳ（１）がハイレベルにされ（図４中の［６］参照）、他の水平期間についても同様である。したがって、本実施の形態によれば、１行目のフローティング容量部ＦＤ（１）のリセットがより完全に近づく結果、前記（ii）が採用されることになる（図４中の［７］参照）。このため、本実施の形態によれば、この点からも、前記比較例に比べて残像現象を低減させることができる。
　期間ｔ１４－ｔ１５において１行目のリセットパルスφＲＥＳ（１）がハイレベルにする代わりに、期間ｔ１３－ｔ１６のうちの少なくとも一部の任意の期間においてリセットパルスφＲＥＳ（１）がハイレベルにしてもよい。この場合にも、同様の残像低減効果を得ることができる。
　なお、期間ｔ１４－ｔ１５においては、１行目のリセットパルスφＲＥＳ（１）をハイレベルにする一方で他の行のリセットパルスφＲＥＳはローレベルのままとしてもよいが、期間ｔ１４－ｔ１５及び他の各水平期間における期間ｔ１４－ｔ１５に相当する期間においては、全行のリセットパルスφＲＥＳをハイレベルにして、全行のリセットトランジスタＲＥＳをオンにすることが好ましい。この場合、読み出し時のＦＤ電位差をより小さくして、残像現象をより低減させることができる。
　なお、本実施の形態では、前述したように、前記（i），（ii）の両方を採用しているが、本発明ではいずれか一方のみを採用してもよい。すなわち、本実施の形態において、期間ｔ９－ｔ１２においてダミーパルス信号φＧＨ，φＨＣＬＫ１，φＨＣＬＫ２，φＲＳＴＨを供給せず、他の水平期間においても同様にしてもよい。また、本実施の形態において、期間ｔ１４－ｔ１５において、リセットパルスφＲＥＳ（１）をローレベルとし、他の水平期間においても同様にしてもよい。
　先に図４を参照して説明した動作は、主に、静止画撮像モードで行われる読み出し動作に関するものである。連写撮像モードの場合、先に説明した読み出し動作と同様の動作が連続的に行われる。また、動画撮像モードにおいては、その動作開始時に全画素リセットが行われた後に、メカニカルシャッタを開いたまま、フレームの読み出しが繰り返して行われる。このとき、各フレームの読み出しは、基本的に図４中のｔ１以降の動作が全行（あるいは、間引きした行）に関して行われるが、いわゆるローリングシャッタ動作が行われる。
　［第２の実施の形態］
　図８は、本発明の第２の実施の形態による撮像装置の固体撮像素子５３の概略構成を示す回路図であり、図２に対応している。図２では２×２個の画素２１を示しているのに対し、図７では、４×２個の画素（２×２個の画素ブロックＢＬ）を示している。図８において、図２中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
　本実施の形態による撮像装置が前記第１の実施の形態による撮像装置１と異なる所は、図２に示す固体撮像素子３に代えて、図８に示す固体撮像素子５３が用いられている点である。
　固体撮像素子５３が固体撮像素子３と異なる所は、列方向に隣り合う２つの画素２１毎に、当該２つの画素２１が１組のフローティング容量部ＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有している点と、垂直走査回路２２が、図４に示すような制御信号φＳＥＬ，φＲＥＴ，φＴＸに代えて、後述する図１０及び図１１に示すような制御信号φＳＥＬ，φＲＥＴ，φＴＸＡ，φＴＸＢを出力するように構成され、それらの信号を出力するバッファ回路Ｂ１～Ｂ４を有している点のみである。バッファ回路Ｂ４は、バッファ回路Ｂ１～Ｂ３と同じく、ＤＶＤＤ及びＤＧＮＤにより作動するようになっている。
　図８では、１組のフローティング容量部ＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有する２つの画素２１を、画素ブロックＢＬとして示している。また、図８では、画素ブロックＢＬ内の下側の画素２１のフォトダイオードＰＤ及び転送トランジスタＴＸをそれぞれ符号ＰＤＡ，ＴＸＡで示し、画素ブロックＢＬ内の上側の画素２１のフォトダイオードＰＤ及び転送トランジスタＴＸをそれぞれ符号ＰＤＢ，ＴＸＢで示し、両者を区別している。また、転送トランジスタＴＸＡのゲートに供給される制御信号をφＴＸＡとし、転送トランジスタＴＸＢのゲート電極に供給される制御信号をφＴＸＢとし、両者を区別している。なお、図２ではｎ等は画素行を示しているが、図８ではｎ等は画素ブロックＢＬの行を示している。画素ブロックＢＬの１行は、画素２１の２行に相当している。
　図９は、本発明の第２の実施の形態による撮像装置において順次行われる各動作期間を示す図である。図１０は、図９中の全画素リセット期間、露光期間、及び、１行目の画素ブロックＢＬの下側の画素２１の読み出し期間（１水平期間）を示すタイミングチャートである。図１１は、図９中の１行目の画素ブロックＢＬの上側の画素２１の読み出し期間（１水平期間）を示すタイミングチャートである。図９及び図１１において、図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
　本実施の形態では、図９に示すように、全画素リセットが行われた後、メカニカルシャッタ（図示せず）が所定の露光期間だけ開かれて各画素２１のフォトダイオードＰＤＡ，ＰＤＢの電荷蓄積層に電荷が蓄積された後、１行目の画の素ブロックＢＬの下側の画素２１の読み出し期間（１水平期間）、１行目の画素ブロックＢＬの下側の画素２１の読み出し期間（１水平期間）、２行目の画の素ブロックＢＬの下側の画素２１の読み出し期間（１水平期間）、２行目の画素ブロックＢＬの下側の画素２１の読み出し期間（１水平期間）が順次行われ、更に、３行目の画素ブロックについても同様の読み出し期間が順次行われる。なお、本実施の形態では、図１０に示すように、全画素リセット期間において、前記第１の実施の形態において全画素行のφＴＸがハイレベルにされる代わりに、全画素ブロック行のφＴＸＡ，φＴＸＢがハイレベルにされる。
　図１０において、図４中の時点ｔ１～ｔ１６にそれぞれ対応する時点には同じ符号ｔ１～ｔ１６をそれぞれ付している。図１１において、図中の時点ｔ１～ｔ１６にそれぞれ対応する時点には符号ｔ１’～ｔ１６’をそれぞれ付している。１行目の画の素ブロックＢＬの下側の画素２１の読み出し期間の終了時点ｔ１６と、１行目の画の素ブロックＢＬの上側の画素２１の読み出し期間の開始時点ｔ１’とは、同一時点である。本実施の形態では、図１０に示すように、１行目の画の素ブロックＢＬの下側の画素２１の読み出し期間中の期間ｔ８－ｔ１０においては、φＴＸＡ（１）はハイレベルにされる一方で、φＴＸＢ（１）はローレベルのままにされる。また、図１１に示すように、１行目の画の素ブロックＢＬの上側の画素２１の読み出し期間中の期間ｔ８’－ｔ１０’においては、φＴＸＡ（１）はローレベルのままにされる一方で、φＴＸＢ（１）はハイレベルにされる。
　本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。なお、前記第１の実施の形態に関して説明した種々の変形と同様の変形を、本実施の形態に適用してもよい。また、本実施の形態では、列方向に隣り合う２つの画素２１毎に、当該２つの画素２１が１組のフローティング容量部ＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有しているが、本発明では、例えば、列方向に隣り合う３つ以上の所定数の画素２１毎に、当該所定数の画素２１が１組のフローティング容量部ＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有するようにしてもよい。
　以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲が、その精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物によることも可能である。
　１　撮像装置
　３，５３　固体撮像素子
　４　撮像制御部
　２１　画素
　２２　垂直走査回路
　２３　水平走査回路
　２４　垂直信号線
　２７　サンプルホールド部

Claims (10)

  1. 　光電変換部、前記光電変換部から転送された電荷を電圧に変換する電荷電圧変換部、前記光電変換部から前記電荷電圧変換部に電荷を転送する転送部、前記電荷電圧変換部の電圧に応じた画素信号を出力する増幅部、及び、前記電荷電圧変換部の電圧をリセットするリセット部をそれぞれが有し、２次元に配置された複数の画素と、
    　前記複数の画素に対して当該画素を駆動させる駆動信号を供給する垂直駆動部と、
    　前記複数の画素の各列に対応して設けられ、前記画素信号が供給される垂直信号線と、
    　前記各垂直信号線に供給された前記画素信号をサンプリング制御信号に従ってサンプリングして保持するとともに、水平駆動信号に従って水平信号線へ供給するサンプルホールド部と、
    　前記サンプルホールド部に前記水平駆動信号を供給する水平駆動部と、
    　前記サンプルホールド部から前記水平信号線への前記画素信号の読み出しに関与する複数種のパルス信号を供給する水平駆動制御部と、
    　を備え、
    　前記垂直駆動部のうち、前記リセット部を制御する回路は、前記水平駆動部と同じ電源で作動され、
    　前記水平駆動制御部は、各水平読み出し期間において、前記複数種のパルス信号を前記水平駆動部に供給し、
    　前記水平駆動制御部は、各水平ブランキング期間の開始時点から、前記サンプリング制御信号により定まる信号サンプリング時点のうち当該水平ブランキング期間における最後の信号サンプリング時点までの期間中の、少なくとも一部の期間において、ダミーパルス信号を前記水平駆動部に供給する、
    　ことを特徴とする撮像装置。
  2. 　前記ダミーパルス信号は、前記複数種のパルス信号のうちの１種以上のパルス信号と同じ信号であることを特徴とする請求項１記載の撮像装置。
  3. 　前記１種以上のパルス信号は、前記水平駆動部に供給され前記水平駆動部に前記水平駆動信号を生成させるための少なくとも１種のパルス信号を含むことを特徴とする請求項２記載の撮像装置。
  4. 　前記水平駆動部はシフトレジスタ部を含み、
    　前記少なくとも１種のパルス信号は、前記シフトレジスタ部を駆動する駆動クロック信号を含むことを特徴とする請求項３記載の撮像装置。
  5. 　前記水平駆動制御部は、前記信号サンプリング時点において、前記ダミーパルス信号を停止させることを特徴とする請求項１乃至４のいずれかに記載の撮像装置。
  6. 　前記各水平ブランキング期間における前記信号サンプリング時点は、前記画素で光電変換された光情報を含む光信号をサンプリングする第２のサンプリング時点、及び、前記光信号から差し引くべきノイズ成分を含む差分用信号をサンプリングする第１のサンプリング時点とを含み、
    　各水平ブランキング期間における前記第１のサンプリング時点の直前に前記１種以上のパルス信号及び前記ダミーパルス信号のいずれかが停止された時点から当該水平ブランキング期間における前記第１のサンプリング時点までの期間の長さと、各水平ブランキング期間における前記第２のサンプリング時点の直前に前記１種以上のパルス信号及び前記ダミーパルス信号のいずれかが停止された時点から前記第２のサンプリング時点までの期間の長さとが、同一である、
    　ことを特徴とする請求項１乃至５のいずれかに記載の撮像装置。
  7. 　前記垂直駆動部は、前記各水平ブランキング期間において、当該水平ブランキング期間における最後の信号サンプリング時点から当該水平ブランキング期間の終了時点までの期間のうちの少なくとも一部の期間において、前記リセット部にリセット動作を行わせるように、前記リセット部を制御する駆動信号を、前記リセット部に供給することを特徴とする請求項１乃至６のいずれかに記載の撮像装置。
  8. 　光電変換部、前記光電変換部から転送された電荷を電圧に変換する電荷電圧変換部、前記光電変換部から前記電荷電圧変換部に電荷を転送する転送部、前記電荷電圧変換部の電圧に応じた画素信号を出力する増幅部、及び、前記電荷電圧変換部の電圧をリセットするリセット部をそれぞれが有し、２次元に配置された複数の画素と、
    　前記複数の画素に対して当該画素を駆動させる駆動信号を供給する垂直駆動部と、
    　前記複数の画素の各列に対応して設けられ、前記画素信号が供給される垂直信号線と、
    　前記各垂直信号線の信号に応じた前記画素信号をサンプリング制御信号に従ってサンプリングして保持するとともに、当該保持された信号を水平駆動信号に従って水平信号線へ供給するサンプルホールド部と、
    　を備え、
    　前記垂直駆動部は、前記各水平ブランキング期間において、当該水平ブランキング期間における最後の信号サンプリング時点から当該水平ブランキング期間の終了時点までの期間のうちの少なくとも一部の期間において、前記リセット部にリセット動作を行わせるように、前記リセット部を制御する駆動信号を、前記リセット部に供給する、
    　ことを特徴とする撮像装置。
  9. 　前記サンプルホールド部に前記水平駆動信号を供給する水平駆動部と、
    　前記サンプルホールド部から前記水平信号線への信号の読み出しに関与する複数種のパルス信号を供給する水平駆動制御部と、
    　を備え、
    　前記垂直駆動部のうち、前記リセット部を制御する回路は、前記水平駆動部と同じ電源で作動される、
    　ことを特徴とする請求項８記載の撮像装置。
  10. 　前記複数の画素は、前記光電変換部が列方向に順次並んだ２以上の所定数の画素毎に、前記電荷電圧変換部、前記増幅部及び前記リセット部を共有したことを特徴とする請求項１乃至９のいずれかに記載の撮像装置。
     
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