WO2012018044A1 - 負荷制御装置 - Google Patents

Abstract

　ノイズ対策用のコンデンサＣ１を設置した場合であっても過電流を検出するための回路を正常に作動させることが可能な負荷制御装置を提供する。　ＦＥＴ（Ｔ１）のゲートとドレインとの間に第２のコンデンサ（Ｃ２）を設けることにより、点Ｐ１の電圧Ｖ１が減少した場合に、ＦＥＴ（Ｔ１）のゲート電流がコンデンサ（Ｃ２）側にバイパスしてＦＥＴ（Ｔ１）に流れ、ＦＥＴ（Ｔ１）のゲートに供給される電荷量が低減する。このため、ＦＥＴ（Ｔ１）のドレイン電流の増加を抑制でき、電圧Ｖ１の急激な変動を防止できる。その結果、比較器（ＣＭＰ１）が作動不能となる程度まで電圧Ｖ１が低下することを防止でき、比較器（ＣＭＰ１）が誤動作することを防止できる。

Description

負荷制御装置

　本発明は、直流電源と負荷との間に設けた電界効果トランジスタを制御して、負荷の駆動、停止を制御する負荷制御装置に関する。

　例えば、車両に搭載されるランプ、モータ等の負荷を制御する負荷制御装置は、バッテリ（直流電源）と負荷との間に、例えば電界効果トランジスタ（以下、「ＦＥＴ」という）を搭載し、該ＦＥＴのオン、オフを切り替えることにより、負荷の駆動、停止を制御する。また、負荷に過電流が流れた場合にはいち早くこれを検出して負荷に接続される回路を遮断するために、ＦＥＴのドレイン・ソース間電圧Ｖdsの増大が検出された際には、ＦＥＴをオフとする保護回路が搭載されている。

　図３は、従来における負荷制御装置が搭載された負荷駆動回路を示す図である。図示のように、この負荷駆動回路は、直流電源ＶＢ（出力電圧も同様の記号ＶＢで示す）と負荷ＲＬ（負荷及びその負荷に備わる負荷抵抗を総称して、ＲＬとする。）との間にＦＥＴ（Ｔ１；電界効果トランジスタ）が配置されており、該ＦＥＴ（Ｔ１）のオン、オフを切り替えることにより、負荷ＲＬの駆動、停止を制御する。

　ＦＥＴ（Ｔ１）のドレイン（ドレイン電極）は、電源線を経由して直流電源ＶＢのプラス極に接続され、ソース（ソース電極）は、負荷線を経由して負荷ＲＬの一端に接続され、該負荷ＲＬの他端はグランドに接続されている。なお、電源線は、直流電源ＶＢのプラス極からＦＥＴ（Ｔ１）のドレインまでの電線であり、負荷線は、ＦＥＴ（Ｔ１）のソースから負荷ＲＬまでの電線である。

　ＦＥＴ（Ｔ１）のドレイン（点Ｐ１）は、抵抗Ｒ１，Ｒ２の直列接続回路を介してグランドに接地され、各抵抗Ｒ１，Ｒ２を接続する点（Ｐ４、電圧Ｖ４）は比較器ＣＭＰ１のプラス側入力端子に接続されている。また、該比較器ＣＭＰ１のマイナス側入力端子はＦＥＴ（Ｔ１）のソース（点Ｐ２、電圧Ｖ２）に接続されている。そして、ＦＥＴ（Ｔ１）がオンとされて負荷ＲＬが駆動している場合には、電圧Ｖ２が電圧Ｖ４を上回るので比較器ＣＭＰ１の出力信号はＬレベルになる。また、負荷線が接地する等してＦＥＴ（Ｔ１）に過電流が流れ、ＦＥＴ（Ｔ１）のドレイン・ソース間電圧Ｖdsが上昇すると、ソースの電圧Ｖ２が低下するので、電圧Ｖ２が電圧Ｖ４を下回り、比較器ＣＭＰ１の出力信号がＨレベルになる。この信号は過電流判定出力信号Ｓｏｕｔとしてドライバ１１に供給される。

　ＦＥＴ（Ｔ１）のゲート（ゲート電極）は、ゲート抵抗Ｒ３を介してドライバ１１に接続され、該ドライバ１１にはチャージポンプ１２が接続されている。更に、ドライバ１１は、抵抗Ｒ４を介して直流電源ＶＢに接続されると共に、入力スイッチＳＷ１を介してグランドに接続されている。従って、入力スイッチＳＷ１がオフ（開路）のときにドライバ１１にＨレベルの信号が入力されてＦＥＴ（Ｔ１）をオフとし、反対に、入力スイッチＳＷ１がオン（閉路）のときにドライバ１１にＬレベル信号が入力されてＦＥＴ（Ｔ１）をオンとする。また、比較器ＣＭＰ１よりＨレベルの信号（過電流判定出力信号Ｓｏｕｔ）が供給された場合には、ＦＥＴ（Ｔ１）をオフとする。

　更に、ＦＥＴ（Ｔ１）のゲート・ソース間には、ソースからゲートに向く方向を順方向とするツェナーダイオードＺＤ１が設けられている。該ツェナーダイオードＺＤ１により、ゲート・ソース間の電圧が規定電圧を超えないようにしている。

　また、図３に示す電源線（直流電源ＶＢからＦＥＴ（Ｔ１）のドレインまでの電線）はインダクタンス成分を有するので、このインダクタンスをＬｗ１とする。また、負荷線（ＦＥＴ（Ｔ１）のソースから負荷ＲＬまでの電線）も同様にインダクタンス成分を有するので、このインダクタンスをＬｗ２とする。なお、電源線、負荷線の抵抗は極めて小さいので無視している。

　ここで、強電波や種々の電装品より発生する電磁ノイズに起因して負荷制御装置が誤動作することを防止するために、点Ｐ１とグランド（ＶＢのマイナス極）との間にコンデンサＣ１を設置している（例えば、特許文献１参照）。

日本国特開平６－３８３６８号公報

　次に、上記のように構成された負荷制御装置の作用について説明する。入力スイッチＳＷ１がオンとなると、ドライバ１１はチャージポンプ１２からの電圧を出力する。この電圧はＦＥＴ（Ｔ１）のゲートに印加されるので、ＦＥＴ（Ｔ１）がオンとなる。即ち、入力スイッチＳＷ１のオン、オフを切り替えることによりＦＥＴ（Ｔ１）がオン、オフ動作し、直流電源ＶＢから負荷ＲＬへの電力供給が制御される。

　入力スイッチＳＷ１がオンとされ、ＦＥＴ（Ｔ１）がオフからオンに移行する過渡状態では、ＶＢのプラス極→電源線（Ｌｗ１）→Ｐ１→Ｔ１→Ｐ２→負荷線（Ｌｗ２）→Ｐ３→ＲＬ→グランド→ＶＢのマイナス極、の経路で電流Ｉ１（図中、実線で示す）が流れる。

　この電流Ｉ１はＦＥＴ（Ｔ１）がオンとされるとゼロから増加を始め、電源電圧ＶＢを負荷ＲＬの抵抗値で除した電流値まで上昇する。この過程で、電流Ｉ１の増加により増加勾配に比例した逆起電力がインダクタンスＬｗ１及びＬｗ２に発生する。インダクタンスＬｗ１に発生する逆起電力は、ドレインの電圧Ｖ１を押し下げるので、該電圧Ｖ１が低下する。このため、コンデンサＣ１に充電されている電圧が放電する。

　コンデンサＣ１の放電電流Ｉ２（図中破線で示す）は、Ｃ１プラス端子→Ｐ１→Ｔ１→Ｐ２→負荷線（Ｌｗ２）→Ｐ３→ＲＬ→グランド→Ｃ１マイナス端子の経路を流れ、負荷線のインダクタンスＬｗ２に逆起電力を発生させる。この際、電源線にはコンデンサＣ１の放電電流Ｉ２は流れないので、インダクタンスＬｗ１には、コンデンサＣ１の放電電流Ｉ２による逆起電力が発生しない。

　コンデンサＣ１の放電電流Ｉ２が増加しているときは、この放電電流Ｉ２により点Ｐ２の電圧Ｖ２を押し上げるが、放電電流Ｉ２が増加勾配から減少勾配に転じると、この放電電流Ｉ２により、電圧Ｖ２を押し下げる向きの逆起電力が発生する。

　仮に、コンデンサＣ１が存在しなければ（即ち、放電電流Ｉ２に起因する逆起電力が発生しなければ）、電圧Ｖ１は、電圧Ｖ２と一致したとき最低となり、その電圧は電源電圧ＶＢと点Ｐ３との間に生じる電圧を、インダクタンスＬｗ１とＬｗ２で分圧した電圧となる。即ち、コンデンサＣ１が存在しなければ、電圧Ｖ１の最低値は次の（１）式で示される。

　（Ｖ１の最低電圧）＝（ＶＢ－Ｖ３）＊Ｌｗ２／（Ｌｗ１＋Ｌｗ２）＋Ｖ３　…（１）
　インダクタンスＬｗ１に対して、インダクタンスＬｗ２が相対的に小さい場合、即ち、電源線長に対して負荷線長が相対的に短い場合には（１）式のＶ１の最低電圧が小さくなる。

　これに対して、コンデンサＣ１が存在すると、電圧Ｖ１と電圧Ｖ２が一致した後も、コンデンサＣ１の放電電流Ｉ２が流れ続けるので、電圧Ｖ１の減少が継続され、該電圧Ｖ１の最低電圧は（１）式で示される電圧よりも、更に低下することになる。電圧Ｖ１の低下量が大きくなると、以下の課題が生じる。

　すなわち、比較器ＣＭＰ１の入力端子電圧は電圧Ｖ１の大きさに依存するので、電圧Ｖ１が低下すると、これに伴って比較器ＣＭＰ１の入力端子電圧が低下する。比較器ＣＭＰ１の入力端子電圧における同相入力範囲の下限値は２Ｖ近辺にあり、この下限値を下回る入力電圧になると比較器ＣＭＰ１は機能しなくなる。この場合には、比較器ＣＭＰ１の出力が不定となり、過電流状態でなくても比較器ＣＭＰ１のばらつきによっては過電流状態を示す出力を出力するという異常状態が発生する。その結果、過電流が発生していない場合にＦＥＴ（Ｔ１）が誤遮断するという事象が発生する。

　以下、具体的な電圧、電流の変化についてのシュミレーション結果を、図４、図５（ａ）、図５（ｂ）に示す特性図を参照して説明する。図４は、図３に示す回路でノイズ対策用のコンデンサＣ１を設けない場合の、各電圧、電流波形の変化を示す特性図である。ここで、図３に示した各回路定数を、以下のように設定している。即ち、電源電圧ＶＢ＝１２Ｖ、Ｌｗ１＝２．５μＨ（電源線長２．５ｍに相当）、ＦＥＴ（Ｔ１）のオン抵抗（飽和値）＝３．５ｍΩ、Ｌｗ２＝２μＨ（負荷線長２ｍに相当）、負荷抵抗ＲＬ＝２Ω、チャージポンプ電圧＝ＶＢ＋１５Ｖ、ゲート抵抗Ｒ３＝１．５ｋΩ、Ｃ１＝０．１μＦ、としている。

　図４では、横軸（Ｘ軸）は時間軸を示し、３つの縦軸（Ｙ１、Ｙ２、Ｙ３）は電圧座標と２種類の電流座標を示している。縦軸Ｙ１は電圧座標であり、Ｖ１、ＦＥＴ（Ｔ１）のゲート電圧ＶＧ、Ｖ２、Ｖ３、ＶＢの座標を示し、縦軸Ｙ２は電流座標であり、大きな電流である電源線電流Ｉ１、及びＦＥＴ（Ｔ１）のドレイン電流ＩＤの座標を示している。縦軸Ｙ３は小電流であるＦＥＴ（Ｔ１）のゲート電流ＩＧの座標を示している。また、縦軸Ｙ１は上向きがプラス電圧を示し、縦軸Ｙ２は下向きがプラス電流で、縦軸Ｙ３は上向きがプラス電流を示している。

　いま、横軸の時刻２．２００［ｍsec］で入力スイッチＳＷ１がオンとされると、ＦＥＴ（Ｔ１）のゲート電圧ＶＧが上昇し、ゲート電流ＩＧが急速に増大する。そして、時刻２．２００９［ｍsec］から電圧Ｖ１が低下し始め、且つ、電圧Ｖ２が上昇し始める。同時に電源線電流Ｉ１、及びＦＥＴ（Ｔ１）のドレイン電流ＩＤが流れ始める。電源線電流Ｉ１とドレイン電流ＩＤは一致している。時刻２．２０１５［ｍsec］で電圧Ｖ１と電圧Ｖ２が一致し、電圧Ｖ１は最低値（６．４７Ｖ）となり、その後、電圧Ｖ１，Ｖ２が揃って上昇する。以下では、電圧Ｖ１と電圧Ｖ２の波形が一致する波形上の点を“Ａ点”とする。

　また、電圧Ｖ３は、ＦＥＴ（Ｔ１）のドレイン電流ＩＤが負荷ＲＬに流れて発生する電圧降下であるので、ドレイン電流ＩＤに比例した大きさとなる。Ａ点以降の電圧Ｖ１と電圧Ｖ２の波形は、電源電圧ＶＢと電圧Ｖ３の差電圧を、インダクタンスＬｗ１とＬｗ２で分圧した電圧となる。そして、電圧Ｖ１が低下を始めた直後における電圧Ｖ１と電圧Ｖ２の間隔が縮小することが、電圧Ｖ１を低下させる要因となり、電圧Ｖ３が増加することが、電圧Ｖ１を押し上げる要因となっていることが判る。また、電圧Ｖ１と電圧Ｖ２がＡ点に達したときには、電圧Ｖ１を低下させる要因が消滅するので、Ａ点が電圧Ｖ１の最低値となる。

　上記のことから、ノイズ対策用のコンデンサＣ１を設けない場合には、電圧Ｖ１はＡ点で最低値となり、その後上昇するので、比較器ＣＭＰ１の同相入力電圧の下限値まで低下することはなく、比較器ＣＭＰ１が誤動作を引き起こすという事象は生じない。

　次に、図５（ａ），図５（ｂ）を参照して、図３に示した回路（コンデンサＣ１を搭載した回路）における具体的な電圧、電流の変化についてのシュミレーション結果について説明する。図５（ａ）は、図３に示した回路の各電圧波形の変化を示す特性図、図５（ｂ）は、図３に示した回路の各電流波形の変化を示す特性図である。

　図５（ｂ）において、縦軸Ｙ１は電流座標であり、大きな電流である電源線電流Ｉ１、コンデンサＣ１の放電電流Ｉ２、及びＦＥＴ（Ｔ１）のドレイン電流ＩＤの座標を示している。縦軸Ｙ２は小電流であるＦＥＴ（Ｔ１）のゲート電流ＩＧの座標を示している。また、縦軸Ｙ１は下向きがプラス電流で、縦軸Ｙ２は上向きがプラス電流を示している。

　そして、図５（ａ），図５（ｂ）に示す特性図では、コンデンサＣ１が設けられコンデンサＣ１を放電電流Ｉ２が流れることにより、コンデンサＣ１を設けない図４の特性図では一致していた電源線電流Ｉ１とＦＥＴ（Ｔ１）のドレイン電流ＩＤが不一致となる（図５（ｂ）参照）。これは、コンデンサＣ１の放電電流は負荷線（Ｌｗ２）を流れるが、電源線（Ｌｗ１）には流れず、また、コンデンサＣ１の充電電流は電源線を流れるが、負荷線には流れないこと、及び、コンデンサＣ１の放電電流と充電電流が同時には流れないことによる。つまり、コンデンサＣ１の放電時には、図３の放電電流Ｉ２（波線で示す）の経路に沿って電流が流れ、コンデンサＣ１の充電時には、ＶＢプラス極→Ｌｗ１→Ｃ１→ＧＮＤ→ＶＢマイナス極、の経路に沿って電流が流れることによる。

　ＦＥＴ（Ｔ１）のドレイン電流ＩＤの増加勾配が大きいときには、電源線電流の増加勾配は小さくなり、逆にドレイン電流ＩＤの増加勾配が小さくなると、電源線電流の増加勾配は大きくなる。

　そのため、コンデンサＣ１が存在することにより、電圧Ｖ１は振動する（図５（ａ）参照）。これは、コンデンサＣ１のキャパシタンス（静電容量）と、該コンデンサＣ１の充放電電流が流れる経路のインダクタンスによる電流の固有振動が発生することに起因する。その周期は、図５（ａ），図５（ｂ）に示す例では約３［μsec］となっている。そして、電圧Ｖ１の最低値は、ＦＥＴ（Ｔ１）がオンとされた後の、最初の電圧Ｖ１低下電圧となっている（図５（ａ）参照）。これは、ＦＥＴ（Ｔ１）がオンとされた後、時間が経過するに連れて電圧Ｖ３が上昇することにより、電圧Ｖ１の低下量が制限されるからである。

　以下、各電圧、電流の変化について詳細に説明する。図５（ａ），図５（ｂ）に示すように、時刻２．２００［ｍsec］で入力スイッチＳＷ１がオンとされ、ＦＥＴ（Ｔ１）がオンとなると、逆起電力により電圧Ｖ１が低下しコンデンサＣ１に充電されていた電圧が放電する。放電電流Ｉ２は、ＦＥＴ（Ｔ１）のドレイン・ソース間電圧Ｖdsにより制限される。ドレイン・ソース間電圧Ｖdsが縮小するに連れて制限が弱まるので放電電流が増大する。ドレイン・ソース間電圧Ｖdsが縮小して電圧Ｖ１と電圧Ｖ２が一致するＡ点に到達すると、制限はそれ以上弱まることがないので放電電流Ｉ２の増加が止まり、その後は減少に転じる。即ち、放電電流Ｉ２（図５（ｂ）参照）のピーク（図５（ｂ）では下方向への振幅のピーク）は、電圧Ｖ１とＶ２の一致点（Ａ点）とほぼ一致することになる。

　図４に示した例（即ち、コンデンサＣ１を搭載しない場合）では、Ａ点の経過後、電圧Ｖ１が減少から増加に転じているが、図５（ａ），図５（ｂ）の例では電圧Ｖ１は増加に転じることなく、より一層低下し、コンデンサＣ１の放電電流Ｉ２がほぼ０［Ａ］になる時点で、電圧Ｖ１が最低値になっている。電圧Ｖ１の最低値は、３．４８Ｖであり、コンデンサＣ１を搭載しない場合の６．４７Ｖに比べて２．９９Ｖ低下していることが判る。

　ここで、Ａ点の経過後、電圧Ｖ１が更に低下する理由は、Ａ点まで増加していたコンデンサＣ１の放電電流Ｉ２がＡ点の経過後に減少に転じるが、コンデンサＣ１の電流振動は該コンデンサＣ１の充放電電流が流れる経路のインダクタンス成分との間でエネルギーをやり取りすることにより行われ、そのときにエネルギー保存の法則に従うので、放電電流Ｉ２がゼロの状態に復帰するには、放電電流Ｉ２が増加した期間と同じ程度の放電電流減少期間が必要となるからである。この期間、コンデンサＣ１が放電するためには電圧Ｖ１が低下しなければならない。これが、Ａ点の経過後においても電圧Ｖ１が低下し続ける理由である。

　このように、ノイズ対策用のコンデンサＣ１を設けることにより、電圧Ｖ１の減少量が大きくなることがシュミレーション結果からも確認することができた。

　上述したように、従来における負荷制御装置では、ノイズ対策用のコンデンサＣ１を設置することにより、強電波や電磁ノイズによる影響を防止することができる反面、ＦＥＴ（Ｔ１）のオン時に電圧Ｖ１の低下量が大きくなり、比較器ＣＭＰ１が誤動作するという事象が発生する。そこで、何とかこれらを両立させたいという要望が高まっていた。

　本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、ノイズ対策用の第１のコンデンサを設置した場合であっても過電流を検出するための回路を正常に作動させることが可能な負荷制御装置を提供することにある。

　上記目的を達成するため、本願第１の発明は、直流電源（ＶＢ）と負荷（ＲＬ）との間に電界効果トランジスタ（Ｔ１）を設け、該電界効果トランジスタのオン、オフを切り替えて、前記負荷の駆動、停止を制御する負荷制御装置であって、前記電界効果トランジスタのドレイン電極は、電源線を経由して前記直流電源のプラス極に接続され、且つ、ソース電極は負荷線を経由して前記負荷の一端に接続され、前記負荷の他端は前記直流電源のマイナス極に接続され、前記電界効果トランジスタのドレイン電圧に基づく基準電圧と、ソース電圧とを比較して過電流の発生を検出する比較手段（ＣＭＰ１）と、前記負荷の駆動時には前記電界効果トランジスタのゲート電極に駆動信号を出力すると共に、前記比較手段にて過電流の発生が検出された場合に、前記駆動信号の出力を停止する制御手段と、前記電界効果トランジスタのドレイン電極と前記直流電源のマイナス極との間に設けられる第１のコンデンサ（Ｃ１）と、前記電界効果トランジスタのゲート電極とドレイン電極との間に設けられる第２のコンデンサ（Ｃ２）と、を備えたことを特徴とする。

　第２の発明は、前記ゲート電極と前記第２のコンデンサとの間に、ゲート電極から第２のコンデンサに向く方向を順方向とするダイオード（Ｄ１）を設け、更に、前記ソース電極と前記第２のコンデンサとの間に、ソース電極から第２のコンデンサに向く方向を順方向とするツェナーダイオードを設けたことを特徴とする。

　本発明に係る負荷制御装置では、電界効果トランジスタのゲート電極とドレイン電極との間に第２のコンデンサを設けるので、電界効果トランジスタのドレイン電圧の変動を抑制することができ、該ドレイン電圧に基づいて作動する比較手段が誤動作することを防止できる。

　また、ゲート電極と第２のコンデンサとの間にダイオードを設ける構成としたので、第２のコンデンサのマイナス端子の電圧に浮き上がりが発生しても、電界効果トランジスタのゲート電圧をグランドレベルに保持することができ、電界効果トランジスタの発熱を抑制することができる。

図１は、本発明の一実施形態に係る負荷制御装置の構成を示す回路図である。 図２（ａ）及び図２（ｂ）は、本発明の一実施形態に係る負荷制御装置の、各電圧及び各電流の変化を示す特性図である。 図３は、従来における負荷制御装置の構成を示す回路図である。 図４は、従来における負荷制御装置で、コンデンサＣ１を設けない場合の各電圧、電流の変化を示す特性図である。 図５（ａ）及び図５（ｂ）は、従来における負荷制御装置で、コンデンサＣ１を設けた場合の各電圧及び各電流の変化を示す特性図である。

　以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の一実施形態に係る負荷制御装置が搭載された負荷駆動回路を示す図である。図示のように、この負荷駆動回路は、直流電源ＶＢ（出力電圧も同様の記号ＶＢで示す）と負荷ＲＬとの間にＦＥＴ（Ｔ１；電界効果トランジスタ）が配置されており、該ＦＥＴ（Ｔ１）のオン、オフを切り替えることにより、負荷ＲＬの駆動、停止を制御する。

　ＦＥＴ（Ｔ１）のドレイン（ドレイン電極）は、電源線を経由して直流電源ＶＢのプラス極に接続され、ソース（ソース電極）は、負荷線を経由して負荷ＲＬの一端に接続され、該負荷ＲＬの他端はグランドに接地されている。なお、電源線は、直流電源ＶＢのプラス極からＦＥＴ（Ｔ１）のドレインまでの電線であり、負荷線は、ＦＥＴ（Ｔ１）のソースから負荷ＲＬまでの電線である。そして、電源線はインダクタンス成分を有しており、これをＬｗ１で示している。負荷線も同様にインダクタンス成分を有しており、これをＬｗ２で示している。なお、電源線、負荷線の抵抗成分は極めて小さいので無視している。

　ＦＥＴ（Ｔ１）のドレイン（電圧Ｖ１）は、抵抗Ｒ１，Ｒ２の直列接続回路を介してグランドに接地され、各抵抗Ｒ１，Ｒ２を接続する点Ｐ４は、比較器ＣＭＰ１のプラス側入力端子に接続されている。また、該比較器ＣＭＰ１のマイナス側入力端子は、ＦＥＴ（Ｔ１）のソース（点Ｐ２）に接続されている。そして、ＦＥＴ（Ｔ１）がオンとされて負荷ＲＬが駆動している場合には、点Ｐ２の電圧Ｖ２が、点Ｐ４の電圧Ｖ４を上回るので比較器ＣＭＰ１の出力信号はＬレベルになる。また、負荷線が接地する等して、ＦＥＴ（Ｔ１）に過電流が流れ、ＦＥＴ（Ｔ１）のドレイン・ソース間電圧Ｖdsが上昇すると、電圧Ｖ２が低下して電圧Ｖ４を下回り、比較器ＣＭＰ１の出力信号がＨレベルになる。この信号は過電流判定出力信号Ｓｏｕｔとしてドライバ１１に供給される。

　ＦＥＴ（Ｔ１）のゲート（ゲート電極）は、ゲート抵抗Ｒ３を介してドライバ１１に接続され、該ドライバ１１にはチャージポンプ１２が接続されている。更に、ドライバ１１は、抵抗Ｒ４を介して直流電源ＶＢに接続されると共に、入力スイッチＳＷ１を介してグランドに接続されている。従って、入力スイッチＳＷ１がオフ（開路）のときにドライバ１１にＨレベルの信号が入力されてＦＥＴ（Ｔ１）をオフとし、反対に、入力スイッチＳＷ１がオン（閉路）のときにドライバ１１にＬレベル信号が入力されてＦＥＴ（Ｔ１）をオンとする。また、比較器ＣＭＰ１よりＨレベルの信号（過電流判定出力信号Ｓｏｕｔ）が供給された場合には、ＦＥＴ（Ｔ１）をオフとする。

　更に、ＦＥＴ（Ｔ１）のゲート（点Ｐ６）には、ダイオードＤ１のアノードが接続され、このカソードである点Ｐ５は、ツェナーダイオードＺＤ１のカソードに接続され、該ツェナーダイオードＺＤ１のアノードは、点Ｐ２に接続されている。また、点Ｐ５は、コンデンサＣ２（第２コンデンサ）を介してＦＥＴ（Ｔ１）のドレインに接続されている。

　また、点Ｐ１とグランド（ＶＢのマイナス極）との間には、強電波や種々の電装品より発生する電磁ノイズに起因する誤動作を防止するためのコンデンサＣ１（第１コンデンサ）が設置されている。

　即ち、本実施形態に係る負荷制御回路は、従来例で示した図３の回路と対比して、ＦＥＴ（Ｔ１）のゲート・ソース間電圧を規定値以下にクランプするためのツェナーダイオードＺＤ１に対して直列に、ダイオードＤ１を設置している点、及び点Ｐ５とＦＥＴ（Ｔ１）のドレインとの間にコンデンサＣ２を設置している点で相違している。

　次に、本実施形態に係る負荷制御装置の作用について説明する。図１に示す回路において、入力スイッチＳＷ１がオンとされると、チャージポンプ１２の電圧がドライバ１１より出力され、この電圧（駆動信号）はＦＥＴ（Ｔ１）のゲートに印加される。即ち、ドライバ１１は、ゲート抵抗Ｒ３を介してＦＥＴ（Ｔ１）のゲートに電流を注入する。

　ＦＥＴ（Ｔ１）のゲートに電流が注入されると、該ＦＥＴ（Ｔ１）のドレイン・ソース間電圧Ｖdsが縮小して、ＦＥＴ（Ｔ１）にドレイン電流ＩＤが流れる。即ち、図１に示す電源線電流Ｉ１が流れ始め、これがドレイン電流ＩＤとなる。電源線電流Ｉ１が流れると、電源線及び負荷線の各インダクタンスＬｗ１，Ｌｗ２に逆起電力が発生し、ドレインの電圧Ｖ１が低下する。電圧Ｖ１が低下すると、コンデンサＣ１の充電電圧が電圧Ｖ１を上回るので、該コンデンサＣ１に充電されている電圧が放電を開始し、放電電流Ｉ２が電源線電流Ｉ１に重畳してＦＥＴ（Ｔ１）、負荷線のインダクタンスＬｗ２、及び負荷ＲＬに流れる。

　ここで、前述したように、電圧Ｖ１の低下は電圧Ｖ１と電圧Ｖ２が一致するまで（前述したＡ点に達するまで）はドレイン・ソース間電圧Ｖdsの縮小によって引き起こされる。そして、ドレイン・ソース間電圧Ｖdsが縮小して電圧Ｖ１が低下すると、ゲート抵抗Ｒ３を流れる電流の一部が、Ｒ３→Ｐ６→Ｄ１→Ｐ５→Ｃ２→Ｔ１ドレイン→Ｔ１ソースの経路で流れる。

　コンデンサＣ２を流れる電流をＩＣ２、ＦＥＴ（Ｔ１）のゲートに注入される電流をゲートＩＧ、ゲート抵抗Ｒ３に流れる電流をＩＲ３とすると、次の（２）式が成立する。

　ＩＧ＝ＩＲ３－ＩＣ２　…（２）
　即ち、ドライバ１１より出力される出力電流ＩＲ３の一部が、ＦＥＴ（Ｔ１）のゲートをバイパスしてコンデンサＣ２に流れるので（電流ＩＣ２）、その分だけＦＥＴ（Ｔ１）のゲートに注入されるゲート電流ＩＧが減少する。

　バイパスする電流ＩＣ２の大きさは、ドレイン・ソース間電圧Ｖdsの縮小速度に依存し、ドレイン・ソース間電圧Ｖdsの縮小速度が大きくなると、電流ＩＣ２が大きくなる。電流ＩＣ２が大きくなると、ゲート電流ＩＧが減少して、ＦＥＴ（Ｔ１）のゲートに蓄積される電荷量の増加が鈍り、ドレイン・ソース間電圧Ｖdsの縮小速度が抑制される。これに対し、ドレイン・ソース間電圧Ｖdsの縮小速度が小さくなると、電流ＩＣ２が小さくなり、ゲート電流ＩＧが大きくなって、ＦＥＴ（Ｔ１）のゲートに蓄積される電荷量の増加が加速されて、ドレイン・ソース間電圧Ｖdsの縮小速度が速まる。即ち、電流ＩＣ２が流れることにより、Ｖ１～Ｖ２間の電圧であるドレイン・ソース間電圧Ｖdsの変動が抑制され、単調減少に近づくことになる。

　このため、電圧Ｖ１が低下して、コンデンサＣ１に蓄積された電圧が放電した場合であっても、該コンデンサＣ１の放電電流Ｉ２の増加、減少による電圧Ｖ１の変動を抑制することができる。つまり、図５（ａ）に示したように電圧Ｖ１が上下に振動することを抑制することができる。

　これは、電圧Ｖ１とＶ２が一致するまで（Ａ点に達するまで）は、コンデンサＣ１の放電電流の増加、減少がドレイン・ソース間電圧Ｖdsの縮小速度に依存するからである。また、電流ＩＣ２が流れることにより、ゲート電流ＩＧが減少し、ゲート電荷の蓄積が遅れるので、Ａ点に達するまでの時間がコンデンサＣ２の無いときに比べて長くなる。このため、Ａ点に達するまでにコンデンサＣ１の充放電電流による固有振動が抑制され、減衰する。その間にＦＥＴ（Ｔ１）のドレイン電流ＩＤが増大し、負荷抵抗に発生する電圧降下Ｖ３が大きくなるので、Ｖ１の低下量が制限され、Ａ点以降では電圧Ｖ３によって電圧Ｖ１が持ち上げられて上昇して行く。こうして、電圧Ｖ１の減少量を抑制できることになる。

　次に、具体的な電圧、電流の変化についてのシュミレーション結果を、図２（ａ），図２（ｂ）に示す特性図を参照して説明する。図２（ａ），図２（ｂ）は、図１に示す回路における各電圧、電流波形の変化を示す特性図である。また、図１に示した各回路定数を、以下のように設定している。即ち、電源電圧ＶＢ＝１２Ｖ、Ｌｗ１＝２．５μＨ（電源線長２．５ｍに相当）、Ｔ１のオン抵抗（飽和値）＝３．５ｍΩ、Ｌｗ２＝２μＨ（負荷線長２ｍに相当）、負荷抵抗ＲＬ＝２Ω、チャージポンプ電圧＝ＶＢ＋１５Ｖ、ゲート抵抗Ｒ３＝１．５ｋΩ、Ｃ１＝０．１μＦ、Ｃ２＝５ｎＦとしている。

　図２（ａ），図２（ｂ）では、横軸（Ｘ軸）が時間軸を示している。また、図２（ａ）では縦軸は電圧座標であり、上向きがプラス電圧を示している。図２（ｂ）では２つの縦軸（Ｙ１、Ｙ２）で２種類の電流座標を示している。縦軸Ｙ１は電流座標であり、大きな電流である電源線電流Ｉ１、及びＴ１のドレイン電流ＩＤの座標を示している。縦軸Ｙ２は小電流であるＴ１のゲート電流ＩＧの座標を示している。また、縦軸Ｙ１は下向きがプラス電流で、縦軸Ｙ２は上向きがプラス電流を示している。

　図２（ａ），図２（ｂ）において、時刻２．２００［ｍsec］で入力スイッチＳＷ１がオンとされると、ドライバ１１の出力電流ＩＲ３が急速に立ち上がり、その後は単調減少している。この際、ＩＲ３＝ＩＧ＋ＩＣ２の関係を維持しながら、ゲート電流ＩＧと電流ＩＣ２が流れる。図２（ｂ）中でゲート電流ＩＧと電流ＩＣ２の大きさを示す座標はＹ２である。

　そして、Ｖ１～Ｖ２間のドレイン・ソース間電圧Ｖdsの縮小が始まると、ＦＥＴ（Ｔ１）のドレイン電流ＩＤが流れ始める。これと同時に、電流ＩＣ２が大きくなりゲート電流ＩＧを抑制する。ゲート電流ＩＧが抑制されることにより、ＦＥＴ（Ｔ１）のゲート電荷の蓄積速度が遅くなり、電圧Ｖ１と電圧Ｖ２の一致点であるＡ点に達するまでの時間が長くなる（図５（ａ）に記載したＡ点と対比して遅くなっている）。その間、電流ＩＣ２はドレイン・ソース間電圧Ｖdsの変動を抑制しながら減少する。その後、Ａ点に到達すると電流ＩＣ２とゲート電流ＩＧが急接近し、その後は各電流ＩＣ２，ＩＧは共に単調減少する。

　一方、Ａ点到達時間が遅れたことにより電圧Ｖ３が十分に増大し、Ａ点以降の電圧Ｖ１を押し上げている。また、電流ＩＣ２によりドレイン・ソース間電圧Ｖdsの縮小が抑制され、且つ、単調減少に近づくので、コンデンサＣ１の放電電流Ｉ２が減少し、且つ、変動が小さくなる。放電電流Ｉ２のピーク値が１７５．５ｍＡとなり、コンデンサＣ２が無いとき（図５（ａ），図５（ｂ）に示した例）のピーク値９４３ｍＡと対比して、大幅に小さくなっていることが判る。コンデンサＣ１の放電電流、充電電流が小さくなり、且つ、その変動が緩やかになるのは、電圧Ｖ１の低下が抑制され、電圧Ｖ１の変動が緩やかになることと相関している。

　その結果、電圧Ｖ１の最低電圧は９．６２４Ｖとなり、図５（ａ）に示した３．４８Ｖと対比して大幅に改善されている。更に、コンデンサＣ１を設置しない場合（図４に示した例）の６．４５Ｖと対比しても大きくなっていることが判る。

　次に、図１に示したダイオードＤ１を設ける理由について説明する。図１に示す回路において、ＦＥＴ（Ｔ１）がオフ状態であるときには、該ＦＥＴ（Ｔ１）のソースは、負荷ＲＬの抵抗を経由して接地され、グランドレベルになっている。コンデンサＣ２の端子間電圧は、ツェナーダイオードＺＤ１のカソードからアノードへのリーク電流により、コンデンサＣ２のマイナス端子がグランドレベルとなるので、コンデンサＣ２の端子間電圧は電圧Ｖ１と等しくなっている。

　ここで、何らかの原因により点Ｐ１の電圧Ｖ１が落ち込み、この電圧Ｖ１から電圧Ｖ１ｘまで低下すると、Ｃ２プラス端子→Ｐ１→外乱（Ｖ１ｘ）→グランド→ＲＬ→負荷線（Ｌｗ２）→Ｐ２→ＺＤ１→Ｃ２マイナス端子、の経路でコンデンサＣ２に充電されている電圧が放電し、該コンデンサＣ２の端子間電圧は「Ｖ１ｘ＋ＶｆＺＤ」となる。但し、ＶｆＺＤはツェナーダイオードＺＤ１の順方向電圧である。その後、点Ｐ１の電圧が急勾配で立ち上がり電圧Ｖ１に復帰すると、コンデンサＣ２は放電の状態が維持されているので、該コンデンサＣ２のマイナス端子電圧がグランドレベルに対して浮き上がり、そのときの電圧は、次の（３）式で示される。

　Ｃ２マイナス端子電圧＝Ｖ１－（Ｖ１ｘ＋ＶｆＺＤ）
　　　　　　＝Ｖ１－Ｖ１ｘ－ＶｆＺＤ　…（３）
　（３）式より、点Ｐ１の電圧の落ち込みが大きい程、電圧Ｖ１ｘが小さくなるので、コンデンサＣ２のマイナス端子電圧の浮き上がりが大きくなる。

　このとき、ダイオードＤ１が設置されていないと、ＦＥＴ（Ｔ１）のゲート電圧ＶＧが、上記（３）式で示した電圧に等しくなり、（３）式で示した電圧がＦＥＴ（Ｔ１）のスレッショルド電圧を上回った場合には、該ＦＥＴ（Ｔ１）がオンとなる。このとき、ＦＥＴ（Ｔ１）は（３）式の電圧をゲート電圧ＶＧとするソースフォロアとして動作し、ドレイン電流ＩＤが流れ、ソース電圧が浮き上がる。

　ドレイン電流ＩＤは、ＦＥＴ（Ｔ１）が完全オンの状態に比べれば小さいが、ドレイン、ソース間電圧が大きいので、ＦＥＴ（Ｔ１）の消費電力が大きくなり、該ＦＥＴ（Ｔ１）が発熱する。（３）式で示した電圧は指数関数的に減少し、そのときの時定数は、図１に示す回路では、次の（４）式となる。

　Ｃ２＊Ｒ３＝５＊１０^－９＊１．５＊１０^３＝７．５μsec　…（４）
　そして、この（４）式で求められる時定数は、ＦＥＴ（Ｔ１）のオフ時のゲート接地抵抗が１．５ｋΩの場合を示しているが、ゲート接地抵抗がこれよりも大きくなるに連れて、ＦＥＴ（Ｔ１）のゲートが浮き上がる期間が長くなる。

　これに対して、図１に示すダイオードＤ１を設置すると、コンデンサＣ２のマイナス端子の浮き上がりが発生しても、ＦＥＴ（Ｔ１）のゲート電圧ＶＧはグランドレベルのままとなり、ＦＥＴ（Ｔ１）がオンすることが無くなる。これがダイオードＤ１を設置する目的である。

　ここで、電圧Ｖ１を落ち込ませる原因としては、次のような場合が該当する。図３に示した従来の回路では、点Ｐ１～グランド間に配置される負荷駆動回路が１チャンネルの場合を示しているが、点Ｐ１～グランド間に複数チャンネルの負荷駆動回路が並列に配置される場合が多々ある。このような構成の回路においては、複数の負荷駆動回路のうちいずれか１つの負荷線が短絡接地して過電流が流れると、各負荷駆動回路で共通とされた点Ｐ１の電圧Ｖ１が急低下する。

　そして、短絡接地が発生した負荷駆動回路では、過電流保護回路が作動して過電流が遮断される。その結果、点Ｐ１の電圧Ｖ１が上昇し、安定時の点Ｐ１の電圧を超えて電圧Ｖ１がオーバーシュートし安定電圧に収束する。この電圧変動は、複数チャンネルの負荷駆動回路のうち、短絡接地が発生していない回路に対してのＶ１低下の原因となる。従って、ダイオードＤ１は、複数チャンネルの負荷駆動回路を設ける回路において、特にその効果が発揮されると言える。

　このようにして、本実施形態に係る負荷制御装置では、ＦＥＴ（Ｔ１）のゲート・ドレイン間にコンデンサＣ２を設けているので、ドライバ１１より出力電流ＩＲ３が出力された場合に、この出力電流ＩＲ３の一部がバイパスしてコンデンサＣ２に流れてＦＥＴ（Ｔ１）のゲート電流ＩＧが低減する。このため、電圧Ｖ１とＶ２が一致するまでの時間を遅らせることができ、電圧Ｖ１の低下量を抑制することができる。従って、電圧Ｖ１が急激に減少して比較器ＣＭＰ１が作動しなくなるという従来の課題を解決することができる。

　また、ダイオードＤ１を設けることにより、外乱によりＦＥＴ（Ｔ１）がオンとなって発熱するという課題の発生を回避することができる。

　以上、本発明の負荷制御装置を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。

　例えば、上述した実施形態では、車両に搭載される負荷を駆動するための負荷駆動回路に搭載する負荷制御装置を例に挙げて説明したが、本発明はこれに限定されるものではなく、その他の負荷駆動回路についても適用することが可能である。

　本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。

　本出願は、2010年8月5日出願の日本特許出願（特願2010－176268）に基づくものであり、その内容はここに参照として取り込まれる。

　本発明は、負荷駆動回路にノイズ対策用のコンデンサを設けた場合でも、電界効果トランジスタのドレイン電圧の急激な低下を防止する上で有用である。

　１１　ドライバ
　１２　チャージポンプ
　ＶＢ　直流電源
　Ｔ１　電界効果トランジスタ（ＦＥＴ）
　ＲＬ　負荷
　ＣＭＰ１　比較器（比較手段）
　Ｃ１　第１のコンデンサ
　Ｃ２　第２のコンデンサ
　Ｄ１　ダイオード
　Ｌｗ１　電源線のインダクタンス
　Ｌｗ２　負荷線のインダクタンス

Claims (2)

1. 　直流電源と負荷との間に電界効果トランジスタを設け、該電界効果トランジスタのオン、オフを切り替えて、前記負荷の駆動、停止を制御する負荷制御装置であって、
   　前記電界効果トランジスタのドレイン電極は、電源線を経由して前記直流電源のプラス極に接続され、且つ、ソース電極は負荷線を経由して前記負荷の一端に接続され、前記負荷の他端は前記直流電源のマイナス極に接続され、
   　前記電界効果トランジスタのドレイン電圧に基づく基準電圧と、ソース電圧とを比較して過電流の発生を検出する比較手段と、
   　前記負荷の駆動時には前記電界効果トランジスタのゲート電極に駆動信号を出力すると共に、前記比較手段にて過電流の発生が検出された場合に、前記駆動信号の出力を停止する制御手段と、
   　前記電界効果トランジスタのドレイン電極と前記直流電源のマイナス極との間に設けられる第１のコンデンサと、
   　前記電界効果トランジスタのゲート電極とドレイン電極との間に設けられる第２のコンデンサと、
   　を備えた負荷制御装置。
2. 　前記ゲート電極と前記第２のコンデンサとの間に、ゲート電極から第２のコンデンサに向く方向を順方向とするダイオードを設け、更に、前記ソース電極と前記第２のコンデンサとの間に、ソース電極から第２のコンデンサに向く方向を順方向とするツェナーダイオードを設けた請求項１に記載の負荷制御装置。

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