WO2012016401A1 - 死区时间自适应控制的开关级电路 - Google Patents

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刘思超
金友山
陆生礼
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a switching stage circuit for adaptive dead time control, and more particularly to a switching stage circuit for dead time adaptive control for reducing switching losses in a synchronous switching power converter with improved power conversion efficiency.
  • synchronous rectifiers can be used to reduce switching losses despite relatively complex control.
  • a switching power supply conversion circuit with a synchronous rectifier one of the main factors causing power loss is the poor dead time of the high side control transistor and the low side synchronous rectifier.
  • FIG. 1 shows a typical step-down switching power supply conversion circuit 100 with a synchronous rectifier.
  • the circuit 100 includes a power switching stage having a high side control power tube 10 and a low side synchronous rectifier 11 coupled at a switch node.
  • the switching stage receives an input DC voltage Vin and provides a controllable output DC voltage Vout at the output node.
  • the circuit 100 has a modulator 12 for controlling switching power supply conversion, a filter network 13 connected in series with the switching stage, a load 14 connected to the output node, and a delay unit 15 providing dead time, confirming connection to the switching node
  • the high side controls the gate signal Pg of the power transistor 10 and the gate signal Ng of the low side synchronous rectifier 11.
  • the high-side control tube 10 and the low-side synchronous rectifier 11 generally control the switch by the following modulation mode.
  • the control tube 10 When the rectifier 11 is closed, the control tube 10 is turned on for a given period of time, and when the control tube 10 is turned off, the rectifier is rectified.
  • the tube 11 is in an open state. It must be guarded that the control tube 10 and the rectifier 11 are simultaneously turned on, which causes a current breakdown from the high-side tube of the power stage to the low-side tube. Therefore, it is necessary to provide a dead time DT between the control tube 10 and the turn-off/conduction of the rectifier 11.
  • the dead time DT limits the control tube 10 and the rectifier 11 from being turned on at the same time, which is affected by the filter network.
  • the switch node LX will have a negative voltage, as shown in Figure 2, which will cause the rectifier 11 body diode to conduct, introducing losses; as shown in Figure 3, for a shorter dead
  • the rectifier 11 is turned on, so that the rectifier 11 generates a forward conduction current.
  • the dead time is too long and too short to be conducive to the power conversion efficiency.
  • the optimal dead time is the sum of the turn-off time of the power control tube 10, the turn-on time of the rectifier 11 and the discharge time Ta of the parasitic capacitance at the node LX. For optimal time din opt.
  • the parasitic capacitance discharge time Ta at the node LX varies greatly, resulting in an optimum time T.
  • Pt follows the change.
  • the dead time will be too long or too short, causing the body of the rectifier 11
  • the diode is turned on or the low side synchronous rectifier is forward conducting.
  • a better design is to control the dead time with the optimal time T.
  • the change of pt is dynamically adjusted, so that the power supply has higher conversion efficiency.
  • the forward conduction time of the rectifier improves the conversion efficiency of the switching power supply.
  • a further object of the present invention is to avoid the factors of the specific detection circuit, the adaptive load, the power tube size, and the like which affect the dead time, and can be applied to the switching power supply conversion circuits of various control modes.
  • the invention comprises a power switch tube and a synchronous rectifier tube of a switching power converter; a sampling tube connected to the switch node; a sampling capacitor for collecting the sampling signal; a charging current and a discharging current for charging and discharging the sampling capacitor; for buffering and maintaining the sampling a voltage, an adjustment circuit for performing a certain processing on the sampling voltage; a holding capacitor for collecting the buffered and adjusted sampling voltage; a conversion circuit for converting the holding capacitor voltage into a control signal of the delay unit; and providing control of the dead time Adjust the delay unit.
  • the present invention detects the body diode conduction time of the low side rectifier in the switching power converter, reflects the voltage value of the sampling capacitor, and buffers and holds the sampling voltage, and acts on the controllable delay unit to determine The dead time in the future, thus achieving adaptive dead time.
  • the invention can dynamically adjust the dead time, reduce or eliminate the through loss of any type of rectifier, high-side transistor and low-side transistor of the power device, body diode conduction loss, and achieve optimal dead time to reduce power loss.
  • the adaptive dead time control circuit is superior to the commonly used dead time control circuits in many respects:
  • the adaptive speed is faster. After detecting the dead time is not good, the dead time can be adjusted in the second working cycle, and adjusted to the set optimal value after 3 ⁇ 4 cycles.
  • the accuracy of the adaptive control is high. Since the indirect detection of the factors affecting the optimal dead time is avoided, the dead time is adjusted directly through the body diode conduction time, so that the circuit can be guaranteed under various working environments and manufacturing processes. High precision.
  • the invention has the advantages of simple structure, small power consumption, layout area and control complexity, and realizes adaptive dead time control at low cost.
  • DRAWINGS 1 is a circuit diagram of a switching stage of a switching power converter with synchronous rectification
  • FIG. 2 is a diagram of adjusting the dead time control of the switching stage MOS transistor of FIG. 1 during the modulation process, and the signal pattern of the low side synchronous rectifier body diode being turned on due to the excessive dead time, so that the LX node voltage is negative;
  • FIG. 3 is a diagram of adjusting the dead time control of the switching stage MOS transistor of FIG. 1 during the modulation process, and the current breakdown of the high side power tube and the low side synchronous rectifier due to the short dead time, causing the LX node voltage to drop.
  • FIG. 4 is a schematic diagram of the present invention, detecting a time when a negative voltage occurs at a switch node LX by a sampling circuit, changing a sampling voltage, and changing an adaptive dead time of the controlled delay unit by adjusting buffering and adjusting of the circuit;
  • Figure 5 is a schematic diagram of a sampling circuit connected to the switching node LX;
  • Figure 6 is a timing diagram of the operation of the sampling circuit during the switching power supply switching cycle
  • Figure 7 is a schematic diagram of an adjustment circuit for buffering and adjusting the sampling voltage and a controlled delay unit
  • Figure 8 is a timing diagram of the operation of the regulating circuit and the controlled delay unit in the switching power supply switching cycle;
  • Figure 9 is a specific embodiment of the sampling circuit;
  • Figure 10 is a specific embodiment of generating a K ddl signal in a sampling circuit
  • Figure 11 is a specific embodiment of a regulating circuit and a controlled delay unit
  • Figure 12 is a specific embodiment of generating a K buf signal in an adjustment circuit
  • Fig. 13 is a timing chart showing the specific implementation of the above embodiment.
  • FIG. 1 shows a switching stage circuit 100 having a synchronous rectification MOS transistor 11, the modulation signal controls the high side PMOS transistor 10, and the signal is confirmed as Pg; and at the same time, the delay control circuit 15 delays a certain time to the low side MOS transistor, and the signal is confirmed as Ng
  • Figure 2 shows the waveforms of the signals Pg and Ng.
  • the high side PMOS transistor and the low side NMOS transistor are connected at a switch node LX.
  • Fig. 2 shows the waveform of the voltage LX with the switch node, and its relationship with the delay times of the signal Pg and the signal Ng.
  • the Ta time characterizes the LX node voltage fall time determined by the high-side PMOS transistor turn-off time, the parasitic capacitance at the node LX, and the output current.
  • the Tb time characterizes the low-side MOS transistor 11 due to the long dead time. The diode is turned on, causing the LX node voltage to be a negative PN junction voltage drop.
  • Figure 3 shows that the low-side synchronous rectifier is turned on when the LX node is not falling to a low voltage because the dead time is too short, resulting in the forward conduction of the low-side synchronous rectifier.
  • the T. Pt time is in a certain range
  • the body diode of the switching stage MOS transistor will be turned on, or the forward conduction of the low side synchronous rectifier will increase the conduction loss of the switching stage.
  • FIG. 4 shows a schematic diagram of a switch-level circuit 110 for dead time adaptive control.
  • the high-side control tube 10 and the low-side rectifier 11 form a power stage switch of the switching power supply, and the switch node is LX; dead time adaptive
  • the control principle is as follows:
  • the body diode of the low-side synchronous rectifier is detected by the sampling circuit 16 connected to the switch node LX, and the charging and discharging of the sampling capacitor is controlled, and the voltage value of the sampling capacitor is buffered and adjusted by the adjusting circuit 17, and the buffered voltage signal is Maintained on the holding capacitor, the voltage value determines the next cycle dead time of the adjustable delay unit 15, thereby achieving adaptive adjustment of the dead time.
  • FIG. 5 shows a schematic diagram of the sampling circuit 16 and the connection relationship.
  • the source of the sampling tube 161 is connected to the node LX, the gate is grounded, and the drain is connected to the load and serves as a sampled output signal.
  • the rectifier diode 11 is turned on, the sampling transistor 161 is turned on and the signal K eh is turned low, and the switch 162 is turned on to charge the sampling capacitor 164, and the charging current is II.
  • the current drain 12 is a discharge loop, and the control current drain 12 is fixed for a fixed period of time during each working cycle of the switching power supply, and a fixed charge is discharged to the sampling capacitor.
  • FIG. 6 shows a timing diagram of the operation of the sampling circuit 16.
  • the dead time is set to be long to prevent the forward current from flowing to the low-side synchronous rectifier, so that after the control tube 10 is turned off, the rectifier is rectified.
  • the T b time is continued, at which time the switch 162 is turned on, the sampling tube 164 is charged; after the charging is finished, the control switch 162 is turned off, and the current is passed. 12 pairs leakage sampling capacitor 164 is discharged, the discharge amount Q d. h.
  • the voltage change of the sampling capacitor voltage value V smp after one duty cycle is:
  • the sampling coefficient is related to the sampling capacitance value and the charging and discharging current of the sampling circuit.
  • FIG. 6 shows the variation of the sampling capacitor voltage value V smp .
  • the buffer 17 further includes an adjustment converter 172 that converts the voltage value V dey into a signal S dey that controls the delay time of the delay unit, and sets the conversion ratio to:
  • ⁇ S dey SQW dey
  • S the conversion factor.
  • a typical current control delay unit 15 is shown in Figure 7, by adjusting the circuit
  • the generated control signal S dey charges the delay unit, and the delay time of the delay unit output signal and the input signal depends on the magnitude of the charging signal, generally:
  • the product of ⁇ is set to 1/2, that is, the body diode conduction time changes ⁇ , the next cycle, the dead time will follow the change of the body diode conduction time by -l/2ATb, after 3 or 4 cycles.
  • the dead time DT gradually approaches the optimal time Topt.
  • Figure 9 illustrates one embodiment of adaptive dead time control with a sampling circuit employing the dashed box 16 of the Figure.
  • the gate of the MOS transistor 161 whose ground is grounded is connected to the node LX as a sampling tube, and the drain terminal is connected to the diode-connected PMOS transistor 165 as a load of the sampling tube; the gates of the PMOS transistors 166 and 167 are connected to a fixed potential.
  • the leakage current of the voltage V bias , 167 is used as the sampling charging current source, and the leakage current of 166 passes through the NMOS current mirror to provide a sampling discharge current source;
  • the switching transistor 162 is a charging switch, and when the switching node LX exhibits a negative voltage, the sampling tube 161 is guided.
  • K £h is valid, and the sampling capacitor 164 is charged.
  • the enable K ddl signal of the switch 163 is effectively fixed for a fixed time.
  • the overdischarge current source 12 performs a fixed charge discharge on the sampling capacitor 164 per cycle; the sampling capacitor 164 is grounded at one end, and the other end is connected to the junction node of the switch 162 and the switch 163.
  • Figure 10 illustrates an embodiment of an enable signal for generating a discharge switch 163 that enables K eh to pass a pulse generation circuit to assert the K deh signal for two delay unit durations.
  • the dotted line frame 17 in Fig. 11 is the adjustment circuit described.
  • the amplifier 1711 is connected to a unity gain buffer, and the voltage value Vsmp of the sampling capacitor 164 is held on the capacitor 173.
  • the switch 1712 is controlled by the external signal K buf , and when held, the holding capacitor 173 updates the sampling information, and when disconnected, the voltage of the holding capacitor 173 is turned off. The value remains unchanged; the adjustment circuit 172 uses a source-negative feedback common-source amplifier composed of a resistor 1721 and an NMOS transistor 1722 to convert the voltage value V dey of the holding capacitor 173 into a delay of the current-controlled delay unit 15 Current S dey .
  • Figure 11 shows an embodiment of the controlled delay unit, wherein the inverter delay chain 156 to a delay path, the input signal to the second external control signal Ng, p, outputs a control signal for the synchronous rectifier of N g 11.
  • the gates of the PMOS transistors 152-155 are connected to the drain of the PMOS transistor 151 to form a current mirror, the 152 155 source is connected to the power supply, the drain is used as the charging current terminal of the inverter delay chain, and the current mirror input current is the output signal of the regulating circuit portion.
  • the delay current I dey is copied into the charging current of the inverter delay chain to control the delay time of the delay unit.
  • Figure 12 shows a circuit for generating a snubber switch signal K buf which is passed through a pulse generating circuit to generate a snubber switch signal K buf for regulating the control capacitor to reproduce the sampled voltage in the circuit.
  • FIG. 13 shows a timing chart of the charge switch signal ⁇ , the discharge switch signal K d ch , the buffer switch signal K buf , and a voltage timing chart of the sampling capacitor 164 and the holding capacitor 173 .
  • the product of the coefficient ⁇ BC' can be 1/2, and the dead time will be adjusted with the body diode conduction time of the rectifier.
  • the body diode conduction time enables adaptive dead time control, which greatly reduces the dead-time time following the switching loss of the switching power converter.

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Description

死区时间自适应控制的开关级电路
技术领域
本发明涉及自适应死区时间控制的开关级电路， 更具体地涉及用于减少带有同 步整流的开关电源转换器中开关损耗， 提高电源转换效率的死区时间自适应控制的 开关级电路。
背景技术
开关电源转换器中， 同步整流器尽管控制相对复杂， 但可用于降低开关损耗。 在带有同步整流器的开关电源转换电路中， 造成功率损耗的主要因素之一是高边控 制晶体管与低边同步整流管的死区时间不佳。
图 1示出了典型的带有同步整流器的降压开关电源转换电路 100。所述电路 100 包括功率开关级，该开关级具有在开关节点处耦合的高边控制功率管 10和低边同步 整流管 11。 所述开关级接收输入直流电压 Vin， 并在输出节点处提供可控的输出直 流电压 Vout。 所述电路 100具有控制开关电源转换的调制器 12、 与所述开关级串联 的滤波网络 13、连接于输出节点的负载 14、 以及提供死区时间的延迟单元 15， 确认 连接于所述开关节点为 LX、 高边控制功率管 10的栅信号 Pg、 低边同步整流管 11 的栅信号 Ng。
所述高边控制管 10和低边同步整流管 11通常采用以下调制方式控制开关， 当 整流管 11关闭时，控制管 10在一段给定时间内处于开启状态，当控制管 10关闭后， 整流管 11处于开启状态。 必须谨防控制管 10和整流管 11的同时开启， 这将会造成 由功率级高边管到低边管的电流溃通。 因此需要在控制管 10和整流管 11的关断 /导 通之间提供某一死区时间 DT。
死区时间 DT限制了控制管 10和整流管 11不能同时导通， 受滤波网络影响。 对于较长的死区时间， 会使开关节点 LX出现负电压， 如图 2中所示， 这将导致整 流管 11体二极管导通， 引入损耗； 如图 3中所示， 对于较短的死区时间， 开关节点 LX的电压值未下降到零电压时整流管 11开启， 使整流管 11产生正向导通电流。死 区时间过长和过短都不利于电源转换效率，最佳死区时间为功率控制管 10的关断时 间、整流管 11的开启时间与节点 LX处寄生电容的放电时间 Ta之和，记为最优时间 丁 opt。
特别地， 在电源转换输出负载变化范围很大， 或者功率管 10和 11尺寸动态变 化等应用下， 节点 LX处寄生电容放电时间 Ta变化较大， 引起最优时间 T。pt跟随变 化。 对于固定的死区时间控制， 会导致死区时间过长或者过短， 引起整流管 11的体 二极管导通或者所述的低边同步整流管正向导通。 更好的设计是控制死区时间随最 优时间 T。pt的改变动态调整， 从而使电源具有更高的转换效率。
发明内容
本发明的一个目的在于提供一种死区时间自适应控制的开关级电路， 具有优化 的死区时间， 以减小开关电源转换器中低边同步整流管的体二极管导通时间和低边 同步整流管的正向导通时间， 提高开关电源转换效率。 本发明的更进一步目的在于 避免特定检测电路， 自适应负载、 功率管尺寸等影响死区时间的因素， 可应用于各 种控制方式的开关电源转换电路中。
本发明采用如下技术方案：
本发明包含开关电源转换器的功率开关管和同步整流管； 连接到开关节点的采 样管； 收集采样信号的采样电容； 对采样电容进行充放电的充电电流和放电电流； 用于缓冲和保持采样电压、 对采样电压进行一定处理的调节电路； 用于收集缓冲和 调节后的的采样电压的保持电容； 将保持电容电压转换成延迟单元的控制信号的转 换电路； 以及提供死区时间的控制可调延迟单元。
具体地， 本发明通过检测开关电源转换器中低边整流管的体二极管导通时间， 反映在采样电容的电压值， 并对采样电压进行缓冲和保持， 作用于控制可调的延迟 单元， 决定以后的死区时间， 从而实现自适应的死区时间。
本发明的优点及显著效果
本发明可动态调节死区时间， 减少或消除任何类型的整流器、 功率设备的高边 晶体管和低边晶体管的直通损耗、 体二极管导通损耗， 实现最佳死区时间以降低功 率损耗。 自适应的死区时间控制电路在很多方面优于目前常用的死区时间控制电路：
1、 自适应速度较快，检测到死区时间不佳后第二个工作周期即可对死区时间进行调 整， 并在 3~4个周期后调整到设置的最佳值。
2、 自适应控制精度高， 由于避免了对影响最佳死区时间因素的间接检测，直接通过 体二极管导通时间调整死区时间， 使电路在各种工作环境、 制造工艺下都可以保 证较高精度。
3、 本发明结构简单， 具有很小的功耗、版图面积和控制复杂程度等优点， 以低成本 实现自适应死区时间控制。
4、 使用场合广泛，本发明检测同步整流管体二极管导通时间，不需要对具体控制方 式的开关转化器进行设计调整， 可适用于任何带有同步整流管的开关转换器。 附图说明 图 1是带有同步整流的开关电源转换器开关级电路结构图；
图 2是调节图 1中的开关级 MOS管在调制过程中的死区时间控制， 以及由于 死区时间过长导致低边同步整流管体二极管导通， 使 LX节点电压为负的信号图形； 图 3是调节图 1中的开关级 MOS管在调制过程中的死区时间控制， 以及由于 死区时间过短导致高边功率管与低边同步整流管电流溃通， 使 LX节点电压突降的 信号图形；
图 4是本发明的原理图， 通过采样电路检测开关节点 LX出现负压的时间， 改 变采样电压， 通过调节电路的缓冲和调节， 改变受控延迟单元产生自适应的死区时 间；
图 5是连接到开关节点 LX的采样电路原理图；
图 6是在开关电源转换周期中采样电路工作的时序图；
图 7是缓冲和调节采样电压的调节电路以及受控延迟单元原理图；
图 8是在开关电源转换周期中调节电路以及受控延迟单元工作的时序图； 图 9是采样电路的具体实施例；
图 10是采样电路中产生 Kddl信号的具体实施例；
图 11是调节电路和受控延迟单元的具体实施例；
图 12是调节电路中产生 Kbuf信号的具体实施例；
图 13是上述实施例的具体实现时序图。
具体实施方式
图 1示了具有同步整流 MOS管 11的开关级电路 100，调制信号控制高边 PMOS 管 10，信号被确认为 Pg;同时经过延迟控制电路 15延迟一定时间到低边 MOS管， 信号被确认为 Ng，图 2显示了信号 Pg和 Ng的波形。所述高边 PMOS管和低边 NMOS 管在开关节点 LX处连接。
图 2示出了与开关节点处的电压 LX的波形， 以及其与信号 Pg和信号 Ng延迟 时间的关系。其中 Ta时间表征了由于高边 PMOS管关断时间、节点 LX处的寄生电 容和输出电流共同决定的 LX节点电压下降时间， Tb时间表征了由于死区时间过长 导致低边 MOS管 11的体二极管导通， 使 LX节点电压值为一个负的 PN结压降。
图 3示出了由于死区时间过短， LX节点在未下降至低电压时， 低边同步整流管 导通， 导致低边同步整流管的正向导通。 对于特殊应用如输出电流变化较大， 或高 低边 MOS管 Mp尺寸动态调整或工作温度变化的应用场合， 所述 T。pt时间在一定范 围内变化， 如果采用固定死区时间， 将会引起开关级 MOS管的体二极管导通， 或低 边同步整流管的正向导通， 使开关级的导通损耗变大。
图 4示出了死区时间自适应控制的开关级电路 110原理图， 由高边控制管 10和 低边整流管 11组成开关电源的功率级开关， 开关节点为 LX; 死区时间自适应的控 制原理如下：
通过连接在开关节点 LX的采样电路 16检测低边同步整流管的体二极管导通， 控制采样电容的充放电，通过调节电路 17将采样电容的电压值进行缓冲和一定调节， 缓冲后的电压信号保持在保持电容上， 电压值决定控制可调延迟单元 15的下一个周 期死区时间， 从而实现死区时间的自适应调整。
图 5示出了采样电路 16的原理图以及连接关系。图中采样管 161源极连接在所 述节点 LX上， 栅极接地， 漏极连接负载并作为采样的输出信号。 当 LX节点出现负 电压时所述整流管 11体二极管导通，采样管 161导通并使信号 Keh变低，使开关 162 导通对采样电容 164进行充电， 充电电流为 II。 图中电流漏 12为放电回路， 控制电 流漏 12在开关电源每个工作周期导通固定的时间， 对采样电容泄放固定电荷。
图 6示出了采样电路 16工作的时序图， 在开关电源正常工作周期中， 死区时间 设置较长以防止低边同步整流管出现正向电流， 因此会在控制管 10关断之后、 整流 管 11开启之前， 由于整流管 11体二极管到体导通在 LX节点出现负电压， 持续 Tb 时间， 此时开关 162导通， 采样管 164充电； 充电结束后控制开关 162关断， 通过 电流漏 12对采样电容 164进行放电， 放电量为 Qd。h。采样电容电压值 Vsmp在一个工 作周期后电压变化量为：
△V誦 smp h Dr Qdch = ΑΆΤ b
smp
其中 为采样系数， 与采样电容容值、 采样电路的充放电电流有关， 图 6示出 了采样电容电压值 Vsmp的变化。
图 7示出了调节电路 17和控制延迟单元 15的原理图以及连接关系， 图中采样 电容 164的电压值经过缓冲器 171， 被复制和保持在保持电容 173， 如图 8所示， 记 保持电容的电压值信号为 Vdey。缓冲器 17还包含一个调节转换器 172，将电压值 Vdey 转换成控制延迟单元延迟时间的信号 Sdey， 设置转换比例为：
△Sdey = SQWdey 其中 S为转换系数。 图 7中示出了典型的电流控制延迟单元 15， 通过调节电路 17产生的控制信号 Sdey对延迟单元充电， 延迟单元输出信号与输入信号的延迟时间 取决于充电信号的大小， 一般地：
c
DT=-—
^dey
其中 C为延迟系数， 延迟时间 DT与控制信号成反比， 由于控制信号 Sdey变化， 死区时间改变量：
ΛΒΤ=^ =
Sdey + ASdey Sdey Sdey (Sdey + ASdey ) 由于 Sdey»ASdey， 且 Sdey在较少的周期内可认为是固定值， 因此死区时间改变 量与控制信号 Sdey的关系近似为：
ADT=-cmsdey
其中 C'近似为常数，图 8中示出了由于充电电流增大，延迟单元延迟时间由 减小为 DT2， 即充电电流与下周期的死区时间成反比例关系。
综上， 由于开关电源转换器由于某种原因， 体二极管导通时间改变了 ATb， 采 样电容的电压值将变化经过所述的自适应死区时间控制， 下一工作周期死区时间将 改变：
ADT= - ABC Th 调整系数 '的乘积为合适值， 即可根据电源转换器工作情况自适应地调整死 区时间。 典型地设置^ 的乘积为 1/2， 即在体二极管导通时间改变△ ， 下一个 周期， 死区时间将跟随体二极管导通时间的改变减少 -l/2ATb， 经过 3、 4个周期后， 死区时间 DT逐渐逼近所述最优时间 Topt。
实施例
图 9示出了自适应死区时间控制的一个实施例，采样电路采用图中虚线框 16为 所示的结构。 其中栅极接地的 MOS管 161源极接入所述节点 LX， 作为采样管， 漏端接二极管连接的 PMOS管 165， 作为采样管的负载； PMOS管 166和 167的栅 极接固定电位的偏置电压 Vbias， 167的漏电流作为采样充电电流源， 166的漏电流经 过 NMOS电流镜后，提供采样放电电流源； 开关管 162为充电开关， 当开关节点 LX 出现负电压使采样管 161导通时， 采样充电开关 162使能 K£h有效， 对采样电容 164 进行充电， 充电结束后开关管 163的使能 Kddl信号有效固定时间， 此时放电回路通 过放电电流源 12对采样电容 164进行每周期的固定电荷放电； 采样电容 164—端接 地， 另一端接在开关 162和开关 163的连结节点。
图 10示出了产生放电开关管 163的使能信号的一个实施例， 采样充电开关 162 使能 Keh经过一个脉冲产生电路， 使 Kdeh信号有效， 并持续两个延迟单元时长。
图 11中虚线框 17为所述的调节电路。其中放大器 1711连接成单位增益缓冲器， 将采样电容 164的电压值 Vsmp保持在电容 173上；开关 1712受外部信号 Kbuf控制， 打开时使保持电容 173更新采样信息， 断开时保持电容 173 电压值保持不变； 所述 的调节电路 172采用电阻 1721和 NMOS管 1722组成的源极负反馈的共源放大器， 作用是将保持电容 173的电压值 Vdey转换成电流控制的延迟单元 15的延迟电流 Sdey。
图 11示出了受控延迟单元的实施例， 其中反相器延迟链 156为延迟通路， 输入 信号为所述第二外部控制信号 Ng，p， 输出为同步整流管 11的控制信号 Ng。 PMOS管 152-155的栅极接 PMOS管 151的漏极构成电流镜， 152 155源极接电源， 漏极作 为反相器延迟链的充电电流端， 电流镜输入电流为调节电路部分的输出信号， 把所 述的延迟电流 Idey复制为反相器延迟链的充电电流， 以控制延迟单元的延迟时间。
图 12示出了一种产生缓冲开关信号 Kbuf的电路， 时钟信号 CLK经过脉冲产生 电路， 产生用于调节电路中控制保持电容复制采样电压的缓冲开关信号 Kbuf。
图 13示出了充电开关信号 Κ 、 放电开关信号 Kdch、 缓冲开关信号 Kbuf的时序 图， 以及采样电容 164和保持电容 173的电压时序图。
调整电路中电容值、电压 /电流转换系数等参数，可实现所述的系数 ^BC'的乘积 为 1/2， 死区时间将随着整流管的体二极管导通时间调整， 始终保持设定的体二极管 导通时间， 实现自适应的死区时间控制， 使死区时间跟随开关电源转换器的开关损 耗大大减小。
尽管本发明结合特定实施方案进行描述， 但许多其它的变化和改进以及其它的 使用对于本领域技术人员来说是显而易见的， 因此本发明并不局限于此处特定公开 的内容。

Claims

权 利 要 求 书
1、 一种死区时间自适应控制的开关级电路， 包括： 高边控制管 （10)和低边同步整 流管 （11 )， 高边控制管 （10) 的源端接输入电压， 低边同步整流管 （11 ) 的源端接 地， 高边控制管 （10) 的漏端与低边同步整流管 （11 ) 的漏端连接并构成开关节点
(LX), 高边控制管 （10) 的栅端作为高边控制管 （10) 的受控端， 用于第一外部 控制信号 （Pg) 的输入， 低边同步整流管 （11 ) 的栅端作为低边同步整流管 （11 ) 的受控端， 控制高边控制管 （10) 和低边同步整流管 （11 ) 的导通和关断， 可以在 节点 （LX) 产生占空比可控的波形， 通过外部滤波网络 （13 ) 在负载 （14) 上产生 所需输出电压， 其特征在于， 所述开关级电路还包括用于调整高边控制管 （10) 与 低边同步整流管 （11 ) 之间死区时间的控制模块， 所述死区时间的控制模块包括用 于在节点 （LX) 上检测当前死区时间的采样电路 （16)、 用于对由采样电路 （16) 采集得到的采样电压进行缓冲和转换的调节电路 （17) 及设有外部控制输入端的受 控延迟单元（15 )且所述的受控延迟单元（15 )用于延迟第二外部控制信号 （Ng,p)， 并将延迟后的第二外部控制信号作为低边同步整流管（11 )受控端的控制信号（Ng)。
2、 根据权利要求 1所述的死区时间自适应控制的开关级电路， 其特征在于， 采样电 路 （16) 由采样管 （161 )、 采样输出负载 （165 )、 采样充电开关 （162)、 采样充电 电流源 （11 )、 采样放电电流源 （12) 以及采样电容 （164) 组成， 采样管 （161 ) 的 栅端接地， 源端接所述开关节点 （LX)， 漏端接采样输出负载 （165 ) 并作为采样管
( 161 ) 的输出连接采样充电开关 （162) 的使能端， 当节点 （LX) 由于死区时间过 长出现负电压时采样管 （161 )漏端输出采样信号， 打开采样充电开关 （162)， 采样 充电开关 （162) 连接在充电电流源 （II ) 与采样电容 （164) 的一端之间， 对采样 电容 （164) 进行充电， 采样电容 （164) 的另一端接地， 同时采样电容 （164) 的一 端连接放电电流源 （12)， 用于对采样电容 （164) 进行每周期固定电荷放电， 所述 采样电容 （164) 的一端同时作为所述采样电路 （16) 的采样信号 （Vsmp) 输出端。
3、 根据权利要求 2所述的死区时间自适应控制的开关级电路， 其特征在于， 调节电 路 （17) 由缓冲电路 （171 )、 保持电容 （173 ) 和转换电路 （172) 组成， 缓冲电路
( 171 )的输入端连接所述采样电路（ 16)的采样信号（ Vsmp)输出端，缓冲电路（ 171 ) 的输出端连接保持电容 （173 ) 的一端， 用于将缓冲后的采样信号 （Vsmp) 保持在保 持电容 （173) 上并产生采样保持信号 （Vdey)， 保持电容 （173) 的另一端接地， 转 换电路（172)的输入端与所述保持电容（173)的一端连接， 用于将保持信号（Vdey) 进行放大、 电流-电压转换或模数转换处理， 转换电路 （172) 的输出端作为调节电 路 （17) 的输出端， 输出调节后的延迟控制信号 （Sdey) 并用于控制下功率级一个开 关周期的死区延迟时间。
4、 根据权利要求 3所述的死区时间自适应控制的开关级电路， 其特征在于， 受控延 迟电路（15) 的输入端用于第二外部控制信号 （Ng,p) 的输入， 受控延迟电路 （15) 的输出端接所述低边同步整流管（11)的受控端提供控制信号 (Ng)，受控延迟电路（15) 的外部控制输入端接所述调节电路 （17) 的输出端。
5、 根据权利要求 2所述的死区时间自适应控制的开关级电路， 其特征在于， 所述采 样管 （161)采用 MOS采样管， NMOS采样管 （161)栅端接地， 源端连接在所述 节点 （LX)， 所述采样输出负载（165)采用二极管方式连接的 PMOS管， 与 MOS 采样管 （161) 漏端连接， MOS采样管 （161) 的漏端同时作为采样输出， 控制充 电开关（163) 的使能信号 （Keh)， 充电电流源 （II)和放电电流源 (12)通过外部偏置 电压 （Vbias) 产生， 外部偏置电压 （Vbias) 连接 PMOS 管 （167)、 (166) 的栅端， PMOS管 （167)、 (166) 的源端接电源， 由 PMOS管 （167)漏电流作为所述充电电 流源 (11)， PMOS管 （166) 的漏端连接由 MOS管 （167)、 (168) 组成的电流镜， 镜像复制 PMOS管（166)的漏电流，所述电流镜的输出电流作为所述放电电流源 (12)， 采样电容（164)每周期固定电荷放电采用在放电电流源 (12)与采样电容（164)之间 加入 NMOS 开关管作为放电开关 （163)， 放电开关 （163) 的使能产生电路采用由 延迟单元和与非门组成的脉冲产生电路 （166)， 在所述充电使能信号 (Keh)关断后所 述脉冲产生电路 （166) 产生固定时间的脉冲信号 (Kddl)， 控制放电开关 （163) 对采 样电容固定电荷放电。
6、 根据权利要求 3、 4所述的死区时间自适应控制的开关级电路， 其特征在于， 所 述缓冲电路 （171) 采用一个放大器 （1711) 和一个保持开关管 （1712) 组成， 所述 放大器 （1711) 的正向端作为缓冲电路 （171) 的输入端， 所述放大器 （1711) 的反 向端与所述缓冲电路（171)的输出端连接，保持开关管（1712)的一端与放大器（1711) 的输出端连接， 保持开关管 （1712) 的另一端作为缓冲电路 （171) 的输出端， 保持 开关管 （1712)受控端接受使能信号 （Kbuf)， 控制保持电容（173) 的电压值进行保 持 /更新， 使能信号 （Kbuf) 由延迟单元和与非门组成的脉冲产生电路 （177) 产生， 脉冲产生电路的输入端连接外部时钟； 所述转换电路 （172) 采用 MOS管 （1721) 和电阻 （1722) 组成的带源极负反馈的共源放大器结构， MOS管 （1721) 的栅端 作为转换电路（172)的输入端并与保持电容（173)连接， 电阻（1722)连接在 MOS 管 （1721) 的源端与地之间， NMOS管 （1721) 的漏端作为转换电路（172) 的输出 端， 输出信号 （Sdey)。
7、 根据权利要求 3、 4所述的死区时间自适应控制的开关级电路， 其特征在于， 所 述受控延迟电路 （15)采用充电电流可变反相器延迟链 （156) 结构， 反相器延迟链 (156) 的输入端接收第二外部控制信号 （Ng，p)， 反相器延迟链 （156) 的输出端产 生所述低边同步整流管 （11) 的控制信号 （Ng)， 反相器延迟链 （156) 的受控延迟 采用由 PMOS管 （151) 〜 (155) 组成的电流镜结构， PMOS管 （151) 的栅端与漏 端连接同时作为电流镜的输入端，接收所述缓冲电路（17)的输出信号（Sdey)， PMOS 管 （152) 〜 (155) 的栅端与 PMOS管 （151) 的栅端连接， 漏端作为电流镜的输出 端， 连接所述反相器延迟链（156)中高边 PMOS管的源端， 电流镜输出电流大小决 定反相器延迟链 （156) 的延迟时间。
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