WO2012014865A1 - 表示装置およびその駆動方法 - Google Patents

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山本　薫
杉田　靖博
耕平 田中
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Sharp Corp
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Definitions

  • the present invention relates to a display device, and more particularly to a display device in which a plurality of photosensors are arranged in a pixel region.
  • a method for providing an input function such as a touch panel, a pen input, and a scanner by providing a display panel with a plurality of optical sensors is known.
  • an optical sensor as shown in FIG. 33, a circuit configuration including a photodiode PD1, a capacitor C INT, and a transistor M1 is known (International Publication No. 2007/145346 and International Publication). No. 2007/145347).
  • the gate of the transistor M1 is connected to the storage node INT.
  • the storage node INT is connected to one electrode of the capacitor C INT and one electrode (cathode) of the photodiode PD1.
  • the other electrode (anode) of the photodiode PD1 is connected to the reset line RST.
  • the other electrode of the capacitor C INT is connected to the readout wiring RWS.
  • the operation of the conventional optical sensor is as follows. First, in the reset period, a voltage for applying a forward bias to the photodiode PD1 is supplied to the reset line RST. Thereby, in the reset period, the storage node INT is reset to a predetermined potential. When the reset period ends, a voltage for applying a reverse bias to the photodiode PD1 is supplied to the reset line RST. In the accumulation period following the reset period, charge accumulation to the accumulation node INT is performed. In a readout period subsequent to the accumulation period, by applying a read voltage to the readout wiring RWS, the charge accumulated in the accumulation period is read from the accumulation node INT by the transistor M1.
  • An object of the present invention is to solve the above problems and provide a display device with a photosensor with improved sensitivity.
  • a display device disclosed herein supplies a drive signal to a display panel including a plurality of display pixel circuits and a plurality of sensor pixel circuits in a display region, and the sensor pixel circuits.
  • a drive circuit, and the sensor pixel circuit includes a light receiving element, a storage node that holds a charge corresponding to the amount of light incident on the light receiving element, and a read switching element connected to the storage node,
  • the configuration further includes a first switching element connected between the element and the storage node and operating in a saturation region, and a second switching element for resetting the storage node.
  • a display device with an optical sensor with improved sensitivity can be provided.
  • FIG. 1 is a block diagram showing a configuration of a display device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an arrangement of sensor pixel circuits in a display panel included in the display device shown in FIG.
  • FIG. 3 is a circuit diagram showing a specific configuration of the sensor pixel circuit according to the first embodiment.
  • FIG. 4 is a waveform diagram of a drive signal for driving the sensor pixel circuit according to the first embodiment.
  • FIG. 5 is a waveform diagram showing changes in various signals of the sensor pixel circuit in the vicinity of times ta to tc shown in FIG.
  • FIG. 6A is a schematic diagram illustrating the operation of the sensor pixel circuit when the drive signals illustrated in FIGS. 4 and 5 are supplied.
  • FIG. 1 is a block diagram showing a configuration of a display device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an arrangement of sensor pixel circuits in a display panel included in the display device shown in FIG.
  • FIG. 3 is
  • FIG. 6B is a schematic diagram illustrating the operation of the sensor pixel circuit when the drive signals illustrated in FIGS. 4 and 5 are supplied.
  • FIG. 6C is a schematic diagram illustrating the operation of the sensor pixel circuit when the drive signals illustrated in FIGS. 4 and 5 are supplied.
  • FIG. 7 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the first embodiment.
  • FIG. 8 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the first embodiment.
  • FIG. 9 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the first embodiment.
  • FIG. 10 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 11 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 12 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 13 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the first embodiment.
  • FIG. 14 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 15 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 16 is a circuit diagram illustrating a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 17 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 18 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 19 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the first embodiment.
  • FIG. 20 is a waveform diagram showing a drive signal applied to the sensor pixel circuit and potential changes of Vsig and Vint in the second embodiment.
  • FIG. 21 is a diagram illustrating an arrangement of sensor pixel circuits in the pixel region of the display device according to the third embodiment.
  • FIG. 22 is a diagram showing the timing for turning on and off the backlight, and the reset and readout timings for the sensor pixel circuit.
  • FIG. 23A is a circuit diagram illustrating an example of a specific configuration of the first sensor pixel circuit according to the third embodiment.
  • FIG. 23B is a circuit diagram illustrating an example of a specific configuration of the second sensor pixel circuit according to the third embodiment.
  • FIG. 24 is a signal waveform diagram of the display panel according to the third embodiment.
  • FIG. 25 is a circuit diagram of a sensor pixel circuit according to the third embodiment.
  • FIG. 26 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the third embodiment.
  • FIG. 27 is a circuit diagram illustrating a configuration of a modified example of the sensor pixel circuit according to the third embodiment.
  • FIG. 28 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the third embodiment.
  • FIG. 29 is a circuit diagram illustrating a configuration of a modified example of the sensor pixel circuit according to the third embodiment.
  • FIG. 30 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the third embodiment.
  • FIG. 31 is a circuit diagram illustrating a configuration of a modified example of the sensor pixel circuit according to the third embodiment.
  • FIG. 32 is a signal waveform diagram of the display panel according to the fourth embodiment.
  • FIG. 33 is a circuit diagram showing a configuration of a conventional photosensor.
  • a display device includes: A display panel including a plurality of display pixel circuits and a plurality of sensor pixel circuits in a display region; A drive circuit for supplying a drive signal to the sensor pixel circuit,
  • the sensor pixel circuit includes: A light receiving element; A first accumulation node for accumulating charges according to the amount of light incident on the light receiving element; A second storage node for holding the charge of the first storage node; A read switching element connected to the second storage node; The first storage node is connected between the first storage node and the second storage node, and operates in a saturation region when transferring the charge stored in the first storage node to the second storage node.
  • the sensor pixel circuit comprises: A capacitor connected between the second storage node and the read signal line; A configuration may be adopted in which a reset line is connected to the gate of the second switching element, a constant voltage source is connected to the source, and the second storage node is connected to the drain (second configuration).
  • the sensor pixel circuit comprises: A capacitor connected between the second storage node and the read signal line; A configuration may be adopted in which a reset line is connected to the gate of the second switching element, the read signal line is connected to the source, and the second storage node is connected to the drain (third configuration).
  • the drive circuit is within a unit period, A reset period for turning on the first switching element and turning on the second switching element to reset the first and second storage nodes; An accumulation period for turning off the first switching element and turning off the second switching element, and accumulating charges according to the amount of light received by the light receiving element at the first accumulation node; A transfer period in which the first switching element is turned on and the second switching element is turned off to transfer the charge accumulated in the accumulation period in the first accumulation node to the second accumulation node; It is preferable that the first switching element is turned off and the second switching element is turned off, and sensing is performed in accordance with a reading period in which reading is performed with the reading switching element turned on (fourth). Constitution).
  • the drive circuit is within a unit period, A reset period for turning on the first switching element and turning on the second switching element to reset the first and second storage nodes;
  • the first switching element is turned on and the second switching element is turned off to accumulate charges corresponding to the amount of light received by the light receiving element at the first accumulation node, and at the same time, the first switching element
  • An accumulation transfer period for transferring charges accumulated in the accumulation period at the accumulation node to the second accumulation node; It is also preferable that sensing be performed in accordance with a reading period in which the first switching element is turned off and the second switching element is turned off, and the reading switching element is turned on and reading is performed (fifth) Constitution).
  • the sensor pixel circuit includes a first sensor pixel circuit that detects light during a detection period when the light source is turned on, and a second sensor pixel circuit that detects light during a detection period when the light source is turned off, It is also preferable that the driving circuit read out from the first and second sensor pixel circuits in a line sequential manner other than the detection period when the light source is turned on and the detection period when the light source is turned off (sixth structure). .
  • the light source is turned on for a predetermined time once in one frame period, More preferably, the detection period when the light source is turned on and the detection period when the light source is turned off are set once per frame period (seventh structure).
  • the first sensor pixel circuit and the second sensor pixel circuit share one photosensor (eighth configuration).
  • the first capacitor is a P-type transistor (ninth configuration).
  • the sensor pixel circuit comprises: A reference light-receiving element connected in series to the light-receiving element and shielded from light; It is preferable that the first storage node is connected between the light receiving element and the reference light receiving element (tenth structure).
  • the light receiving element may be an N-type transistor (an eleventh structure).
  • a driving method of a display device is as follows.
  • a display panel including a plurality of display pixel circuits and a plurality of sensor pixel circuits in a display region; and a drive circuit that supplies a drive signal to the sensor pixel circuit, wherein the sensor pixel circuit includes a light receiving element; A first storage node for storing charges according to the amount of light incident on the light receiving element; a second storage node for storing charges of the first storage node; and the second storage node connected to the second storage node A read switching element, connected between the first storage node and the second storage node, and saturated when transferring the charge stored in the first storage node to the second storage node
  • a display device further comprising: a first switching element operating in a region; and a second switching element connected to the second storage node and resetting the first and second storage nodes
  • a driving method The drive circuit is within a unit period, A reset process for turning on the first switching element and turning on the second switching element to reset the first and
  • a display device driving method includes: A display panel including a plurality of display pixel circuits and a plurality of sensor pixel circuits in a display region; and a drive circuit that supplies a drive signal to the sensor pixel circuit, wherein the sensor pixel circuit includes a light receiving element; A first storage node for storing charges according to the amount of light incident on the light receiving element; a second storage node for storing charges of the first storage node; and the second storage node connected to the second storage node A read switching element, connected between the first storage node and the second storage node, and saturated when transferring the charge stored in the first storage node to the second storage node A display device further comprising: a first switching element operating in a region; and a second switching element connected to the second storage node and resetting the first and second storage nodes
  • a driving method The drive circuit is within a unit period, A reset process for turning on the first switching element and turning on the second switching element to reset the first and second storage nodes
  • the display device according to the present invention is not limited to the liquid crystal display device, and is an active matrix.
  • the present invention can be applied to any display device using a substrate.
  • the display device according to the present invention includes a touch panel display device that performs an input operation by detecting an object close to the screen by using an optical sensor, and a display for bidirectional communication including a display function and an imaging function. Use as a device is assumed.
  • each drawing referred to below shows only the main members necessary for explaining the present invention in a simplified manner among the constituent members of the embodiment of the present invention for convenience of explanation. Therefore, the display device according to the present invention can include arbitrary constituent members that are not shown in the drawings referred to in this specification. Moreover, the dimension of the member in each figure does not represent the dimension of an actual structural member, the dimension ratio of each member, etc. faithfully.
  • FIG. 1 is a block diagram showing a configuration of a display device according to the first embodiment of the present invention.
  • the display device shown in FIG. 1 includes a display control circuit 1, a display panel 2, and a backlight 3.
  • the display panel 2 includes a pixel region 4, a gate driver circuit 5, a source driver circuit 6, and a sensor row driver circuit 7.
  • the pixel region 4 includes a plurality of display pixel circuits 8 and a plurality of sensor pixel circuits 9.
  • This display device has a function of displaying an image on the display panel 2 and a function of detecting light incident on the display panel 2.
  • x is an integer of 2 or more
  • y is a multiple of 3
  • m and n are even numbers
  • the frame rate of the display device is 60 frames / second.
  • the video signal Vin and the timing control signal Cin are supplied from the outside to the display device shown in FIG. Based on these signals, the display control circuit 1 outputs a video signal VS and control signals CSg, CSs, and CSr to the display panel 2 and outputs a control signal CSb to the backlight 3.
  • the video signal VS may be the same as the video signal Vin, or may be a signal obtained by performing signal processing on the video signal Vin.
  • the backlight 3 is a sensing light source provided separately from the display light source, and irradiates the display panel 2 with light. More specifically, the backlight 3 is provided on the back side of the display panel 2 and irradiates the back surface of the display panel 2 with light. The backlight 3 is turned on when the control signal CSb is at a high level, and is turned off when the control signal CSb is at a low level. As the backlight 3, for example, an infrared light source or the like can be used.
  • (x ⁇ y) display pixel circuits 8 and (n ⁇ m / 2) sensor pixel circuits 9 are two-dimensionally arranged. More specifically, the pixel region 4 is provided with x gate lines GL1 to GLx and y source lines SL1 to SLy.
  • the gate lines GL1 to GLx are arranged in parallel to each other, and the source lines SL1 to SLy are arranged in parallel to each other so as to be orthogonal to the gate lines GL1 to GLx.
  • the (x ⁇ y) display pixel circuits 8 are arranged in the vicinity of intersections of the gate lines GL1 to GLx and the source lines SL1 to SLy.
  • Each display pixel circuit 8 is connected to one gate line GL and one source line SL.
  • the display pixel circuit 8 is classified into red display, green display, and blue display. These three types of display pixel circuits 8 are arranged side by side in the extending direction of the gate lines GL1 to GLx, and constitute one color pixel.
  • n clock lines CLK1 to CLKn, n reset lines RST1 to RSTn, and n read lines RWS1 to RWSn are provided in parallel with the gate lines GL1 to GLx. Further, other signal lines and power supply lines (not shown) may be provided in the pixel region 4 in parallel with the gate lines GL1 to GLx.
  • m selected from the source lines SL1 to SLy are used as the power supply lines VDD1 to VDDm, and another m are used as the output lines OUT1 to OUTm.
  • FIG. 2 is a diagram showing the arrangement of the sensor pixel circuit 9 in the pixel region 4.
  • a clock line CLK and one output line OUT are connected to each of the (n ⁇ m / 2) sensor pixel circuits 9.
  • the sensor pixel circuits 9 connected to the odd-numbered clock lines CLK1 to CLKn-1 are odd-numbered output lines OUT1 to OUTm ⁇ . 1 is connected.
  • the sensor pixel circuit 9 connected to the even-numbered clock lines CLK2 to CLKn is connected to the even-numbered output lines OUT2 to OUTm.
  • the gate driver circuit 5 drives the gate lines GL1 to GLx. More specifically, the gate driver circuit 5 sequentially selects one gate line from the gate lines GL1 to GLx based on the control signal CSg, sets a high level potential to the selected gate line, and applies to the remaining gate lines. Apply a low level potential. As a result, the y display pixel circuits 8 connected to the selected gate line are collectively selected.
  • the source driver circuit 6 drives the source lines SL1 to SLy. More specifically, the source driver circuit 6 applies potentials corresponding to the video signal VS to the source lines SL1 to SLy based on the control signal CSs. At this time, the source driver circuit 6 may perform line sequential driving or dot sequential driving.
  • the potentials applied to the source lines SL1 to SLy are written into y display pixel circuits 8 selected by the gate driver circuit 5. Thus, by writing the potential according to the video signal VS to all the display pixel circuits 8 using the gate driver circuit 5 and the source driver circuit 6, a desired image can be displayed on the display panel 2.
  • the sensor row driver circuit 7 drives the clock lines CLK1 to CLKn, the reset lines RST1 to RSTn, the read lines RWS1 to RWSn, and the like. More specifically, the sensor row driver circuit 7 applies a high level potential and a low level potential to the clock lines CLK1 to CLKn at predetermined timing (details will be described later) based on the control signal CSr. In addition, the sensor row driver circuit 7 selects one reset line from the reset lines RST1 to RSTn based on the control signal CSr, sets a high level potential for resetting to the selected reset line, and sets the remaining reset lines to the other reset lines. Apply a low level potential. As a result, the m sensor pixel circuits 9 connected to the reset line to which the high level potential is applied are collectively reset.
  • the sensor row driver circuit 7 sequentially selects one readout line from the readout lines RWS1 to RWSn based on the control signal CSr, and applies a high level potential for readout to the selected readout line and the remaining readout lines. A low level potential is applied to.
  • the m sensor pixel circuits 9 connected to the selected one readout line can be collectively read out.
  • the source driver circuit 6 applies a high level potential to the power supply lines VDD1 to VDDm.
  • signals corresponding to the amount of light detected by each sensor pixel circuit 9 (hereinafter referred to as sensor signals) are output from the m sensor pixel circuits 9 in a readable state to the output lines OUT1 to OUTm.
  • the output line OUT also serves as the source line SL, and the sensor signal output to the output line OUT is input to the source driver circuit 6.
  • the source driver circuit 6 amplifies the sensor signal output from the output line OUT, and outputs the amplified signal to the outside of the display panel 2 as the sensor output Sout.
  • the sensor output Sout is appropriately processed as necessary by the signal processing circuit 20 provided outside the display panel 2.
  • the number of sensor pixel circuits 9 provided in the pixel region 4 may be arbitrary.
  • (n ⁇ m) sensor pixel circuits 9 may be provided in the pixel region 4, or the same number (that is, (x ⁇ y / 3)) sensor pixel circuits 9 as the color pixels in the pixel region 4. May be provided.
  • a smaller number of sensor pixel circuits 9 than the color pixels for example, 1 to 1/10 of the color pixels may be provided in the pixel region 4.
  • the display device is a display device in which a plurality of photodiodes (photosensors) are arranged in the pixel region 4, and includes a plurality of display pixel circuits 8 and a plurality of sensor pixel circuits 9.
  • the display panel 2 and a sensor row driver circuit 7 (drive circuit) that outputs a drive signal such as a clock signal CLK to the sensor pixel circuit 9 are provided.
  • the configuration of the sensor pixel circuit 9 and the driving method thereof will be described.
  • the same name as the signal line is used to identify the signal on the signal line (for example, the signal on the clock line CLK1 is referred to as a clock signal CLK1).
  • FIG. 3 is a circuit diagram showing a configuration of a sensor pixel circuit 9 a as a specific example of the sensor pixel circuit 9.
  • the sensor pixel circuit 9a is connected to a clock line CLK, a reset line RST, a readout line RWS, a power supply line VDD, and an output line OUT.
  • the sensor pixel circuit 9a includes a photodiode PD1, transistors T1, T2, and M1, and a capacitor C INT .
  • the transistors T1, T2, M1 are, for example, N-type TFTs (Thin Film Transistors).
  • the anode of the photodiode PD1 is connected to the constant voltage source COM.
  • the cathode of the photodiode PD1 is connected to the source of the transistor T1.
  • the gate of the transistor T1 is connected to the clock line CLK.
  • the drain of the transistor T1 is connected to the gate of the transistor M1.
  • the drain of the transistor M1 is connected to the power supply line VDD, and the source is connected to the output line OUT.
  • the transistor M1 functions as a reading transistor.
  • the capacitor C INT is provided between the gate of the transistor M1 and the read line RWS.
  • the gate of the transistor T2 is connected to the reset line RST, the drain is connected to the capacitor CINT , and the source is connected to the power supply line REF that supplies the reference voltage Vref.
  • the reference voltage Vref is not limited to this, but is 0 V, for example.
  • FIG. 4 is a waveform diagram of a drive signal for driving the sensor pixel circuit 9.
  • the potentials of the gate lines GL1 to GLx are set to the high level once every frame period and sequentially for a predetermined time.
  • the potentials of the clock lines CLK1 to CLKn become high level for a predetermined time twice in one frame period (time ta, tb).
  • the potentials of the reset lines RST1 to RSTn are set to the high level once every frame period (time ta) for a predetermined time (reset period).
  • the read lines RWS1 to RWSn are paired in pairs, and the potentials of the (n / 2) pairs of read lines sequentially become high for a predetermined time (read period) after time tc.
  • FIG. 5 is a waveform diagram showing changes in various signals of the sensor pixel circuit 9 in the vicinity of the times ta to tc shown in FIG. 6A to 6C are schematic diagrams showing the operation of the sensor pixel circuit 9 when the drive signals shown in FIGS. 4 and 5 are supplied.
  • the transistors T1 and T2 are both turned on as shown in FIG. 6A.
  • the potential Vint of the storage node INT becomes substantially equal to the reference voltage Vref (here, 0V).
  • the high level potential of the clock signal CLK is set so that the transistor T1 operates in the saturation region.
  • the accumulation period starts.
  • the clock signal CLK, the reset signal RST, and the read signal RWS are all maintained at a low level.
  • the transistors T1 and T2 are off.
  • the transistors T1 and T2 are off.
  • the potential Vint of the accumulation node INT is kept at the potential (Vref) of the reset period.
  • Cint is the load capacity of the storage node INT.
  • t is the length of the accumulation period (time t2 to t3).
  • the clock signal CLK and the reset signal RST are at a low level, and the read signal RWS is at a high level for reading.
  • the potential Vint of the storage node INT increases by (Cint / Cp) times the amount of increase in the potential of the read signal RWS (where Cp is the total capacitance value of the sensor pixel circuit 9).
  • the transistor M1 forms a source follower amplifier circuit using a transistor (not shown) included in the source driver circuit 6 as a load, and drives the output line OUT according to the potential Vint.
  • time t1 in FIG. 5 corresponds to time ta in FIG. 4, and time t3 corresponds to time tb.
  • Time t5 corresponds to time tc.
  • the sensor pixel circuit 9a is provided with the reset transistor T2, and reset is performed so that the transistor T1 operates in the saturation region in the reset period.
  • the transistor T1 since the transistor T1 is provided between the photodiode PD1 and the storage node INT, a relatively large load capacitance of the photodiode PD1 can be separated from the capacitor Cint, and the sensitivity is high. Is obtained.
  • the load capacitance of the photodiode PD1 is mainly caused by the capacitance formed between the photodiode PD1 and the light shielding layer provided on the back surface (backlight side).
  • the amount of decrease ⁇ Vint of the potential Vint during the accumulation period is Q, where Q is the accumulated charge on the cathode side of the photodiode PD1, and Cpd is the load capacitance of the photodiode PD1.
  • ⁇ Vint Q / (Cint + Cpd) (3) It can be expressed as.
  • ⁇ Vint is not affected by the load capacitance Cpd of the photodiode PD1. Therefore, according to the sensor pixel circuit 9a, the amount of decrease in ⁇ Vint during the accumulation period increases, and a highly sensitive photosensor can be realized.
  • FIG. 7 is a circuit diagram showing a configuration of a sensor pixel circuit 9a1 as a modified example of the sensor pixel circuit 9a according to the first embodiment.
  • the sensor pixel circuit 9a1 is formed by forming a capacitor C1 with a transistor TC which is a P-type TFT.
  • the drain of the transistor TC is connected to the drain of the transistor T1, the source is connected to the gate of the transistor M1, and the gate is connected to the read line RWS.
  • the transistor TC connected in this manner greatly changes the potential of the storage node Vint as compared with the sensor pixel circuit 9a when a high level for reading is applied to the reading line RWS. Therefore, the sensitivity of the sensor pixel circuit can be improved by amplifying the difference between the potential of the storage node Vint when strong light is incident and the potential of the storage node Vint when weak light is incident.
  • FIG. 8 is a circuit diagram showing a configuration of a sensor pixel circuit 9a2 as a modification of the sensor pixel circuit 9a according to the first embodiment.
  • the sensor pixel circuit 9a2 shown in FIG. 8 is obtained by adding another photodiode PD2 to the sensor pixel circuit 9a.
  • the voltage supplied to the anode of the photodiode PD1 is COM1.
  • the photodiode PD2 is shielded so that light does not enter, and functions as a reference light sensor.
  • the anode of the photodiode PD2 is connected to the cathode of the photodiode PD1 and the source of the transistor T1, and a constant voltage COM2 is applied to the cathode.
  • the constant voltage COM1 supplied to the anode of the photodiode PD1 and the constant voltage COM2 supplied to the cathode of the photodiode PD2 are set so as to operate as COM2>Vsig> COM1. According to the configuration of FIG. 8, since a dark current flows through the photodiode PD2, the temperature compensation of the photodiode can be performed.
  • FIG. 9 is a circuit diagram showing a configuration of a sensor pixel circuit 9a3 as a modification of the sensor pixel circuit 9a according to the first embodiment.
  • a sensor pixel circuit 9a3 shown in FIG. 9 is obtained by replacing the photodiode PD1 included in the sensor pixel circuit 9a with a phototransistor TD.
  • all the transistors included in the sensor pixel circuit 9a3 can be N-type. Therefore, the sensor pixel circuit can be manufactured using a one-channel process that can manufacture only N-type transistors.
  • FIG. 10 is a circuit diagram showing a configuration of a sensor pixel circuit 9a4 as a modified example of the sensor pixel circuit 9a according to the first embodiment.
  • the sensor pixel circuit 9a4 according to FIG. 10 is obtained by connecting the photodiode PD1 included in the sensor pixel circuit 9a in reverse.
  • the sensor pixel circuit 9a4 is supplied with a reset signal RST which is normally at a high level and becomes a reset low level at the time of reset.
  • the cathode of the photodiode PD1 is connected to the constant voltage line COM, and the anode is connected to the source of the transistor T1. Thereby, variations of the pixel circuit can be obtained.
  • FIG. 11 is a circuit diagram showing a configuration of a sensor pixel circuit 9a5 as a modification of the sensor pixel circuit 9a according to the first embodiment.
  • a sensor pixel circuit 9a5 shown in FIG. 11 is obtained by connecting the photodiode PD1 included in the sensor pixel circuit 9a in reverse, and omitting the capacitor CINT . Further, the readout line RWS is also omitted in the sensor pixel circuit 9a5.
  • the sensor pixel circuit 9a5 is supplied with a reset signal RST which is normally at a high level and at a resetting low level at the same time as the sensor pixel circuit 9a4 according to the above-described modification 4.
  • the reset signal RST becomes a high level for reading at the time of reading.
  • the potential of the storage node Vint (the gate potential of the transistor M1) rises, and a current corresponding to the potential of the storage node Vint flows through the transistor M1.
  • the capacitor C INT is omitted from the sensor pixel circuit 9a5, it is possible to increase the aperture ratio by the amount of the capacitor C INT and improve the sensitivity of the sensor pixel circuit.
  • FIG. 12 is a circuit diagram showing a configuration of a sensor pixel circuit 9a6 as a modification of the sensor pixel circuit 9a according to the first embodiment.
  • the sensor pixel circuit 9a6 shown in FIG. 12 is obtained by omitting the capacitor CINT from the sensor pixel circuit 9a and adding a transistor TS.
  • the transistor TS is an N-type TFT and functions as a selection switching element.
  • the source of the transistor M1 is connected to the drain of the transistor TS.
  • the source of the transistor TS is connected to the output line OUT, and the gate is connected to the readout line RWS.
  • variations of the pixel circuit can be obtained.
  • the capacitor C INT is omitted, the aperture ratio is increased by the amount of the capacitor C INT , and the sensitivity of the sensor pixel circuit can be improved.
  • FIG. 13 is a circuit diagram showing a configuration of a sensor pixel circuit 9a7 as a variation of the sensor pixel circuit 9 according to the first embodiment.
  • the sensor pixel circuit 9a7 is different from the sensor pixel circuit 9a in that the source of the transistor T2 is connected to the readout wiring RWS instead of the power supply line REF that supplies the reference voltage Vref. .
  • the power line REF for the reference voltage is not necessary, so that there is an advantage that the number of bus lines can be reduced.
  • the source of the transistor T2 is not the power supply line REF that supplies the reference voltage Vref, but the readout wiring RWS.
  • Circuit configurations 9a8 to 9a13 corresponding to the configuration connected to the can also be adopted as variations of the sensor pixel circuit 9. These circuit configurations also have an advantage that the number of bus lines can be reduced because the reference voltage power supply line REF is not required, as in the case of the sensor pixel circuit 9a7.
  • the specific configuration of the sensor pixel circuit 9 is the same as that of the sensor pixel circuit 9a described in the first embodiment, but the driving method is different.
  • FIG. 20 is a waveform diagram showing a drive signal applied to the sensor pixel circuit 9a and potential changes at the node SIG and the storage node INT in the second embodiment. As shown in FIG. 20, in the second embodiment, the clock signal CLK becomes a high level only once in one frame period.
  • the clock signal CLK and the reset signal RST are at a high level, and the read signal RWS is at a low level.
  • the transistors T1 and T2 are both on.
  • the potential Vsig of the node SIG and the potential Vint of the storage node INT are reset to predetermined levels, respectively.
  • the potential Vint of the storage node INT is reset to the constant voltage Vref, and the potential Vsig of the node SIG is reset to Vclk ⁇ Vth.
  • the potential of Vref is set to a value larger than the potential of Vclk.
  • the transistor T1 is set to always operate in the saturation region.
  • charge accumulation and charge transfer to the accumulation node INT are performed simultaneously from time t2 to t3. From time t2 to t3, the clock signal CLK is maintained at a high level, and the reset signal RST and the read signal RWS are at a low level, so that the transistor T1 is on and the transistor T2 is off.
  • a photocurrent Ipd flows from the node SIG through the photodiode PD1 to the power supply line COM, and charges are extracted from the node SIG.
  • the transistor T1 since the transistor T1 is on, the charge extracted by the photocurrent Ipd is replenished from the storage node INT.
  • the potential Vint of the storage node INT drops by an amount corresponding to this charge.
  • the transistor M1 forms a source follower amplifier circuit using a transistor (not shown) included in the source driver circuit 6 as a load, and outputs according to the potential of the storage node Vint. Drive the line OUT.
  • the sensor pixel circuit 9a is provided with the reset transistor T2, and reset is performed so that the transistor T1 operates in the saturation region in the reset period.
  • the transistor T1 since the transistor T1 is provided between the photodiode PD1 and the storage node INT, a relatively large load capacitance of the photodiode PD1 can be separated from the capacitor Cint, and the sensitivity is high. Is obtained.
  • FIG. 21 is a diagram illustrating an arrangement of the sensor pixel circuit 9 in the pixel region 4 of the display device according to the third embodiment.
  • a first sensor pixel circuit 9_on that detects light incident during the lighting period of the backlight 3 and light incident during the extinguishing period of the backlight 3 are detected.
  • a second sensor pixel circuit 9_off The number of first sensor pixel circuits 9_on and the number of second sensor pixel circuits 9_off are the same.
  • first sensor pixel circuits 9_on are arranged in the vicinity of intersections of odd-numbered clock lines CLK1 to CLKn-1 and odd-numbered output lines OUT1 to OUTm-1.
  • the (n ⁇ m / 4) second sensor pixel circuits 9_off are arranged in the vicinity of the intersections of the even-numbered clock lines CLK2 to CLKn and the even-numbered output lines OUT2 to OUTm.
  • the display panel 2 includes the plurality of output lines OUT1 to OUTm that propagate the output signal of the first sensor pixel circuit 9_on and the output signal of the second sensor pixel circuit 9_off, and includes the first sensor pixel circuit 9_on and the second sensor.
  • the pixel circuit 9_off is connected to different output lines.
  • the source driver circuit 6 includes a difference circuit (not shown) for obtaining a difference between the output signal of the first sensor pixel circuit 9_on and the output signal of the second sensor pixel circuit 9_off.
  • the source driver circuit 6 amplifies the light amount difference obtained by the difference circuit, and outputs the amplified signal to the outside of the display panel 2 as the sensor output Sout.
  • the sensor output Sout is appropriately processed as necessary by the signal processing circuit 20 provided outside the display panel 2.
  • FIG. 22 is a diagram showing lighting and extinguishing timings of the backlight 3, and resetting and reading timings for the sensor pixel circuit 9.
  • the backlight 3 is lit for a predetermined time once in one frame period, and is turned off in other periods. Specifically, the backlight 3 is turned on at time tA within one frame period, and is turned off at time tB. Further, all the first sensor pixel circuits 9_on are reset at time tA, and all the second sensor pixel circuits 9_off are reset at time tB.
  • the first sensor pixel circuit 9_on detects light incident during a period A1 (lighting period of the backlight 3) from time tA to time tB.
  • the second sensor pixel circuit 9_off detects light incident during the period A2 (the backlight 3 is turned off) from time tB to time tC.
  • the period A1 and the period A2 have the same length. Reading from the first sensor pixel circuit 9_on and reading from the second sensor pixel circuit 9_off are performed in line-sequentially in parallel after time tC. In FIG. 22, the reading from the sensor pixel circuit 9 is completed within one frame period, but it may be completed until the first sensor pixel circuit 9_on is reset in the next frame period.
  • FIG. 22 shows an example in which reading from the sensor pixel circuit 9 is performed once in one frame period. However, reading from the sensor pixel circuit 9 may be performed twice or more in one frame period. good.
  • FIG. 23A and FIG. 23B are circuit diagrams showing examples of specific configurations of the first sensor pixel circuit 9_on and the second sensor pixel circuit 9_off. As shown in FIGS. 23A and 23B, each of the first pixel circuit 9_on and the second pixel circuit 9_off has the same circuit configuration as the sensor pixel circuit 9a described in the first embodiment.
  • FIG. 24 is a signal waveform diagram of the display panel 2 according to the present embodiment.
  • the potentials of the gate lines GL1 to GLx are set to a high level for a predetermined time in order once every frame period.
  • the potentials of the odd-numbered clock lines CLK1 to CLKn ⁇ 1 are set to a high level twice in one frame period and for a predetermined time in the period A1, respectively.
  • the potentials of the even-numbered clock lines CLK2 to CLKn are set to the high level twice in one frame period and for a predetermined time in the period A2.
  • the potentials of the odd-numbered reset lines RST1 to RSTn ⁇ 1 are set to the high level once every frame period and for a predetermined time at the beginning of the period A1.
  • the potentials of the even-numbered reset lines RST2 to RSTn are set to the high level once every frame period and for a predetermined time at the beginning of the period A2.
  • the read lines RWS1 to RWSn are paired in pairs, and the potentials of the (n / 2) pairs of read lines sequentially become high for a predetermined time after time tC.
  • Vint_on Vref ⁇ Ipd_on ⁇ t / Cint ... (5) It becomes.
  • Ipd_on represents the current value of the photocurrent that has flowed through the photodiode PD1 during the accumulation period (accumulation period within the period A1) in a state where the backlight 3 is turned on.
  • Vint_off Vref ⁇ Ipd_off ⁇ t / Cint ... (6) It becomes.
  • Ipd_off represents the current value of the current that has flowed through the photodiode PD1 during the accumulation period (accumulation period within the period A2) when the backlight 3 is turned off.
  • the first sensor pixel circuit 9_on and the second sensor pixel circuit 9_off according to the amount of light incident on the detection period when the backlight 3 is turned on, as described above.
  • the sensor signal and the sensor signal corresponding to the amount of light incident during the detection period when the backlight 3 is turned off are read out.
  • the difference circuit included in the source driver circuit 6 obtains the difference between the output signal of the first sensor pixel circuit 9_on and the output signal of the second sensor pixel circuit 9_off, so that the amount of light when the backlight is turned on and the time when the backlight is turned off are calculated. The difference in the amount of light can be obtained.
  • the output signal from the second sensor pixel circuit 9_off that is, the sensor signal corresponding to the amount of light incident during the detection period when the backlight 3 is turned off contains only noise components caused by the surrounding environment. Therefore, in the difference circuit of the source driver circuit 6, by subtracting the output signal from the second sensor pixel circuit 9_off from the output signal from the first sensor pixel circuit 9_on, a highly accurate sensor output from which noise components have been removed is obtained. Obtainable.
  • the potential drop amount ⁇ Vint of the storage node during the storage period is the load capacitance of the photodiode PD1. Not affected by Cpd. Therefore, a highly sensitive photosensor can also be realized by this embodiment.
  • the circuit configuration of the first sensor pixel circuit 9_on and the second sensor pixel circuit 9_0ff is not the sensor pixel circuit 9a but the first embodiment.
  • the sensor pixel circuits 9a1 to 9a13 described in the embodiments may be adopted, and the same effects as described above can be obtained.
  • FIG. 25 is a circuit diagram of a sensor pixel circuit 9c according to the third embodiment.
  • a sensor pixel circuit 9c shown in FIG. 25 includes transistors T1on, T1off, T2on, T2off, M1on, M1off, a photodiode PD1, and capacitors Cinton, Cinoff.
  • the transistors T1on, T1off, T2on, T2off, M1on, and M1off are N-type TFTs.
  • the photodiode PD1 and the left half circuit element correspond to a first sensor pixel circuit that obtains a sensor output based on an accumulation period when the backlight 3 is lit.
  • Half of the circuit elements correspond to a second sensor pixel circuit that obtains a sensor output based on an accumulation period when the backlight 3 is turned off. That is, the sensor pixel circuit 9c also functions as the sensor pixel circuit 9_on and the sensor pixel circuit 9_off described above.
  • the sensor pixel circuit 9c is connected to clock lines CLKon and CLKoff, reset lines RSTon and RSToff, readout line RWS, power supply lines VDDon and VDDoff, and output lines OUTon and OUToff.
  • the anode of the photodiode PD1 is connected to the constant voltage source COM, and the cathode is connected to the sources of the transistors T1on and T1off.
  • the gate of the transistor T1on is connected to the clock line CLK1, and the drain is connected to the gate of the transistor M1on.
  • the drain of the transistor M1on is connected to the power supply line VDDon, and the source is connected to the output line OUTon.
  • the capacitor C1on is provided between the gate of the transistor M1on and the read line RWS.
  • the gate of the transistor T1off is connected to the clock line CLK2, and the drain is connected to the gate of the transistor M1off.
  • the drain of the transistor M1off is connected to the power supply line VDDoff, and the source is connected to the output line OUToff.
  • the capacitor CINToff is provided between the gate of the transistor M1off and the readout line RWS.
  • a node connected to the gate of the transistor M1on is a first storage node
  • a node connected to the gate of the transistor M1off is a second storage node
  • the transistors M1on and M1off function as readout transistors.
  • the sensor pixel circuit 9c is driven by the drive signal shown in FIG. 24, and, similarly to the third embodiment, the output signal from the output line OUToff is subtracted from the output signal from the output line OUTon.
  • a highly accurate sensor output from which noise components are removed can be obtained.
  • the potential drop amount ⁇ Vint of the storage node during the storage period is affected by the load capacitance Cpd of the photodiode PD1. I do not receive it. Therefore, a highly sensitive photosensor can also be realized by this embodiment.
  • the sensor pixel circuit 9c shown in FIG. 25 is applied to the sensor pixel circuit 9a in the first embodiment in order to obtain sensor pixel circuits 9a1 to 9a6 as modifications of the first embodiment. It is also possible to apply the same modification. Hereinafter, these modified examples will be described.
  • FIG. 26 is a circuit diagram showing a configuration of a sensor pixel circuit 9c1 as a modified example of the sensor pixel circuit 9c.
  • a sensor pixel circuit 9c1 shown in FIG. 26 is obtained by forming the capacitor C INT of the sensor pixel circuit 9c with a transistor TC which is a P-type TFT.
  • the drain of the transistor TC is connected to the drain of the transistor T1, the source is connected to the gate of the transistor M1, and the gate is connected to the read line RWS.
  • the transistor TC connected in this manner greatly changes the potential of the storage node Vint as compared with the sensor pixel circuit 9a when a high level for reading is applied to the reading line RWS. Therefore, the sensitivity of the sensor pixel circuit can be improved by amplifying the difference between the potential of the storage node Vint when strong light is incident and the potential of the storage node Vint when weak light is incident.
  • FIG. 27 is a circuit diagram showing a configuration of a sensor pixel circuit 9c2 as a modified example of the sensor pixel circuit 9c.
  • a sensor pixel circuit 9c2 shown in FIG. 27 is obtained by adding another photodiode PD2 to the sensor pixel circuit 9c.
  • the photodiode PD2 is shielded so that light does not enter, and functions as a reference light sensor.
  • the anode of the photodiode PD2 is connected to the cathode of the photodiode PD1 and the sources of the transistors T1on and T1off.
  • a constant voltage COM2 is applied to the cathode. Since dark current flows through the photodiode PD2, temperature compensation of the photodiode can be performed.
  • FIG. 27 is a circuit diagram showing a configuration of a sensor pixel circuit 9c2 as a modified example of the sensor pixel circuit 9c.
  • a sensor pixel circuit 9c2 shown in FIG. 27 is obtained by adding
  • the constant voltage COM supplied to the anode of the photodiode PD1 and the constant voltage COM2 supplied to the cathode of the photodiode PD2 are COM2> (potential between the diodes PD1 and PD2)> COM It is set so that
  • FIG. 28 is a circuit diagram showing a configuration of a sensor pixel circuit 9c3 as a modified example of the sensor pixel circuit 9c.
  • a sensor pixel circuit 9c3 shown in FIG. 28 is obtained by replacing the photodiode PD1 included in the sensor pixel circuit 9c with a phototransistor TD.
  • all the transistors included in the sensor pixel circuit 9c3 can be N-type. Therefore, the sensor pixel circuit can be manufactured using a one-channel process that can manufacture only N-type transistors.
  • FIG. 29 is a circuit diagram showing a configuration of a sensor pixel circuit 9c4 as a modified example of the sensor pixel circuit 9c.
  • the sensor pixel circuit 9c4 according to FIG. 29 is obtained by connecting the photodiode PD1 included in the sensor pixel circuit 9c in reverse.
  • the sensor pixel circuit 9c4 is supplied with a reset signal RST which is normally at a high level and becomes a reset low level at the time of reset.
  • the cathode of the photodiode PD1 is connected to the constant voltage line COM, and the anode is connected to the sources of the transistors T1on and T1off. Thereby, variations of the pixel circuit can be obtained.
  • FIG. 30 is a circuit diagram showing a configuration of a sensor pixel circuit 9c5 as a modification of the sensor pixel circuit 9c.
  • a sensor pixel circuit 9c5 shown in FIG. 30 is obtained by connecting the photodiode PD1 included in the sensor pixel circuit 9c in reverse, and omitting the capacitor CINT .
  • the sensor pixel circuit 9c5 is supplied with a reset signal RST that is normally at a high level and at a resetting low level. However, the reset signal RST becomes a high level for reading at the time of reading.
  • the potential of the storage node Vint (the gate potential of the transistor M1) rises, and a current corresponding to the potential of the storage node Vint flows through the transistor M1.
  • the capacitor C INT is omitted from the sensor pixel circuit 9c5
  • the aperture ratio is increased by the amount of the capacitor C INT , and the sensitivity of the sensor pixel circuit can be improved.
  • FIG. 31 is a circuit diagram showing a configuration of a sensor pixel circuit 9c6 as a modified example of the sensor pixel circuit 9c.
  • a sensor pixel circuit 9c6 shown in FIG. 31 is obtained by omitting the capacitor CINT from the sensor pixel circuit 9c and adding transistors Tson and TSoff.
  • the transistors Tson and TSoff are N-type TFTs and function as selection switching elements.
  • the sources of the transistors M1on and M1off are connected to the drains of the transistors TSon and TSoff, respectively.
  • the sources of the transistors TSon and TSoff are connected to the output lines OUTon and OUToff, respectively, and the gates are connected to the read line RWS.
  • variations of the pixel circuit can be obtained.
  • the capacitor C INT is omitted, the aperture ratio is increased by the amount of the capacitor C INT , and the sensitivity of the sensor pixel circuit can be improved.
  • the sensor pixel circuit 9c and the sensor pixel circuits 9c1 to 9c6 include the first sensor pixel circuit for obtaining the sensor output according to the accumulation period when the backlight 3 is turned on, and the backlight 3 being turned off.
  • the second sensor pixel circuit for obtaining the sensor output according to the accumulation period of time has a configuration sharing one photodiode PD1 (light receiving element).
  • the cathode of the shared photodiode PD1 is connected to the source of the transistor T1on included in the portion corresponding to the first pixel circuit and the source of the transistor T1off included in the portion corresponding to the second pixel circuit.
  • the sensor pixel circuit 9c can detect the amount of light when the backlight is turned on and the amount of light when the backlight is turned off. Further, one photo pixel circuit between the first sensor pixel circuit for obtaining the sensor output based on the accumulation period when the backlight 3 is turned on and the second sensor pixel circuit for obtaining the sensor output based on the accumulation period when the backlight 3 is turned off. By sharing the diode PD1, the influence of variations in the sensitivity characteristics of the photodiode is canceled. Thereby, the difference between the light amount when the backlight is turned on and the light amount when the backlight is turned off can be accurately obtained. In addition, the number of photodiodes can be reduced, the aperture ratio can be increased, and the sensitivity of the sensor pixel circuit can be increased.
  • the display device includes, as the sensor pixel circuit 9, the first sensor pixel circuit 9_on and the second sensor pixel circuit 9_off illustrated in FIGS. 23A and 23B in the third embodiment. .
  • the lighting / extinguishing timing of the backlight 3 is also the same as that of the third embodiment (see FIG. 22).
  • FIG. 32 is a signal waveform diagram of the display panel 2 according to the present embodiment.
  • the timing of the clock signal CLK is different from that of the third embodiment.
  • the potentials of the odd-numbered clock lines CLK1 to CLKn-1 are set to the high level once every frame period and for a predetermined time in the period A1.
  • the potentials of the even-numbered clock lines CLK2 to CLKn are set to the high level once every frame period and for a predetermined time in the period A2.
  • the timings of the reset signal RST and the read signal RWS are the same as in the third embodiment.
  • a sensor signal corresponding to the amount and a sensor signal corresponding to the amount of light incident during the detection period when the backlight 3 is turned off are read out.
  • the difference circuit included in the source driver circuit 6 obtains the difference between the output signal of the first sensor pixel circuit 9_on and the output signal of the second sensor pixel circuit 9_off, so that the amount of light when the backlight is turned on and the time when the backlight is turned off are calculated. The difference in the amount of light can be obtained.
  • the output signal from the second sensor pixel circuit 9_off that is, the sensor signal corresponding to the amount of light incident during the detection period when the backlight 3 is turned off contains only noise components caused by the surrounding environment. Therefore, in the difference circuit of the source driver circuit 6, by subtracting the output signal from the second sensor pixel circuit 9_off from the output signal from the first sensor pixel circuit 9_on, a highly accurate sensor output from which noise components have been removed is obtained. Obtainable.
  • the potential drop amount ⁇ Vint of the storage node during the storage period is a photo It is not affected by the load capacitance Cpd of the diode PD1. Therefore, a highly sensitive photosensor can also be realized by this embodiment.
  • the fourth embodiment has been described above.
  • the circuit configuration of the first sensor pixel circuit 9_on and the second sensor pixel circuit 9_off is not the sensor pixel circuit 9a but the first embodiment.
  • the sensor pixel circuits 9a1 to 9a13 described in the embodiments may be adopted, and the same effects as described above can be obtained.
  • the sensor pixel circuit 9c described in the third embodiment may be employed, and the same effects as described above are achieved. Furthermore, sensor pixel circuits 9c1 to 9c6 as modifications of the sensor pixel circuit 9c may be employed.
  • the driving method for acquiring the off signal first and then acquiring the on signal in one frame period has been described.
  • the present invention is industrially applicable as a display device having an optical sensor function.

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Abstract

　感度が向上された光センサ付きの表示装置を提供する。表示装置は、複数の表示画素回路（８）および複数のセンサ画素回路（９ａ）を表示領域（４）内に含む表示パネルと、前記センサ画素回路（９ａ）に対して駆動信号を供給する駆動回路（７）とを備える。前記センサ画素回路（９ａ）は、受光素子（ＰＤ１）と、前記受光素子（ＰＤ１）へ入射した光量に応じた電荷を保持する蓄積ノード（ＩＮＴ）と、前記蓄積ノード（ＩＮＴ）に接続された読み出しスイッチング素子（Ｍ１）とを備える。前記表示装置は、前記受光素子（ＰＤ１）と前記蓄積ノード（ＩＮＴ）との間に接続され、飽和領域で動作する第１のスイッチング素子（Ｔ１）と、前記蓄積ノード（ＩＮＴ）をリセットする第２のスイッチング素子（Ｔ２）とをさらに備える。

Description

表示装置およびその駆動方法
　本発明は、表示装置に関し、特に、画素領域に複数の光センサを配置した表示装置に関する。
　従来から表示装置に関し、表示パネルに複数の光センサを設け、タッチパネル、ペン入力、スキャナなどの入力機能を提供する方法が知られている。このような光センサの一例として、図３３に示すように、フォトダイオードＰＤ１と、コンデンサＣＩＮＴと、トランジスタＭ１とを備えた回路構成が知られている（国際公開第２００７／１４５３４６号および国際公開第２００７／１４５３４７号を参照）。
　この従来の光センサにおいて、トランジスタＭ１のゲートは、蓄積ノードＩＮＴに接続されている。蓄積ノードＩＮＴは、コンデンサＣＩＮＴの一方の電極と、フォトダイオードＰＤ１の一方の電極（カソード）とに接続されている。フォトダイオードＰＤ１の他方の電極（アノード）は、リセット線ＲＳＴに接続されている。コンデンサＣＩＮＴの他方の電極は、読み出し配線ＲＷＳに接続されている。
　上記従来の光センサの動作は次のとおりである。まず、リセット期間において、リセット線ＲＳＴに、フォトダイオードＰＤ１に順方向バイアスをかける電圧を供給する。これにより、リセット期間において、蓄積ノードＩＮＴは所定電位にリセットされる。リセット期間が終了すると、リセット線ＲＳＴには、フォトダイオードＰＤ１に逆方向バイアスをかける電圧が供給される。リセット期間に続く蓄積期間においては、蓄積ノードＩＮＴへの電荷蓄積が行われる。蓄積期間に続く読み出し期間において、読み出し配線ＲＷＳに読み出し電圧を印加することにより、蓄積期間に蓄積された電荷が、蓄積ノードＩＮＴからトランジスタＭ１によって読み出される。
　上記従来の光センサにおいて、感度を向上させるためには、ＣＩＮＴの容量を小さくするか、フォトダイオードＰＤ１のサイズまたは数を大きくする必要がある。しかし、フォトダイオードＰＤ１のサイズまたは数を大きくすると、その負荷容量も増加するので、結果として、感度向上の効果を得ることが難しいという問題があった。本発明は、上記の問題を解決し、感度が向上された光センサ付きの表示装置を提供することを目的とする。
　上記の目的を達成するために、ここに開示する表示装置は、複数の表示画素回路および複数のセンサ画素回路を表示領域内に含む表示パネルと、前記センサ画素回路に対して駆動信号を供給する駆動回路とを備え、前記センサ画素回路は、受光素子と、前記受光素子へ入射した光量に応じた電荷を保持する蓄積ノードと、前記蓄積ノードに接続された読み出しスイッチング素子とを備え、前記受光素子と前記蓄積ノードとの間に接続され、飽和領域で動作する第１のスイッチング素子と、前記蓄積ノードをリセットする第２のスイッチング素子とをさらに備えた構成である。
　本発明によれば、感度が向上された光センサ付きの表示装置を提供できる。
図１は、本発明の実施形態に係る表示装置の構成を示すブロック図である。 図２は、図１に示す表示装置に含まれる表示パネルにおけるセンサ画素回路の配置を示す図である。 図３は、第１の実施形態にかかるセンサ画素回路の具体的構成を示す回路図である。 図４は、第１の実施形態にかかるセンサ画素回路を駆動するための駆動信号の波形図である。 図５は、図４に示した時刻ｔａ～ｔｃの付近における、センサ画素回路の各種信号の変化を示す波形図である。 図６Ａは、図４および図５に示した駆動信号が供給された場合のセンサ画素回路の動作を示す模式図である。 図６Ｂは、図４および図５に示した駆動信号が供給された場合のセンサ画素回路の動作を示す模式図である。 図６Ｃは、図４および図５に示した駆動信号が供給された場合のセンサ画素回路の動作を示す模式図である。 図７は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図８は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図９は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図１０は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図１１は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図１２は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図１３は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図１４は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図１５は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図１６は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図１７は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図１８は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図１９は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図２０は、第２の実施形態においてセンサ画素回路へ印加される駆動信号と、ＶｓｉｇとＶｉｎｔの電位変化とを示す波形図である。 図２１は、第３の実施形態にかかる表示装置の画素領域におけるセンサ画素回路の配置を示す図である。 図２２は、バックライトの点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを示す図である。 図２３Ａは、第３の実施形態にかかる第１センサ画素回路の具体的な構成の一例を示す回路図である。 図２３Ｂは、第３の実施形態にかかる第２センサ画素回路の具体的な構成の一例を示す回路図である。 図２４は、第３の実施形態にかかる表示パネルの信号波形図である。 図２５は、第３の実施形態にかかるセンサ画素回路の回路図である。 図２６は、第３の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図２７は、第３の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図２８は、第３の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図２９は、第３の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図３０は、第３の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図３１は、第３の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図３２は、第４の実施形態にかかる表示パネルの信号波形図である。 図３３は、従来の光センサの構成を示す回路図である。
　本発明の一実施形態にかかる表示装置は、
　複数の表示画素回路および複数のセンサ画素回路を表示領域内に含む表示パネルと、
　前記センサ画素回路に対して駆動信号を供給する駆動回路とを備え、
　前記センサ画素回路は、
　受光素子と、
　前記受光素子へ入射した光量に応じた電荷を蓄積する第１の蓄積ノードと、
　前記第１の蓄積ノードの電荷を保持するための第２の蓄積ノードと、
　前記第２の蓄積ノードに接続された読み出しスイッチング素子とを備え、
　前記第１の蓄積ノードと前記第２の蓄積ノードとの間に接続され、前記第１の蓄積ノードで蓄積した電荷を前記第２の蓄積ノードに転送するとき、飽和領域で動作する第１のスイッチング素子と、
　前記第２の蓄積ノードに接続され、前記第１および第２の蓄積ノードをリセットする第２のスイッチング素子とをさらに備えた構成である（第１の構成）。
　前記第１の構成において、
　前記センサ画素回路が、
　前記第２の蓄積ノードと読み出し信号線との間に接続されたコンデンサをさらに備え、
　前記第２のスイッチング素子のゲートにリセット線が接続され、ソースに定電圧源が接続され、ドレインに前記第２の蓄積ノードが接続された構成としても良い（第２の構成）。
　あるいは、前記第１の構成において、
　前記センサ画素回路が、
　前記第２の蓄積ノードと読み出し信号線との間に接続されたコンデンサをさらに備え、
　前記第２のスイッチング素子のゲートにリセット線が接続され、ソースに前記読み出し信号線が接続され、ドレインに前記第２の蓄積ノードが接続された構成としても良い（第３の構成）。
　前記第１～第３の構成において、
　前記駆動回路が、単位期間内に、
　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオンして、前記第１および第２の蓄積ノードをリセットするリセット期間と、
　前記第１のスイッチング素子をオフにすると共に前記第２のスイッチング素子をオフして、前記第１の蓄積ノードにおいて前記受光素子で受光された光量に応じた電荷を蓄積する蓄積期間と、
　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオフして、前記第１の蓄積ノードにおいて前記蓄積期間に蓄積した電荷を前記第２の蓄積ノードへ転送する転送期間と、
　前記第１のスイッチング素子をオフにすると共に前記第２のスイッチング素子をオフして、前記読み出しスイッチング素子をオンにして読み出しを行う読み出し期間とによってセンシングを行う構成とすることが好ましい（第４の構成）。
　あるいは、前記第１～第３の構成において、
　前記駆動回路が、単位期間内に、
　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオンして、前記第１および第２の蓄積ノードをリセットするリセット期間と、
　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオフして、前記第１の蓄積ノードにおいて前記受光素子で受光された光量に応じた電荷を蓄積すると同時に、前記第１の蓄積ノードにおいて前記蓄積期間に蓄積した電荷を前記第２の蓄積ノードへ転送する蓄積転送期間と、
　前記第１のスイッチング素子をオフにすると共に前記第２のスイッチング素子をオフして、前記読み出しスイッチング素子をオンにして読み出しを行う読み出し期間とによってセンシングを行う構成とすることも好ましい（第５の構成）。
　また、前記第１～第５の構成において、
　１フレーム期間に所定時間だけ点灯する光源をさらに含み、
　前記センサ画素回路が、光源点灯時の検知期間で光を検知する第１センサ画素回路と、光源消灯時の検知期間で光を検知する第２センサ画素回路とを含み、
　前記駆動回路が、光源点灯時の検知期間および光源消灯時の検知期間以外において、前記第１および第２センサ画素回路からの読み出しを線順次で行う構成とすることも好ましい（第６の構成）。
　前記第６の構成において、
　前記光源は１フレーム期間に１回所定時間だけ点灯し、
　光源点灯時の検知期間および光源消灯時の検知期間は、１フレーム期間に１回ずつ設定されている構成とすることがさらに好ましい（第７の構成）。
　前記第６または第７の構成において、
　前記第１センサ画素回路と第２センサ画素回路とが、１個の光センサを共有している構成とすることが好ましい（第８の構成）。
　前記第１～第８の構成において、
　前記第１のコンデンサがＰ型トランジスタである構成とすることが好ましい（第９の構成）。
　前記第１～第８の構成において、
　前記センサ画素回路が、
　前記受光素子に直列に接続され、遮光された参照用受光素子をさらに含み、
　前記受光素子と前記参照用受光素子との間に、前記第１の蓄積ノードが接続されている構成とすることが好ましい（第１０の構成）。
　前記第１～第８の構成において、
　前記受光素子がＮ型トランジスタである構成としても良い（第１１の構成）。
　前記第１～第８の構成において、
　前記読み出しスイッチング素子に直列に接続され、前記第２の蓄積ノードと当該センサ画素回路の出力線との導通／非導通を制御する選択スイッチング素子をさらに備えた構成とすることが好ましい。
　また、本発明の一実施形態にかかる、表示装置の駆動方法は、
　複数の表示画素回路および複数のセンサ画素回路を表示領域内に含む表示パネルと、前記センサ画素回路に対して駆動信号を供給する駆動回路とを備え、前記センサ画素回路が、受光素子と、前記受光素子へ入射した光量に応じた電荷を蓄積する第１の蓄積ノードと、前記第１の蓄積ノードの電荷を保持するための第２の蓄積ノードと、前記第２の蓄積ノードに接続された読み出しスイッチング素子とを備え、前記第１の蓄積ノードと前記第２の蓄積ノードとの間に接続され、前記第１の蓄積ノードで蓄積した電荷を前記第２の蓄積ノードに転送するとき、飽和領域で動作する第１のスイッチング素子と、前記第２の蓄積ノードに接続され、前記第１および第２の蓄積ノードをリセットする第２のスイッチング素子とをさらに備えた表示装置の駆動方法であって、
　前記駆動回路が、単位期間内に、
　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオンして、前記第１および第２の蓄積ノードをリセットするリセット処理と、
　前記第１のスイッチング素子をオフにすると共に前記第２のスイッチング素子をオフして、前記第１の蓄積ノードにおいて前記受光素子で受光された光量に応じた電荷を蓄積する蓄積処理と、
　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオフして、前記第１の蓄積ノードにおいて前記蓄積処理で蓄積した電荷を前記第２の蓄積ノードへ転送する転送処理と、
　前記第１のスイッチング素子をオフにすると共に前記第２のスイッチング素子をオフして、前記読み出しスイッチング素子をオンにして読み出しを行う読み出し処理とによってセンシングを行う方法である。
　また、本発明の他の実施形態にかかる、表示装置の駆動方法は、
　複数の表示画素回路および複数のセンサ画素回路を表示領域内に含む表示パネルと、前記センサ画素回路に対して駆動信号を供給する駆動回路とを備え、前記センサ画素回路が、受光素子と、前記受光素子へ入射した光量に応じた電荷を蓄積する第１の蓄積ノードと、前記第１の蓄積ノードの電荷を保持するための第２の蓄積ノードと、前記第２の蓄積ノードに接続された読み出しスイッチング素子とを備え、前記第１の蓄積ノードと前記第２の蓄積ノードとの間に接続され、前記第１の蓄積ノードで蓄積した電荷を前記第２の蓄積ノードに転送するとき、飽和領域で動作する第１のスイッチング素子と、前記第２の蓄積ノードに接続され、前記第１および第２の蓄積ノードをリセットする第２のスイッチング素子とをさらに備えた表示装置の駆動方法であって、
　前記駆動回路が、単位期間内に、
　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオンして、前記第１および第２の蓄積ノードをリセットするリセット処理と、
　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオフして、前記第１の蓄積ノードにおいて前記受光素子で受光された光量に応じた電荷を蓄積すると同時に、前記第１の蓄積ノードにおいて前記蓄積期間に蓄積した電荷を前記第２の蓄積ノードへ転送する蓄積転送処理と、
　前記第１のスイッチング素子をオフにすると共に前記第２のスイッチング素子をオフして、前記読み出しスイッチング素子をオンにして読み出しを行う読み出し処理とによってセンシングを行う方法である。
　［実施の形態］
　以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものであるが、本発明にかかる表示装置は液晶表示装置に限定されず、アクティブマトリクス基板を用いる任意の表示装置に適用可能である。なお、本発明にかかる表示装置は、光センサを有することにより、画面に近接する物体を検知して入力操作を行うタッチパネル付き表示装置や、表示機能と撮像機能とを具備した双方向通信用表示装置等としての利用が想定される。
　また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
　［第１の実施形態］
　図１は、本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置は、表示制御回路１、表示パネル２、および、バックライト３を備えている。表示パネル２は、画素領域４、ゲートドライバ回路５、ソースドライバ回路６、および、センサロウドライバ回路７を含んでいる。画素領域４は、複数の表示画素回路８と複数のセンサ画素回路９を含んでいる。この表示装置は、表示パネル２に画像を表示する機能と、表示パネル２に入射した光を検知する機能とを有する。以下、ｘを２以上の整数、ｙを３の倍数、ｍおよびｎを偶数とし、表示装置のフレームレートを６０フレーム／秒とする。
　図１に示す表示装置には外部から、映像信号Ｖｉｎとタイミング制御信号Ｃｉｎが供給される。表示制御回路１は、これらの信号に基づき、表示パネル２に対して映像信号ＶＳと制御信号ＣＳｇ、ＣＳｓ、ＣＳｒを出力し、バックライト３に対して制御信号ＣＳｂを出力する。映像信号ＶＳは、映像信号Ｖｉｎと同じでもよく、映像信号Ｖｉｎに信号処理を施した信号でもよい。
　バックライト３は、表示用光源とは別途に設けられたセンシング用の光源であり、表示パネル２に光を照射する。より詳細には、バックライト３は、表示パネル２の背面側に設けられ、表示パネル２の背面に光を照射する。バックライト３は、制御信号ＣＳｂがハイレベルのときには点灯し、制御信号ＣＳｂがローレベルのときには消灯する。バックライト３としては、例えば赤外線光源等を用いることができる。
　表示パネル２の画素領域４には、（ｘ×ｙ）個の表示画素回路８、（ｎ×ｍ／２）個のセンサ画素回路９が、それぞれ２次元状に配置される。より詳細には、画素領域４には、ｘ本のゲート線ＧＬ１～ＧＬｘとｙ本のソース線ＳＬ１～ＳＬｙが設けられる。ゲート線ＧＬ１～ＧＬｘは互いに平行に配置され、ソース線ＳＬ１～ＳＬｙはゲート線ＧＬ１～ＧＬｘと直交するように互いに平行に配置される。（ｘ×ｙ）個の表示画素回路８は、ゲート線ＧＬ１～ＧＬｘとソース線ＳＬ１～ＳＬｙの交点近傍に配置される。各表示画素回路８は、１本のゲート線ＧＬと１本のソース線ＳＬに接続される。表示画素回路８は、赤色表示用、緑色表示用および青色表示用に分類される。これら３種類の表示画素回路８は、ゲート線ＧＬ１～ＧＬｘの伸延方向に並べて配置され、１個のカラー画素を構成する。
　画素領域４には、ゲート線ＧＬ１～ＧＬｘと平行に、ｎ本のクロック線ＣＬＫ１～ＣＬＫｎ、ｎ本のリセット線ＲＳＴ１～ＲＳＴｎ、および、ｎ本の読み出し線ＲＷＳ１～ＲＷＳｎが設けられる。また、画素領域４には、ゲート線ＧＬ１～ＧＬｘと平行に、他の信号線や電源線（図示せず）が設けられることがある。センサ画素回路９から読み出しを行うときには、ソース線ＳＬ１～ＳＬｙの中から選択されたｍ本が電源線ＶＤＤ１～ＶＤＤｍとして使用され、別のｍ本が出力線ＯＵＴ１～ＯＵＴｍとして使用される。
　図２は、画素領域４におけるセンサ画素回路９の配置を示す図である。図２では、（ｎ×ｍ／２）個のセンサ画素回路９のそれぞれに、クロック線ＣＬＫと１本の出力線ＯＵＴが接続される。図２では、（ｎ×ｍ／２）個のセンサ画素回路９のうち、奇数番目のクロック線ＣＬＫ１～ＣＬＫｎ－１に接続されているセンサ画素回路９は、奇数番目の出力線ＯＵＴ１～ＯＵＴｍ－１に接続される。偶数番目のクロック線ＣＬＫ２～ＣＬＫｎに接続されているセンサ画素回路９は、偶数番目の出力線ＯＵＴ２～ＯＵＴｍに接続される。
　ゲートドライバ回路５は、ゲート線ＧＬ１～ＧＬｘを駆動する。より詳細には、ゲートドライバ回路５は、制御信号ＣＳｇに基づき、ゲート線ＧＬ１～ＧＬｘの中から１本のゲート線を順に選択し、選択したゲート線にハイレベル電位を、残りのゲート線にローレベル電位を印加する。これにより、選択されたゲート線に接続されたｙ個の表示画素回路８が、一括して選択される。
　ソースドライバ回路６は、ソース線ＳＬ１～ＳＬｙを駆動する。より詳細には、ソースドライバ回路６は、制御信号ＣＳｓに基づき、映像信号ＶＳに応じた電位をソース線ＳＬ１～ＳＬｙに印加する。このときソースドライバ回路６は、線順次駆動を行ってもよく、点順次駆動を行ってもよい。ソース線ＳＬ１～ＳＬｙに印加された電位は、ゲートドライバ回路５によって選択されたｙ個の表示画素回路８に書き込まれる。このようにゲートドライバ回路５とソースドライバ回路６を用いてすべての表示画素回路８に映像信号ＶＳに応じた電位を書き込むことにより、表示パネル２に所望の画像を表示することができる。
　センサロウドライバ回路７は、クロック線ＣＬＫ１～ＣＬＫｎ、リセット線ＲＳＴ１～ＲＳＴｎ、および、読み出し線ＲＷＳ１～ＲＷＳｎなどを駆動する。より詳細には、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、クロック線ＣＬＫ１～ＣＬＫｎに対して、所定のタイミングで（詳細は後述）ハイレベル電位とローレベル電位を印加する。また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、リセット線ＲＳＴ１～ＲＳＴｎの中から１本のリセット線を選択し、選択したリセット線にリセット用のハイレベル電位を、残りのリセット線にローレベル電位を印加する。これにより、ハイレベル電位が印加されたリセット線に接続されたｍ個のセンサ画素回路９が、一括してリセットされる。
　また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、読み出し線ＲＷＳ１～ＲＷＳｎの中から１本の読み出し線を順に選択し、選択した読み出し線に読み出し用のハイレベル電位を、残りの読み出し線にローレベル電位を印加する。これにより、選択された１本の読み出し線に接続されたｍ個のセンサ画素回路９が、一括して読み出し可能状態になる。このときソースドライバ回路６は、電源線ＶＤＤ１～ＶＤＤｍに対してハイレベル電位を印加する。これにより、読み出し可能状態にあるｍ個のセンサ画素回路９から出力線ＯＵＴ１～ＯＵＴｍに、各センサ画素回路９で検知した光の量に応じた信号（以下、センサ信号という）が出力される。出力線ＯＵＴは、ソース線ＳＬを兼ねており、出力線ＯＵＴへ出力されたセンサ信号は、ソースドライバ回路６へ入力される。
　ソースドライバ回路６は、出力線ＯＵＴから出力されたセンサ信号を増幅し、増幅後の信号をセンサ出力Ｓｏｕｔとして表示パネル２の外部に出力する。センサ出力Ｓｏｕｔは、表示パネル２の外部に設けられた信号処理回路２０によって、必要に応じて適宜の処理を施される。このようにソースドライバ回路６とセンサロウドライバ回路７を用いてすべてのセンサ画素回路９からセンサ信号を読み出すことにより、表示パネル２に入射した光を検知することができる。
　なお、画素領域４に設けるセンサ画素回路９の個数は任意でよい。例えば、画素領域４に（ｎ×ｍ）個のセンサ画素回路９を設けても良いし、画素領域４にカラー画素と同数の（すなわち、（ｘ×ｙ／３）個の）センサ画素回路９を設けてもよい。あるいは、画素領域４にカラー画素よりも少ない個数の（例えば、カラー画素の数分の１～数１０分の１の）センサ画素回路９を設けてもよい。
　このように本発明の実施形態に係る表示装置は、画素領域４に複数のフォトダイオード（光センサ）を配置した表示装置であって、複数の表示画素回路８および複数のセンサ画素回路９を含む表示パネル２と、センサ画素回路９に対してクロック信号ＣＬＫ等の駆動信号を出力するセンサロウドライバ回路７（駆動回路）とを備えている。
　ここで、センサ画素回路９の構成およびその駆動方法について説明する。なお、以下の説明では、信号線上の信号を識別するために、信号線と同じ名称を使用する（例えば、クロック線ＣＬＫ１上の信号をクロック信号ＣＬＫ１という）。
　図３は、センサ画素回路９の具体例としてのセンサ画素回路９ａの構成を示す回路図である。図３に示すように、センサ画素回路９ａは、クロック線ＣＬＫ、リセット線ＲＳＴ、読み出し線ＲＷＳ、電源線ＶＤＤおよび出力線ＯＵＴに接続される。センサ画素回路９ａは、フォトダイオードＰＤ１と、トランジスタＴ１，Ｔ２，Ｍ１と、コンデンサＣＩＮＴとを備えている。トランジスタＴ１，Ｔ２，Ｍ１は、例えば、Ｎ型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）である。フォトダイオードＰＤ１のアノードは、定電圧源ＣＯＭに接続されている。フォトダイオードＰＤ１のカソードは、トランジスタＴ１のソースに接続されている。トランジスタＴ１のゲートは、クロック線ＣＬＫに接続されている。トランジスタＴ１のドレインは、トランジスタＭ１のゲートに接続されている。トランジスタＭ１のドレインは電源線ＶＤＤに接続され、ソースは出力線ＯＵＴに接続される。トランジスタＭ１は読み出しトランジスタとして機能する。コンデンサＣＩＮＴは、トランジスタＭ１のゲートと読み出し線ＲＷＳとの間に設けられる。トランジスタＴ２のゲートはリセット線ＲＳＴに接続され、ドレインはコンデンサＣＩＮＴに接続され、ソースは参照電圧Ｖｒｅｆを供給する電源線ＲＥＦに接続される。参照電圧Ｖｒｅｆは、これに限定されないが、例えば０Ｖである。
　図４は、センサ画素回路９を駆動するための駆動信号の波形図である。図４に示すように、ゲート線ＧＬ１～ＧＬｘの電位は、１フレーム期間に１回ずつ、順に所定時間ずつハイレベルになる。クロック線ＣＬＫ１～ＣＬＫｎの電位は、１フレーム期間に２回（時刻ｔａ，ｔｂ）、所定時間だけハイレベルになる。リセット線ＲＳＴ１～ＲＳＴｎの電位は、１フレーム期間に１回（時刻ｔａ）、所定時間（リセット期間）だけハイレベルになる。読み出し線ＲＷＳ１～ＲＷＳｎは２本ずつ対にされ、（ｎ／２）対の読み出し線の電位は時刻ｔｃ以降に順に所定時間（読み出し期間）ずつハイレベルになる。
　図５は、図４に示した時刻ｔａ～ｔｃの付近における、センサ画素回路９の各種信号の変化を示す波形図である。図６Ａ～図６Ｃは、図４および図５に示した駆動信号が供給された場合のセンサ画素回路９の動作を示す模式図である。
　時刻ｔ１～ｔ２のリセット期間において、クロック信号ＣＬＫおよびリセット信号ＲＳＴがハイレベルになることにより、図６Ａに示すように、トランジスタＴ１，Ｔ２は共にオンとなる。トランジスタＴ２がオンになることにより、蓄積ノードＩＮＴの電位Ｖｉｎｔは、参照電圧Ｖｒｅｆ（ここでは０Ｖ）とほぼ等しくなる。クロック信号ＣＬＫのハイレベル電位は、トランジスタＴ１が飽和領域で動作するように設定されている。
　すなわち、クロック信号ＣＬＫのハイレベル電位をＶｃｌｋ、ノードＳＩＧの電位をＶｓｉｇ、トランジスタＴ１の閾値電圧をＶｔｈとすると、
　　　Ｖｉｎｔ－Ｖｓｉｇ＞Ｖｃｌｋ－Ｖｓｉｇ－Ｖｔｈ　　・・・（１）
が成り立つことが条件である。
　時刻ｔ２においてリセット信号ＲＳＴがハイレベルからローレベルへ切り替わることによってリセット期間が終了すると、蓄積期間が始まる。時刻ｔ２～ｔ３の蓄積期間においては、クロック信号ＣＬＫ、リセット信号ＲＳＴ、読み出し信号ＲＷＳはすべてローレベルに維持される。蓄積期間においては、トランジスタＴ１，Ｔ２はオフである。このときにフォトダイオードＰＤ１に光が入射すると、フォトダイオードＰＤ１に入射光に応じた電流Ｉｐｄが流れ、ノードＳＩＧから電荷Ｑｓｉｇが引き抜かれる（図６Ｂ）。したがって、ノードＳＩＧの電位Ｖｓｉｇは、引き抜かれた電荷Ｑｓｉｇに応じて下降する。なお、蓄積期間のあいだ、トランジスタＴ１，Ｔ２がオフであることにより、蓄積ノードＩＮＴの電位Ｖｉｎｔは、リセット期間の電位（Ｖｒｅｆ）に保たれる。
　次に、蓄積期間の終了時刻（時刻ｔ３）において、クロック信号ＣＬＫが再びハイレベルになると、トランジスタＴ１はオンになる。これにより、ノードＳＩＧから引き抜かれた電荷Ｑｓｉｇに相当する電荷が、蓄積ノードＩＮＴからノードＳＩＧへ移動する。これにより、蓄積ノードＩＮＴの電位Ｖｉｎｔは、この電荷Ｑｓｉｇの量に応じてΔＶｉｎｔだけ下降する。したがって、
　　　Ｖｉｎｔ＝Ｖｒｅｆ－ΔＶｉｎｔ
　　　　　　　＝Ｖｒｅｆ－Ｑｓｉｇ／Ｃｉｎｔ
　　　　　　　＝Ｖｒｅｆ－Ｉｐｄ・ｔ／Ｃｉｎｔ　　　・・・（２）
である。ここで、Ｃｉｎｔは、蓄積ノードＩＮＴの負荷容量である。ｔは蓄積期間（時刻ｔ２～ｔ３）の長さである。
　時刻ｔ５以降の読み出し期間においては、クロック信号ＣＬＫおよびリセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは読み出し用のハイレベルになる。このとき、蓄積ノードＩＮＴの電位Ｖｉｎｔは、読み出し信号ＲＷＳの電位の上昇量の（Ｃｉｎｔ／Ｃｐ）倍（ただし、Ｃｐはセンサ画素回路９の全体の容量値）だけ上昇する。トランジスタＭ１は、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、電位Ｖｉｎｔに応じて出力線ＯＵＴを駆動する。
　なお、図５における時刻ｔ１が図４における時刻ｔａに相当し、時刻ｔ３が時刻ｔｂに相当する。また、時刻ｔ５が時刻ｔｃに相当する。
　以上のように、本実施形態では、センサ画素回路９ａにリセット用のトランジスタＴ２が設けられ、リセット期間において、トランジスタＴ１が飽和領域で動作するようにリセットを行う。また、センサ画素回路９ａにおいて、フォトダイオードＰＤ１と蓄積ノードＩＮＴとの間にトランジスタＴ１が設けられたことにより、フォトダイオードＰＤ１の比較的大きな負荷容量を、コンデンサＣｉｎｔから分離することができ、高い感度が得られる。なお、フォトダイオードＰＤ１の負荷容量は、主として、フォトダイオードＰＤ１の背面（バックライト側）に設けられた遮光層との間に形成される容量に起因する。
　図３３に示した従来のセンサ画素回路においては、蓄積期間における電位Ｖｉｎｔの下降分ΔＶｉｎｔは、フォトダイオードＰＤ１のカソード側の蓄積電荷をＱ、フォトダイオードＰＤ１の負荷容量をＣｐｄとすると、
　　　ΔＶｉｎｔ＝Ｑ／（Ｃｉｎｔ＋Ｃｐｄ）　　　・・・（３）
と表すことができる。これに対して、上記の式（２）に示したように、本実施形態のセンサ画素回路９ａによれば、ΔＶｉｎｔはフォトダイオードＰＤ１の負荷容量Ｃｐｄの影響を受けない。したがって、センサ画素回路９ａによれば、蓄積期間におけるΔＶｉｎｔの下降量が大きくなり、感度の高い光センサを実現することができる。
　［第１の実施形態の変形例］
　以上、第１の実施形態について説明したが、センサ画素回路９として、センサ画素回路９ａとは異なる回路構成を採用することも可能である。以下に、主な変形例について説明する。
　［第１の実施形態の変形例１］
　図７は、第１の実施形態にかかるセンサ画素回路９ａの一変形例としての、センサ画素回路９ａ１の構成を示す回路図である。図７に示すように、センサ画素回路９ａ１は、コンデンサＣ１を、Ｐ型ＴＦＴであるトランジスタＴＣで形成したものである。トランジスタＴＣのドレインはトランジスタＴ１のドレインに接続され、ソースはトランジスタＭ１のゲートに接続され、ゲートは読み出し線ＲＷＳに接続される。このように接続されたトランジスタＴＣは、読み出し線ＲＷＳに読み出し用のハイレベルが印加されたときに、センサ画素回路９ａに比較して、蓄積ノードＶｉｎｔの電位を大きく変化させる。したがって、強い光が入射したときの蓄積ノードＶｉｎｔの電位と弱い光が入射したときの蓄積ノードＶｉｎｔの電位との差を増幅して、センサ画素回路の感度を向上させることができる。
　［第１の実施形態の変形例２］
　図８は、第１の実施形態にかかるセンサ画素回路９ａの一変形例としての、センサ画素回路９ａ２の構成を示す回路図である。図８に示すセンサ画素回路９ａ２は、センサ画素回路９ａに、もう一つのフォトダイオードＰＤ２を追加したものである。図８において、フォトダイオードＰＤ１のアノードに供給される電圧をＣＯＭ１とする。なお、フォトダイオードＰＤ２は、光が入射しないように遮光されており、参照用光センサとして機能する。フォトダイオードＰＤ２のアノードは、フォトダイオードＰＤ１のカソード、および、トランジスタＴ１のソースに接続され、カソードには定電圧ＣＯＭ２が印加される。なお、フォトダイオードＰＤ１のアノードに供給される定電圧ＣＯＭ１と、フォトダイオードＰＤ２のカソードに供給される定電圧ＣＯＭ２とは、ＣＯＭ２＞Ｖｓｉｇ＞ＣＯＭ１で動作するように設定される。図８の構成によれば、フォトダイオードＰＤ２には暗電流が流れるので、フォトダイオードの温度補償を行うことができる。
　［第１の実施形態の変形例３］
　図９は、第１の実施形態にかかるセンサ画素回路９ａの一変形例としての、センサ画素回路９ａ３の構成を示す回路図である。図９に示すセンサ画素回路９ａ３は、センサ画素回路９ａに含まれるフォトダイオードＰＤ１をフォトトランジスタＴＤに置換したものである。これにより、センサ画素回路９ａ３に含まれるトランジスタをすべてＮ型とすることができる。したがって、Ｎ型トランジスタだけを製造できる片チャンネルプロセスを用いて、センサ画素回路を製造することができる。
　［第１の実施形態の変形例４］
　図１０は、第１の実施形態にかかるセンサ画素回路９ａの一変形例としての、センサ画素回路９ａ４の構成を示す回路図である。図１０にかかるセンサ画素回路９ａ４は、センサ画素回路９ａに含まれるフォトダイオードＰＤ１を逆に接続したものである。センサ画素回路９ａ４には、通常はハイレベルで、リセット時にはリセット用のローレベルとなるリセット信号ＲＳＴが供給される。フォトダイオードＰＤ１のカソードは定電圧線ＣＯＭに接続され、アノードはトランジスタＴ１のソースに接続される。これにより、画素回路のバリエーションが得られる。
　［第１の実施形態の変形例５］
　図１１は、第１の実施形態にかかるセンサ画素回路９ａの一変形例としての、センサ画素回路９ａ５の構成を示す回路図である。図１１に示すセンサ画素回路９ａ５は、センサ画素回路９ａに含まれるフォトダイオードＰＤ１を逆に接続し、コンデンサＣＩＮＴを省略したものである。また、センサ画素回路９ａ５においては、読み出し線ＲＷＳも省略される。センサ画素回路９ａ５には、前述の変形例４にかかるセンサ画素回路９ａ４と同様に、通常はハイレベルで、リセット時にはリセット用のローレベルとなるリセット信号ＲＳＴが供給される。ただし、リセット信号ＲＳＴは、読み出し時には、読み出し用のハイレベルになる。リセット信号ＲＳＴが読み出し用のハイレベルになると、蓄積ノードＶｉｎｔの電位（トランジスタＭ１のゲート電位）が上昇し、トランジスタＭ１には蓄積ノードＶｉｎｔの電位に応じた電流が流れる。このようにセンサ画素回路９ａ５は、コンデンサＣＩＮＴが省略されているので、コンデンサＣＩＮＴの分だけ開口率を大きくして、センサ画素回路の感度を向上させることができる。
　［第１の実施形態の変形例６］
　図１２は、第１の実施形態にかかるセンサ画素回路９ａの一変形例としての、センサ画素回路９ａ６の構成を示す回路図である。図１２に示すセンサ画素回路９ａ６は、センサ画素回路９ａからコンデンサＣＩＮＴを省略し、トランジスタＴＳを追加したものである。トランジスタＴＳは、Ｎ型ＴＦＴであり、選択用スイッチング素子として機能する。センサ画素回路９ａ６では、トランジスタＭ１のソースは、トランジスタＴＳのドレインに接続される。トランジスタＴＳのソースは出力線ＯＵＴに接続され、ゲートは読み出し線ＲＷＳに接続される。これにより、画素回路のバリエーションが得られる。また、コンデンサＣＩＮＴが省略されているので、コンデンサＣＩＮＴの分だけ開口率を大きくして、センサ画素回路の感度を向上させることができる。
　［第１の実施形態の変形例７］
　図１３は、第１の実施形態にかかるセンサ画素回路９のバリエーションとしての、センサ画素回路９ａ７の構成を示す回路図である。図１３に示すように、センサ画素回路９ａ７は、トランジスタＴ２のソースが、参照電圧Ｖｒｅｆを供給する電源線ＲＥＦではなく、読み出し配線ＲＷＳに接続されている点において、センサ画素回路９ａと異なっている。このセンサ画素回路９ａ７によれば、参照電圧用の電源線ＲＥＦが不要となるので、バスライン数を削減することができるという利点がある。
　また、図１４～図１９に示すように、前述のセンサ画素回路９ａ１～９ａ６（図７～図１２）において、トランジスタＴ２のソースを、参照電圧Ｖｒｅｆを供給する電源線ＲＥＦではなく、読み出し配線ＲＷＳに接続した構成に相当する回路構成９ａ８～９ａ１３も、センサ画素回路９のバリエーションとして採用可能である。これらの回路構成においても、センサ画素回路９ａ７と同様に、参照電圧用の電源線ＲＥＦが不要となるので、バスライン数を削減することができるという利点がある。
　［第２の実施形態］
　本発明の表示装置の第２の実施形態について、以下に説明する。第１の実施形態において説明した構成要素と同様の要素については、同じ参照符号を付記し、その詳細な説明を省略する。
　第２の実施形態においては、センサ画素回路９の具体的構成は、第１の実施形態において説明したセンサ画素回路９ａと同じであるが、駆動方法が異なっている。
　図２０は、第２の実施形態においてセンサ画素回路９ａへ印加される駆動信号と、ノードＳＩＧと蓄積ノードＩＮＴの電位変化とを示す波形図である。図２０に示すように、第２の実施形態においては、クロック信号ＣＬＫは、１フレーム期間に１回だけハイレベルになる。
　時刻ｔ１～ｔ２のリセット期間では、クロック信号ＣＬＫおよびリセット信号ＲＳＴはハイレベル、読み出し信号ＲＷＳはローレベルである。このとき、トランジスタＴ１，Ｔ２は共にオンである。これにより、ノードＳＩＧの電位Ｖｓｉｇおよび蓄積ノードＩＮＴの電位Ｖｉｎｔは、それぞれ所定のレベルにリセットされる。このとき、蓄積ノードＩＮＴの電位Ｖｉｎｔは定電圧Ｖｒｅｆに、ノードＳＩＧの電位Ｖｓｉｇは、Ｖｃｌｋ－Ｖｔｈに、それぞれリセットされる。なお、Ｖｒｅｆの電位は、Ｖｃｌｋの電位よりも大きい値に設定されている。これにより、トランジスタＴ１は、常に飽和領域で動作するよう設定される。
　本実施形態においては、時刻ｔ２～ｔ３において、電荷の蓄積と、蓄積ノードＩＮＴへの電荷転送とが同時に行われる。時刻ｔ２～ｔ３において、クロック信号ＣＬＫはハイレベルに維持され、リセット信号ＲＳＴおよび読み出し信号ＲＷＳはローレベルであるので、トランジスタＴ１はオン、トランジスタＴ２はオフである。フォトダイオードＰＤ１に光が入射すると、ノードＳＩＧからフォトダイオードＰＤ１を経由して電源線ＣＯＭへ光電流Ｉｐｄが流れ、ノードＳＩＧから電荷が引き抜かれる。このとき、トランジスタＴ１がオンであるので、光電流Ｉｐｄで引き抜かれた電荷が、蓄積ノードＩＮＴから補充される。このため、蓄積ノードＩＮＴの電位Ｖｉｎｔは、この電荷に相当する分だけ下降する。このときのＶｉｎｔの電位下降ΔＶｉｎｔは、時刻ｔ２～ｔ３の長さをｔと表すと、
　　　ΔＶｉｎｔ＝Ｉｐｄ・ｔ／Ｃｉｎｔ　　　・・・（４）
である。
　その後、時刻ｔ４以降の読み出し期間において、クロック信号ＣＬＫおよびリセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは読み出し用のハイレベルになる。これにより、第１の実施形態と同様に、トランジスタＭ１が、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、蓄積ノードＶｉｎｔの電位に応じて出力線ＯＵＴを駆動する。
　以上のように、本実施形態では、センサ画素回路９ａにリセット用のトランジスタＴ２が設けられ、リセット期間において、トランジスタＴ１が飽和領域で動作するようにリセットを行う。また、センサ画素回路９ａにおいて、フォトダイオードＰＤ１と蓄積ノードＩＮＴとの間にトランジスタＴ１が設けられたことにより、フォトダイオードＰＤ１の比較的大きな負荷容量を、コンデンサＣｉｎｔから分離することができ、高い感度が得られる。
　［第２の実施形態の変形例］
　以上、第２の実施形態について説明したが、第１の実施形態と同様に、センサ画素回路９ａの代わりに、第１の実施形態において説明したセンサ画素回路９ａ１～９ａ１３を採用しても良く、上記と同様の効果を奏する。
　［第３の実施形態］
　本発明の第３の実施形態について以下に説明する。
　図２１は、第３の実施形態にかかる表示装置の画素領域４におけるセンサ画素回路９の配置を示す図である。（ｎ×ｍ／２）個のセンサ画素回路９には、バックライト３の点灯期間に入射した光を検知する第１センサ画素回路９＿ｏｎと、バックライト３の消灯期間に入射した光を検知する第２センサ画素回路９＿ｏｆｆとが含まれる。第１センサ画素回路９＿ｏｎと第２センサ画素回路９＿ｏｆｆとは同数である。図２１では、（ｎ×ｍ／４）個の第１センサ画素回路９＿ｏｎは、奇数番目のクロック線ＣＬＫ１～ＣＬＫｎ－１と奇数番目の出力線ＯＵＴ１～ＯＵＴｍ－１の交点近傍に配置される。（ｎ×ｍ／４）個の第２センサ画素回路９＿ｏｆｆは、偶数番目のクロック線ＣＬＫ２～ＣＬＫｎと偶数番目の出力線ＯＵＴ２～ＯＵＴｍの交点近傍に配置される。このように表示パネル２は、第１センサ画素回路９＿ｏｎの出力信号と第２センサ画素回路９＿ｏｆｆの出力信号を伝搬する複数の出力線ＯＵＴ１～ＯＵＴｍを含み、第１センサ画素回路９＿ｏｎと第２センサ画素回路９＿ｏｆｆとは、互いに異なる出力線に接続される。
　本実施形態にかかるソースドライバ回路６は、第１センサ画素回路９＿ｏｎの出力信号と第２センサ画素回路９＿ｏｆｆの出力信号との差を求める差分回路（図示せず）を含んでいる。ソースドライバ回路６は、差分回路で求めた光量の差を増幅し、増幅後の信号をセンサ出力Ｓｏｕｔとして表示パネル２の外部に出力する。センサ出力Ｓｏｕｔは、表示パネル２の外部に設けられた信号処理回路２０によって、必要に応じて適宜の処理を施される。
　図２２は、バックライト３の点灯および消灯タイミング、並びに、センサ画素回路９に対するリセットおよび読み出しタイミングを示す図である。図２２の例では、バックライト３は、１フレーム期間に１回、所定時間だけ点灯し、それ以外の期間では消灯する。具体的には、バックライト３は、１フレーム期間内の時刻ｔＡにおいて点灯し、時刻ｔＢにおいて消灯する。また、時刻ｔＡにおいてすべての第１センサ画素回路９＿ｏｎに対するリセットが行われ、時刻ｔＢにおいてすべての第２センサ画素回路９＿ｏｆｆに対するリセットが行われる。
　第１センサ画素回路９＿ｏｎは、時刻ｔＡから時刻ｔＢまでの期間Ａ１（バックライト３の点灯期間）に入射した光を検知する。第２センサ画素回路９＿ｏｆｆは、時刻ｔＢから時刻ｔＣまでの期間Ａ２（バックライト３の消灯期間）に入射した光を検知する。期間Ａ１と期間Ａ２は同じ長さである。第１センサ画素回路９＿ｏｎからの読み出しと第２センサ画素回路９＿ｏｆｆからの読み出しは、時刻ｔＣ以降に並列に線順次で行われる。なお、図２２では、センサ画素回路９からの読み出しは、１フレーム期間内に完了しているが、次のフレーム期間で第１センサ画素回路９＿ｏｎに対するリセットを行うまでに完了すればよい。また、図２２においては、センサ画素回路９からの読み出しを１フレーム期間に１回ずつ行う例を示したが、１フレーム期間に２回以上、センサ画素回路９からの読み出しを行うようにしても良い。
　図２３Ａおよび図２３Ｂは、第１センサ画素回路９＿ｏｎおよび第２センサ画素回路９＿ｏｆｆの具体的な構成の一例を示す回路図である。図２３Ａおよび図２３Ｂに示すように、第１画素回路９＿ｏｎおよび第２画素回路９＿ｏｆｆのそれぞれは、第１の実施形態で説明したセンサ画素回路９ａと同じ回路構成を有している。
　図２４は、本実施形態にかかる表示パネル２の信号波形図である。図２４に示すように、ゲート線ＧＬ１～ＧＬｘの電位は、１フレーム期間に１回ずつ順に、所定時間ずつハイレベルになる。奇数番目のクロック線ＣＬＫ１～ＣＬＫｎ－１の電位は、１フレーム期間に２回、期間Ａ１においてそれぞれ所定時間だけハイレベルになる。偶数番目のクロック線ＣＬＫ２～ＣＬＫｎの電位は、１フレーム期間に２回、期間Ａ２においてそれぞれ所定時間だけハイレベルになる。奇数番目のリセット線ＲＳＴ１～ＲＳＴｎ－１の電位は、１フレーム期間に１回、期間Ａ１の始めに所定時間だけハイレベルになる。偶数番目のリセット線ＲＳＴ２～ＲＳＴｎの電位は、１フレーム期間に１回、期間Ａ２の始めに所定時間だけハイレベルになる。読み出し線ＲＷＳ１～ＲＷＳｎは２本ずつ対にされ、（ｎ／２）対の読み出し線の電位は時刻ｔＣ以降に順に所定時間ずつハイレベルになる。
　なお、クロック線ＣＬＫのハイレベル電位Ｖｃｌｋの条件は、第１の実施形態において式（１）に示したとおりである。また、期間Ａ１および期間Ａ２のそれぞれにおける第１センサ画素回路９＿ｏｎおよび第２センサ画素回路９＿ｏｆｆのそれぞれの動作は、第１の実施形態において説明したセンサ画素回路９ａと同じである。
　以上より、本実施形態によれば、期間Ａ１において、第１センサ画素回路９＿ｏｎの蓄積ノードＩＮＴｏｎの電位Ｖｉｎｔ＿ｏｎは、第１の実施形態で式（２）に表したものと同様に、
　　　Ｖｉｎｔ＿ｏｎ＝Ｖｒｅｆ－Ｉｐｄ＿ｏｎ・ｔ／Ｃｉｎｔ
　　　　　　　　　　　・・・（５）
となる。ただし、ここで、Ｉｐｄ＿ｏｎは、バックライト３が点灯した状態における蓄積期間（期間Ａ１内の蓄積期間）にフォトダイオードＰＤ１に流れた光電流の電流値を表す。
　また、期間Ａ２において、第２センサ画素回路９＿ｏｆｆの蓄積ノードＩＮＴｏｆｆの電位Ｖｉｎｔ＿ｏｆｆは、第１の実施形態で式（２）に表したものと同様に、
　　　Ｖｉｎｔ＿ｏｆｆ＝Ｖｒｅｆ－Ｉｐｄ＿ｏｆｆ・ｔ／Ｃｉｎｔ
　　　　　　　　　　　　・・・（６）
となる。ただし、ここで、Ｉｐｄ＿ｏｆｆは、バックライト３が消灯した状態における蓄積期間（期間Ａ２内の蓄積期間）にフォトダイオードＰＤ１に流れた電流の電流値を表す。
　図２４に示す時刻ｔＣ以降の読み出し期間においては、第１センサ画素回路９＿ｏｎおよび第２センサ画素回路９＿ｏｆｆからは、上述のとおり、バックライト３の点灯時の検知期間に入射した光の量に応じたセンサ信号と、バックライト３の消灯時の検知期間に入射した光の量に応じたセンサ信号とが、それぞれ読み出される。ソースドライバ回路６に含まれる差分回路が、第１センサ画素回路９＿ｏｎの出力信号と第２センサ画素回路９＿ｏｆｆの出力信号との差を求めることにより、バックライト点灯時の光量とバックライト消灯時の光量の差を求めることができる。
　第２センサ画素回路９＿ｏｆｆからの出力信号、すなわち、バックライト３の消灯時の検知期間に入射した光の量に応じたセンサ信号は、周囲環境に起因するノイズ成分のみを含んでいる。したがって、ソースドライバ回路６の差分回路において、第１センサ画素回路９＿ｏｎからの出力信号から、第２センサ画素回路９＿ｏｆｆからの出力信号を差し引くことにより、ノイズ成分が除去された高精度なセンサ出力を得ることができる。
　また、第１の実施形態のセンサ画素回路９ａと同様に、第１センサ画素回路９＿ｏｎおよび第２センサ画素回路９＿０ｆｆによれば、蓄積期間における蓄積ノードの電位下降量ΔＶｉｎｔがフォトダイオードＰＤ１の負荷容量Ｃｐｄの影響を受けない。したがって、本実施形態によっても、感度の高い光センサを実現することができる。
　［第３の実施形態の変形例］
　以上、第３の実施形態について説明したが、第１の実施形態と同様に、第１センサ画素回路９＿ｏｎおよび第２センサ画素回路９＿０ｆｆの回路構成として、センサ画素回路９ａではなく、第１の実施形態において説明したセンサ画素回路９ａ１～９ａ１３を採用しても良く、上記と同様の効果を奏する。
　また、以下の変形例も採用可能である。
　図２５は、第３の実施形態にかかるセンサ画素回路９ｃの回路図である。図２５に示すセンサ画素回路９ｃは、トランジスタＴ１ｏｎ、Ｔ１ｏｆｆ、Ｔ２ｏｎ、Ｔ２ｏｆｆ、Ｍ１ｏｎ、Ｍ１ｏｆｆ、フォトダイオードＰＤ１、および、コンデンサＣｉｎｔｏｎ、Ｃｉｎｔｏｆｆを含んでいる。トランジスタＴ１ｏｎ、Ｔ１ｏｆｆ、Ｔ２ｏｎ、Ｔ２ｏｆｆ、Ｍ１ｏｎ、Ｍ１ｏｆｆは、Ｎ型ＴＦＴである。図２５に示すセンサ画素回路９ｃは、フォトダイオードＰＤ１と左半分の回路要素とが、バックライト３の点灯時の蓄積期間によるセンサ出力を求める第１センサ画素回路に相当し、フォトダイオードＰＤ１と右半分の回路要素とが、バックライト３の消灯時の蓄積期間によるセンサ出力を求める第２センサ画素回路に相当する。すなわち、センサ画素回路９ｃは、上述のセンサ画素回路９＿ｏｎおよびセンサ画素回路９＿ｏｆｆの機能を兼ねている。センサ画素回路９ｃは、クロック線ＣＬＫｏｎ、ＣＬＫｏｆｆ、リセット線ＲＳＴｏｎ，ＲＳＴｏｆｆ、読み出し線ＲＷＳ、電源線ＶＤＤｏｎ、ＶＤＤｏｆｆ、および、出力線ＯＵＴｏｎ、ＯＵＴｏｆｆに接続される。
　図２５に示すように、フォトダイオードＰＤ１のアノードは定電圧源ＣＯＭに接続され、カソードはトランジスタＴ１ｏｎ、Ｔ１ｏｆｆのソースに接続される。トランジスタＴ１ｏｎのゲートはクロック線ＣＬＫ１に接続され、ドレインはトランジスタＭ１ｏｎのゲートに接続される。トランジスタＭ１ｏｎのドレインは電源線ＶＤＤｏｎに接続され、ソースは出力線ＯＵＴｏｎに接続される。コンデンサＣ１ｏｎは、トランジスタＭ１ｏｎのゲートと読み出し線ＲＷＳの間に設けられる。トランジスタＴ１ｏｆｆのゲートはクロック線ＣＬＫ２に接続され、ドレインはトランジスタＭ１ｏｆｆのゲートに接続される。トランジスタＭ１ｏｆｆのドレインは電源線ＶＤＤｏｆｆに接続され、ソースは出力線ＯＵＴｏｆｆに接続される。コンデンサＣＩＮＴｏｆｆは、トランジスタＭ１ｏｆｆのゲートと読み出し線ＲＷＳの間に設けられる。センサ画素回路９ｃでは、トランジスタＭ１ｏｎのゲートに接続されたノードが第１蓄積ノードとなり、トランジスタＭ１ｏｆｆのゲートに接続されたノードが第２蓄積ノードとなり、トランジスタＭ１ｏｎ、Ｍ１ｏｆｆは読み出しトランジスタとして機能する。
　この構成においても、図２４に示した駆動信号によってセンサ画素回路９ｃを駆動し、第３の実施形態と同様に、出力線ＯＵＴｏｎからの出力信号から、出力線ＯＵＴｏｆｆからの出力信号を差し引くことにより、ノイズ成分が除去された高精度なセンサ出力を得ることができる。
　また、この変形例にかかるセンサ画素回路９ｃにおいても、第１の実施形態のセンサ画素回路９ａと同様に、蓄積期間における蓄積ノードの電位下降量ΔＶｉｎｔは、フォトダイオードＰＤ１の負荷容量Ｃｐｄの影響を受けない。したがって、本実施形態によっても、感度の高い光センサを実現することができる。
　なお、図２５に示したセンサ画素回路９ｃに対して、第１の実施形態の変形例としてのセンサ画素回路９ａ１～９ａ６を得るために第１の実施形態においてセンサ画素回路９ａに施したものと、同様の変形を施すことも可能である。以下に、これらの変形例について説明する。
　図２６は、センサ画素回路９ｃの一変形例としての、センサ画素回路９ｃ１の構成を示す回路図である。図２６に示すセンサ画素回路９ｃ１は、センサ画素回路９ｃのコンデンサＣＩＮＴを、Ｐ型ＴＦＴであるトランジスタＴＣで形成したものである。トランジスタＴＣのドレインはトランジスタＴ１のドレインに接続され、ソースはトランジスタＭ１のゲートに接続され、ゲートは読み出し線ＲＷＳに接続される。このように接続されたトランジスタＴＣは、読み出し線ＲＷＳに読み出し用のハイレベルが印加されたときに、センサ画素回路９ａに比較して、蓄積ノードＶｉｎｔの電位を大きく変化させる。したがって、強い光が入射したときの蓄積ノードＶｉｎｔの電位と弱い光が入射したときの蓄積ノードＶｉｎｔの電位との差を増幅して、センサ画素回路の感度を向上させることができる。
　図２７は、センサ画素回路９ｃの一変形例としての、センサ画素回路９ｃ２の構成を示す回路図である。図２７に示すセンサ画素回路９ｃ２は、センサ画素回路９ｃに、もう一つのフォトダイオードＰＤ２を追加したものである。なお、フォトダイオードＰＤ２は、光が入射しないように遮光されており、参照用光センサとして機能する。フォトダイオードＰＤ２のアノードは、フォトダイオードＰＤ１のカソード、および、トランジスタＴ１ｏｎおよびＴ１ｏｆｆのソースに接続されている。カソードには定電圧ＣＯＭ２が印加される。フォトダイオードＰＤ２には暗電流が流れるので、フォトダイオードの温度補償を行うことができる。なお、図２７において、フォトダイオードＰＤ１のアノードへ供給される定電圧ＣＯＭと、フォトダイオードＰＤ２のカソードへ供給される定電圧ＣＯＭ２とは、ＣＯＭ２＞（ダイオードＰＤ１とＰＤ２との間の電位）＞ＣＯＭの関係が成り立つように設定される。
　図２８は、センサ画素回路９ｃの一変形例としての、センサ画素回路９ｃ３の構成を示す回路図である。図２８に示すセンサ画素回路９ｃ３は、センサ画素回路９ｃに含まれるフォトダイオードＰＤ１をフォトトランジスタＴＤに置換したものである。これにより、センサ画素回路９ｃ３に含まれるトランジスタをすべてＮ型とすることができる。したがって、Ｎ型トランジスタだけを製造できる片チャンネルプロセスを用いて、センサ画素回路を製造することができる。
　図２９は、センサ画素回路９ｃの一変形例としての、センサ画素回路９ｃ４の構成を示す回路図である。図２９にかかるセンサ画素回路９ｃ４は、センサ画素回路９ｃに含まれるフォトダイオードＰＤ１を逆に接続したものである。センサ画素回路９ｃ４には、通常はハイレベルで、リセット時にはリセット用のローレベルとなるリセット信号ＲＳＴが供給される。フォトダイオードＰＤ１のカソードは定電圧線ＣＯＭに接続され、アノードはトランジスタＴ１ｏｎおよびＴ１ｏｆｆのソースに接続される。これにより、画素回路のバリエーションが得られる。
　図３０は、センサ画素回路９ｃの一変形例としての、センサ画素回路９ｃ５の構成を示す回路図である。図３０に示すセンサ画素回路９ｃ５は、センサ画素回路９ｃに含まれるフォトダイオードＰＤ１を逆に接続し、コンデンサＣＩＮＴを省略したものである。センサ画素回路９ｃ５には、図２９に示したセンサ画素回路９ｃ４と同様に、通常はハイレベルで、リセット時にはリセット用のローレベルとなるリセット信号ＲＳＴが供給される。ただし、リセット信号ＲＳＴは、読み出し時には、読み出し用のハイレベルになる。リセット信号ＲＳＴが読み出し用のハイレベルになると、蓄積ノードＶｉｎｔの電位（トランジスタＭ１のゲート電位）が上昇し、トランジスタＭ１には蓄積ノードＶｉｎｔの電位に応じた電流が流れる。このようにセンサ画素回路９ｃ５は、コンデンサＣＩＮＴが省略されているので、コンデンサＣＩＮＴの分だけ開口率を大きくして、センサ画素回路の感度を向上させることができる。
　図３１は、センサ画素回路９ｃの一変形例としての、センサ画素回路９ｃ６の構成を示す回路図である。図３１に示すセンサ画素回路９ｃ６は、センサ画素回路９ｃからコンデンサＣＩＮＴを省略し、トランジスタＴＳｏｎおよびＴＳｏｆｆを追加したものである。トランジスタＴＳｏｎおよびＴＳｏｆｆは、Ｎ型ＴＦＴであり、選択用スイッチング素子として機能する。センサ画素回路９ｃ６では、トランジスタＭ１ｏｎおよびＭ１ｏｆｆのソースは、トランジスタＴＳｏｎおよびＴＳｏｆｆのドレインにそれぞれ接続される。トランジスタＴＳｏｎおよびＴＳｏｆｆのソースは出力線ＯＵＴｏｎおよびＯＵＴｏｆｆにそれぞれ接続され、ゲートは読み出し線ＲＷＳに接続される。これにより、画素回路のバリエーションが得られる。また、コンデンサＣＩＮＴが省略されているので、コンデンサＣＩＮＴの分だけ開口率を大きくして、センサ画素回路の感度を向上させることができる。
　以上に示すように、センサ画素回路９ｃおよびその変形例にかかるセンサ画素回路９ｃ１～９ｃ６は、バックライト３の点灯時の蓄積期間によるセンサ出力を求める第１センサ画素回路と、バックライト３の消灯時の蓄積期間によるセンサ出力を求める第２センサ画素回路とが、１個のフォトダイオードＰＤ１（受光素子）を共有した構成を有する。共有されたフォトダイオードＰＤ１のカソードは、第１画素回路相当部分に含まれるトランジスタＴ１ｏｎのソースと、第２画素回路相当部分に含まれるトランジスタＴ１ｏｆｆのソースに接続される。
　センサ画素回路９ｃによれば、バックライト点灯時の光量とバックライト消灯時の光量を検知することができる。また、バックライト３の点灯時の蓄積期間によるセンサ出力を求める第１センサ画素回路と、バックライト３の消灯時の蓄積期間によるセンサ出力を求める第２センサ画素回路との間で１個のフォトダイオードＰＤ１を共有することにより、フォトダイオードの感度特性のばらつきの影響がキャンセルされる。これにより、バックライト点灯時の光量とバックライト消灯時の光量の差を正確に求めることができる。また、フォトダイオードの個数を減らし、開口率を高くして、センサ画素回路の感度を高くすることができる。
　［第４の実施形態］
　本発明の第４の実施形態について以下に説明する。
　第４の実施形態にかかる表示装置は、センサ画素回路９として、第３の実施形態において図２３Ａおよび図２３Ｂに示した第１センサ画素回路９＿ｏｎと第２センサ画素回路９＿ｏｆｆとを有している。また、本実施形態において、バックライト３の点灯／消灯タイミングも、第３の実施形態と同じである（図２２参照）。
　図３２は、本実施形態にかかる表示パネル２の信号波形図である。第４の実施形態にかかる表示装置は、クロック信号ＣＬＫのタイミングが、第３の実施形態とは異なっている。すなわち、本実施形態においては、奇数番目のクロック線ＣＬＫ１～ＣＬＫｎ－１の電位は、１フレーム期間に１回、期間Ａ１においてそれぞれ所定時間だけハイレベルになる。偶数番目のクロック線ＣＬＫ２～ＣＬＫｎの電位は、１フレーム期間に１回、期間Ａ２においてそれぞれ所定時間だけハイレベルになる。リセット信号ＲＳＴおよび読み出し信号ＲＷＳのタイミングは、第３の実施形態と同じである。
　なお、クロック線ＣＬＫのハイレベル電位Ｖｃｌｋおよび参照電位Ｖｒｅｆの条件は、第２の実施形態と同じである。また、期間Ａ１および期間Ａ２のそれぞれにおける第１センサ画素回路９＿ｏｎおよび第２センサ画素回路９＿ｏｆｆのそれぞれの動作は、第２の実施形態と同じである。
　本実施形態によれば、図３２に示す時刻ｔＣ以降の読み出し期間においては、第１センサ画素回路９＿ｏｎおよび第２センサ画素回路９＿ｏｆｆからは、バックライト３の点灯時の検知期間に入射した光の量に応じたセンサ信号と、バックライト３の消灯時の検知期間に入射した光の量に応じたセンサ信号とが、それぞれ読み出される。ソースドライバ回路６に含まれる差分回路が、第１センサ画素回路９＿ｏｎの出力信号と第２センサ画素回路９＿ｏｆｆの出力信号との差を求めることにより、バックライト点灯時の光量とバックライト消灯時の光量の差を求めることができる。
　第２センサ画素回路９＿ｏｆｆからの出力信号、すなわち、バックライト３の消灯時の検知期間に入射した光の量に応じたセンサ信号は、周囲環境に起因するノイズ成分のみを含んでいる。したがって、ソースドライバ回路６の差分回路において、第１センサ画素回路９＿ｏｎからの出力信号から、第２センサ画素回路９＿ｏｆｆからの出力信号を差し引くことにより、ノイズ成分が除去された高精度なセンサ出力を得ることができる。
　また、第１の実施形態のセンサ画素回路９ａと同様に、本実施形態にかかる第１センサ画素回路９＿ｏｎおよび第２センサ画素回路９＿ｏｆｆによれば、蓄積期間における蓄積ノードの電位下降量ΔＶｉｎｔがフォトダイオードＰＤ１の負荷容量Ｃｐｄの影響を受けない。したがって、本実施形態によっても、感度の高い光センサを実現することができる。
　［第４の実施形態の変形例］
　以上、第４の実施形態について説明したが、第１の実施形態と同様に、第１センサ画素回路９＿ｏｎおよび第２センサ画素回路９＿ｏｆｆの回路構成として、センサ画素回路９ａではなく、第１の実施形態において説明したセンサ画素回路９ａ１～９ａ１３を採用しても良く、上記と同様の効果を奏する。
　あるいは、第１センサ画素回路９＿ｏｎおよび第２センサ画素回路９＿ｏｆｆの代わりに、第３の実施形態で説明したセンサ画素回路９ｃを採用しても良く、上記と同様の効果を奏する。さらに、センサ画素回路９ｃの変形例としてのセンサ画素回路９ｃ１～９ｃ６を採用しても良い。
　［その他の変形例］
　上述の第３および第４の実施形態においては、１フレーム期間において、先にオフ信号を取得し、次にオン信号を取得する駆動方法を説明した。しかし、先にオン信号を取得し、次にオフ信号を取得する駆動方法を採用することも可能である。
　本発明は、光センサ機能を有する表示装置として、産業上利用可能である。

Claims (14)

  1. 　複数の表示画素回路および複数のセンサ画素回路を表示領域内に含む表示パネルと、
    　前記センサ画素回路に対して駆動信号を供給する駆動回路とを備え、
    　前記センサ画素回路は、
    　受光素子と、
    　前記受光素子へ入射した光量に応じた電荷を蓄積する第１の蓄積ノードと、
    　前記第１の蓄積ノードの電荷を保持するための第２の蓄積ノードと、
    　前記第２の蓄積ノードに接続された読み出しスイッチング素子とを備え、
    　前記第１の蓄積ノードと前記第２の蓄積ノードとの間に接続され、前記第１の蓄積ノードで蓄積した電荷を前記第２の蓄積ノードに転送するとき、飽和領域で動作する第１のスイッチング素子と、
    　前記第２の蓄積ノードに接続され、前記第１および第２の蓄積ノードをリセットする第２のスイッチング素子とをさらに備えた、表示装置。
  2. 　前記センサ画素回路が、
    　前記第２の蓄積ノードと読み出し信号線との間に接続されたコンデンサをさらに備え、
    　前記第２のスイッチング素子のゲートにリセット線が接続され、ソースに定電圧源が接続され、ドレインに前記第２の蓄積ノードが接続された、請求項１に記載の表示装置。
  3. 　前記センサ画素回路が、
    　前記第２の蓄積ノードと読み出し信号線との間に接続されたコンデンサをさらに備え、
    　前記第２のスイッチング素子のゲートにリセット線が接続され、ソースに前記読み出し信号線が接続され、ドレインに前記第２の蓄積ノードが接続された、請求項１に記載の表示装置。
  4. 　前記駆動回路が、単位期間内に、
    　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオンして、前記第１および第２の蓄積ノードをリセットするリセット期間と、
    　前記第１のスイッチング素子をオフにすると共に前記第２のスイッチング素子をオフして、前記第１の蓄積ノードにおいて前記受光素子で受光された光量に応じた電荷を蓄積する蓄積期間と、
    　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオフして、前記第１の蓄積ノードにおいて前記蓄積期間に蓄積した電荷を前記第２の蓄積ノードへ転送する転送期間と、
    　前記第１のスイッチング素子をオフにすると共に前記第２のスイッチング素子をオフして、前記読み出しスイッチング素子をオンにして読み出しを行う読み出し期間とによってセンシングを行う、請求項１～３のいずれか一項に記載の表示装置。
  5. 　前記駆動回路が、単位期間内に、
    　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオンして、前記第１および第２の蓄積ノードをリセットするリセット期間と、
    　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオフして、前記第１の蓄積ノードにおいて前記受光素子で受光された光量に応じた電荷を蓄積すると同時に、前記第１の蓄積ノードにおいて前記蓄積期間に蓄積した電荷を前記第２の蓄積ノードへ転送する蓄積転送期間と、
    　前記第１のスイッチング素子をオフにすると共に前記第２のスイッチング素子をオフして、前記読み出しスイッチング素子をオンにして読み出しを行う読み出し期間とによってセンシングを行う、
    　請求項１～３のいずれか一項に記載の表示装置。
  6. 　１フレーム期間に所定時間だけ点灯する光源をさらに含み、
    　前記センサ画素回路が、光源点灯時の検知期間で光を検知する第１センサ画素回路と、光源消灯時の検知期間で光を検知する第２センサ画素回路とを含み、
    　前記駆動回路が、光源点灯時の検知期間および光源消灯時の検知期間以外において、前記第１および第２センサ画素回路からの読み出しを線順次で行う、請求項１～５のいずれか一項に記載の表示装置。
  7. 　前記光源は１フレーム期間に１回所定時間だけ点灯し、
    　光源点灯時の検知期間および光源消灯時の検知期間は、１フレーム期間に１回ずつ設定されている、請求項６に記載の表示装置。
  8. 　前記第１センサ画素回路と第２センサ画素回路とが、１個の光センサを共有している、請求項６または７に記載の表示装置。
  9. 　前記第１のコンデンサがＰ型トランジスタである、請求項１～８のいずれか一項に記載の表示装置。
  10. 　前記センサ画素回路が、
    　前記受光素子に直列に接続され、遮光された参照用受光素子をさらに含み、
    　前記受光素子と前記参照用受光素子との間に、前記第１の蓄積ノードが接続されている、請求項１～８のいずれか一項に記載の表示装置。
  11. 　前記受光素子がＮ型トランジスタである、請求項１～８のいずれか一項に記載の表示装置。
  12. 　前記読み出しスイッチング素子に直列に接続され、前記第２の蓄積ノードと当該センサ画素回路の出力線との導通／非導通を制御する選択スイッチング素子をさらに備えた、請求項１～８のいずれか一項に記載の表示装置。
  13. 　複数の表示画素回路および複数のセンサ画素回路を表示領域内に含む表示パネルと、前記センサ画素回路に対して駆動信号を供給する駆動回路とを備え、前記センサ画素回路が、受光素子と、前記受光素子へ入射した光量に応じた電荷を蓄積する第１の蓄積ノードと、前記第１の蓄積ノードの電荷を保持するための第２の蓄積ノードと、前記第２の蓄積ノードに接続された読み出しスイッチング素子とを備え、前記第１の蓄積ノードと前記第２の蓄積ノードとの間に接続され、前記第１の蓄積ノードで蓄積した電荷を前記第２の蓄積ノードに転送するとき、飽和領域で動作する第１のスイッチング素子と、前記第２の蓄積ノードに接続され、前記第１および第２の蓄積ノードをリセットする第２のスイッチング素子とをさらに備えた表示装置の駆動方法であって、
    　前記駆動回路が、単位期間内に、
    　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオンして、前記第１および第２の蓄積ノードをリセットするリセット処理と、
    　前記第１のスイッチング素子をオフにすると共に前記第２のスイッチング素子をオフして、前記第１の蓄積ノードにおいて前記受光素子で受光された光量に応じた電荷を蓄積する蓄積処理と、
    　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオフして、前記第１の蓄積ノードにおいて前記蓄積処理で蓄積した電荷を前記第２の蓄積ノードへ転送する転送処理と、
    　前記第１のスイッチング素子をオフにすると共に前記第２のスイッチング素子をオフして、前記読み出しスイッチング素子をオンにして読み出しを行う読み出し処理とによってセンシングを行う、表示装置の駆動方法。
  14. 　複数の表示画素回路および複数のセンサ画素回路を表示領域内に含む表示パネルと、前記センサ画素回路に対して駆動信号を供給する駆動回路とを備え、前記センサ画素回路が、受光素子と、前記受光素子へ入射した光量に応じた電荷を蓄積する第１の蓄積ノードと、前記第１の蓄積ノードの電荷を保持するための第２の蓄積ノードと、前記第２の蓄積ノードに接続された読み出しスイッチング素子とを備え、前記第１の蓄積ノードと前記第２の蓄積ノードとの間に接続され、前記第１の蓄積ノードで蓄積した電荷を前記第２の蓄積ノードに転送するとき、飽和領域で動作する第１のスイッチング素子と、前記第２の蓄積ノードに接続され、前記第１および第２の蓄積ノードをリセットする第２のスイッチング素子とをさらに備えた表示装置の駆動方法であって、
    　前記駆動回路が、単位期間内に、
    　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオンして、前記第１および第２の蓄積ノードをリセットするリセット処理と、
    　前記第１のスイッチング素子をオンにすると共に前記第２のスイッチング素子をオフして、前記第１の蓄積ノードにおいて前記受光素子で受光された光量に応じた電荷を蓄積すると同時に、前記第１の蓄積ノードにおいて前記蓄積期間に蓄積した電荷を前記第２の蓄積ノードへ転送する蓄積転送処理と、
    　前記第１のスイッチング素子をオフにすると共に前記第２のスイッチング素子をオフして、前記読み出しスイッチング素子をオンにして読み出しを行う読み出し処理とによってセンシングを行う、表示装置の駆動方法。
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