WO2012008079A1 - 薄膜トランジスタおよびシフトレジスタ - Google Patents

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WO2012008079A1
WO2012008079A1 PCT/JP2011/002832 JP2011002832W WO2012008079A1 WO 2012008079 A1 WO2012008079 A1 WO 2012008079A1 JP 2011002832 W JP2011002832 W JP 2011002832W WO 2012008079 A1 WO2012008079 A1 WO 2012008079A1
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tft
thin film
drain electrodes
semiconductor layer
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菊池哲郎
片岡義晴
田中信也
嶋田純也
山崎周郎
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Sharp Corp
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Definitions

  • the present disclosure relates to a thin film transistor using indium / gallium / zinc composite oxide (IGZO) and a shift register using the thin film transistor.
  • IGZO indium / gallium / zinc composite oxide
  • a thin film transistor is a kind of field effect transistor. TFTs are widely used for driving pixels of liquid crystal display (LCD) panels. Parameters affecting the characteristics of the transistor include a channel length L and a channel width W.
  • Patent Document 1 describes changing the ratio W / L of the channel width W to the channel length L in order to change the characteristics of the transistor.
  • a gate driver and a source driver are used.
  • the gate driver is provided with a shift register corresponding to the gate line.
  • Each shift register typically uses several transistors.
  • a transistor (output transistor) that outputs a current to a gate line needs a driving capability of a large current compared to other transistors.
  • the transistor In order to drive with a large current, the transistor needs to have a large channel width.
  • the threshold voltage decreases.
  • the leakage current when the transistor is turned off also increases.
  • the conventional IGZO TFT cannot obtain an appropriate threshold value that does not increase the leakage current while providing a large current driving capability.
  • Patent Document 1 assumes the use of an amorphous silicon (a-Si) TFT, but does not give a suggestion about a specific method using an IGZO TFT. For example, Patent Document 1 does not consider the channel width dependence of the threshold voltage.
  • a-Si amorphous silicon
  • an object of the present invention is to provide a thin film transistor having a large current driving capability and an appropriate threshold voltage. Another object of the present invention is to provide a shift register that can reduce the leakage current of a transistor as a whole.
  • a thin film transistor includes a gate electrode, an insulating layer formed on the gate electrode, a semiconductor layer formed on the insulating layer, and source / drain electrodes formed on the semiconductor layer.
  • the semiconductor layer includes a plurality of regions divided in the longitudinal direction of the source / drain electrodes.
  • the channel width W of the transistors corresponding to the plurality of regions is about 125 ⁇ m or less.
  • the channel width W of the transistor corresponding to the plurality of regions is about 50 ⁇ m or less.
  • the above configuration can realize a higher threshold voltage than when the channel width W is about 125 ⁇ m.
  • an etching stopper layer is formed between the semiconductor layer and the source / drain electrodes.
  • the etching stopper layer can protect the channel region under the source / drain electrodes from the etching process.
  • the etching stopper layer is provided between the plurality of regions.
  • the channel region can be better protected as compared with the case where no etching stopper layer is provided between the plurality of regions.
  • the source / drain electrodes are provided between the plurality of regions.
  • the above configuration can reduce the device area while preventing the channel width from being narrowed. In other words, the device area can be reduced without reducing the current driving capability.
  • a thin film transistor includes a gate electrode, an insulating layer formed on the gate electrode, a source / drain electrode formed on the insulating layer, and a semiconductor formed on the source / drain electrode.
  • the semiconductor layer includes a plurality of regions divided in the longitudinal direction of the source / drain electrodes.
  • a shift register is a shift register including a plurality of thin film transistors, wherein the plurality of thin film transistors are formed on a gate electrode, an insulating layer formed on the gate electrode, and the insulating layer.
  • the transistors in the shift register have substantially equal threshold values. As a result, it is possible to reduce the leakage current of the shift register transistors as a whole.
  • a thin film transistor having a large current drive capability and an appropriate threshold voltage can be provided. According to the present invention, it is possible to provide a shift register that can reduce the leakage current of a transistor as a whole.
  • FIG. 1 is a block diagram of a gate driver of a liquid crystal display.
  • FIG. 2 is a circuit diagram of a specific example of the shift register.
  • FIG. 3 is a plan view of the TFT.
  • FIG. 4 is a cross-sectional view taken along line IV-IV in FIG.
  • FIG. 5 is a cross-sectional view taken along line VV in FIG.
  • FIG. 6 is a flowchart showing a method for manufacturing a TFT.
  • FIG. 7 is a plan view of the TFT.
  • FIG. 8 is a plan view of the TFT.
  • FIG. 9 is a graph showing the channel width dependence of the threshold voltage.
  • FIG. 10 is a graph showing the gate voltage dependence of the drain current.
  • FIG. 11 is a plan view of the TFT.
  • FIG. 12 is a cross-sectional view taken along line XII-XII in FIG. 13 is a cross-sectional view taken along line XIII-XIII in FIG.
  • FIG. 14 is a plan view of the TFT.
  • FIG. 15 is a plan view of the TFT.
  • 16 is a cross-sectional view taken along line XVI-XVI in FIG.
  • FIG. 17 is a sectional view taken along line XVII-XVII in FIG.
  • FIG. 18 is a plan view of the TFT.
  • Coupled encompasses the term “directly connected” and is intended to be broader than this term. If A is directly connected to B and B is directly connected to C, then A can be said to be “coupled” to C. In other words, the term “coupled” includes the term “indirectly connected”.
  • the term “on” used for two layers means at least somewhere between the layers. Means that contact exists.
  • the word “over” means that the two layers are in close proximity, but one or more other layers may be in between, in which case the two layers are in contact However, it may not be in contact. Neither “above” nor “over” is intended to indicate direction, as used herein.
  • the word “above” means that the first layer “over” the second layer, unless expressly stated otherwise, It is directly above the second layer and does not mean that it is in direct contact with the second layer. That is, there may be a third layer or other structure between the first layer and the second layer above the first layer.
  • plan view is a view of the two main surfaces of the substrate as viewed from the side on which elements (eg, gates, source / drain electrodes) are formed.
  • layer refers to any layer that can be formed by any suitable deposition process.
  • layer includes layers specifically used in the semiconductor industry, including the liquid crystal display industry, including, but not limited to, conductive layers, insulating layers, and etch stopper layers.
  • layer is synonymous with the term “film” often used in the semiconductor industry. These layers may be formed directly on the bottom surface of the substrate or may be formed on any of the various layers (or films). The layers are typically formed using the same material by the same steps, but are not limited thereto and may be formed using multiple steps or using different materials.
  • channel width refers to two source / drain electrodes facing each other (for example, the source of the TFT 300) along the longitudinal direction of the source / drain electrodes (direction SD in the figure).
  • the drain electrodes 310 and 312) indicate the length of overlapping in individual regions (for example, the region 331).
  • the channel width is the contact provided on the two source / drain electrodes facing each other along the longitudinal direction of the source / drain electrodes (for example, TFT 1100 indicates the length of overlapping of the contacts 1131c1 and 1131c2).
  • source / drain electrode is a generic term for a source electrode and a drain electrode. Therefore, if one of the two opposing source / drain electrodes functions as a source electrode, the other functions as a drain electrode.
  • FIG. 1 is a block diagram of a gate driver of a liquid crystal display (LCD) 100.
  • the LCD 100 includes a panel active area 110 and shift registers 150, 151 and 152.
  • the panel active area 110 has pixels 110a to 110i. For simplicity, only nine pixels are shown in FIG. 1, but the panel active area 110 may include any number of pixels arranged in a matrix.
  • the number of shift registers 150-152 can vary depending on the number of pixels 110a-110i.
  • the ground Vss of the shift registers 150 to 152 is connected to the power supply ground Vss.
  • the clock inputs CK of the shift registers 150 and 152 are connected to the gate clock GCK1.
  • the clock input CK of the shift register 151 is connected to the gate clock GCK2.
  • the output Gout of the shift register 150 is coupled to the gate lines of the pixels 110a to 110c.
  • the input Qn ⁇ 1 of the shift register 150 receives the output Gout of the preceding stage (not shown).
  • the input Qn + 1 of the shift register 150 receives the output Gout of the subsequent stage (shift register 151).
  • the front stage refers to a stage located immediately above that stage, and the rear stage refers to a stage located directly below that stage. Therefore, the stage before the shift register 151 is the shift register 150.
  • the subsequent stage of the shift register 151 is a shift register 152.
  • the output Gout of the shift register 151 is coupled to the gate lines of the pixels 110d to 110f.
  • the input Qn ⁇ 1 of the shift register 151 receives the output Gout of the preceding stage (shift register 150).
  • the input Qn + 1 of the shift register 151 receives the output Gout of the subsequent stage (shift register 152).
  • the output Gout of the shift register 152 is coupled to the gate lines of the pixels 110g to 110i.
  • the input Qn ⁇ 1 of the shift register 152 receives the output Gout of the preceding stage (shift register 151).
  • the input Qn + 1 of the shift register 152 receives the output Gout of the subsequent stage (not shown).
  • Shift registers 150 to 152 sequentially drive the gate lines coupled to the output Gout.
  • the specific configuration of the LCD 100 is not limited to that shown in FIG. 1, and any appropriate configuration can be used.
  • FIG. 2 is a diagram of a circuit 200 that is a specific example of the shift registers 150 to 152.
  • the circuit 200 includes transistors Q1 to Q5.
  • the shift registers 150 to 152 are not limited to the circuit 200, and may be any appropriate circuit.
  • Shift registers 150-152 may include any number of transistors.
  • the drain current flowing through the transistors Q1 to Q5 differs depending on the configuration of the shift registers 150 to 152.
  • the transistor Q2 in order to drive the gate line, the transistor Q2 needs to pass the largest drain current among the transistors Q1 to Q5.
  • a large channel width is required to allow a large drain current to flow. Therefore, according to the prior art, the transistors Q1, Q2, Q3, Q4, and Q5 have channel widths of about 100 ⁇ m, about 500 ⁇ m, about 200 ⁇ m, about 100 ⁇ m, and about 50 ⁇ m, respectively.
  • the thin film transistor (TFT) described below can be used as the transistor Q2, for example, but may be one of other transistors (for example, the transistors Q1, Q3, and Q4).
  • FIG. 3 is a plan view of the TFT 300.
  • FIG. 4 is a cross-sectional view taken along line IV-IV in FIG.
  • FIG. 5 is a cross-sectional view taken along line VV in FIG.
  • FIG. 6 is a flowchart illustrating a method 600 for manufacturing the TFT 300.
  • the structure of the TFT 300 and the manufacturing method thereof will be described in detail with reference to FIGS.
  • the TFT 300 includes source / drain electrodes 310 and 312, a gate electrode 320, and a semiconductor layer 330.
  • the TFT 300 is used, for example, to realize an LCD gate driver, but is not limited to such an application example.
  • the various TFTs disclosed herein can be utilized in any suitable circuit.
  • the source / drain electrodes 310 and 312 have a laminated structure of Ti / Al / Ti.
  • the source / drain electrodes 310 and 312 are not limited to the above structure, and can be made of any appropriate conductive material.
  • the gate electrode 320 has a laminated structure of Ti / Al / Ti.
  • the gate electrode 320 is not limited to the above structure, and can be made of any appropriate conductive material.
  • the semiconductor layer 330 includes regions 331 to 340.
  • the semiconductor layer 330 is made of an amorphous oxide semiconductor (hereinafter referred to as “IGZO”) containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) as main constituent elements.
  • IGZO amorphous oxide semiconductor
  • the TFT 300 is called an IGZO TFT.
  • the semiconductor layer 330 includes a plurality of regions 331 to 340 divided in the longitudinal direction SD of the source / drain electrodes 310 and 312.
  • the regions 331 to 340 have channel widths 331W to 340W, respectively.
  • the channel widths 331W-340W are substantially the same, for example about 50 ⁇ m.
  • the TFT 300 is equivalent to a transistor corresponding to the regions 331 to 340 coupled in parallel. Since these transistors have substantially the same channel width 331W to 340W, the threshold voltages of the individual transistors are also substantially equal.
  • a gate electrode 320 is formed on the substrate 410.
  • the substrate 410 is typically a glass substrate.
  • the gate electrode 320 is formed by depositing a gate electrode material, patterning by photolithography, and then etching.
  • the gate insulating film 420 is formed on the gate electrode 320.
  • the gate insulating film 420 has a laminated structure of SiO2 / SiN.
  • the gate insulating film 420 is formed by depositing a material for the gate insulating film.
  • the semiconductor layer 330 is formed on the gate insulating film 420.
  • the semiconductor layer 330 is formed by depositing IGZO, patterning by photolithography, and then etching.
  • source / drain electrodes 310 and 312 are formed on the semiconductor layer 330.
  • the source / drain electrodes 310 and 312 are formed by depositing a source / drain electrode material, patterning by photolithography, and then etching.
  • a protective film 430 is formed on the source / drain electrodes 310 and 312.
  • the protective film 430 is formed by depositing SiO2, patterning by photolithography, and then etching. At this time, the gate insulating film 420 and the protective film 430 are simultaneously etched.
  • pixel electrodes are formed in the pixels 110a to 110i.
  • the pixel electrode is formed by depositing indium tin oxide (ITO), patterning by photolithography, and then etching.
  • ITO indium tin oxide
  • FIG. 7 is a plan view of the TFT 700.
  • the TFT 700 is the same as the TFT 300 except that the semiconductor layer 730 has two regions 731 and 732. Therefore, the manufacturing method of the TFT 700 is the same as the manufacturing method of the TFT 300.
  • the TFT 700 has source / drain electrodes 710 and 712, a gate electrode 720, and a semiconductor layer 730.
  • the source / drain electrodes 710 and 712 have a laminated structure of Ti / Al / Ti.
  • the source / drain electrodes 710 and 712 are not limited to the above structure, and can be made of any appropriate conductive material.
  • the gate electrode 720 has a laminated structure of Ti / Al / Ti.
  • the gate electrode 720 is not limited to the above structure, and can be made of any appropriate conductive material.
  • the semiconductor layer 730 includes regions 731 and 732.
  • the semiconductor layer 730 is made of IGZO. As shown in FIG. 7, the semiconductor layer 730 includes a plurality of regions 731 and 732 divided in the longitudinal direction SD of the source / drain electrodes 710 and 712. Regions 731 and 732 have channel widths 731W and 732W, respectively. Typically, channel widths 731W and 732W are substantially the same, for example about 50 ⁇ m.
  • the TFT 700 is equivalent to a transistor corresponding to the regions 731 and 732 coupled in parallel. Since these transistors have substantially the same channel widths 731W and 732W, the threshold voltages of the individual transistors are also substantially equal.
  • FIG. 8 is a plan view of the TFT 800.
  • the TFT 800 is the same as the TFT 300 except that the semiconductor layer 830 has four regions 831 to 834. Therefore, the manufacturing method of the TFT 800 is the same as the manufacturing method of the TFT 300.
  • the TFT 800 includes source / drain electrodes 810 and 812, a gate electrode 820, and a semiconductor layer 830.
  • the source / drain electrodes 810 and 812 have a laminated structure of Ti / Al / Ti.
  • the source / drain electrodes 810 and 812 are not limited to the above structure, and may be made of any appropriate conductive material.
  • the gate electrode 820 has a laminated structure of Ti / Al / Ti.
  • the gate electrode 820 is not limited to the above structure, and can be made of any appropriate conductive material.
  • the semiconductor layer 830 includes regions 831 to 834.
  • the semiconductor layer 830 is made of IGZO. As shown in FIG. 8, the semiconductor layer 830 includes a plurality of regions 831 to 834 divided in the longitudinal direction SD of the source / drain electrodes 810 and 812. Regions 831-834 have channel widths 831W-834W, respectively. Typically, channel widths 831W-834W are substantially the same, for example about 125 ⁇ m.
  • the TFT 800 is equivalent to a transistor corresponding to the regions 831 to 834 coupled in parallel. Since these transistors have substantially the same channel width 831W-834W, the threshold voltages of the individual transistors are also substantially equal.
  • FIG. 9 is a graph 900 showing the channel width dependence of the threshold voltage.
  • the horizontal axis of the graph 900 indicates the channel width W [ ⁇ m], and the vertical axis of the graph 900 indicates the threshold voltage [V].
  • a dotted line 910 is a threshold voltage Vth (for example, about 3.0 V) that a TFT used in a peripheral circuit (for example, a gate driver) of the LCD preferably has.
  • a solid line 920 indicates a change in the threshold voltage Vth of the IGZO TFT when the channel width W is changed. In the conventional IGZO TFT, as indicated by the solid line 920, the threshold voltage Vth decreases as the channel width W increases.
  • the threshold voltages Vth corresponding to channel widths W 200 ⁇ m (point 934) and 500 ⁇ m (point 936) are 2.0 V and 1.0 V, respectively, and these threshold voltages Vth are unacceptable for use as a peripheral circuit of the LCD.
  • the threshold voltage Vth is about 3.0 V (point 930). Since the TFT 800 has a channel width of about 125 ⁇ m, the threshold voltage Vth is about 2.5 V (point 932). These threshold voltages (ie, about 2.5 V to about 3.0 V) realized by the TFTs 300, 700, and 800 according to the embodiment of the present invention are acceptable for use in the peripheral circuit of the LCD.
  • the channel width W is preferably about 125 ⁇ m or less, more preferably about 50 ⁇ m or less.
  • FIG. 10 is a graph 1000 showing the gate voltage dependence of the drain current.
  • the horizontal axis of the graph 1000 indicates the gate voltage VGS [V]
  • the vertical axis of the graph 1000 indicates the drain current IDS [A].
  • a solid line 1010 indicates the gate voltage dependence of the drain current for the TFT 300.
  • Dashed line 1020 shows the gate voltage dependence of the drain current for a conventional IGZO TFT. The current that flows when the transistor is turned off is called leakage current and leads to unstable operation of the circuit. 10 that the drain current Ioff1 of the TFT 300 when the gate voltage VGS is zero is much lower than the drain current Ioff2 of the conventional TFT when the gate voltage VGS is zero. Therefore, the TFT 300 can contribute to stable operation of the circuit.
  • FIG. 11 is a plan view of the TFT 1100.
  • 12 is a cross-sectional view taken along line XII-XII in FIG. 13 is a cross-sectional view taken along line XIII-XIII in FIG.
  • the TFT 1100 is the same as the TFT 300 except that the source / drain electrodes 1110 and 1112 have contacts 1131c1 and 1131c2, respectively, and the etching stopper layer 1225 is formed on the semiconductor layer 1130.
  • the structure of the TFT 1100 and the manufacturing method thereof will be described in detail with reference to FIG. 6 and FIGS.
  • the TFT 1100 includes source / drain electrodes 1110 and 1112, a gate electrode 1120, and a semiconductor layer 1130.
  • the TFT 1100 is used for, for example, an LCD gate driver, but is not limited to such an application.
  • the source / drain electrodes 1110 and 1112 have a laminated structure of Ti / Al / Ti.
  • the source / drain electrodes 1110 and 1112 are not limited to the above structure, and may be made of any appropriate conductive material.
  • the gate electrode 1120 has a laminated structure of Ti / Al / Ti.
  • the gate electrode 1120 is not limited to the above structure, and can be made of a material having any appropriate conductivity.
  • the semiconductor layer 1130 includes regions 1131 to 1140.
  • the semiconductor layer 1130 is made of IGZO.
  • the TFT 1100 is also called an IGZO TFT.
  • the semiconductor layer 1130 includes a plurality of regions 1131 to 1140 divided in the longitudinal direction SD of the source / drain electrodes 1110 and 1112. Regions 1131 to 1140 have channel widths 1131W to 1140W, respectively. Typically, the channel widths 1131W to 1140W are substantially the same, for example about 50 ⁇ m.
  • the TFT 1100 is equivalent to a transistor corresponding to the regions 1131 to 1140 coupled in parallel. Since these transistors have substantially the same channel width 1131W-1140W, the threshold voltages of the individual transistors are also substantially equal.
  • a gate electrode 1120 is formed on the substrate 1210.
  • the substrate 1210 is typically a glass substrate.
  • the gate electrode 1120 is formed by depositing a gate electrode material, patterning by photolithography, and then etching.
  • a gate insulating film 1220 is formed on the gate electrode 1120.
  • the gate insulating film 1220 has a laminated structure of SiO2 / SiN.
  • the gate insulating film 1220 is formed by depositing a material for the gate insulating film.
  • the semiconductor layer 1130 is formed on the gate insulating film 1220.
  • the semiconductor layer 1130 is formed by depositing IGZO, patterning by photolithography, and then etching.
  • An etching stopper layer 1225 is formed after 606 and before 608.
  • the etching stopper layer 1225 is formed by depositing, for example, silicon oxide, patterning by photolithography, and then etching.
  • source / drain electrodes 1110, 1112 are formed on the semiconductor layer 1130.
  • the source / drain electrodes 1110 and 1112 are formed by depositing a source / drain electrode material, patterning by photolithography, and then etching.
  • a protective film 1230 is formed on the source / drain electrodes 1110, 1112.
  • the protective film 1230 is formed by depositing SiO2, patterning by photolithography, and then etching. At this time, the gate insulating film 1220 and the protective film 1230 are etched simultaneously.
  • pixel electrodes are formed in the pixels 110a to 110i.
  • the pixel electrode is formed by depositing ITO, patterning by photolithography, and then etching.
  • the etching stopper layer 1225 is formed between the semiconductor layer 1130 and the source / drain electrodes 1110 and 1112.
  • An etching stopper layer 1225 is provided between the plurality of regions 1131 to 1140 of the semiconductor layer 1130.
  • the etching stopper layer 1225 has 20 contact holes. These contact holes are arranged along a straight line parallel to the longitudinal direction of the source / drain electrodes 1110 and 1112. Contacts (for example, 1131c1 and 1131c2) of the source / drain electrodes 1110 and 1112 are in contact with the semiconductor layers 1131 to 1140 through these contact holes.
  • the TFT 1100 has an effect that the etching stopper layer 1225 can protect the channel region under the source / drain electrodes from the etching process.
  • an etching stopper layer 1225 is provided between the regions 1131 to 1140.
  • the channel region can be better protected as compared with the case where the etching stopper layer 1225 is not provided between the regions 1131 to 1140.
  • FIG. 14 is a plan view of the TFT 1400.
  • the TFT 1400 is similar to the TFT 1100 except that the semiconductor layer 1430 has four regions 1431 to 1434. Therefore, the manufacturing method of the TFT 1400 is the same as the manufacturing method of the TFT 1100.
  • the TFT 1400 includes source / drain electrodes 1410 and 1412, a gate electrode 1420, and a semiconductor layer 1430.
  • the source / drain electrodes 1410 and 1412 have a laminated structure of Ti / Al / Ti.
  • the source / drain electrodes 1410 and 1412 are not limited to the above structure, and may be made of any appropriate conductive material.
  • the gate electrode 1420 has a laminated structure of Ti / Al / Ti.
  • the gate electrode 1420 is not limited to the above structure, and can be made of any appropriate conductive material.
  • the semiconductor layer 1430 includes regions 1431 to 1434.
  • the semiconductor layer 1430 is made of IGZO. As shown in FIG. 14, the semiconductor layer 1430 includes a plurality of regions 1431 to 1434 divided in the longitudinal direction SD of the source / drain electrodes 1410 and 1412. Regions 1431 to 1434 have channel widths 1431W to 1434W, respectively. Typically, channel widths 1431W-1434W are substantially the same, for example about 125 ⁇ m.
  • the TFT 1400 is equivalent to a transistor corresponding to the regions 1431 to 1434 coupled in parallel. Since these transistors have substantially the same channel widths 1431W-1434W, the threshold voltages of the individual transistors are also substantially equal.
  • FIG. 15 is a plan view of the TFT 1500.
  • 16 is a cross-sectional view taken along line XVI-XVI in FIG.
  • FIG. 17 is a sectional view taken along line XVII-XVII in FIG.
  • the TFT 1500 is the same as the TFT 300 except that the source / drain electrodes 1510 and 1512 have contacts 1531c1 and 1531c2, respectively, and the etching stopper layer 1225 is formed on the semiconductor layer 1530.
  • the structure of the TFT 1500 and the manufacturing method thereof will be described in detail with reference to FIG. 6 and FIGS.
  • the TFT 1500 includes source / drain electrodes 1510 and 1512, a gate electrode 1520, and a semiconductor layer 1530.
  • the TFT 1500 is used for, for example, an LCD gate driver, but is not limited to such an application.
  • the source / drain electrodes 1510 and 1512 have a laminated structure of Ti / Al / Ti.
  • the source / drain electrodes 1510 and 1512 are not limited to the above structure, and may be made of any appropriate conductive material.
  • the gate electrode 1520 has a laminated structure of Ti / Al / Ti.
  • the gate electrode 1520 is not limited to the above structure, and can be made of any appropriate conductive material.
  • the semiconductor layer 1530 includes regions 1531 to 1540.
  • the semiconductor layer 1530 is made of IGZO.
  • the TFT 1500 is also called an IGZO TFT.
  • the semiconductor layer 1530 includes a plurality of regions 1531 to 1540 divided in the longitudinal direction SD of the source / drain electrodes 1510 and 1512. Regions 1531 to 1540 have channel widths 1531W to 1540W, respectively. Typically, the channel widths 1531W-1540W are substantially the same, for example about 50 ⁇ m.
  • the TFT 1500 is equivalent to a transistor corresponding to the regions 1531 to 1540 coupled in parallel. Since these transistors have substantially the same channel width 1531W-1540W, the threshold voltages of the individual transistors are also substantially equal.
  • a gate electrode 1520 is formed on the substrate 1610.
  • the substrate 1610 is typically a glass substrate.
  • the gate electrode 1520 is formed by depositing a gate electrode material, patterning by photolithography, and then etching.
  • a gate insulating film 1620 is formed on the gate electrode 1520.
  • the gate insulating film 1620 has a laminated structure of SiO2 / SiN.
  • the gate insulating film 1620 is formed by depositing a material for the gate insulating film.
  • a semiconductor layer 1530 is formed on the gate insulating film 1620.
  • the semiconductor layer 1530 is formed by depositing IGZO, patterning by photolithography, and then etching.
  • An etching stopper layer 1625 is formed after 606 and before 608.
  • the etching stopper layer 1625 is formed, for example, by depositing silicon oxide, patterning by photolithography, and then etching.
  • source / drain electrodes 1510 and 1512 are formed on the semiconductor layer 1530.
  • the source / drain electrodes 1510 and 1512 are formed by depositing the material of the source / drain electrodes, patterning by photolithography, and then etching.
  • a protective film 1630 is formed on the source / drain electrodes 1510 and 1512.
  • the protective film 1630 is formed by depositing SiO2, patterning by photolithography, and then etching. At this time, the gate insulating film 1620 and the protective film 1630 are etched simultaneously.
  • pixel electrodes are formed in the pixels 110a to 110i.
  • the pixel electrode is formed by depositing ITO, patterning by photolithography, and then etching.
  • the etching stopper layer 1625 is formed between the semiconductor layer 1530 and the source / drain electrodes 1510 and 1512.
  • Source / drain electrodes 1510 and 1512 are provided between the plurality of regions 1531 to 1540 of the semiconductor layer 1530.
  • the etching stopper layer 1625 has two elongated contact holes. These contact holes are parallel to the longitudinal direction of the source / drain electrodes 1510 and 1512.
  • the contacts (for example, 1531c1 and 1531c2) of the source / drain electrodes 1510 and 1512 are in contact with the semiconductor layers 1531 to 1540 through these contact holes.
  • the TFT 1500 has an effect that the etching stopper layer 1625 can protect the channel region under the source / drain electrodes from the etching process in addition to the effect of the TFT 300.
  • the etching stopper layer 1225 of the TFT 1100 has 20 contact holes
  • the etching stopper layer 1625 of the TFT 1500 only has two elongated contact holes.
  • the TFT 1500 can reduce the device area while preventing the channel width W from becoming narrow.
  • the TFT 1500 also has the effect of reducing the device area without reducing the current drive capability.
  • FIG. 18 is a plan view of the TFT 1800.
  • FIG. 19 is a sectional view taken along line XIX-XIX in FIG. 20 is a cross-sectional view taken along line XX-XX in FIG.
  • the structure of the TFT 1800 and the manufacturing method thereof will be described in detail with reference to FIGS. 18 to 20 and FIG.
  • the TFT 1800 includes source / drain electrodes 1810 and 1812, a gate electrode 1820, and a semiconductor layer 1830.
  • the TFT 1800 is used, for example, to realize an LCD gate driver, but is not limited to such an application example.
  • the source / drain electrodes 1810 and 1812 have a laminated structure of Ti / Al / Ti.
  • the source / drain electrodes 1810 and 1812 are not limited to the above structure, and can be made of any appropriate conductive material.
  • the gate electrode 1820 has a laminated structure of Ti / Al / Ti.
  • the gate electrode 1820 is not limited to the above structure, and can be made of any appropriate conductive material.
  • the semiconductor layer 1830 includes regions 1831 to 1840.
  • the semiconductor layer 1830 is made of an amorphous oxide semiconductor (hereinafter referred to as “IGZO”) containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) as main constituent elements.
  • IGZO amorphous oxide semiconductor
  • the TFT 1800 is called an IGZO TFT.
  • the semiconductor layer 1830 includes a plurality of regions 1831 to 1840 divided in the longitudinal direction SD of the source / drain electrodes 1810 and 1812.
  • the regions 1831 to 1840 have channel widths 1831W to 1840W, respectively.
  • the channel widths 1831W-1840W are substantially the same, for example about 50 ⁇ m.
  • the TFT 1800 is equivalent to a transistor corresponding to the regions 1831 to 1840 coupled in parallel. Since these transistors have substantially the same channel width 1831W-1840W, the threshold voltages of the individual transistors are also substantially equal.
  • the manufacturing method of the TFT 1800 is the same as that of the TFT 300 shown in FIG. 6 except that the source / drain electrodes 1810 and 1812 are first formed in 608 and then the semiconductor layer 1830 is formed in 606.
  • the substrate 1910, the gate insulating film 1920, and the protective film 1930 correspond to the substrate 410, the gate insulating film 420, and the protective film 430, respectively, and have the same structure and function as these.
  • the semiconductor layer 1830 of the TFT 1800 covers the source / drain electrodes 1810 and 1812. As can be understood by comparing FIG. 19 with FIG. 4, the TFTs 300 and 1800 have different positional relationships between the source / drain electrodes and the semiconductor layer with respect to the substrate. However, due to the structure in which the semiconductor layer 1830 is located near the source / drain electrodes 1810 and 1812, the TFT 1800 operates in the same manner as the TFT 300, and thereby has the same effect as the TFT 300.
  • TFTs 300, 700, 800, 1100, 1400, 1500, 1800 are used for, for example, a shift register (for example, shift register 200) included in a gate driver of an LCD. It is done. At this time, the above-described TFT can be used, for example, for a transistor that requires the largest drain current to flow.
  • the TFT 300 is used as the transistor Q2 of the shift register 200.
  • a transistor corresponding to a plurality of regions of the TFT 300 has a channel width W1 (for example, 50 ⁇ m), and among the channel widths of the other transistors Q1, Q3 to Q5 included in the shift register 200, the smallest one is the channel width W2. (For example, 50 ⁇ m of the transistor Q5). At this time, the channel width W1 is substantially equal to the channel width W2. When this condition for channel width is met, transistors Q1-Q5 in shift register 200 have approximately equal thresholds. As a result, it is possible to reduce the leakage current of the transistors of the shift register 200 as a whole.
  • the above-described TFT is a bottom gate type (also referred to as an inverted stagger type) in which the gate electrode is closer to the substrate than the source / drain electrodes.
  • the embodiment of the present invention can also be realized as a top gate type (also called stagger type) TFT.
  • the TFT according to the embodiment of the present specification may be used for applications other than the LCD.
  • the material of the substrate is not limited to glass and can be any other suitable material.

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Abstract

大電流駆動能力と、適正な閾値電圧とを有する薄膜トランジスタを提供する。ゲート電極と、ゲート電極上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層上に形成されたソース・ドレイン電極とを備える薄膜トランジスタであって、前記半導体層は、前記ソース・ドレイン電極の長手方向に分割された複数領域を含む。

Description

薄膜トランジスタおよびシフトレジスタ
　本開示は、インジウム・ガリウム・亜鉛複合酸化物（ＩＧＺＯ）を用いた薄膜トランジスタ、および薄膜トランジスタを用いたシフトレジスタに関する。
　薄膜トランジスタ（ＴＦＴ）は、電界効果型トランジスタの一種である。ＴＦＴは、液晶ディスプレイ（ＬＣＤ）パネルの画素を駆動するためなどに広く利用されている。トランジスタの特性に影響するパラメータにチャネル長Ｌおよびチャネル幅Ｗがある。
　特許文献１は、トランジスタの特性を変化させるために、チャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌを変えることについて記載している。
特開２００８－８９９１５号公報
　ＬＣＤパネルを駆動するためには、ゲートドライバおよびソースドライバが用いられる。ゲートドライバには、ゲート線に対応するシフトレジスタが設けられる。それぞれのシフトレジスタには、典型的には数個のトランジスタが用いられる。シフトレジスタにおいて、ゲート線に電流を出力するトランジスタ（出力トランジスタ）は、他のトランジスタに比べて、大電流の駆動能力が必要である。
　大電流で駆動するためには、トランジスタは大きいチャネル幅を有する必要がある。ＩＧＺＯを用いたＴＦＴ（ＩＧＺＯ　ＴＦＴ）のチャネル幅が大きいと、閾値電圧が下がる。この場合、トランジスタがターンオフしている時のリーク電流も増えてしまう。換言すれば従来のＩＧＺＯ　ＴＦＴは、大電流駆動能力を提供しつつ、リーク電流の増加しない適切な閾値を得ることができなかった。
　特許文献１は、アモルファスシリコン（ａ－Ｓｉ）ＴＦＴの使用を想定するが、ＩＧＺＯ　ＴＦＴを使用する具体的な手法についての示唆を与えるものではない。例えば特許文献１は、閾値電圧のチャネル幅依存性について考慮していない。
　上記を鑑みて、本発明の目的は、大電流駆動能力と、適正な閾値電圧とを有する薄膜トランジスタを提供することにある。本発明の他の目的は、トランジスタのリーク電流を全体として減少させることができるシフトレジスタを提供することにある。
　本発明のある実施形態による薄膜トランジスタは、ゲート電極と、ゲート電極上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層上に形成されたソース・ドレイン電極とを備え、前記半導体層は、前記ソース・ドレイン電極の長手方向に分割された複数領域を含む。
　上記構成により、大電流駆動能力と、適正な閾値電圧とを有する薄膜トランジスタを提供できる。
　ある具体的な実施形態によれば、前記複数領域に対応するトランジスタのチャネル幅Ｗは、約１２５μｍ以下である。
　上記構成により、より高い閾値電圧を実現できる。
　ある具体的な実施形態によれば、前記複数領域に対応するトランジスタのチャネル幅Ｗは、約５０μｍ以下である。
　上記構成により、チャネル幅Ｗが約１２５μｍの場合よりも高い閾値電圧を実現できる。
　ある具体的な実施形態によれば、エッチングストッパ層が前記半導体層と前記ソース・ドレイン電極との間に形成されている。
　上記構成により、エッチングストッパ層がソース・ドレイン電極下のチャネル領域をエッチング処理から保護できる。
　ある具体的な実施形態によれば、前記複数領域の間には、前記エッチングストッパ層が設けられている。
　上記構成により、複数領域の間にエッチングストッパ層が設けられていない場合と比較して、チャネル領域をよりよく保護できる。
　ある具体的な実施形態によれば、前記複数領域の間には、前記ソース・ドレイン電極が設けられている。
　上記構成により、チャネル幅が狭くなることを防ぎつつ、そのデバイス面積を縮小できる。換言すれば電流駆動能力を低下させることなく、デバイス面積を小さくできる。
　本発明のある実施形態による薄膜トランジスタは、ゲート電極と、ゲート電極上に形成された絶縁層と、前記絶縁層上に形成されたソース・ドレイン電極と、前記ソース・ドレイン電極上に形成された半導体層と、を備える薄膜トランジスタであって、前記半導体層は、前記ソース・ドレイン電極の長手方向に分割された複数領域を含む。
　上記構成により、大電流駆動能力と、適正な閾値電圧とを有する薄膜トランジスタを提供できる。
　本発明のある実施形態によるシフトレジスタは、複数の薄膜トランジスタを備えるシフトレジスタであって、前記複数の薄膜トランジスタは、ゲート電極と、ゲート電極上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層上に形成されたソース・ドレイン電極とを含む第１薄膜トランジスタであって、前記半導体層は、前記ソース・ドレイン電極の長手方向に分割された複数領域を含む第１薄膜トランジスタと、第２薄膜トランジスタとを含み、前記第１薄膜トランジスタの前記複数領域は、第１チャネル幅を有し、前記第２薄膜トランジスタは、前記第１の薄膜トランジスタ以外の前記複数の薄膜トランジスタのうち、最も小さい第２チャネル幅を有し、前記第１チャネル幅Ｗ１は、実質的に前記第２チャネル幅と等しい。
　上記構成により、シフトレジスタ内のトランジスタがほぼ等しい閾値を有する。その結果、シフトレジスタのトランジスタのリーク電流を全体として減少させることができるという効果を奏する。
　本発明によれば、大電流駆動能力と、適正な閾値電圧とを有する薄膜トランジスタを提供することができる。本発明によれば、トランジスタのリーク電流を全体として減少させることができるシフトレジスタを提供することができる。
図１は、液晶ディスプレイのゲートドライバのブロック図である。 図２は、シフトレジスタの具体例の回路図である。 図３は、ＴＦＴの平面図である。 図４は、図３の線ＩＶ－ＩＶに沿った断面図である。 図５は、図３の線Ｖ－Ｖに沿った断面図である。 図６は、ＴＦＴを製造する方法を示すフローチャートである。 図７は、ＴＦＴの平面図である。 図８は、ＴＦＴの平面図である。 図９は、閾値電圧のチャネル幅依存性を示すグラフである。 図１０は、ドレイン電流のゲート電圧依存性を示すグラフである。 図１１は、ＴＦＴの平面図である。 図１２は、図１１の線ＸＩＩ－ＸＩＩに沿った断面図である。 図１３は、図１１の線ＸＩＩＩ－ＸＩＩＩに沿った断面図である。 図１４は、ＴＦＴの平面図である。 図１５は、ＴＦＴの平面図である。 図１６は、図１５の線ＸＶＩ－ＸＶＩに沿った断面図である。 図１７は、図１５の線ＸＶＩＩ－ＸＶＩＩに沿った断面図である。 図１８は、ＴＦＴの平面図である。 図１９は、図１８の線ＸＩＸ－ＸＩＸに沿った断面図である。 図２０は、図１８の線ＸＸ－ＸＸに沿った断面図である。
　本発明の例示的実施形態による薄膜トランジスタについて、図面を参照して詳細に説明する。図面において同一または同様の構成要素は、同じ参照符号によって表される。
　（用語および定義）
　「結合される」という語は、「直接的に接続される」という語を包含し、この語よりも広いと意図される。もしＡがＢに直接的に接続され、ＢがＣに直接的に接続されるなら、ＡはＣに「結合される」と言える。換言すれば「結合される」という語は、「間接的に接続される」という語を含む。
　本明細書および特許請求の範囲において、「層Ａ上に形成された層Ｂ」というような、ある２つの層について用いられる「～の上に」という語は、それらの層の間に少なくともなんらかの接触が存在することを意味する。「～を覆って」という語は、その２層が近接して存在することを意味するが、１つ以上の別の層が間に存在してもよく、その場合、２層が接触してもよいが、接触していなくてもよい。「～の上に」も「～を覆って」も、ここで用いられるように、方向を表すものではない。
　本明細書および特許請求の範囲で用いられるように、「～の上に」という語は、明示的にその旨が述べられていない限り、第２層「の上にある」第１層が、第２層の直上にあり、第２層に直接に接触していることを意味しない。つまり第１層と、第１層の上にある第２層との間には第３層または他の構造が存在し得る。
　「平面図」という語は、基板の２つの主面のうち、要素（例えばゲート、ソース・ドレイン電極）が形成される側から見た図である。
　「層」という語は、任意の適切な堆積プロセスによって形成され得る任意の層を指す。「層」という語は、液晶ディスプレイ業界を含む半導体業界で特に用いられる層を含み、例えば、これらには限定されないが、導電性層、絶縁層、およびエッチングストッパ層を含む。「層」という語は、半導体業界でよく用いられる「膜」という語と同義である。これら層は、基板の最も下の表面上に直接に形成されてもよく、またはさまざまな層（または膜）の任意のものの上に形成されてもよい。層は、典型的には同じステップによって同じ材料を用いて形成されるが、これには限定されず、複数のステップを用いて、または異なる材料を用いて形成されてもよい。
　本明細書および特許請求の範囲において、「チャネル幅」という語は、ソース・ドレイン電極の長手方向（図中、方向ＳＤ）に沿って、対向する２つのソース・ドレイン電極（例えばＴＦＴ　３００のソース・ドレイン電極３１０，３１２）が、個々の領域（例えば領域３３１）内で重なる長さを指す。ソース・ドレイン電極にコンタクトが設けられる場合（ＴＦＴ　１１００，１５００など）は、チャネル幅は、ソース・ドレイン電極の長手方向に沿って、対向する２つのソース・ドレイン電極に設けられたコンタクト（例えばＴＦＴ　１１００のコンタクト１１３１ｃ１，１１３１ｃ２）が重なる長さを指す。
　ソース・ドレイン電極という語は、ソース電極およびドレイン電極を総称する。したがって２つの対向するソース・ドレイン電極のいずれか一方がソース電極として機能すれば、他方はドレイン電極として機能する。
　（システムの概略）
　図１は、液晶ディスプレイ（ＬＣＤ）１００のゲートドライバのブロック図である。ＬＣＤ　１００は、パネルアクティブエリア１１０、シフトレジスタ１５０，１５１，１５２を含む。パネルアクティブエリア１１０は、画素１１０ａ～１１０ｉを有する。簡単のために図１では、９つの画素しか示されないが、パネルアクティブエリア１１０は、マトリックス状に配置された任意の個数の画素を含み得る。シフトレジスタ１５０～１５２の個数は、画素１１０ａ～１１０ｉの個数に依存して変わり得る。
　シフトレジスタ１５０～１５２のグランドＶｓｓは、電源のグランドＶｓｓに接続される。シフトレジスタ１５０，１５２のクロック入力ＣＫは、ゲートクロックＧＣＫ１に接続される。シフトレジスタ１５１のクロック入力ＣＫは、ゲートクロックＧＣＫ２に接続される。
　シフトレジスタ１５０の出力Ｇｏｕｔは、画素１１０ａ～１１０ｃのゲート線に結合される。シフトレジスタ１５０の入力Ｑｎ－１は、その前段（不図示）の出力Ｇｏｕｔを受け取る。シフトレジスタ１５０の入力Ｑｎ＋１は、その後段（シフトレジスタ１５１）の出力Ｇｏｕｔを受け取る。図１において、前段とは、その段の直上に位置する段を指し、後段とは、その段の直下に位置する段を指す。よってシフトレジスタ１５１の前段は、シフトレジスタ１５０である。シフトレジスタ１５１の後段は、シフトレジスタ１５２である。
　シフトレジスタ１５１の出力Ｇｏｕｔは、画素１１０ｄ～１１０ｆのゲート線に結合される。シフトレジスタ１５１の入力Ｑｎ－１は、その前段（シフトレジスタ１５０）の出力Ｇｏｕｔを受け取る。シフトレジスタ１５１の入力Ｑｎ＋１は、その後段（シフトレジスタ１５２）の出力Ｇｏｕｔを受け取る。
　シフトレジスタ１５２の出力Ｇｏｕｔは、画素１１０ｇ～１１０ｉのゲート線に結合される。シフトレジスタ１５２の入力Ｑｎ－１は、その前段（シフトレジスタ１５１）の出力Ｇｏｕｔを受け取る。シフトレジスタ１５２の入力Ｑｎ＋１は、その後段（不図示）の出力Ｇｏｕｔを受け取る。
　シフトレジスタ１５０～１５２は、出力Ｇｏｕｔに結合されたゲート線を逐次、駆動する。ＬＣＤ　１００の具体的な構成は、図１に示すものには限定されず、任意の適切な構成を用いることができる。
　図２は、シフトレジスタ１５０～１５２の具体例である回路２００の図である。回路２００は、トランジスタＱ１～Ｑ５を有する。シフトレジスタ１５０～１５２は、回路２００には限定されず、任意の適切な回路であり得る。シフトレジスタ１５０～１５２は、任意の個数のトランジスタを含み得る。
　トランジスタＱ１～Ｑ５を流れるドレイン電流は、シフトレジスタ１５０～１５２の構成によって異なる。ここではゲート線を駆動するために、トランジスタＱ２がトランジスタＱ１～Ｑ５のうち最も大きいドレイン電流を流す必要がある。従来技術によれば、大きいドレイン電流を流すことを可能にするためには、大きいチャネル幅を必要とした。そのため、従来の技術によれば、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５は、例えばそれぞれ約１００μｍ，約５００μｍ，約２００μｍ，約１００μｍ，約５０μｍのチャネル幅を有することになる。
　以下に説明される薄膜トランジスタ（ＴＦＴ）は、例えばトランジスタＱ２として利用され得るが、他のトランジスタ（例えばトランジスタＱ１，Ｑ３，およびＱ４）のうちの１つであってもよい。
　（ＴＦＴの構造）
　図３は、ＴＦＴ　３００の平面図である。図４は、図３の線ＩＶ－ＩＶに沿った断面図である。図５は、図３の線Ｖ－Ｖに沿った断面図である。図６は、ＴＦＴ　３００を製造する方法６００を示すフローチャートである。以下、図３～図６を参照して、ＴＦＴ　３００の構造およびその製造方法を詳細に説明する。
　ＴＦＴ　３００は、ソース・ドレイン電極３１０，３１２、ゲート電極３２０、および半導体層３３０を有する。ＴＦＴ　３００は、例えばＬＣＤのゲートドライバを実現するのに利用されるが、このような応用例には限定されない。本明細書で開示されるさまざまなＴＦＴ（具体的にはＴＦＴ　３００，７００，８００，１１００，１４００，１５００，１８００）は、任意の適切な回路において利用され得る。
　ソース・ドレイン電極３１０，３１２は、Ｔｉ／Ａｌ／Ｔｉの積層構造を有する。ソース・ドレイン電極３１０，３１２は、上記構造には限定されず、任意の適切な導電性を有する材質から作られ得る。
　ゲート電極３２０は、Ｔｉ／Ａｌ／Ｔｉの積層構造を有する。ゲート電極３２０は、上記構造には限定されず、任意の適切な導電性を有する材質から作られ得る。
　半導体層３３０は、領域３３１～３４０を含む。半導体層３３０は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を主要な構成元素として含むアモルファス酸化物半導体（以下「ＩＧＺＯ」と呼ぶ）でできている。ここではＴＦＴ　３００は、ＩＧＺＯ　ＴＦＴと呼ばれる。
　図３に示すように半導体層３３０は、ソース・ドレイン電極３１０，３１２の長手方向ＳＤに分割された複数領域３３１～３４０を含む。領域３３１～３４０は、それぞれチャネル幅３３１Ｗ～３４０Ｗを有する。典型的にはチャネル幅３３１Ｗ～３４０Ｗは、実質的に同じであり、例えば約５０μｍである。ＴＦＴ　３００は、並列に結合された領域３３１～３４０に対応するトランジスタと等価である。これらトランジスタは、実質的に同じチャネル幅３３１Ｗ～３４０Ｗを有するので、個々のトランジスタの閾値電圧も実質的に等しい。
　（ＴＦＴの製造方法）
　６０２において、基板４１０の上にゲート電極３２０が形成される。基板４１０は、典型的にはガラス基板である。ゲート電極３２０は、ゲート電極の材料を堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。
　６０４において、ゲート電極３２０の上にゲート絶縁膜４２０が形成される。ゲート絶縁膜４２０は、ＳｉＯ２／ＳｉＮの積層構造を有する。ゲート絶縁膜４２０は、ゲート絶縁膜の材料を堆積することによって形成される。
　６０６において、ゲート絶縁膜４２０の上に半導体層３３０が形成される。半導体層３３０は、ＩＧＺＯを堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。
　６０８において、半導体層３３０の上にソース・ドレイン電極３１０，３１２が形成される。ソース・ドレイン電極３１０，３１２は、ソース・ドレイン電極の材料を堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。
　６１０において、ソース・ドレイン電極３１０，３１２の上に保護膜４３０が形成される。保護膜４３０は、ＳｉＯ２を堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。このときゲート絶縁膜４２０と保護膜４３０とは、同時にエッチングされる。
　６１２において、画素１１０ａ～１１０ｉ内に画素電極が形成される。画素電極は、酸化インジウムスズ（ＩＴＯ）を堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。
　図７は、ＴＦＴ　７００の平面図である。ＴＦＴ　７００は、半導体層７３０が２つの領域７３１，７３２を有することを除けば、ＴＦＴ　３００と同様である。よってＴＦＴ　７００の製造方法は、ＴＦＴ　３００の製造方法と同様である。
　ＴＦＴ　７００は、ソース・ドレイン電極７１０，７１２、ゲート電極７２０、および半導体層７３０を有する。
　ソース・ドレイン電極７１０，７１２は、Ｔｉ／Ａｌ／Ｔｉの積層構造を有する。ソース・ドレイン電極７１０，７１２は、上記構造には限定されず、任意の適切な導電性を有する材質から作られ得る。
　ゲート電極７２０は、Ｔｉ／Ａｌ／Ｔｉの積層構造を有する。ゲート電極７２０は、上記構造には限定されず、任意の適切な導電性を有する材質から作られ得る。
　半導体層７３０は、領域７３１および７３２を含む。半導体層７３０は、ＩＧＺＯでできている。図７に示すように半導体層７３０は、ソース・ドレイン電極７１０，７１２の長手方向ＳＤに分割された複数領域７３１および７３２を含む。領域７３１および７３２は、それぞれチャネル幅７３１Ｗおよび７３２Ｗを有する。典型的にはチャネル幅７３１Ｗおよび７３２Ｗは、実質的に同じであり、例えば約５０μｍである。ＴＦＴ　７００は、並列に結合された領域７３１および７３２に対応するトランジスタと等価である。これらトランジスタは、実質的に同じチャネル幅７３１Ｗおよび７３２Ｗを有するので、個々のトランジスタの閾値電圧も実質的に等しい。
　図８は、ＴＦＴ　８００の平面図である。ＴＦＴ　８００は、半導体層８３０が４つの領域８３１～８３４を有することを除けば、ＴＦＴ　３００と同様である。よってＴＦＴ　８００の製造方法は、ＴＦＴ　３００の製造方法と同様である。
　ＴＦＴ　８００は、ソース・ドレイン電極８１０，８１２、ゲート電極８２０、および半導体層８３０を有する。
　ソース・ドレイン電極８１０，８１２は、Ｔｉ／Ａｌ／Ｔｉの積層構造を有する。ソース・ドレイン電極８１０，８１２は、上記構造には限定されず、任意の適切な導電性を有する材質から作られ得る。
　ゲート電極８２０は、Ｔｉ／Ａｌ／Ｔｉの積層構造を有する。ゲート電極８２０は、上記構造には限定されず、任意の適切な導電性を有する材質から作られ得る。
　半導体層８３０は、領域８３１～８３４を含む。半導体層８３０は、ＩＧＺＯでできている。図８に示すように半導体層８３０は、ソース・ドレイン電極８１０，８１２の長手方向ＳＤに分割された複数領域８３１～８３４を含む。領域８３１～８３４は、それぞれチャネル幅８３１Ｗ～８３４Ｗを有する。典型的にはチャネル幅８３１Ｗ～８３４Ｗは、実質的に同じであり、例えば約１２５μｍである。ＴＦＴ　８００は、並列に結合された領域８３１～８３４に対応するトランジスタと等価である。これらトランジスタは、実質的に同じチャネル幅８３１Ｗ～８３４Ｗを有するので、個々のトランジスタの閾値電圧も実質的に等しい。
　（閾値電圧）
　図９は、閾値電圧のチャネル幅依存性を示すグラフ９００である。グラフ９００の横軸はチャネル幅Ｗ［μｍ］を示し、グラフ９００の縦軸は閾値電圧［Ｖ］を示す。点線９１０は、ＬＣＤの周辺回路（例えばゲートドライバ）において用いられるＴＦＴが有するのが好ましい閾値電圧Ｖｔｈ（例えば約３．０Ｖ）である。実線９２０は、チャネル幅Ｗが変化したときのＩＧＺＯ　ＴＦＴの閾値電圧Ｖｔｈの変化を示す。従来のＩＧＺＯ　ＴＦＴは、実線９２０に示されるように、チャネル幅Ｗが大きくなる従って閾値電圧Ｖｔｈが減少する。例えばチャネル幅Ｗ２００μｍ（点９３４）および５００μｍ（点９３６）に対応する閾値電圧Ｖｔｈはそれぞれ２．０Ｖおよび１．０Ｖであり、これら閾値電圧Ｖｔｈは、ＬＣＤの周辺回路として使うには許容できない。
　これに対してＴＦＴ　３００，７００はチャネル幅約５０μｍを有するので、閾値電圧Ｖｔｈは約３．０Ｖ（点９３０）である。ＴＦＴ　８００はチャネル幅約１２５μｍを有するので、閾値電圧Ｖｔｈは約２．５Ｖ（点９３２）である。本発明の実施形態によるＴＦＴ　３００，７００，８００が実現するこれらの閾値電圧（すなわち約２．５Ｖ～約３．０Ｖ）は、ＬＣＤの周辺回路において利用するのに許容できる。したがって本発明のさまざまな実施形態において、チャネル幅Ｗは、好ましくは約１２５μｍ以下であり、より好ましくは約５０μｍ以下である。
　以上より本発明の実施形態によれば、従来のＩＧＺＯ　ＴＦＴと比較して、大電流駆動能力と、適正な閾値電圧とを有する薄膜トランジスタを実現できる。
　（リーク電流）
　図１０は、ドレイン電流のゲート電圧依存性を示すグラフ１０００である。グラフ１０００の横軸はゲート電圧ＶＧＳ［Ｖ］を示し、グラフ１０００の縦軸はドレイン電流ＩＤＳ［Ａ］を示す。実線１０１０は、ＴＦＴ　３００についてのドレイン電流のゲート電圧依存性を示す。破線１０２０は、従来のＩＧＺＯ　ＴＦＴについてのドレイン電流のゲート電圧依存性を示す。トランジスタがターンオフされているときに流れる電流はリーク電流と呼ばれ、回路の不安定な動作をつながる。図１０から、ゲート電圧ＶＧＳがゼロのときのＴＦＴ　３００のドレイン電流Ｉｏｆｆ１は、ゲート電圧ＶＧＳがゼロのときの従来のＴＦＴのドレイン電流Ｉｏｆｆ２よりもかなり低いことがわかる。したがってＴＦＴ　３００は、回路の安定な動作に寄与し得る。
　（エッチングストッパ層）
　図１１は、ＴＦＴ　１１００の平面図である。図１２は、図１１の線ＸＩＩ－ＸＩＩに沿った断面図である。図１３は、図１１の線ＸＩＩＩ－ＸＩＩＩに沿った断面図である。ＴＦＴ　１１００は、ソース・ドレイン電極１１１０，１１１２がそれぞれコンタクト１１３１ｃ１、１１３１ｃ２などを有すること、およびエッチングストッパ層１２２５が半導体層１１３０の上に形成されることを除けば、ＴＦＴ　３００と同様である。図６および図１１～図１３を参照して、ＴＦＴ　１１００の構造およびその製造方法を詳細に説明する。
　ＴＦＴ　１１００は、ソース・ドレイン電極１１１０，１１１２、ゲート電極１１２０、および半導体層１１３０を有する。ＴＦＴ　１１００は、例えばＬＣＤのゲートドライバに利用されるが、このような応用例には限定されない。
　ソース・ドレイン電極１１１０，１１１２は、Ｔｉ／Ａｌ／Ｔｉの積層構造を有する。ソース・ドレイン電極１１１０，１１１２は、上記構造には限定されず、任意の適切な導電性を有する材質から作られ得る。
　ゲート電極１１２０は、Ｔｉ／Ａｌ／Ｔｉの積層構造を有する。ゲート電極１１２０は、上記構造には限定されず、任意の適切な導電性を有する材質から作られ得る。
　半導体層１１３０は、領域１１３１～１１４０を含む。半導体層１１３０は、ＩＧＺＯでできている。ＴＦＴ　１１００も、ＩＧＺＯ　ＴＦＴと呼ばれる。
　図１１に示すように半導体層１１３０は、ソース・ドレイン電極１１１０，１１１２の長手方向ＳＤに分割された複数領域１１３１～１１４０を含む。領域１１３１～１１４０は、それぞれチャネル幅１１３１Ｗ～１１４０Ｗを有する。典型的にはチャネル幅１１３１Ｗ～１１４０Ｗは、実質的に同じであり、例えば約５０μｍである。ＴＦＴ　１１００は、並列に結合された領域１１３１～１１４０に対応するトランジスタと等価である。これらトランジスタは、実質的に同じチャネル幅１１３１Ｗ～１１４０Ｗを有するので、個々のトランジスタの閾値電圧も実質的に等しい。
　コンタクト１１３１ｃ１，１１３１ｃ２と同様のコンタクトが領域１１３２～１１４０についても設けられる。
　以下、再び図６を参照して、ＴＦＴ　１１００の製造方法を説明する。
　６０２において、基板１２１０の上にゲート電極１１２０が形成される。基板１２１０は、典型的にはガラス基板である。ゲート電極１１２０は、ゲート電極の材料を堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。
　６０４において、ゲート電極１１２０の上にゲート絶縁膜１２２０が形成される。ゲート絶縁膜１２２０は、ＳｉＯ２／ＳｉＮの積層構造を有する。ゲート絶縁膜１２２０は、ゲート絶縁膜の材料を堆積することによって形成される。
　６０６において、ゲート絶縁膜１２２０の上に半導体層１１３０が形成される。半導体層１１３０は、ＩＧＺＯを堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。
　６０６の後かつ６０８の前に、エッチングストッパ層１２２５が形成される。エッチングストッパ層１２２５は、例えば酸化シリコンを堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。
　６０８において、半導体層１１３０の上にソース・ドレイン電極１１１０，１１１２が形成される。ソース・ドレイン電極１１１０，１１１２は、ソース・ドレイン電極の材料を堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。
　６１０において、ソース・ドレイン電極１１１０，１１１２の上に保護膜１２３０が形成される。保護膜１２３０は、ＳｉＯ２を堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。このときゲート絶縁膜１２２０と保護膜１２３０とは、同時にエッチングされる。
　６１２において、画素１１０ａ～１１０ｉ内に画素電極が形成される。画素電極は、ＩＴＯを堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。
　図１３に示すようにエッチングストッパ層１２２５は、半導体層１１３０とソース・ドレイン電極１１１０，１１１２との間に形成されている。半導体層１１３０の複数領域１１３１～１１４０の間には、エッチングストッパ層１２２５が設けられている。
　図１１に示すようにエッチングストッパ層１２２５は、２０個のコンタクトホールを有する。これらのコンタクトホールは、ソース・ドレイン電極１１１０，１１１２の長手方向に平行な直線に沿って配置される。ソース・ドレイン電極１１１０，１１１２のコンタクト（例えば１１３１ｃ１，１１３１ｃ２）は、これらのコンタクトホールを通して半導体層１１３１～１１４０に接触している。ＴＦＴ　１１００は、ＴＦＴ　３００の有する効果に加えて、エッチングストッパ層１２２５がソース・ドレイン電極下のチャネル領域をエッチング処理から保護できるという効果を有する。
　図１３に示すように領域１１３１～１１４０の間には、エッチングストッパ層１２２５が設けられている。この構成により、領域１１３１～１１４０の間にエッチングストッパ層１２２５が設けられていない場合と比較して、チャネル領域をよりよく保護できる。
　（連結されたコンタクトホール）
　図１４は、ＴＦＴ　１４００の平面図である。ＴＦＴ　１４００は、半導体層１４３０が４つの領域１４３１～１４３４を有することを除けば、ＴＦＴ　１１００と同様である。よってＴＦＴ　１４００の製造方法は、ＴＦＴ　１１００の製造方法と同様である。
　ＴＦＴ　１４００は、ソース・ドレイン電極１４１０，１４１２、ゲート電極１４２０、および半導体層１４３０を有する。
　ソース・ドレイン電極１４１０，１４１２は、Ｔｉ／Ａｌ／Ｔｉの積層構造を有する。ソース・ドレイン電極１４１０，１４１２は、上記構造には限定されず、任意の適切な導電性を有する材質から作られ得る。
　ゲート電極１４２０は、Ｔｉ／Ａｌ／Ｔｉの積層構造を有する。ゲート電極１４２０は、上記構造には限定されず、任意の適切な導電性を有する材質から作られ得る。
　半導体層１４３０は、領域１４３１～１４３４を含む。半導体層１４３０は、ＩＧＺＯでできている。図１４に示すように半導体層１４３０は、ソース・ドレイン電極１４１０，１４１２の長手方向ＳＤに分割された複数領域１４３１～１４３４を含む。領域１４３１～１４３４は、それぞれチャネル幅１４３１Ｗ～１４３４Ｗを有する。典型的にはチャネル幅１４３１Ｗ～１４３４Ｗは、実質的に同じであり、例えば約１２５μｍである。ＴＦＴ　１４００は、並列に結合された領域１４３１～１４３４に対応するトランジスタと等価である。これらトランジスタは、実質的に同じチャネル幅１４３１Ｗ～１４３４Ｗを有するので、個々のトランジスタの閾値電圧も実質的に等しい。
　図１５は、ＴＦＴ　１５００の平面図である。図１６は、図１５の線ＸＶＩ－ＸＶＩに沿った断面図である。図１７は、図１５の線ＸＶＩＩ－ＸＶＩＩに沿った断面図である。ＴＦＴ　１５００は、ソース・ドレイン電極１５１０，１５１２がそれぞれコンタクト１５３１ｃ１、１５３１ｃ２などを有すること、およびエッチングストッパ層１２２５が半導体層１５３０の上に形成されることを除けば、ＴＦＴ　３００と同様である。図６および図１５～図１７を参照して、ＴＦＴ　１５００の構造およびその製造方法を詳細に説明する。
　ＴＦＴ　１５００は、ソース・ドレイン電極１５１０，１５１２、ゲート電極１５２０、および半導体層１５３０を有する。ＴＦＴ　１５００は、例えばＬＣＤのゲートドライバに利用されるが、このような応用例には限定されない。
　ソース・ドレイン電極１５１０，１５１２は、Ｔｉ／Ａｌ／Ｔｉの積層構造を有する。ソース・ドレイン電極１５１０，１５１２は、上記構造には限定されず、任意の適切な導電性を有する材質から作られ得る。
　ゲート電極１５２０は、Ｔｉ／Ａｌ／Ｔｉの積層構造を有する。ゲート電極１５２０は、上記構造には限定されず、任意の適切な導電性を有する材質から作られ得る。
　半導体層１５３０は、領域１５３１～１５４０を含む。半導体層１５３０は、ＩＧＺＯでできている。ＴＦＴ　１５００も、ＩＧＺＯ　ＴＦＴと呼ばれる。
　図１５に示すように半導体層１５３０は、ソース・ドレイン電極１５１０，１５１２の長手方向ＳＤに分割された複数領域１５３１～１５４０を含む。領域１５３１～１５４０は、それぞれチャネル幅１５３１Ｗ～１５４０Ｗを有する。典型的にはチャネル幅１５３１Ｗ～１５４０Ｗは、実質的に同じであり、例えば約５０μｍである。ＴＦＴ　１５００は、並列に結合された領域１５３１～１５４０に対応するトランジスタと等価である。これらトランジスタは、実質的に同じチャネル幅１５３１Ｗ～１５４０Ｗを有するので、個々のトランジスタの閾値電圧も実質的に等しい。
　コンタクト１５３１ｃ１，１５３１ｃ２と同様のコンタクトが領域１５３２～１５４０についても設けられる。
　以下、再び図６を参照して、ＴＦＴ　１５００の製造方法を説明する。
　６０２において、基板１６１０の上にゲート電極１５２０が形成される。基板１６１０は、典型的にはガラス基板である。ゲート電極１５２０は、ゲート電極の材料を堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。
　６０４において、ゲート電極１５２０の上にゲート絶縁膜１６２０が形成される。ゲート絶縁膜１６２０は、ＳｉＯ２／ＳｉＮの積層構造を有する。ゲート絶縁膜１６２０は、ゲート絶縁膜の材料を堆積することによって形成される。
　６０６において、ゲート絶縁膜１６２０の上に半導体層１５３０が形成される。半導体層１５３０は、ＩＧＺＯを堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。
　６０６の後かつ６０８の前に、エッチングストッパ層１６２５が形成される。エッチングストッパ層１６２５は、例えば酸化シリコンを堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。
　６０８において、半導体層１５３０の上にソース・ドレイン電極１５１０，１５１２が形成される。ソース・ドレイン電極１５１０，１５１２は、ソース・ドレイン電極の材料を堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。
　６１０において、ソース・ドレイン電極１５１０，１５１２の上に保護膜１６３０が形成される。保護膜１６３０は、ＳｉＯ２を堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。このときゲート絶縁膜１６２０と保護膜１６３０とは、同時にエッチングされる。
　６１２において、画素１１０ａ～１１０ｉ内に画素電極が形成される。画素電極は、ＩＴＯを堆積し、フォトリソグラフィによってパターニングし、その後、エッチングすることによって形成される。
　図１７に示すようにエッチングストッパ層１６２５は、半導体層１５３０とソース・ドレイン電極１５１０，１５１２との間に形成されている。半導体層１５３０の複数領域１５３１～１５４０の間には、ソース・ドレイン電極１５１０，１５１２が設けられている。
　図１５に示すようにエッチングストッパ層１６２５は、２個の細長いコンタクトホールを有する。これらのコンタクトホールは、ソース・ドレイン電極１５１０，１５１２の長手方向に平行である。ソース・ドレイン電極１５１０，１５１２のコンタクト（例えば１５３１ｃ１，１５３１ｃ２）は、これらのコンタクトホールを通して半導体層１５３１～１５４０に接触している。ＴＦＴ　１５００は、ＴＦＴ　３００の有する効果に加えて、エッチングストッパ層１６２５がソース・ドレイン電極下のチャネル領域をエッチング処理から保護できるという効果を有する。
　加えてＴＦＴ　１１００のエッチングストッパ層１２２５が２０個のコンタクトホールを有するのに対して、ＴＦＴ　１５００のエッチングストッパ層１６２５は２個の細長いコンタクトホールを有するだけである。具体的には図１７に示すように領域１５３１～１５４０の間には、エッチングストッパ層がなく、ソース・ドレイン電極１５１０，１５１２が設けられている。このように連結されたコンタクトホールによって、ＴＦＴ１５００は、チャネル幅Ｗが狭くなることを防ぎつつ、そのデバイス面積を縮小できる。換言すればＴＦＴ　１５００は、電流駆動能力を低下させることなく、デバイス面積を小さくする効果も有する。
　（変形例）
　図１８は、ＴＦＴ　１８００の平面図である。図１９は、図１８の線ＸＩＸ－ＸＩＸに沿った断面図である。図２０は、図１８の線ＸＸ－ＸＸに沿った断面図である。以下、図１８～図２０，図６を参照して、ＴＦＴ　１８００の構造およびその製造方法を詳細に説明する。
　ＴＦＴ　１８００は、ソース・ドレイン電極１８１０，１８１２、ゲート電極１８２０、および半導体層１８３０を有する。ＴＦＴ　１８００は、例えばＬＣＤのゲートドライバを実現するのに利用されるが、このような応用例には限定されない。
　ソース・ドレイン電極１８１０，１８１２は、Ｔｉ／Ａｌ／Ｔｉの積層構造を有する。ソース・ドレイン電極１８１０，１８１２は、上記構造には限定されず、任意の適切な導電性を有する材質から作られ得る。
　ゲート電極１８２０は、Ｔｉ／Ａｌ／Ｔｉの積層構造を有する。ゲート電極１８２０は、上記構造には限定されず、任意の適切な導電性を有する材質から作られ得る。
　半導体層１８３０は、領域１８３１～１８４０を含む。半導体層１８３０は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を主要な構成元素として含むアモルファス酸化物半導体（以下「ＩＧＺＯ」と呼ぶ）でできている。ここではＴＦＴ　１８００は、ＩＧＺＯ　ＴＦＴと呼ばれる。
　図１８に示すように半導体層１８３０は、ソース・ドレイン電極１８１０，１８１２の長手方向ＳＤに分割された複数領域１８３１～１８４０を含む。領域１８３１～１８４０は、それぞれチャネル幅１８３１Ｗ～１８４０Ｗを有する。典型的にはチャネル幅１８３１Ｗ～１８４０Ｗは、実質的に同じであり、例えば約５０μｍである。ＴＦＴ　１８００は、並列に結合された領域１８３１～１８４０に対応するトランジスタと等価である。これらトランジスタは、実質的に同じチャネル幅１８３１Ｗ～１８４０Ｗを有するので、個々のトランジスタの閾値電圧も実質的に等しい。
　ＴＦＴ　１８００の製造方法は、６０８においてソース・ドレイン電極１８１０，１８１２がまず形成されてから、次に６０６において半導体層１８３０が形成されることを除いて、図６に示されるＴＦＴ　３００の製造方法と同じである。すなわち基板１９１０，ゲート絶縁膜１９２０，および保護膜１９３０は、基板４１０，ゲート絶縁膜４２０，および保護膜４３０にそれぞれ対応し、これらと同様の構造および機能を有する。
　ＴＦＴ　１８００の半導体層１８３０は、ソース・ドレイン電極１８１０，１８１２を覆っている。図１９を図４と比較すれば理解できるように、ＴＦＴ　３００，１８００は、基板に対するソース・ドレイン電極と半導体層との位置関係が異なる。しかし半導体層１８３０がソース・ドレイン電極１８１０，１８１２の近くに位置する構造により、ＴＦＴ　１８００は、ＴＦＴ　３００と同様に動作し、それによってＴＦＴ　３００と同様の効果を有する。
　（シフトレジスタ内のトランジスタの閾値）
　上述の分割された複数領域を含むＴＦＴ（具体的にはＴＦＴ　３００，７００，８００，１１００，１４００，１５００，１８００）は、例えばＬＣＤのゲートドライバに含まれるシフトレジスタ（例えばシフトレジスタ２００）に用いられる。このとき、上述のＴＦＴは、例えば最も大きいドレイン電流を流す必要があるトランジスタに用いることができる。ここでは一例として、ＴＦＴ　３００がシフトレジスタ２００のトランジスタＱ２として用いられると仮定する。ＴＦＴ　３００の複数領域に対応するトランジスタが、チャネル幅Ｗ１（例えば５０μｍ）を有し、シフトレジスタ２００に含まれる他のトランジスタＱ１，Ｑ３～Ｑ５が有するチャネル幅のうち、最も小さいものをチャネル幅Ｗ２（例えばトランジスタＱ５の５０μｍ）とする。このときチャネル幅Ｗ１は、実質的にチャネル幅Ｗ２と等しい。チャネル幅についてのこの条件が満たされると、シフトレジスタ２００内のトランジスタＱ１～Ｑ５がほぼ等しい閾値を有する。その結果、シフトレジスタ２００のトランジスタのリーク電流を全体として減少させることができるという効果を奏する。
　本発明の実施形態によるさまざまなＴＦＴの構造およびその製造方法が説明された。
　上述のＴＦＴは、ゲート電極がソース・ドレイン電極よりも基板に近い、ボトムゲート型（逆スタガ型ともいう）である。しかし本発明の実施形態は、トップゲート型（スタガ型ともいう）ＴＦＴとしても実現され得る。
　本明細書の実施形態によるＴＦＴは、ＬＣＤ以外の用途に用いられてもよい。そのような場合、基板の材料はガラスには限定されず、任意の他の適切な材料であり得る。
　全ての図面、特に断面図は、その要素が原寸に比例して描かれたのではない概略的なものである。
　以上の記載は、特許請求の範囲に規定される主題の例示を含む。特許請求の範囲に規定される主題を説明する目的で、構成要素または方法の想定可能なあらゆる組み合わせを記載することはもちろん不可能であるが、当業者であれば、特許請求の範囲に規定される主題についてさまざまなさらなる組み合わせおよび順列が可能であることが理解されよう。したがって特許請求の範囲に規定される主題は、特許請求の範囲の精神および範囲に入る、全てのそのような改変、変更および変形を包含するように意図される。さらに「有する」および「含む」という語は、特許請求の範囲において移行部の語として用いられる時に「備える」が解釈されるように、「備える」という語と同様に、包含的であることが意図される。
　大電流駆動能力と、適正な閾値電圧とを有する薄膜トランジスタを提供できる点において有用である。トランジスタのリーク電流を全体として減少させることができるシフトレジスタを提供できる点において有用である。
３００　ＴＦＴ
３１０，３１２　ソース・ドレイン電極
３２０　ゲート電極
３３０　半導体層
３３１～３４０　領域
３３１Ｗ～３４０Ｗ　チャネル幅
ＳＤ　ソース・ドレイン電極の長手方向

Claims (8)

  1. 　ゲート電極と、
    　ゲート電極上に形成された絶縁層と、
    　前記絶縁層上に形成された半導体層と、
    　前記半導体層上に形成されたソース・ドレイン電極と
    を備える薄膜トランジスタであって、
    　前記半導体層は、前記ソース・ドレイン電極の長手方向に分割された複数領域を含む
    薄膜トランジスタ。
  2. 　前記複数領域に対応するチャネル幅は、約１２５μｍ以下である
    請求項１に記載の薄膜トランジスタ。
  3. 　前記複数領域に対応するチャネル幅は、約５０μｍ以下である
    請求項２に記載の薄膜トランジスタ。
  4. 　エッチングストッパ層が前記半導体層と前記ソース・ドレイン電極との間に形成されている
    請求項１に記載の薄膜トランジスタ。
  5. 　前記複数領域の間には、前記エッチングストッパ層が設けられている
    請求項４に記載の薄膜トランジスタ。
  6. 　前記複数領域の間には、前記ソース・ドレイン電極が設けられている
    請求項４に記載の薄膜トランジスタ。
  7. 　ゲート電極と、
    　ゲート電極上に形成された絶縁層と、
    　前記絶縁層上に形成されたソース・ドレイン電極と、
    　前記ソース・ドレイン電極上に形成された半導体層と、
    を備える薄膜トランジスタであって、
    　前記半導体層は、前記ソース・ドレイン電極の長手方向に分割された複数領域を含む
    薄膜トランジスタ。
  8. 　複数の薄膜トランジスタを備えるシフトレジスタであって、
    　前記複数の薄膜トランジスタは、
    　　ゲート電極と、
    　　ゲート電極上に形成された絶縁層と、
    　　前記絶縁層上に形成された半導体層と、
    　　前記半導体層上に形成されたソース・ドレイン電極と
    を含む第１薄膜トランジスタであって、
    　　前記半導体層は、前記ソース・ドレイン電極の長手方向に分割された複数領域を含む第１薄膜トランジスタと、
    第２薄膜トランジスタと
    を含み、
    　前記第１薄膜トランジスタの前記複数領域は、第１チャネル幅を有し、
    　前記第２薄膜トランジスタは、前記第１の薄膜トランジスタ以外の前記複数の薄膜トランジスタのうち、最も小さい第２チャネル幅を有し、
    　前記第１チャネル幅は、実質的に前記第２チャネル幅と等しい
    シフトレジスタ。
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