WO2011162018A1 - 半導体装置およびその製造方法 - Google Patents

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insulating film
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悟久 浅野
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    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device suitable for a liquid crystal display device including a drive circuit including thin film transistors and a method for manufacturing the semiconductor device.
  • a multilayer wiring structure In recent years, with the progress of miniaturization of semiconductor devices, a multilayer wiring structure has come to be provided.
  • a lower layer wiring 33 insulated by interlayer insulating films 32 and 34 is provided on a substrate 31.
  • An upper layer wiring 35 is arranged above the lower layer wiring 33 so as to intersect.
  • the layout design can be facilitated and the chip area can be reduced.
  • the upper layer wiring 35 extends over the stepped portion of the lower layer wiring 33.
  • the step portion of the lower layer wiring 33 is wired at a narrow interval, a problem of short circuit between the upper layer wirings 35 occurs.
  • Patent Document 1 With respect to such a short-circuit problem due to the etching residue 36, in Patent Document 1, as shown in FIG. 12, between the plurality of second wirings 35 passing over the stepped portion of the first wiring 33. Thus, the protrusion 37 is provided in the first wiring shape. Thereby, the length of the step portion of the first wiring 33 is increased, and the possibility that the etching residue of the second wiring 35 is connected and short-circuited can be reduced, and an effective semiconductor device can be provided. It is described.
  • JP 7-122632 A (published on May 12, 1995)
  • An object of the present invention is to provide a semiconductor device that can reliably prevent a short circuit due to an etching residue generated below a stepped portion and improve the manufacturing yield of a semiconductor device having a multilayer wiring structure, particularly a liquid crystal display device, and a manufacturing method thereof It is to be.
  • a semiconductor device and a manufacturing method thereof according to the present invention include a lower layer wiring formed on a substrate, an interlayer insulating film covering the lower layer wiring, and a first upper layer wiring disposed on the interlayer insulating film so as to intersect the lower layer wiring. And a second upper layer wiring, and a step adjustment convex portion is provided between the first upper layer wiring and the second upper layer wiring and close to the side of the lower layer wiring. It is said.
  • intermediate steps are arranged in parallel on the interlayer insulating layer, and step-shaped individually divided small steps are formed. Due to the presence of the intermediate step, etching residue hardly occurs in the step portion when the upper layer wiring is formed across the gate wiring. Therefore, it is possible to prevent the first upper layer wiring and the second upper layer wiring from being short-circuited at the step portion.
  • the step adjustment convex portion can be formed using an interlayer film such as an insulator, a semiconductor film, or a conductive pair film provided between the substrate and the lower layer wiring.
  • an interlayer film such as an insulator, a semiconductor film, or a conductive pair film provided between the substrate and the lower layer wiring.
  • the present invention it is possible to reliably prevent a short circuit due to an etching residue generated at the lower portion of the step portion, and to improve the manufacturing yield of a semiconductor device having a multilayer wiring structure.
  • FIG. 6 is a cross-sectional view (part 1) illustrating the method for manufacturing the first semiconductor device.
  • FIG. 6 is a cross-sectional view (part 2) illustrating the method for manufacturing the first semiconductor device.
  • FIG. 11 is a cross-sectional view (part 3) illustrating the method for manufacturing the first semiconductor device.
  • It is a top view which shows the 2nd semiconductor device of this invention. It is sectional drawing (the 1) which shows the manufacturing method of a 2nd semiconductor device. It is sectional drawing (the 2) which shows the manufacturing method of a 2nd semiconductor device. It is sectional drawing (the 3) which shows the manufacturing method of a 2nd semiconductor device.
  • FIG. 11 is a cross-sectional view taken along a line AA in FIG. 10. It is a top view which shows the other conventional multilayer wiring structure.
  • FIG. 1 is a top view showing a part of the drive circuit of the liquid crystal display device 1 according to the first embodiment.
  • a driving circuit is configured by the top gate type TFT 3.
  • an active layer 11 of a TFT 3 is selectively formed on a transparent substrate 10, and this active layer 11 is covered with an interlayer insulating film (not shown). ing.
  • the gate electrode 13 of the TFT 3 and the gate wiring 14 which is a lower layer wiring are formed on the interlayer insulating film.
  • the gate electrode 13 is disposed so as to pass over the active layer 11, and a top gate type TFT 3 is formed.
  • the gate electrode 13 is connected to the gate wiring 14. Since the gate wiring 14 is a wiring arranged in the lower layer in the liquid crystal display device 1, it is also referred to as a lower wiring in the present invention.
  • An interlayer insulating film 17 is formed on the gate electrode 13 and the gate wiring 14, and upper wirings 18a to 18f are formed on the interlayer insulating film 17.
  • the upper layer wirings 18a to 18d are connected to the source / drain of the semiconductor layer 11 through a contact hole 17a formed in the interlayer insulating film 17, and the upper layer wiring 18f is connected to the gate wiring 14 through a contact hole 17b. ing.
  • the step adjustment convex portion 12 is provided on both sides of the gate wiring 14 so as not to overlap the gate wiring 14.
  • the step adjustment convex portion 12 can be formed using an interlayer film such as an insulating film, a semiconductor film, or a conductor film provided between the substrate and the lower layer wiring. Thereby, in the manufacturing process of the top gate type TFT, the step adjustment convex part 12 can be formed without increasing the number of processes.
  • FIGS. 2 to 4 are cross sections showing a method of manufacturing the liquid crystal display device 1 according to the first embodiment in the order of steps.
  • (a) is a cross section taken along the line AA (TFT portion) in FIG.
  • (B) is a cross section taken along line BB (step adjustment convex portion) in FIG.
  • a method for manufacturing the liquid crystal display device 1 will be described with reference to FIGS. 1 and 2 to 4.
  • a silicon oxide film having a thickness of 100 to 300 nm is formed as a first interlayer insulating film 15 on a transparent substrate 10 such as glass.
  • a polycrystalline silicon film is formed on the first interlayer insulating film 15 to a thickness of 30 to 150 nm.
  • This polycrystalline silicon film is etched into an island shape by dry etching or the like to form the active layer 11 (FIG. 2a) of the TFT 3 and the step adjustment protrusion 12 (FIG. 2b) in a predetermined region.
  • the position where the step adjustment convex portion 12 is provided is where the upper wiring 18 formed above is easily short-circuited due to the etching residue.
  • the step adjustment convex portion 12 is provided only between the upper layer wirings 18 that are desired to prevent a short circuit. This is because the parasitic capacitance generated in the circuit increases and causes a signal delay.
  • the height of the step adjustment protrusion 12 is preferably lower than the height of the gate wiring 14 so as to be formed as an intermediate step lower than the height of the gate wiring 14. Desirably, the gate wiring 14 is formed with a height of about half of the height.
  • the height of the step adjustment protrusion 12 can be adjusted by adjusting the film thickness of the active layer 11 and the etching depth of the surface layer of the first interlayer insulating film 15.
  • a second interlayer insulating film 16 such as a silicon oxide film covering the active layer 11 and the step adjustment protrusion 12 is formed to a thickness of 50 to 200 nm.
  • a first conductor film such as Cr, Mo, Al or the like is formed on the second interlayer insulating film 16 to 200 to 600 nm, and the first conductor film is patterned to form the gate electrode 13 and A gate wiring 14 is formed.
  • the gate electrode 13 is disposed so as to pass above the active layer 11 of the TFT 3 as shown in FIG. Using this gate electrode 13 as a mask, an impurity such as phosphorus or boron is introduced into the active layer 11 to form a source / drain in the active layer 11.
  • the gate wiring 14 is connected to the gate electrode 13, and as shown in FIG. 2B, a part of the gate wiring 14 is disposed so as to pass between the pair of step adjustment protrusions 12 formed earlier.
  • a third interlayer insulating film 17 such as a silicon oxide film covering the gate electrode 13 and the gate wiring 14 is formed to 300 to 600 nm.
  • a sputtering method or a P-CVD method can be used as a method for forming the third interlayer insulating film 17.
  • Steps reflecting the heights of the gate electrode 13, the gate wiring 14, and the step adjustment protrusion 12 are formed on the third interlayer insulating film 17.
  • a large step that reflects the height of the gate wiring 14 as it is is formed on the gate wiring 14 in which the step adjustment convex portion 12 is not provided side by side.
  • FIG. 2B the step h2 is formed by the step adjustment convex portion 12 next to the step h1 by the gate wiring 14, and a stepped step formed in two steps is formed.
  • step adjustment protrusions 12 on both sides of the gate wiring 14 so as not to overlap the gate wiring 14 so as not to overlap the gate wiring 14. It is formed. For this reason, each step of the staircase shape is reduced, and it is possible to make it difficult for etching residue to occur in the stepped portion.
  • step adjustment convex portion 12 at about half the height of the gate wiring 14, the step difference between h1 and h2 is equalized, and one step becomes larger and etching residue tends to occur. Can be prevented.
  • contact holes 17 a from which the source / drain regions 11 a of the active layer 11 are exposed and contact holes 17 b from which part of the gate wiring 14 is exposed are formed in the third interlayer insulating film 17. Form.
  • a second conductor film 18 made of Al or the like is formed to 400 to 600 nm on the entire surface of the substrate.
  • a method for forming the second conductor film 18 a sputtering method or a P-CVD method can be used.
  • the second conductor film 18 is electrically connected to the source / drain of the active layer 11 of the TFT through the contact hole 17a, and is connected to the gate wiring 14 through the contact hole 17b.
  • the second conductor film 18 is formed following the step shape on the interlayer insulating film 17, but the step on the interlayer insulating film 17 is a staircase where the step adjusting protrusion 12 is provided, as described above. Therefore, the conductive film 18 is not formed thick at the step, and it is possible to prevent the etching residue from being easily generated.
  • a resist film is applied on the second conductor film 18 so that the resist film 20 remains only on the portions that become the upper wirings 18a to 18f. Perform development processing.
  • a small step-like step reflecting the step on the interlayer insulating film 17 is formed on the conductor film 18 at the portion where the step adjustment convex portion 12 is provided. Therefore, the residue of the resist film 20 is prevented from being generated at each step.
  • the second conductor film 18 is patterned by wet etching or dry etching to form upper wirings 18a to 18f as shown in FIG.
  • a step adjustment protrusion is provided between the first upper layer wiring 18b and the second upper layer wiring 18c arranged so as to intersect with the gate wiring 14.
  • the part 12 is arranged.
  • the step formed on the interlayer insulating film 17 is reduced in a stepped manner at the portion where the step adjustment convex portion 12 is provided, and the conductor film 18 is formed thickly on the step portion, or the resist film 20 Since the generation of a residue is prevented, as shown in FIG. 4B, etching residue of the conductor film 18 can be prevented at the step portion. For this reason, the first upper-layer wiring 18b and the second upper-layer wiring 18c, which are arranged so as to intersect with the gate wiring 14 which is the lower-layer wiring, are not short-circuited by the etching residue, thereby improving the manufacturing yield of the semiconductor device. be able to.
  • the step adjustment convex portion 12 has been described using the active layer 11 provided between the substrate and the lower layer wiring.
  • an insulating film or a conductor film provided between the substrate and the lower layer wiring has been described.
  • Other interlayer films can also be used, and they can be formed without increasing the number of processes of the semiconductor device, and are particularly suitable for a multilayer wiring structure formed together with a top gate type TFT.
  • FIG. 5 is a top view showing a part of the drive circuit of the liquid crystal display device 2 according to the second embodiment.
  • the difference between the second embodiment and the first embodiment is that the bottom gate type TFT 4 is formed in the drive circuit, and the other configuration is the same as that of the first embodiment.
  • the drive circuit of the liquid crystal display device 2 is formed with a bottom gate TFT 4 in which a gate electrode 13 is disposed below the active layer 11.
  • the other configuration is the same as that of the first embodiment, and the step adjustment protrusions 12 are on both sides of the gate wiring 14 and intersect with the gate wiring 14 and are formed above the first upper layer wiring 18b and the second upper wiring 18b. It is provided between the upper layer wiring 18c.
  • the step generated in the interlayer insulating film 17 on the gate wiring 14 is divided into two stages. Becomes smaller. For this reason, when the upper layer wiring 18 is formed on the interlayer insulating film 17, an etching residue hardly occurs in the step portion, and a short circuit between the first upper layer wiring 18b and the second upper layer wiring 18c crossing the step portion is prevented. Can be prevented.
  • Example 2 the method of forming the step adjustment convex portion 12 is different, and an interlayer film such as an insulating film, a semiconductor film, or a conductor film provided between the gate wiring 14 as the lower layer wiring and the upper layer wiring 18 is formed. It is formed using. As a result, the step adjustment convex portion 12 can be formed at the same time in the manufacturing process of the bottom gate type TFT 4, thereby preventing an increase in manufacturing cost.
  • an interlayer film such as an insulating film, a semiconductor film, or a conductor film provided between the gate wiring 14 as the lower layer wiring and the upper layer wiring 18 is formed. It is formed using.
  • the step adjustment convex portion 12 can be formed at the same time in the manufacturing process of the bottom gate type TFT 4, thereby preventing an increase in manufacturing cost.
  • FIGS. 6 to 8 are cross sections showing a manufacturing method of the liquid crystal display device according to the second embodiment in the order of steps.
  • (a) is a cross section taken along the line AA (TFT portion) in FIG.
  • FIG. 5B is a cross section taken along the line BB (step adjustment convex portion) in FIG.
  • a method for manufacturing the liquid crystal display device 2 according to the second embodiment will be described with reference to FIGS. 5 and 6 to 8.
  • a silicon oxide film having a thickness of 100 to 300 nm is formed as a first interlayer insulating film 15 on a transparent substrate 10 such as glass.
  • a first conductor film made of Cr, Mo, Al or the like is formed to 200 to 600 nm, and the first conductor film is patterned to form the gate electrode 13 and the gate wiring 14 as the lower layer wiring.
  • a second interlayer insulating film 16 such as a silicon oxide film covering the gate electrode 13 and the gate wiring 14 is formed to a thickness of 50 to 200 nm.
  • a semiconductor film such as polycrystalline silicon is formed on the second interlayer insulating film 16 to a thickness of 30 to 150 nm.
  • This semiconductor film is etched into an island shape by dry etching or the like, and the active layer 11 of the TFT 4 disposed across the gate electrode 13 shown in FIG. 6A and the step adjustment protrusion shown in FIG. Part 12 is formed.
  • the position where the step adjustment convex portion 12 is provided is a portion where the upper wiring 18 formed above is easily short-circuited due to the etching residue. Specifically, as shown in FIG. 5, the first upper-layer wiring 18 b and the second upper-layer wiring 18 b that are formed on both sides of the gate wiring 14 formed earlier and intersect with the gate wiring 14 later. This is a place between the upper layer wiring 18c.
  • the step adjustment convex portion 12 is provided only between the upper layer wirings 18 that are desired to prevent a short circuit. This is because the parasitic capacitance generated in the circuit increases and causes a signal delay.
  • the step adjustment convex portion 12 is preferably lower than the height of the gate wiring 14 so as to be formed as an intermediate step lower than the height of the gate wiring 14.
  • the gate wiring 14 is formed with a height of about half of the height.
  • the height of the step adjustment protrusion 12 can be adjusted by adjusting the film thickness of the active layer 11 and the etching depth of the surface layer of the interlayer insulating film 16.
  • a third interlayer insulating film 17 such as a silicon oxide film covering the active layer 11 and the step adjustment convex portion 12 is formed to 300 to 600 nm.
  • a sputtering method or a P-CVD method can be used as a method for forming the third interlayer insulating film 17.
  • Steps reflecting the heights of the gate electrode 13, the gate wiring 14, and the step adjustment protrusion 12 are formed on the third interlayer insulating film 17.
  • a large step that reflects the height of the gate wiring 14 as it is is formed on the gate wiring 14 in which the step adjustment convex portion 12 is not provided side by side.
  • FIG. 6B the step h2 is formed by the step adjustment convex portion 12 next to the step h1 by the gate wiring 14, and a stepped step formed in two steps is formed.
  • step adjustment convex portion 12 As described above, by providing the step adjustment convex portion 12 on both sides of the gate wiring 14 so as not to overlap with the gate wiring 14, a two-step stepped step is formed on the interlayer insulating film 17. In addition, since the respective steps are reduced, it is possible to make it difficult for etching residue to occur in the stepped portion. In addition, by forming the step adjustment convex portion 12 at about half the height of the gate wiring 14, the step difference between h1 and h2 is equalized, and one step becomes larger and etching residue tends to occur. Can be prevented.
  • a contact hole 17a that exposes part of the source / drain of the active layer 11 and a contact hole 17b that exposes part of the gate wiring 14 are formed in the third interlayer insulating film 17.
  • a second conductor film 18 made of Al or the like is formed to 400 to 600 nm on the entire surface of the substrate.
  • a method for forming the second conductor film 18 a sputtering method or a P-CVD method can be used.
  • the second conductor film 18 is electrically connected to the source / drain of the active layer 11a of the TFT through the contact hole 17a, and is connected to the gate wiring 14 through the contact hole 17b.
  • the second conductor film 18 is formed following the step shape on the interlayer insulating film 17. However, at the portion where the step adjustment convex portion 12 is provided, the step is formed in a small step shape as described above. Therefore, it is possible to reduce the thickness of the conductive film 18 at the stepped portion, and to prevent the etching residue from being easily generated.
  • a resist film 20 is applied on the second conductor film 18, and exposure is performed so that the resist film 20 remains only on portions that become the upper wirings 18a to 18f. -Perform development processing.
  • FIG. 7B a step-like small step is formed on the conductor film 18 at the portion where the step adjustment convex portion 12 is provided. Therefore, the resist film 20 is formed at each step. Is prevented from occurring.
  • the second conductor film 18 is patterned by wet etching or dry etching to form upper layer wirings 18a to 18f.
  • the step adjustment convex portion 12 is disposed between the first upper-layer wiring 18b and the second upper-layer wiring 18c disposed so as to intersect with the gate wiring.
  • the steps formed on the interlayer insulating film 17 are stepped and individually reduced at the portions where the step adjustment protrusions 12 are provided, and the conductor film 18 is formed on the step portions. Since it is prevented that the resist film 20 is formed thickly and the resist film 20 is not formed, etching residue of the conductor film 18 can be prevented. Therefore, the manufacturing yield of the semiconductor device is improved without causing a short circuit between the first upper-layer wiring 18b and the second upper-layer wiring 18c arranged crossing the gate wiring 14, which is the lower-layer wiring, due to the etching residue. be able to.
  • the step adjustment convex portion 12 has been described using the example of the semiconductor film provided between the lower layer wiring and the upper layer wiring. However, an insulating film, a conductor film, or the like provided between the substrate and the lower layer wiring is described. It is also possible to form using other interlayer films. Therefore, the semiconductor device can be formed without increasing the number of processes, and is particularly suitable for a multilayer wiring structure formed together with a bottom gate type TFT.
  • FIG. 9 is a cross-sectional view showing a modification of the step adjustment convex portion 12 according to the third embodiment.
  • the third embodiment has a structure in which the second step adjustment convex portion 19 is overlapped on the inner side (lower layer wiring side) of the step adjustment convex portion 12 of the first embodiment.
  • three stepped steps h1 to h3 reflecting the lower layer wiring 14, the second step adjustment convex portion 19, and the first step adjustment convex portion 12 are formed on the interlayer insulating film 17, Since the level difference is further reduced, a short circuit due to the etching residue can be prevented more reliably.
  • the second step adjustment convex portion 19 is formed by forming a first step adjustment convex portion 12 using a semiconductor film and subsequently forming a conductor film such as Al.
  • the first step adjustment convex portion 12 can be formed by being etched in an island shape overlapping the inner side (lower layer wiring side). For the etching, dry etching or wet etching that can selectively etch the conductor film can be used.
  • the heights of the first step adjustment convex portion 12 and the second step adjustment convex portion 19 are about 1/3 of the height of the lower layer wiring 14, respectively.
  • the three stepped steps formed on the interlayer insulating film 17 are equalized, and it is possible to prevent any one of the steps from becoming large and easily causing etching residue.
  • the modification of the step adjustment convex portion 12 described in the third embodiment can also be implemented in the liquid crystal display device 2 of the second embodiment.
  • the first step adjustment protrusion 12 can be formed of a conductor film
  • the second step adjustment protrusion 19 can be formed of a semiconductor film.
  • the present invention can be used as a liquid crystal display device provided with a drive circuit composed of a thin film transistor, and a method for using the liquid crystal display device.

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Abstract

　基板上に形成された下層配線と、下層配線を覆う層間絶縁膜と、層間絶縁膜上に下層配線と交差して配置された第１の上層配線（１８ｂ）と第２の上層配線（１８ｃ）とを有し、第１の上層配線（１８ｂ）と第２の上層配線（１８ｃ）との間であり、且つ、下層配線の側部に近接して、段差調整凸部を設けた。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関し、特に薄膜トランジスタにより構成される駆動回路を備えた液晶表示装置に好適な半導体装置およびその製造方法に関するものである。
　近年、半導体装置の微細化が進むにつれて、多層配線構造を有するようになってきている。多層配線構造は、図１０の平面図、及び、図１１のＡ－Ａ部断面図に示すように、基板３１上に層間絶縁膜３２、３４で絶縁された下層配線３３が設けられており、この下層配線３３の上方に上層配線３５が交差して配置されている。このような多層配線構造を用いることにより、レイアウト設計の容易化とチップ面積の縮少化を実現できる反面、上層配線３５が下層配線３３の段差部をまたいで配線されるため、特に上層配線３５が下層配線３３の段差部を狭い間隔で配線される際には、上層配線間３５の短絡という問題が発生する。
　これは、最近の配線形成プロセスで異方性ドライエッチングが用いられ、レジストパターン通りに配線される反面、急峻な段差部が生じ、その上層配線の金属膜厚が大きくなり、エッチング残りが発生し易くなるためである。上層配線間隔が狭くなればこの問題が発生する可能性は大きくなる。
　例えば、従来の多層配線構造では、下層配線３３の段差部をまたいで上層配線３５が配線されると、下層配線３３の段差部に沿って上層配線３５のエッチング残り３６が発生し、このエッチング残り３６が上層配線３５間でつながることにより短絡が生じる。
　このようなエッチング残り３６による短絡の問題に対して、特許文献１では、図１２に示すように、第１の配線３３の段差部の上を通過する、複数本の第２の配線３５の間で、第１の配線形状に突起３７を設けている。これによって、第１の配線３３の段差部の長さが大きくなり、第２の配線３５のエッチング残りがつながり短絡する可能性を低減させることができ、有効な半導体装置を提供することができる、と記載されている。
日本国公開特許公報「特開平７－１２２６３２号（１９９５年５月１２日公開）」
　しかしながら、特許文献１の方法では、第２の配線３５の短絡する可能性を低減できたとしても、段差部ではエッチング残りが依然として解消されていないため、第２の配線３５の短絡を確実に防止することはできなかった。
　本発明の目的は、段差部分の下部に発生するエッチング残りによる短絡を確実に防止できて、多層配線構造を有する半導体装置、特に液晶表示装置の製造歩留りを向上できる半導体装置及びその製造方法を提供することである。
　本発明に係る半導体装置およびその製造方法は、基板上に形成された下層配線と、下層配線を覆う層間絶縁膜と、層間絶縁膜上に下層配線と交差して配置された第１の上層配線と第２の上層配線とを有し、第１の上層配線と第２の上層配線との間であり、且つ、下層配線の側部に近接して、段差調整凸部を設けたことを特徴としている。
　上記の構成を備えることよって、層間絶縁層上には中間段差が並設され、階段状の個々に分断された小さな段差が形成される。上記中間段差が存在することによって、ゲート配線をまたいで上層配線を形成したときに、段差部にエッチング残りが生じ難くなる。したがって、第１の上層配線と第２の上層配線が段差部で短絡することを防止できる。
　また、上記段差調整凸部は、基板と下層配線との間に設けられる絶縁体、半導体膜、導電対膜などの層間膜を用いて形成することができる。これにより、工程数を増やさずに段差調整凸部を形成することができる。
　本発明によれば、段差部分の下部に発生するエッチング残りによる短絡を確実に防止できて、多層配線構造を有する半導体装置の製造歩留りを向上することができる。
本発明の第１の半導体装置を示す平面図である。 第１の半導体装置の製造方法を示す断面図（その１）である。 第１の半導体装置の製造方法を示す断面図（その２）である。 第１の半導体装置の製造方法を示す断面図（その３）である。 本発明の第２の半導体装置を示す平面図である。 第２の半導体装置の製造方法を示す断面図（その１）である。 第２の半導体装置の製造方法を示す断面図（その２）である。 第２の半導体装置の製造方法を示す断面図（その３）である。 段差調整凸部の変形例を示す断面図である。 従来の多層配線構造を示す平面図である。 図１０のＡ－Ａ部断面図である。 従来の他の多層配線構造を示す平面図である。
　以下、本発明の半導体装置の好ましい実施形態について、図面を参照しながら説明する。
　図１は、実施例１である液晶表示装置１の駆動回路の一部を示した上面図である。実施例１では、トップゲート型のＴＦＴ３により駆動回路が構成されている。
　図１に示すように、液晶表示装置１の駆動回路は、透明基板１０上にＴＦＴ３の活性層１１が選択的に形成されており、この活性層１１は層間絶縁膜（不図示）に覆われている。この層間絶縁膜上にはＴＦＴ３のゲート電極１３と下層配線であるゲート配線１４が形成されている。ゲート電極１３は、活性層１１の上方を通るように配置され、トップゲート型ＴＦＴ３が形成されている。また、ゲート電極１３はゲート配線１４に接続されている。このゲート配線１４は、液晶表示装置１において下層に配置される配線であるため、本発明では下層配線とも呼称する。
　これらのゲート電極１３及びゲート配線１４上には層間絶縁膜１７が形成されており、この層間絶縁膜１７上には上層配線１８ａ～１８ｆが形成されている。上層配線１８ａ～１８ｄは、層間絶縁膜１７に形成されたコンタクホール１７ａを介して半導体層１１のソース・ドレインに接続されており、上層配線１８ｆはコンタクホール１７ｂを介してゲート配線１４に接続されている。
　図1の平面視において、本発明では、上層配線１８ａ～１８ｆのうち、下層配線のゲート配線１４と交差して配置される第１の上層配線１８ｂと第２の上層配線１８ｃとの間であり、且つ、ゲート配線１４の両側部にゲート配線１４と重ならないよう近接させて、段差調整凸部１２を設けたことを特徴としている。
　後で詳しく説明するが、段差調整凸部１２をゲート配線１４の両側部に設けることにより、層間絶縁膜１７上に、ゲート配線１４の段差を相対的に小さくする中間段差が並設され、階段状の個々に分断された小さな段差が形成される。このため、ゲート配線１４をまたいで上層配線１８を形成したときに、段差部にエッチング残りが生じ難くなり、第１の上層配線１８ｂと第２の上層配線１８ｃが段差部で短絡することを防止できる。
　この段差調整凸部１２は、基板と下層配線との間に設けられる、絶縁膜、半導体膜、導電体膜などの層間膜を用いて形成することができる。これにより、トップゲート型ＴＦＴの製造工程において、工程数を増やさずに段差調整凸部１２を形成することができる。
　図２～図４は、実施例１である液晶表示装置１の製造方法を工程順に示す断面であり、各図において、（ａ）は図１のＡ－Ａ線（ＴＦＴ部）における断面であり、（ｂ）は図１のＢ－Ｂ線（段差調整凸部）における断面である。以下、図１、及び、図２～図４の図面を参照して、液晶表示装置１の製造方法について説明する。
　まず、図２に示すように、ガラスなどの透明基板１０上に、第１の層間絶縁膜１５として、厚さが１００～３００ｎｍの酸化シリコン膜を形成する。続いて、第１の層間絶縁膜１５上に多結晶シリコン膜を３０～１５０ｎｍの厚さに形成する。この多結晶シリコン膜をドライエッチングなどにより島状にエッチングして、所定の領域にＴＦＴ３の活性層１１（図２ａ）と、段差調整凸部１２（図２ｂ）を形成する。
　段差調整凸部１２を設ける位置は、上方に形成される上層配線１８がエッチング残りにより短絡し易い個所である。具体的には、図１で示したように、後で形成されるゲート配線１４の両側部であり、ゲート配線１４と交差して上方に形成される第１の上層配線１８ｂと第２の上層配線１８ｃとの間となる個所である。
　このように短絡を防止したい上層配線１８間にのみ段差調整凸部１２を設けるのは、段差調整凸部１２をゲート配線１４の全長にわたって配置すると、段差調整凸部１２とゲート配線１４との間に生じる寄生容量が大きくなって信号の遅延を招くためである。
　段差調整凸部１２の高さは、ゲート配線１４の高さよりも低い中間段差として形成されるように、ゲート配線１４の高さより低くするのがよい。望ましくは、ゲート配線１４の高さの約半分程度の高さで形成するのがよい。この段差調整凸部１２の高さは、活性層１１の膜厚と、第１の層間絶縁膜１５の表層のエッチング深さを合せて調整することができる。
　次に、活性層１１と段差調整凸部１２とを覆う酸化シリコン膜などの第２の層間絶縁膜１６を５０～２００ｎｍ形成する。続いて、第２の層間絶縁膜１６上に、Ｃｒ、Ｍｏ、Ａｌなどの第１の導電体膜を、２００～６００ｎｍ形成し、この第１の導電体膜をパターニングして、ゲート電極１３とゲート配線１４を形成する。
　ゲート電極１３は、図２（ａ）のように、ＴＦＴ３の活性層１１の上方を通るように配置される。このゲート電極１３をマスクとして活性層１１に燐や硼素などの不純物を導入し、活性層１１にソース・ドレインを形成する。
　また、ゲート配線１４はゲート電極１３を接続し、図２（ｂ）のように、ゲート配線１４の一部が先に形成した一対の段差調整凸部１２の間を通るように配置される。
　次に、ゲート電極１３及びゲート配線１４を覆う酸化シリコン膜などの第３の層間絶縁膜１７を３００～６００ｎｍ形成する。この第３の層間絶縁膜１７の形成方法としては、スパッタ法やＰ－ＣＶＤ法を用いることができる。
　第３の層間絶縁膜１７上には、ゲート電極１３、ゲート配線１４、段差調整凸部１２のそれぞれの高さを反映した段差が形成される。段差調整凸部１２が並設されていないゲート配線１４上では、ゲート配線１４の高さをそのまま反映した大きな段差が形成されるが、段差調整凸部１２に隣接したゲート配線１４上では、図２（ｂ）のように、ゲート配線１４によるｈ１の段差の隣に段差調整凸部１２によるｈ２の段差が形成され、２段階に連なった階段状の段差が形成される。
　このように、ゲート配線１４の両側部に、ゲート配線１４と重ならないよう近接させて、段差調整凸部１２を設けることにより、層間絶縁膜１７上には２段になった階段状の段差が形成される。このため、階段状のそれぞれの段差が小さくなり、段差部にエッチング残りを生じ難くすることができる。また、段差調整凸部１２をゲート配線１４の約半分程度の高さで形成することにより、ｈ１とｈ２の段差が均等化されて、一方の段差が大きくなってエッチング残りが生じ易くなることを防止できる。
　次に、図１に示したように、第３の層間絶縁膜１７に、活性層１１のソース・ドレイン領域１１ａが露出するコンタクトホール１７ａや、ゲート配線１４の一部が露出するコンタクトホール１７ｂを形成する。
　次に、図３（ａ）、（ｂ）に示すように、基板上の全面にＡｌなどの第２の導電体膜１８を４００～６００ｎｍ形成する。この第２の導電体膜１８の形成方法としては、スパッタ法やＰ－ＣＶＤ法を用いることができる。第２の導電体膜１８は、コンタクトホール１７ａを介してＴＦＴの活性層１１のソース・ドレインに電気的に接続され、コンタクトホール１７ｂを介してゲート配線１４に接続される。
　第２の導電体膜１８は、層間絶縁膜１７上の段差形状に倣って形成されるが、段差調整凸部１２を設けた個所では、上記したように、層間絶縁膜１７上の段差が階段状に小さく形成されているため、導電体膜１８が段差に厚く形成されることがなくなり、エッチング残りが生じ易くなることを防止できる。
　次に、図３（ａ）に示すように、第２の導電体膜１８上にレジスト膜を塗布して、上層配線１８ａ～１８ｆとなる部分の上にのみレジスト膜２０が残るように露光・現像処理を行う。このとき、段差調整凸部１２を設けた個所では、図３（ｂ）に示すように、導電体膜１８上には層間絶縁膜１７上の段差を反映した階段状の小さな段差が形成されるため、それぞれの段差にレジスト膜２０の残渣が生じることが防止される。
　次に、レジスト膜２０をマスクとし、第２の導電体膜１８を湿式エッチングやドライエッチングによりパターニングして、図４（ａ）に示すように、上層配線１８ａ～１８ｆを形成する。これらの上層配線１８ａ～１８ｆのうち、ゲート配線１４と交差して配置される第１の上層配線１８ｂと第２の上層配線１８ｃとの間には、図１に示したように、段差調整凸部１２が配置されることになる。
　上記のように、段差調整凸部１２を設けた個所では、層間絶縁膜１７上に形成される段差が階段状に小さくなり、段差部に導電体膜１８が厚く形成されたり、レジスト膜２０の残渣が生じたりすることが防止されるので、図４（ｂ）に示すように、段差部に導電体膜１８のエッチング残りを防止できる。このため、下層配線であるゲート配線１４と交差して配置される、第１の上層配線１８ｂと第２の上層配線１８ｃとがエッチング残りで短絡することがなくなり、半導体装置の製造歩留りを向上することができる。
　この段差調整凸部１２は、基板と下層配線との層間に設けられる活性層１１を用いて形成した例を説明したが、基板と下層配線との層間に設けられる絶縁膜や導電体膜などの他の層間膜を用いることも可能であり、半導体装置の工程数を増やさずに形成することができ、特に、トップゲート型ＴＦＴと一緒に形成される多層配線構造に適している。
　図５は、実施例２である液晶表示装置２の駆動回路の一部を示した上面図である。実施例２において実施例１と異なるところは、駆動回路にボトムゲート型ＴＦＴ４が形成されていることであり、他は実施例１の構成と同じであるため、詳細な説明は省略する。
　図５に示すように、液晶表示装置２の駆動回路は、活性層１１の下方にゲート電極１３が配置されたボトムゲート型ＴＦＴ４が形成されている。他の構成は実施例１と同じであり、段差調整凸部１２が、ゲート配線１４の両側部であり、ゲート配線１４と交差して上方に形成される第１の上層配線１８ｂと第２の上層配線１８ｃとの間に設けられている。
　段差調整凸部１２をゲート配線１４の両側部に、ゲート配線１４と重ならないよう近接させて設けることにより、ゲート配線１４上の層間絶縁膜１７に生じる段差が２段に分割され、それぞれの段差は小さくなる。このため、層間絶縁膜１７上に上層配線１８を形成したときに、段差部にエッチング残りが生じ難くなり、段差部を交差する第１の上層配線１８ｂと第２の上層配線１８ｃとの短絡を防止することができる。
　実施例２では、この段差調整凸部１２の形成方法が異なり、下層配線であるゲート配線１４と、上層配線１８との層間に設けられる、絶縁膜、半導体膜、導電体膜などの層間膜を用いて形成している。これにより、ボトムゲート型ＴＦＴ４の製造過程において段差調整凸部１２を同時に形成することができ、製造コストが嵩むことを防止している。
　図６～図８は、実施例２である液晶表示装置の製造方法を工程順に示す断面であり、各図において、（ａ）は図５のＡ－Ａ線（ＴＦＴ部）における断面であり、（ｂ）は図５のＢ－Ｂ線（段差調整凸部）における断面である。以下に、図５、及び、図６～図８の図面を参照して、実施例２における液晶表示装置２の製造方法について説明する。
　まず、図６に示すように、ガラスなどの透明基板１０上に、第１の層間絶縁膜１５として、厚さが１００～３００ｎｍの酸化シリコン膜を形成する。続いて、Ｃｒ、Ｍｏ、Ａｌなどの第１の導電体膜を、２００～６００ｎｍ形成し、この第１の導電体膜をパターニングしてゲート電極１３と下層配線であるゲート配線１４を形成する。次に、ゲート電極１３とゲート配線１４を覆う酸化シリコン膜などの第２の層間絶縁膜１６を５０～２００ｎｍ形成する。
　次に、第２の層間絶縁膜１６上に多結晶シリコンなどの半導体膜を３０～１５０ｎｍの厚さに形成する。この半導体膜をドライエッチングなどにより島状にエッチングして、図６（ａ）に示す、ゲート電極１３を跨いで配置されるＴＦＴ４の活性層１１と、図６（ｂ）に示す、段差調整凸部１２が形成される。
　段差調整凸部１２を設ける位置は、上方に形成される上層配線１８間がエッチング残りにより短絡し易い個所である。具体的には、図５で示したように、先に形成されたゲート配線１４の両側部であり、後にゲート配線１４と交差して上方に形成される第１の上層配線１８ｂと第２の上層配線１８ｃとの間となる個所である。
　このように短絡を防止したい上層配線１８間にのみ段差調整凸部１２を設けるのは、段差調整凸部１２をゲート配線１４の全長にわたって配置すると、段差調整凸部１２とゲート配線１４との間に生じる寄生容量が大きくなって信号の遅延を招くためである。
　また、段差調整凸部１２は、ゲート配線１４の高さよりも低い中間段差として形成されるように、ゲート配線１４の高さより低くするのがよい。望ましくは、ゲート配線１４の高さの約半分程度の高さで形成するのがよい。この段差調整凸部１２の高さは、活性層１１の膜厚と、層間絶縁膜１６の表層のエッチング深さを合せて調整することができる。
　次に、活性層１１と段差調整凸部１２を覆う酸化シリコン膜などの第３の層間絶縁膜１７を３００～６００ｎｍ形成する。この第３の層間絶縁膜１７の形成方法としては、スパッタ法やＰ－ＣＶＤ法を用いることができる。
　第３の層間絶縁膜１７上には、ゲート電極１３、ゲート配線１４、段差調整凸部１２のそれぞれの高さを反映した段差が形成される。段差調整凸部１２が並設されていないゲート配線１４上では、ゲート配線１４の高さをそのまま反映した大きな段差が形成されるが、段差調整凸部１２に隣接したゲート配線１４上では、図６（ｂ）のように、ゲート配線１４によるｈ１の段差の隣に段差調整凸部１２によるｈ２の段差が形成され、２段階に連なった階段状の段差が形成される。
　このように、ゲート配線１４の両側部にゲート配線１４と重ならないよう近接させて、段差調整凸部１２を設けることにより、層間絶縁膜１７上には２段になった階段状の段差が形成され、それぞれの段差が小さくなるため、段差部にエッチング残りを生じ難くすることができる。また、段差調整凸部１２をゲート配線１４の約半分程度の高さで形成することにより、ｈ１とｈ２の段差が均等化されて、一方の段差が大きくなってエッチング残りが生じ易くなることを防止できる。
　次に、図５に示したように、第３の層間絶縁膜１７に、活性層１１のソース・ドレインの一部を露出させるコンタクトホール１７ａや、ゲート配線１４の一部を露出させるコンタクトホール１７ｂを形成する。
　次に、図７（ａ）、（ｂ）に示すように、基板上の全面にＡｌなどの第２の導電体膜１８を４００～６００ｎｍ形成する。この第２の導電体膜１８の形成方法としては、スパッタ法やＰ－ＣＶＤ法を用いることができる。第２の導電体膜１８は、コンタクトホール１７ａを介してＴＦＴの活性層１１ａのソース・ドレインに電気的に接続され、コンタクトホール１７ｂを介してゲート配線１４に接続される。
　第２の導電体膜１８は、層間絶縁膜１７上の段差形状に倣って形成されるが、段差調整凸部１２を設けた個所では、上記したように、段差が階段状に小さく形成されるため、導電体膜１８が段差部で厚くなることが緩和され、エッチング残りが生じ易くなることを防止できる。
　次に、図７（ａ）に示すように、第２の導電体膜１８上にレジスト膜２０を塗布して、上層配線１８ａ～１８ｆとなる部分の上にのみレジスト膜２０が残るように露光・現像処理を行う。このとき、段差調整凸部１２を設けた個所では、図７（ｂ）に示すように、導電体膜１８上には階段状の小さな段差が形成されているため、それぞれの段差にレジスト膜２０の残渣が生じることが防止される。
　次に、図８（ａ）に示すように、レジスト膜２０をマスクとし、第２の導電体膜１８を湿式エッチングやドライエッチングによりパターニングして、上層配線１８ａ～１８ｆを形成する。これらの上層配線１８ａ～１８ｆのうち、ゲート配線１４と交差して配置される第１の上層配線１８ｂと第２の上層配線１８ｃとの間には、段差調整凸部１２が配置されている。
　段差調整凸部１２を設けた個所では、図８（ｂ）に示すように、層間絶縁膜１７上に形成される段差が階段状となって個々に小さくなり、段差部に導電体膜１８が厚く形成されたり、レジスト膜２０の残渣が生じたりすることが防止されるので、導電体膜１８のエッチング残りを防止することができる。このため、下層配線であるゲート配線１４と交差して配置される第１の上層配線１８ｂと第２の上層配線１８ｃとの間がエッチング残りで短絡することなく、半導体装置の製造歩留りを向上することができる。
　この段差調整凸部１２は、下層配線と上層配線との層間に設けられる半導体膜を用いて形成した例を説明したが、基板と下層配線との層間に設けられる絶縁膜や導電体膜などの他の層間膜を用いて形成することも可能である。このため、半導体装置の工程数を増やさずに形成することができ、特に、ボトムゲート型ＴＦＴと一緒に形成される多層配線構造に適している。
　図９は、実施例３である段差調整凸部１２の変形例を示した断面図である。実施例３は、実施例１の段差調整凸部１２の内側（下層配線側）に第２の段差調整凸部１９を重ねた構造となっている。上記構造により、下層配線１４、第２の段差調整凸部１９、第１の段差調整凸部１２をそれぞれ反映した３段階の階段状の段差ｈ１～ｈ３が層間絶縁膜１７上に形成され、各段差がさらに小さく形成されるので、エッチング残りによる短絡をより確実に防止することができる。
　第２の段差調整凸部１９は、例えば実施例１で説明したように、半導体膜を用いて第１の段差調整凸部１２を形成したあと、続いて、Ａｌなど導電体膜を成膜し、第１の段差調整凸部１２の内側（下層配線側）に重ねて島状にエッチングして形成することができる。エッチングは導電体膜を選択的にエッチングできるドライエッチングや湿式エッチングを用いることができる。
　第１の段差調整凸部１２と、第２の段差調整凸部１９の高さは、それぞれ、下層配線１４の高さの１／３程度にするのが望ましい。これにより、層間絶縁膜１７上に形成される３段階の階段状の段差が均等化されて、いずれか一つの段差が大きくなってエッチング残りが生じ易くなることを防止できる。
　実施例３で説明した段差調整凸部１２の変形例は、実施例２の液晶表示装置２でも実施することが可能である。また、第１の段差調整凸部１２を導電体膜で形成し、第２の段差調整凸部１９を半導体膜で形成することもできる。
　本発明は、特に薄膜トランジスタにより構成される駆動回路を備えた液晶表示装置およびその利用方法として利用できる。
１、２　液晶表示装置
３　トップゲート型ＴＦＴ
４　ボトムゲート型ＴＦＴ
１０　基板
１１　半導体膜
１２　段差調整凸部
１３　ゲート電極
１４　ゲート配線
１５　第１の層間絶縁膜
１６　第２の層間絶縁膜
１７　第３の層間絶縁膜
１８　上層配線
１９　第２の段差調整凸部
２０　レジスト膜
３３　第１の配線
３５　第２の配線
３６　エッチング残り
３７　突起

Claims (10)

  1. 　基板上に形成された下層配線と、前記下層配線を覆う層間絶縁膜と、前記層間絶縁膜上に前記下層配線と交差して配置された第１の上層配線と第２の上層配線とを有し、
    　前記第１の上層配線と前記第２の上層配線との間であり、且つ、前記下層配線の側部に近接して、段差調整凸部を設けたことを特徴とする半導体装置。
  2. 　前記段差調整凸部の高さは、前記下層配線の高さよりも低いことを特徴とする請求項１に記載の半導体装置。
  3. 　前記段差調整凸部の高さは、前記下層配線の約半分の高さであることを特徴とする請求項２に記載の半導体装置。
  4. 　前記段差調整凸部は、第１の段差調整凸部の前記下層配線側に第２の段差調整凸部を重ねて設けたことを特徴とする請求項１に記載の半導体装置。
  5. 　前記第１の段差調整凸部および前記第２の段差調整凸部のそれぞれの高さは、前記下層配線の約１／３の高さであることを特徴とする請求項４に記載の半導体装置。
  6. 　前記段差調整凸部は、前記基板と前記下層配線との間に備える、絶縁膜、半導体膜、導電体膜のうち少なくともいずれか一つを島状に形成して設けたことを特徴とする請求項１に記載の半導体装置。
  7. 　前記段差調整凸部は、前記下層配線と前記第１及び第２の上層配線との間に備える、絶縁膜、半導体膜、導電体膜のうち少なくともいずれか一つを島状に形成して設けたことを特徴とする請求項１に記載の半導体装置。
  8. 　基板上に第１の層間絶縁膜を形成する工程と、
    　前記第１の層間絶縁膜上に半導体膜を形成し、この半導体膜を島状にパターニングして段差調整凸部を形成する工程と、
    　前記段差調整凸部を覆う第２の層間絶縁膜を形成する工程と、
    　前記第２の層間絶縁膜上に第１の導電体膜を形成し、この第１の導電体膜をパターニングして前記段差調整凸部の側部に近接して配置される下層配線を形成する工程と、
    　前記下層配線を覆う第３の層間絶縁膜を形成する工程と、
    　前記第３の層間絶縁膜上に第２の導電体膜を形成する工程と、
    　前記第２の導電体膜をパターニングして、前記下層配線と交差し且つ前記段差調整凸部を挟んで配置される第１の上層配線と第２の上層配線とを形成する工程とを有することを特徴とする半導体装置の製造方法。
  9. 　基板上に第１の層間絶縁膜を形成する工程と、
    　前記第１の層間絶縁膜上に第１の導電体膜を形成し、この第１の導電体膜をパターニングして下層配線を形成する工程と、
    　前記下層配線を覆う第２の層間絶縁膜を形成する工程と、
    　前記第２の層間絶縁膜上に半導体膜を形成し、この半導体膜を島状にパターニングして、前記下層配線の側部に近接して配置される段差調整凸部を形成する工程と、
    　前記段差調整凸部を覆う第３の層間絶縁膜を形成する工程と、
    　前記第３の層間絶縁膜上に第２の導電体膜を形成する工程と、
    　前記第２の導電体膜をパターニングして、前記下層配線と交差し且つ前記段差調整凸部を挟んで配置される第１の上層配線と第２の上層配線とを形成する工程とを有することを特徴とする半導体装置の製造方法。
  10. 　前記半導体膜を島状にパターニングして、前記段差調整凸部と、ＴＦＴの活性層を同時に形成することを特徴とする請求項８または９のいずれかに記載の半導体装置の製造方法。
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