WO2011161858A1 - 電力検出回路 - Google Patents

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WO2011161858A1
WO2011161858A1 PCT/JP2011/002129 JP2011002129W WO2011161858A1 WO 2011161858 A1 WO2011161858 A1 WO 2011161858A1 JP 2011002129 W JP2011002129 W JP 2011002129W WO 2011161858 A1 WO2011161858 A1 WO 2011161858A1
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WO
WIPO (PCT)
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signal
power
input
variable
detection circuit
Prior art date
Application number
PCT/JP2011/002129
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English (en)
French (fr)
Inventor
兒玉　浩志
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G7/00—Volume compression or expansion in amplifiers
    • H03G7/001—Volume compression or expansion in amplifiers without controlling loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B17/00—Monitoring; Testing
    • H04B17/30—Monitoring; Testing of propagation channels
    • H04B17/309—Measuring or estimating channel quality parameters
    • H04B17/318—Received signal strength

Definitions

  • the present invention relates to a power detection circuit using RSSI whose input / output characteristics are variable.
  • RSSI reception signal strength display
  • Non-Patent Document 1 and Patent Document 1 as related technologies.
  • FIG. 24 shows a block configuration of the power detection circuit 1 shown in Non-Patent Document 1.
  • the power detection circuit 1 includes an antenna unit 11, an amplifier unit 12, a mixer unit 13, an RSSI unit 14, and an AD converter 15.
  • the antenna unit 11 receives a radio signal.
  • the amplifier unit 12 amplifies the antenna reception signal from the antenna unit 11.
  • the mixer unit 13 converts the output signal from the amplifier unit 12 into a frequency signal that is lower by the oscillator frequency generated by the oscillation circuit 16.
  • the RSSI unit 14 outputs an analog value of the signal power frequency-converted by the mixer unit 13.
  • the AD converter 15 converts the analog value output from the RSSI unit 14 into a digital value.
  • a band limiting filter may be installed before the RSSI.
  • FIG. 25 shows input / output characteristics of the RSSI unit 14 of the power detection circuit 1. As shown in FIG. 25, the RSSI unit 14 can detect power in a wide dynamic range because the output voltage changes logarithmically with respect to the input power.
  • FIG. 26 shows a block configuration of the power detection circuit 2 disclosed in Patent Document 1.
  • the power detection circuit 2 has a mechanism in which the gain of the amplifier unit 12 is switched by a control signal.
  • the power detection circuit 2 solves the trade-off between sensitivity and dynamic range. Specifically, since the influence of noise can be suppressed by setting the gain high when the reception power is small, the power detection circuit 2 can detect the power with high sensitivity (that is, the minimum reception power is small). However, in this setting, a large power exceeding the maximum input range of the RSSI unit 14 cannot be detected. In this case, the gain of the amplifier unit 12 is set low. As a result, the power detection circuit 2 can detect a large amount of power and can expand the dynamic range.
  • the problem is that a high resolution (high bit) AD converter is required when the detection resolution is different in different power ranges (that is, when a low resolution range and a high resolution range coexist).
  • the required resolution (number of bits) of the AD converter 15 is determined by high resolution detection in the minute power range. This is because the input / output characteristics of the RSSI unit 14 are in a straight line even in different power ranges. However, it is assumed that the resolution within the input voltage range of the AD converter 15 connected to the subsequent stage of the RSSI unit 14 is constant.
  • An object of the present invention is to provide a power detection circuit using RSSI that can reduce the resolution of a necessary AD converter when the detection resolution is different in different power ranges.
  • the present invention detects the signal power level of the input signal input from the amplifying unit that amplifies the received signal, the mixer unit that converts the signal amplified by the amplifying unit into an intermediate signal, and outputs it as an analog voltage signal A reception intensity detector for outputting, and an AD converter for converting an analog voltage signal of the reception intensity detector into a digital signal, the reception intensity detector according to a detection resolution of the signal power of the input signal
  • the output characteristic of the output analog voltage signal can be switched.
  • the power detection circuit according to the present invention can reduce the resolution required for the AD converter connected to the subsequent stage of RSSI.
  • 3 is a block configuration of a power detection circuit according to the first exemplary embodiment; 3 is a first circuit example of variable RSSI according to the first exemplary embodiment; 3 is an example of a circuit configuration of a limiting amplifier according to the first exemplary embodiment; 3 is a second circuit example of variable RSSI according to the first exemplary embodiment; 4 is a third circuit example of variable RSSI according to the first exemplary embodiment; 2 is an example of a circuit configuration of a full-wave rectifier according to the first embodiment; 4 is a fourth circuit example of variable RSSI according to the first exemplary embodiment; 3 is an example of a circuit configuration of an offset-gain variable circuit according to the first embodiment; This is a specific example when the required resolution of the power detection circuit differs depending on the power intensity range.
  • 3 is a graph showing input / output characteristics of variable RSSI and the resolution of an AD converter according to the first embodiment
  • 3 is a graph showing input / output characteristics and output errors of variable RSSI according to the first exemplary embodiment
  • 3 is a block configuration of a power detection circuit according to a second exemplary embodiment.
  • 3 is an example of a circuit configuration of a variable amplifier unit according to a second embodiment; It is a graph which shows the input / output characteristic of RSSI concerning the related art, and the resolution of AD converter.
  • 6 is a graph showing input / output characteristics of variable RSSI and resolution of an AD converter according to the second embodiment
  • 4 is a block configuration of a power detection circuit according to a third exemplary embodiment.
  • FIG. 1 is a block diagram showing a power detection circuit 100 according to Embodiment 1 of the present invention.
  • the power detection circuit 100 includes an antenna unit 111, an amplifier unit 112, a mixer unit 113, a variable RSSI unit 114, and an AD converter 115.
  • the antenna unit 111 receives a radio signal.
  • the amplifier unit 112 amplifies the antenna reception signal from the antenna unit 111.
  • the mixer unit 113 converts the output signal from the amplifier unit 112 into a frequency signal that is lower by the oscillator frequency generated by the oscillation circuit 116.
  • the variable RSSI unit 114 outputs an analog value (voltage) of the signal power frequency-converted by the mixer unit 113.
  • the AD converter 115 converts the analog value output from the variable RSSI unit 114 into a digital value.
  • a band limiting filter may be installed before the variable RSSI unit 114.
  • FIG. 2 shows a specific first circuit example of the variable RSSI unit 114.
  • the variable RSSI unit 114 includes limiting amplifiers LAMP121 to LAMP124, full-wave rectifiers COM121 to COM125, and a resistor R121.
  • the limiting amplifiers LAMP121 to LAMP124 are connected in series between the input terminal IN of the variable RSSI unit 114 and the node N125.
  • the output signals of the limiting amplifiers LAMP121 to LAMP124 are output to the nodes N122 to N125, respectively.
  • the configuration of the differential connection is omitted for simplification of the drawing.
  • the node N121 includes nodes N121A and N121B for each differential connection.
  • DC offset canceling methods include a method of AC coupling between limiting amplifier stages, a method of removing a DC offset component by feedback to a transistor pair, and the like.
  • the limiting amplifiers LAMP121 to LAMP124 each amplify the input signal by a gain G times and output it.
  • the gain G of all limiting amplifiers is the same.
  • the limiting amplifiers LAMP121 to LAMP124 vary this gain G by the control signal CNTL1.
  • the input / output characteristics of the variable RSSI unit 114 specifically, the slope of the output voltage with respect to the input voltage can be changed.
  • the full-wave rectifiers COM121 to COM125 output currents to the node N126 according to the signal amplitudes of signals applied to the nodes N121 to N125, which are input signals, respectively.
  • the rectifier when a differential signal is input, the rectifier outputs a current according to the absolute value of the signal difference. For example, when the absolute value of the signal difference is small, the current is increased. Conversely, when the absolute value of the signal difference is large, the current is decreased. In addition, you may design so that it may become a characteristic contrary to this.
  • variable RSSI unit 114 It is more preferable to provide the variable RSSI unit 114 with a low-pass filter that removes the AC component of the current flowing into the resistor R121.
  • a capacitor element may be added in parallel with the resistor R121.
  • the output Vout (RSSI) of the variable RSSI unit 114 can be smoothed. For this reason, the time variation of the digital output code of the AD converter 115 in the subsequent stage can be reduced.
  • FIG. 3 shows a specific circuit example of the limiting amplifiers LAMP121 to LAMP124 having variable gains. Since the limiting amplifiers LAMP121 to LAMP124 have the same configuration, the limiting amplifier LAMP121 is shown as a representative example in FIG. As illustrated in FIG. 3, the limiting amplifier LAMP121 includes NMOS transistors MN131A and MN131B, resistors R131A and R131B, constant current sources CC131A and CC131B, and a resistor R132.
  • the resistor R131A is connected between the power supply terminal VDD and the output terminal OUT_N.
  • the NMOS transistor MN131A has a drain connected to the output terminal OUT_N and a source connected to the node N131A. Further, the differential input signal IN_P is input to the gate. Constant current source CC131A is connected between node N131A and ground terminal GND.
  • the resistor R131B is connected between the power supply terminal VDD and the output terminal OUT_P.
  • the NMOS transistor MN131B has a drain connected to the output terminal OUT_P and a source connected to the node N131B. Further, the differential input signal IN_N is input to the gate. Constant current source CC131B is connected between node N131B and ground terminal GND.
  • the resistor R132 is connected between the nodes N131A and N131B. If the resistance values of the resistors R131A and R131B are R131 and the resistance value of the resistor R132 is R132, the gain G of the limiting amplifier LAMP121 is simply expressed as R131 / R132. Therefore, the gain G of the limiting amplifier can be changed by changing the resistance value of the resistor R131A, R131B or R132. However, the R131A and R131B through which the high-frequency current flows are not variable, but the R132 through which the low-frequency current flows is advantageous in that the design is facilitated.
  • FIG. 3 shows an example of a configuration in which the resistor R132 is variable by the control signal CNTL1.
  • variable resistance of the resistors R131A, R131B, or R132 can be configured by controlling on / off of a plurality of resistance elements in accordance with a control signal CNTL1 (digital signal) using a switch such as a transistor.
  • CNTL1 digital signal
  • the size of the switch is designed to be sufficiently large in consideration of the parasitic resistance.
  • the gain of this circuit is determined only by the resistance ratio of R131 / R132, it has a high resistance to PVT (Process, Voltage, Temperature) variation.
  • FIG. 4 shows a specific second circuit example of the variable RSSI unit 114.
  • the variable RSSI unit 114 of FIG. 4 differs from the circuit configuration of FIG. 2 in that the current-voltage conversion resistor R121 is changed to the variable resistor RV121 while the gain of the limiting amplifier is fixed.
  • the input / output characteristics of the variable RSSI unit 114 can be changed by changing the resistance value of the variable resistor RV121. For example, when the resistance value is increased, the slope (output voltage with respect to input power) increases.
  • the variable resistor can be configured by performing on / off control of a plurality of resistance elements according to a control signal CNTL1 (digital signal) by a switch.
  • FIG. 5 shows a specific third circuit example of the variable RSSI unit 114.
  • the variable RSSI unit 114 of FIG. 5 makes the current of the full-wave rectifier variable while keeping the gain of the limiting amplifier fixed.
  • These variable current full-wave rectifiers are referred to as COMV121 to COMV125.
  • the input / output characteristics of the variable RSSI unit 114 can be changed by changing the current values of the currents I1 to I5 by the current variable type full-wave rectifiers COMV121 to COMV125. For example, increasing the amount of current increases the slope.
  • the input / output characteristics shift in parallel by cutting off the current of the full-wave rectifier.
  • the amount of parallel movement increases by increasing the number of stages of full-wave rectifiers that cut off the current.
  • FIG. 6 shows a specific circuit example of the current variable type full-wave rectifiers COMV121 to COMV125. Since the current variable type full-wave rectifiers COMV121 to COMV125 have the same configuration, the full-wave rectifier COMV121 is shown as a representative example in FIG. As shown in FIG. 6, the full-wave rectifier COMV121 includes PMOS transistors MP141 to MP145, NMOS transistors MN141 to MN146, and switches SW141 and SW142.
  • the PMOS transistor MP141 has a source connected to the power supply terminal VDD and a drain and gate connected to the node N141.
  • the PMOS transistor MP142 has a source connected to the power supply terminal VDD, a drain connected to the node N142, and a gate connected to the node N141.
  • the PMOS transistor MP143 has a source connected to the power supply terminal VDD and a drain and gate connected to the node N142.
  • the PMOS transistor MP144 has a source connected to the power supply terminal VDD and a drain connected to the output terminal OUT.
  • the PMOS transistor MP145 has a source connected to the power supply terminal VDD and a drain connected to the output terminal OUT.
  • the switch SW141 connects the gate of the PMOS transistor MP144 to the power supply terminal VDD or the node N142 according to the digital control signal CNTL1.
  • the switch SW142 connects the gate of the PMOS transistor MP145 to the power supply terminal VDD or the node N142 according to the digital control signal CNTL1.
  • the NMOS transistor MN141 has a drain connected to the node N141 and a source connected to the node N143.
  • the NMOS transistor MN142 has a drain connected to the node N142 and a source connected to the node N144.
  • the differential input signal IN_P is input to the gates of the NMOS transistors MN141 and MN142.
  • the NMOS transistor MN143 has a drain connected to the node N142 and a source connected to the node N143.
  • the NMOS transistor MN144 has a drain connected to the node N141 and a source connected to the node N144.
  • the differential input signal IN_N is input to the gates of the NMOS transistors MN143 and MN144.
  • the NMOS transistor MN145 has a drain connected to the node N143 and a source connected to the ground terminal GND.
  • the NMOS transistor MN146 has a drain connected to the node N144 and a source connected to the ground terminal GND.
  • a bias voltage BIAS is applied to the gates of the NMOS transistors MN145 and MN146.
  • the PMOS transistors MP141 to MP143 and the NMOS transistors MN141 to MN146 constitute a rectifying unit.
  • the drain current of the PMOS transistor MP143 is referred to as a rectified current.
  • the PMOS transistors MP143, MP144 and MP145 are connected in current mirror via the switches SW141 and SW142, respectively. Therefore, when the gates of the PMOS transistors MP144 and MP145 are connected to the node N142 by the switches SW141 and SW142, the PMOS transistors MP144 and MP145 are turned on, and a mirror current corresponding to the drain current of the PMOS transistor MP143 flows. In this state, the PMOS transistors MP144 and MP145 can be regarded as current sources. On the other hand, when the gates of the PMOS transistors MP144 and MP145 are connected to the power supply terminal VDD by the switches SW141 and SW142, the PMOS transistors MP144 and MP145 are turned off and no current flows.
  • the PMOS transistors MP144 and MP145 constituting the output side of the current mirror circuit are designed to have different gate sizes.
  • the gate size is designed so that the on-current of the PMOS transistor MP145 is twice the on-current of the PMOS transistor MP144.
  • the PMOS transistors MP144 and MP145 can digitally control the output current by the digital control signal CNTL1. As a result, it is possible to output a current weighted to a size of 0 times, 1 time, 2 times, and 3 times. For example, when only the PMOS transistor MP144 is turned on by the digital control signal CNTL1, the output current of the full-wave rectifier COMV121 becomes 1 time. When only the PMOS transistor MP145 is turned on, the output current of the full-wave rectifier COMV121 is doubled. When the PMOS transistors MP144 and MP145 are turned on, the output current of the full-wave rectifier COMV121 is tripled. When the PMOS transistors MP144 and MP145 are turned off, the output current of the full-wave rectifier COMV121 is zero.
  • FIG. 7 shows a specific fourth circuit example of the variable RSSI unit 114.
  • the variable RSSI unit 114 of FIG. 7 differs from the circuit configuration of FIG. 2 in that the variable RSSI unit 114 is input by the offset-gain variable circuit 150 that converts and outputs the resistance terminal voltage while fixing the gain of the limiting amplifier. Output characteristics can be changed.
  • FIG. 8 shows a specific circuit example of the offset-gain variable circuit 150.
  • the offset-gain variable circuit 150 includes a source follower circuit 151 and an amplifier circuit 152.
  • the source follower circuit 151 includes an NMOS transistor MN151 and a constant current source CC151.
  • the amplifier circuit 152 includes an operational amplifier OPA152, a resistor R152, and a variable resistor RV152.
  • the NMOS transistor MN151 has a drain connected to the power supply terminal VDD, a source connected to the node N151, and a gate connected to the input terminal IN of the offset-gain variable circuit 150. Constant current source CC151 is connected between node N151 and ground terminal GND.
  • the operational amplifier OPA152 has a non-inverting input terminal connected to the node N151, an inverting input terminal connected to the node N152, and an output terminal connected to the output terminal OUT of the offset-gain variable circuit 150.
  • the resistor R152 is connected between the output terminal OUT of the offset-gain variable circuit 150 and the node N152.
  • Variable resistor RV152 is connected between node N152 and ground terminal GND.
  • variable resistor RV152 can be configured by performing on / off control of a plurality of resistance elements according to a control signal CNTL1 (digital signal) by a switch.
  • the gain of the amplifier circuit 152 can be varied according to the resistance value of the variable resistor RV152.
  • the offset-gain variable circuit 150 is configured with the source follower circuit 151 as the previous stage and the amplifier circuit 152 as the subsequent stage, but conversely, the amplifier circuit 152 may be the previous stage and the source follower circuit 151 as the subsequent stage. Good.
  • the configuration is one source follower circuit, but a plurality of source follower circuits may be connected in the offset-gain variable circuit 150.
  • the offset value can be varied depending on whether or not a plurality of source follower circuits are routed.
  • the design of the offset-gain variable circuit 150 is relatively easy.
  • variable RSSI unit 114 having the first to fourth circuit configurations has been described above, but a configuration in which the respective features are combined may be employed. As a result, it is clear that the input / output characteristics of the variable RSSI unit 114 can be switched.
  • FIG. 9 is a simulation diagram showing a specific example when the required resolution of the power detection circuit differs depending on the power intensity range.
  • the power detection circuit has a high resolution of 2 dB in a minute power range of ⁇ 80 dBm to ⁇ 60 dBm (1 mW corresponds to 0 dBm), and a low resolution of 10 dB in a power range of ⁇ 60 dBm to 0 dBm.
  • Detect power can be used as a spectrum sensing of cognitive radio represented by IEEE 802.22 or IEEE ESCC 41 that uses an idle frequency of a television. For example, in North America, the use of digital TV bands ranging from approximately 50 MHz to 700 MHz is authorized.
  • the power detection circuit 1 when the output voltage is only in a straight line with respect to the input power of the RSSI unit 14, by high resolution detection in a narrow minute power range, The required resolution (number of bits) of the AD converter 15 is determined. That is, since the output voltage Vout (RSSI) of the RSSI unit 14 per 1 dB is small, the 1LSB step voltage of the AD converter 15 must be designed to be small.
  • RSSI output voltage Vout
  • FIG. 10 shows the input / output characteristics of the variable RSSI unit 114 of the power detection circuit 100 according to the first embodiment and the required resolution of the AD converter 115 at the subsequent stage.
  • the power detection circuit 100 of the first embodiment as shown in FIG. 10, it is possible to divide and switch straight lines indicating input / output characteristics with different resolutions. For example, as shown in FIG. 10, switching is performed by dividing into a linear characteristic in the range of ⁇ 80 dBm to ⁇ 60 dBm (A straight line in the figure) and a linear characteristic in the range of ⁇ 60 dBm to 0 dBm (B straight line in the figure). Is possible.
  • FIG. 11 shows a specific simulation execution result example of the first embodiment.
  • the variable RSSI unit 114 used in the execution result is composed of a six-stage limiting amplifier having a gain of 10 dB per stage, and the input / output characteristics are switched by a current variable type full-wave rectifier.
  • FIG. 11 is a plot of the output voltage Vout (RSSI) and the error from the linear ideal value when the input power to the variable RSSI unit 114 is swept.
  • RSSI output voltage Vout
  • the slope at the time of detecting the minute power can be increased by 2.4 times the slope at the time of detecting the high power.
  • the number of bits of the AD converter can be reduced by about 1.2 bits compared to the related art. Note that the number of bits to be reduced was calculated from Log 2 (slope when detecting minute power / slope when detecting high power).
  • FIG. 12 shows an example of the configuration of the power detection circuit 200 according to the second exemplary embodiment.
  • the power detection circuit 200 includes an antenna unit 111, a variable amplifier unit 212, a mixer unit 113, a variable RSSI unit 114, and an AD converter 115.
  • symbols shown in FIG. 12 has shown the structure similar to FIG.
  • the power detection circuit 200 according to the second exemplary embodiment is different from the power detection circuit 100 according to the first exemplary embodiment in a variable amplifier unit 212. Therefore, in the second embodiment, the difference from the first embodiment will be mainly described, and description of other similar parts will be omitted.
  • the variable amplifier unit 212 can change the gain.
  • FIG. 13 shows an example of a block configuration of the variable amplifier unit 212. As illustrated in FIG. 13, the variable amplifier unit 212 includes sub-amplifiers AMP221 and AMP222 and switch circuits SW221 and SW222.
  • the sub-amplifier AMP 221 and the switch circuit SW 221 are connected in series between the input terminal IN and the output terminal OUT of the variable amplifier unit 212.
  • the sub amplifier AMP 222 and the switch circuit SW 222 are connected in series between the input terminal IN and the output terminal OUT of the variable amplifier unit 212. Further, the sub-amplifier AMP221 and the switch circuit SW221, and the sub-amplifier AMP222 and the switch circuit SW222 are connected in parallel.
  • the sub-amplifiers AMP221 and AMP222 have different gains.
  • the gain of the sub amplifier AMP 221 is 0 dB
  • the gain of the sub amplifier AMP 222 is 20 dB.
  • the switch circuits SW221 and SW222 operate so that one of them is turned on in response to the control signal CNTL2.
  • the variable amplifier unit 212 can switch between gains of 0 dB and 20 dB.
  • each sub-amplifier may be switched by an adjusting mechanism such as a variable resistance element or a variable transconductance circuit.
  • an adjusting mechanism such as a variable resistance element or a variable transconductance circuit.
  • the gain of each sub-amplifier is variable by a variable resistor as in the amplifier 152 of FIG.
  • FIG. 14 shows a graph showing the input / output characteristics of the RSSI unit 14 and the required resolution of the AD converter 15 in the subsequent stage in the power detection circuit 2 (see FIG. 26) according to the related art.
  • the required resolution assumed by the AD converter 15 is the same as that described above with reference to FIG.
  • the amplifier unit 12 of the power detection circuit 2 has a mechanism in which the gain is switched by a control signal. Consider a case where this gain is switched between 0 dB and 20 dB, for example.
  • the amplifier unit 12 has a gain of 20 dB
  • the input power range of the RSSI unit 14 is set to ⁇ 60 dBm to 0 dBm. Good. That is, for example, when the antenna input power is the lowest of ⁇ 80 dBm, the input power of the RSSI unit 14 becomes ⁇ 60 dBm by setting the gain of the amplifier to 20 dB. Therefore, under the same dynamic range of the RSSI unit 14, such a configuration can detect a smaller amount of power than the case shown in FIG.
  • the antenna input power is the highest 0 dBm
  • the input power of the RSSI unit 14 becomes 0 dBm by setting the gain of the amplifier unit 12 to 0 dBm. Therefore, the same dynamic range as in FIG. 25 can be obtained by switching the gain by the control signal.
  • the power detection circuit 2 can detect power with high sensitivity and a wide dynamic range by switching the gain of the amplifier unit 12 according to the antenna input power range.
  • the input / output characteristics of the RSSI unit 13 are the same from ⁇ 60 dBm to 0 dBm. That is, the power detection circuit 2 has a dynamic range of ⁇ 60 dB and a high resolution when detecting minute power (for example, a resolution required for a power range of ⁇ 60 dBm to ⁇ 40 dBm). From here, the power detection circuit 2 has the problem that the required resolution (the number of bits) of the AD converter 15 becomes high, similar to the power detection circuit 1.
  • FIG. 15 is a graph showing the input / output characteristics of the variable RSSI unit 114 and the required resolution of the AD converter 115 in the subsequent stage in the power detection circuit 200 of the second embodiment.
  • the straight line is divided and switched with different resolutions according to the detected power range. be able to.
  • the power detection circuit 200 sets the gain of the variable amplifier unit 112 to 0 dB and sets the input / output characteristics of the variable RSSI unit 114 to change from ⁇ 60 to 0 dBm. This corresponds to a change of ⁇ 60 to 0 dBm in the antenna input power range.
  • the power detection circuit 200 sets the gain of the variable amplifier unit 112 to 20 dB and switches the input / output characteristics of the variable RSSI unit 114 to change from ⁇ 60 to ⁇ 40 dBm. This corresponds to a change of ⁇ 80 to ⁇ 60 dBm in the antenna input power range.
  • the slope of the straight line (RSSI output voltage per 1 dB) can be increased. Therefore, the required resolution of the AD converter 115 can be reduced as compared with the power detection circuit 2 whose characteristics are shown in FIG. As a result, the area and power consumption of the AD converter 115 can be reduced. In addition, the linearity and noise resistance of the AD converter 115 can be improved.
  • FIG. 16 shows an example of the configuration of the power detection circuit 300 according to the third exemplary embodiment.
  • the power detection circuit 300 includes an antenna unit 111, a variable amplifier unit 212, a mixer unit 113, a variable RSSI unit 114, an AD converter 115, and a DSP (digital signal processor) unit 316.
  • symbols shown in FIG. 16 has shown the structure similar to FIG.
  • the power detection circuit 300 according to the third exemplary embodiment is different from the power detection circuit 200 according to the second exemplary embodiment in that the power detection circuit 300 further includes a DSP unit 316. Therefore, in the third embodiment, differences from the second embodiment are mainly described, and descriptions of other similar parts are omitted.
  • the DSP unit 316 determines whether the power of the input signal input to the variable RSSI unit 114 is outside the detection range (overrange) by the analog signal (voltage) output from the variable RSSI unit 114 via the AD converter 115. Determine. Then, the DSP unit 316 generates a control signal CNTL1 according to the determination result.
  • the DSP unit 316 is referred to as a determination unit.
  • FIG. 17 shows a first flowchart showing the operation of the power detection circuit 300 according to the third exemplary embodiment.
  • the power detection circuit 300 is initialized to the high resolution and weak power detection setting described in the second embodiment (S301). Then, when the power detection circuit 300 performs power detection (S302), the DSP unit 316 determines whether or not the power detection circuit 300 is overranged, thereby determining the next operation of the power detection circuit 300 (S303).
  • the DSP unit 316 changes the setting of the power detection circuit 300 to the setting for low resolution and high power detection described above by the control signal CNTL1 (S304). Thereafter, the power detection circuit 300 executes power detection (S305) and ends. By using such a flow, power can be detected by automatically following the input power and switching the setting of the power detection circuit 300.
  • FIG. 18 is a second flowchart showing the operation of the power detection circuit 300 according to the third exemplary embodiment. This flowchart shows the operation just opposite to the example of FIG.
  • the power detection circuit 300 is initialized to a setting for low resolution and high power detection (S311).
  • the DSP unit 316 determines whether or not the power detection circuit 300 is underranged, thereby determining the next operation of the power detection circuit 300 (S313).
  • the DSP unit 316 changes the setting of the power detection circuit 300 to the setting for high resolution and minute power detection described in the second embodiment by the control signal CNTL1 (S314). ). Thereafter, the power detection circuit 300 executes power detection (S315) and ends. By using such a flow, the power can be detected by automatically following the input power and switching the setting of the power detection circuit as in FIG.
  • FIG. 19 shows an example of the configuration of the power detection circuit 400 according to the fourth embodiment.
  • the power detection circuit 400 includes an antenna unit 111, a variable amplifier unit 212, a mixer unit 113, a variable RSSI unit 114, a variable resolution AD converter 415, and a DSP (digital signal processor). Part 316.
  • symbols shown in FIG. 19 has shown the structure similar to FIG.
  • the power detection circuit 400 according to the fourth embodiment is different from the power detection circuit 300 according to the third embodiment in that the power detection circuit 400 includes a variable resolution AD converter 415. Therefore, in the fourth embodiment, differences from the third embodiment will be mainly described, and descriptions of other similar parts will be omitted.
  • FIG. 20 shows a first specific configuration example of the variable resolution AD converter 415.
  • the variable resolution AD converter 415 includes sub AD converters 421 to 423 and switch circuits SW421 to SW423.
  • the sub A / D converter 421 and the switch circuit SW 421 are connected in series between the input terminal IN and the output terminal OUT of the variable resolution AD converter 415 to constitute a first series circuit.
  • the sub A / D converter 422 and the switch circuit SW 422 are connected in series between the input terminal IN and the output terminal OUT of the variable resolution AD converter 415 to constitute a second series circuit.
  • the sub A / D converter 423 and the switch circuit SW 423 are connected in series between the input terminal IN and the output terminal OUT of the variable resolution AD converter 415 to constitute a third series circuit.
  • the first to third series circuits are connected in parallel between the input terminal IN and the output terminal OUT of the variable resolution AD converter 415.
  • the number of conversion bits of each of the sub A / D converters 421 to 423 is different.
  • One of the switch circuits SW421 to SW423 is turned on in response to the control signal CNTL1, and the other is turned off. By switching the switch circuit, the number of conversion bits of the variable resolution AD converter 415 can be switched.
  • FIG. 21 shows a second specific configuration example of the variable resolution AD converter 415.
  • the variable resolution AD converter 415 includes sub AD converters 421 to 423 and switch circuits SW421 and SW422.
  • the sub AD converters 421 to 423 are connected in series between the input terminal IN and the output terminal OUT of the variable resolution AD converter 415. At this time, for example, assuming that the number of conversion bits of each sub AD converter is 4, the number of conversion bits of the AD converter is 12 bits when the switch circuits SW421 and SW422 are turned on. On the other hand, if all the switch circuits SW421 and SW422 are turned off, the number of conversion bits becomes 4 bits. Such a configuration is suitable for a pipelined AD converter.
  • the number of bits of the AD converter is also controlled according to the power detection resolution. Specifically, as shown in FIGS. 22 and 23, the number of bits of the AD converter is increased at the time of high resolution detection (FIG. 22), whereas the AD converter is increased at the time of low resolution detection (FIG. 23). Reduce the number of bits in the converter. In this way, by controlling the resolution of the AD converter, the power detection circuit 400 according to the fourth embodiment can operate at a lower power than the power detection circuit 300 according to the third embodiment. .
  • the present invention is applied to a power detection circuit using RSSI that varies input / output characteristics.
  • An amplification unit that amplifies a received signal, a mixer unit that converts the signal amplified by the amplification unit into an intermediate signal, and a signal power level of an input signal that is input from the mixer unit are detected as an analog voltage signal
  • a power detection circuit that can switch the output characteristics of the analog voltage signal to be output.
  • strength detection part inputs the said input signal, and each of the current according to the amplified signal of the said input signal or a plurality of limiting amplifiers is connected in series.
  • the power detection circuit according to attachment 1 further comprising: a plurality of rectifiers to be generated; and a first resistor that generates the analog voltage signal in accordance with a current amount of a current generated by the plurality of rectifiers.
  • the plurality of limiting amplifiers are differentially connected to the front stage and the rear stage, respectively, and the limiting amplifier includes a first power supply terminal and first and second output terminals of the limiting amplifier.
  • One of the first and second resistor sections connected to each other and one of the input differential signals of the limiting amplifier is input to the gate, and between the first output terminal and the first node.
  • An output constant current connected between each of the third resistor connected between the first and second nodes, and between the first and second nodes and the second power supply terminal is substantially equal.
  • the first, the resistance value of the second resistor portion or the resistance value of the third resistance portion is, the power detecting circuit according to note 3 is variable in response to said control signal.
  • the said rectifier can change the electric current value produced
  • the rectifier includes a rectifier that outputs a rectified current according to the input signal or a signal amplified by the limiting amplifier, and a plurality of currents that are adjusted according to the rectified current output from the rectifier.
  • the plurality of limiting amplifiers are differentially connected to the front and rear stages, respectively, the rectifier is connected between a first power supply terminal and a first node, and a gate is the first A first transistor connected to a node; a second transistor connected between the first node and the second node; and a gate connected to a first input terminal of the rectifier; A third transistor having a gate connected to the third node, connected between the third node and the second node, and connected between the first power supply terminal and the third node; A fourth transistor having a gate connected to the second input terminal of the rectifier and a third transistor connected between the third node and the fourth node; and a gate connected to the first input terminal.
  • a sixth transistor connected between the fourth node and a gate connected to the second input terminal; and a first transistor connected between the second node and a second power supply terminal.
  • a constant current source a second constant current source connected between the fourth node and the second power supply terminal, and a connection between the first power supply terminal and the third node.
  • a seventh transistor whose gate is connected to the first node; a plurality of eighth transistors connected in parallel between the first power supply terminal and the output terminal of the rectifier;
  • a switch circuit connected between the gate of the eighth transistor and the third node, the switch circuit responding to a control signal when switching the detection resolution of the signal power of the input signal And the plurality of second nodes connected to the third node. Power detection circuit according to note 6 of controlling the number of the gate of the transistor, and varying the current value of the current output from the output terminal.
  • the reception intensity detection unit is connected between a connection node to which the plurality of rectifiers and the first resistor are connected, and an output terminal of the reception intensity detection unit to which the analog voltage signal is output.
  • a first variable amplification circuit connected to the first variable amplification circuit, wherein the first variable amplification circuit generates a first voltage generated by the first resistor in accordance with a current amount generated by the plurality of rectifiers.
  • the control signal when switching the detection resolution of the signal power of the input signal that is input to the input terminal, is output to the output terminal as the analog voltage signal, and is connected between the input terminal and the output terminal.
  • the power detection circuit according to claim 2 further comprising: an operational amplifier whose amplification factor is controlled, and a source follower circuit connected between the input terminal and the output terminal, the number of connection stages being controlled according to the control signal. .
  • the amplification unit increases the amplification factor when the signal power of the input signal is smaller than a predetermined value by the control signal, and when the signal power of the input signal is larger than a predetermined value,
  • the power detection circuit according to appendix 10, wherein the amplification factor is decreased.
  • the amplification unit includes first and second amplification circuits that receive the input signal, a first switch connected in series with the first amplification circuit, and a series of the second amplification circuit.
  • the power detection circuit according to appendix 11, wherein one of the first and second switches is turned on when the other is turned off according to the control signal.
  • Additional remark which has the determination part which produces
  • the power detection circuit according to any one of items 10 to 12.
  • the AD converter may calculate the number of bits of a digital signal to be output when the detection resolution of the signal power of the input signal of the reception intensity detection unit is greater than a predetermined value.
  • the power detection circuit according to any one of supplementary notes 10 to 14, wherein the detection power resolution is increased more than the number of bits of the digital signal to be output when the signal power detection resolution is smaller than the predetermined value.

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Abstract

　本発明に係る電力検出回路は、受信信号を増幅する増幅部と、前記増幅部で増幅した信号を中間信号に変換するミキサ部と、前記ミキサ部から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出部と、前記受信強度検出部のアナログ電圧信号をデジタル信号に変換するＡＤ変換器と、を有し、前記受信強度検出部は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とする。これにより、ＲＳＳＩの後段に接続されるＡＤ変換器が高分解能となることによる回路規模、消費電力が増大する問題を解決することができる。

Description

電力検出回路
　本発明は、入出力特性を可変するＲＳＳＩを用いた電力検出回路に関する。
　一般にＲＳＳＩ（受信信号強度表示）は無線受信信号の電力検出回路に用いられる。例えば、関連する技術として非特許文献１や特許文献１に示されるものがある。
　図２４に、非特許文献１に示される電力検出回路１のブロック構成を示す。電力検出回路１は、アンテナ部１１と、アンプ部１２と、ミキサ部１３と、ＲＳＳＩ部１４と、ＡＤ変換器１５とを有する。
　アンテナ部１１は、無線信号を受信する。アンプ部１２は、アンテナ部１１からのアンテナ受信信号を増幅する。ミキサ部１３は、アンプ部１２からの出力信号を発振回路１６が生成する発振器周波数分低い周波数信号へ変換する。
　ＲＳＳＩ部１４は、ミキサ部１３が周波数変換した信号電力のアナログ値を出力する。ＡＤ変換器１５は、ＲＳＳＩ部１４が出力したアナログ値をデジタル値へ変換する。なお、ＲＳＳＩの前段に帯域制限フィルタが設置される場合もある。
　図２５に、電力検出回路１のＲＳＳＩ部１４の入出力特性を示す。図２５のようにＲＳＳＩ部１４は、入力電力に対して出力電圧が対数の関係で変化するため、広いダイナミックレンジでの電力検出が可能である。
　図２６に、特許文献１に示される電力検出回路２のブロック構成を示す。電力検出回路２は、電力検出回路１と異なり、アンプ部１２が制御信号によりゲインが切替えられる機構を有する。これにより、電力検出回路２は、感度とダイナミックレンジのトレードオフを解決する。具体的には、受信電力が小さいときにはゲインを高く設定することで、雑音の影響を抑制できるため、電力検出回路２は、高感度に電力検出できる（つまり、最低受信電力が小さい）。しかし、この設定において、ＲＳＳＩ部１４の最大入力範囲を超えるような大きな電力は検出できない。この場合、アンプ部１２のゲインを低く設定する。このことで、電力検出回路２は、大きな電力も検出でき、ダイナミックレンジを拡大できる。
P. Van Zeijl et al., "A Bluetooth radio in 0.18-um CMOS," IEEE Journal of Solid-States Circuits, pp. 1679-1687, vol. 37, No. 12, Dec. 2002.
特開２００２－９４４０８号公報
　しかしながら、非特許文献１や特許文献１に開示されたＲＳＳＩを用いた電力検出回路１、２には以下のような問題がある。
　問題点は、異なる電力範囲において検出の分解能が異なる場合（つまり分解能が低い範囲と高い範囲が混在する場合）、高分解能（高ビット）のＡＤ変換器が必要となることである。
　例えば、電力検出回路１において、図２５に示すように、微小電力範囲－８０ｄＢｍ～－６０ｄＢｍにおいて２ｄＢ刻みで電力検出したい場合、電力範囲－６０ｄＢｍ～０ｄＢｍでも２ｄＢ刻みで電力検出を行う必要がある。このため、微小電力範囲での高い分解能検出により、ＡＤ変換器１５の所要分解能（ビット数）が決定される。これは、異なる電力範囲であってもＲＳＳＩ部１４の入出力特性が一直線上にあることに起因する。但し、ＲＳＳＩ部１４の後段に接続されるＡＤ変換器１５の入力電圧範囲内の分解能は一定であるとする。
　一般的にＡＤ変換器は、分解能が高くなるほど、回路面積が増大し消費電力も大きくなる。また、線形性が悪化しやすく、雑音耐性も低下するデメリットがある。よって、ＡＤ変換器の分解能の低減化が求められる。
　本発明の目的は、異なる電力範囲において検出の分解能が異なる場合に、必要なＡＤ変換器の分解能を低減できるＲＳＳＩを用いた電力検出回路を提供することである。
　本発明は、受信信号を増幅する増幅部と、前記増幅部で増幅した信号を中間信号に変換するミキサ部と、前記ミキサ部から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出部と、前記受信強度検出部のアナログ電圧信号をデジタル信号に変換するＡＤ変換器と、を有し、前記受信強度検出部は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とする電力検出回路である。
　本発明にかかる電力検出回路は、ＲＳＳＩの後段に接続されるＡＤ変換器に必要な分解能を低減できる。
実施の形態１にかかる電力検出回路のブロック構成である。 実施の形態１にかかる可変ＲＳＳＩの第１の回路例である。 実施の形態１にかかるリミッティングアンプの回路構成の一例である。 実施の形態１にかかる可変ＲＳＳＩの第２の回路例である。 実施の形態１にかかる可変ＲＳＳＩの第３の回路例である。 実施の形態１にかかる全波整流器の回路構成の一例である。 実施の形態１にかかる可変ＲＳＳＩの第４の回路例である。 実施の形態１にかかるオフセット－ゲイン可変回路の回路構成の一例である。 電力強度範囲によって電力検出回路の所要分解能が異なる場合の具体例である。 実施の形態１にかかる可変ＲＳＳＩの入出力特性およびＡＤ変換器の分解能を示すグラフである。 実施の形態１にかかる可変ＲＳＳＩの入出力特性および出力誤差を示すグラフである。 実施の形態２にかかる電力検出回路のブロック構成である。 実施の形態２にかかる可変アンプ部の回路構成の一例である。 関連技術にかかるＲＳＳＩの入出力特性およびＡＤ変換器の分解能を示すグラフである。 実施の形態２にかかる可変ＲＳＳＩの入出力特性およびＡＤ変換器の分解能を示すグラフである。 実施の形態３にかかる電力検出回路のブロック構成である。 実施の形態３にかかる電力検出回路の動作フローチャートの第１の例である。 実施の形態３にかかる電力検出回路の動作フローチャートの第２の例である。 実施の形態４にかかる電力検出回路のブロック構成である。 実施の形態４にかかる分解能可変型ＡＤ変換器の回路構成の第１の例である。 実施の形態４にかかる分解能可変型ＡＤ変換器の回路構成の第２の例である。 実施の形態４にかかる可変ＲＳＳＩの入出力特性および分解能可変型ＡＤ変換器の分解能を示すグラフである。 実施の形態４にかかる可変ＲＳＳＩの入出力特性および分解能可変型ＡＤ変換器の分解能を示すグラフである。 関連技術にかかる電力検出回路のブロック構成である。 関連技術にかかるＲＳＳＩの入出力特性およびＡＤ変換器の分解能を示すグラフである。 関連技術にかかる電力検出回路のブロック構成である。
　発明の実施の形態１
　以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１は、本発明の実施の形態１による電力検出回路１００を示すブロック図である。電力検出回路１００は、アンテナ部１１１と、アンプ部１１２と、ミキサ部１１３と、可変ＲＳＳＩ部１１４と、ＡＤ変換器１１５とを有する。
　アンテナ部１１１は、無線信号を受信する。アンプ部１１２は、アンテナ部１１１からのアンテナ受信信号を増幅する。ミキサ部１１３は、アンプ部１１２からの出力信号を発振回路１１６が生成する発振器周波数分低い周波数信号へ変換する。
　可変ＲＳＳＩ部１１４は、ミキサ部１１３が周波数変換した信号電力のアナログ値（電圧）を出力する。ＡＤ変換器１１５は、可変ＲＳＳＩ部１１４が出力したアナログ値をデジタル値へ変換する。なお、可変ＲＳＳＩ部１１４の前段に帯域制限フィルタを設置してもよい。
　図２に、可変ＲＳＳＩ部１１４の具体的な第１の回路例を示す。図２に示すように、可変ＲＳＳＩ部１１４は、リミッティングアンプＬＡＭＰ１２１～ＬＡＭＰ１２４と、全波整流器ＣＯＭ１２１～ＣＯＭ１２５と、抵抗Ｒ１２１とを有する。
　リミッティングアンプＬＡＭＰ１２１～ＬＡＭＰ１２４は、可変ＲＳＳＩ部１１４の入力端子ＩＮと、ノードＮ１２５との間に直列接続されている。リミッティングアンプＬＡＭＰ１２１～ＬＡＭＰ１２４の出力信号は、それぞれノードＮ１２２～Ｎ１２５に出力される。
　なお、各リミッティングアンプ間は差動接続（０°と１８０°信号を用いる）とすることが好ましい。但し、図２では、図面の簡略化のため当該差動接続の構成は省略している。このため、各リミッティングアンプ間が差動接続されている場合は、例えば、ノードＮ１２１では差動接続それぞれに対してノードＮ１２１Ａ、Ｎ１２１Ｂが存在することに注意する。各リミッティングアンプ間を差動接続とすることで、雑音等の外乱への耐性を強くすることができる。また、非差動接続の場合（単相信号を用いる場合）に比べて信号振幅を２倍にできるメリットがある。
　特に、最近の微細なデジタルＣＭＯＳプロセスを用いてＲＳＳＩを設計する場合、混載するデジタル回路のスイッチング雑音の問題や、電源電圧の低下による信号振幅低減の問題が顕著となるため、差動接続を用いることがより好ましい。一方で、差動回路内のトランジスタ対のしきい値ずれによるＤＣオフセットは微細化とともに増加する傾向にある。このため、ＤＣオフセットキャンセル回路を設けたほうが良い。ＤＣオフセットキャンセルの方法には、リミッティングアンプ段間でＡＣ結合する方法や、ＤＣオフセット成分をトランジスタ対へフィードバックして除去する方法などがある。
　リミッティングアンプＬＡＭＰ１２１～ＬＡＭＰ１２４は、それぞれ入力信号をゲインＧ倍に増幅して出力する。一般に、全リミッティングアンプのゲインＧは同一にする。但し、入力信号が大きくなっていくと、（電源電圧により制限される）ある一定振幅で飽和する。リミッティングアンプＬＡＭＰ１２１～ＬＡＭＰ１２４は、このゲインＧを制御信号ＣＮＴＬ１により可変する。このことにより、可変ＲＳＳＩ部１１４の入出力特性、具体的には入力電圧に対する出力電圧の傾きを変えることができる。
　全波整流器ＣＯＭ１２１～ＣＯＭ１２５は、それぞれ入力信号であるノードＮ１２１～Ｎ１２５に印加される信号の信号振幅に応じて電流をノードＮ１２６へ出力する。ここで、差動信号が入力される場合、整流器は信号差の絶対値に応じて電流を出力する。例えば、信号差の絶対値が小さいときには電流を多く、逆に信号差の絶対値が大きいときには電流を少なく出力する。なお、これとは逆の特性になるよう設計しても良い。このとき、可変ＲＳＳＩ部１１４の入力電力に対して出力電圧が線形の関係になるようにするには、整流器を入力電圧の二乗に対して出力電流が比例するように設計することが望ましい。
　また、可変ＲＳＳＩ部１１４には、抵抗Ｒ１２１へ流れ込む電流のＡＣ成分を除去するローパスフィルタを設けるほうがより好ましい。例えば、この抵抗Ｒ１２１と並列に容量素子を付加する等が考えられる。これにより、可変ＲＳＳＩ部１１４の出力Ｖｏｕｔ（ＲＳＳＩ）を平滑化できる。このため、後段のＡＤ変換器１１５のデジタル出力コードの時間変動を小さくできる。
　図３に、ゲインが可変であるリミッティングアンプＬＡＭＰ１２１～ＬＡＭＰ１２４の具体的な回路例を示す。なお、リミッティングアンプＬＡＭＰ１２１～ＬＡＭＰ１２４は同様の構成であるため、リミッティングアンプＬＡＭＰ１２１を代表例として、図３に示す。図３に示すように、リミッティングアンプＬＡＭＰ１２１は、ＮＭＯＳトランジスタＭＮ１３１Ａ、ＭＮ１３１Ｂと、抵抗Ｒ１３１Ａ、Ｒ１３１Ｂと、定電流源ＣＣ１３１Ａ、ＣＣ１３１Ｂと、抵抗Ｒ１３２とを有する。
　抵抗Ｒ１３１Ａは、電源端子ＶＤＤと出力端子ＯＵＴ＿Ｎとの間に接続される。ＮＭＯＳトランジスタＭＮ１３１Ａは、ドレインが出力端子ＯＵＴ＿Ｎ、ソースがノードＮ１３１Ａに接続される。また、ゲートに差動入力信号ＩＮ＿Ｐが入力される。定電流源ＣＣ１３１Ａは、ノードＮ１３１Ａと接地端子ＧＮＤとの間に接続される。
　抵抗Ｒ１３１Ｂは、電源端子ＶＤＤと出力端子ＯＵＴ＿Ｐとの間に接続される。ＮＭＯＳトランジスタＭＮ１３１Ｂは、ドレインが出力端子ＯＵＴ＿Ｐ、ソースがノードＮ１３１Ｂに接続される。また、ゲートに差動入力信号ＩＮ＿Ｎが入力される。定電流源ＣＣ１３１Ｂは、ノードＮ１３１Ｂと接地端子ＧＮＤとの間に接続される。
　抵抗Ｒ１３２は、ノードＮ１３１ＡとＮ１３１Ｂとの間に接続される。また、抵抗Ｒ１３１Ａ、Ｒ１３１Ｂの抵抗値をＲ１３１とし、抵抗Ｒ１３２の抵抗値をＲ１３２とすると、リミッティングアンプＬＡＭＰ１２１のゲインＧは、簡単にはＲ１３１／Ｒ１３２としてあらわせる。よって、抵抗Ｒ１３１Ａ、Ｒ１３１ＢもしくはＲ１３２の抵抗値を可変することで、リミッティングアンプのゲインＧを変えられる。但し、高周波電流が流れるＲ１３１Ａ、Ｒ１３１Ｂを可変とするのではなく、低周波電流が流れるＲ１３２を可変したほうが、設計が容易となる利点がある。なお、図３は、抵抗Ｒ１３２を制御信号ＣＮＴＬ１で可変とする構成の例である。
　また、抵抗Ｒ１３１Ａ、Ｒ１３１ＢもしくはＲ１３２の可変抵抗は、トランジスタ等のスイッチにより複数の抵抗素子を制御信号ＣＮＴＬ１（デジタル信号）に応じてオン・オフ制御することで構成できる。ただし、スイッチのサイズは、寄生抵抗を考慮して十分に大きく設計する方が望ましい。また、この回路のゲインはＲ１３１／Ｒ１３２の抵抗比だけで決定されるため、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）ばらつき耐性が高い。
　図４に、可変ＲＳＳＩ部１１４の具体的な第２の回路例を示す。図４の可変ＲＳＳＩ部１１４は、図２の回路構成と異なり、リミッティングアンプのゲインは固定したまま、電流電圧変換用の抵抗Ｒ１２１を可変抵抗ＲＶ１２１に変更している。この可変抵抗ＲＶ１２１の抵抗値を変えることで、可変ＲＳＳＩ部１１４の入出力特性を変えられる。例えば、抵抗値を大きくすると、傾き（入力電力に対する出力電圧）は大きくなる。可変抵抗は、先述したように、スイッチにより複数の抵抗素子を制御信号ＣＮＴＬ１（デジタル信号）に応じてオン・オフ制御することで構成できる。
　図５に、可変ＲＳＳＩ部１１４の具体的な第３の回路例を示す。図５の可変ＲＳＳＩ部１１４は、図２の回路構成と異なり、リミッティングアンプのゲインは固定したまま、全波整流器の電流を可変とする。この電流可変型の全波整流器をＣＯＭＶ１２１～ＣＯＭＶ１２５とする。電流可変型の全波整流器ＣＯＭＶ１２１～ＣＯＭＶ１２５により、電流Ｉ１～Ｉ５の電流値を変えることで、可変ＲＳＳＩ部１１４の入出力特性を変えられる。例えば、電流量を増やすと、傾きは大きくなる。また、全波整流器の電流を遮断することで、入出力特性は平行移動する。さらに、その電流を遮断する全波整流器の段数を増やすことで、平行移動量は大きくなる。
　図６に、電流可変型の全波整流器ＣＯＭＶ１２１～ＣＯＭＶ１２５の具体的な回路例を示す。なお、電流可変型の全波整流器ＣＯＭＶ１２１～ＣＯＭＶ１２５は同様の構成であるため、全波整流器ＣＯＭＶ１２１を代表例として、図６に示す。図６に示すように、全波整流器ＣＯＭＶ１２１は、ＰＭＯＳトランジスタＭＰ１４１～ＭＰ１４５と、ＮＭＯＳトランジスタＭＮ１４１～ＭＮ１４６と、スイッチＳＷ１４１、ＳＷ１４２とを有する。
　ＰＭＯＳトランジスタＭＰ１４１は、ソースが電源端子ＶＤＤ、ドレインとゲートがノードＮ１４１に接続される。ＰＭＯＳトランジスタＭＰ１４２は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１４２、ゲートがノードＮ１４１に接続される。ＰＭＯＳトランジスタＭＰ１４３は、ソースが電源端子ＶＤＤ、ドレインとゲートがノードＮ１４２に接続される。
　ＰＭＯＳトランジスタＭＰ１４４は、ソースが電源端子ＶＤＤ、ドレインが出力端子ＯＵＴに接続される。ＰＭＯＳトランジスタＭＰ１４５は、ソースが電源端子ＶＤＤ、ドレインが出力端子ＯＵＴに接続される。
　スイッチＳＷ１４１は、デジタル制御信号ＣＮＴＬ１に応じて、ＰＭＯＳトランジスタＭＰ１４４のゲートを電源端子ＶＤＤもしくはノードＮ１４２に接続する。スイッチＳＷ１４２は、デジタル制御信号ＣＮＴＬ１に応じて、ＰＭＯＳトランジスタＭＰ１４５のゲートを電源端子ＶＤＤもしくはノードＮ１４２に接続する。
　ＮＭＯＳトランジスタＭＮ１４１は、ドレインがノードＮ１４１、ソースがノードＮ１４３に接続される。ＮＭＯＳトランジスタＭＮ１４２は、ドレインがノードＮ１４２、ソースがノードＮ１４４に接続される。ＮＭＯＳトランジスタＭＮ１４１、ＭＮ１４２のゲートには、差動入力信号ＩＮ＿Ｐが入力される。
　ＮＭＯＳトランジスタＭＮ１４３は、ドレインがノードＮ１４２、ソースがノードＮ１４３に接続される。ＮＭＯＳトランジスタＭＮ１４４は、ドレインがノードＮ１４１、ソースがノードＮ１４４に接続される。ＮＭＯＳトランジスタＭＮ１４３、ＭＮ１４４のゲートには、差動入力信号ＩＮ＿Ｎが入力される。
　ＮＭＯＳトランジスタＭＮ１４５は、ドレインがノードＮ１４３、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ１４６は、ドレインがノードＮ１４４、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ１４５、ＭＮ１４６のゲートには、バイアス電圧ＢＩＡＳが印加される。
　なお、ＰＭＯＳトランジスタＭＰ１４１～ＭＰ１４３と、ＮＭＯＳトランジスタＭＮ１４１～ＭＮ１４６とで、整流部を構成するものとする。また、ＰＭＯＳトランジスタＭＰ１４３のドレイン電流を整流電流と称す。
　上記回路構成からもわかるように、ＰＭＯＳトランジスタＭＰ１４３と、ＭＰ１４４、ＭＰ１４５は、それぞれスイッチＳＷ１４１、ＳＷ１４２を経由してカレントミラー接続されている。よって、スイッチＳＷ１４１、ＳＷ１４２により、ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５のゲートがノードＮ１４２に接続される場合、ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５は、それぞれオン状態となり、ＰＭＯＳトランジスタＭＰ１４３のドレイン電流に応じたミラー電流を流す。なお、この状態では、ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５が電流源とみなすことができる。一方、スイッチＳＷ１４１、ＳＷ１４２により、ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５のゲートが電源端子ＶＤＤに接続される場合、ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５がオフ状態となり、電流を流さない。
　また、カレントミラー回路の出力側を構成するＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５は、それぞれゲートサイズが異なるように設計されている。例えば、ＰＭＯＳトランジスタＭＰ１４５のオン電流が、ＰＭＯＳトランジスタＭＰ１４４のオン電流の２倍となるようにゲートサイズが設計される。
　ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５は、デジタル制御信号ＣＮＴＬ１により出力電流をデジタル制御可能である。このことにより、０倍、１倍、２倍、３倍のサイズに重み付けされた電流が出力可能である。例えば、デジタル制御信号ＣＮＴＬ１によりＰＭＯＳトランジスタＭＰ１４４だけオンとなる場合、全波整流器ＣＯＭＶ１２１の出力電流は１倍となる。ＰＭＯＳトランジスタＭＰ１４５だけオンとなる場合、全波整流器ＣＯＭＶ１２１の出力電流は２倍となる。ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５がオンとなる場合、全波整流器ＣＯＭＶ１２１の出力電流は３倍となる。そして、ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５がオフとなる場合、全波整流器ＣＯＭＶ１２１の出力電流は０となる。
　図７に、可変ＲＳＳＩ部１１４の具体的な第４の回路例を示す。図７の可変ＲＳＳＩ部１１４は、図２の回路構成と異なり、リミッティングアンプのゲインは固定したまま、抵抗端電圧を変換して出力するオフセット－ゲイン可変回路１５０により、可変ＲＳＳＩ部１１４の入出力特性を変えられる。
　図８に、オフセット―ゲイン可変回路１５０の具体的な回路例を示す。オフセット―ゲイン可変回路１５０は、ソースフォロワ回路１５１と、増幅回路１５２とを有する。ソースフォロワ回路１５１は、ＮＭＯＳトランジスタＭＮ１５１と、定電流源ＣＣ１５１とを有する。増幅回路１５２は、オペアンプＯＰＡ１５２と、抵抗Ｒ１５２と、可変抵抗ＲＶ１５２とを有する。
　ＮＭＯＳトランジスタＭＮ１５１は、ドレインが電源端子ＶＤＤ、ソースがノードＮ１５１、ゲートがオフセット―ゲイン可変回路１５０の入力端子ＩＮに接続される。定電流源ＣＣ１５１は、ノードＮ１５１と接地端子ＧＮＤとの間に接続される。
　オペアンプＯＰＡ１５２は、非反転入力端子がノードＮ１５１、反転入力端子がノードＮ１５２、出力端子がオフセット―ゲイン可変回路１５０の出力端子ＯＵＴに接続される。抵抗Ｒ１５２は、オフセット―ゲイン可変回路１５０の出力端子ＯＵＴとノードＮ１５２との間に接続される。可変抵抗ＲＶ１５２は、ノードＮ１５２と接地端子ＧＮＤとの間に接続される。
　可変抵抗ＲＶ１５２は、先述したように、スイッチにより複数の抵抗素子を制御信号ＣＮＴＬ１（デジタル信号）に応じてオン・オフ制御することにより構成できる。そして、この可変抵抗ＲＶ１５２の抵抗値に応じて、増幅回路１５２のゲインを可変できる。なお、図８の例では、ソースフォロワ回路１５１を前段、増幅回路１５２を後段としてオフセット―ゲイン可変回路１５０を構成しているが、逆に増幅回路１５２を前段、ソースフォロワ回路１５１を後段としてもよい。
　また、図８の例では、ソースフォロワ回路１つの構成であるが、オフセット―ゲイン可変回路１５０において複数のソースフォロワ回路を接続してもよい。複数のソースフォロワ回路を経由させるか、させないかでオフセット値を可変させることができる。
　なお、オフセット―ゲイン可変回路１５０の入出力信号はＤＣ信号であるため、オフセット―ゲイン可変回路１５０の設計は比較的容易である。
　以上、第１～第４の回路構成の可変ＲＳＳＩ部１１４を示したが、それぞれの特徴を組み合わせた構成を採用してもよい。このことにより、可変ＲＳＳＩ部１１４の入出力特性を切替えられることは明らかである。
　図９に、電力強度範囲によって電力検出回路の所要分解能が異なる場合の具体例を示した模擬図を示す。具体的には、電力検出回路は、微小電力範囲－８０ｄＢｍ～－６０ｄＢｍ（１ｍＷが０ｄＢｍに相当）の範囲では２ｄＢ刻みと高分解能で、電力範囲－６０ｄＢｍ～０ｄＢｍの範囲では１０ｄＢ刻みと低分解能で電力検出する。このような高分解能な微小電力検出回路は、テレビの空き周波数を利用するＩＥＥＥ８０２．２２やＩＥＥＥＳＣＣ４１等に代表される、コグニティブ無線のスペクトラムセンシングとして用いることができる。例えば、北米においてはおよそ５０ＭＨｚ～７００ＭＨｚにわたるデジタルＴＶのバンドの使用が認可されている。このコグニティブ無線では、その周波数が使用されているか否かを判断するために、高精度な電力検出が要求される。したがって、微小電力検出は高分解能である必要がある。逆に言えば、非微小電力検出は高分解能である必要がない。なお、ここでは異なる２つの電力範囲で異なる分解能を有する場合について述べたものの、２以上の複数の分解能を有する場合に同様に拡張することは容易である。
　ここで、図２５に示したように、関連技術にかかる電力検出回路１は、ＲＳＳＩ部１４の入力電力に対して出力電圧が一直線上にしかないとき、狭い微小電力範囲での高い分解能検出により、ＡＤ変換器１５の所要分解能（ビット数）が決定される。つまり、１ｄＢあたりのＲＳＳＩ部１４の出力電圧Ｖｏｕｔ（ＲＳＳＩ）が小さいため、ＡＤ変換器１５の１ＬＳＢステップ電圧を小さく設計せざるを得ない。
　ここで、図１０に、本実施の形態１にかかる電力検出回路１００の可変ＲＳＳＩ部１１４の入出力特性およびその後段のＡＤ変換器１１５の所要分解能を示す。本実施の形態１の電力検出回路１００では、図１０に示すように、異なる分解能で入出力特性を示す直線を分割して切替えることが可能である。例えば、図１０に示すように、－８０ｄＢｍ～－６０ｄＢｍの範囲の直線特性（図中Ａの直線）と、－６０ｄＢｍ～０ｄＢｍの範囲の直線特性（図中Ｂの直線）に分割して切り替えることが可能である。これにより、直線の傾き（＝１ｄＢあたりの可変ＲＳＳＩ部１１４の出力電圧）を大きくできるため、図２５に特性を示した関連技術にかかる電力検出回路１と比べて、ＡＤ変換器の所要分解能を低減することができる。このことにより、ＡＤ変換器１１５の面積や消費電力を関連技術よりも削減することが可能であり、また、線形性や雑音耐性を改善することもできる。
　図１１に、本実施の形態１の具体的なシミュレーション実行結果例を示す。この実行結果で用いられた可変ＲＳＳＩ部１１４は、１段あたり１０ｄＢのゲインを持つ６段のリミッティングアンプから構成されているとともに、入出力特性は電流可変型の全波整流器により切替えられる。この図１１は、可変ＲＳＳＩ部１１４への入力電力をスイープしたときの、出力電圧Ｖｏｕｔ（ＲＳＳＩ）、および線形理想値からの誤差をプロットしたものである。大電力検出時には、全ての全波整流器を１倍の出力電流で動作させるのに対して、微小電力検出時には後段３段の全波整流器を３倍の出力電流で動作させる。これにより、大電力検出時の傾きに対して、微小電力検出時の傾きを２．４倍に大きくすることができる。このため、関連技術に比べて、ＡＤ変換器のビット数はおよそ１．２ビット削減できる。なお、削減ビット数は、Ｌｏｇ２(微小電力検出時の傾き／大電力検出時の傾き)から算出した。
　発明の実施の形態２
　以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明を電力検出回路に適用したものである。図１２に本実施の形態２にかかる電力検出回路２００の構成の一例を示す。
　図１２に示すように、電力検出回路２００は、アンテナ部１１１と、可変アンプ部２１２と、ミキサ部１１３と、可変ＲＳＳＩ部１１４と、ＡＤ変換器１１５とを有する。なお、図１２に示された符号のうち、図１と同じ符号を付した構成は、図１と同様の構成を示している。本実施の形態２にかかる電力検出回路２００が実施の形態１にかかる電力検出回路１００と異なる点は可変アンプ部２１２である。よって、本実施の形態２では、その実施の形態１との相違箇所を重点的に説明し、その他の同様の箇所の説明は省略する。
　可変アンプ部２１２は、ゲインを可変とすることができる。図１３に可変アンプ部２１２のブロック構成の一例を示す。図１３に示すように、可変アンプ部２１２は、サブ増幅器ＡＭＰ２２１、ＡＭＰ２２２と、スイッチ回路ＳＷ２２１、ＳＷ２２２とを有する。
　サブ増幅器ＡＭＰ２２１とスイッチ回路ＳＷ２２１とは、可変アンプ部２１２の入力端子ＩＮと出力端子ＯＵＴとの間に直列接続されている。サブ増幅器ＡＭＰ２２２とスイッチ回路ＳＷ２２２とは、可変アンプ部２１２の入力端子ＩＮと出力端子ＯＵＴとの間に直列接続されている。また、サブ増幅器ＡＭＰ２２１、スイッチ回路ＳＷ２２１と、サブ増幅器ＡＭＰ２２２、スイッチ回路ＳＷ２２２とが並列接続されている。
　サブ増幅器ＡＭＰ２２１とＡＭＰ２２２とは異なるゲインを有している。例えば、サブ増幅器ＡＭＰ２２１のゲインを０ｄＢ、サブ増幅器ＡＭＰ２２２のゲインを２０ｄＢとする。スイッチ回路ＳＷ２２１、ＳＷ２２２は、制御信号ＣＮＴＬ２に応じてどちらか一方がオン状態となるよう動作する。このことにより、可変アンプ部２１２は、０ｄＢ、２０ｄＢのゲインを切り替えることができる。
　更に、各サブ増幅器が可変抵抗素子、可変トランスコンダクタンス回路等の調整機構によって、ゲインを切替えられるようにしてもよい。例えば、各サブ増幅器が図８の増幅器１５２のように、可変抵抗によりゲインを可変とするような例が想定される。
　次に、本実施の形態２にかかる電力検出回路２００の動作と効果について、図面を参照して詳細に説明する。
　まず、関連技術にかかる電力検出回路２（図２６参照）におけるＲＳＳＩ部１４の入出力特性および後段のＡＤ変換器１５の所要分解能を示したグラフを、図１４に示す。このＡＤ変換器１５の想定する所要分解能は、図２５で先述したものと同じである。電力検出回路２のアンプ部１２は、制御信号によりゲインが切替えられる機構を有する。このゲインが、例えば０ｄＢと２０ｄＢで切替えられる場合を考える。
　この場合、アンプ部１２が２０ｄＢのゲインを有することから、図２５と同じアンテナ入力電力範囲（－８０ｄＢｍ～０ｄＢｍ）を得るためには、ＲＳＳＩ部１４の入力電力範囲を－６０ｄＢｍ～０ｄＢｍにすればよい。つまり、例えばアンテナ入力電力が最低の－８０ｄＢｍの場合、アンプのゲインを２０ｄＢに設定することで、ＲＳＳＩ部１４の入力電力は－６０ｄＢｍとなる。よって、ＲＳＳＩ部１４のダイナミックレンジが同じ条件下では、図２５に示した場合と比べ、このような構成はより微小な電力検出ができる。
　逆に、アンテナ入力電力が最高の０ｄＢｍの場合、アンプ部１２のゲインを０ｄＢｍに設定することで、ＲＳＳＩ部１４の入力電力は０ｄＢｍとなる。よって、制御信号によりゲインが切替えられることにより、図２５と同様のダイナミックレンジを得ることができる。
　以上から、関連技術にかかる電力検出回路２は、アンテナ入力電力範囲に応じてアンプ部１２のゲインを切替えることで、高感度かつ広ダイナミックレンジで電力検出できる。しかし、ＲＳＳＩ部１３の入出力特性は－６０ｄＢｍ～０ｄＢｍで同一である。つまり、電力検出回路２は、－６０ｄＢのダイナミックレンジと微小電力検出時の高い分解能（例えば、－６０ｄＢｍ～－４０ｄＢｍの電力範囲に要求される分解能）を有する。ここから、電力検出回路２は、電力検出回路１と同様、ＡＤ変換器１５の所要分解能（ビット数）が高くなる問題を有している。
　ここで、本実施の形態２の電力検出回路２００における可変ＲＳＳＩ部１１４の入出力特性および後段のＡＤ変換器１１５の所要分解能を示したグラフを図１５に示す。図１５に示すように、本実施の形態２にかかる電力検出回路２００では、図１４に特性を示した電力検出回路２と異なり、検出電力範囲に応じて、異なる分解能で直線を分割して切替えることができる。電力検出回路２００は、大信号入力時には、可変アンプ部１１２のゲインを０ｄＢに設定するとともに、可変ＲＳＳＩ部１１４の入出力特性が－６０～０ｄＢｍで変化するように設定する。これは、アンテナ入力電力範囲では、－６０～０ｄＢｍでの変化に相当する。
　一方、電力検出回路２００は、微小信号電力入力時には、可変アンプ部１１２のゲインを２０ｄＢに設定するとともに、可変ＲＳＳＩ部１１４の入出力特性が－６０～－４０ｄＢｍで変化するように切替える。これは、アンテナ入力電力範囲では、－８０～－６０ｄＢｍでの変化に相当する。これにより、直線の傾き（１ｄＢあたりのＲＳＳＩ出力電圧）を大きくできる。このため、図１４に特性を示した電力検出回路２と比べて、ＡＤ変換器１１５の所要分解能を低減できる。このことにより、ＡＤ変換器１１５の面積や消費電力を削減することが可能となる。また、ＡＤ変換器１１５の線形性や雑音耐性を改善することもできる。
　発明の実施の形態３
　以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３は、実施の形態１、２と同様、本発明を電力検出回路に適用したものである。図１６に本実施の形態３にかかる電力検出回路３００の構成の一例を示す。
　図１６に示すように、電力検出回路３００は、アンテナ部１１１と、可変アンプ部２１２と、ミキサ部１１３と、可変ＲＳＳＩ部１１４と、ＡＤ変換器１１５と、ＤＳＰ（デジタル信号プロセッサ）部３１６とを有する。なお、図１６に示された符号のうち、図１２と同じ符号を付した構成は、図１２と同様の構成を示している。本実施の形態３にかかる電力検出回路３００が実施の形態２にかかる電力検出回路２００と異なるのは、電力検出回路３００が更にＤＳＰ部３１６を備える点である。よって、本実施の形態３では、その実施の形態２との相違箇所を重点的に説明し、その他の同様の箇所の説明は省略する。
　ＤＳＰ部３１６は、ＡＤ変換器１１５を経由して可変ＲＳＳＩ部１１４の出力するアナログ信号（電圧）により、可変ＲＳＳＩ部１１４が入力する入力信号の電力が検出範囲外（オーバーレンジ）となっているかを判定する。そして、ＤＳＰ部３１６は、その判定結果に応じて、制御信号ＣＮＴＬ１を生成する。なお、ＤＳＰ部３１６を判定部と称する。
　次に、本実施の形態３にかかる電力検出回路３００の動作と効果について図面を参照して詳細に説明する。
　図１７に、本実施の形態３にかかる電力検出回路３００の動作を示す第１のフローチャートを示す。図１７に示すように、まず、電力検出回路３００を実施の形態２で先述した高分解能、かつ微弱電力検出用の設定に初期化する（Ｓ３０１）。そして、電力検出回路３００が電力検出を実行（Ｓ３０２）した際に、ＤＳＰ部３１６はオーバーレンジであるかどうかを判断することにより、電力検出回路３００の次の動作を決定する（Ｓ３０３）。
　オーバーレンジでない場合（Ｓ３０３ＮＯ）は、電力検出回路３００の動作はそのまま終了する。逆にオーバーレンジである場合（Ｓ３０３ＹＥＳ）は、ＤＳＰ部３１６は、制御信号ＣＮＴＬ１により、電力検出回路３００の設定を先述した低分解能、大電力検出用の設定へ変更する（Ｓ３０４）。その後、電力検出回路３００は電力検出を実行（Ｓ３０５）して終了する。このようなフローを用いることで、入力電力に自動的に追従して電力検出回路３００の設定を切替えて電力検出できる。
　図１８は、本実施の形態３にかかる電力検出回路３００の動作を示す第２のフローチャートである。本フローチャートは、図１７の例とちょうど逆の動作を示す。
　図１８に示すように、まず、電力検出回路３００を低分解能、大電力検出用の設定に初期化する（Ｓ３１１）。そして、電力検出回路３００が電力検出を実行（Ｓ３１２）した際に、ＤＳＰ部３１６はアンダーレンジであるかどうかの判断をすることにより、電力検出回路３００の次の動作を決定する（Ｓ３１３）。
　アンダーレンジでない場合（Ｓ３１３ＮＯ）は、電力検出回路３００の動作はそのまま終了する。逆にアンダーレンジである場合（Ｓ３１３ＹＥＳ）は、ＤＳＰ部３１６は、制御信号ＣＮＴＬ１により、電力検出回路３００の設定を実施の形態２で先述した高分解能、微小電力検出用の設定へ変更する（Ｓ３１４）。その後、電力検出回路３００は電力検出を実行（Ｓ３１５）して終了する。このようなフローを用いることで、図１７と同じく入力電力に自動的に追従して電力検出回路の設定を切替えて電力検出できる。
　発明の実施の形態４
　以下、本発明を適用した具体的な実施の形態４について、図面を参照しながら詳細に説明する。この実施の形態４は、実施の形態１～３と同様、本発明を電力検出回路に適用したものである。図１９に本実施の形態４にかかる電力検出回路４００の構成の一例を示す。
　図１９に示すように、電力検出回路４００は、アンテナ部１１１と、可変アンプ部２１２と、ミキサ部１１３と、可変ＲＳＳＩ部１１４と、分解能可変型ＡＤ変換器４１５と、ＤＳＰ（デジタル信号プロセッサ）部３１６とを有する。なお、図１９に示された符号のうち、図１６と同じ符号を付した構成は、図１６と同様の構成を示している。本実施の形態４にかかる電力検出回路４００が実施の形態３にかかる電力検出回路３００と異なるのは、電力検出回路４００が分解能可変型ＡＤ変換器４１５を備える点である。よって、本実施の形態４では、その実施の形態３との相違箇所を重点的に説明し、その他の同様の箇所の説明は省略する。
　図２０に分解能可変型ＡＤ変換器４１５の第１の具体的な構成例を示す。図２０に示すように、分解能可変型ＡＤ変換器４１５は、サブＡＤ変換器４２１～４２３と、スイッチ回路ＳＷ４２１～ＳＷ４２３とを有する。サブＡＤ変換器４２１とスイッチ回路ＳＷ４２１とは分解能可変型ＡＤ変換器４１５の入力端子ＩＮと出力端子ＯＵＴとの間に直列接続され、第１の直列回路を構成している。サブＡＤ変換器４２２とスイッチ回路ＳＷ４２２とは分解能可変型ＡＤ変換器４１５の入力端子ＩＮと出力端子ＯＵＴとの間に直列接続され、第２の直列回路を構成している。サブＡＤ変換器４２３とスイッチ回路ＳＷ４２３とは分解能可変型ＡＤ変換器４１５の入力端子ＩＮと出力端子ＯＵＴとの間に直列接続され、第３の直列回路を構成している。また、第１～第３の直列回路は、分解能可変型ＡＤ変換器４１５の入力端子ＩＮと出力端子ＯＵＴとの間で並列接続されている。
　このとき、各サブＡＤ変換器４２１～４２３の変換ビット数がそれぞれ異なるものとする。そして、スイッチ回路ＳＷ４２１～ＳＷ４２３は、制御信号ＣＮＴＬ１に応じて、いずれか１つがオンとなり、他はオフとなる。このスイッチ回路の切り替えにより、分解能可変型ＡＤ変換器４１５の変換ビット数を切替えることができる。
　図２１に分解能可変型ＡＤ変換器４１５の第２の具体的な構成例を示す。図２１に示すように、分解能可変型ＡＤ変換器４１５は、サブＡＤ変換器４２１～４２３と、スイッチ回路ＳＷ４２１、ＳＷ４２２とを有する。
　サブＡＤ変換器４２１～４２３は、分解能可変型ＡＤ変換器４１５の入力端子ＩＮと出力端子ＯＵＴとの間に直列接続される。このとき、例えば、各サブＡＤ変換器の変換ビット数が４ビットだとすると、スイッチ回路ＳＷ４２１、ＳＷ４２２をオンとすれば、ＡＤ変換器の変換ビット数は１２ビットとなる。一方、スイッチ回路ＳＷ４２１、ＳＷ４２２を全てオフすれば、変換ビット数は４ビットとなる。このような構成は、パイプライン方式のＡＤ変換器に適している。
　本実施の形態４では、電力検出分解能に応じて、ＡＤ変換器のビット数も制御する。具体的には、図２２、図２３に示すように、高分解能検出時（図２２）には、ＡＤ変換器のビット数を増やすのに対して、低分解能検出時（図２３）にはＡＤ変換器のビット数を減らす。このように、ＡＤ変換器の分解能も制御することで、本実施の形態４にかかる電力検出回路４００は、実施の形態３にかかる電力検出回路３００に比べて、より低電力動作が可能となる。
　なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
　以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１０年６月２２日に出願された日本出願特願２０１０－１４１４３２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明は、入出力特性を可変するＲＳＳＩを用いた電力検出回路に適用される。
１００　電力検出回路
１１１　アンテナ部
１１２　アンプ部
１１３　ミキサ部
１１４　可変ＲＳＳＩ部
１１５　ＡＤ変換器１１５
１１６　発振回路
ＬＡＭＰ１２１～ＬＡＭＰ１２４　リミッティングアンプ
ＣＯＭ１２１～ＣＯＭ１２５　全波整流器
Ｒ１２１　抵抗
ＲＶ１２１　可変抵抗
ＭＮ１３１Ａ、ＭＮ１３１Ｂ　ＮＭＯＳトランジスタ
Ｒ１３１Ａ、Ｒ１３１Ｂ　抵抗
ＣＣ１３１Ａ、ＣＣ１３１Ｂ　定電流源
Ｒ１３２　抵抗
ＣＯＭＶ１２１～ＣＯＭＶ１２５　電流可変型の全波整流器
ＭＰ１４１～ＭＰ１４５　ＰＭＯＳトランジスタ
ＭＮ１４１～ＭＮ１４６　ＮＭＯＳトランジスタ
ＳＷ１４１、ＳＷ１４２　スイッチ
１５０　オフセット―ゲイン可変回路
１５１　ソースフォロワ回路
１５２　増幅回路
ＭＮ１５１　ＮＭＯＳトランジスタ
ＣＣ１５１　定電流源
ＯＰＡ１５２　オペアンプ
Ｒ１５２　抵抗
ＲＶ１５２　可変抵抗
２００　電力検出回路
２１２　可変アンプ部
ＡＭＰ２２１、ＡＭＰ２２２　サブ増幅器
ＳＷ２２１、ＳＷ２２２　スイッチ回路
３００　電力検出回路
３１６　ＤＳＰ（デジタル信号プロセッサ）部
４００　電力検出回路
４１５　分解能可変型ＡＤ変換器
４２１～４２３　サブＡＤ変換器
ＳＷ４２１～ＳＷ４２３　スイッチ回路
　（付記１）受信信号を増幅する増幅部と、前記増幅部で増幅した信号を中間信号に変換するミキサ部と、前記ミキサ部から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出部と、前記受信強度検出部のアナログ電圧信号をデジタル信号に変換するＡＤ変換器と、を有し、前記受信強度検出部は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とする電力検出回路。
　（付記２）前記受信強度検出部は、前記入力信号を入力する、直列接続される複数のリミッティングアンプと、前記入力信号もしくは前記複数のリミッティングアンプの増幅した信号に応じたそれぞれの電流を生成する複数の整流器と、前記複数の整流器が生成した電流の電流量に応じて前記アナログ電圧信号を生成する第１の抵抗と、を有する付記１に記載の電力検出回路。
　（付記３）前記リミッティングアンプは、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、増幅率を可変とする付記２に記載の電力検出回路。
　（付記４）前記複数のリミッティングアンプがそれぞれ前段、後段と差動接続されており、前記リミッティングアンプは、第１の電源端子と、当該リミッティングアンプの第１、第２の出力端子との間にそれぞれに接続される第１、第２の抵抗部と、当該リミッティングアンプの入力差動信号の一方をゲートに入力し、前記第１の出力端子と第１のノードとの間に接続される第１のトランジスタと、当該リミッティングアンプの入力差動信号の他方をゲートに入力し、前記第２の出力端子と第２のノードとの間に接続される第２のトランジスタと、前記第１、第２のノード間に接続される第３の抵抗部と、前記第１、第２のノードと、第２の電源端子との間にそれぞれ接続される出力定電流が実質的に等しい第１、第２の定電流源と、を有し、前記第１、第２の抵抗部の抵抗値、もしくは、前記第３の抵抗部の抵抗値が、前記制御信号に応じて可変である付記３に記載の電力検出回路。
　（付記５）前記第１の抵抗は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、抵抗値を可変とする付記２に記載の電力検出回路。
　（付記６）前記整流器は、前記入力信号もしくはリミッティングアンプの増幅した信号を基に生成する電流の電流値を、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、可変とする付記２に記載の電力検出回路。
　（付記７）前記整流器は、前記入力信号もしくはリミッティングアンプの増幅した信号に応じた整流電流を出力する整流部と、前記整流部の出力した整流電流に応じて、電流量が調整される複数の電流源と、を有し、前記制御信号に応じて、オン状態となる前記複数の電流源の数を制御し、当該整流器が生成する電流の電流値を可変とする付記６に記載の電力検出回路。
　（付記８）前記複数のリミッティングアンプがそれぞれ前段、後段と差動接続されており、前記整流器は、第１の電源端子と第１のノードとの間に接続され、ゲートが前記第１のノードに接続される第１のトランジスタと、前記第１のノードと第２のノードとの間に接続され、ゲートが当該整流器の第１の入力端子に接続される第２のトランジスタと、前記第１の電源端子と第３のノードとの間に接続され、ゲートが第３のノードに接続される第３のトランジスタと、前記第３のノードと前記第２のノードとの間に接続され、ゲートが当該整流器の第２の入力端子に接続される第４のトランジスタと、前記第３のノードと第４のノードとの間に接続され、ゲートが前記第１の入力端子に接続される第５のトランジスタと、前記第１のノードと前記第４のノードとの間に接続され、ゲートが前記第２の入力端子に接続される第６のトランジスタと、前記第２のノードと第２の電源端子との間に接続される第１の定電流源と、前記第４のノードと前記第２の電源端子との間に接続される第２の定電流源と、前記第１の電源端子と前記第３のノードとの間に接続され、ゲートが前記第１のノードに接続される第７のトランジスタと、前記第１の電源端子と当該整流器の出力端子との間に並列接続される複数の第８のトランジスタと、前記複数の第８のトランジスタのゲートと、前記第３のノードとの間に接続されるスイッチ回路と、を有し、前記スイッチ回路は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、前記第３のノードに接続される前記複数の第８のトランジスタのゲートの数を制御し、前記出力端子から出力される電流の電流値を可変とする付記６に記載の電力検出回路。
　（付記９）前記受信強度検出部は、前記複数の整流器と前記第１の抵抗とが接続される接続ノードと、前記アナログ電圧信号が出力される当該受信強度検出部の出力端子と、の間に接続される第１の可変増幅回路を有し、前記第１の可変増幅回路は、前記第１の抵抗が前記複数の整流器が生成した電流の電流量に応じて生成する第１の電圧を入力端子に入力し、前記アナログ電圧信号として前記出力端子に出力し、前記入力端子と前記出力端子との間に接続される、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて増幅率が制御されるオペアンプ、および、前記入力端子と前記出力端子との間に接続され、前記制御信号に応じて接続段数が制御されるソースフォロワ回路を備える付記２に記載の電力検出回路。
　（付記１０）前記増幅部は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて増幅率が制御される付記１～付記９のいずれか１項に記載の電力検出回路。
　（付記１１）前記増幅部は、前記制御信号により、前記入力信号の信号電力が所定の値より小さい場合に、増幅率を増加させ、前記入力信号の信号電力が所定の値より大きい場合に、増幅率を減少させる付記１０に記載の電力検出回路。
　（付記１２）前記増幅部は、前記入力信号を入力する第１、第２の増幅回路と、前記第１の増幅回路と直列接続される第１のスイッチと、前記第２の増幅回路と直列接続される第２のスイッチと、を有し、前記第１、第２のスイッチは、前記制御信号に応じて一方がオン状態のとき他方がオフ状態となる付記１１に記載の電力検出回路。
　（付記１３）前記受信強度検出部の出力アナログ電圧により、前記受信強度検出部の検出範囲外に前記入力信号電力が存在することを判定することで、前記制御信号を生成する判定部を有する付記１０～付記１２のいずれか１項に記載の電力検出回路。
　（付記１４）前記判定部は、前記ＡＤ変換器が出力するデジタル信号をデジタル処理することで、前記制御信号を生成するＤＳＰである付記１３に記載の電力検出回路。
　（付記１５）前記ＡＤ変換器は、前記受信強度検出部の前記入力信号の信号電力の検出分解能が所定の値より大きい場合に出力するデジタル信号のビット数を、前記受信強度検出部の前記入力信号の信号電力の検出分解能が前記所定の値より小さい場合に出力するデジタル信号のビット数よりも増加させる付記１０～付記１４のいずれか１項に記載の電力検出回路。

Claims (10)

  1. 　受信信号を増幅する増幅手段と、
    　前記増幅手段で増幅した信号を中間信号に変換するミキサ手段と、
    　前記ミキサ手段から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出手段と、
    　前記受信強度検出手段のアナログ電圧信号をデジタル信号に変換するＡＤ変換器と、を有し、
    　前記受信強度検出手段は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とする
    電力検出回路。
  2. 　前記受信強度検出手段は、
    　　前記入力信号を入力する、直列接続される複数のリミッティングアンプと、
    　　前記入力信号もしくは前記複数のリミッティングアンプの増幅した信号に応じたそれぞれの電流を生成する複数の整流器と、
    　　前記複数の整流器が生成した電流の電流量に応じて前記アナログ電圧信号を生成する第１の抵抗と、を有する
    請求項１に記載の電力検出回路。
  3. 　前記リミッティングアンプは、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、増幅率を可変とする
    請求項２に記載の電力検出回路。
  4. 　前記第１の抵抗は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、抵抗値を可変とする
    請求項２に記載の電力検出回路。
  5. 　前記整流器は、前記入力信号もしくはリミッティングアンプの増幅した信号を基に生成する電流の電流値を、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、可変とする
    請求項２に記載の電力検出回路。
  6. 　前記整流器は、
    　　前記入力信号もしくはリミッティングアンプの増幅した信号に応じた整流電流を出力する整流手段と、
    　　前記整流手段の出力した整流電流に応じて、電流量が調整される複数の電流源と、を有し、
    　前記制御信号に応じて、オン状態となる前記複数の電流源の数を制御し、当該整流器が生成する電流の電流値を可変とする
    請求項５に記載の電力検出回路。
  7. 　前記受信強度検出手段は、
    　前記複数の整流器と前記第１の抵抗とが接続される接続ノードと、前記アナログ電圧信号が出力される当該受信強度検出手段の出力端子と、の間に接続される第１の可変増幅回路を有し、
    　前記第１の可変増幅回路は、
    　　前記第１の抵抗が前記複数の整流器が生成した電流の電流量に応じて生成する第１の電圧を入力端子に入力し、前記アナログ電圧信号として前記出力端子に出力し、
    　　前記入力端子と前記出力端子との間に接続される、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて増幅率が制御されるオペアンプ、および、前記入力端子と前記出力端子との間に接続され、前記制御信号に応じて接続段数が制御されるソースフォロワ回路を備える
    請求項２に記載の電力検出回路。
  8. 　前記増幅手段は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて増幅率が制御される
    請求項１～請求項７のいずれか１項に記載の電力検出回路。
  9. 　前記受信強度検出手段の出力アナログ電圧により、前記受信強度検出手段の検出範囲外に前記入力信号電力が存在することを判定することで、前記制御信号を生成する判定手段を有する
    請求項８に記載の電力検出回路。
  10. 　前記ＡＤ変換器は、前記受信強度検出手段の前記入力信号の信号電力の検出分解能が所定の値より大きい場合に出力するデジタル信号のビット数を、前記受信強度検出手段の前記入力信号の信号電力の検出分解能が前記所定の値より小さい場合に出力するデジタル信号のビット数よりも増加させる
    請求項８もしくは請求項９に記載の電力検出回路。
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