WO2011102135A1 - 半導体装置の製造方法及び製造装置 - Google Patents

半導体装置の製造方法及び製造装置 Download PDF

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    • H10P76/4088—Processes for improving the resolution of the masks

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a manufacturing apparatus.
  • a fine circuit pattern is formed by a photolithography technique using a photoresist.
  • SWT side wall transfer
  • DP double patterning
  • a technique in which a photoresist pattern formed first is transferred to a hard mask, and the hard mask and the resist mask are used.
  • the pattern is once transferred to the hard mask in this way, formation of the hard mask layer, etching of the hard mask layer, and the like are required, which increases the number of processes.
  • the photoresist pattern is frozen (insolubilized), and then the second photoresist pattern is formed (photoresist application, exposure, development).
  • a technique is known in which etching is performed using the double photoresist pattern as a mask after performing the lithography process twice (see, for example, Patent Document 1).
  • a V-LINE is formed by the first exposure in the first step, and then V-LINE is formed in the second step.
  • the orthogonal pattern obtained by forming the orthogonal H-LINE in the second exposure is transferred to the hard mask once, and the target pattern is formed in the third step to form holes at the target location.
  • the fine random holes were obtained on the substrate for the first time after transferring to the hard mask.
  • the present invention has been made in response to the above-described circumstances, and provides a method and apparatus for manufacturing a semiconductor device that eliminates the first step of transferring to a hard mask and improves production efficiency. It is what.
  • One embodiment of a method for manufacturing a semiconductor device includes a step of forming a mask layer on an etching target layer formed on a substrate and etching the etching target layer using the mask layer as a mask.
  • a semiconductor includes a step of forming a mask layer on an etching target layer formed on a substrate and etching the etching target layer using the mask layer as a mask.
  • a method for manufacturing an apparatus comprising: forming a first photoresist layer on the substrate, exposing and developing the first photoresist pattern to form a first photoresist pattern; and insolubilizing the first photoresist pattern.
  • 1 insolubilization step forming a second photoresist layer on the first photoresist pattern, exposing and developing to form a second photoresist pattern intersecting with the first photoresist pattern A forming step, a second insolubilizing step for insolubilizing the second photoresist pattern, the first photoresist pattern and the second photoresist pattern.
  • On the O DOO resist pattern forming a third photoresist layer, exposed and developed, and a third pattern formation step of forming a third photoresist pattern, by and forming the mask layer.
  • a step of transferring a first parallel pattern to a photoresist applied on a substrate, and a direction orthogonal to the first parallel pattern to the photoresist A step of transferring a second parallel pattern to be transferred, and a step of transferring a pattern corresponding to a hole of a third predetermined random pattern to the photoresist.
  • a step of transferring a first parallel pattern to a photoresist applied on a substrate and a step parallel to the first parallel pattern to the photoresist.
  • a step of transferring a pattern corresponding to a hole of a third predetermined random pattern to the photoresist is provided.
  • the manufacturing method and manufacturing apparatus of a semiconductor device which can reduce the number of processes compared with the past, can form a fine pattern efficiently, and can improve production efficiency can be provided. .
  • FIG. 2 is a flowchart showing a process of a manufacturing method of the semiconductor device of FIG.
  • the top view which shows the structure of the manufacturing apparatus of the semiconductor device which concerns on one Embodiment of this invention.
  • FIG. 4 is a rear view showing the configuration of the semiconductor device manufacturing apparatus of FIG. 3.
  • FIG. 1 schematically shows an enlarged part of a semiconductor wafer as a substrate according to an embodiment of the present invention, and shows steps of a method for manufacturing a semiconductor device according to the embodiment.
  • FIG. 2 is a flowchart showing the steps of the semiconductor device manufacturing method according to the embodiment.
  • an insulating film (for example, a TEOS film) 101, a hard mask 102, and an antireflection film 103 are formed in this order on the semiconductor wafer 100 from the lower side.
  • a photoresist is applied on the antireflection film 103, and exposure and development are performed to form a first photoresist pattern 104 having a line-and-space shape (step 201 in FIG. 2).
  • the shape of the 1st photoresist pattern 104 seen from the upper surface is typically shown in the upper part of FIG.
  • the line width of the first photoresist pattern 104 is, for example, about 40 nm to 50 nm, and the pitch is, for example, about 80 nm to 100 nm (half pitch is, for example, about 40 nm to 50 nm).
  • the formation of can be performed, for example, by ArF immersion exposure.
  • a first insolubilization process (first freezing process) is performed to insolubilize the first photoresist pattern 104 to form an insolubilized layer 104a (step 202 in FIG. 2).
  • This first insolubilization treatment can be performed, for example, by chemical freezing.
  • a second photoresist 105 is applied on the first photoresist pattern 104 (step 203 in FIG. 2).
  • a second photoresist pattern 106 having a line-and-space shape (step 204 in FIG. 2).
  • the first photoresist pattern 104 and the second photoresist pattern 106 are formed so as to intersect at right angles.
  • a second insolubilization process (second freezing process) is performed to insolubilize the second photoresist pattern 106 to form an insolubilized layer 106a (step 205 in FIG. 2).
  • This second insolubilization treatment can be performed by chemical freezing, for example.
  • a third photoresist 107 is applied on the first photoresist pattern 104 and the second photoresist pattern 106 (step 206 in FIG. 2).
  • the third photoresist pattern 108 is a random pattern, and is based on the first photoresist pattern 104 and the second photoresist pattern 106.
  • the pattern is formed at a wide pitch.
  • a mask having a pattern in which contact holes arranged at a narrow pitch and holes having a random shape formed at a pitch wider than these contact holes can be formed.
  • the lower antireflection film 103 and the hard mask 102 are etched, and further, the insulating film (eg, TEOS film) 101 is etched to form holes in the insulating film (eg, TEOS film) 101.
  • a pattern is temporarily transferred to a hard mask in the middle, and a photoresist mask is not formed again on the hard mask, but a mask made of a three-layer photoresist pattern is used.
  • the contact holes are closely arranged with a line width of about 40 to 50 nm and a pitch of about 80 to 100 nm (half pitch is about 40 to 50 nm), and a pitch of about 160 to 200 nm wider than these contact holes.
  • the dimensional pattern can be transferred at a time. Therefore, the number of steps can be reduced as compared with the conventional case, and a fine pattern can be efficiently formed, and the production efficiency can be improved.
  • the first photoresist pattern 104 has a line-and-space shape with a pitch of about 80 to 100 nm
  • the second photoresist pattern 106 has a line-and-space shape orthogonal to this with the same pitch as the first photoresist pattern. Therefore, it is possible to form closely aligned contact holes with a pitch of about 80 to 100 nm without requiring fine alignment. Thereafter, only a predetermined contact hole among the closely aligned contact holes can be left by a third photoresist pattern having a pitch of about 160 to 200 nm wider than the first photoresist pattern and the second photoresist pattern. Therefore, it is not necessary to use the minimum resolution for all patterns, and a contact hole having a predetermined shape can be formed by three simple exposures of a pattern having a minimum pitch of 2 times and a pattern having a pitch wider than that.
  • the first photoresist pattern is a pattern in which holes are aligned.
  • the second photoresist pattern having a pattern in which holes are arranged between these holes precise alignment is required, and the possibility that the positions of the holes are shifted increases.
  • the first photoresist pattern 104 and the second photoresist pattern 106 have orthogonal line-and-space shapes with the same pitch, but these pitches may not be equal and the patterns are orthogonal. Not necessary.
  • a closely aligned hole-shaped pattern can be used in the step of forming a closely aligned hole pattern. In this case, not the method of crossing the line-and-space pattern as in the present embodiment, but a hole-shaped photoresist pattern that is closely aligned is formed by one exposure and development, and then the present embodiment A random hole pattern can be formed by the same procedure as in FIG.
  • FIG. 3 to 5 schematically show the configuration of a resist coating / development processing system as a semiconductor device manufacturing apparatus according to this embodiment.
  • FIG. 3 is a plan view
  • FIG. 4 is a front view
  • FIG. It is a rear view.
  • the resist coating / development processing system 100 transfers a semiconductor wafer W between a cassette station 111, a processing station 112 having a plurality of processing units, and an exposure apparatus 114 and a processing station 112 provided adjacent to the processing station 112. And an interface station 113 for delivery.
  • a wafer cassette (CR) in which a plurality of semiconductor wafers W to be processed in the resist coating / development processing system 100 is horizontally stored is carried from another system.
  • the wafer cassette (CR) containing the semiconductor wafer W that has been processed in the resist coating / development processing system 100 is unloaded from the cassette station 111 to another system.
  • the cassette station 111 carries the semiconductor wafer W between the wafer cassette (CR) and the processing station 112.
  • a cassette mounting table 120 extending along the X direction is provided at the inlet side end (Y direction end in FIG. 3) of the cassette station 111.
  • a plurality of (five in FIG. 3) positioning projections 120a are arranged in a line along the X direction on the cassette mounting table 120, and the wafer cassette (CR) faces the wafer loading / unloading port toward the processing station 112 side.
  • the lever is placed at the position of the protrusion 120a.
  • a wafer transfer mechanism 121 is provided so as to be positioned between the cassette mounting table 120 and the processing station 112.
  • the wafer transfer mechanism 121 includes a wafer transfer pick 121a that can move in the cassette arrangement direction (X direction) and the arrangement direction (Z direction) of the semiconductor wafers W in the wafer cassette (CR).
  • the pick 121a is rotatable in the ⁇ direction shown in FIG. Thereby, the wafer transfer pick 121a can access any wafer cassette (CR), and is provided with a transition unit (TRS-G 3) provided in a third processing unit group G 3 of the processing station 112 described later. ) Can be accessed.
  • TRS-G 3 transition unit
  • the processing station 112 the system front side, in order from the cassette station 111 side, the first processing unit group G 1 and the second processing unit group G 2 is arranged. Further, a third processing unit group G 3 , a fourth processing unit group G 4 and a fifth processing unit group G 5 are arranged on the system rear side in order from the cassette station 111 side.
  • the first main transfer section A 1 is disposed between the third processing unit group G 3 and the fourth processing unit group G 4, and the fourth processing unit group G 4 and the fifth processing unit group G 5 the second main transfer section a 2 is disposed between.
  • the first main rear side of the transport unit A 1 sixth processing unit group G 6 is provided, on the back side of the second main transfer section A 2 is disposed seventh processing unit group G 7 Yes.
  • the first processing unit group G 1 includes five spinner type processing units as liquid supply units that perform predetermined processing by placing a semiconductor wafer W on a spin chuck in a cup, For example, three photoresist coating units (COT) and two coating units (BARC) for forming an antireflection film for preventing reflection of light during exposure are arranged in a total of five stages.
  • COT photoresist coating units
  • BARC coating units
  • 5 spinner-type processing units for example, chemical freezing unit for implementing a chemical freezing as insolubilization process described above (CHF) and four developing units (DEV) are five stages Are arranged to overlap each other.
  • the third processing unit group G 3 includes, from below, a temperature control unit (TCP), a transfer unit for the semiconductor wafer W between the cassette station 111 and the first main transfer unit A 1. Transition unit (TRS-G 3 ), a spare space V in which a desired oven-type processing unit and the like can be provided, and three high-precision temperature control units that heat-treat the semiconductor wafer W under accurate temperature control ( CPL-G 3 ) and four high-temperature heat treatment units (BAKE) for performing predetermined heat treatment on the semiconductor wafer W are arranged in a total of 10 stages.
  • TCP temperature control unit
  • TRS-G 3 transition unit
  • CPL-G 3 three high-precision temperature control units that heat-treat the semiconductor wafer W under accurate temperature control
  • BAKE high-temperature heat treatment units
  • the fourth processing unit group G 4 includes, from below, a high-precision temperature control unit (CPL-G 4 ), four pre-baking units (PAB) that heat-treat the semiconductor wafer W after resist coating, and development processing.
  • CPL-G 4 high-precision temperature control unit
  • PAB pre-baking units
  • POST post bake units
  • the fifth processing unit group G 5 includes four high-precision temperature control units (CPL-G 5 ) and six post-exposure baking units that heat-treat the semiconductor wafer W after exposure and before development, from the bottom. (PEB) are arranged in a total of 10 stages.
  • the high temperature heat treatment units (BAKE), pre-bake units (PAB), post-bake units (POST), and post-exposure bake units (PEB) provided in the third to fifth processing unit groups G 3 to G 5 are, for example, all It has the same structure and constitutes a heat treatment unit.
  • the number of stacked stages and the arrangement of units of the third to fifth processing unit groups G 3 to G 5 are not limited to those shown in the figure, and can be arbitrarily set.
  • the seventh processing unit group G 7 includes, from below, a film thickness measuring device (FTI) that measures the resist film thickness and a peripheral exposure device (WEE) that selectively exposes only the edge portion of the semiconductor wafer W. It is arranged on the steps.
  • FTI film thickness measuring device
  • WEE peripheral exposure device
  • the first main transfer section A 1 is provided first main wafer transfer device 116, the first main wafer transfer device 116, the first processing unit group G 1, the third processing unit group Each unit included in G 3 , the fourth processing unit group G 4 and the sixth processing unit group G 6 can be selectively accessed.
  • the second main transfer section A 2 is provided a second main wafer transfer device 117, the second main wafer transfer device 117, the second processing unit group G 2, the fourth processing unit group G 4, the fifth processing unit
  • Each unit provided in the group G 5 and the seventh processing unit group G 7 can be selectively accessed.
  • the semiconductor wafer W is held on these arms and is transported in each of the X direction, the Y direction, the Z direction, and the ⁇ direction.
  • a liquid temperature adjusting pump 124 and a duct 128 are provided between the first processing unit group G 1 and the cassette station 111, and between the second processing unit group G 2 and the interface station 113.
  • a liquid temperature adjusting pump 125 and a duct 129 are provided. Liquid temperature adjusting pump 124 and 125, and supplies a predetermined processing liquid first processing unit group G 1 respectively to the second processing unit group G 2.
  • the ducts 128 and 129 are for supplying clean air from an air conditioner (not shown) provided outside the resist coating / development processing system 100 to the inside of each of the processing unit groups G 1 to G 5 .
  • the first processing unit group G 1 to the seventh processing unit group G 7 can be removed for maintenance, and the panel on the back side of the processing station 112 can be removed or opened / closed. Further, as shown in FIG. 4, the first processing unit group G 1 of the lower second processing unit group G 2, the first processing unit group G 1 and a predetermined process liquid to the second processing unit group G 2 Supplying chemical units (CHM) 126 and 127 are provided.
  • CHM chemical units
  • Interface station 113 includes a first interface station 113a of the processing station 112 side, and is composed of a second interface station 113b of the exposure apparatus 114 side, the first interface station 113a opening in the fifth processing unit group G 5
  • a first wafer transfer body 162 is disposed so as to face the part, and a second wafer transfer body 163 movable in the X direction is disposed at the second interface station 113b.
  • in buffer cassette for temporarily accommodating the semiconductor wafer W to be (INBR) eighth processing unit group G 8 to the edge exposure unit (WEE) is constituted by stacking is disposed.
  • the in buffer cassette (INBR) and the out buffer cassette (OUTBR) can accommodate a plurality of, for example, 25 semiconductor wafers W.
  • a two-stage high-precision temperature control unit (CPL-G 9 ), a transition unit (TRS-G 9 ), and ninth processing unit group G 9 is arranged which is configured by stacking.
  • the first wafer transfer body 162 has a wafer fork 162a that can move in the Z direction and rotate in the ⁇ direction, and that can advance and retreat in the XY plane. .
  • the fork 162a can selectively access each of the fifth processing unit group G 5 , the eighth processing unit group G 8 , and the ninth processing unit group G 9 .
  • the semiconductor wafer W can be transferred.
  • the second wafer transfer body 163 has a fork 163a for wafer transfer that can move in the X and Z directions, can rotate in the ⁇ direction, and can advance and retreat in the XY plane.
  • the fork 163a includes units of the ninth processing unit group G 9, being selectively accessible against incoming stage 114a and outgoing stage 114b of the exposure apparatus 114, the transfer of the semiconductor wafers W between these portions Can be done.
  • the central control unit 119 includes a process controller including a CPU that controls each unit of the resist coating / development processing system 100 and each component such as each transport mechanism, a user interface including a keyboard and a display, a control program, A storage unit storing recipes, various databases, and the like.
  • the first to third resist pattern forming steps described above are performed as follows.
  • the semiconductor wafer W before processing from the wafer cassette (CR) is taken out by the wafer transfer mechanism 121 one by one, the semiconductor wafer W to the processing station 112 of the processing unit group G 3 in placed transit unit (TRS-G 3 ).
  • the baking process in the high temperature heat treatment unit (BAKE) is performed.
  • an adhesion process may be performed by the adhesion unit (AD).
  • the semiconductor wafer W is transferred to the resist coating unit (COT) belonging to the first processing unit group G 1 , and photo A resist coating process is performed.
  • COT resist coating unit
  • the semiconductor wafer W is transferred into the exposure apparatus 114 by the second wafer transfer body 163.
  • the semiconductor wafer W that has been subjected to the exposure process by the exposure apparatus 114 is carried into the transition unit (TRS-G 9 ) by the second wafer transfer body 163. Thereafter, the semiconductor the wafer W, post-exposure baking treatment by post-exposure baking unit (PEB) which belongs to the fifth processing unit group G 5, the developing process by the developing unit (DEV) belonging to the second processing unit group G 2, post-baking Temperature control processing such as post-baking processing by the unit (POST) is performed.
  • PEB post-exposure baking treatment by post-exposure baking unit
  • DEV developing process by the developing unit (DEV) belonging to the second processing unit group G 2
  • post-baking Temperature control processing such as post-baking processing by the unit (POST) is performed.
  • the first photoresist pattern is patterned by the above procedure. Then, to convey the semiconductor wafer W in the chemical freezing unit (CHF) belonging to the second processing unit group G 2, it performs the insolubilization treatment here.
  • CHF chemical freezing unit
  • a second photoresist pattern is formed by repeating steps from the photoresist coating process by the resist coating unit (COT) to the insolubilization process by the chemical freezing unit (CHF). Further, a third photoresist pattern is formed by repeating the steps from the photoresist coating process by the resist coating unit (COT) to the temperature control process such as the post baking process by the post bake unit (POST). Etching is performed using these first to third photoresist patterns as a mask.
  • the present invention can be used in the field of manufacturing semiconductor devices. Therefore, it has industrial applicability.
  • DESCRIPTION OF SYMBOLS 100 ... Semiconductor wafer, 101 ... Insulating film (TEOS film), 102 ... Hard mask, 103 ... Antireflection film (BARC), 104 ... First photoresist pattern, 104a ... Insolubilized layer, 105 ... First 2 photoresist, 106... Second photoresist pattern, 106 a... Insolubilized layer, 107... Third photoresist, 108.
  • TEOS film Insulating film
  • BARC Antireflection film

Landscapes

  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

　基板に第１フォトレジスト層を形成し、露光、現像して第１フォトレジストパターンを形成する工程と、第１フォトレジストパターンを不溶化する工程と、第１フォトレジストパターンの上に、第１フォトレジスト層を形成し、露光、現像して、第１フォトレジストパターンと交差する第２フォトレジストパターンを形成する工程と、第２フォトレジストパターンを不溶化する工程と、第１フォトレジストパターン及び第２フォトレジストパターンの上に、第３フォトレジスト層を形成し、露光、現像して、第３フォトレジストパターンを形成する工程と、によってマスク層を形成する。

Description

半導体装置の製造方法及び製造装置
　本発明は、半導体装置の製造方法及び製造装置に関する。
　従来から、半導体装置の製造工程では、フォトレジストを用いたフォトリソグラフィー技術により、微細な回路パターンの形成が行われている。また、回路パターンのさらなる微細化を行うために、サイドウォールトランスファー（ＳＷＴ（ｓｉｄｅ　ｗａｌｌ　ｔｒａｎｓｆｅｒ））プロセスや、その他のダブルパターニング（ＤＰ）プロセス等が検討されている。
　上記のようなフォトリソグラフィーにおける微細化技術では、初めに形成したフォトレジストのパターンをハードマスクに転写し、ハードマスクとレジストマスクを用いる技術が知られている。しかしながら、このように一旦パターンをハードマスクに転写する場合、ハードマスク層の形成及びハードマスク層のエッチング等が必要となり、工程数が増えるという問題がある。
　このため、第１回目のフォトレジストパターンを形成した後にフォトレジストパターンのフリージング（不溶化処理）を行い、この後、第２回目のフォトレジストパターンの形成（フォトレジスの塗布、露光、現像）を行い、２回のリソグラフィー工程を行った後、この２重のフォトレジストパターンをマスクとして用いてエッチングを行う技術が知られている（例えば、特許文献１参照。）。
特開２００８－３０６１４３公報
　従来の半導体製造工程においては、基板上の目的の場所に微細なホールを形成しようとすると、第一のステップでV-LINEを第一回目の露光により形成し、第二ステップでV-LINEに直交するH-LINEを第二回目の露光で形成して得られた直交パターンを一度ハードマスクに転写し、第三ステップで目的とする場所にホールを形成する目的のパターンを形成して、これをハードマスクに転写して初めて基板上に微細なランダムホールが得られた。
　これは、第二ステップで微細なランダムホールの場所に目的のパターンを形成したレジストパターンを使用することが出来ないことが三つのステップを要する原因であった。
　本発明は、上記の事情に対処してなされたもので、最初のハードマスクへの転写のステップを無くして、生産効率を向上させることを目的とする半導体装置の製造方法及び製造装置を提供しようとするものである。
　本発明の半導体装置の製造方法の一態様は、基板上に形成された被エッチング層の上部にマスク層を形成し、当該マスク層をマスクとして前記被エッチング層のエッチングを行う工程を有する半導体装置の製造方法であって、前記基板に第１フォトレジスト層を形成する第１フォトレジスト層形成工程と、前記第１フォトレジスト層に、第１のピッチで整列したホール形状の第１フォトレジストパターンを形成する第１フォトレジストパターン形成工程と、前記第１フォトレジストパターンを不溶化する不溶化工程と、前記第１フォトレジストパターンの上に、第２フォトレジスト層を形成する第２フォトレジスト層形成工程と、前記第２フォトレジスト層に、前記第１のピッチより広い第２のピッチのパターンを形成する第２フォトレジストパターン形成工程と、によって前記マスク層を形成することを特徴とする。
　本発明の半導体装置の製造方法の他の態様は、基板上に形成された被エッチング層の上部にマスク層を形成し、当該マスク層をマスクとして前記被エッチング層のエッチングを行う工程を有する半導体装置の製造方法であって、前記基板に第１フォトレジスト層を形成し、露光、現像して第１フォトレジストパターンを形成する第１パターン形成工程と、前記第１フォトレジストパターンを不溶化する第１不溶化工程と、前記第１フォトレジストパターンの上に、第２フォトレジスト層を形成し、露光、現像して、前記第１フォトレジストパターンと交差する第２フォトレジストパターンを形成する第２パターン形成工程と、前記第２フォトレジストパターンを不溶化する第２不溶化工程と、前記第１フォトレジストパターン及び前記第２フォトレジストパターンの上に、第３フォトレジスト層を形成し、露光、現像して、第３フォトレジストパターンを形成する第３パターン形成工程と、によって前記マスク層を形成することを特徴とする。
　本発明の半導体装置の製造方法の他の態様は、基板上に塗布されたフォトレジストに、第１の平行したパターンを転写する工程と、前記フォトレジストに、前記第１の平行したパターンと直交する第２の平行したパターンを転写する工程と、前記フォトレジストに、第３の予め定められたランダムパターンのホールに対応したパターンを転写する工程とを備えたことを特徴とする。
　本発明の半導体装置の製造方法の他の態様は、基板上に塗布したフォトレジストに第１の平行したパターンを転写する工程と、前記フォトレジストに、前記第１の平行したパターンに平行した第２のパターンを転写する工程と、前記フォトレジストに、第３の予め定められたランダムパターンのホールに対応したパターンを転写する工程とを備えたことを特徴とする。
　本発明によれば、従来に比べて工程数を削減して効率良く微細化パターンを形成することができ、生産効率を向上させることのできる半導体装置の製造方法及び製造装置を提供することができる。
本発明の半導体装置の製造方法の一実施形態の工程を説明するための図。 図１の半導体装置の製造方法の工程を示すフローチャート。 本発明の一実施形態に係る半導体装置の製造装置の構成を示す平面図。 図３の半導体装置の製造装置の構成を示す正面図。 図３の半導体装置の製造装置の構成を示す背面図。
　以下、本発明の詳細を、図面を参照して実施形態について説明する。
　図１は、本発明の一実施形態に係る基板としての半導体ウエハの一部を拡大して模式的に示し、一実施形態にかかる半導体装置の製造方法の工程を示すものである。また、図２は、一実施形態にかかる半導体装置の製造方法の工程を示すフローチャートである。
　図１（ａ）に示すように、半導体ウエハ１００の上には、絶縁膜（例えば、ＴＥＯＳ膜）１０１、ハードマスク１０２、反射防止膜１０３が下側からこの順で形成されている。そして、本実施形態では、まずこの反射防止膜１０３上にフォトレジストを塗布し、露光、現像を行ってラインアンドスペース形状の第１フォトレジストパターン１０４を形成する（図２の工程２０１）。なお、図１（ａ）の上部に、上面から見た第１フォトレジストパターン１０４の形状を模式的に示す。この第１フォトレジストパターン１０４の線幅は、例えば、４０ｎｍ～５０ｎｍ程度、ピッチは、例えば、８０ｎｍ～１００ｎｍ程度（ハーフピッチが例えば４０ｎｍ～５０ｎｍ程度）であり、このような第１フォトレジストパターン１０４の形成は、例えばＡｒＦ液浸露光等によって行うことができる。
　次に、図１（ｂ）に示すように、第１フォトレジストパターン１０４を不溶化して不溶化層１０４ａを形成する第１不溶化処理（第１フリージング処理）を行う（図２の工程２０２）。この第１不溶化処理は、例えば、ケミカルフリージング等によって行うことができる。
　次に、図１（ｃ）に示すように、第１フォトレジストパターン１０４の上に、第２フォトレジスト１０５を塗布する（図２の工程２０３）。
　次に、図１（ｄ）に示すように、露光、現像を行ってラインアンドスペース形状の第２フォトレジストパターン１０６を形成する（図２の工程２０４）。なお、図１（ｄ）の上部に示すように、上面から見た場合、第１フォトレジストパターン１０４と第２フォトレジストパターン１０６とは、直交するように交差して形成されている。
　次に、図１（ｅ）に示すように、第２フォトレジストパターン１０６を不溶化して不溶化層１０６ａを形成する第２不溶化処理（第２フリージング処理）を行う（図２の工程２０５）。この第２不溶化処理は、例えば、ケミカルフリージング等によって行うことができる。
　次に、図１（ｆ）に示すように、第１フォトレジストパターン１０４及び第２フォトレジストパターン１０６の上に、第３フォトレジスト１０７を塗布する（図２の工程２０６）。
　次に、図１（ｇ）に示すように、露光、現像を行って第３フォトレジストパターン１０８を形成する（図２の工程２０７）。なお、図１（ｇ）の上部に示すように、上面から見た場合、第３フォトレジストパターン１０８は、ランダムなパターンとなっており、第１フォトレジストパターン１０４及び第２フォトレジストパターン１０６より広いピッチでパターンが形成された状態となっている。
　以上の工程により、狭ピッチで整列されたコンタクトホールと、これらのコンタクトホールより広いピッチで形成されたランダムな形状のホールが混在するパターンのマスクを形成することができる。そして、このマスクを用いて、下層の反射防止膜１０３、ハードマスク１０２をエッチングし、さらに、絶縁膜（例えば、ＴＥＯＳ膜）１０１をエッチングして、絶縁膜（例えば、ＴＥＯＳ膜）１０１にホールを形成する。
　上記のように、本実施形態では、途中で一旦パターンをハードマスクに転写し、このハードマスク上に再度フォトレジストのマスクを形成するのではなく、３層のフォトレジストパターンからなるマスクを用いて、線幅が40～50nm程度、ピッチが80～100nm程度（ハーフピッチが40～50nm程度）の密に整列したコンタクトホールと、これらのコンタクトホールより広い160～200nm程度のピッチで形成された２次元パターンの転写を一度に行うことができる。したがって、従来に比べて工程数を削減して効率良く微細化パターンを形成することができ、生産効率の向上を図ることができる。
　さらに、第１フォトレジストパターン１０４は80～100nm程度のピッチのラインアンドスペース形状であり、第２フォトレジストパターン１０６は第１フォトレジストパターンと同等のピッチのこれと直交するラインアンドスペース形状であるため、微細な位置合わせを必要とすることなく、80～100nm程度のピッチで密に整列されたコンタクトホールを形成することができる。その後、第１フォトレジストパターンおよび第２フォトレジストパターンよりも広い160～200nm程度のピッチの第３フォトレジストパターンにより、密に整列したコンタクトホールのうち所定のコンタクトホールのみを残すことができ、これにより、全てのパターンに最小の解像度を用いる必要なく、２回の最小ピッチのパターンとそれよりも広いピッチのパターンの３回の簡易な露光で所定形状のコンタクトホールを形成することができる。
　すなわち、80～100nm程度のピッチで密に整列されたコンタクトホールを作成するためにはパターンを何回かに分割する必要があるが、例えば、第１フォトレジストパターンをホールが整列されたパターンとし、これらのホールの間に、ホールが整列されたパターンの第２フォトレジストパターンを露光する際には、精密な位置合わせが必要となり、ホールの位置がずれる可能性が高くなる。
　一方、本実施形態のようにラインアンドスペース形状のパターンを直交させてホールを形成する場合は、そのような精密な位置合わせを行うことなく密なピッチで整列されたコンタクトホールを形成することができる。本実施形態のように、第１フォトレジストパターンのピッチよりも第３フォトレジストパターンのピッチを大きく広くすることで、精密な位置合わせをしなくとも、両方のパターンを重ねることにより第１フォトレジストパターンの中から第３フォトレジストパターンと重なったコンタクトホールだけを選択的に形成するという技術が達成できる発明である。
　また、本実施形態では第１フォトレジストパターン１０４および第２フォトレジストパターン１０６は同等のピッチの直交するラインアンドスペース形状を使用したが、これらのピッチは同等でなくともよく、パターンは直交していなくともよい。さらに、密に整列したホールパターンを形成する工程において、密に整列したホール形状のパターンを使用することもできる。その場合は、本実施形態のようにラインアンドスペース形状のパターンを交差させる方法ではなく、１回の露光、現像により密に整列したホール形状のフォトレジストパターンを形成し、その後は、本実施形態と同様の手順によってランダムなホールパターンを形成することができる。
　次に、上述した半導体装置の製造方法を実施する半導体装置の製造装置の実施形態について説明する。
　図３～５は、本実施形態に係る半導体装置の製造装置としてのレジスト塗布・現像処理システムの構成を模式的に示すものであり、図３は平面図、図４は正面図、図５は背面図である。このレジスト塗布・現像処理システム１００は、カセットステーション１１１と、複数の処理ユニットを有する処理ステーション１１２と、処理ステーション１１２に隣接して設けられる露光装置１１４と処理ステーション１１２との間で半導体ウエハＷを受け渡すためのインターフェイスステーション１１３とを具備している。
　上記カセットステーション１１１には、レジスト塗布・現像処理システム１００において処理を行う複数枚の半導体ウエハＷが水平に収容されたウエハカセット（ＣＲ）が他のシステムから搬入される。また、逆にレジスト塗布・現像処理システム１００における処理が終了した半導体ウエハＷが収容されたウエハカセット（ＣＲ）がカセットステーション１１１から他のシステムへ搬出される。さらにカセットステーション１１１はウエハカセット（ＣＲ）と処理ステーション１１２との間での半導体ウエハＷの搬送を行う。
　図３に示すように、カセットステーション１１１の入口側端部（図３中Ｙ方向端部）には、Ｘ方向に沿って延在するカセット載置台１２０が設けられている。このカセット載置台１２０上にＸ方向に沿って１列に複数（図３では５個）の位置決め突起１２０ａが配設されており、ウエハカセット（ＣＲ）はウエハ搬入出口を処理ステーション１１２側に向けてこの突起１２０ａの位置に載置されるようになっている。
　カセットステーション１１１には、カセット載置台１２０と処理ステーション１１２との間に位置するように、ウエハ搬送機構１２１が設けられている。このウエハ搬送機構１２１は、カセット配列方向（Ｘ方向）およびウエハカセット（ＣＲ）中の半導体ウエハＷの配列方向（Ｚ方向）に移動可能なウエハ搬送用ピック１２１ａを有しており、このウエハ搬送用ピック１２１ａは、図３中に示すθ方向に回転可能とされている。これにより、ウエハ搬送用ピック１２１ａは、いずれのウエハカセット（ＣＲ）に対してもアクセスでき、かつ、後述する処理ステーション１１２の第３処理ユニット群Ｇ３に設けられたトランジションユニット（ＴＲＳ－Ｇ３）にアクセスできるようになっている。
　処理ステーション１１２には、システム前面側に、カセットステーション１１１側から順に、第１処理ユニット群Ｇ１と第２処理ユニット群Ｇ２が配設されている。また、システム背面側に、カセットステーション１１１側から順に、第３処理ユニット群Ｇ３、第４処理ユニット群Ｇ４および第５処理ユニット群Ｇ５が配設されている。また、第３処理ユニット群Ｇ３と第４処理ユニット群Ｇ４との間に第１主搬送部Ａ１が配設され、第４処理ユニット群Ｇ４と第５処理ユニット群Ｇ５との間に第２主搬送部Ａ２が配設されている。さらに、第１主搬送部Ａ１の背面側には第６処理ユニット群Ｇ６が配設され、第２主搬送部Ａ２の背面側には第７処理ユニット群Ｇ７が配設されている。
　図３および図４に示すように、第１処理ユニット群Ｇ１には、カップ内で半導体ウエハＷをスピンチャックに載せて所定の処理を行う液供給ユニットとしての５台のスピンナ型処理ユニット、例えば、３台のフォトレジスト塗布ユニット（ＣＯＴ）と、露光時の光の反射を防止する反射防止膜を形成する２台のコーティングユニット（ＢＡＲＣ）が計５段に重ねられて配設されている。また第２処理ユニット群Ｇ２には、５台のスピンナ型処理ユニット、例えば、前述した不溶化処理としてのケミカルフリージングを実施するケミカルフリージングユニット（ＣＨＦ）と４台の現像ユニット（ＤＥＶ）が５段に重ねられて配設されている。
　図５に示すように、第３処理ユニット群Ｇ３には、下から、温調ユニット（ＴＣＰ）、カセットステーション１１１と第１主搬送部Ａ１との間での半導体ウエハＷの受け渡し部となるトランジションユニット（ＴＲＳ－Ｇ３）、所望のオーブン型処理ユニット等を設けることができるスペア空間Ｖ、半導体ウエハＷに精度のよい温度管理下で加熱処理を施す３台の高精度温調ユニット（ＣＰＬ－Ｇ３）、半導体ウエハＷに所定の加熱処理を施す４台の高温度熱処理ユニット（ＢＡＫＥ）が、合計１０段に重ねられて配設されている。
　また、第４処理ユニット群Ｇ４には、下から、高精度温調ユニット（ＣＰＬ－Ｇ４）、レジスト塗布後の半導体ウエハＷに加熱処理を施す４台のプリベークユニット（ＰＡＢ）、現像処理後の半導体ウエハＷに加熱処理を施す５台のポストベークユニット（ＰＯＳＴ）が、合計１０段に重ねられて配設されている。
　また、第５処理ユニット群Ｇ５には、下から、４台の高精度温調ユニット（ＣＰＬ－Ｇ５）、６台の露光後現像前の半導体ウエハＷに加熱処理を施すポストエクスポージャーベークユニット（ＰＥＢ）が、合計１０段に重ねられて配設されている。
　第３～５処理ユニット群Ｇ３～Ｇ５に設けられている高温度熱処理ユニット（ＢＡＫＥ）、プリベークユニット（ＰＡＢ）、ポストベークユニット（ＰＯＳＴ）、ポストエクスポージャーベークユニット（ＰＥＢ）は、例えば、全て同じ構造を有し、加熱処理ユニットを構成する。
　なお、第３～５処理ユニット群Ｇ３～Ｇ５の積み重ね段数およびユニットの配置は、図示するものに限らず、任意に設定することが可能である。
　第６処理ユニット群Ｇ６には、下から、２台のアドヒージョンユニット（ＡＤ）と、半導体ウエハＷを加熱するための２台の加熱ユニット（ＨＰ）とが合計４段に重ねられて配設されている。
　第７処理ユニット群Ｇ７には、下から、レジスト膜厚を測定する膜厚測定装置（ＦＴＩ）と、半導体ウエハＷのエッジ部のみを選択的に露光する周辺露光装置（ＷＥＥ）とが２段に重ねられて配設されている。
　図３に示すように、第１主搬送部Ａ１には第１主ウエハ搬送装置１１６が設けられ、この第１主ウエハ搬送装置１１６は、第１処理ユニット群Ｇ１、第３処理ユニット群Ｇ３、第４処理ユニット群Ｇ４と第６処理ユニット群Ｇ６に備えられた各ユニットに選択的にアクセス可能となっている。
　第２主搬送部Ａ２には第２主ウエハ搬送装置１１７が設けられ、この第２主ウエハ搬送装置１１７は、第２処理ユニット群Ｇ２、第４処理ユニット群Ｇ４、第５処理ユニット群Ｇ５、第７処理ユニット群Ｇ７に備えられた各ユニットに選択的にアクセス可能となっている。
　第１主ウエハ搬送装置１１６及び第２主ウエハ搬送装置１１７には、半導体ウエハＷを保持するための３本のアームが上下方向に積層するように配設されている。そして、これらのアームに半導体ウエハＷを保持して、Ｘ方向、Ｙ方向、Ｚ方向及びθ方向の各方向に搬送するよう構成されている。
　図３に示すように、第１処理ユニット群Ｇ１とカセットステーション１１１との間には液温調ポンプ１２４およびダクト１２８が設けられ、第２処理ユニット群Ｇ２とインターフェイスステーション１１３との間には液温調ポンプ１２５およびダクト１２９が設けられている。液温調ポンプ１２４、１２５は、それぞれ第１処理ユニット群Ｇ１と第２処理ユニット群Ｇ２に所定の処理液を供給するものである。また、ダクト１２８、１２９は、レジスト塗布・現像処理システム１００外に設けられた図示しない空調器からの清浄な空気を各処理ユニット群Ｇ１～Ｇ５の内部に供給するためのものである。
　第１処理ユニット群Ｇ１～第７処理ユニット群Ｇ７は、メンテナンスのために取り外しが可能となっており、処理ステーション１１２の背面側のパネルも取り外しまたは開閉可能となっている。また、図４に示すように、第１処理ユニット群Ｇ１と第２処理ユニット群Ｇ２の下方には、第１処理ユニット群Ｇ１と第２処理ユニット群Ｇ２に所定の処理液を供給するケミカルユニット（ＣＨＭ）１２６、１２７が設けられている。
　インターフェイスステーション１１３は、処理ステーション１１２側の第１インターフェイスステーション１１３ａと、露光装置１１４側の第２インターフェイスステーション１１３ｂとから構成されており、第１インターフェイスステーション１１３ａには第５処理ユニット群Ｇ５の開口部と対面するように第１ウエハ搬送体１６２が配置され、第２インターフェイスステーション１１３ｂにはＸ方向に移動可能な第２ウエハ搬送体１６３が配置されている。
　図５に示すように、第１ウエハ搬送体１６２の背面側には、下から順に、露光装置１１４から搬出された半導体ウエハＷを一時収容するアウト用バッファカセット（ＯＵＴＢＲ）、露光装置１１４に搬送される半導体ウエハＷを一時収容するイン用バッファカセット（ＩＮＢＲ）、周辺露光装置（ＷＥＥ）が積み重ねられて構成された第８処理ユニット群Ｇ８が配置されている。イン用バッファカセット（ＩＮＢＲ）とアウト用バッファカセット（ＯＵＴＢＲ）は、複数枚、例えば２５枚の半導体ウエハＷを収容できるようになっている。
　また、第１ウエハ搬送体１６２の正面側には、図４に示すように、下から順に、２段の高精度温調ユニット（ＣＰＬ－Ｇ９）と、トランジションユニット（ＴＲＳ－Ｇ９）とが積み重ねられて構成された第９処理ユニット群Ｇ９が配置されている。
　図３に示すように、第１ウエハ搬送体１６２は、Ｚ方向に移動可能かつθ方向に回転可能であり、さらにＸ－Ｙ面内において進退自在なウエハ受け渡し用のフォーク１６２ａを有している。このフォーク１６２ａは、第５処理ユニット群Ｇ５、第８処理ユニット群Ｇ８、第９処理ユニット群Ｇ９の各ユニットに対して選択的にアクセス可能であり、これによりこれらのユニット間での半導体ウエハＷの搬送を行うことが可能となっている。
　第２ウエハ搬送体１６３も同様に、Ｘ方向およびＺ方向に移動可能、かつ、θ方向に回転可能であり、さらにＸ－Ｙ面内において進退自在なウエハ受け渡し用のフォーク１６３ａを有している。このフォーク１６３ａは、第９処理ユニット群Ｇ９の各ユニットと、露光装置１１４のインステージ１１４ａおよびアウトステージ１１４ｂに対して選択的にアクセス可能であり、これら各部の間で半導体ウエハＷの搬送を行うことができるようになっている。
　図４に示すように、カセットステーション１１１の下部にはこのレジスト塗布・現像処理システム１００全体を制御する集中制御部１１９が設けられている。この集中制御部１１９は、レジスト塗布・現像処理システム１００の各ユニットおよび各搬送機構等の各構成部を制御するＣＰＵを備えたプロセスコントローラと、キーボードやディスプレイ等からなるユーザーインターフェイスと、制御プログラム、レシピ、各種データベース等が格納された記憶部とを備えている。
　このように構成されたレジスト塗布・現像処理システム１００を用いて、上述した第１～第３レジストパターンの形成工程等を以下のように実施する。
　まず、ウエハカセット（ＣＲ）から処理前の半導体ウエハＷを１枚ずつウエハ搬送機構１２１により取り出し、この半導体ウエハＷを処理ステーション１１２の処理ユニット群Ｇ３に配置されたトランジションユニット（ＴＲＳ－Ｇ３）に搬送する。
　次に、半導体ウエハＷに対し、温調ユニット（ＴＣＰ）で温調処理を行った後、第１処理ユニット群Ｇ１に属するコーティングユニット（ＢＡＲＣ）で反射防止膜の形成、加熱ユニット（ＨＰ）における加熱処理、高温度熱処理ユニット（ＢＡＫＥ）におけるベーク処理を行う。コーティングユニット（ＢＡＲＣ）による半導体ウエハＷへの反射防止膜の形成前にアドヒージョンユニット（ＡＤ）によりアドヒージョン処理を行ってもよい。
　次に、高精度温調ユニット（ＣＰＬ－Ｇ４）で半導体ウエハＷの温調を行った後、半導体ウエハＷを第１処理ユニット群Ｇ１に属するレジスト塗布ユニット（ＣＯＴ）へ搬送し、フォトレジストの塗布処理を行う。
　次に、第４処理ユニット群Ｇ４に設けられたプリベークユニット（ＰＡＢ）で半導体ウエハＷにプリベーク処理を施し、周辺露光装置（ＷＥＥ）で周辺露光処理を施した後、高精度温調ユニット（ＣＰＬ－Ｇ９）等で温調する。その後、半導体ウエハＷを第２ウエハ搬送体１６３により露光装置１１４内に搬送する。
　露光装置１１４により露光処理がなされた半導体ウエハＷは、第２ウエハ搬送体１６３によってトランジションユニット（ＴＲＳ－Ｇ９）に搬入する。この後、半導体ウエハＷに、第５処理ユニット群Ｇ５に属するポストエクスポージャーベークユニット（ＰＥＢ）によるポストエクスポージャーベーク処理、第２処理ユニット群Ｇ２に属する現像ユニット（ＤＥＶ）による現像処理、ポストベークユニット（ＰＯＳＴ）によるポストベーク処理等の温調処理を行う。
　以上の手順によって、第１フォトレジストパターンのパターニングが行われる。次に、半導体ウエハＷを第２処理ユニット群Ｇ２に属するケミカルフリージングユニット（ＣＨＦ）に搬送し、ここで不溶化処理を行う。
　次に、上記レジスト塗布ユニット（ＣＯＴ）によるフォトレジストの塗布処理からケミカルフリージングユニット（ＣＨＦ）による不溶化処理までの工程を繰り返して第２フォトレジストパターンを形成する。さらに、上記レジスト塗布ユニット（ＣＯＴ）によるフォトレジストの塗布処理からポストベークユニット（ＰＯＳＴ）によるポストベーク処理等の温調処理までの工程を繰り返して第３フォトレジストパターンを形成する。そして、これらの第１～第３フォトレジストパターンをマスクとして、エッチングを行う。
　以上、本発明を各実施形態について説明したが、本発明は、上述した各実施形態に限定されるものではなく、各種の変形が可能であることは勿論である。
　本発明は、半導体装置の製造分野等で利用することができる。したがって、産業上の利用可能性を有する。
　１００……半導体ウエハ、１０１…絶縁膜（ＴＥＯＳ膜）、１０２……ハードマスク、１０３……反射防止膜（ＢＡＲＣ）、１０４……第１フォトレジストパターン、１０４ａ……不溶化層、１０５……第２フォトレジスト、１０６……第２フォトレジストパターン、１０６ａ……不溶化層、１０７……第３フォトレジスト、１０８……第３フォトレジストパターン。

Claims (15)

  1. 　基板上に形成された被エッチング層の上部にマスク層を形成し、当該マスク層をマスクとして前記被エッチング層のエッチングを行う工程を有する半導体装置の製造方法であって、
    　前記基板に第１フォトレジスト層を形成する第１フォトレジスト層形成工程と、
    　前記第１フォトレジスト層に、第１のピッチで整列したホール形状の第１フォトレジストパターンを形成する第１フォトレジストパターン形成工程と、
    　前記第１フォトレジストパターンを不溶化する不溶化工程と、
    　前記第１フォトレジストパターンの上に、第２フォトレジスト層を形成する第２フォトレジスト層形成工程と、
    　前記第２フォトレジスト層に、前記第１のピッチより広い第２のピッチのパターンを形成する第２フォトレジストパターン形成工程と、
    によって前記マスク層を形成することを特徴とする半導体装置の製造方法。
  2. 　請求項１記載の半導体装置の製造方法であって、
    　前記第１のピッチは80～100nmであり、
    　前記第２のピッチは160～200nmである
    ことを特徴とする半導体の製造方法。
  3. 　請求項１又は２記載の半導体装置の製造方法であって、
    　前記第１のピッチで整列したホール形状のパターンが真円または楕円である
    ことを特徴とする半導体の製造方法。
  4. 　基板上に形成された被エッチング層の上部にマスク層を形成し、当該マスク層をマスクとして前記被エッチング層のエッチングを行う工程を有する半導体装置の製造方法であって、
    　前記基板に第１フォトレジスト層を形成し、露光、現像して第１フォトレジストパターンを形成する第１パターン形成工程と、
    　前記第１フォトレジストパターンを不溶化する第１不溶化工程と、
    　前記第１フォトレジストパターンの上に、第２フォトレジスト層を形成し、露光、現像して、前記第１フォトレジストパターンと交差する第２フォトレジストパターンを形成する第２パターン形成工程と、
    　前記第２フォトレジストパターンを不溶化する第２不溶化工程と、
    　前記第１フォトレジストパターン及び前記第２フォトレジストパターンの上に、第３フォトレジスト層を形成し、露光、現像して、第３フォトレジストパターンを形成する第３パターン形成工程と、
    によって前記マスク層を形成することを特徴とする半導体装置の製造方法。
  5. 　請求項４記載の半導体装置の製造方法であって、
    　前記第１パターン形成工程と、前記第２パターン形成工程とによって、第１のピッチで整列したホール形状のパターンを形成し、
    　前記第３パターン形成工程によって、前記第１のピッチより広い第２のピッチのパターンを形成する
    ことを特徴とする半導体装置の製造方法。
  6. 　請求項５記載の半導体装置の製造方法であって、
    　前記第１のピッチは80～100nmであり、
    　前記第２のピッチは160～200nmである
    ことを特徴とする半導体装置の製造方法。
  7. 　基板上に塗布されたフォトレジストに、第１の平行したパターンを転写する工程と、
    　前記フォトレジストに、前記第１の平行したパターンと直交する第２の平行したパターンを転写する工程と、
    　前記フォトレジストに、第３の予め定められたランダムパターンのホールに対応したパターンを転写する工程と
    を備えたことを特徴とする半導体装置の製造方法。
  8. 　請求項７記載の半導体装置の製造方法であって、
    　前記第１の平行したパターンのピッチは80～100nmであり、
    　前記第２の平行したパターンのピッチは80～100nmであり、
    　前記第３の予め定められたランダムパターンのピッチは160～200nmである
    ことを特徴とする半導体装置の製造方法。
  9. 　請求項７記載の半導体装置の製造方法であって、
    　前記第３の予め定められたランダムパターンのピッチは、前記第１の平行したパターンのピッチよりも大きく、前記第２の平行したパターンのピッチよりも大きい
    ことを特長とする半導体装置の製造方法。
  10. 　請求項７記載の半導体装置の製造方法であって、
    　前記第３の予め定められたランダムパターンのホールの形状が真円または楕円である
    　ことを特徴とする半導体装置の製造方法。
  11. 　基板上に塗布したフォトレジストに第１の平行したパターンを転写する工程と、
    　前記フォトレジストに、前記第１の平行したパターンに平行した第２の平行したパターンを転写する工程と、
    　前記フォトレジストに、第３の予め定められたランダムパターンのホールに対応したパターンを転写する工程と
    を備えたことを特徴とする半導体装置の製造方法。
  12. 　請求項１１記載の半導体装置の製造方法であって、
    　前記第３の予め定められたランダムパターンのピッチは、前記第１の平行したパターンのピッチよりも大きく、前記第２の平行したパターンのピッチよりも大きい
    ことを特長とする半導体装置の製造方法。
  13. 　請求項１２記載の半導体装置の製造方法であって、
    　前記第１の平行したパターンのピッチは80～100nmであり、
    　前記第２の平行したパターンのピッチは80～100nmであり、
    　前記第３の予め定められたランダムパターンのピッチは160～200nmである
    ことを特徴とする半導体装置の製造方法。
  14. 　請求項１１～１３いずれか１項記載の半導体装置の製造方法であって、
    　前記第３の予め定められたランダムパターンのホールの形状が真円または楕円である
    ことを特徴とする半導体装置の製造方法。
  15. 　基板にフォトレジスト層を形成する手段と、
    　前記フォトレジスト層を露光する手段と、
    　露光された前記フォトレジスト層を現像する手段と、
    　現像された前記フォトレジスト層を不溶化する手段と
    を具備し、請求項１～１４いずれか１項記載の半導体装置の製造方法を実施するよう構成されたことを特徴とする半導体装置の製造装置。
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