WO2011068177A1 - 二重化計算システム及び二重化計算方法 - Google Patents

二重化計算システム及び二重化計算方法 Download PDF

Info

Publication number
WO2011068177A1
WO2011068177A1 PCT/JP2010/071617 JP2010071617W WO2011068177A1 WO 2011068177 A1 WO2011068177 A1 WO 2011068177A1 JP 2010071617 W JP2010071617 W JP 2010071617W WO 2011068177 A1 WO2011068177 A1 WO 2011068177A1
Authority
WO
WIPO (PCT)
Prior art keywords
unit
processing unit
arithmetic processing
diagnosis
control unit
Prior art date
Application number
PCT/JP2010/071617
Other languages
English (en)
French (fr)
Inventor
義男 亀田
水野 正之
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP2011544297A priority Critical patent/JPWO2011068177A1/ja
Priority to US13/510,621 priority patent/US8862934B2/en
Publication of WO2011068177A1 publication Critical patent/WO2011068177A1/ja

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16Error detection or correction of the data by redundancy in hardware
    • G06F11/1658Data re-synchronization of a redundant component, or initial sync of replacement, additional or spare unit
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0793Remedial or corrective actions
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16Error detection or correction of the data by redundancy in hardware
    • G06F11/1629Error detection by comparing the output of redundant processing systems
    • G06F11/165Error detection by comparing the output of redundant processing systems with continued operation after detection of the error
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16Error detection or correction of the data by redundancy in hardware
    • G06F11/1629Error detection by comparing the output of redundant processing systems
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16Error detection or correction of the data by redundancy in hardware
    • G06F11/1629Error detection by comparing the output of redundant processing systems
    • G06F11/1641Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16Error detection or correction of the data by redundancy in hardware
    • G06F11/1675Temporal synchronisation or re-synchronisation of redundant processing components
    • G06F11/1687Temporal synchronisation or re-synchronisation of redundant processing components at event level, e.g. by interrupt or result of polling

Definitions

  • the present invention relates to a duplexed computing system that consists of duplexed systems and operates in synchronization between the duplexed systems, and more particularly to a duplexed computing system and a duplexed computing method capable of diagnosing each system.
  • the duplex calculation system includes two systems, that is, an arithmetic processing unit (A system) 80 ⁇ / b> A and an arithmetic processing unit (B system) 80 ⁇ / b> B, and outputs thereof are a comparison unit 50 and an output control unit 40. And input.
  • the comparison unit 50 compares the values from the two systems, and if the comparison results do not match, the comparison unit 50 determines that either the arithmetic processing unit (A system) 80A or the arithmetic processing unit (B system) 80B has a failure, and outputs This is instructed to the control unit 40. In this case, the output control unit 40 stops the output. As a result, no error is output outside the redundant computing system, and the reliability of the computing system can be improved. Further, as shown in FIGS.
  • the A system and the B system normally perform arithmetic processing operations.
  • the comparison unit 50 detects a mismatch
  • the A system and the B system stop the arithmetic processing operation
  • the diagnosis unit (A system) 31A and the diagnosis unit (B system) 31B respectively start the diagnosis operation. That is, in this redundant computing system, there is a problem that a normal arithmetic processing operation stops due to a diagnostic operation. Further, since the diagnosis unit starts diagnosis after an error due to a failure occurring in the arithmetic processing unit occurs, there is a problem that the failure cannot be detected before an error occurs.
  • the present invention has been made in consideration of the above circumstances, and one system of the redundant computing system diagnoses the other system during the arithmetic processing operation without causing the arithmetic processing operation to stop due to the diagnostic operation. It is an object of the present invention to provide a redundant calculation system that enables detection of a failure. It is another object of the present invention to provide a redundant computing system that enables detection of a failure before an error occurs. Another object of the present invention is to provide a duplex calculation method capable of obtaining the same effect as the above-described duplex calculation system.
  • the input of the first arithmetic processing unit including the first storage unit, the second function having the same function as the first arithmetic processing unit and including the second storage unit
  • the input of the arithmetic processing unit is connected to the input control unit
  • the output of the first arithmetic processing unit and the output of the second arithmetic processing unit are connected to the comparison unit and the output control unit
  • the first A duplex computing system comprising a diagnosis control unit capable of diagnosing the arithmetic processing unit and the second arithmetic processing unit, wherein the first arithmetic processing unit and the second arithmetic processing unit perform the same processing in synchronization.
  • the first arithmetic processing unit performs processing while the first arithmetic processing unit and the second arithmetic processing unit are performing the same processing synchronously.
  • the diagnosis control unit diagnoses the second arithmetic processing unit, copies the value of the first storage unit to the second storage unit after completion of the diagnosis, and the first arithmetic processing unit And the second arithmetic processing unit have a function of controlling to perform the same processing again in synchronization. Further, when the second arithmetic processing unit continues processing while the first arithmetic processing unit and the second arithmetic processing unit are performing the same processing synchronously, the diagnostic control is performed.
  • the unit performs diagnosis of the first arithmetic processing unit, copies the value of the second storage unit to the first storage unit after completion of the diagnosis, and includes the first arithmetic processing unit, the second arithmetic processing unit, Has a function of controlling to perform the same processing in synchronization again.
  • the input control unit has a function of controlling the input of the duplex computing system in accordance with the state of diagnosis executed by the diagnosis control unit.
  • the output control unit has a function of controlling the output of the duplex calculation system based on the comparison result of the comparison unit and the diagnosis result of the diagnosis control unit.
  • an input of a first arithmetic processing unit including a first storage unit, and a second storage unit having the same function as the first arithmetic processing unit are provided.
  • the input of the second arithmetic processing unit is connected to the input control unit, the output of the first arithmetic processing unit and the output of the second arithmetic processing unit are connected to the comparison unit and the output control unit,
  • a duplex calculation comprising a diagnosis control unit capable of diagnosing one arithmetic processing unit and the second arithmetic processing unit, wherein the first arithmetic processing unit and the second arithmetic processing unit perform the same processing in synchronization.
  • a method is provided.
  • the first arithmetic processing unit continues processing while the first arithmetic processing unit and the second arithmetic processing unit are performing the same processing synchronously.
  • the diagnosis control unit diagnoses the second arithmetic processing unit, and after the diagnosis ends, the value of the first storage unit is copied to the second storage unit, and the first arithmetic processing unit and the second arithmetic processing unit While the first arithmetic processing unit and the second arithmetic processing unit are performing the same processing in synchronization with each other.
  • the diagnosis control unit diagnoses the first arithmetic processing unit, and copies the value of the second storage unit to the first storage unit after completion of the diagnosis.
  • the first arithmetic processing unit and the second arithmetic processing unit are synchronized again to perform the same processing. Further, the input control unit controls the input of the duplex calculation system in accordance with the state of diagnosis executed by the diagnosis control unit, and the output control unit controls the comparison result of the comparison unit and the diagnosis control unit. The output of the redundant computing system is controlled based on the diagnosis result. According to the present invention, since one system of the duplex computing system performs diagnosis of the other system during the arithmetic processing operation, there is an effect that the arithmetic processing operation is not stopped due to the diagnostic operation. Diagnosis also enables failure detection before an error occurs. By these, the effect which improves the reliability of a duplication calculation system is acquired.
  • FIG. 1 is a block diagram showing an example of the configuration of a redundant computing system according to the related art.
  • FIG. 2 is a block diagram showing a configuration of the duplex calculation system described in Patent Document 1.
  • FIG. 3 is a diagram for explaining an example of the operation of the duplex computing system shown in FIG.
  • FIG. 4 is a block diagram showing the configuration of the redundant computing system according to the first embodiment of the present invention.
  • FIG. 5 is a flowchart for explaining the operation of the duplexed computing system shown in FIG.
  • FIG. 6 is a diagram for explaining an example of the operation of the duplexed computing system shown in FIG.
  • FIG. 7 is a block diagram showing a configuration of a duplexed computing system according to the second embodiment of the present invention.
  • FIG. 1 is a block diagram showing an example of the configuration of a redundant computing system according to the related art.
  • FIG. 2 is a block diagram showing a configuration of the duplex calculation system described in Patent Document 1.
  • FIG. 3 is a
  • FIG. 8 is a flowchart for explaining the operation of the redundant computing system according to the third embodiment of the present invention.
  • FIG. 9 is a flowchart for explaining the operation of the duplexed computing system shown in FIG. 8 of the present invention.
  • FIG. 10 is a diagram for explaining an example of the operation of the duplexed computing system shown in FIG.
  • FIG. 11 is a flowchart for explaining the operation in the case where a mismatch is detected in the redundant computing system shown in FIG.
  • FIG. 12 is a diagram for explaining an example of an operation when a mismatch is detected in the duplexed computing system shown in FIG.
  • FIG. 13 is a block diagram showing the configuration of a duplexed computing system according to the fourth embodiment of the present invention.
  • FIG. 10 is a diagram for explaining an example of the operation of the duplexed computing system shown in FIG.
  • FIG. 11 is a flowchart for explaining the operation in the case where a mismatch is detected in the redundant computing system shown in FIG.
  • FIG. 14 is a flowchart for explaining the operation of the duplexed computing system shown in FIG.
  • FIG. 15 is a flowchart for explaining the operation in the case where a mismatch is detected in the redundant computing system shown in FIG.
  • FIG. 16 is a diagram for explaining an example of the operation of the duplexed computing system shown in FIG.
  • FIG. 4 is a block diagram showing the configuration of the redundant computing system according to the first embodiment of the present invention.
  • the same reference numerals are assigned to the same types of components.
  • the input of the duplex calculation system 1 is connected to the inputs of the arithmetic processing unit (A system) 80 ⁇ / b> A and the arithmetic processing unit (B system) 80 ⁇ / b> B through the input control unit 10.
  • the arithmetic processing unit (A system) 80A and the arithmetic processing unit (B system) 80B can perform the same processing in synchronization.
  • the outputs of the arithmetic processing unit (A system) 80A and the arithmetic processing unit (B system) 80B are connected to the output of the duplex computing system 1 through the output control unit 40.
  • the outputs of the arithmetic processing unit (A system) 80A and the arithmetic processing unit (B system) 80B are input to the comparison unit 50.
  • the output control unit 40 controls the output.
  • the diagnostic control unit 30 controls the input and output of the duplex calculation system 1 through the input control unit 10 and the output control unit 40, respectively, and the arithmetic processing unit (A system) 80A or the arithmetic processing unit (B system) 80B. Either one is diagnosed and a diagnostic result is obtained.
  • the arithmetic processing unit (A system) 80A and the arithmetic processing unit (B system) 80B have a storage unit (A system) 70A and a storage unit (B system) 70B, respectively, and the storage unit (A System) 70A can be copied to the storage unit (B system) 70B, or the storage information of the storage unit (B system) 70B can be copied to the storage unit (A system) 70A.
  • FIG. 5 is a flowchart for explaining the operation of the duplexed computing system 1 according to the first embodiment of the present invention.
  • FIG. 6 explains an example of the operation of the duplexed computing system 1 according to the first embodiment of the present invention.
  • the duplex calculation system 1 is configured such that the input control unit 10 connects the input of the duplex calculation system 1 to the input of the arithmetic processing unit (A system) 80A and the input of the arithmetic processing unit (B system) 80B. Yes. Further, the output of the arithmetic processing unit (A system) 80A and the output of the arithmetic processing unit (B system) 80B are compared by the comparison unit 50. Further, the output control unit 40 controls the output of the duplex calculation system 1 based on the comparison result of the comparison unit 50.
  • the diagnosis control unit 30 determines whether or not it is the diagnosis time of the arithmetic processing unit (A system) 80A (step S11A).
  • the diagnosis control unit 30 inputs the input of the duplex computing system 1 by the input control unit 10 to the arithmetic processing unit (B system).
  • the output control unit 40 connects the output of the arithmetic processing unit (B system) 80B to the output of the duplex calculation system 1, and invalidates the function of the comparison unit 50 (step S12A).
  • the diagnosis control unit 30 starts pre-diagnosis of the arithmetic processing unit (A system) 80A (step S13A), and determines whether the diagnosis result is acceptable (step S14A).
  • the diagnosis control unit 30 is stored in the storage unit 70B of the arithmetic processing unit (B system) 80B immediately after the step of determining whether the diagnosis result is possible (step S14A).
  • the value of the calculated arithmetic processing is copied to the storage unit 70A of the arithmetic processing unit (A system) 80A (step S15A), and the input control unit 10 calculates the input of the duplex computing system 1 as the input of the arithmetic processing unit (A system) 80A.
  • the duplexing operation is resumed (time T1 in FIG. 6).
  • the diagnosis control unit 30 determines whether it is the diagnostic time of the arithmetic processing unit (B system) 80B (step S11B). As a result of the determination, when it is the diagnosis time of the arithmetic processing unit (B system) 80B (time T2 in FIG. 6), the diagnosis control unit 30 inputs the input of the duplex computing system 1 by the input control unit 10 into the arithmetic processing unit (A system).
  • the output control unit 40 connects the output of the arithmetic processing unit (A system) 80A to the output of the duplex calculation system 1, and invalidates the function of the comparison unit 50 (step S12B).
  • the diagnosis control unit 30 starts pre-diagnosis of the arithmetic processing unit (B system) 80B (step S13B), and determines whether the diagnosis result is acceptable (step S14B).
  • the diagnosis control unit 30 is stored in the storage unit 70A of the arithmetic processing unit (A system) 80A immediately after the step (step S14B) for determining whether the diagnosis result is acceptable.
  • the value of the arithmetic processing is copied to the storage unit 70B of the arithmetic processing unit (B system) 80B (step S15B), and the input control unit 10 calculates the input of the duplex computing system 1 as the input of the arithmetic processing unit (A system) 80A.
  • step S16 By connecting to the input of the processing unit (B system) 80B and enabling the comparison unit 50 (step S16), the duplexing operation is resumed (time T3 in FIG. 6). If neither the diagnostic time of the arithmetic processing unit (A system) 80A nor the diagnostic time of the arithmetic processing unit (B system) 80B (N in step S11B), the duplexing operation is continued.
  • the diagnosis result determination (step S14A or step S14B) is NO (N)
  • the operation of the arithmetic processing unit (A system) 80A or the arithmetic processing unit (B system) 80B is stopped and the arithmetic processing unit (B system), respectively.
  • One system operation is performed on one side of 80B or the arithmetic processing unit (A system) 80A (time T5 in FIG. 6).
  • a system arithmetic processing unit 80A
  • time T5 in FIG. 6 time T5 in FIG. 6
  • a fault existing in the arithmetic processing unit of the two systems is discovered, and the operation is stopped before the faulty system generates an error, thereby duplicating
  • the computing system can continue to operate without error.
  • the reliability of the redundant computing system can be increased. For example, it is assumed that a multiplier is included in the arithmetic processing unit of the duplex computing system, but the frequency of using the multiplier is low. Then, it is assumed that a failure has occurred in the multiplier of one system while using the duplex computing system.
  • the pre-diagnosis operation as described above is not executed, a fault of the multiplier becomes an output error only when the multiplier is used, and is detected due to a mismatch in the comparison unit. In this case, since it is not possible to determine which system has a failure only by comparing the calculation processing results of the two systems, it is necessary to stop the operation of the redundant computing system and start diagnosis.
  • the pre-diagnosis operation is executed as in the first embodiment of the present invention, it is diagnosed whether or not the multiplier has a failure by the pre-diagnosis in the diagnosis control unit 30 even when the multiplier is not used. .
  • diagnosis control unit 30 determines that there is a failure as a result of the diagnosis, the diagnosis control unit 30 stops the operation of the system with the failure and performs the one-system operation only with the system without the failure. Thereafter, even when the multiplier is used, no error is output because the system operates without a failure, and the duplexed computing system can continue to operate without stopping. In addition, after the one-system operation is started, the arithmetic processing unit of the faulty system is repaired, or the arithmetic processing unit of the faulty system is replaced with an arithmetic processing unit without a fault and returned to the duplex operation again. As a result, the reliability before failure can be maintained.
  • FIG. 7 is a block diagram showing a configuration of a duplexed computing system according to the second embodiment of the present invention.
  • a voltage / frequency control unit (A) that changes at least one of the voltage and frequency of the arithmetic processing unit (A system) 80A to the configuration of the first embodiment shown in FIG. System) 100A and a voltage / frequency control unit (B system) 100B for changing at least one of the voltage and frequency of the arithmetic processing unit (B system) 80B are added.
  • the voltage / frequency control unit (A system) 100A is operated by changing at least one of the voltage and frequency of the arithmetic processing unit (A system) 80A, that is, changing the diagnostic conditions. Diagnosis of the processing unit (A system) 80A can be performed efficiently.
  • the pre-diagnosis of the arithmetic processing unit (B system) 80B at least one of the voltage and frequency of the arithmetic processing unit (B system) 80B is changed by the voltage / frequency control unit (B system) 100B. By changing, it is possible to efficiently diagnose the arithmetic processing unit (B system) 80B.
  • FIG. 8 is a block diagram showing the configuration of a duplexed computing system according to the third embodiment of the present invention.
  • an input buffer input control unit (A system) is provided between the input control unit 10 and the arithmetic processing unit (A system) 80A.
  • a path (route via the first input buffer unit) passing through 61A, the input buffer unit (A system) 60A, and the input buffer output control unit (A system) 62A is provided, and the input control unit 10 and the arithmetic processing unit ( A path (second input buffer unit) via the input buffer input control unit (B system) 61B, the input buffer unit (B system) 60B, and the input buffer output control unit (B system) 62B with the B system 80B Route) is provided.
  • an output buffer input control unit (A system) 91A, an output buffer unit (A system) 90A, and an output buffer output control unit (A) are provided between the arithmetic processing unit (A system) 80A and the output control unit 40 and comparison unit 50.
  • the Storage unit (A system) 70 ⁇ / b> A and the storage unit (B system) 70 ⁇ / b> B are each connected to a storage saving unit 20 connected to the diagnosis control unit 30.
  • Each of the input buffer input control unit and the input buffer output control unit for example, for the input buffer unit (A system) 60A, a path or input buffer via the input buffer unit (A system) 60A under the control of the diagnosis control unit 30. This is for setting a path that bypasses the part (A system) 60A.
  • each of the output buffer input control unit and the output buffer output control unit for example, for the output buffer unit (A system) 90A, is a path that passes through the output buffer unit (A system) 90A under the control of the diagnosis control unit 30. Alternatively, a path for bypassing the output buffer unit (A system) 90A is set.
  • FIG. 9 is a flowchart for explaining the operation of the duplexed computing system 1 according to the third embodiment of the present invention.
  • FIG. 10 is a diagram for explaining an example of the operation of the duplexed computing system 1 according to the third embodiment of the present invention.
  • the diagnosis control unit 30 determines whether it is the diagnosis time of the arithmetic processing unit (A system) 80A (step S11A). When it is the diagnosis time of the arithmetic processing unit (A system) 80A (time T0 in FIG.
  • the diagnosis control unit 30 includes an input control unit 10, an input buffer input control unit (A system) 61A, an input buffer output control unit ( The A system 62A connects the input of the duplex computing system 1 to the arithmetic processing unit (A system) 80A via the input buffer unit (A system) 60A.
  • the diagnosis control unit 30 also connects the output of the arithmetic processing unit (B system) 80B to the output buffer unit (B system) 90B by the output buffer input control unit 91B.
  • the diagnosis control unit 30 further saves the value of the storage unit (A system) 70A in the storage saving unit 20, and invalidates the function of the comparison unit 50 (step S22A).
  • the arithmetic processing unit (B system) 80B performs processing at the frequency f and stores the output in the output buffer unit (B system) 90B.
  • the diagnosis control unit 30 starts pre-diagnosis of the arithmetic processing unit (A system) 80A (step S13A) and determines whether the diagnosis result is acceptable or not (step S14A).
  • the diagnosis control unit 30 copies the value saved in the storage saving unit 20 to the storage unit (A system) 70A.
  • the arithmetic processing unit (A system) 80A starts the arithmetic processing at the frequency f ′ by the input from the input buffer unit (A system) 60A (time T1 in FIG. 10), and the function of the comparison unit 50 is activated. (Step S25A).
  • the comparison unit 50 compares the calculation processing result of the calculation processing unit (A system) 80A sent without going through the output buffer unit (A system) 90A with the value of the output buffer unit (B system) 90B.
  • the output control unit 40 controls the output of the duplex calculation system 1.
  • the frequency f ′ is higher than the normal frequency f and is set so that the arithmetic processing between the time differences T2 and T0 is completed during the time differences T2 and T1.
  • an appropriate voltage and frequency are set for the arithmetic processing unit (A system) 80A by the voltage / frequency control unit (A system) 100A.
  • it is desirable to apply a high voltage so that the arithmetic processing unit (A system) 80A operates stably at a frequency f ′ higher than the normal frequency f.
  • the diagnosis control unit 30 determines whether it is the diagnostic time of the arithmetic processing unit (B system) 80B (step S11B).
  • the diagnosis control unit 30 includes an input control unit 10, an input buffer input control unit (A system) 61A, an input buffer output control unit ( A system) 62A connects the input of the duplex computing system 1 to the arithmetic processing unit (A system) 80A without going through the input buffer unit (A system) 60A.
  • the input control unit 10, the input buffer input control unit (B system) ) 61B, the input buffer output control unit (B system) 62B connects the input of the duplex calculation system 1 to the arithmetic processing unit (B system) 80B through the input buffer unit (B system) 60B.
  • the diagnosis control unit 30 connects the output of the arithmetic processing unit (A system) 80A to the output buffer unit (A system) 90A by the output buffer input control unit 91A.
  • the diagnosis control unit 30 further saves the value of the storage unit (B system) 70B in the storage saving unit 20, and invalidates the function of the comparison unit 50 (step S22B).
  • the arithmetic processing unit (A system) 80A performs processing at the frequency f and stores the output in the output buffer unit (A system) 90A.
  • the diagnosis control unit 30 starts pre-diagnosis of the arithmetic processing unit (B system) 80B (step S13B), and determines whether the diagnosis result is acceptable or not (step S14B).
  • the diagnosis control unit 30 copies the value saved in the storage saving unit 20 to the storage unit (B system) 70B.
  • the arithmetic processing unit (B system) 80B starts the arithmetic processing at the frequency f ′′ by the input from the input buffer unit (B system) 60B (time T3 in FIG.
  • Step S25B The comparison unit 50 calculates the value of the arithmetic processing result of the arithmetic processing unit (B system) 80B and the output buffer unit (A system) 90A sent without going through the output buffer unit (B system) 90B.
  • the output control unit 40 controls the output of the duplex calculation system 1.
  • the frequency f ′′ is higher than the normal frequency f and during the time difference T4-T3. It is assumed that the calculation process between the time differences T4 and T2 is completed.
  • an appropriate voltage and frequency are set for the arithmetic processing unit (B system) 80B by the voltage / frequency control unit (B system) 100B.
  • the diagnosis control unit 30 stops the operation of the arithmetic processing unit (A system) 80A or the arithmetic processing unit (B system) 80B, respectively.
  • One system operation is performed on one side of the B system) 80B or the arithmetic processing unit (A system) 80A (time T5 in FIG. 10).
  • the input value during the pre-diagnosis operation is temporarily stored in the input buffer unit, and the value in the storage unit is stored in the storage saving unit 20 to complete the pre-diagnosis operation. Later, using the stored input value and the value stored in the storage unit, arithmetic processing is performed at a calculation speed faster than a normal calculation processing speed. On the other hand, in a system that does not perform prior diagnosis, the output value of the arithmetic processing unit is temporarily stored in the output buffer unit.
  • the comparison unit 50 can compare all the calculation processing results without interruption by comparing the output value from the system subjected to the pre-diagnosis with the output value from the system not subjected to the pre-diagnosis.
  • FIG. 11 is a flowchart for explaining the operation when a mismatch is detected in the comparison unit 50 of the duplex calculation system 1 according to the third embodiment of the present invention.
  • FIG. 12 shows the duplex according to the third embodiment of the present invention. It is a figure which shows an example of operation
  • the diagnosis control unit 30 saves the value saved in the storage saving unit 20, that is, the storage unit (B stored in the storage saving unit 20 in step S22B in FIG. 9).
  • the value of the system 70B is copied to the storage unit (A system) 70A and the storage unit (B system) 70B (step S26), and the function of the comparison unit 50 is validated (step S27).
  • the arithmetic processing unit (A system) 80A starts the arithmetic processing at the frequency f with the input value from the input buffer unit (A system) 60A using the value of the storage unit (A system) 70A.
  • the arithmetic processing unit (B system) 80B starts the arithmetic processing at the frequency f with the input value from the input buffer unit (B system) 60B using the value of the storage unit (B system) 70B (step S28).
  • the diagnosis control unit 30 determines whether the comparison result of the comparison unit 50 matches or does not match (step S29), and if it matches, restarts the pre-diagnosis processing operation (time T5 in FIG. 12). If they do not match, the diagnosis control unit 30 performs a stop processing operation.
  • the diagnosis control unit 30 performs arithmetic processing from the time T4 when the mismatch is detected to the previous time T2. By re-executing, you can quickly recover from the error. For example, if a mismatch is detected at time T4 but is not detected before time T5, the mismatch detected at time T4 is determined as a temporary malfunction.
  • FIG. 13 is a block diagram showing the configuration of the duplexed computing system 1 according to the fourth embodiment of the present invention.
  • a diagnosis result list 110 is added to the configuration of the first embodiment shown in FIG.
  • the diagnosis result list 110 sequentially stores the prior diagnosis results (failed system and failure location) of the diagnosis control unit 30. If the comparison result of the comparison unit 50 is inconsistent, the diagnosis control unit 30 refers to the diagnosis result list 110 to estimate a faulty system from the contents of the mismatch and estimates that the output control unit 40 has a fault. It has a function to instruct to stop the output of the selected system.
  • FIG. 14 is a flowchart for explaining the operation of the duplexed computing system 1 according to the fourth embodiment of the present invention
  • FIG. 15 shows mismatches in the comparison unit 50 of the duplexed computing system 1 according to the fourth embodiment of the present invention.
  • FIG. 16 is a diagram showing an example of the operation of the redundant computing system 1 according to the fourth embodiment of the present invention. Referring to FIG. 14, the difference from the flowchart for explaining the operation of the redundant computing system 1 according to the first embodiment of the present invention shown in FIG. 5 is when the diagnosis result determination (step S14A or S14B) is negative. .
  • the diagnosis control unit 30 writes the diagnosis result in the diagnosis result list 110 (step S37), and the input control unit 10 inputs the input of the duplex calculation system 1 to the input of the arithmetic processing unit (A system) 80A and the arithmetic processing unit ( B system) Connected to the input of 80B, and the comparison unit 50 is validated (step S16), thereby returning to the duplex operation (time T3 in FIG. 16).
  • the diagnosis control unit 30 refers to the diagnosis result list 110 (step S48), and calculates the processing unit from the content of the mismatch.
  • (System A) It is determined whether or not the failure is 80A (step S49A). If the diagnosis control unit 30 determines that the arithmetic processing unit (A system) 80A is out of order, the input control unit 10 connects the input of the duplex computing system 1 only to the input of the arithmetic processing unit (B system) 80B. The diagnosis control unit 30 also connects the output of the arithmetic processing unit (B system) 80B to the output of the duplex calculation system 1 by the output control unit 40, and invalidates the function of the comparison unit 50 (step S12A ′).
  • diagnosis control unit 30 determines whether the arithmetic processing unit (B system) 80B is faulty (step S49B).
  • diagnosis control unit 30 determines that the arithmetic processing unit (B system) 80B is faulty, the input control unit 10 connects the input of the duplex calculation system 1 only to the input of the arithmetic processing unit (A system) 80A.
  • the diagnosis control unit 30 also connects the output of the arithmetic processing unit (A system) 80A to the output of the duplex calculation system 1 by the output control unit 40, and invalidates the function of the comparison unit 50 (step S12B ′).
  • diagnosis control unit 30 does not determine in step S49B that the arithmetic processing unit (system B) 80B has failed, it cannot determine which system has a failure, and therefore stops the redundant calculation system 1.
  • diagnosis control unit does not immediately stop the failed system just by recording the diagnosis result, but detects a system that has a failure when an output mismatch is detected. By stopping and shifting to the one-system operation, the duplex operation can be continued for as long as possible, and the reliability of the duplex calculation system can be improved.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Hardware Redundancy (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

 二重化計算システムは同一の機能を持つ第1の演算処理部(A系)と第2の演算処理部(B系)の二つの系からなる。診断制御部は一方の系が演算処理動作中に他方の系の診断を行う。診断制御部は診断動作に合わせて入力制御部を通して第1、第2の演算処理部への入力を制御し、出力制御部は診断結果に応じて第1、第2の演算処理部からの出力を制御する。診断終了後、診断されなかった系の記憶部から診断された系の記憶部へ値を写して二重化動作に復帰する。

Description

二重化計算システム及び二重化計算方法
 本発明は、二重化した系からなり、二重化した系の間で同期して動作する二重化計算システムに関し、特に、各系の診断が可能な二重化計算システム及び二重化計算方法に関する。
 計算システムが、金融、原子力プラント、基幹業務などで使われるようになり、この種の計算システムには高い信頼性が求められている。
 高信頼性計算システムの構成方法として、ある演算処理機能を持つ系と、この系と同一の機能を持つ別の系を準備し、二つの系を同期して動作させる二重化計算システムが提案されている。
 この二重化計算システムは、例えば図1に示すように、演算処理部(A系)80Aと演算処理部(B系)80Bの二つの系からなり、それらの出力が比較部50と出力制御部40とに入力される。比較部50は二つの系からの値を比較し、比較結果が不一致の場合は演算処理部(A系)80Aと演算処理部(B系)80Bのいずれかに故障があると判断し、出力制御部40にその旨を指示する。この場合、出力制御部40は出力を停止する。このことによって二重化計算システムの外部にエラーが出力されることがなく計算システムの信頼性を向上できる。
 更に、図2、図3に示すように、演算処理部(A系)80Aを診断する診断部(A系)31Aと演算処理部(B系)80Bを診断する診断部(B系)31Bとを備えた二重化計算システムが提案されている(特許文献1:特許第3210527号参照)。この二重化計算システムにおいては、エラーが検出された場合には、診断部(A系)31A、診断部(B系)31がそれぞれ、演算処理部(A系)80A、演算処理部(B系)80Bを診断してエラーの原因となる故障のある系を特定し、故障のない系だけで縮退動作する。
 図3に示すように、特許文献1に記載の二重化計算システムにおいては、通常、A系とB系とが演算処理動作を行っている。比較部50において不一致を検出すると、A系とB系は演算処理動作を停止し、診断部(A系)31A、診断部(B系)31Bにおいて、それぞれ診断動作を開始する。すなわち、この二重化計算システムでは、診断動作のために通常の演算処理動作が停止してしまうという課題がある。
 また、診断部は演算処理部で発生した故障によるエラーが起きた後に診断を開始するため、エラーを起こす前に故障を検知できないという課題がある。
 本発明は、上記の事情を考慮してなされたものであり、二重化計算システムの一方の系が演算処理動作中に他方の系の診断を行い、診断動作による演算処理動作の停止を引き起こさずに故障の検知を可能にする二重化計算システムを提供することを目的とする。
 本発明はまた、エラーを起こす前に故障の検知を可能にする二重化計算システムを提供することを目的とする。
 本発明は更に、上記二重化計算システムと同様の効果を得ることのできる二重化計算方法を提供することを目的とする。
 本発明の態様によれば、第1の記憶部を備えた第1の演算処理部の入力と、前記第1の演算処理部と同じ機能を有し第2の記憶部を備えた第2の演算処理部の入力とが入力制御部に接続され、前記第1の演算処理部の出力と前記第2の演算処理部の出力とが比較部と出力制御部とに接続され、前記第1の演算処理部と前記第2の演算処理部とを診断可能な診断制御部を備え、前記第1の演算処理部と前記第2の演算処理部とが同期して同一処理を行う二重化計算システムが提供される。
 本発明の態様による二重化計算システムにおいては、前記第1の演算処理部と前記第2の演算処理部とが同期して同一処理を行っている途中で、前記第1の演算処理部は処理を継続している時に、前記診断制御部は前記第2の演算処理部の診断を行い、診断終了後に第1の記憶部の値を第2の記憶部に写して、前記第1の演算処理部と前記第2の演算処理部とが再び同期して同一処理を行うように制御する機能を有する。また、前記第1の演算処理部と前記第2の演算処理部とが同期して同一処理を行っている途中で、前記第2の演算処理部は処理を継続している時に、前記診断制御部は前記第1の演算処理部の診断を行い、診断終了後に第2の記憶部の値を第1の記憶部に写して、前記第1の演算処理部と前記第2の演算処理部とが再び同期して同一処理を行うように制御する機能を有する。前記入力制御部は、前記診断制御部によって実行される診断の状態に合わせて前記二重化計算システムの入力を制御する機能を有する。前記出力制御部は、前記比較部の比較結果と、前記診断制御部の診断結果とに基づいて前記二重化計算システムの出力を制御する機能を有する。
 本発明の他の態様によれば、第1の記憶部を備えた第1の演算処理部の入力と、前記第1の演算処理部と同じ機能を有し第2の記憶部を備えた第2の演算処理部の入力とを入力制御部に接続し、前記第1の演算処理部の出力と前記第2の演算処理部の出力とを比較部と出力制御部とに接続し、前記第1の演算処理部と前記第2の演算処理部とを診断可能な診断制御部を備え、前記第1の演算処理部と前記第2の演算処理部とが同期して同一処理を行う二重化計算方法が提供される。
 本二重化計算方法においては、前記第1の演算処理部と前記第2の演算処理部とが同期して同一処理を行っている途中で、前記第1の演算処理部は処理を継続している時に、前記診断制御部が前記第2の演算処理部の診断を行い、診断終了後に第1の記憶部の値を第2の記憶部に写して、前記第1の演算処理部と前記第2の演算処理部とが再び同期して同一処理を行うようにする一方、前記第1の演算処理部と前記第2の演算処理部とが同期して同一処理を行っている途中で、前記第2の演算処理部は処理を継続している時に、前記診断制御部が前記第1の演算処理部の診断を行い、診断終了後に第2の記憶部の値を第1の記憶部に写して、前記第1の演算処理部と前記第2の演算処理部とが再び同期して同一処理を行うようにする。また、前記入力制御部により、前記診断制御部によって実行される診断の状態に合わせて前記二重化計算システムの入力を制御し、前記出力制御部により、前記比較部の比較結果と、前記診断制御部の診断結果とに基づいて前記二重化計算システムの出力を制御する。
 本発明によれば、二重化計算システムの一方の系が演算処理動作中に他方の系の診断を行うことで、診断動作による演算処理動作の停止を引き起こさない効果がある。また、診断により、エラーを起こす前に故障の検知が可能になる。
 これらにより、二重化計算システムの信頼性を高める効果が得られる。
 図1は関連技術による二重化計算システムの構成例を示すブロック図である。
 図2は特許文献1に記載の二重化計算システムの構成を示すブロック図である。
 図3は図2に示された二重化計算システムの動作の一例を説明するための図である。
 図4は本発明の第1の実施形態による二重化計算システムの構成を示すブロック図である。
 図5は図4に示された二重化計算システムの動作を説明するためのフローチャートである。
 図6は図4に示された二重化計算システムの動作の一例を説明するための図である。
 図7は本発明の第2の実施形態による二重化計算システムの構成を示すブロック図である。
 図8は本発明の第3の実施形態による二重化計算システムの動作を説明するフローチャートである。
 図9は本発明の図8に示された二重化計算システムの動作を説明するためのフローチャートである。
 図10は図8に示された二重化計算システムの動作の一例を説明するための図である。
 図11は図8に示された二重化計算システムにおいて不一致が検出された場合の動作を説明するためのフローチャートである。
 図12は図8に示された二重化計算システムにおいて不一致が検出された場合の動作の一例を説明するための図である。
 図13は本発明の第4の実施形態による二重化計算システムの構成を示すブロック図である。
 図14は図13に示された二重化計算システムの動作を説明するためのフローチャートである。
 図15は図13に示された二重化計算システムにおいて不一致が検出された場合の動作を説明するためのフローチャートである。
 図16は図13に示された二重化計算システムの動作の一例を説明するための図である。
 以下、本発明をいくつかの実施形態について図面に基づいて詳細に説明する。
 図4は本発明の第1の実施形態による二重化計算システムの構成を示すブロック図である。以降で説明される図面において、同種の構成要素には同じ参照番号を付している。
 図4を参照すると、二重化計算システム1の入力は入力制御部10を通して演算処理部(A系)80Aと演算処理部(B系)80Bの入力に接続される。演算処理部(A系)80Aと演算処理部(B系)80Bは、同期して同一処理を行なうことができる。演算処理部(A系)80Aと演算処理部(B系)80Bの出力は出力制御部40を通して二重化計算システム1の出力へ接続される。また、演算処理部(A系)80Aと演算処理部(B系)80Bの出力は比較部50へ入力される。比較部50の比較結果に基づいて出力制御部40が出力を制御する。診断制御部30は、入力制御部10と出力制御部40とを通してそれぞれ二重化計算システム1の入力と出力とを制御すると共に、演算処理部(A系)80Aもしくは演算処理部(B系)80Bのいずれか一方を診断し、診断結果を得る。演算処理部(A系)80A、演算処理部(B系)80Bはそれぞれ記憶部(A系)70A、記憶部(B系)70Bを有し、診断制御部30の制御下で記憶部(A系)70Aの記憶情報を記憶部(B系)70Bに写したり、記憶部(B系)70Bの記憶情報を記憶部(A系)70Aに写したりすることができる。
 図5は本発明の第1の実施形態による二重化計算システム1の動作を説明するためのフローチャートであり、図6は本発明の第1の実施形態による二重化計算システム1の動作の一例を説明するための図である。
 通常の二重化動作において、二重化計算システム1は、入力制御部10によって二重化計算システム1の入力が演算処理部(A系)80Aの入力と演算処理部(B系)80Bの入力とに接続されている。また、演算処理部(A系)80Aの出力と演算処理部(B系)80Bの出力とが比較部50によって比較される。更に、比較部50の比較結果に基づいて出力制御部40が二重化計算システム1の出力を制御している。
 診断制御部30は、演算処理部(A系)80Aの診断時刻であるかどうかを判定する(ステップS11A)。判定の結果、演算処理部(A系)80Aの診断時刻である場合(図6の時刻T0)、診断制御部30は、入力制御部10によって二重化計算システム1の入力を演算処理部(B系)80Bの入力のみに接続する一方、出力制御部40によって演算処理部(B系)80Bの出力を二重化計算システム1の出力に接続し、比較部50の機能を無効化する(ステップS12A)。
 次に診断制御部30は、演算処理部(A系)80Aの事前診断を開始し(ステップS13A)、診断結果の可否を判定する(ステップS14A)。診断制御部30は、診断結果が可(ステップS14AのY)の場合は、診断結果の可否を判定するステップ(ステップS14A)の直後に演算処理部(B系)80Bの記憶部70Bに記憶された演算処理の値を演算処理部(A系)80Aの記憶部70Aにコピーし(ステップS15A)、入力制御部10によって二重化計算システム1の入力を演算処理部(A系)80Aの入力と演算処理部(B系)80Bの入力とに接続し、比較部50を有効化する(ステップS16)ことにより二重化動作に復帰する(図6の時刻T1)。
 ステップS11Aにおいて演算処理部(A系)80Aの診断時刻でない場合、診断制御部30は演算処理部(B系)80Bの診断時刻であるかどうかを判定する(ステップS11B)。判定の結果、演算処理部(B系)80Bの診断時刻である場合(図6の時刻T2)、診断制御部30は、入力制御部10によって二重化計算システム1の入力を演算処理部(A系)80Aの入力のみに接続する一方、出力制御部40によって演算処理部(A系)80Aの出力を二重化計算システム1の出力に接続し、比較部50の機能を無効化する(ステップS12B)。
 次に診断制御部30は、演算処理部(B系)80Bの事前診断を開始し(ステップS13B)、診断結果の可否を判定する(ステップS14B)。診断制御部30は、診断結果が可(ステップS14BのY)の場合は、診断結果の可否を判定するステップ(ステップS14B)の直後に演算処理部(A系)80Aの記憶部70Aに記憶された演算処理の値を演算処理部(B系)80Bの記憶部70Bにコピーし(ステップS15B)、入力制御部10によって二重化計算システム1の入力を演算処理部(A系)80Aの入力と演算処理部(B系)80Bの入力とに接続し、比較部50を有効化する(ステップS16)ことにより二重化動作に復帰する(図6の時刻T3)。
 演算処理部(A系)80Aの診断時刻でも演算処理部(B系)80Bの診断時刻でもない場合(ステップS11BのN)は二重化動作が継続される。
 診断結果判定(ステップS14AまたはステップS14B)が否(N)の場合は、それぞれ演算処理部(A系)80Aまたは演算処理部(B系)80Bの動作を停止し、演算処理部(B系)80Bまたは演算処理部(A系)80Aの一方で片系動作を行う(図6の時刻T5)。
 上述のように、演算処理を開始する前の事前診断により、2つの系の演算処理部に存在する故障を発見し、故障のある系がエラーを発生する前に動作を停止させることによって、二重化計算システムはエラーを発生せず継続した動作が可能になる。これにより二重化計算システムの信頼性を高めることができる。
 例えば、二重化計算システムの演算処理部に乗算器が含まれるが乗算器を使う頻度が低いとする。そして、二重化計算システムの使用中に一方の系の乗算器に故障が発生したとする。
 上述したような事前診断動作が実行されない場合、乗算器を使うときになって初めて乗算器の故障が出力エラーとなって比較部での不一致により発覚する。この場合、二つの系の演算処理結果の比較だけではどちらの系に故障があるかを判別できないので二重化計算システムは動作を停止して診断を開始する必要がある。
 一方、本発明の第1の実施形態のように事前診断動作が実行される場合、乗算器を使わないときでも診断制御部30での事前診断によって乗算器に故障がないかどうかが診断される。診断制御部30は、診断の結果故障があると判定したら、故障のある系の動作を停止させ、故障のない系のみで片系動作をさせる。以後、乗算器を使うときになっても、故障のない系で動作しているのでエラーが出力されることはなく、二重化計算システムは停止せずに動作を継続できる。
 また、片系動作になった後、故障のある系の演算処理部を修理し、あるいは故障のある系の演算処理部を故障のない演算処理部に交換し再び二重化動作に戻す。その結果、故障前の信頼性を保つことができる。なお、修理もしくは交換するのは演算処理部の全部であっても、故障部分だけであってもよい。
 図7は本発明の第2の実施形態による二重化計算システムの構成を示すブロック図である。第2の実施形態による二重化計算システムにおいては、図4に示した第1の実施形態の構成に、演算処理部(A系)80Aの電圧、周波数の少なくとも一方を変える電圧・周波数制御部(A系)100Aと演算処理部(B系)80Bの電圧、周波数の少なくとも一方を変える電圧・周波数制御部(B系)100Bとが付加されている。
 演算処理部(A系)80Aの事前診断において、電圧・周波数制御部(A系)100Aによって演算処理部(A系)80Aの電圧、周波数の少なくとも一方を変え、すなわち診断条件を変えることによって演算処理部(A系)80Aの診断を効率的に行うことができる。同様にして、演算処理部(B系)80Bの事前診断において、電圧・周波数制御部(B系)100Bによって演算処理部(B系)80Bの電圧、周波数の少なくとも一方を変え、すなわち診断条件を変えることによって演算処理部(B系)80Bの診断を効率的に行うことができる。例えば、通常の電圧で正常に動作する場合でも、電圧を下げると故障になりかけている部分がエラーを起こす場合がある。このようなケースを想定した診断を実行することで事前診断の精度を高め、効率的に診断を行なうことができる。同様に、通常の周波数で正常に動作する場合でも、周波数を上げると故障になりかけている部分がエラーを起こす場合がある。このようなケースを想定した診断を実行することで事前診断の精度を高め、効率的に診断を行なうことができる。
 このようにして、診断される演算処理部の電圧、周波数の少なくとも一方を変えることによって通常の動作電圧、通常の周波数では顕在化しない故障を発見することができ、診断の精度を高める効果がある。
 図8は本発明の第3の実施形態による二重化計算システムの構成を示すブロック図である。第3の実施形態においては、図7に示した第2の実施形態の構成に加えて、入力制御部10と演算処理部(A系)80Aとの間に入力バッファ入力制御部(A系)61Aと入力バッファ部(A系)60Aと入力バッファ出力制御部(A系)62Aとを経由する経路(第1の入力バッファ部を介する経路)を設けると共に、入力制御部10と演算処理部(B系)80Bとの間に入力バッファ入力制御部(B系)61Bと入力バッファ部(B系)60Bと入力バッファ出力制御部(B系)62Bとを経由する経路(第2の入力バッファ部を介する経路)を設けている。
 一方、演算処理部(A系)80Aと出力制御部40及び比較部50との間に出力バッファ入力制御部(A系)91Aと出力バッファ部(A系)90Aと出力バッファ出力制御部(A系)92Aとを経由する経路(第1の出力バッファ部を介する経路)を設けると共に、演算処理部(B系)80Bと出力制御部40及び比較部50との間に出力バッファ入力制御部(B系)91Bと出力バッファ部(B系)90Bと出力バッファ出力制御部(B系)92Bとを経由する経路(第2の出力バッファ部を介する経路)を設けている。
 また、記憶部(A系)70Aと記憶部(B系)70Bはそれぞれ、診断制御部30に接続された記憶退避部20に接続されている。入力バッファ入力制御部、入力バッファ出力制御部はそれぞれ、例えば入力バッファ部(A系)60Aについて言えば、診断制御部30の制御により、入力バッファ部(A系)60Aを経由する経路または入力バッファ部(A系)60Aをバイパスする経路を設定するためのものである。同様に、出力バッファ入力制御部、出力バッファ出力制御部はそれぞれ、例えば出力バッファ部(A系)90Aについて言えば、診断制御部30の制御により、出力バッファ部(A系)90Aを経由する経路または出力バッファ部(A系)90Aをバイパスする経路を設定するためのものである。
 図9は本発明の第3の実施形態による二重化計算システム1の動作を説明するフローチャートであり、図10は本発明の第3の実施形態による二重化計算システム1の動作の一例を説明するための図である。
 診断制御部30は演算処理部(A系)80Aの診断時刻であるかどうかを判定する(ステップS11A)。演算処理部(A系)80Aの診断時刻である場合(図10の時刻T0)、診断制御部30は、入力制御部10、入力バッファ入力制御部(A系)61A、入力バッファ出力制御部(A系)62Aによって二重化計算システム1の入力を、入力バッファ部(A系)60Aを介して演算処理部(A系)80Aに接続するが、入力制御部10、入力バッファ入力制御部(B系)61B、入力バッファ出力制御部(B系)62Bによって二重化計算システム1の入力を、入力バッファ部(B系)60Bを介さずに演算処理部(B系)80Bに接続する。診断制御部30はまた、出力バッファ入力制御部91Bによって演算処理部(B系)80Bの出力を出力バッファ部(B系)90Bに接続する。診断制御部30は更に、記憶部(A系)70Aの値を記憶退避部20に退避させ、比較部50の機能を無効化する(ステップS22A)。
 次に、演算処理部(B系)80Bは周波数fで処理を行いその出力を出力バッファ部(B系)90Bに蓄える。一方、診断制御部30は演算処理部(A系)80Aの事前診断を開始し(ステップS13A)、診断結果が可・否のいずれであるかを判定する(ステップS14A)。
 診断制御部30は、診断結果が可の場合は、記憶退避部20に退避させた値を記憶部(A系)70Aにコピーする。一方、演算処理部(A系)80Aは入力バッファ部(A系)60Aからの入力で演算処理を周波数f’で開始し(図10の時刻T1)、比較部50の機能が有効化される(ステップS25A)。比較部50は、出力バッファ部(A系)90Aを介さずに送られてきた演算処理部(A系)80Aの演算処理結果と出力バッファ部(B系)90Bとの値を比較する。比較部50の比較結果を受けて出力制御部40は二重化計算システム1の出力を制御する。ここで、周波数f’は通常の周波数fよりも高く、時間差T2−T1の間に、時間差T2−T0の間の演算処理が完了するように設定されているものとする。このために、電圧・周波数制御部(A系)100Aにより適切な電圧と周波数が演算処理部(A系)80Aに対して設定される。特に、演算処理部(A系)80Aが通常の周波数fより高い周波数f’で安定動作するために高い電圧を印加することが望ましい。
 ステップS11Aにおいて演算処理部(A系)80Aの診断時刻でない場合、診断制御部30は演算処理部(B系)80Bの診断時刻であるかどうかを判定する(ステップS11B)。演算処理部(B系)80Bの診断時刻である場合(図10の時刻T2)、診断制御部30は、入力制御部10、入力バッファ入力制御部(A系)61A、入力バッファ出力制御部(A系)62Aによって二重化計算システム1の入力を入力バッファ部(A系)60Aを介さずに演算処理部(A系)80Aに接続するが、入力制御部10、入力バッファ入力制御部(B系)61B、入力バッファ出力制御部(B系)62Bによって二重化計算システム1の入力を入力バッファ部(B系)60Bを介して演算処理部(B系)80Bに接続する。診断制御部30は、出力バッファ入力制御部91Aによって演算処理部(A系)80Aの出力を出力バッファ部(A系)90Aに接続する。診断制御部30は更に、記憶部(B系)70Bの値を記憶退避部20に退避させ、比較部50の機能を無効化する(ステップS22B)。
 次に、演算処理部(A系)80Aは周波数fで処理を行いその出力を出力バッファ部(A系)90Aに蓄える。一方、診断制御部30は演算処理部(B系)80Bの事前診断を開始し(ステップS13B)、診断結果が可・否のいずれであるかを判定する(ステップS14B)。
 診断制御部30は、診断結果が可の場合は、記憶退避部20に退避させた値を記憶部(B系)70Bにコピーする。一方、演算処理部(B系)80Bは入力バッファ部(B系)60Bからの入力で演算処理を周波数f”で開始し(図10の時刻T3)、比較部50の機能が有効化される(ステップS25B)。比較部50は、出力バッファ部(B系)90Bを介さずに送られてきた演算処理部(B系)80Bの演算処理結果と出力バッファ部(A系)90Aとの値を比較する。比較部50の比較結果を受けて出力制御部40は二重化計算システム1の出力を制御する。ここで、周波数f”は通常の周波数fよりも高く、時間差T4−T3の間に、時間差T4−T2の間の演算処理が完了するように設定されているものとする。このために、電圧・周波数制御部(B系)100Bにより適切な電圧と周波数が演算処理部(B系)80Bに対して設定される。特に、演算処理部(B系)80Bが通常の周波数fより高い周波数f”で安定動作するために高い電圧を印加することが望ましい。なお、周波数f’とf”とは同じでも異なっていてもよい。
 診断制御部30は、診断結果判定(ステップS14AまたはステップS14B)が否の場合は、それぞれ演算処理部(A系)80Aまたは演算処理部(B系)80Bの動作を停止させ、演算処理部(B系)80Bまたは演算処理部(A系)80Aの一方で片系動作を行わせる(図10の時刻T5)。
 以上のように、事前診断を行う系においては、事前診断動作中の入力値を入力バッファ部に一時的に保存し、かつ、記憶部の値を記憶退避部20に保存し、事前診断動作完了後に、保存された入力値と記憶部の値を用いて通常の演算処理速度より速い演算速度で演算処理を行う。一方、事前診断を行わない系においては、演算処理部の出力値を出力バッファ部に一時的に保存する。そして、比較部50は事前診断が行なわれた系からの出力値と事前診断を行なわない系からの出力値を比較することで途切れることなくすべての演算処理結果を比較することが可能になり、二重化計算システムの信頼性を向上できる。
 図11は本発明の第3の実施形態による二重化計算システム1の比較部50において不一致を検出した場合の動作を説明するためのフローチャートであり、図12は本発明の第3の実施形態による二重化計算システム1の比較部50において不一致を検出した場合の動作の一例を示す図である。
 比較部50が不一致を検出した場合(図12の時刻T4)、診断制御部30は記憶退避部20に退避した値、すなわち図9のステップS22Bにおいて記憶退避部20に退避させた記憶部(B系)70Bの値を記憶部(A系)70Aと記憶部(B系)70Bとにコピーし(ステップS26)、比較部50の機能を有効化する(ステップS27)。
 次に、演算処理部(A系)80Aは記憶部(A系)70Aの値を用いて入力バッファ部(A系)60Aからの入力値で演算処理を周波数fで開始する。同時に、演算処理部(B系)80Bは記憶部(B系)70Bの値を用いて入力バッファ部(B系)60Bからの入力値で演算処理を周波数fで開始する(ステップS28)。
 診断制御部30は、比較部50の比較結果が一致・不一致のいずれであるかを判定し(ステップS29)、一致していれば事前診断処理動作を再開する(図12の時刻T5)。一致していなければ、診断制御部30は停止処理動作を行う。
 出力エラーの原因が時刻T2から時刻T4の間で発生したソフトエラーなどの一時的な誤動作であった場合、診断制御部30は不一致を検出した時刻T4からその前の時刻T2へさかのぼって演算処理を再実行させることで、速やかにエラーから復帰できる。なお、一時的な誤動作であるかどうかの判別は、例えば時刻T4の時点で不一致を検出したが、再実行して時刻T5までに不一致が検出されなかったら、時刻T4の時点で検出した不一致はどちらかの系の一時的な誤動作であったというようにして判別できる。上記の動作では、事前診断の前に二重化計算システム1の入力は入力バッファ部(A系)60Aを介して演算処理部(A系)80Aに接続され、入力バッファ部(B系)60Bを介して演算処理部(B系)80Bに接続されていることが望ましい。
 なお、比較部50が不一致を検出した場合、出力制御部は従前の出力値を保持し続けてもよい。この動作によって、誤った値を出力しないというフェールセーフ機能を実現できる。
 図13は本発明の第4の実施形態による二重化計算システム1の構成を示すブロック図である。第4の実施形態による二重化計算システムは、図4に示した第1の実施形態の構成に、診断結果リスト110が付加されている。
 診断結果リスト110は診断制御部30の事前診断結果(故障のある系と故障箇所)を順次保存する。比較部50の比較結果が不一致であった場合、診断制御部30は診断結果リスト110を参照して不一致の内容から故障のある系を推定し、出力制御部40に対して故障があると推定した系の出力を停止することを指示する機能を持つ。
 図14は本発明の第4の実施形態による二重化計算システム1の動作を説明するためのフローチャートであり、図15は本発明の第4の実施形態による二重化計算システム1の比較部50において不一致を検出した場合の動作を説明するためのフローチャートである。図16は本発明の第4の実施形態による二重化計算システム1の動作の一例を示す図である。
 図14を参照すると、図5に示した本発明の第1の実施形態による二重化計算システム1の動作を説明するフローチャートとの違いは、診断結果判定(ステップS14AまたはS14B)が否の場合である。この場合、診断制御部30は、診断結果を診断結果リスト110に書き込み(ステップS37)、入力制御部10によって二重化計算システム1の入力を演算処理部(A系)80Aの入力と演算処理部(B系)80Bの入力とに接続し、比較部50を有効化する(ステップS16)ことにより二重化動作に復帰する(図16の時刻T3)。
 次に、図15を参照すると、比較部50が不一致を検出した場合(図16の時刻T4)、診断制御部30は診断結果リスト110を参照し(ステップS48)、不一致の内容から演算処理部(A系)80Aの故障であるかどうかを判定する(ステップS49A)。
 診断制御部30は、演算処理部(A系)80Aの故障と判定した場合、入力制御部10によって二重化計算システム1の入力を演算処理部(B系)80Bの入力のみに接続する。診断制御部30はまた、出力制御部40によって演算処理部(B系)80Bの出力を二重化計算システム1の出力に接続し、比較部50の機能を無効化する(ステップS12A’)。
 診断制御部30は、演算処理部(A系)80Aの故障と判定しなかった場合、演算処理部(B系)80Bの故障であるかどうかを判定する(ステップS49B)。
 診断制御部30は、演算処理部(B系)80Bの故障と判定した場合、入力制御部10によって二重化計算システム1の入力を演算処理部(A系)80Aの入力のみに接続する。診断制御部30はまた、出力制御部40によって演算処理部(A系)80Aの出力を二重化計算システム1の出力に接続し、比較部50の機能を無効化する(ステップS12B’)。
 診断制御部30は、ステップS49Bにおいて演算処理部(B系)80Bの故障と判定しなかった場合、どちらの系に故障があるか判定不可能であるので、二重化計算システム1を停止する。
 以上のように、診断制御部は、事前故障診断で故障を発見した場合、診断結果を記録するだけで直ちに故障のある系を停止させず、出力の不一致を検出したときに故障がある系を停止させて片系動作に移行することで、二重化動作をできるだけ長い時間続けることが可能になり、二重化計算システムの信頼性を向上することができる。
 以上、本発明をいくつかの実施形態に即して説明したが、本発明は上記実施形態の構成に限定されるものでなく、本発明の範囲内で当業者であればなしうる各種変形、修正を含むことは勿論である。
 この出願は、2009年12月2日に出願された日本出願特願第2009−274077号を基礎とする優先権を主張し、その開示のすべてをここに取り込む。

Claims (9)

  1. 第1の記憶部を備えた第1の演算処理部の入力と、前記第1の演算処理部と同じ機能をもち、第2の記憶部を備えた第2の演算処理部の入力とが入力制御部に接続され、
     前記第1の演算処理部の出力と前記第2の演算処理部の出力とが比較部と出力制御部とに接続され、
     前記第1の演算処理部と前記第2の演算処理部とを診断可能な診断制御部を備え、
     前記第1の演算処理部と前記第2の演算処理部とが同期して同一処理を行う二重化計算システムにおいて、
     前記第1の演算処理部と前記第2の演算処理部とが同期して同一処理を行っている途中で、前記第1の演算処理部は処理を継続している時に、前記診断制御部は前記第2の演算処理部の診断を行い、診断終了後に第1の記憶部の値を第2の記憶部に写して、前記第1の演算処理部と前記第2の演算処理部とが再び同期して同一処理を行うように制御する機能を有し、
     前記第1の演算処理部と前記第2の演算処理部とが同期して同一処理を行っている途中で、前記第2の演算処理部は処理を継続している時に、前記診断制御部は前記第1の演算処理部の診断を行い、診断終了後に第2の記憶部の値を第1の記憶部に写して、前記第1の演算処理部と前記第2の演算処理部とが再び同期して同一処理を行うように制御する機能を有し、
     前記入力制御部は、前記診断制御部によって実行される診断の状態に合わせて前記二重化計算システムの入力を制御する機能を有し、
     前記出力制御部は、前記比較部の比較結果と、前記診断制御部の診断結果とに基づいて前記二重化計算システムの出力を制御する機能を有する、
    ことを特徴とする二重化計算システム。
  2. 請求項1に記載の二重化計算システムにおいて、
     前記第1の演算処理部の電圧、周波数の少なくとも一方を制御する第1の電圧・周波数制御部と、
     前記第2の演算処理部の電圧、周波数の少なくとも一方を制御する第2の電圧・周波数制御部と、
    を備えたことを特徴とする二重化計算システム。
  3. 請求項2に記載の二重化計算システムにおいて、
     前記入力制御部と前記第1の演算処理部の入力との間に第1の入力バッファ部を介する経路を設け、
     前記入力制御部と前記第2の演算処理部の入力との間に第2の入力バッファ部を介する経路を設け、
     前記第1の演算処理部の出力と、前記比較部および前記出力制御部との間に第1の出力バッファ部を介する経路を設け、
     前記第2の演算処理部の出力と、前記比較部および前記出力制御部との間に第2の出力バッファ部を介する経路を設け、
     前記第1の記憶部または前記第2の記憶部の値を保持可能な記憶退避部を備え、
     前記診断制御部は、
     前記第1の演算処理部の診断開始前に、前記第1の記憶部の値を前記記憶退避部に退避させる機能と、
     前記第1の演算処理部の診断開始後に、前記二重化計算システムへの入力値を前記第1の入力バッファ部に蓄えさせると共に、前記第2の演算処理部の出力値を前記第2の出力バッファ部に蓄えさせる機能と、
     前記第1の演算処理部の診断終了後に、前記記憶退避部に退避させた値を前記第1の記憶部に戻し、前記第1の演算処理部の演算処理を再開させる機能と、
     前記第2の演算処理部の診断開始前に、前記第2の記憶部の値を前記記憶退避部に退避させる機能と、
     前記第2の演算処理部の診断開始後に、前記二重化計算システムへの入力値を前記第2の入力バッファ部に蓄えさせると共に、前記第1の演算処理部の出力値を前記第1の出力バッファ部に蓄えさせる機能と、
     前記第2の演算処理部の診断終了後に、前記記憶退避部に退避させた値を前記第2の記憶部に戻し、前記第2の演算処理部の演算処理を再開させる機能と、
    を具備することを特徴とする二重化計算システム。
  4. 請求項3に記載の二重化計算システムにおいて、
     前記診断制御部は、
     前記第1の演算処理部の診断開始後に、前記二重化計算システムへの入力値を前記第2の入力バッファ部に蓄えさせる機能と、前記第2の演算処理部の診断開始後に、前記二重化計算システムへの入力値を前記第1の入力バッファ部に蓄えさせる機能を具備し、
     前記診断制御部は更に、前記比較部の比較結果が不一致であった場合、前記記憶退避部の値を前記第1の記憶部と前記第2の記憶部とに戻す機能を有し、
     前記第1の入力バッファ部と前記第2の入力バッファ部とに蓄えられた入力値とを用いて再計算を行うことを特徴とする二重化計算システム。
  5. 請求項1から4のいずれか1項に記載の二重化計算システムにおいて、前記比較部の比較結果が不一致であった場合、前記出力制御部は従前の出力値を保持することを特徴とする二重化計算システム。
  6. 請求項1から5のいずれか1項に記載の二重化計算システムにおいて、
     前記診断制御部により実行された診断の結果、不具合が発見された場合、診断制御部は不具合が発見された前記第1の演算処理部もしくは前記第2の演算処理部の動作を停止し、
     前記出力制御部は他方の演算処理部の出力を二重化計算システムの出力とすることを特徴とする二重化計算システム。
  7. 請求項1から5のいずれか1項に記載の二重化計算システムにおいて、
     前記診断制御部により実行された診断の結果を保存する診断結果リストを備え、
     前記診断制御部は、前記比較部の比較結果が不一致であった場合、前記診断結果リストを参照して前記第1の演算処理部と前記第2の演算処理部のどちらに不具合があるかを判別し、
     不具合があると判別した前記第1の演算処理部もしくは前記第2の演算処理部の動作を停止し、
     前記出力制御部は、動作を停止しない方の演算処理部の出力を二重化計算システムの出力とすることを特徴とする二重化計算システム。
  8. 請求項7に記載の二重化計算システムにおいて、不具合が原因で停止させられた前記第1の演算処理部または前記第2の演算処理部を修理または交換し、二重化動作に戻すことを特徴とする二重化計算システム。
  9. 第1の記憶部を備えた第1の演算処理部の入力と、前記第1の演算処理部と同じ機能を有し第2の記憶部を備えた第2の演算処理部の入力とを入力制御部に接続し、前記第1の演算処理部の出力と前記第2の演算処理部の出力とを比較部と出力制御部とに接続し、前記第1の演算処理部と前記第2の演算処理部とを診断可能な診断制御部を備え、前記第1の演算処理部と前記第2の演算処理部とが同期して同一処理を行う二重化計算方法において、
     前記第1の演算処理部と前記第2の演算処理部とが同期して同一処理を行っている途中で、前記第1の演算処理部は処理を継続している時に、前記診断制御部が前記第2の演算処理部の診断を行い、診断終了後に第1の記憶部の値を第2の記憶部に写して、前記第1の演算処理部と前記第2の演算処理部とが再び同期して同一処理を行うようにする一方、前記第1の演算処理部と前記第2の演算処理部とが同期して同一処理を行っている途中で、前記第2の演算処理部は処理を継続している時に、前記診断制御部が前記第1の演算処理部の診断を行い、診断終了後に第2の記憶部の値を第1の記憶部に写して、前記第1の演算処理部と前記第2の演算処理部とが再び同期して同一処理を行うようにし、
     前記入力制御部により、前記診断制御部によって実行される診断の状態に合わせて前記二重化計算システムの入力を制御し、前記出力制御部により、前記比較部の比較結果と、前記診断制御部の診断結果とに基づいて前記二重化計算システムの出力を制御することを特徴とする二重化計算方法。
PCT/JP2010/071617 2009-12-02 2010-11-26 二重化計算システム及び二重化計算方法 WO2011068177A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011544297A JPWO2011068177A1 (ja) 2009-12-02 2010-11-26 二重化計算システム及び二重化計算方法
US13/510,621 US8862934B2 (en) 2009-12-02 2010-11-26 Redundant computing system and redundant computing method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009274077 2009-12-02
JP2009-274077 2009-12-02

Publications (1)

Publication Number Publication Date
WO2011068177A1 true WO2011068177A1 (ja) 2011-06-09

Family

ID=44115023

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/071617 WO2011068177A1 (ja) 2009-12-02 2010-11-26 二重化計算システム及び二重化計算方法

Country Status (3)

Country Link
US (1) US8862934B2 (ja)
JP (1) JPWO2011068177A1 (ja)
WO (1) WO2011068177A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105093979A (zh) * 2014-05-23 2015-11-25 株式会社日立制作所 故障安全运算处理装置
WO2019131141A1 (ja) * 2017-12-28 2019-07-04 Tdk株式会社 積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法
WO2019131137A1 (ja) * 2017-12-28 2019-07-04 Tdk株式会社 積和演算器、ニューロモーフィックデバイスおよび積和演算器の故障判断方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101764680B1 (ko) * 2014-12-29 2017-08-03 주식회사 효성 이중화 제어 시스템
US9643558B2 (en) 2015-02-18 2017-05-09 Freescale Semiconductor, Inc. Input signal mismatch detection circuit
US11378934B2 (en) * 2019-09-09 2022-07-05 Baker Hughes Oilfield Operations Llc Shadow function for protection monitoring systems

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62280937A (ja) * 1986-05-30 1987-12-05 Nec Corp オフライン診断方式
JPS63276131A (ja) * 1987-05-07 1988-11-14 Nec Corp 二重化共用入出力装置の診断方式
JPH02138636A (ja) * 1988-11-18 1990-05-28 Fujitsu Ltd 多重化システムの運用中における診断方式
JPH02162430A (ja) * 1988-12-15 1990-06-22 Fujitsu Ltd 二重化システムのデータ同期方式
JP2003015900A (ja) * 2001-06-28 2003-01-17 Hitachi Ltd 追走型多重化システム、及び追走により信頼性を高めるデータ処理方法
JP2005182693A (ja) * 2003-12-24 2005-07-07 Nec Corp 多重化システムおよびプロセッサモジュール

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4684885A (en) * 1985-11-04 1987-08-04 Get Communication Systems Corporation Arrangement for on-line diagnostic testing of an off-line standby processor in a duplicated processor configuration
JPH0680493B2 (ja) * 1989-08-10 1994-10-12 株式会社京三製作所 並列2重系の処理装置および運転方法
JP2710682B2 (ja) * 1990-03-15 1998-02-10 富士通株式会社 クロック切替回路
JP3210527B2 (ja) 1994-07-05 2001-09-17 株式会社東芝 二重化計算機システム
DE19832060C2 (de) * 1998-07-16 2000-07-06 Siemens Ag Doppelbare Prozessoreinrichtung
FR2803057B1 (fr) * 1999-12-22 2002-11-29 Centre Nat Etd Spatiales Systeme informatique tolerant aux erreurs transitoires et procede de gestion dans un tel systeme
JP2001290710A (ja) * 2000-04-10 2001-10-19 Toshiba Corp データエラー検出装置
ITSV20020018A1 (it) * 2002-05-03 2003-11-03 Alstom Transp Spa Dispositivo di elaborazione o comando operante in sicurezza intrinseca
US7290169B2 (en) 2004-04-06 2007-10-30 Hewlett-Packard Development Company, L.P. Core-level processor lockstepping
US7290170B2 (en) * 2004-04-07 2007-10-30 International Business Machines Corporation Arbitration method and system for redundant controllers, with output interlock and automatic switching capabilities
JP3897047B2 (ja) * 2005-01-31 2007-03-22 横河電機株式会社 情報処理装置および情報処理方法
JP4831599B2 (ja) * 2005-06-28 2011-12-07 ルネサスエレクトロニクス株式会社 処理装置
US7516358B2 (en) * 2005-12-20 2009-04-07 Hewlett-Packard Development Company, L.P. Tuning core voltages of processors
US20100049268A1 (en) * 2007-02-20 2010-02-25 Avery Biomedical Devices, Inc. Master/slave processor configuration with fault recovery
DK2160829T3 (en) * 2007-05-14 2017-10-16 Abb Schweiz Ag REDUNDANT POWER VALVE CONTROL IN A HIGH VOLTAGE POWER TRANSMISSION SYSTEM
KR101221081B1 (ko) 2007-07-17 2013-01-11 가부시키가이샤 어드밴티스트 호스트 장치
JP4876093B2 (ja) * 2008-03-31 2012-02-15 株式会社日立製作所 制御装置のタスク管理装置、及び、制御装置のタスク管理方法
US8373435B2 (en) * 2008-09-30 2013-02-12 Freescale Semiconductor, Inc. Method and apparatus for handling an output mismatch

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62280937A (ja) * 1986-05-30 1987-12-05 Nec Corp オフライン診断方式
JPS63276131A (ja) * 1987-05-07 1988-11-14 Nec Corp 二重化共用入出力装置の診断方式
JPH02138636A (ja) * 1988-11-18 1990-05-28 Fujitsu Ltd 多重化システムの運用中における診断方式
JPH02162430A (ja) * 1988-12-15 1990-06-22 Fujitsu Ltd 二重化システムのデータ同期方式
JP2003015900A (ja) * 2001-06-28 2003-01-17 Hitachi Ltd 追走型多重化システム、及び追走により信頼性を高めるデータ処理方法
JP2005182693A (ja) * 2003-12-24 2005-07-07 Nec Corp 多重化システムおよびプロセッサモジュール

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105093979A (zh) * 2014-05-23 2015-11-25 株式会社日立制作所 故障安全运算处理装置
WO2019131141A1 (ja) * 2017-12-28 2019-07-04 Tdk株式会社 積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法
WO2019131137A1 (ja) * 2017-12-28 2019-07-04 Tdk株式会社 積和演算器、ニューロモーフィックデバイスおよび積和演算器の故障判断方法
JPWO2019131137A1 (ja) * 2017-12-28 2020-09-24 Tdk株式会社 積和演算器、ニューロモーフィックデバイスおよび積和演算器の故障判断方法
JPWO2019131141A1 (ja) * 2017-12-28 2020-11-19 Tdk株式会社 積和演算器の使用方法

Also Published As

Publication number Publication date
US8862934B2 (en) 2014-10-14
US20120233506A1 (en) 2012-09-13
JPWO2011068177A1 (ja) 2013-04-18

Similar Documents

Publication Publication Date Title
WO2011068177A1 (ja) 二重化計算システム及び二重化計算方法
US7802138B2 (en) Control method for information processing apparatus, information processing apparatus, control program for information processing system and redundant comprisal control apparatus
US9563523B2 (en) Architecture for scalable fault tolerance in integrated fail-silent and fail-operational systems
US8196106B2 (en) Autonomic verification of HDL models using real-time statistical analysis and layered feedback stages
US20160026166A1 (en) Method and apparatus for controlling a physical unit in an automation system
JP4513852B2 (ja) Pciバス障害リカバリ方法及びプログラム
JP2003015900A (ja) 追走型多重化システム、及び追走により信頼性を高めるデータ処理方法
CA2017099C (en) Sequential parity correction
JPH04232535A (ja) 耐故障処理システムの修正方法
JPH10283215A (ja) 耐ソフトウェア障害構成を有したデータ処理装置
JPH0916535A (ja) マルチプロセッサ計算機
KR100313712B1 (ko) 이중화된프로세서를위한결함기반의소프트웨어결함허용방법
JPH11296394A (ja) 二重化情報処理装置
JP6069951B2 (ja) フォールトトレラントコンピュータシステム、フォールトトレラントコンピュータシステムの起動方法およびフォールトトレラントコンピュータシステムの起動プログラム
JPH04241039A (ja) ベーシックプロセッシングユニット及び高信頼化コンピュータシステム
JPH11134211A (ja) 二重化コンピュータシステムおよびその運用方法
JP2007198254A (ja) 故障診断装置
JP6813963B2 (ja) 作動状態記録システム及び作動状態記録方法
JPS59114648A (ja) 診断装置
JPS62115555A (ja) 計算機システムの補助記憶装置2重化管理方法
JPS6238740B2 (ja)
JPH10161815A (ja) ディスク二重化管理装置およびディスク二重化管理方法
KR20210126178A (ko) 모터 제어방법
JPH03273344A (ja) フォールトトレラントシステム
JPH10326202A (ja) 高信頼化コンピュータシステム及び高信頼化コンピュータシステムの復旧方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10834627

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2011544297

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 13510621

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10834627

Country of ref document: EP

Kind code of ref document: A1