WO2011036697A1

WO2011036697A1 - Ａ／ｄ変換装置、無線装置

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Inventors: 古田雅則; 板倉哲朗
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Abstract

　このＡ／Ｄ変換装置は、アナログ入力信号をサンプリングし、所定の参照信号を用いてアナログ入力信号と逐次比較するための比較信号を生成するとともに、アナログ入力信号および比較信号の差分信号を生成するＤ／Ａ変換部と、参照信号を保持するプリチャージキャパシタ部と、比較信号と基準値とを比較してデジタル信号を生成する比較部と、プリチャージキャパシタ部に保持された参照信号を用いて差分信号を演算および増幅して残差信号を生成する増幅部とを具備する。

Description

Ａ／Ｄ変換装置、無線装置

　本発明は、信号処理技術に関し、特にＡ／Ｄ変換装置（ＡＤＣ）に関する。

　容量式Ｄ／Ａ変換器（容量式ＤＡＣ）を用いた逐次比較型Ａ／Ｄ変換装置（ＳＡＲＡＤＣ：Ｓｕｃｃｅｓｓｉｖｅ　Ａｐｐｒｏｘｉｍａｔｉｏｎ　Ｒｏｕｔｉｎｅ　Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）では、複数のキャパシタ、キャパシタの接続関係を切り替えるスイッチおよび比較器を用いてＡ／Ｄ変換を行っている。ＳＡＲＡＤＣにおける複数のキャパシタは、それぞれバイナリの重み付けが付された容量値を有しており、それぞれのキャパシタには、参照電圧源やグラウンドなどが切り替えスイッチを介して接続される。すなわち、当該複数のキャパシタそれぞれに蓄えられる電荷を再分配することでＡ／Ｄ変換を実現している。

　ＳＡＲＡＤＣの応用としては、複数のＳＡＲＡＤＣと基本演算回路との組み合わせを多段縦続接続し、パイプライン動作させたパイプライン式ＳＡＲＡＤＣが提案されている（非特許文献１および２参照）。

J.Li, F.Maloberti, "PIPELINE OF SUCCESSIVE APPROXIMATION CONVERTERS WITH OPTIMUM POWER MERIT FACTOR," ISCAS2002, vol.1, pp.17-20, 2002 S.M.Louwsma, A.J.M.van Tuijl, M.Vertreqt, B.Nauta, "A 1.35GS/s, 10b, 175mW Time-Interleaved AD Converter in 0.13um CMOS," JSSC, vol.43, pp.778-786, Apr, 2008

　基本演算処理が必要となるＳＡＲＡＤＣでは、演算誤差を低減するため、参照電圧のセトリング誤差を可能な限りゼロにする必要がある。セトリング誤差は、参照電圧駆動回路のセトリング時間に依存し、その時間短縮のためには、大きなドライブ電流が必要であった。これは、大きなドライブ電流を供給するアンプを必要とするため、回路規模を大きくする原因となっていた。また、消費電力を大きくする一因にもなっていた。

　本発明は、このような課題を解決するためになされたもので、消費電力を削減するとともに回路規模を小さくすることのできるＡ／Ｄ変換装置、無線装置を提供することを目的としている。

　上記した目的を達成するために、本発明の一つの態様に係るＡ／Ｄ変換装置は、このＡ／Ｄ変換装置は、アナログ入力信号をサンプリングし、所定の参照信号を用いてアナログ入力信号と逐次比較するための比較信号を生成するとともに、アナログ入力信号および比較信号の差分信号を生成するＤ／Ａ変換部と、参照信号を保持するプリチャージキャパシタ部と、比較信号と基準値とを比較してデジタル信号を生成する比較部と、プリチャージキャパシタ部に保持された参照信号を用いて差分信号を演算および増幅して残差信号を生成する増幅部とを具備する。

　本発明によれば、Ａ／Ｄ変換装置、無線装置の消費電力を削減するとともに回路規模を小さくすることができる。

第１の実施形態に係るＡ／Ｄ変換装置を示す図である。第１の実施形態のＡ／Ｄ変換装置の動作を示す図である。第１の実施形態のＡ／Ｄ変換装置の動作を示すフローチャートである。第１の実施形態のＡ／Ｄ変換装置でのサンプルフェーズを示す図である。第１の実施形態のＡ／Ｄ変換装置での保持フェーズを示す図である。第１の実施形態のＡ／Ｄ変換装置での比較フェーズを示す図である。第１の実施形態のＡ／Ｄ変換装置での残差信号増幅フェーズを示す図である。第１の実施形態のＡ／Ｄ変換装置の実施例を示す図である。図５に示すＡ／Ｄ変換装置でのサンプルフェーズを示す図である。図５に示すＡ／Ｄ変換装置での演算の様子を示す図である。図５に示すＡ／Ｄ変換装置での基本演算フェーズを示す図である。第１の実施形態のＡ／Ｄ変換装置の他の実施例を示す図である。第２の実施形態に係るＡ／Ｄ変換装置を示す図である。第２の実施形態のＡ／Ｄ変換装置の動作を示す図である。

　（第１の実施形態）以下、本発明の一つの実施形態を、図面を参照して詳細に説明する。図１に示すように、この実施形態のＡ／Ｄ変換装置１（ＡＤＣ１）は、第１ＡＤＣ１０および第２ＡＤＣ２０を有したパイプライン式ＳＡＲＡＤＣを構成している。第１ＡＤＣ１０は、入力されたアナログ信号Ａ_ｉｎに対して粗いＡ／Ｄ変換処理を実行して、上位ビットに相当するデジタル信号を生成する。第２ＡＤＣ２０は、第１ＡＤＣ１０と対応し、第１ＡＤＣ１０より出力された残差信号に対して細かいＡ／Ｄ変換処理を実行して下位ビットに相当するデジタル信号を生成する。

　第１ＡＤＣ１０は、サンプルホールド回路１１（Ｓ／Ｈ１１）、容量式ＤＡＣ１２、減算器１３および１７、比較器１４、スイッチ制御部１５、プリチャージキャパシタ１６（Ｃ_ｐｒｅ１６）、増幅器１８（ＡＭＰ１８）およびスイッチＳＷ_１を有している。第２ＡＤＣ２０は、第１ＡＤＣ１０とほぼ同様の構成を有しており、サンプルホールド回路２１（Ｓ／Ｈ２１）、容量式ＤＡＣ２２、減算器２３、比較器２４、スイッチ制御部２５、およびスイッチＳＷ_２を有している。

　サンプルホールド回路１１（Ｓ／Ｈ１１）は、入力されたアナログ信号Ａ_ｉｎをサンプリングしてその電位を逐次比較Ａ／Ｄ変換開始まで保持する。容量式ＤＡＣ１２は、それぞれバイナリの重み付けが付された容量値を持つ複数のキャパシタと、各キャパシタに参照電圧源Ｖ_ｒやグラウンドＧＮＤ（基準電位）などを接続するためのスイッチとを備えており、逐次比較のための電荷分配処理を行う。なお、容量式ＤＡＣ１２は、Ｓ／Ｈ１１の機能を兼ね備えた構成でもよい。この場合、Ｓ／Ｈ１１に必要な回路面積を削減することができる。

　減算器１３は、Ｓ／Ｈ１１に保持された電位から逐次比較する電位（比較電圧）を減算する。比較器１４は、減算器１３による減算結果とグラウンドレベル（基準電位）とを比較してＡ／Ｄ変換を実現する。スイッチ制御部１５は、ＳＡＲＡＤＣの演算に必要な制御信号を生成するロジック部と比較器１４により得られたＡ／Ｄ変換値を一時的に記憶するバッファを備えている。スイッチ制御部１５は、容量式ＤＡＣ１２のＡ／Ｄ変換におけるキャパシタの組み合わせを切り替える制御信号を生成して、容量式ＤＡＣ１２に送る機能を持っている。プリチャージキャパシタ１６（Ｃ_ｐｒｅ１６）、は、Ａ／Ｄ変換の基本演算（残差増幅）に用いる参照電圧をチャージして、スイッチ制御部１５からの指示により電位を供給する。減算器１７は、減算器１３の出力からＣ_ｐｒｅ１６に充電された参照電圧の電位を減算し、得られた残差信号をＡＭＰ１８に送る。スイッチＳＷ_１は、基本演算中の比較電圧を参照電圧とグラウンドレベルのいずれかに切り替える。

　第２ＡＤＣ２０は、第１ＡＤＣ１０とほぼ同様の構成を有しており、サンプルホールド回路２１（Ｓ／Ｈ２１）、容量式ＤＡＣ２２、減算器２３、比較器２４、スイッチ制御部２５、およびスイッチＳＷ_２を有している。サンプルホールド回路２１（Ｓ／Ｈ２１）、容量式ＤＡＣ２２、減算器２３、比較器２４、スイッチ制御部２５、およびスイッチＳＷ_２は、第１ＡＤＣ１０のＳ／Ｈ１１、容量式ＤＡＣ１２、減算器１３、比較器１４、スイッチ制御部１５、およびスイッチＳＷ_１と同様の構成および機能を有している。この実施形態の第２ＡＤＣ２０は、後段に続くＡＤＣが存在しないため、基本演算を行う必要がない。このため、第１ＡＤＣ１０と比較して増幅器、減算器、プリチャージキャパシタを有していない。

　（第１の実施形態の動作）次に、図１ないし４を参照して、この実施形態のＡＤＣ１の動作を説明する。この実施形態のＡＤＣ１の各回路要素の動作状態は、大きく３つに分けることができる。すなわち、図２中ａ_１に示す第１ＡＤＣ１０のサンプルフェーズ、同じくｂ_１に示す第１ＡＤＣ１０によるＡ／Ｄ変換フェーズ、同じくｃ_１に示すＡＭＰ１８による残差増幅フェーズ（基本演算フェーズ）、およびｄ_１に示す第２ＡＤＣ２０によるＡ／Ｄ変換フェーズである。以下の説明では、容量式ＤＡＣ１２が、Ｓ／Ｈ１１の機能を兼ね備えているものとして説明する。

　まず、図４Ａに示すように、スイッチ制御部１５は、Ｃ_ｐｒｅ１６の接続および容量式ＤＡＣ１２のキャパシタを切り替えて、Ｃ_ｐｒｅ１６に参照電圧をチャージ（ステップ３１。以下「Ｓ３１」と称する。）するとともに、Ｓ／Ｈ１１に入力信号Ａ_ｉｎをサンプルさせる（Ｓ３２）。具体的には、スイッチ制御部は、Ｃ_{ｐｒｅ１６}の一端をＡＭＰ１８の入力に接続し、同じく他端を参照電圧Ｖ_ｒに接続する。また、スイッチ制御部１５は、Ｓ／Ｈ１１としての容量式ＤＡＣ１２のキャパシタの一方をグラウンドに接続し、同じく他方を入力信号（電圧Ｖ_ｉｎ）に接続する。このとき、キャパシタの総容量をＣ、キャパシタに蓄積される電荷をＱとすると、数式１に示す関係が成立する。

　続いて、図４Ｂに示すように、スイッチ制御部１５は、入力信号の電圧をサンプルしたキャパシタの極性を切り替え、サンプルした信号を逐次比較Ａ／Ｄ変換開始まで保持する（Ｓ３３）。すなわち、グラウンドに接続されていたキャパシタ全ての上部端子をグラウンドから切り離してＡＭＰ１８の入力に接続するとともに、同じく下部端子をグラウンドに接続する。この結果、容量式ＤＡＣ１２のキャパシタの上部端子側の電位は－Ｖ_ｉｎだけシフトする。なお、スイッチ制御部１５は、Ｃ_ｐｒｅ１６の一端をＡＭＰ１８の入力から切り離してグラウンドに接続して、チャージ状態をそのまま維持する。

　図４Ｂに示す保持フェーズに続いて、スイッチ制御部１５は、容量式ＤＡＣ１２が有するキャパシタのうち、容量値の最も大きいもの（例えばＣ_０＝Ｃ／２）の下部端子に参照電圧を接続する（Ｓ３４）。この様子を図４Ｃに示す。この動作により、容量式ＤＡＣ１２は、参照電圧を２のべき乗で分割した比較電圧を得るとともに、入力信号の電圧と当該比較電圧との差分を比較器１４に与える。

　比較器１４は、与えられた差分値とグラウンドレベルとを比較してＡ／Ｄ変換を実行する。このとき、得られたデジタルビットが「０」であれば、参照電圧Ｖ_ｒの接続を維持し（Ｓ３６）、スイッチ制御部１５は、次に容量値の大きいキャパシタの下部端子に参照電圧を接続する。得られたデジタルビットが「１」であれば、参照電圧に接続されていたキャパシタの端子をグラウンドに接続させる（Ｓ３７）。

　このように、逐次比較Ａ／Ｄ変換は、容量式ＤＡＣ１２のキャパシタ、比較器、スイッチ制御部１５（ＳＡＲロジック）により実現される。ＮビットのＡ／Ｄ変換を行う場合（Ｓ３８）、スイッチ制御部１５は、この一連の動作を最上位ビットから最下位ビットまでＮ回繰り返して行うよう（例えばＣ_ｉ（ｉ＝０～Ｎ））容量式ＤＡＣ１２のキャパシタを切り替える（Ｓ３９、Ｓ３４～Ｓ３８）。

　逐次比較Ａ／Ｄ変換が終わると（Ｓ３８のＹｅｓ）、スイッチ制御部１５は、Ａ／Ｄ変換結果に基づきプリチャージキャパシタを制御（Ｓ４０）して基本演算を行う。基本演算中は、比較電圧を０とするため、容量式ＤＡＣ１２のキャパシタの制御端子（ボトムプレート）をグラウンドレベルにする。併せて、スイッチ制御部１５は、Ｃ_ｐｒｅ１６の一端をグラウンドから切り離してＡＭＰ１８の入力に接続し、同じく他端を参照電位Ｖ_ｒから切り離してグラウンドに接続する。

　ＡＭＰ１８は、基本演算により得られた残差信号を増幅して次段の第２ＡＤＣ２０のＳ／Ｈ２１に送る（Ｓ４１）。図４Ｄは、残差信号を増幅する様子を示している。第２ＡＤＣ２０での基本動作は、第１ＡＤＣでのステップ３１～４０の動作と同じであるが、後段に続くＡＤＣが存在しないため、基本演算と増幅を行う必要はない。

　このように、この実施形態のＡＤＣ１では、基本演算で用いる参照電圧の電荷を、サンプルフェーズ、保持フェーズおよび比較フェーズにおいて、プリチャージキャパシタにあらかじめ蓄積させている。プリチャージキャパシタに電荷を蓄積させるために要する時間は、基本演算に要する時間に比べて長いため、基本演算中に参照電圧の電荷全てをキャパシタに蓄積するのに比べて、ＡＤＣ１全体の消費電力を低減することができる。

　（実施例１）続いて、図５を参照して、この実施形態のＡＤＣ１における第１ＡＤＣの実施例を説明する。ＡＤＣ１の第１ＡＤＣおよび第２ＡＤＣは、ほぼ共通する構成および機能を有するから、ここでは代表して第１ＡＤＣの実施例を説明する。

　この実施例の第１ＡＤＣ１０ａは、３ビットのＳＡＲＡＤＣとしての機能を有しており、非反転信号および反転信号からなる作動信号を処理する。すなわち、第１ＡＤＣ１０ａは、非反転信号処理回路と反転信号処理回路とを備えている。

　非反転信号処理回路（図５中「Ｉ」。以下「回路Ｉ」と称する。）は、Ｓ／Ｈ１１、容量式ＤＡＣ１２および減算器１３として機能するキャパシタＣ_ＤＡＣ１とスイッチＳＷ_ＤＡＣ１、比較器１４、スイッチ制御部１５、Ｃ_ｐｒｅ１６および減算器１７として機能するキャパシタＣ_{ｐｒｅ１ａ}およびＣ_{ｐｒｅ１ｂ}ならびにスイッチＳＷ_{ｐｒｅ１ａ}およびＳＷ_{ｐｒｅ１ｂ}、ＡＭＰ１８、およびスイッチＳＷ_１ａを有している。反転信号処理回路（図５中「ＩＩ」。以下「回路ＩＩ」と称する。）は、Ｓ／Ｈ１１、容量式ＤＡＣ１２および減算器１３として機能するキャパシタＣ_ＤＡＣ２とスイッチＳＷ_ＤＡＣ２、回路Ｉと共用する比較器１４およびスイッチ制御部１５、Ｃ_ｐｒｅ１６および減算器１７として機能するキャパシタＣ_{ｐｒｅ２ａ}およびＣ_{ｐｒｅ２ｂ}ならびにスイッチＳＷ_{ｐｒｅ２ａ}およびＳＷ_{ｐｒｅ２ｂ}、回路Ｉと共用するＡＭＰ１８、およびスイッチＳＷ_１ｂを有している。

　回路Ｉは、入力Ｖ_ｉｎｐが入力され、参照電圧Ｖ_ｒｐを用いてＶ_ｏｐを出力する。また、回路ＩＩは、入力Ｖ_ｉｎｍが入力され、参照電圧Ｖ_ｒｍを用いてＶ_ｏｍを出力する。両回路はともに共通の要素を有し対称をなしており、共通の機能を有するから、以下の説明においては、代表して回路Ｉについて説明する。

　キャパシタＣ_ＤＡＣ１は、容量値Ｃを基準として容量値Ｃ／８のキャパシタ２つ、同じくＣ／４のキャパシタ１つ、同じくＣ／２のキャパシタ１つを備えている。ここで容量値の大小関係は、Ｃ／２＞Ｃ／４＞Ｃ／８である。これら４つのキャパシタは、一端（上端）が互いに接続され、他端（ボトムプレート）がスイッチＳＷ_ＤＡＣ１に接続されている。スイッチＳＷ_ＤＡＣ１は、スイッチ制御部１５からの制御信号に基づき、キャパシタＣ_ＤＡＣ１をなす４つのキャパシタのボトムプレートを参照電圧（Ｖ_ｒｐまたはＶ_ｒｍ）、入力電圧Ｖ_ｉｎｐ、基準電位Ｖ_ｃｏｍ（グラウンド電位）のいずれかに接続する。

　比較器１４は、キャパシタＣ_ＤＡＣ１をなす４つのキャパシタの上端と基準電位Ｖ_ｃｏｍとを比較してＡ／Ｄ変換を行う。

　キャパシタＣ_{ｐｒｅ１ａ}は、容量値Ｃを基準として容量値Ｃ／８のキャパシタ１つと容量値Ｃ／４のキャパシタ１つとを備えている。これら２つのキャパシタは、両端にスイッチＳＷ_{ｐｒｅ１ａ}が接続されている。ＳＷ_{ｐｒｅ１ａ}は、スイッチ制御部１５からの制御信号に基づき、キャパシタＣ_{ｐｒｅ１ａ}をなす２つのキャパシタの一端（上端）を、キャパシタＣ_ＤＡＣ１の上端および基準電位Ｖ_ｃｏｍのいずれか一方に接続し、同じく他端（ボトムプレート）を参照電圧（Ｖ_ｒｐまたはＶ_ｒｍ）および基準電位Ｖ_ｃｏｍのいずれか一方に接続する。

　キャパシタＣ_{ｐｒｅ１ｂ}は、容量値Ｃを基準として容量値Ｃ／２のキャパシタ１つからなる。キャパシタＣ_{ｐｒｅ１ｂ}の一端（上端）は、ＡＭＰ１８の入力に接続され、同じく他端（ボトムプレート）は、スイッチＳＷ_{ｐｒｅ１ｂ}に接続されている。スイッチＳＷ_{ｐｒｅ１ｂ}は、スイッチ制御部１５からの制御信号に基づき、キャパシタＣ_{ｐｒｅ１ｂ}のボトムプレートを参照電圧Ｖ_ｒｐまたはＡＭＰ１８の出力のいずれかに接続する。併せて、スイッチＳＷ_{ｐｒｅ１ｂ}は、スイッチ制御部１５からの制御信号に基づき、キャパシタＣ_{ｐｒｅ１ｂ}の両端を短絡する。

　スイッチＳＷ_ＤＡＣ１およびキャパシタＣ_{ｐｒｅ１ａ}に接続される参照電圧は、スイッチ制御部１５の制御信号に基づき、ＳＷ_Ｘ１およびＳＷ_Ｘ２（ＳＷ_Ｘ３）により相互に接続、切り離しが行われる。

　（実施例１の動作）ここで、図２、図５および図６Ａ～Ｃを参照して、図５に示す実施例１の第１ＡＤＣ１０ａの動作を説明する。

　まず、第１ＡＤＣ１０ａは、入力信号Ａ_ｉｎをサンプリングするサンプルフェーズとなる。このとき、スイッチ制御部１５は、スイッチＳＷ_ＤＡＣ１およびＳＷ_１ａを制御してＣ_ＤＡＣ１の全てのキャパシタのボトムプレートをＶ_ｉｎｐに接続するとともに、Ｃ_ＤＡＣ１の上端を基準電位Ｖ_ｃｏｍに接続する。併せて、スイッチ制御部１５は、ＳＷ_{ｐｒｅ１ａ}およびＳＷ_{ｐｒｅ１ｂ}を制御して、プリチャージキャパシタＣ_{ｐｒｅ１ａ}およびＣ_{ｐｒｅ１ｂ}に逆極性の参照電圧Ｖ_ｒｐを印加してプリチャージを行う（図６Ａ）。このときに蓄積される電荷Ｑ_１は、オペアンプの非反転入力端を正側と考えると、以下の式で与えられる。

　サンプリング期間が終わるとき、スイッチ制御部１５は、ＳＷ_１ａを開放するとともにＳＷ_ＤＡＣ１を制御して、Ｃ_ＤＡＣ１のボトムプレートをＶ_ｃｏｍに接続し、Ｃ_ＤＡＣ１の上端をＡＭＰ１８の入力に接続する。この結果、Ｃ_ＤＡＣ１の電位は－Ｖ_ｉｎｐシフトし、Ｃ_ＤＡＣ１の電荷（ＣＶ_ｉｎｐ）が保持される。

　続いて、第１ＡＤＣ１０ａは、比較フェーズ（Ａ／Ｄ変換フェーズ）となる。スイッチ制御部１５は、ＳＷ_ＤＡＣ１を制御して容量値Ｃ／２のキャパシタからボトムプレートの接続を参照電圧源Ｖ_ｒｐまたは基準電位のいずれか一方に切り替え、比較器１４は、逐次Ｃ_ＤＡＣ１の上端側の電位とＶ_ｃｏｍとを比較していく。この動作は図３および図４にて示す通常の逐次比較Ａ／Ｄ変換と同様である。逐次比較フェーズで得られたビット情報を、それぞれＤ_２（最上位ビット：ＭＳＢ）、Ｄ_１、Ｄ_０（最下位ビット：ＬＳＢ）とすると、Ｄ_２、Ｄ_１、Ｄ_０は、それぞれ「０」あるいは「１」の値をとり、得られたビット情報は、スイッチ制御部１５の内部のバッファに記憶される。

　２つあるプリチャージキャパシタＣ_{ｐｒｅ１ａ}、Ｃ_{ｐｒｅ１ｂ}は、逐次比較動作の間、参照電圧Ｖ_ｒｐが蓄積された状態を維持している。逐次比較動作終了後、スイッチ制御部１５は、Ａ／Ｄ変換フェーズによって得られたビット情報Ｄ２～Ｄ０を用いて、ＳＷ_{ｐｒｅ１ａ}およびＳＷ_{ｐｒｅ１ｂ}を制御して、プリチャージキャパシタに蓄えられた電荷を変化させる（図６Ｂ）。

　例えば、図６Ｂに示すように、ビット情報Ｄ_２が「０」の場合、スイッチ制御部１５は、容量値Ｃ／２のＣ_{ｐｒｅ１ｂ}に蓄積した電荷をそのまま保持すべく、ＳＷ_{ｐｒｅ１ｂ}を開放する。ビット情報Ｄ_２が「１」の場合、スイッチ制御部１５は、容量値Ｃ／２のＣ_{ｐｒｅ１ｂ}に蓄積した電荷を放電すべく、ＳＷ_{ｐｒｅ１ｂ}をオンにしてＣ_{ｐｒｅ１ｂ}の両端を短絡させる。ビット情報Ｄ_１、Ｄ_０についても同様に、スイッチ制御部１５は、ＳＷ_{ｐｒｅ１ａ}を制御して容量値Ｃ／８のキャパシタと容量値Ｃ／４のキャパシタからなるＣ_{ｐｒｅ１ａ}に蓄えられる電荷の量を制御する。

　この結果、第１ＡＤＣ１０が蓄積する電荷Ｑ_１’は、次式にて表される。

　続いて、スイッチ制御部１５は、ＳＷ_ＤＡＣ１を制御してＣ_ＤＡＣ１のボトムプレートおよびＣ_{ｐｒｅ１ａ}のボトムプレートを基準電位Ｖ_ｃｏｍに接続し、それぞれの上端をＡＭＰ１８の入力に接続する。併せて、スイッチ制御部１５は、ＳＷ_{ｐｒｅ１ｂ}を制御してＣ_{ｐｒｅ１ｂ}の両端をＡＭＰ１８の入出力端に接続する（図６Ｃ）。これにより、第１ＡＤＣ１０ａは、基本演算フェーズとなる。このとき、ＡＭＰ１８の入出力端に接続されたＣ_{ｐｒｅ１ｂ}に蓄積されている電荷Ｑ_２は、アンプ入力端を正側と考えると、次式となる。

　スイッチ制御部１５のスイッチ制御による容量ＤＡＣのサンプルフェーズから基本演算フェーズまでの時間を微小時間とし、蓄積した電荷が減少するパスがないとすると、Ｑ_１’＝Ｑ_２とみなすことができる。そうすると、基本演算の結果、次段のＡＤＣに送られる電圧値Ｖ_ｏｐは、次式の通りとなる。

　このように、図５に示す第１ＡＤＣ１０ａ（ＳＡＲＡＤＣ）によっても、基本演算が実現できる。特に、図５に示すＳＡＲＡＤＣでは、基本演算フェーズで外部からの参照電圧を一切用いず、プリチャージキャパシタＣ_{ｐｒｅ１ａ}およびＣ_{ｐｒｅ１ｂ}にチャージした電位を用いて基本演算を実現している。このことは、参照電圧の電荷蓄積を、サンプルフェーズおよび逐次比較フェーズで行えば、基本演算での参照電圧の供給を省略できることを意味しており、参照電圧駆動用バッファの消費電力を抑えることが可能になる。

　また、図５に示す実施例では、出力振幅が回路の入力フルスケールに対し、半分となるように構成している。このような構成を採用することで、ＡＭＰ１８に接続された帰還容量をプリチャージキャパシタと共有することが可能となり、回路の小面積化を図ることができる。なお、プリチャージキャパシタとして、Ｃ／８およびＣ／４に加えてＣ／２を備える構成とすれば、出力振幅が入力フルスケールと等価となる回路も構成可能である。

　（実施例２）次に、図７を参照して、この実施形態のＡＤＣ１の他の実施例を説明する。この実施例における第１ＡＤＣ１０ｂは、図５に示す実施例と比較してＡＭＰ１８をデュアル入力アンプ１８ｂとし、入力端同士を短絡および参照電圧（Ｖ_ｒｐまたはＶ_ｒｍ）の供給を担うスイッチＳＷ_Ｙ１ａ、ＳＷ_Ｙ２ａ、ＳＷ_Ｙ１ｂおよびＳＷ_Ｙ２ｂをさらに備えたものである。すなわち、この実施形態によるＳＡＲＡＤＣは、デュアル入力アンプを用いる場合にも適用することができる。

　（第２の実施形態）続いて、図８を参照して第２の実施形態のＡＤＣについて説明する。この実施形態のＡＤＣ２では、第１の実施形態における第１ＡＤＣ１０と比較して、ＡＭＰの入力を切り替えるＳＷ_３およびＡＭＰの入出力を短絡するＳＷ_４をさらに備えたものである。そのため、第１の実施形態のＡＤＣ１と共通する要素については共通の符号を付して示し、重複する説明を省略する。

　図８に示すように、第１の実施形態のＡＭＰ１８に対応するＡＭＰ１１８の入力には、ＳＷ_３が接続されている。ＳＷ_３は、減算器１７の出力と参照電圧源Ｖ_ｒのいずれか一方をＡＭＰ１１８に入力する。ＡＭＰ１１８の出力は、容量式ＤＡＣ１１２、容量式ＤＡＣ１２２、プリチャージキャパシタ１１６および次段のＳ／Ｈ２１に接続されている。スイッチ制御部１５は、ＳＷ_３をさらに制御して、ＡＭＰ１１８の入力源を切り替える。また、ＡＭＰ１１８の入出力間にはＳＷ_４が接続される。すなわち、図８に示すように、第２ＡＤＣ１２０の容量式ＤＡＣ１２２は、参照電圧Ｖ_ｒをＡＭＰ１１８の出力から得ている。

　この実施形態のＡＤＣ２は、参照電圧Ｖ_ｒをＡＭＰ１１８で増幅してプリチャージキャパシタをチャージする点において、第１の実施形態のＡＤＣ１と相違する。図２に示すタイミングチャートからわかるように、図１に示すパイプライン式ＳＡＲＡＤＣでは、サンプルフェーズおよび逐次比較Ａ／Ｄ変換フェーズの各フェーズにおいては、基本演算（残差増幅）で用いるアンプを使用していない。図９に示すように、第２の実施形態のＡＤＣ２では、この区間（ａ_１～ｂ_１）の間、アンプを参照電圧プリチャージ用のバッファとして機能させる。

　すなわち、スイッチ制御部１１５は、第１ＡＤＣ１１０がサンプルフェーズ、保持フェーズおよびＡ／Ｄ変換フェーズにある場合、ＳＷ_３およびＳＷ_４を制御して参照電圧Ｖ_ｒをＡＭＰ１１８に入力して参照電圧Ｖ_ｒを増幅させる。

　図８に示すように、アンプ１１８の出力は、容量式ＤＡＣ１１２、容量式ＤＡＣ１２２およびプリチャージキャパシタ１１６に接続されているから、サンプルフェーズ、保持フェーズおよびＡ／Ｄ変換フェーズにおいて、ＡＭＰ１１８は、参照電圧Ｖ_ｒを増幅してプリチャージキャパシタをチャージするとともに、容量式ＤＡＣ１１２および容量式ＤＡＣ１２２に参照電圧Ｖ_ｒを供給する。また、スイッチ制御部１１５は、第１ＡＤＣ１１０が残差増幅フェーズにある場合、ＳＷ_３を制御して入力信号と比較信号との差分を増幅して（基本演算を行って）次段の第２ＡＤＣ２０へ送る。

　第２の実施形態のＡＤＣ２によれば、参照電圧バッファのために特別なオペアンプを必要とせず、また参照電圧が小さくてもよいので、低消費電力、小面積化を可能とする。

　なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

　本発明は、デジタル回路を用いた電子機器に用いることができる。

　１…ＡＤＣ１、１０…第１ＡＤＣ、１１…サンプルホールド回路、１２…容量式ＤＡＣ、１３…減算器、１４…比較器、１５…スイッチ制御部、１６…プリチャージキャパシタ、１７…減算器、１８…増幅器、２０…第２ＡＤＣ、２１…サンプルホールド回路、２２…容量式ＤＡＣ、２３…減算器、２４…比較器、２５…スイッチ制御部。

Claims

　アナログ入力信号をサンプリングし、所定の参照信号を用いて前記アナログ入力信号と逐次比較するための比較信号を生成するとともに、前記アナログ入力信号および前記比較信号の差分信号を生成するＤ／Ａ変換部と、
　前記参照信号を保持するプリチャージキャパシタ部と、
　前記比較信号と基準値とを比較してデジタル信号を生成する比較部と、
　前記プリチャージキャパシタ部に保持された参照信号を用いて前記差分信号を演算および増幅して残差信号を生成する増幅部と
を具備したことを特徴とするＡ／Ｄ変換装置。
　前記Ｄ／Ａ変換部は、
　それぞれ一端が相互に接続された複数の第１のキャパシタと、
　前記複数のＤＡＣキャパシタそれぞれの他端に、前記アナログ入力信号、前記参照信号および前記基準値のいずれかを与える第１のスイッチと
を具備したことを特徴とする請求項１記載のＡ／Ｄ変換装置。
　前記プリチャージキャパシタ部は、
　前記参照信号の電圧を保持する複数の第２のキャパシタと、
　前記第２のキャパシタに対する前記参照信号の供給を制御する第２のスイッチと、
　前記デジタル信号に基づいて前記第２のキャパシタを短絡させる第３のスイッチと
を具備したことを特徴とする請求項２記載のＡ／Ｄ変換装置。
　前記複数の第１のキャパシタおよび前記複数の第２のキャパシタは、それぞれバイナリの重み付けが付された容量値を有することを特徴とする請求項３記載のＡ／Ｄ変換装置。
　前記差分信号および前記参照信号のいずれか一方を前記増幅部に与える第４のスイッチをさらに具備し、
　前記増幅部は、前記Ｄ／Ａ変換部が前記比較信号を生成している期間中、前記参照信号を増幅して前記Ｄ／Ａ変換部に与えること
を特徴とする請求項４記載のＡ／Ｄ変換装置。
　アンテナから受けた受信信号を増幅する高周波増幅部と、
　前記受信信号をベースバンド信号へ変換する周波数変換部と、
　前記ベースバンド信号をＡ／Ｄ変換する請求項５記載のＡ／Ｄ変換装置と
を具備したことを特徴とする無線装置。