WO2011027585A1 - グラフェン基板、グラフェン電子デバイス及びそれらの製造方法 - Google Patents

グラフェン基板、グラフェン電子デバイス及びそれらの製造方法 Download PDF

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substrate
base substrate
electronic device
single crystal
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俊郎 荻野
貴広 塚本
浩司 小山
和彦 砂川
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並木精密宝石株式会社
国立大学法人横浜国立大学
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
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    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements

Definitions

  • the present invention relates to a graphene substrate, a graphene electronic device, and a manufacturing method thereof.
  • Graphene is a substance consisting of a single carbon atom. Although such a two-dimensional material has been considered to be inherently unstable, it was reported in 2004 that single-layer graphene can stably exist on a substrate (Non-patent Document 1). Graphene is expected to have an electron mobility that is 200 times or more that of Si, and ballistic conduction without scattering (ballistic conduction) is possible at room temperature. Therefore, graphene is extremely promising as an ultrafast electronic device material. The operation of a field effect transistor using graphene has already been demonstrated. There are also great expectations for new materials in spintronics.
  • Non-Patent Document 1 a method of chemically oxidizing and peeling off a graphene sheet, silicon carbide (SiC) The method of thermally decomposing the surface), the CVD method and the like are used.
  • Graphene is a monoatomic layer material, so it cannot be used independently, and it needs to be attached to a substrate. Therefore, the selection of the substrate is important, and there is an advantage that the use of the substrate structure for the processing of graphene is also effective.
  • SiO2 / Si substrates which are easy to obtain, have often been used without paying much attention to substrate selection. In that case, the strength and stability were questioned compared to the conventional semiconductor integrated technology using a single crystal substrate as a material.
  • a typical example is the thickness of graphene on a SiO2 / Si substrate.
  • AFM atomic force microscope
  • the thickness should be about 0.34 nm from the lattice constant of graphite, the thickness value of 0.8 nm obtained by AFM or the like does not agree with the theoretical value. This clearly indicates that the graphene is not a graphene that is in close contact with the substrate but a loosely bonded graphene, and it must be said that the substrate is incomplete from the viewpoint of conventional semiconductor technology.
  • the substrate must have a defined shape and size.
  • Such large-area graphene is realized, for example, by chemical vapor deposition on a metal substrate (Non-patent Document 3), but in device fabrication, graphene grown on a metal substrate is pasted on an insulating substrate. It is necessary to fix.
  • the graphene on the metal substrate is not flat at the atomic level, and only a partial adhesion between the insulating substrate and the graphene occurs, so after the partial adhesion occurs, the entire surface of the insulating substrate A process to expand the contact part in a self-organizing manner was necessary.
  • the substrate material is required to be a single crystal substrate capable of obtaining a flat surface at an atomic level both in solution and in the atmosphere, and to be able to use an atomic arrangement as the single crystal substrate.
  • SiO2 Since the conventional SiO2 surface is amorphous, such a request cannot be met.
  • a Si substrate that is generally used as a material that can obtain a flat surface at an atomic level can be easily oxidized in the atmosphere or in a solution, although a flat surface at an atomic level can be obtained in an ultrahigh vacuum. Since SiO2 is formed on the surface, it is not possible to take advantage of the properties of the original single crystal substrate.
  • Nano-level processing technology to realize graphene integrated devices Graphene is an atomic layer material, and nano-level processing technology is required to take advantage of its sub-nano level characteristics.
  • Conventional optical lithography has a limit of 40 to 50 nm, and a new processing technique is required to realize a graphene electronic device such as an integrated device.
  • the present invention has been made in view of the above problems, and a first object of the present invention is to improve adhesion to a base substrate in a graphene substrate in which graphene is fixed on the base substrate, and flatten at an atomic level.
  • a graphene substrate, a graphene substrate capable of nano-scale processing, and a manufacturing method thereof are provided.
  • the second object of the present invention is to provide a graphene electronic device having excellent device characteristics using the graphene substrate obtained by the present invention, and to provide a method for producing the same.
  • an insulating single crystal substrate whose surface atomic arrangement is controlled is used as a base substrate, and a substrate to which graphene is attached is manufactured.
  • the “structure in which the surface atom arrangement is controlled” means one of a single atom step structure, a multi-step structure, and a step arrangement control structure on the surface.
  • the invention according to claim 1 is a graphene substrate in which graphene is fixed on a base substrate, and the base substrate is an insulating single crystal substrate having a monoatomic step structure on a surface thereof. is there.
  • the invention according to claim 2 is a graphene substrate in which graphene is fixed on a base substrate, and the base substrate is an insulating single crystal substrate having a multi-step structure on a surface thereof.
  • the invention according to claim 3 is a graphene substrate in which graphene is fixed on a base substrate, wherein the base substrate is an insulating single crystal substrate having a surface step arrangement control structure.
  • the invention according to claim 4 is the graphene substrate according to any one of claims 1 to 3, wherein the base substrate is a sapphire substrate.
  • a fifth aspect of the present invention is the graphene substrate according to any one of the first to third aspects, wherein the base substrate is any one of a titanium oxide substrate, a quartz substrate, a zinc oxide substrate, and a diamond substrate. is there.
  • the base substrate is a single crystal substrate capable of forming atomic steps on the surface, and an insulating single crystal substrate suitable for electronic device fabrication is suitable. Moreover, it is desirable that it is an oxide from the surface stability in air
  • the sapphire substrate is an oxide of aluminum, it is chemically extremely stable and is most suitable as a base substrate.
  • the sapphire substrate is an oxide, the oxygen-terminated surface does not proceed with oxidation in the air or in a solution, and the surface maintains a regular atomic arrangement as an oxide single crystal.
  • FIG. 1 shows an example of a monoatomic step structure formed on the surface of a sapphire substrate.
  • the monoatomic step height h1 of sapphire varies depending on the crystal plane of the sapphire substrate, but for example, in the case of a c-plane sapphire substrate, the height is about 0.22 nm.
  • FIG. 2 shows an example of a multi-step structure formed on the surface of the sapphire substrate.
  • the multi-step structure is formed by bunching single atom steps (bundle), and the step height h2 is 1 to 2 nm.
  • Step alignment control structure means that, for example, a completely flat surface from which steps are excluded, a single atom step, a multi-step, etc. coexist, and their positions are controlled so that a design structure according to the purpose of use is obtained. Means things.
  • the base substrate besides a sapphire substrate, a titanium oxide substrate, a quartz substrate, a zinc oxide substrate, a diamond substrate, or the like can be used.
  • the invention according to claim 6 is a graphene electronic device using the graphene substrate according to any one of claims 1 to 5.
  • graphene electronic device specifically refers to an electron such as a field effect transistor using graphene as a channel, a ballistic conduction transistor which is a developed form thereof, and a spin control device utilizing a long spin relaxation length. A device is assumed.
  • the invention according to claim 7 is a step of preparing an insulating single crystal substrate as a base substrate for forming graphene, and a single atom step structure, a multi-step structure, or a step arrangement control structure is provided on the base substrate surface.
  • a method of manufacturing a graphene substrate comprising: a step of forming; and a step of fixing graphene to the surface of the base substrate.
  • the invention according to claim 8 is a step of preparing an insulating single crystal substrate as a base substrate for forming graphene, and forming an atomic step structure, a multi-step structure, or a step arrangement control structure on the surface of the base substrate
  • a graphene electronic device manufacturing method comprising: a step of fixing graphene to the surface of the base substrate; and a step of nanoscale processing the graphene surface to form a device structure.
  • the step arrangement on the surface of the base substrate can be used for nanoscale processing of the graphene surface.
  • a method using metal fine particles is effective.
  • the iron fine particles when iron fine particles exist on graphene in a hydrogen atmosphere at 800 ° C. to 1000 ° C., the iron fine particles function as a catalyst in the reaction between carbon and hydrogen, and as a result, carbon contained in graphene becomes methane gas. Utilizes volatilization.
  • the iron fine particles 4 move under the influence of the step arrangement of the base substrate while cutting the graphene 3, and nanoscale trenches are self-formed on the surface of the graphene. This has already been confirmed experimentally by the present inventors, as shown in FIG.
  • the reason why the iron fine particles 4 move in this manner is that when the graphene 3 is formed in close contact with the sapphire substrate 1, the flat graphene on the terrace of the sapphire substrate 1 and the distorted graphene in close contact with the atomic step on the sapphire surface This is considered to be because cutting along the distorted portion and cutting that can bend the course at the distorted portion proceed.
  • the present invention has the following effects.
  • an adhesive single crystal substrate that is stable and suitable for manufacturing an electronic device is improved in adhesion with a base substrate, and a graphene substrate that is flat at an atomic level is provided.
  • the graphene substrate of the present invention has an effect that the interface between the graphene and the base substrate is extremely stable, so that there is no deformation and high stability similar to an epitaxial crystal can be obtained.
  • the distortion of graphene is further emphasized on the multi-step substrate rather than the single atom step, for example, when several layers of graphene are stacked (often, several atomic layers) Also called graphene or multilayer graphene), the effect of the step structure of the base substrate surface can be emphasized on the surface. Therefore, the nanoscale processing described above can be applied to multilayer graphene.
  • element separation required when applying graphene on an insulator single crystal to an integrated device is controlled at an atomic level by using a step arrangement of a base substrate.
  • An effect is that patterning is possible. Specifically, after fixing graphene on a base substrate whose step arrangement is controlled, patterning is performed by the nanoscale processing described above to separate element formation regions. Then, an integrated device structure and the like are built. This has the effect of greatly simplifying the element isolation step in the integrated device manufacturing process.
  • Such isolation between elements is a process that is also required when a Si integrated circuit is manufactured using an SOI (Silicon On Insulator, silicon on insulator) substrate.
  • SOI Silicon On Insulator, silicon on insulator
  • graphene can be stably fixed by using a sapphire substrate, a titanium oxide substrate, a quartz substrate, a zinc oxide substrate, or a diamond substrate as the base substrate.
  • a sapphire substrate when used, the graphene can be fixed most stably.
  • the sapphire substrate is widely used as an electronic material and is not only easily available, but also has the advantage of being the most stable material as an electronic material.
  • the sapphire substrate has an established control technique for step arrangement, and has an effect that a nano-scale processing technique can be applied.
  • Titanium oxide is well known as a photocatalyst material, and has a characteristic that can produce a photofunctional material in combination with the ultrahigh speed of electron mobility of graphene.
  • the graphene substrate according to any one of claims 1 to 5 since the graphene substrate according to any one of claims 1 to 5 is used, a structure in which graphene adheres to the substrate in the operation region of the graphene electronic device can be provided. Therefore, it is possible to provide a graphene electronic device with little fluctuation in device characteristics.
  • the electronic properties of sufficiently wide graphene do not depend on the shape, for example, when the width becomes narrow like a graphene ribbon, the atomic structure around the graphene affects the electronic properties such as the band gap. That is, the electronic properties of graphene depend on the structure of the atomic scale edge.
  • the graphene substrate of the present invention it is possible to impart the designed strain to the graphene, so that device characteristics are designed thereby, and a device structure is obtained by performing nano-scale processing.
  • a graphene electronic device with no configuration can be provided.
  • the strain imparted to the graphene has an effect that the electric conduction characteristics in the graphene layer can be controlled.
  • the adhesion to the base substrate is improved, and the graphene substrate flat at the atomic level can be produced in a large area at the wafer level by a simple method. .
  • the graphene substrate according to the present invention is characterized in that an insulating single crystal substrate having any one of a monoatomic step structure, a multi-step structure, and a surface step arrangement control structure is used as a base substrate.
  • An insulating substrate is suitable for electronic device fabrication.
  • a sapphire substrate is most suitable from the viewpoint of chemical stability and ease of making a step control structure, but a titanium oxide substrate, a quartz substrate, a zinc oxide substrate, a diamond substrate, etc. should be used. You can also.
  • Crystal planes of sapphire include c-plane, a-plane, and m-plane. Any crystal plane may be used, but c-plane is relatively easy to obtain.
  • the substrate surface is polished at least to a surface roughness Ra of 1.0 nm or less. In order to satisfactorily form the step on the substrate surface, it is preferable to use one precisely polished to about Ra 0.1 nm.
  • FIG. 1 An example of a sapphire substrate having a monoatomic step structure on the surface is shown in FIG.
  • the c-plane is used for the sapphire substrate shown in FIG. 1
  • a regular step-terrace structure is formed because the crystal plane of the sapphire c-plane is slightly inclined with respect to the substrate surface.
  • Such a single atom step can be formed by precision polishing a sapphire substrate and sufficiently cleaning the surface of the substrate, followed by heat treatment in the atmosphere. For example, when the inclination of the c-plane is about 0.15 °, heat treatment at 1000 ° C. for about 1 to 10 hours in air is appropriate.
  • FIG. 2 An example of a sapphire substrate having a multi-step structure on the surface is shown in FIG.
  • a substrate similar to the sapphire substrate shown in FIG. 1 and performing heat treatment at a higher temperature than the formation of the single atom step a multi-step structure as shown in FIG. 2 is formed.
  • heat treatment conditions for example, heat treatment at 1300 ° C. to 1400 ° C. in the atmosphere for about 1 to 10 hours is appropriate.
  • the sapphire substrate having the surface step arrangement control structure includes a single-atom step, a multi-step, a completely flat surface from which steps are eliminated, and the like so that a design structure corresponding to the purpose of use can be obtained.
  • the structure may be designed depending on what kind of graphene electronic device is used.
  • Such a surface step arrangement control structure can make various structures by pre-processing the sapphire substrate before heat treatment.
  • the same structure can be formed on the substrate surface by changing the heat treatment conditions for other substrates.
  • graphene can be fixed on the sapphire substrate by a method such as a CVD method.
  • graphene that is flat at the atomic level can solve the deterioration of device characteristics due to the fluctuation of electrical properties due to deformation, the decrease of electron mobility, and the like.
  • the distorted graphene is in close contact with the vicinity of the step end. This distortion is greater at the multi-step end than at the monoatomic step end. Therefore, the structure of the base substrate can be made to have a desired design, and thereby, the strain can be artificially applied to the graphene.
  • a strain reflecting the base substrate structure can be artificially given to the graphene.
  • Such graphene facilitates nanoscale processing along the base substrate structure in which the device structure is built. By this nano-scale processing, it becomes possible to perform the element separation process of the device structure by a simple method.
  • nanoscale processing is performed by the following method.
  • metal fine particles are placed on graphene fixed on a base substrate and heat treatment is performed in a reducing atmosphere, for example, in a gas containing hydrogen at a temperature of 700 to 1200 ° C.
  • the metal fine particles move around and process while gasifying the graphene I will do it.
  • etching proceeds along the movement of metal fine particles as a result of carbon atoms constituting graphene reacting with hydrogen to form methane gas using metal fine particles as a catalyst.
  • the metal fine particles react sensitively to a slight strain of graphene and change the traveling direction, so that nanoscale processing along the base substrate structure in which the device structure is formed becomes possible.
  • An unprecedented graphene electronic device can be manufactured using the graphene substrate according to the present embodiment.
  • the c-plane sapphire substrate whose surface was precisely polished and sufficiently cleaned was heat-treated to form a single atom step structure and a multi-step structure on the surface.
  • FIG. 4 and 5 show the results of observing the fixed graphene substrate with a scanning probe microscope.
  • FIG. 4 shows graphene on a single atom step, and the height of the single-layer graphene 7 measured from the cross-sectional profile is 0.36 nm. Since the height of the single-layer graphene is theoretically 0.34 nm, the measured values agree well with the theoretical values. From this result, it was found that the adhesion of graphene on the sapphire substrate was improved, and flat graphene was obtained at the atomic level.
  • FIG. 5 shows graphene on multi-steps, and the height of single-layer graphene 7 measured from the cross-sectional profile was 0.36 nm, similar to graphene on single-atom steps.
  • FIG. 6 shows a scanning probe microscope image of a graphene surface after iron fine particles having a diameter of about 10 nm are placed on the surface of graphene fixed on a single atom step and subjected to a heat treatment at 900 ° C. for 45 minutes in a hydrogen atmosphere. It is.
  • a fine groove 8 was formed on the surface of the graphene on which the iron fine particles moved, and the depth was measured to be about 0.34 nm. Since the formed fine groove 8 is formed along the single atom step edge on the sapphire substrate, it is considered that the iron fine particles are moving due to the distortion of the graphene on the step.

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Abstract

　 【課題】　 下地基板との密着性を向上し、原子レベルで平坦なグラフェン基板及びナノスケール加工が可能なグラフェン基板とそれらの製造方法を提供することである。さらに、本発明により得られるグラフェン基板を用いることによって、デバイス特性の優れたグラフェン電子デバイス及びその製造方法を提供すること。 【解決手段】　 下地基板として表面原子配列を制御した絶縁性単結晶基板を用い、グラフェンを貼付けた基板を作製することで、下地基板との密着性を向上し、原子レベルで平坦なグラフェン基板を提供できる。

Description

グラフェン基板、グラフェン電子デバイス及びそれらの製造方法
　本発明は、グラフェン基板、グラフェン電子デバイス及びそれらの製造方法に関する。
　グラフェンは炭素原子一層からなる物質である。このような二次元物質は本質的に不安定であると考えられてきたが、２００４年に単層グラフェンが安定に基板上に存在できることが報告された（非特許文献１）。グラフェンは、Ｓｉの２００倍以上に及ぶ電子移動度が期待され、散乱のない弾道型の伝導(バリスティック伝導)も室温で可能であることから、超高速電子デバイス材料として極めて有望である。すでに、グラフェンを用いた電界効果型トランジスタの動作実証がなされている。また、スピントロニクスにおける新材料としての期待も大きい。
　グラフェンの製造方法としては、積層構造を持つグラファイトをセロテープ（登録商標）など粘着テープで剥がす方法（非特許文献１）の他に、化学的に酸化処理しグラフェンシートを剥がす方法、炭化ケイ素（ＳｉＣ）の表面を熱分解する方法、ＣＶＤ法などが用いられている。
　グラフェンは単原子層材料であるため自立して利用できず、基板に貼り付けて利用する必要がある。従って基板の選定は重要であるとともに、グラフェンの加工に基板構造を利用することも有力となる利点がある。
　これまで、基板の選定にあまり注意が払われず、入手しやすいＳｉＯ２／Ｓｉ基板を用いることが多かった。その場合、単結晶基板を素材とする従来の半導体集積技術に比べて強度や安定性に疑問がもたれていた。
　典型的な例は、ＳｉＯ２／Ｓｉ基板上のグラフェンの厚さである。基板上の単層グラフェンの高さを大気中の原子間力顕微鏡（ＡＦＭ）等で評価すると、０．８ｎｍという値が得られており（非特許文献２）、これが単層グラフェンの高さであると広く認識されている。
　しかしながら、グラファイトの格子定数からは０．３４ｎｍ程度の厚さになるはずであるので、ＡＦＭ等で得られていた０．８ｎｍという厚さ値は、理論値と一致していない。これは明らかに、基板と密着したグラフェンではなく、ゆるく結合したグラフェンであることを示すものであり、従来の半導体技術から見れば不完全な基板と言わざるを得ない。
　このように、グラフェンは極めて有望な電子材料であるにもかかわらず、これまで基板と一体化した安定な構造が得られていなかった。また、電子デバイスへの応用を考えると、具体的には次のような課題があった。
　(１) 基板との密着性
　非特許文献２に開示されているように、ＡＦＭを用いて測定したＳｉＯ２／Ｓｉ基板上のグラフェンの厚さが理論値よりもはるかに大きく測定される理由は、基板とグラフェンが密着していないためであり、非晶質であるＳｉＯ２の表面が原子レベルで平坦でなく、また周期的な構造も持っていないためである。
　密着性が悪いと、基板とグラフェン間の界面が不安定となり、デバイス作製プロセス中に変形が生じたり、欠陥発生の原因となる。したがって、電子デバイスの高集積化には平坦性かつ密着性の良い基板と、その密着性を保障する作製プロセスが必要であった。
　さらに、デバイス作製プロセスにおいては、基板は定まった形状とサイズを持つ必要がある。そのような大面積のグラフェンは、たとえば金属基板上の化学気相成長において実現されている（非特許文献３）が、デバイス作製においては、金属基板上に成長したグラフェンを絶縁基板上に貼り付け直すことが必要である。
　このような大面積の貼り合わせでは、金属基板上のグラフェンが原子レベルでは平坦ではなく、絶縁基板とグラフェンの一部分での接着しか起こらないので、一部分の接着が起きた後、絶縁基板の表面全体へ自己組織的に接触部が広がるプロセスが必要であった。
　(２) 平坦グラフェンを実現する基板材料及び表面形状
　上記（１）は、基板作製プロセスと基板の安定性に関するものであったが、グラフェンの電気的性質は変形に敏感であることが知られている（非特許文献４）。非特許文献４によると、グラフェンに原子レベルでの変形が生じると、電子移動度を大きく低下させ、デバイス特性を低下させることが指摘されている。
　したがって、Ｓｉデバイスを凌駕するグラフェン電子デバイスの開発には、原子レベルで平坦なグラフェンを得るための基板材料が必要であった。その基板材料には、溶液中・大気中両方において原子レベルでの平坦面が得ることができる単結晶基板で、且つ、単結晶基板としての原子配列を利用できることが求められていた。
　従来のＳｉＯ２表面は非晶質であるため、このような要請に応えることはできない。また、原子レベルでの平坦面が得られる材料として一般的に用いられているＳｉ基板は、超高真空中では原子レベルでの平坦面が得られるものの、大気中または溶液中では容易に酸化され表面にＳｉＯ２を形成するため、本来の単結晶基板としての性質を生かすことはできない。
　(３) グラフェンの変形・歪みに基づく電気的性質の空間揺らぎの発生
　グラフェンは、従来技術では波打った形状が避けられず、したがって電気的性質にも揺らぎが現れ、電子の散乱の増加による移動度低下やバリスティック伝導における伝導経路の揺らぎが誘起されるという問題が生じる（非特許文献５）。
　このような問題を避けるためには、原子レベルで平坦なグラフェンの形成技術が必要であった。さらに、人工的に歪み分布を設計することができれば、たとえばバリスティック伝導の伝導経路の設計など、新概念に基づくデバイスコンセプトも想定できるが、そのような技術は発想すらされていなかった。
　(４) グラフェン集積デバイスを実現するナノレベル加工技術
　グラフェンは原子一層の材料であり、そのサブナノレベルの特性を生かすには、加工技術もナノレベルが要求される。従来の光リソグラフィでは４０～５０ｎｍに限界があり、集積デバイス等のグラフェン電子デバイスを実現するには、新しい加工技術が要求される。
　しかしながら、従来の加工技術で単原子層の加工を行うことは極めて困難であり、新しい加工技術が必要とされていた。
K.S.Novoselov, A.K.Geim, S.V.Morozov, D.Jiang, Y.Zhang, S.V.Dubonos, I.V.Grigorieva, and A.A.Firsov, "Science", 2004, Vol.306, p.666. Yuanbo Zhang, Yan-Wen Tan, Horst L.Stormer, and Philip Kim, "Nature", 2005, Vol.438, p.201-204 (Supplementary Information Fig.1). Xuesong Li, Weiwei Cai, Jinho An, Seyoung Kim, Junghyo Nah, Dongxing Yang, Richard Piner, Aruna Velamakanni, Inhwa Jung, Emanuel Tutuc, Sanjay K.Banerjee, Luigi Colombo, Rodney S.Ruoff, "Science", 2009, Vol.324, p.1312. A.K.Geim, "Science", 2009, Vol.324, p.1530. A.L.Vazquez de Parga, F.Calleja, B.Borca, M.C.G.Passeggi,Jr, J.J.Hinarejos, F.Guinea, and R.Miranda, "Physical Review Letters", 2008, Vol.100, p.056807-1-4.
　本発明は、上記課題に鑑みてなされたものであり、本発明の第１の目的は、下地基板上にグラフェンを固定したグラフェン基板において、下地基板との密着性を向上し、原子レベルで平坦なグラフェン基板及びナノスケール加工が可能なグラフェン基板とそれらの製造方法を提供することである。本発明の第２の目的は、本発明により得られるグラフェン基板を用いて、デバイス特性の優れたグラフェン電子デバイスを提供すること、及びその製造方法を提供することである。
　上記の問題を解決するために、本発明では、下地基板として表面原子配列を制御した絶縁性単結晶基板を用い、グラフェンを貼付けた基板を作製する。ここで、「表面原子配列を制御した」構造とは、表面に単原子ステップ構造、マルチステップ構造、ステップ配列制御構造のいずれかを意味する。
　すなわち、請求項１記載の発明は、下地基板上にグラフェンを固定したグラフェン基板において、前記下地基板は、表面に単原子ステップ構造を有する絶縁性単結晶基板であることを特徴とするグラフェン基板である。
　請求項２記載の発明は、下地基板上にグラフェンを固定したグラフェン基板において、前記下地基板は、表面にマルチステップ構造を有する絶縁性単結晶基板であることを特徴とするグラフェン基板である。
　請求項３記載の発明は、下地基板上にグラフェンを固定したグラフェン基板において、前記下地基板は、表面ステップ配列制御構造を有する絶縁性単結晶基板であることを特徴とするグラフェン基板である。
　請求項４記載の発明は、前記下地基板は、サファイア基板であることを特徴とする請求項１～３のいずれかに記載のグラフェン基板である。
　請求項５記載の発明は、前記下地基板は、酸化チタン基板、石英基板、酸化亜鉛基板、ダイヤモンド基板のいずれかであることを特徴とする請求項１～３のいずれかに記載のグラフェン基板である。
　下地基板には、表面に原子ステップを形成し得る単結晶基板であり、電子デバイス作製に適した絶縁性単結晶基板が適している。また、大気中における表面の安定性から酸化物であることが望まれる。
　サファイア基板はアルミニウムの酸化物であるが故に化学的に極めて安定であり、下地基板として最も適している。加えて、サファイア基板は酸化物であるため、酸素終端表面は大気中または溶液中において酸化が進行せず、表面は酸化物単結晶としての規則的な原子配列を保つという特徴がある。
　また、適切な条件でサファイア基板表面を熱処理することによって、大気中での走査型プローブ顕微鏡（ＳＰＭ）による観察で、図１及び図２に示すような平坦なテラスが規則的に配列した単原子ステップ構造や、マルチステップ構造を明瞭に観察することができる。
　図１は、サファイア基板表面に形成される単原子ステップ構造の一例を図で示したものである。サファイアの単原子ステップ高さｈ１は、サファイア基板の結晶面によって異なるが例えばｃ面サファイア基板の場合、その高さは約０．２２ｎｍとなる。
　図２は、サファイア基板表面に形成されるマルチステップ構造の一例を図で示したものである。マルチステップ構造は、単原子ステップがバンチング（束になる）して形成され、そのステップ高さｈ２は１～２ｎｍとなる。
　図１及び図２に示すような原子レベルで平坦なテラスを有するサファイア基板上にグラフェンを固定すると、グラフェンは従来平坦になるときが最も安定であるから、原子レベルで平坦で、且つ密着した界面が得られる。
　これらの構造は基板全体に一様に形成されるものであるが、一方で、サファイア基板表面にあらかじめ予備加工等を行うことによって、ステップ配列制御構造をサファイア基板表面上に形成することが可能である。「ステップ配列制御構造」とは、例えば、ステップの排除された完全平坦面、単原子ステップ、マルチステップ等が共存し、使用目的に応じた設計構造となるように、それらの位置が制御されたものを意味する。
　下地基板としては、サファイア基板以外にも、酸化チタン基板、石英基板、酸化亜鉛基板、ダイヤモンド基板等を用いることができる。
　また、請求項６記載の発明は、請求項１～５のいずれかに記載のグラフェン基板を用いたグラフェン電子デバイスである。
　ここで、「グラフェン電子デバイス」とは、具体的には、グラフェンをチャネルとする電界効果トランジスタ、その発展形であるバリスティック伝導トランジスタ、スピン緩和長が長いことを利用したスピン制御デバイス等の電子デバイスが想定される。
　請求項７記載の発明は、グラフェンを形成するための下地基板として絶縁性単結晶基板を準備する工程、前記下地基板表面に、単原子ステップ構造、マルチステップ構造、ステップ配列制御構造のいずれかを形成する工程、前記下地基板表面にグラフェンを固定する工程、を含むことを特徴とするグラフェン基板の製造方法である。
　上述したように、原子レベルで平坦な絶縁性単結晶基板表面を用いると、原子レベルで平坦で且つ密着した界面を有するグラフェン基板を得ることができる。
　請求項８記載の発明は、グラフェンを形成するための下地基板として絶縁性単結晶基板を準備する工程、前記下地基板表面に、原子ステップ構造、マルチステップ構造、ステップ配列制御構造のいずれかを形成する工程、前記下地基板表面にグラフェンを固定する工程、前記グラフェン表面をナノスケール加工しデバイス構造とする工程、を含むことを特徴とするグラフェン電子デバイスの製造方法である。
　本発明のグラフェン基板を用いると、下地基板表面のステップ配列をグラフェン表面のナノスケール加工に利用することができる。
　グラフェン表面のナノスケール加工には、例えば、金属微粒子を用いる方法が有力である。この方法は、８００℃～１０００℃、水素雰囲気中でグラフェン上に鉄微粒子が存在すると、鉄微粒子が、炭素と水素の反応において触媒として働き、その結果、グラフェンに含まれる炭素がメタンガスになって揮発することを利用している。
　図３に示すように、鉄微粒子４は、グラフェン３を切断しながら下地基板のステップ配列の影響を受けて移動し、グラフェン表面にナノスケールのトレンチが自己形成される。これは、後で図６に示すように、すでに本発明者らにより実験的にも確かめられている。
　このように鉄微粒子４が移動する理由は、サファイア基板１にグラフェン３を密着させて形成すると、サファイア基板１のテラス上の平坦なグラフェンと、サファイア表面の原子ステップの上に密着した歪んだグラフェンとが形成されるため、歪んだ部分に沿ったカッティングや、歪んだ部分で進路を曲げられるカッティングが進行するためであると考えられる。
　以上のように、グラフェンの基板技術の問題点を克服するために、原子レベルで表面平坦性を制御した絶縁性単結晶基板を用いて、密着性と平坦性のよいグラフェンを基板上に固定できる。また、そのグラフェン層の加工を、基板構造制御に基づき制御することができる。このようなひずみ分布の設計により、グラフェン層内の電子的性質を設計できるため、デバイス応用に好適である。
　本発明は、以下に記載されるような効果を有する。
　請求項１～５に記載のグラフェン基板によれば、安定で電子デバイス作製に適した絶縁体単結晶基板上に、下地基板との密着性を向上し、原子レベルで平坦なグラフェン基板を提供することができる。本発明のグラフェン基板は、グラフェンと下地基板の界面が極めて安定であるので、変形がなく、エピタキシャル結晶並みの高安定性が得られるという効果を有する。
　さらに請求項１に記載の発明によれば、グラフェンは下地基板表面上の単原子ステップによりわずかに歪むため、この歪みにより、グラフェンに電気伝導の異方性等の新機能を付与できる可能性がある。さらに、単原子ステップの歪みを利用したグラフェンのナノスケール加工が可能になるという効果を有する。
　請求項２に記載の発明によれば、マルチステップ基板上では、単原子ステップよりもグラフェンの歪みがさらに強調されるため、例えば数層以上のグラフェンが積層している場合(しばしば、数原子層グラフェンまたは多層グラフェンと呼ばれる)にも、下地基板表面のステップ構造の効果を表面に強調して発現させることができる。従って、前述したナノスケール加工を多層グラフェンにも適用できるという効果を有する。
　請求項３に記載の発明によれば、絶縁物単結晶上のグラフェンを集積デバイスに応用する際に必要とされる素子間分離を、下地基板のステップ配列を用いることにより、原子レベルで制御、パターニングすることが可能であるという効果を有する。具体的には、ステップ配列を制御した下地基板の上にグラフェンを固定した後に、前述したナノスケール加工によってパターニングを行い、素子形成領域を分離する。その後集積デバイス構造等を作り込む。これにより、集積デバイス製作工程のうち、素子間分離工程を大幅に簡略化できる効果を有する。このような素子間分離は、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ, 絶縁体上シリコン）基板を用いてＳｉ集積回路を製作するときにも同様に必要とされる工程である。
　請求項４及び５に記載の発明によれば、下地基板をサファイア基板、酸化チタン基板、石英基板、酸化亜鉛基板、ダイヤモンド基板とすることで、グラフェンを安定に固定することができる。特に、サファイア基板を用いると、グラフェンを最も安定に固定することができるという効果を有する。サファイア基板はエレクトロニクス材料として広く用いられており容易に入手可能であるだけでなく、電子材料として最も安定な材料であるという利点がある。さらに、サファイア基板は、ステップ配列の制御技術が確立しており、ナノスケールの加工技術を適用することができるという効果を有する。
　また、生体親和性の観点からは酸化チタン基板が有力である。酸化チタンは光触媒材料としてよく知られており、グラフェンの電子移動度の超高速性と合わせて光機能材料を生み出すことができる特徴を有する。
　請求項６に記載の発明によれば、請求項１～５のいずれかに記載のグラフェン基板を用いているので、グラフェン電子デバイスの動作領域において、グラフェンが基板に密着する構造とすることができるため、デバイス特性の揺らぎが少ないグラフェン電子デバイスを提供できるという効果を有する。十分広いグラフェンの電子物性は形状に依存しないが、たとえばグラフェンリボンのように幅が狭くなってくると、グラフェンの周辺(エッジ)の原子構造がバンドギャップ等の電子物性に影響する。すなわち、グラフェンの電子物性は原子スケールのエッジの構造に依存する。
　また、本発明のグラフェン基板を用いることによって、グラフェンに設計された歪みを付与することができるので、それによってデバイス特性を設計し、さらにナノスケール加工を施すことによってデバイス構造を得るという、従来にない構成のグラフェン電子デバイスを提供できる。さらに、グラフェンに付与された歪みにより、グラフェン層内の電気伝導特性を制御できるという効果を有する。
　請求項７に記載の発明によれば、下地基板との密着性を向上し、原子レベルで平坦なグラフェン基板を、ウエハーレベルの大面積に、簡便な方法で製造することができるという効果を有する。
　請求項８に記載の発明によれば、グラフェン電子デバイスの動作領域が基板に密着するようにできるため、特性が均一なグラフェン電子デバイスを簡便な方法で製造することができるという効果を有する。また、本発明のグラフェン基板にナノスケール加工を施すことによって、従来にないグラフェン電子デバイスの製造方法を提供できる。
走査型顕微鏡で観察されるサファイア基板の単原子ステップ構造の一例を示す（a）形状像及び（b）断面図である。 走査型顕微鏡で観察されるサファイア基板のマルチステップ構造の一例を示す（a）形状像及び（b）断面図である。 サファイア基板に固定したグラフェン表面を鉄微粒子が切断した一例を示す図である。 本実施例に係る単原子ステップ上のグラフェンのＳＰＭ観察像である。 本実施例に係るマルチステップ上のグラフェンのＳＰＭ観察像である。 本実施例に係る単原子ステップ上グラフェンの鉄微粒子によるナノスケール加工の一例を示すＳＰＭ観察像である。
＜本発明に係るグラフェン基板の形態及び製造方法＞
　本発明に係るグラフェン基板は、下地基板として、表面に単原子ステップ構造、マルチステップ構造、表面ステップ配列制御構造のいずれかを有する絶縁性単結晶基板を用いることを特徴としている。絶縁性基板は電子デバイス作製に適している。また、表面に上述したステップ構造を形成するには単結晶であることが必要とされる。
　絶縁性単結晶基板としては、化学的安定性及びステップ制御構造の作りやすさの観点から、サファイア基板が最も適しているが、酸化チタン基板、石英基板、酸化亜鉛基板、ダイヤモンド基板等を用いることもできる。
　ここでは、下地基板としてサファイア基板を用いた場合について説明する。サファイアの結晶面には、ｃ面、ａ面、ｍ面などがあり、いずれの結晶面を用いてもよいが、比較的入手しやすいのはｃ面である。基板表面は少なくとも表面粗さＲａ１．０ｎｍ以下に研磨されたものを用いる。基板表面にステップを良好に形成するには、Ｒａ０．１ｎｍ程度に精密研磨されたものを用いるのが好ましい。
　表面に単原子ステップ構造を有するサファイア基板の一例を図１に示す。図１に示すサファイア基板にｃ面を用いる場合、基板表面に対してサファイアｃ面の結晶面が僅かに傾いているため、規則正しいステップ－テラス構造が形成される。
　このような単原子ステップは、サファイア基板を精密研磨し、基板表面を十分に清浄化した後に大気中で熱処理を行うことで形成することが可能である。例えば、ｃ面の傾きが０．１５°程度である場合、大気中、１０００℃で１～１０時間程度の熱処理が適当である。
　表面にマルチステップ構造を有するサファイア基板の一例を図２に示す。図１に示すサファイア基板と同様な基板を用い、単原子ステップを形成よりも高温で熱処理を行うことで、図２に示すようなマルチステップ構造が形成される。
　熱処理条件としては、例えば、大気中１３００℃～１４００℃で１～１０時間程度の熱処理が適当である。
　表面ステップ配列制御構造を有するサファイア基板とは、前述したように、単原子ステップ、マルチステップ、ステップの排除された完全平坦面等が共存し、使用目的に応じた設計構造となるように、それらの位置が制御されたものを意味する。具体的には、どのようなグラフェン電子デバイスに用いるかによって構造を設計すれば良い。
　このような表面ステップ配列制御構造は、熱処理の前にサファイア基板にあらかじめ予備加工を施すことで種々の構造を作り込むことが可能である。
　以上、サファイア基板について述べたが、他の基板についても熱処理条件等を変更して同様の構造を基板表面に形成することができる。
　上記のサファイア基板にグラフェンを固定するには、グラフェンを粘着テープで剥がしてサファイア基板上に直接貼付ける従来の方法を用いることができる。ただし、この方法は、ウエハーレベルの大面積に均一に貼付けること自体が難しい場合があるため、非特許文献３に開示されているような大面積基板に形成されたグラフェンを、サファイア基板に転写するという方法を用いることができる。
　上記の方法以外にも、ＣＶＤ法等の方法で、グラフェンをサファイア基板上に固定できる。
　本実施形態に係るサファイア基板上に、上記の方法を用いてグラフェンを固定すると、下地基板とグラフェンの密着性が向上し、原子レベルの平坦性を有するグラフェン基板を得ることができる。
　この理由は、サファイア基板のステップ構造によるものと考えられる。特に、テラス面は原子レベルで平坦な面となっているために、グラフェンがテラス面に密着し、均一な状態となる。また、単結晶基板表面の原子配列が揃っているため、さらにグラフェンの密着性が向上すると考えられる。
　よって、原子レベルで平坦なグラフェンは、変形による電気的性質の揺らぎ、電子移動度の低下等によるデバイス特性の低下を解決することができる。
　一方で、原子レベルの凹凸はグラフェンに歪みを発生させるため、ステップ端付近では、歪んだグラフェンが密着した状態となる。この歪みは、単原子ステップ端よりもマルチステップ端の方が大きくなる。従って、下地基板の構造を所望の設計となるように作り込み、それによってグラフェンに人工的に歪みを付与することができる。
　具体的には、グラフェンデバイス構造を、ステップ配列制御構造を用いて下地基板にあらかじめ作り込み、グラフェンを固定することで、グラフェンに下地基板構造を反映した歪みを人工的に与えることができる。
　このようなグラフェンは、デバイス構造を作り込んだ下地基板構造に沿ってのナノスケール加工が容易となる。このナノスケール加工によって、デバイス構造の素子分離工程を簡便な方法で行うことが可能となる。
　ナノスケール加工は、具体的には以下のような手法で行う。金属微粒子を下地基板上に固定したグラフェン上に置き、７００～１２００℃の温度で、還元性雰囲気中、例えば水素を含むガス中で熱処理を行うと、金属微粒子が動き回ってグラフェンをガス化しながら加工していく。具体的には、水素雰囲気中であれば、金属微粒子を触媒として、グラフェンを構成する炭素原子が水素と反応してメタンガスとなる結果、金属微粒子の移動に沿ってエッチングが進行するためと考えられる。このとき、金属微粒子はグラフェンのわずかな歪みに敏感に反応し、進行方向を変えるため、デバイス構造を作り込んだ下地基板構造に沿ってのナノスケール加工が可能となる。
　以上の本実施形態に係るグラフェン基板を用いて、従来にないグラフェン電子デバイスを製造することができる。
　次に、本発明にかかる実施例について具体的に説明する。
　表面が精密研磨され、十分に清浄化されたｃ面サファイア基板を熱処理し、表面に単原子ステップ構造、マルチステップ構造をそれぞれ形成した。
　これらのサファイア基板を下地基板として用い、粘着テープで剥がしたグラフェンを基板表面に貼付けて固定した。
　固定したグラフェン基板を走査型プローブ顕微鏡で観察した結果を図４及び図５に示す。図４は、単原子ステップ上のグラフェンであり、その断面プロファイルから計測された単層グラフェン７の高さは０．３６ｎｍとなった。単層グラフェンの高さは、理論的には０．３４ｎｍであるから、計測値が理論値に良く一致している。この結果から、サファイア基板上のグラフェンの密着性が向上し、原子レベルで平坦なグラフェンが得られていることが分かった。
　図５は、マルチステップ上のグラフェンであり、単原子ステップ上のグラフェンと同様に、断面プロファイルから計測された単層グラフェン７の高さは、０．３６ｎｍとなった。
　次に、実施例１で得られた単原子ステップ上に固定されたグラフェン基板を用い、グラフェンのナノスケール加工を行った。
　図６は、単原子ステップ上に固定されたグラフェンの表面に、直径約１０ｎｍの鉄微粒子を置き、水素雰囲気中、９００℃で４５分間の熱処理を行った後のグラフェン表面の走査型プローブ顕微鏡像である。
　鉄微粒子が移動したグラフェン表面には、微細溝８が形成され、その深さは約０．３４ｎｍと計測された。形成された微細溝８は、サファイア基板上の単原子ステップエッジに沿って形成されていることから、ステップ上のグラフェンの歪みを鉄微粒子が運動しているものと考えられる。
１　サファイア基板
２　単原子ステップ
３　グラフェン
４　鉄微粒子
５　基板表面
６　２層グラフェン
７　単層グラフェン
８　微細溝

Claims (8)

  1. 　下地基板上にグラフェンを固定したグラフェン基板において、前記下地基板は、表面に単原子ステップ構造を有する絶縁性単結晶基板であることを特徴とするグラフェン基板。
  2. 　下地基板上にグラフェンを固定したグラフェン基板において、前記下地基板は、表面にマルチステップ構造を有する絶縁性単結晶基板であることを特徴とするグラフェン基板。
  3. 　下地基板上にグラフェンを固定したグラフェン基板において、前記下地基板は、ステップ配列制御構造を有する絶縁性単結晶基板であることを特徴とするグラフェン基板。
  4. 　前記下地基板は、サファイア基板であることを特徴とする請求項１～３のいずれかに記載のグラフェン基板。
  5. 　前記下地基板は、酸化チタン基板、石英基板、酸化亜鉛基板、ダイヤモンド基板のいずれかであることを特徴とする請求項１～３のいずれかに記載のグラフェン基板。
  6. 　請求項１～５のいずれかに記載のグラフェン基板を用いたグラフェン電子デバイス。
  7. 　グラフェンを形成するための下地基板として絶縁性酸化物単結晶基板を準備する工程、
    前記下地基板表面に、単原子ステップ構造、マルチステップ構造、ステップ配列制御構造のいずれかを形成する工程、
    前記下地基板表面にグラフェンを固定する工程、
    を含むことを特徴とするグラフェン基板の製造方法。
  8. 　グラフェンを形成するための下地基板として絶縁性酸化物単結晶基板を準備する工程、
    前記下地基板表面に、単原子ステップ構造、マルチステップ構造、ステップ配列制御構造のいずれかを形成する工程、
    前記下地基板表面にグラフェンを固定する工程、
    前記グラフェン表面をナノスケール加工しデバイス構造とする工程、
    を含むことを特徴とするグラフェン電子デバイスの製造方法。
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