WO2011004423A1 - ポリフェーズフィルタ及びそれを有するシングルサイドバンドミキサ - Google Patents

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    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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    • H03H7/18—Networks for phase shifting
    • H03H7/21—Networks for phase shifting providing two or more phase shifted output signals, e.g. n-phase output
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    • C07D213/42—Radicals substituted by singly-bound nitrogen atoms having hetero atoms attached to the substituent nitrogen atom
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    • C07D213/24—Heterocyclic compounds containing six-membered rings, not condensed with other rings, with one nitrogen atom as the only ring hetero atom and three or more double bonds between ring members or between ring members and non-ring members having three double bonds between ring members or between ring members and non-ring members having no bond between the ring nitrogen atom and a non-ring member or having only hydrogen or carbon atoms directly attached to the ring nitrogen atom with substituted hydrocarbon radicals attached to ring carbon atoms
    • C07D213/44—Radicals substituted by doubly-bound oxygen, sulfur, or nitrogen atoms, or by two such atoms singly-bound to the same carbon atom
    • C07D213/46—Oxygen atoms
    • C07D213/48—Aldehydo radicals

Definitions

  • the present invention relates to a polyphase filter and a single sideband mixer having the same.
  • a receiving device of a communication system has a receiving circuit that down-converts and demodulates a high-frequency signal received by an antenna.
  • a transmission device of a communication system has a transmission circuit that modulates transmission data and up-converts it into a high-frequency signal.
  • the reception circuit includes a down-conversion mixer that down-converts a received high-frequency signal at a first local frequency, and an orthogonal demodulation mixer that orthogonally demodulates the down-converted signal at a second local frequency that is different in phase from each other.
  • the transmission circuit includes an orthogonal modulation mixer that orthogonally modulates transmission data with a third local frequency having different phases, and an upconversion mixer that upconverts the orthogonally modulated signal with a fourth local frequency.
  • the single sideband mixer uses four-phase local signals whose phases are different from each other by 90 ° as local frequency signals of the above-described up-conversion mixer and down-conversion mixer. Then, the receiving circuit using the same can remove the received high-frequency signal and the unwanted wave signal on the opposite side of the first local frequency, while the transmitting circuit can transmit the high-frequency signal to be transmitted and the fourth frequency signal. Unwanted wave signals generated on the opposite side of the local frequency can be removed.
  • a single sideband mixer is used as a mixer for removing such an unnecessary wave signal.
  • a polyphase filter can be used as a local signal generation circuit for generating the four-phase local signals.
  • the polyphase filter is described in Patent Document 1 and Non-Patent Document 1, for example.
  • the polyphase filter generates a four-phase high-frequency output signal having a phase difference of 90 ° from the high-frequency input signal.
  • the phase accuracy of the high-frequency output signal is limited to the cutoff frequency band of the filter.
  • an object of the present invention is to provide a polyphase filter that generates a polyphase output signal in a wide frequency band and a single sideband mixer having the polyphase filter.
  • a polyphase filter that inputs an input signal and outputs first to fourth output signals of four phases, First to fourth resistors each having an input end and an output end; A first main capacitor provided between an output terminal of the first resistor and an input terminal of the fourth resistor; A second main capacitor provided between the output terminal of the second resistor and the input terminal of the first resistor; A third main capacitor provided between the output terminal of the third resistor and the input terminal of the second resistor; A fourth main capacitor provided between the output terminal of the fourth resistor and the input terminal of the third resistor; An input buffer for inputting the input signal and outputting it to the input terminals of the first to fourth resistors, The first sub-capacitor connected in parallel to the first main capacitor and the input signal input to the input terminal of the fourth resistor are input to the output terminal of the first resistor and the first resistor A first switch buffer that outputs to the sub-capacitor; The second sub-capacitor connected in parallel with the second main capacitor and the
  • a single sideband mixer having the polyphase filter described above.
  • FIG. 14 is a diagram when the polyphase filter of FIG. 13 is used in a high frequency mode and a low frequency mode. It is a figure which shows the frequency characteristic of the polyphase filter of FIG. It is a figure which shows the simulation result of this Embodiment by the present inventors. It is a circuit diagram of another polyphase filter in the present embodiment. It is a circuit diagram of another polyphase filter in the present embodiment. It is a figure which shows the frequency characteristic of the polyphase filter of FIG. It is a figure of the receiving circuit of the single sideband mixer in this Embodiment. It is a figure of the transmission circuit of the single sideband mixer in this Embodiment.
  • FIG. 1 is a configuration diagram of a receiving circuit of a communication system.
  • the receiving circuit includes an antenna AT for receiving a radio frequency input signal RF transmitted wirelessly, a low noise amplifier LNA for amplifying the received radio frequency signal RF, and a first local frequency signal LO (DMIX) to the amplified radio frequency signal.
  • LNA low noise amplifier
  • DMIX first local frequency signal LO
  • a quadrature demodulation circuit QDEM having two mixers each multiplying the output of the down-conversion mixer DMIX by a second local frequency signal LO (QDEM) whose phase is shifted by ⁇ / 2, It has a low-pass filter LPF that removes the high-frequency components of the outputs of the two mixers, and a variable amplifier VGA that amplifies the output, and the variable amplifier VGA outputs baseband I and Q signals.
  • the first local frequency signal LO (DMIX) is a two-phase local signal
  • the second local frequency signal LO (QDEM) is a four-phase local signal.
  • FIG. 2 is a diagram showing the frequency of the signal of the receiving circuit of FIG.
  • the received high-frequency signal RF is down-converted by the down-conversion mixer DMIX into an intermediate frequency signal having an intermediate frequency IF corresponding to the frequency difference between the high-frequency signal RF and the first local frequency signal LO (DMIX).
  • the signal is down-converted to a baseband BB signal by QDEM.
  • the unnecessary wave signal UD on the opposite side of the high frequency signal RF centered on the first local frequency signal LO is similarly down-converted to the intermediate frequency IF and further down-converted to a baseband BB signal. Is done. For this reason, the I and Q baseband signals include the component of the unwanted wave signal UD and degrade the reception quality.
  • FIG. 3 is a block diagram of a receiving circuit using a single sideband mixer.
  • the downmixer DMIX receives the first local frequency signal LO (DMIX) generated by the oscillator 10 and generates a local signal of four phases (four phases whose phases are shifted from each other by ⁇ / 2). It has a polyphase filter PPF and two mixers M1 and M2 that multiply the received high-frequency signal by a first local frequency signal whose phase generated by the polyphase filter PPF is shifted by ⁇ / 2.
  • the quadrature demodulation circuit QDEM includes a frequency divider DIV that divides the second frequency signal generated by the oscillator 11 by 2, and a four-phase second frequency signal LO (DEM) generated by the frequency divider DIV. , Four mixers M3 to M6 for multiplying the intermediate frequency signals output from the mixers M1 and M2, respectively, an adder 12, and a subtractor 13.
  • the output of the adder 12 becomes an I signal via the low-pass filter LPF and the variable amplifier VGA, while the output of the subtractor 13 becomes a Q signal via the low-pass filter LPF and the variable amplifier VGA.
  • FIG. 3 shows a cosine wave signal (cos signal) and a sine wave signal (sin signal) as multiplication signals to each mixer.
  • cos signal cos signal
  • sin signal sine wave signal
  • FIG. 4 is a diagram showing the frequency of the signal of the receiving circuit of FIG. Similarly to FIG. 2, the down-convert mixer DMIX down-converts the unnecessary wave signal UD together with the received high-frequency signal RF to the intermediate frequency IF.
  • the quadrature demodulation circuit QDEM the component of the unnecessary wave signal UD is removed, and only the component of the high frequency signal RF is frequency converted to the baseband BB. That is, only the single-side signal RF having the first local frequency LO (QDEM) can be down-converted. The reason for this will be briefly described as follows.
  • FIG. 5 is a diagram showing a configuration of a single sideband mixer and a local frequency signal input to each mixer.
  • FIG. 5 shows mixers M1 to M6, an adder 12, and a subtractor 13 as in FIG. However, only the positive phase side of the differential circuit is shown. Therefore, it has the same circuit configuration on the opposite phase side.
  • each mixer M1 to M6 has cos (wlo1t), sin (wlo1t) , Cos (wlo2t), sin (wlo2t) are supplied as shown and multiplied by the received signal RF.
  • FIG. 6 is a diagram for explaining the multiplication operation of the mixer of the single side mixer of FIG.
  • the input high frequency signal RF is multiplied by the mixer M1 with the first local frequency signal cos (wlo1t), and the mixer M3 is multiplied with the second local frequency signal cos (wlo2t). Therefore, the signals cos (wlo1t) ⁇ cos (wlo2t) to be multiplied are as shown in Expression (1) in FIG.
  • the angular frequency wlo1t is the frequency of the first local frequency signal LO (DMIX)
  • the angular frequency wlo2t is the frequency of the second local frequency LO (QDEM)
  • QDEM the frequency difference between RF and LO
  • the angular frequency (wlo1t + wlo2t) in the above equation corresponds to the frequency of the high-frequency signal RF. Therefore, in FIG. 4, when the input high-frequency signal RF is multiplied by cos (wlo1t + wlo2t), only the input high-frequency signal RF is down-converted to the baseband BB, and the unnecessary wave signal UD is not down-converted to the baseband BB. That is, the unnecessary wave signal UD is removed.
  • the single sideband mixer can remove the unnecessary wave signal UD, which is an image signal for the high-frequency signal RF to be received, in the receiving circuit. Further, if it is employed in the transmission circuit, the unnecessary wave signal UD can be removed, and only a high frequency signal can be generated as an output signal.
  • the first local frequency signal LO (DMIX) has a higher frequency than the second local frequency signal LO (QDEM), it is not a frequency divider to generate a four-phase signal.
  • a polyphase filter PPF is used.
  • FIG. 7 is a circuit diagram of the polyphase filter.
  • the polyphase filter is provided with four sets of RC filters composed of resistors R10 to R40 and capacitors C10 to C40 in parallel, and four-phase input signals Iin, Qin are applied to the input side terminals (left side terminals) of the resistors R10 to R40.
  • Iin_b, Qin_b are input, and the four-phase output signal Iout, Qout, Iout_b and Qout_b are output.
  • Iin_b is a negative phase signal of Iin (the phase is different by ⁇ )
  • Qin_b is a negative phase signal of Qin.
  • Iin and Qin have a phase difference of ⁇ / 2. The same applies to the output signal.
  • capacitors C10 to C40 are connected to the input sides of the resistors R40, R10, R20, and R30, respectively, and four sets of filters are connected clockwise (or counterclockwise).
  • the resistors R10 to R40 have the same resistance value, and the capacitors C10 to C40 have the same capacitance value.
  • the phase relationship of the four-phase input signal is low in accuracy, and when passing through the polyphase filter, the phase relationship of the four-phase output signal becomes high accuracy.
  • the principle is described in Non-Patent Document 1 described above, but the RC filter can be regarded as a low-pass filter or a high-pass filter. Since such a filter has a phase shift of 90 ° ( ⁇ / 2) in the cutoff frequency band, by connecting four sets of RC filters clockwise, the right terminal of the resistor R, which is the output of the RC filter, A four-phase output signal with a phase shifted by 90 ° ( ⁇ / 2) with high accuracy is generated.
  • the polyphase filter PPF can generate the four-phase first local frequency signal LO (DMIX) only in the vicinity of the cutoff frequency Fc of the four sets of filters constituting the polyphase filter.
  • the input signal is not necessarily a four-phase input signal
  • the two-phase input signals Iin and Iin_b may be input to the resistors R10 and R20 and the resistors R30 and R40, respectively.
  • a single-phase input signal may be input to all the resistors R10 to R40.
  • the phase relationship of the four output signals is formed with high accuracy in a relationship that gradually shifts by 90 °.
  • the signal is attenuated by passing through the number of stages, a large number of stages is not preferable.
  • FIG. 8 is a block diagram of a two-stage (secondary) polyphase filter.
  • This example includes a first-stage polyphase filter PPF1 and a second-stage polyphase filter PPF2.
  • the first-stage polyphase filter PPF1 receives the two-phase input signals LOin and LOin_b, and the four outputs of the first stage are connected to the four inputs of the second stage, and 4 from the four output terminals of the second stage.
  • Phase output signals LOout (0) to LOout (3 ⁇ / 2) are output.
  • a filter is composed of a resistor R1 and a capacitor C1
  • a filter is composed of a resistor R2 and a capacitor C2.
  • the cutoff frequency Fc1 due to the first-stage resistor R1 and the capacitance C1 is set to 2.5 GHz
  • the cutoff frequency Fc2 due to the second-stage resistor R2 and the capacitance C2 is set to 3.5 GHz.
  • FIG. 9 is a diagram showing the frequency characteristics of FIG.
  • the horizontal axis corresponds to the frequency
  • the vertical axis corresponds to the accuracy of the four-phase output.
  • the polyphase filter having a two-stage configuration generates a high-precision four-phase signal with the cut-off frequencies Fc1 and Fc2 of each stage, so that the frequency band can be widened to Fc1 to Fc2. it can.
  • the amount of signal attenuation increases as the number of stages increases in the polyphase filter, it is not practical to increase the number of stages, so there is a limit to widening the frequency band simply by increasing the number of stages.
  • the receiving circuit using the single sideband mixer shown in FIG. 3 processes the received signal RF in a wide frequency band.
  • the polyphase filter generates a highly accurate four-phase first local frequency signal LO (DMIX) only in the cut-off frequency band. Therefore, if the frequency band of the polyphase filter can be widened, the frequency band of the single band mixer using the polyphase filter can be widened.
  • FIG. 10 is a circuit diagram of the polyphase filter in the present embodiment.
  • This example is a single-stage filter that receives two-phase input signals LOi and LOi_b and outputs four-phase output signals LOout (0) to LOout (3 ⁇ / 2).
  • the four sets of filters have resistors R10 to R40 having the same resistance value and main capacitors C10 to C40 having the same capacitance value. The configuration so far is the same as FIG.
  • the four sets of filters further have sub-capacitances C10a to C40a in parallel with the main capacities C10 to C40.
  • the two-phase input signals LOin (0) and LOin ( ⁇ ) are supplied to the input terminals (left terminals) of the resistors R10 and R20 via the buffers B1 and B2.
  • one terminal of the sub capacitor C10a is connected to the output terminal (right terminal) of the resistor R10, and the other terminal is supplied with the input signal LOi_b via the switch buffer SB1.
  • one terminal of the sub capacitor C20a is connected to the output terminal (right terminal) of the resistor R20, and the other terminal is supplied with the input signal LOi via the switch buffer SB2.
  • One terminal of the sub capacitor C30a is connected to the output terminal (right terminal) of the resistor R30, and the other terminal is supplied with the input signal LOi via the switch buffer SB3.
  • the sub-capacitor C40a has one terminal connected to the output terminal (right terminal) of the resistor R40 and the other terminal supplied with the input signal LOi_b via the switch buffer SB4.
  • FIG. 11 is a circuit diagram of the input buffer and the switch buffer of the polyphase filter in the present embodiment.
  • the switch buffer SB includes an inverter circuit including a P-channel transistor P1 and an N-channel transistor N1, and a P-channel transistor P3 and an N-channel transistor N4 that are controlled by opposite-phase switch signals XS and S, respectively. Therefore, when the switch signals XS and S become H level and L level, respectively, the switch buffer SB turns off the transistors P3 and N4 and enters an output high impedance state (off state). Further, when the switch signals XS and S become L level and H level, respectively, the transistors P3 and N4 are turned on, and a normal inverter circuit is formed (ON state).
  • the input buffer B is an inverter circuit composed of transistors P1 and N2.
  • the input buffer B may have the same circuit configuration as the switch buffer SB, and the switch signals XS and S may be constantly maintained at the L level and the H level to be used as an inverter circuit. In that case, the operations of the buffer B and the switch buffer SB are equivalent, and a balance is rather preferable.
  • the input signal LOi_b is input to the main capacitor C10 and the sub capacitor C10a through the input buffer B3 and the switch buffer SB1. Therefore, when the switch buffer SB1 is in the on state (non-high impedance state), the left terminal of the sub capacitor C10a and the left terminal of the main capacitor C10 are in the same signal state and are substantially short-circuited. As a result, the main capacity C10 and the sub capacity C10a are substantially the same as the configuration connected in parallel. On the other hand, when the switch buffer SB1 is in the off state (high impedance state), it is substantially the same as when the sub capacitor C10a does not exist.
  • the cutoff frequency of the polyphase filter of FIG. 10 can be set to two desired frequencies. As a result, it is possible to substantially widen the operating frequency band by controlling the operating frequency band of the single-phase polyphase filter of FIG. 10 to the high band and the low band by switching the switch signals XS and S. it can.
  • FIG. 12 is another circuit diagram of the polyphase filter of the present embodiment.
  • four-phase input signals LOin (0), LOin ( ⁇ / 2), LOin ( ⁇ ), and LOin (3 ⁇ / 2) are input, and each input signal is input to input buffers B1 to B4.
  • input signals LOin (3 ⁇ / 2), LOin (0), LOin ( ⁇ / 2), and LOin ( ⁇ ) are supplied to the sub capacitors C10a to C40a via the switch buffers SB1 to SB4, respectively.
  • the operating principle is the same as in FIG.
  • the polyphase filter can also be applied to a case where a single input signal is supplied to the input terminals of the resistors R10 to R40 via one input buffer B, respectively.
  • a single input signal may be supplied to the four sub capacitors C10a to C40a via the four switch buffers SB1 to SB4.
  • the switch buffers SB1 to SB4 and the second switch buffers SB1b to SB4b may be controlled by different switch signals.
  • the filter is composed of the third cutoff frequency when the filter is composed of only the main capacitor and the second sub capacitors C10b to C40b, and the main capacitor and the first and second sub capacitors C10a to C40a and C10b to C40b. It is possible to switch to the fourth cut-off frequency. As a result, a wider frequency band can be realized.
  • FIG. 13 is a circuit diagram of the polyphase filter in the present embodiment.
  • a main capacitor C1 and a sub-capacitor C1a are provided in parallel in the first stage of a two-stage filter. That is, the configuration of the first-stage polyphase filter PPF1 is the same as that in FIG. 10, and the configuration of the second-stage polyphase filter PPF2 is the same as that in FIG.
  • the first set of four RC filters to which the two-phase input signals LOin (0) and LOin ( ⁇ ) are input are provided with a resistor R1, a main capacitor C1, and a sub capacitor C1a.
  • the filter is provided with a resistor R2 and a capacitor C2.
  • Switch signals XS and S are supplied to the switch buffers SB1 to SB4.
  • the cut-off frequency of the first-stage polyphase filter PPF1 is high because the switch buffers SB1 to SB4 are in a high impedance state when the switch signals XS and S are at the H and L levels.
  • the switch buffers SB1 to SB4 are in a non-high impedance state (conducting state) when the switch signals XS and S are at the L and H levels.
  • the cutoff frequency Fc2 of the second-stage polyphase filter PPF2 is a frequency due to the resistor R2 and the capacitor C2.
  • Fc2 1 / 2 ⁇ R2C2 become.
  • Fc2 2GHz is shown as an example.
  • FIG. 14 is a diagram when the polyphase filter of FIG. 13 is used in a high frequency mode and a low frequency mode.
  • the switch signals XS and S are at the H and L levels, and the switch buffers SB1 to SB4 are in a high impedance state.
  • the input signal LOin (0), LOin ( ⁇ ) is not supplied to the sub capacitor C1a. Therefore, the first stage has a high cutoff frequency Fc1.
  • the switch signals XS and S are at the L and H levels, and the switch buffers SB1 to SB4 are in the non-high impedance state (conducting state).
  • the input signal LOin (0), LOin ( ⁇ ) is supplied to the sub capacitor C1a. Therefore, the first stage has a low cutoff frequency Fc1a.
  • FIG. 15 is a diagram showing the frequency characteristics of the polyphase filter of FIG.
  • the frequency band of the polyphase filter can be switched between the high frequency band LO (H) and the low frequency band LO (L). Therefore, if the switch signal is controlled according to the frequency band of the input signal RF processed by the single sideband mixer, the input signal RF in a substantially wide frequency band can be processed.
  • FIG. 16 is a diagram showing a simulation result of the present embodiment by the present inventors.
  • the present inventors performed a simulation on the polyphase filter of FIG. 13 and investigated the phase relationship between output signals in the case of the high frequency band LO (H) and the case of the low frequency band LO (L).
  • the horizontal axis corresponds to the output frequency
  • the vertical axis corresponds to the phase
  • the relationship between the two frequencies versus phase is shown.
  • the switch signals XS and S are set to the H and L levels and the switch buffers SB1 to SB4 are set in the high impedance state
  • the phase difference between the two output signals is 90 ° with high accuracy in a band centering on the frequency of 3 GHz.
  • FIG. 17 is a diagram showing a simulation result of the polyphase filter of FIG. 8 by the present inventors.
  • the phase difference between the two output signals is 90 ° with high accuracy in the band centered at the frequency of 3 GHz, but the phase difference is smaller than 90 ° in the vicinity of 1.5 GHz. Therefore, it is not preferable to use this polyphase filter in the 1.5 GHz band, and the frequency band is narrow.
  • FIG. 18 is a circuit diagram of another polyphase filter in the present embodiment.
  • This polyphase filter has a second-stage filter PPF2 to an N-th stage filter PPFn in addition to the first-stage filter PPF1, and has an N-stage (N-order) configuration as a whole.
  • the first stage filter PPF1 has the same configuration as the first stage filter PPF1 in FIG. 13, and the second to Nth stage filters PPF2 to PPFn have the same configuration as the second stage filter PPF2 in FIG. Value and capacity value are different.
  • Only the first-stage polyphase filter PPF1 has a main capacitor C1 and a subcapacitor C1a together with a resistor R1, and can be switched between a high cutoff frequency Fc1 and a low cutoff frequency Fc1a by switch signals XS, S. .
  • the second to Nth stage filters PPF2 to PPFn have different resistance values or capacitance values, and have cutoff frequencies Fc2 to Fcn that are slightly shifted from each other. Then, as in FIG. 13, a two-phase input signal is input, and a four-phase output signal is generated.
  • FIG. 19 is a diagram showing frequency characteristics of the polyphase filter of FIG.
  • the two cutoff frequencies Fc1 and Fc1a of the first-stage filter PPF1 become the maximum frequency and the minimum frequency, respectively, and the cutoff frequencies Fc2 to Fcn of the second-stage to N-th stage filters PPF2 to PPFn are distributed in the frequency domain between them.
  • the resistance value and the capacitance value of each filter are set.
  • the operating frequency band of the polyphase filter can be switched between a high frequency band indicated by a solid line and a low frequency band indicated by a broken line in FIG.
  • Fc1-Fo2 Fo2-Fc1a
  • FIG. 20 is a diagram of a receiving circuit of the single sideband mixer in the present embodiment.
  • This receiving circuit amplifies the received signal RF received by the antenna AT by the low noise amplifier LNA, and the amplified signal is multiplied by the first local frequency signals LOI and LOQ by the two mixers M1 and M2 of the down-conversion mixer DMIX. Is done.
  • the first local frequency signals LOI and LOQ are a cosine wave and a sine wave whose phases are shifted by 90 °.
  • the down-converting mixer DMIX has two mixers M1 and M2 on the positive phase side and two mixers M1 and M2 on the negative phase side (negative phase side). Then, the first local frequency signals LOI, LOQ on the positive phase side and the first local frequency signals -LOI, -LOQ on the negative phase side are respectively supplied to the corresponding two mixers M1, M2.
  • the polyphase filter PPF has the same configuration as that of the above-described embodiment, receives a signal (for example, a single-phase, two-phase, or four-phase signal) generated by the oscillator 10 and inputs the first local signal of the four phases. Frequency signals LOI, LOQ, -LOI, -LOQ are generated. Then, the frequency control circuit FCON supplies the switch signals XS, S to the polyphase filter PPF and switches the switch signals XS, S to switch the frequency band between the high frequency side and the low frequency side.
  • a signal for example, a single-phase, two-phase, or four-phase signal
  • Frequency signals LOI, LOQ, -LOI, -LOQ are generated. Then, the frequency control circuit FCON supplies the switch signals XS, S to the polyphase filter PPF and switches the switch signals XS, S to switch the frequency band between the high frequency side and the low frequency side.
  • the quadrature demodulation circuit QDEM subsequent to the down-conversion mixer DMIX has four mixers M3, M4, M5, M6, an adder 12 and a subtractor 13.
  • the mixers M3 and M6 are supplied with the second local frequency signal LOBI, and the mixers M4 and M5 are supplied with the second local frequency signal LOBQ.
  • These signals LOBI and LOBQ are a cosine wave and a sine wave whose phases are different from each other by 90 °.
  • the quadrature demodulation circuit QDEM has a differential configuration, four mixers M3 to M6 are provided on the positive phase side and the negative phase side, respectively, and the second local frequency signals LOBI and LOBQ are supplied to the positive phase side mixer.
  • the second local frequency signals -LOBI and -LOBQ having opposite phases are supplied to the mixer on the opposite phase side.
  • These four-phase second local frequency signals are generated by the divider DIV. Further, the signal generated by the oscillator 11 is supplied to the frequency divider DIV, and the frequency divider generates a four-phase signal.
  • the frequency control circuit FCON switches the switch signals XS and S corresponding to the frequency band of the reception signal RF, and switches the frequency band between the high frequency side and the low frequency side.
  • the output of the adder 12 and the output of the subtractor 13 are supplied to the digital processor 14 via a low-pass filter LPF, a variable amplifier, and an AD converter ADC.
  • the digital processor 14 performs a decoding process necessary for the receiving circuit.
  • the above adder 12 may be a subtracter.
  • the subtracter 13 is an adder.
  • FIG. 21 is a diagram of a transmission circuit of a single sideband mixer in the present embodiment.
  • the I signal component and the Q signal component are supplied to the quadrature modulation circuit QMOD via the variable amplifier VGA and the low pass filter LPF.
  • the quadrature modulation circuit QMOD has four mixers M13 to M16, and two local frequency signals LO (QMOD) (cosine wave and sine wave) generated by the frequency divider DIV are shifted by 90 ° as shown in the figure. Supplied.
  • An adder 22 that adds the outputs of the mixers M13 and M15 and a subtractor 23 that subtracts the outputs of the mixers M14 and M16 are provided.
  • the quadrature modulation circuit QMOD When the quadrature modulation circuit QMOD has a differential configuration, four mixers M13 to M16 are provided on the positive phase side and the negative phase side, respectively, and two local frequency signals LO (QMOD) for the positive phase and the negative phase are supplied.
  • the adder 22 may be a subtracter, in which case the subtracter 23 is an adder.
  • the up-conversion mixer MIX has two mixers M11 and M12, and is supplied with two local frequency signals whose phases generated by the polyphase filter PPF are shifted by 90 °.
  • two mixers M11 and M12 are provided on the positive phase side and the negative phase side, respectively, and a four-phase local frequency signal is supplied from the polyphase filter PPF to the corresponding mixer.
  • the adder 24 may be a subtracter.
  • the frequency control circuit FCON switches the switch signals XS and S corresponding to the frequency band of the transmission signal RF, and switches the frequency band between the high frequency side and the low frequency side.
  • the polyphase filter PPF according to the present embodiment can generate a four-phase signal having a phase difference of 90 ° with high accuracy in a wide frequency band.
  • a single sideband mixer using the polyphase filter PPF as a means for generating a local frequency signal can receive a reception signal in a wide frequency band or transmit a transmission signal.
  • the single sideband mixer having the polyphase filter PPF can be used for a communication device, for example.
  • LOin (0), LOin ( ⁇ ) Input signal LOout (0), LOout ( ⁇ / 2), LOout ( ⁇ ) LOout (3 ⁇ / 2): 4 phase output signal
  • R10 to R40 Resistance C10 to C40: Main capacity C10a to C40a: Sub capacity B1, B3: Input buffer SB1 to SB4: First to fourth switch buffers (tri-state buffers) XS, S: Switch signal

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Abstract

それぞれ入力信号が入力される抵抗と主容量を有する４つの単位フィルタを有し，各単位フィルタの主容量と並列に設けた副容量にスイッチバッファを介して入力信号を供給し，スイッチバッファの出力ハイインピーダンス状態か否かにより動作周波数帯域のシフトを可能にした４相フィルタ。

Description

ポリフェーズフィルタ及びそれを有するシングルサイドバンドミキサ
　本発明は，ポリフェーズフィルタ及びそれを有するシングルサイドバンドミキサに関する。
　通信システムの受信装置は，アンテナで受信した高周波信号をダウンコンバートすると共に復調する受信回路を有する。一方，通信システムの送信装置は，送信データを変調するとともに高周波信号にアップコンバートする送信回路を有する。
　たとえば，受信回路は，受信した高周波信号を第１のローカル周波数でダウンコンバートするダウンコンバートミキサと，ダウンコンバートされた信号を互いに位相が異なる第２のローカル周波数で直交復調する直交復調ミキサとを有する。また，送信回路は，送信データを互いに位相が異なる第３のローカル周波数で直交変調する直交変調ミキサと，直交変調された信号を第４のローカル周波数でアップコンバートするアップコンバートミキサとを有する。
　シングルサイドバンドミキサは，上記のアップコンバートミキサやダウンコンバートミキサのローカル周波数信号として，互いに位相が９０°ずつ異なる４相のローカル信号を使用する。そして，それを利用する受信回路は，受信した高周波信号と第１のローカル周波数の反対側に存在する不要波信号を除去することができ，一方，送信回路は，送信する高周波信号と第４のローカル周波数の反対側に発生する不要波信号を除去することができる。このような不要波信号を除去するミキサとして，シングルサイドバンドミキサが利用される。
　この４相のローカル信号を生成するローカル信号生成回路として，ポリフェーズフィルタを利用することができる。ポリフェーズフィルタについては，例えば，特許文献１や非特許文献１に記載されている。ポリフェーズフィルタは，高周波入力信号から，互いに位相が９０°ずつ異なる４相の高周波出力信号を生成する。ただし，その高周波出力信号の位相精度は，フィルタのカットオフ周波数帯域に制限される。
特開２００６－１２１６６５号公報，図１０
TheDesign of CMOS Radio-Frequency Integrated Circuits, SECOND EDITION, Thomas H.Lee, Pages 705-706, FIGURES 19.8, 19.9
　そこで，本発明の目的は，広い周波数帯域において多相の出力信号を生成するポリフェーズフィルタ及びそれを有するシングルサイドバンドミキサを提供することにある。
　実施の形態の第１の側面によれば，入力信号を入力し，４相の第１～第４の出力信号を出力するポリフェーズフィルタであって，
　入力端と出力端とをそれぞれ有する第１～第４の抵抗と，
　前記第１の抵抗の出力端と前記第４の抵抗の入力端との間に設けられた第１の主容量と，
　前記第２の抵抗の出力端と前記第１の抵抗の入力端との間に設けられた第２の主容量と，
　前記第３の抵抗の出力端と前記第２の抵抗の入力端との間に設けられた第３の主容量と，
　前記第４の抵抗の出力端と前記第３の抵抗の入力端との間に設けられた第４の主容量と，
　前記入力信号を入力し前記第１～第４の抵抗の入力端にそれぞれ出力する入力バッファと， 
　前記第１の抵抗の出力端に前記第１の主容量と並列に接続された第１の副容量と，前記第４の抵抗の入力端に入力される前記入力信号を入力し前記第１の副容量に出力する第１のスイッチバッファと，
　前記第２の抵抗の出力端に前記第２の主容量と並列に接続された第２の副容量と，前記第１の抵抗の入力端に入力される前記入力信号を入力し前記第２の副容量に出力する第２のスイッチバッファと，
　前記第３の抵抗の出力端に前記第３の主容量と並列に接続された第３の副容量と，前記第２の抵抗の入力端に入力される前記入力信号を入力し前記第３の副容量に出力する第３のスイッチバッファと，
　前記第４の抵抗の出力端に前記第４の主容量と並列に接続された第４の副容量と，前記第３の抵抗の入力端に入力される前記入力信号を入力し前記第４の副容量に出力する第４のスイッチバッファと，
を有し，
　前記第１～第４の抵抗の出力端からそれぞれ前記第１～第４の出力信号が出力され，
　前記第１～第４のスイッチバッファはスイッチ信号に応答して出力ハイインピーダンス状態か否かに制御される。
　実施の形態の第２の側面によれば，上記のポリフェーズフィルタを有するシングルサイドバンドミキサである。
　広い周波数帯域において多相の出力信号を生成するポリフェーズフィルタを提供することができる。
通信システムの受信回路の構成図である。 図１の受信回路の信号の周波数を示す図である。 シングルサイドバンドミキサによる受信回路の構成図である。 図３の受信回路の信号の周波数を示す図である。 シングルサイドバンドミキサの構成と各ミキサに入力されるローカル周波数信号を示す図である。 図５のシングルサイドミキサのミキサの乗算演算を説明する図である。 ポリフェーズフィルタの回路図である。 ２段（２次）のポリフェーズフィルタの構成図である。 図８の周波数特性を示す図である。 本実施の形態のポリフェーズフィルタの回路図である。 本実施の形態におけるポリフェーズフィルタのバッファとスイッチバッファの回路図である。 本実施の形態のポリフェーズフィルタの別の回路図である。 本実施の形態におけるポリフェーズフィルタの回路図である。 図１３のポリフェーズフィルタを高周波モードと低周波モードとで使用する場合の図である。 図１３のポリフェーズフィルタの周波数特性を示す図である。 本発明者らによる本実施の形態のシミュレーション結果を示す図である。 本実施の形態における別のポリフェーズフィルタの回路図である。 本実施の形態における別のポリフェーズフィルタの回路図である。 図１８のポリフェーズフィルタの周波数特性を示す図である。 本実施の形態におけるシングルサイドバンドミキサの受信回路の図である。 本実施の形態におけるシングルサイドバンドミキサの送信回路の図である。
　以下，図面にしたがってポリフェーズフィルタとそれを有するシングルサイドバンドミキサの実施の形態について説明する。
　図１は，通信システムの受信回路の構成図である。この受信回路は，無線伝送されてきた高周波の入力信号ＲＦを受信するアンテナＡＴと，受信した高周波信号ＲＦを増幅するローノイズアンプＬＮＡと，増幅された高周波信号に第１のローカル周波数信号ＬＯ（ＤＭＩＸ）を乗算するダウンコンバートミキサＤＭＩＸと，ダウンコンバートミキサＤＭＩＸの出力に位相がπ／２ずれた第２のローカル周波数信号ＬＯ（ＱＤＥＭ）をそれぞれ乗算する２つのミキサを有する直交復調回路ＱＤＥＭと，その２つのミキサの出力の高周波成分を除去するローパスフィルタＬＰＦと，その出力を増幅する可変増幅器ＶＧＡとを有し，可変増幅器ＶＧＡがベースバンドのＩ信号とＱ信号を出力する。
　受信回路が差動信号を処理する場合は，第１のローカル周波数信号ＬＯ（ＤＭＩＸ）は２相のローカル信号であり，第２のローカル周波数信号ＬＯ（ＱＤＥＭ）は４相のローカル信号である。
　図２は，図１の受信回路の信号の周波数を示す図である。受信した高周波信号ＲＦは，ダウンコンバートミキサＤＭＩＸにより高周波信号ＲＦと第１のローカル周波数信号ＬＯ（ＤＭＩＸ）の周波数差に対応する中間周波数ＩＦを有する中間周波数信号にダウンコンバートされ，さらに，直交復調回路ＱＤＥＭにより，ベースバンドＢＢの信号にダウンコンバートされる。
　ただし，第１のローカル周波数信号ＬＯ（ＤＭＩＸ）を中心とする高周波信号ＲＦとは反対側にある不要波信号ＵＤも，同様に中間周波数ＩＦにダウンコンバートされ，さらにベースバンドＢＢの信号にダウンコンバートされる。そのため，Ｉ，Ｑのベースバンド信号には，不要波信号ＵＤの成分が含まれ受信品質を劣化させる。
　図３は，シングルサイドバンドミキサによる受信回路の構成図である。この受信回路では，ダウンミキサＤＭＩＸは，発振器１０が生成する第１のローカル周波数信号ＬＯ（ＤＭＩＸ）を入力して４相（互いに位相がπ／２ずつずれた４相）のローカル信号を生成するポリフェーズフィルタＰＰＦと，受信した高周波信号にポリフェーズフィルタＰＰＦが生成した位相がπ／２ずれた第１のローカル周波数信号を乗算する２つのミキサＭ１，Ｍ２とを有する。さらに，直交復調回路ＱＤＥＭは，発振器１１が生成した第２の周波数信号を２分周する分周器ＤＩＶと，その分周器ＤＩＶが生成する４相の第２の周波数信号ＬＯ（ＤＥＭ）と，ミキサＭ１，Ｍ２がそれぞれ出力する中間周波数信号とをそれぞれ乗算する４つのミキサＭ３～Ｍ６と，加算器１２と，減算器１３とを有する。
　加算器１２の出力はローパスフィルタＬＰＦと可変増幅器ＶＧＡを経由してＩ信号となり，一方，減算器１３の出力はローパスフィルタＬＰＦと可変増幅器ＶＧＡを経由してＱ信号となる。
　図３中には，各ミキサへの乗算信号として余弦波信号（cos信号）と正弦波信号（sin信号）が示されている。ただし，受信回路が差動信号を処理する場合は，正相側の信号に対しては+cos,+sin，逆相（または負相）側の信号に対しては-cos,-sinが乗算される。したがって，第１，第２のローカル周波数信号はともに４相信号である。
　図４は，図３の受信回路の信号の周波数を示す図である。図２と同様に，ダウンコンバートミキサＤＭＩＸで，受信した高周波信号ＲＦと共に不要波信号ＵＤも中間周波数ＩＦにダウンコンバートされる。しかし，直交復調回路ＱＤＥＭでは，不要波信号ＵＤの成分は除去され，高周波信号ＲＦの成分のみベースバンドＢＢに周波数変換される。つまり，第１のローカル周波数ＬＯ（ＱＤＥＭ）のシングルサイドの信号ＲＦのみをダウンコンバートすることができる。その理由は簡単に説明すると次の通りである。
　図５は，シングルサイドバンドミキサの構成と各ミキサに入力されるローカル周波数信号を示す図である。図５には，図３と同様に，ミキサＭ１～Ｍ６と加算器１２と減算器１３とが示されている。ただし，差動回路の正相側のみ示されている。したがって，逆相側にも同じ回路構成を有する。
　第１のローカル周波数信号ＬＯ（ＤＭＩＸ）の角周波数をwlo1，第２のローカル周波数信号ＬＯ（ＤＭＩＸ）の角周波数をwlo2として，各ミキサＭ１～Ｍ６には，cos(wlo1t), sin(wlo1t), cos(wlo2t), sin(wlo2t)が，図示のとおり供給され，受信信号RFに乗算される。
　図６は，図５のシングルサイドミキサのミキサの乗算演算を説明する図である。図５の経路Ｒｔ１では，入力される高周波信号ＲＦにミキサＭ１で第１のローカル周波数信号cos(wlo1t)が，ミキサＭ３で第２のローカル周波数信号cos(wlo2t)が乗算される。したがって，これらの乗算される信号cos(wlo1t)・cos(wlo2t)は，図６中の式（１）のとおりである。
　同様に，図５の経路Ｒｔ３では，高周波信号ＲＦにミキサＭ２で第１のローカル周波数信号sin(wlo1t)が，ミキサＭ３で第２のローカル周波数信号sin(wlo2t)が乗算される。したがって，これらの乗算される信号sin(wlo1t)・sin(wlo2t)は，図６中の式（２）のとおりである。
　そして，加算器１２では，式（１）（２）が加算されて，式（３）のようになる。したがって，Ｉ信号は，式（４）のように，
Ｉ＝ＲＦ・cos(wlo1t+wlo2t)
になる。
　ここで，角周波数wlo1tは第１のローカル周波数信号ＬＯ（ＤＭＩＸ）の周波数であり，角周波数wlo2tは第２のローカル周波数ＬＯ（ＱＤＥＭ）の周波数であり且つＲＦとＬＯ（ＱＤＥＭ）の周波数差であることから，上記の式の角周波数(wlo1t+wlo2t)は，高周波信号ＲＦの周波数に対応する。よって，図４において，入力高周波信号ＲＦにcos(wlo1t+wlo2t)を乗算すると，入力高周波信号ＲＦのみがベースバンドＢＢにダウンコンバートされ，不要波信号ＵＤはベースバンドＢＢにダウンコンバートされない。つまり，不要波信号ＵＤは除去される。
　図５の経路Ｒｔ２とＲｔ４により生成されるＱ信号も上記と同様に，図６中の式（５）のとおり，
Ｑ＝ＲＦ・sin(wlo1t+wlo2t)
になる。よって，Ｑ信号側も入力高周波信号ＲＦのみがベースバンドＢＢにダウンコンバートされ，不要波信号ＵＤはベースバンドＢＢにダウンコンバートされず，不要波信号ＵＤは除去される。
　以上の通り，シングルサイドバンドミキサは，受信回路では，受信すべき高周波信号ＲＦに対するイメージ信号である不要波信号ＵＤを除去することができる。また，送信回路に採用すれば，不要波信号ＵＤを除去することができ，出力信号として高周波信号のみを生成することができる。
　前述したとおり，第１のローカル周波数信号ＬＯ（ＤＭＩＸ）は，第２のローカル周波数信号ＬＯ（ＱＤＥＭ）に比較するとその周波数が高いため，４相の信号を生成するために，分周器ではなくポリフェーズフィルタＰＰＦが使用される。
　図７は，ポリフェーズフィルタの回路図である。ポリフェーズフィルタは，抵抗Ｒ１０～Ｒ４０と容量Ｃ１０～Ｃ４０とで構成されるＲＣフィルタを４組並列して設け，抵抗Ｒ１０～Ｒ４０の入力側端子（左側端子）に４相の入力信号Iin, Qin, Iin_b, Qin_bを入力し，出力側端子（右側端子）に４相の出力信号Iout,
Qout, Iout_b, Qout_bを出力する。Iin_bはIinの逆相信号（位相がπ異なる）であり，Qin_bはQinの逆相信号である。また，IinとQinとは位相がπ／２異なる。出力信号も同様である。さらに，各容量Ｃ１０～Ｃ４０がそれぞれ抵抗Ｒ４０，Ｒ１０，Ｒ２０，Ｒ３０の入力側に接続され，４組のフィルタが時計回り（または反時計回り）に接続される。抵抗Ｒ１０～Ｒ４０は等しい抵抗値を有し，容量Ｃ１０～Ｃ４０も等しい容量値を有する。
　４相の入力信号の位相関係は精度が低く，ポリフェーズフィルタを通過すると４相の出力信号の位相関係は高精度になる。その原理は，前述の非特許文献１に記載されているが，ＲＣフィルタは，ローパスフィルタまたはハイパスフィルタとみなすことができる。かかるフィルタは，そのカットオフ周波数帯域で位相が９０°（π／２）ずれるため，４組のＲＣフィルタを時計回りに接続することで，ＲＣフィルタの出力である抵抗Ｒの右側端子には，高精度に位相が９０°（π／２）ずれた４相の出力信号が生成されることになる。そして，高精度に９０°の位相関係が形成される周波数帯域は，ＲＣフィルタのカットオフ周波数Ｆｃであり，それは，
Ｆｃ＝１／（２πＲＣ）
である。
　つまり，ポリフェーズフィルタＰＰＦは，４相の第１のローカル周波数信号ＬＯ（ＤＭＩＸ）を，ポリフェーズフィルタを構成する４組のフィルタのカットオフ周波数Ｆｃの近辺に限り生成することができる。
　以上の原理から，入力信号は必ずしも４相の入力信号である必要はなく，２相の入力信号Iin, Iin_bを，抵抗Ｒ１０，Ｒ２０と，抵抗Ｒ３０，Ｒ４０にそれぞれ入力してもよい。さらに，単相の入力信号をすべての抵抗Ｒ１０～Ｒ４０に入力してもよい。特に，図７に示した単位ポリフェーズフィルタを複数段設けることで，４つの出力信号の位相関係は徐々に９０°ずれた関係に高い精度で形成される。ただし，段数を経ることにより信号が減衰するため，あまり多くの段数は好ましくない。
　図８は，２段（２次）のポリフェーズフィルタの構成図である。この例は，初段のポリフェーズフィルタＰＰＦ１と，２段目のポリフェーズフィルタＰＰＦ２とを有する。そして，初段のポリフェーズフィルタＰＰＦ１には，２相の入力信号LOin, LOin_bが入力され，初段の４つの出力が２段目の４つの入力に接続され，２段目の４つの出力端子から４相の出力信号LOout(0)～LOout(3π/2)が出力される。１段目は，すべて抵抗R1，容量C1でフィルタが構成され，２段目は，すべて抵抗R2，容量C2でフィルタが構成されている。
　そして，初段の抵抗R1と容量C1によるカットオフ周波数Fc1を2.5GHzに設定し，２段目の抵抗R2と容量C2によるカットオフ周波数Fc2を3.5GHzに設定している。これにより，初段のフィルタPPF1は周波数Fc1＝2.5GHzの帯域で高精度の４相信号を生成し，２段目のフィルタPPF2は周波数Fc2＝3.5GHzの帯域で高精度の４相信号を生成する。
　図９は，図８の周波数特性を示す図である。横軸が周波数，縦軸が４相出力の精度に対応する。図９に示されるとおり，２段構成のポリフェーズフィルタでは，各段のカットオフ周波数Fc1,Fc2で高精度の４相信号を生成するので，その周波数帯域は，Fc1～Fc2と広くすることができる。ただし，ポリフェーズフィルタは，段数が増加すると信号減衰量が大きいため，段数を増やすことは実用的ではないので，単に段数を増加することで周波数帯域を広くすることは限界がある。
　図３に示したシングルサイドバンドミキサによる受信回路は，広い周波数帯域の受信信号ＲＦを処理することが望ましい。一方で，上記したとおり，ポリフェーズフィルタは，カットオフ周波数帯域に限って高精度の４相の第１のローカル周波数信号LO(DMIX)を生成する。したがって，ポリフェーズフィルタの周波数帯域を広くできれば，それを利用したシングルバンドミキサの周波数帯域も広くすることができる。
　図１０は，本実施の形態におけるポリフェーズフィルタの回路図である。この例は，２相の入力信号LOi, LOi_bを入力し，４相の出力信号LOout(0)～LOout(3π/2)を出力する，単段数のフィルタである。４組のフィルタは，同じ抵抗値の抵抗R10～R40と，同じ容量値の主容量C10～C40を有する。ここまでの構成は，図７と同じである。
　図１０の実施の形態では，さらに，４組のフィルタが，主容量C10～C40に並列に副容量C10a～C40aを有する。そして，２相の入力信号LOin(0), LOin(π)は，バッファB1,B2を介して，抵抗R10,R20の入力端（左側端子）に供給される。また，副容量C10aは，一方の端子が抵抗R10の出力端（右側端子）に接続され，他方の端子にはスイッチバッファSB1を介して入力信号LOi_bが供給される。同様に，副容量C20aは，一方の端子が抵抗R20の出力端（右側端子）に接続され，他方の端子にはスイッチバッファSB2を介して入力信号LOiが供給される。副容量C30aは，一方の端子が抵抗R30の出力端（右側端子）に接続され，他方の端子にはスイッチバッファSB3を介して入力信号LOiが供給される。最後に，副容量C40aは，一方の端子が抵抗R40の出力端（右側端子）に接続され，他方の端子にはスイッチバッファSB4を介して入力信号LOi_bが供給される。
　図１１は，本実施の形態におけるポリフェーズフィルタの入力バッファとスイッチバッファの回路図である。スイッチバッファSBは，PチャネルトランジスタP1とNチャネルトランジスタN1とによるインバータ回路と，逆相のスイッチ信号XS,Sによりそれぞれ制御されるPチャネルトランジスタP3とNチャネルトランジスタN4とを有する。したがって，スイッチバッファSBは，スイッチ信号XS,SがそれぞれHレベル，Lレベルになると，トランジスタP3,N4がオフになり，出力ハイインピーダンス状態になる（オフ状態）。また，スイッチ信号XS,SがそれぞれLレベル，Hレベルになると，トランジスタP3,N4がオンになり，通常のインバータ回路になる（オン状態）。
　一方，入力バッファBは，トランジスタP1,N2からなるインバータ回路である。ただし，入力バッファBをスイッチバッファSBと同じ回路構成にして，常時スイッチ信号XS,SをLレベル，Hレベルに維持して，インバータ回路として使用してもよい。その場合は，バッファBとスイッチバッファSBとの動作が同等になり，バランスがとれてむしろ好ましい。
　図１０に戻り，主容量C10と副容量C10aとは，共に，入力信号LOi_bが入力バッファB3，スイッチバッファSB1を介して入力される。したがって，スイッチバッファSB1がオン状態（非ハイインピーダンス状態）の場合は，副容量C10aの左側端子と主容量C10の左側端子とは，同じ信号状態になり，実質的に短絡されたことになる。その結果，主容量C10と副容量C10aとは，並列接続された構成と実質的に同じになる。一方，スイッチバッファSB1がオフ状態（ハイインピーダンス状態）の場合は，副容量C10aは存在しない場合と実質的に同じである。
　つまり，スイッチバッファSB1がオン状態（非ハイインピーダンス状態）の場合は，カットオフ周波数Fcは，
Fc＝１／（２πR10・（C10+C10a））
になるのに対して，スイッチバッファSB1がオフ状態（ハイインピーダンス状態）の場合は，カットオフ周波数Fcは，
Fc＝１／（２πR10・C10）
になる。
　したがって，主容量C10と副容量C10aの容量値を調整することで，図１０のポリフェーズフィルタのカットオフ周波数を２種類の所望の周波数にすることができる。その結果，図１０の１段構成のポリフェーズフィルタの動作周波数帯域を，スイッチ信号XS,Sを切り替えて高い帯域と低い帯域とに制御することで，動作周波数帯域を実質的に広くすることができる。
　図１２は，本実施の形態のポリフェーズフィルタの別の回路図である。この例は，４相の入力信号LOin(0), LOin(π/2), LOin(π), LOin(3π/2)を入力する例であり,それぞれの入力信号が入力バッファB1～B4を介して抵抗R10～R40に供給される。これに伴い，副容量C10a～C40aには，スイッチバッファSB1～SB4を介して入力信号LOin(3π/2)，LOin(0), LOin(π/2), LOin(π)がそれぞれ供給される。その動作原理は，図１０と同じである。
　さらに，ポリフェーズフィルタは，単一の入力信号を一つの入力バッファBを介して抵抗R10～R40の入力端にそれぞれ供給する場合にも適用できる。その場合には，単一の入力信号を４つのスイッチバッファSB1～SB4を介して，４つの副容量C10a～C40aに供給すればよい。
　図１０，図１２のポリフェーズフィルタにおいて，副容量C10a～C40aとスイッチバッファSB１～SB4に加えて，さらに第２の副容量C10b～C40bと第２のスイッチバッファSB1b～SB4b（図示せず）を同様に設け，スイッチバッファSB1～SB4と，第２のスイッチバッファSB1b～SB4bとを，異なるスイッチ信号で制御するようにしてもよい。その結果，主容量C10～C40だけでフィルタを構成する場合の第１のカットオフ周波数と，主容量と第１の副容量C10a～C40aだけでフィルタを構成する場合の第２のカットオフ周波数と，主容量と第２の副容量C10b～C40bだけでフィルタを構成する場合の第３のカットオフ周波数と，主容量と第１，第２の副容量C10a～C40a，C10b～C40bでフィルタを構成する場合の第４のカットオフ周波数とに切り替えることができる。その結果，より広い周波数帯域を実現できる。
　図１３は，本実施の形態におけるポリフェーズフィルタの回路図である。この例は，２段構成のフィルタの初段に，主容量C1と副容量C1aとを並列に設けた例である。つまり，初段のポリフェーズフィルタPPF1の構成は，図１０と同じであり，２段目のポリフェーズフィルタPPF2の構成は，図７と同じである。２相の入力信号LOin(0)，LOin（π）が入力される初段の４組のＲＣフィルタには，抵抗R1，主容量C1，副容量C1aが設けられ，２段目の４組のＲＣフィルタには，抵抗R2，容量C2が設けられている。図示を簡略化しているが，４組のフィルタには同じ抵抗R1,R2，容量C1,C1a,C2が設けられているものとする。そして，スイッチバッファSB1～SB4には，スイッチ信号XS,Sが供給されている。
　初段のポリフェーズフィルタPPF1のカットオフ周波数は，スイッチ信号XS,SがH,Lレベルの時に，スイッチバッファSB1～SB4がハイインピーダンス状態になるので，抵抗R1と主容量C1とによる高いカットオフ周波数Fc1になり，逆に，スイッチ信号XS,SがL,Hレベルの時に，スイッチバッファSB1～SB4が非ハイインピーダンス状態（導通状態）になるので，抵抗R1と主容量C1と副容量C1aとによる低いカットオフ周波数Fc1aになる。つまり，
Fc1＝１／２πR1C1
Fc1a＝１／２πR1(C1+C1a)
となる。図中のFc1=3.5GHz，Fc1a＝1GHzは，一例である。
　さらに，２段目のポリフェーズフィルタPPF2のカットオフ周波数Fc2は，抵抗R2と容量C2とによる周波数になり，
Fc2＝１／２πR2C2
になる。図中では，Fc2＝2GHzが一例として示されている。
　図１４は，図１３のポリフェーズフィルタを高周波モードと低周波モードとで使用する場合の図である。図１４（ａ）の場合は，スイッチ信号XS,SがH,Lレベルになり，スイッチバッファSB1～SB4がハイインピーダンス状態になっている。その結果，図中で破線で示すとおり，入力信号LOin(0),
LOin(π)は，副容量C1aには供給されない。よって，初段は高いカットオフ周波数Fc1になっている。
　一方，図１４（ｂ）の場合は，スイッチ信号XS,SがL,Hレベルになり，スイッチバッファSB1～SB4が非ハイインピーダンス状態（導通状態）になっている。その結果，入力信号LOin(0),
LOin(π)は，副容量C1aに供給される。よって，初段は低いカットオフ周波数Fc1aになっている。
　図１５は，図１３のポリフェーズフィルタの周波数特性を示す図である。図１４（ａ）の場合のポリフェーズフィルタは，初段のカットオフ周波数Fc1=3.5GHzと２段目のカットオフ周波数Fc2=2GHzとを合成した周波数特性になる。したがって，図１５の実線で示した約3GHzを中心にした高い周波数帯域LO(H)になる。一方，図１４（ｂ）の場合のポリフェーズフィルタは，初段のカットオフ周波数Fc1a=1GHzと２段目のカットオフ周波数Fc2=2GHzとを合成した周波数特性になる。したがって，図１５の破線で示した約1.5GHzを中心にした低い周波数帯域LO(L)になる。
　このように，スイッチ信号XS,Sを制御することで，ポリフェーズフィルタの周波数帯域を高い周波数帯域LO(H)と低い周波数帯域LO(L)とに切り替えることができる。よって，シングルサイドバンドミキサが処理する入力信号RFの周波数帯域に応じて，スイッチ信号を制御すれば，実質的に広い周波数帯域の入力信号RFを処理することができる。
　図１６は，本発明者らによる本実施の形態のシミュレーション結果を示す図である。本発明らは，図１３のポリフェーズフィルタについてシミュレーションを行い，高い周波数帯域LO(H)の場合と，低い周波数帯域LO(L)の場合の出力信号間の位相関係を調べた。図１６（Ａ）は，横軸が出力周波数，縦軸が位相に対応し，２つの周波数対位相の関係が示されている。これによれば，スイッチ信号XS,SをH,LレベルにしてスイッチバッファSB1～SB4をハイインピーダンス状態にすると，周波数3GHzを中心とする帯域で２つの出力信号の位相差が高精度に９０°（π／２）になることが確認された。一方，図１６（Ｂ）に示されるように，スイッチ信号XS,SをL,HレベルにしてスイッチバッファSB1～SB4を非ハイインピーダンス状態にすると，周波数1.5GHzを中心とする帯域で２つの出力信号の位相差が高精度に９０°（π／２）になることが確認された。
　図１７は，本発明者らによる図８のポリフェーズフィルタについてのシミュレーション結果を示す図である。この場合は，周波数3GHzを中心とする帯域では２つの出力信号の位相差は高精度に９０°になっているが，1.5GHz近傍では位相差は９０°より小さくなっている。したがって，このポリフェーズフィルタは，1.5GHz帯域で使用することは好ましくなく，周波数帯域は狭くなっている。
　図１３のポリフェーズフィルタにおいて，３種類のカットオフ周波数Fc1, Fc1a, Fc2，
Fc1＝１／２πR1C1
Fc1a＝１／２πR1(C1+C1a)
Fc2＝１／２πR2C2
を，次の関係，
Fc2-Fc1a
= Fc1-Fc2
になるように抵抗R1,R2や容量C1,C1a,C2を設定することが好ましい。このよう設定することで，図１５の周波数特性は，高い周波数帯域LO(H)の場合の特性と，低い周波数帯域LO(L)の場合の特性とを，周波数Fc2を中心として左右対称にすることができる。それにより，ポリフェーズフィルタが，高い周波数帯域モードと低い周波数帯域モードとで，同等の特性を持つことができる。
　図１８は，本実施の形態における別のポリフェーズフィルタの回路図である。このポリフェーズフィルタは，初段のフィルタPPF1に加えて，２段目のフィルタPPF2からN段目のフィルタPPFnまでを有し，全体でN段（N次）構成になっている。初段のフィルタPPF1は，図１３の初段のフィルタPPF1と同じ構成であり，２段目～N段目のフィルタPPF2～PPFnは，図１３の２段目のフィルタPPF2と同じ構成であり，ただし抵抗値と容量値が異なる。
　そして，初段のポリフェーズフィルタPPF1のみ，抵抗R1と共に主容量C1と副容量C1aを有し，スイッチ信号XS,Sにより，高いカットオフ周波数Fc1にしたり，低いカットオフ周波数Fc1aにしたり切り替えることができる。また，２段目～N段目のフィルタPPF2～PPFnは，それぞれの抵抗値または容量値が異なり，それぞれ少しずつずれたカットオフ周波数Fc2～Fcnを有する。そして，図１３と同様に，２相の入力信号を入力し，４相の出力信号が生成される。
　図１９は，図１８のポリフェーズフィルタの周波数特性を示す図である。初段のフィルタPPF1の２つのカットオフ周波数Fc1, Fc1aがそれぞれ最大周波数と最小周波数になり，２段目～N段目のフィルタPPF2～PPFnのカットオフ周波数Fc2～Fcnが，その間の周波数領域に分散するように，各フィルタの抵抗値と容量値とが設定される。
　初段のフィルタPPF1の２つのカットオフ周波数は，
Fc1＝１／２πR1C1
Fc1a＝１／２πR1(C1+C1a)
となる。さらに，２段目～N段目のフィルタPPF2～PPFnのカットオフ周波数Fc2～Fcn の平均周波数は，
Fo2＝(1/(2πR2C2)+・・・+1/(2πRnCn))/(n-1)
となる。
　そして，初段のフィルタをスイッチ信号で切り替えることで，ポリフェーズフィルタの動作周波数帯域を，図１９中の実線の高い周波数帯域と破線の低い周波数帯域とに切り替えることができる。その場合，
Fc1-Fo2 = Fo2-Fc1a
の関係が満たされるように，各フィルタ段での抵抗値，容量値が設定されることが望ましい。そのように設定することで，ポリフェーズフィルタが，高い周波数帯域モードと低い周波数帯域モードとで，同等の特性を持つことができる。
　図２０は，本実施の形態におけるシングルサイドバンドミキサの受信回路の図である。この受信回路は，アンテナATで受信した受信信号RFをローノイズアンプLNAで増幅し，増幅された信号は，ダウンコンバートミキサDMIXの２つのミキサM1,M2で第１のローカル周波数信号LOI,LOQを乗算される。この第１のローカル周波数信号LOI,LOQは，位相が９０°ずれた余弦波と正弦波である。差動構成の場合は，ダウンコンバートミキサDMIXは，正相側の２つのミキサM1,M2と逆相側（負相側）の２つのミキサM1,M2を有する。そして，正相側の第１のローカル周波数信号LOI,LOQと，逆相側の第１のローカル周波数信号-LOI,-LOQとが，それぞれ対応する２つのミキサM1,M2に供給される。
　ポリフェーズフィルタPPFは，前述の実施の形態と同じ構成を有し，発振器１０が生成する信号（例えば単相，２相または４相の信号）を入力し，上記の４相の第１のローカル周波数信号LOI,LOQ,-LOI,-LOQを生成する。そして，周波数制御回路FCONは，スイッチ信号XS,SをポリフェーズフィルタPPFに供給し，スイッチ信号XS,Sを切り替えることで，その周波数帯域を高周波側と低周波側とに切り替える。
　ダウンコンバートミキサDMIXの後段の直交復調回路QDEMは，４つのミキサM3,M4,M5,M6と加算器１２と減算器１３とを有する。ミキサM3,M6には第２のローカル周波数信号LOBIが，ミキサM4,M5には，第２のローカル周波数信号LOBQがそれぞれ供給される。これらの信号LOBI,LOBQは互いに位相が９０°異なる余弦波と正弦波である。そして，直交復調回路QDEMが差動構成の場合は，４つのミキサM3～M6が，正相側と逆相側にそれぞれ設けられ，正相側のミキサに第２のローカル周波数信号LOBI,LOBQが供給され，逆相側のミキサに逆相の第２のローカル周波数信号-LOBI,-LOBQが供給される。
　これらの４相の第２のローカル周波数信号は，分周器DIVにより生成される。また，分周器DIVには，発振器１１が生成した信号が供給され，分周器は４相の信号を生成する。
　また，周波数制御回路FCONは，受信信号RFの周波数帯域に対応して，スイッチ信号XS,Sを切り替え，その周波数帯域を高周波側と低周波側とに切り替える。
　加算器１２の出力と減算器１３の出力とは，ローパスフィルタLPF，可変増幅器，ＡＤ変換器ADCを経由して，デジタルプロセッサ１４に供給される。デジタルプロセッサ１４により，受信回路に必要な復号処理などが行われる。
　上記の加算器１２は減算器であってもよく，その場合は，減算器１３は加算器になる。
　図２１は，本実施の形態におけるシングルサイドバンドミキサの送信回路の図である。I信号成分と，Q信号成分とが，可変増幅器VGAとローパスフィルタLPFとを経由して，直交変調回路QMODに供給される。直交変調回路QMODは，４つのミキサM13～M16を有し，分周器DIVが生成する位相が９０°ずれた２つのローカル周波数信号LO(QMOD)（余弦波と正弦波）が図示のように供給される。そして，ミキサM13,M15の出力を加算する加算器２２と，ミキサM14,M16の出力を減算する減算器２３とが設けられる。直交変調回路QMODが差動構成の場合は，正相側と逆相側にそれぞれ４つのミキサM13～M16が設けられ，正相，逆相それぞれの２つのローカル周波数信号LO(QMOD)が供給される。上記の加算器２２は減算器でもよく，その場合は減算器２３は加算器になる。
　さらに，アップコンバートミキサMIXは，２つのミキサM11,M12を有し，ポリフェーズフィルタPPFが生成する位相が９０°ずれた２つのローカル周波数信号を供給される。差動構成の場合は，正相側と逆相側にそれぞれ２つのミキサM11,M12が設けられ，ポリフェーズフィルタPPFから４相のローカル周波数信号が対応するミキサに供給される。
　そして，加算器２４でミキサM11,M12の出力が加算され，パワーアンプPAMPを介して，アンテナATから出力信号RFが送出される。このアンテナATから送出される信号からは，上記のシングルサイドバンドミキサにより不要波が除去されている。この加算器２４は，減算器になる場合もある。
　この受信回路においても，周波数制御回路FCONが，送信信号RFの周波数帯域に対応して，スイッチ信号XS,Sを切り替え，その周波数帯域を高周波側と低周波側とに切り替える。
　以上説明したとおり，本実施の形態のポリフェーズフィルタPPFは，広い周波数帯域において，９０°の位相差を有する４相信号を高い精度で生成することができる。また，そのポリフェーズフィルタPPFをローカル周波数信号の生成手段に利用したシングルサイドバンドミキサは，広い周波数帯域の受信信号を受信または送信信号を送信することができる。
　本実施の形態のポリフェーズフィルタPPFはそれを有するシングルサイドバンドミキサは，たとえば，通信装置などに使用することができる。
LOin(0), LOin(π)：入力信号
LOout(0),
LOout(π/2), LOout(π) LOout(3π/2):４相の出力信号
R10～R40:抵抗
C10～C40：主容量
C10a～C40a：副容量
B1,B3:入力バッファ
SB1～SB4：第１～第４のスイッチバッファ（トライステートバッファ）
XS,S：スイッチ信号

Claims (13)

  1. 　入力信号を入力し，４相の第１～第４の出力信号を出力するポリフェーズフィルタであって，
    　入力端と出力端とをそれぞれ有する第１～第４の抵抗と，
    　前記第１の抵抗の出力端と前記第４の抵抗の入力端との間に設けられた第１の主容量と，
    　前記第２の抵抗の出力端と前記第１の抵抗の入力端との間に設けられた第２の主容量と，
    　前記第３の抵抗の出力端と前記第２の抵抗の入力端との間に設けられた第３の主容量と，
    　前記第４の抵抗の出力端と前記第３の抵抗の入力端との間に設けられた第４の主容量と，
    　前記入力信号を入力し前記第１～第４の抵抗の入力端にそれぞれ出力する入力バッファと，
    　前記第１の抵抗の出力端に前記第１の主容量と並列に接続された第１の副容量と，前記第４の抵抗の入力端に入力される前記入力信号を入力し前記第１の副容量に出力する第１のスイッチバッファと，
    　前記第２の抵抗の出力端に前記第２の主容量と並列に接続された第２の副容量と，前記第１の抵抗の入力端に入力される前記入力信号を入力し前記第２の副容量に出力する第２のスイッチバッファと，
    　前記第３の抵抗の出力端に前記第３の主容量と並列に接続された第３の副容量と，前記第２の抵抗の入力端に入力される前記入力信号を入力し前記第３の副容量に出力する第３のスイッチバッファと，
    　前記第４の抵抗の出力端に前記第４の主容量と並列に接続された第４の副容量と，前記第３の抵抗の入力端に入力される前記入力信号を入力し前記第４の副容量に出力する第４のスイッチバッファと，
    を有し，
    　前記第１～第４の抵抗の出力端からそれぞれ前記第１～第４の出力信号が出力され，
    　前記第１～第４のスイッチバッファはスイッチ信号に応答して出力ハイインピーダンス状態か否かに制御されるポリフェーズフィルタ。
  2. 　入力信号を入力し，４相の第１～第４の出力信号を出力するポリフェーズフィルタであって，
    　前記入力信号を入力し４相の信号を出力する第１段のフィルタ単位回路と，
    　前記第１段のフィルタ単位回路が出力する４相の信号を入力する第２段のフィルタ単位回路とを有し，
    　前記第１段，第２段のフィルタ単位回路は，それぞれ，
    　入力端と出力端とをそれぞれ有する第１～第４の抵抗と，
    　前記第１の抵抗の出力端と前記第４の抵抗の入力端との間に設けられた第１の主容量と，
    　前記第２の抵抗の出力端と前記第１の抵抗の入力端との間に設けられた第２の主容量と，
    　前記第３の抵抗の出力端と前記第２の抵抗の入力端との間に設けられた第３の主容量と，
    　前記第４の抵抗の出力端と前記第３の抵抗の入力端との間に設けられた第４の主容量とを有し，
    　前記第１段のフィルタ単位回路において，
    　前記入力信号を入力し前記第１～第４の抵抗の入力端にそれぞれ出力する入力バッファと，
    　前記第１の抵抗の出力端に前記第１の主容量と並列に接続された第１の副容量と，前記第４の抵抗の入力端に入力される前記入力信号を入力し前記第１の副容量に出力する第１のスイッチバッファと，
    　前記第２の抵抗の出力端に前記第２の主容量と並列に接続された第２の副容量と，前記第１の抵抗の入力端に入力される前記入力信号を入力し前記第２の副容量に出力する第２のスイッチバッファと，
    　前記第３の抵抗の出力端に前記第３の主容量と並列に接続された第３の副容量と，前記第２の抵抗の入力端に入力される前記入力信号を入力し前記第３の副容量に出力する第３のスイッチバッファと，
    　前記第４の抵抗の出力端に前記第４の主容量と並列に接続された第４の副容量と，前記第３の抵抗の入力端に入力される前記入力信号を入力し前記第４の副容量に出力する第４のスイッチバッファと，
    を有し，
    　前記第２段の単位フィルタ回路の前記第１～第４の抵抗の出力端からそれぞれ前記第１～第４の出力信号が出力され，
    　前記第１～第４のスイッチバッファはスイッチ信号に応答して出力ハイインピーダンス状態か否かに制御されるポリフェーズフィルタ。
  3. 　請求項１または２において，
    　前記入力信号は，互いに位相が異なる第１，第２の入力信号を有し，
    　前記入力バッファは，前記第１の入力信号を入力し前記第１及び第２の抵抗の入力端子に出力する第１の入力バッファと，前記第２の入力信号を入力し前記第３及び第４の抵抗の入力端子に出力する第２の入力バッファとを有するポリフェーズフィルタ。
  4. 　請求項１または２において，
    　前記入力信号は，互いに位相が異なる第１～第４の入力信号を有し，
    　前記入力バッファは，
    前記第１～第４の入力信号をそれぞれ入力し，前記第１～第４の抵抗の入力端子にそれぞれ出力する第１～第４の入力バッファを有するポリフェーズフィルタ。
  5. 　請求項２において，
    　前記第１段の単位フィルタ回路の前記抵抗と主容量とに対応する第１の周波数と，前記第２段の単位フィルタ回路の前記抵抗と主容量とに対応する第２の周波数との差が，前記第１段の単位フィルタ回路の前記抵抗と主容量及び副容量とに対応する第３の周波数と，前記第２の周波数との差と等しくなるように，前記第１段の単位フィルタ回路の前記主容量と副容量の容量が設定されているポリフェーズフィルタ。
  6. 　請求項２において，
    　さらに，前記第２段の単位フィルタ回路の出力に接続された第３段～第Ｎ段の単位フィルタ回路を有し，
    　前記第１～第４の出力信号が，前記第Ｎ段の単位フィルタ回路の前記第１～第４の抵抗の出力端からそれぞれ出力され，
    　前記第１段の単位フィルタ回路の前記抵抗と主容量とに対応する第１の周波数と，前記第２段～第Ｎ段の単位フィルタ回路の前記抵抗と主容量とに対応する第２～第Ｎの周波数の平均周波数との差が，前記第１段の単位フィルタ回路の前記抵抗と主容量及び副容量とに対応する第３の周波数と，前記平均周波数との差と等しくなるように，前記第１段の単位フィルタ回路の前記主容量と副容量の容量が設定されているポリフェーズフィルタ。
  7. 　請求項１または２において，
    　前記入力バッファの駆動能力と前記第１～第４のスイッチバッファの駆動能力との比が，前記主容量と前記副容量との容量比に等しいポリフェーズフィルタ。
  8. 　互いに位相が異なる第１，第２の入力信号を入力し，４相の第１～第４の出力信号を出力するポリフェーズフィルタにおいて，
    　入力端と出力端とをそれぞれ有する第１～第４の抵抗と，
    　前記第１の抵抗の出力端と前記第４の抵抗の入力端との間に設けられた第１の主容量と，
    　前記第２の抵抗の出力端と前記第１の抵抗の入力端との間に設けられた第２の主容量と，
    　前記第３の抵抗の出力端と前記第２の抵抗の入力端との間に設けられた第３の主容量と，
    　前記第４の抵抗の出力端と前記第３の抵抗の入力端との間に設けられた第４の主容量と，
    　前記第１の入力信号を入力し前記第１及び第２の抵抗の入力端に出力する第１のバッファと，
    　前記第２の入力信号を入力し前記第３及び第４の抵抗の入力端に出力する第２のバッファと，
    　前記第１の抵抗の出力端に前記第１の主容量と並列に接続された第１の副容量と，前記第２の入力信号を入力し前記第１の副容量に出力する第１のスイッチバッファと，
    　前記第２の抵抗の出力端に前記第２の主容量と並列に接続された第２の副容量と，前記第１の入力信号を入力し前記第２の副容量に出力する第２のスイッチバッファと，
    　前記第３の抵抗の出力端に前記第３の主容量と並列に接続された第３の副容量と，前記第１の入力信号を入力し前記第３の副容量に出力する第３のスイッチバッファと，
    　前記第４の抵抗の出力端に前記第４の主容量と並列に接続された第４の副容量と，前記第２の入力信号を入力し前記第４の副容量に出力する第４のスイッチバッファと，
    を有し，
    　前記第１～第４の抵抗の出力端からそれぞれ前記第１～第４の出力信号が出力され，
    　前記第１～第４のスイッチバッファはスイッチ信号に応答して出力ハイインピーダンス状態か否かに制御されるポリフェーズフィルタ。
  9. 　互いに位相が異なる第１～第４の入力信号を入力し，４相の第１～第４の出力信号を出力するポリフェーズフィルタにおいて，
    　入力端と出力端とをそれぞれ有する第１～第４の抵抗と，
    　前記第１の抵抗の出力端と前記第４の抵抗の入力端との間に設けられた第１の主容量と，
    　前記第２の抵抗の出力端と前記第１の抵抗の入力端との間に設けられた第２の主容量と，
    　前記第３の抵抗の出力端と前記第２の抵抗の入力端との間に設けられた第３の主容量と，
    　前記第４の抵抗の出力端と前記第３の抵抗の入力端との間に設けられた第４の主容量と，
    　前記第１～第４の入力信号をそれぞれ入力し前記第１～第４の抵抗の入力端にそれぞれ出力する第１～第４のバッファと，
    　前記第１の抵抗の出力端に前記第１の主容量と並列に接続された第１の副容量と，前記第４の入力信号を入力し前記第１の副容量に出力する第１のスイッチバッファと，
    　前記第２の抵抗の出力端に前記第２の主容量と並列に接続された第２の副容量と，前記第１の入力信号を入力し前記第２の副容量に出力する第２のスイッチバッファと，
    　前記第３の抵抗の出力端に前記第３の主容量と並列に接続された第３の副容量と，前記第２の入力信号を入力し前記第３の副容量に出力する第３のスイッチバッファと，
    　前記第４の抵抗の出力端に前記第４の主容量と並列に接続された第４の副容量と，前記第３の入力信号を入力し前記第４の副容量に出力する第４のスイッチバッファと，
    を有し，
    　前記第１～第４の抵抗の出力端からそれぞれ前記第１～第４の出力信号が出力され，
    　前記第１～第４のスイッチバッファはスイッチ信号に応答して出力ハイインピーダンス状態か否かに制御されるポリフェーズフィルタ。
  10. 　請求項１，２，５，６，８，９のいずれかに記載のポリフェーズフィルタであって，前記入力信号として第１のローカル周波数信号が入力されるポリフェーズフィルタと，
    　高周波入力信号と前記ポリフェーズフィルタの第１または第３，または第１及び第３の出力信号とを乗算する第１のミキサと，前記高周波入力信号と前記ポリフェーズフィルタの第２または第４，または第２及び第４の出力信号とを乗算する第２のミキサとを有するダウンコンバートミキサと，
    　前記第１，第２のミキサの出力と第２のローカル周波数信号とをそれぞれ乗算する第３，第４のミキサと，当該第３，第４のミキサの出力を加算または減算してＩ信号を出力する第１の加減算器と，前記第１，第２のミキサの出力と前記第２のローカル周波数信号とをそれぞれ乗算する第５，第６のミキサと，当該第５，第６のミキサの出力を減算または加算してＱ信号を出力する第２の加算減器とを有する直交復調回路とを有する受信側シングルバンドミキサ。
  11. 　請求項１０において，さらに，
    　受信周波数帯域に応じて，前記スイッチ信号を前記第１～第４のスイッチバッファに供給し，前記ハイインピーダンス状態か否かに制御する周波数帯域制御ユニットを有する受信側シングルバンドミキサ。
  12. 　Ｉ信号と第２のローカル周波数信号とをそれぞれ乗算する第３，第４のミキサと，Ｑ信号と前記第２のローカル周波数信号とをそれぞれ乗算する第５，第６のミキサと，前記第３と第５のミキサの出力を加算または減算する第１の加減算器と，前記第４と第６のミキサの出力を減算または加算する第２の加減算器とを有する直交変調回路と，
    　請求項１，２，５，６，８，９のいずれかに記載のポリフェーズフィルタであって，前記入力信号として第１のローカル周波数信号が入力されるポリフェーズフィルタと，
    　前記第１の加減算器の出力信号と前記ポリフェーズフィルタの第１または第３，または第１及び第３の出力信号とを乗算する第１のミキサと，前記第２の加減算器の出力信号と前記ポリフェーズフィルタの第２または第４，または第２及び第４の出力信号とを乗算する第２のミキサとを有するアップコンバートミキサとを有する送信側シングルバンドミキサ。
  13. 　請求項１２において，さらに，
    　送信周波数帯域に応じて，前記スイッチ信号を前記第１～第４のスイッチバッファに供給し，前記ハイインピーダンス状態か否かに制御する周波数帯域制御ユニットを有する送信側シングルバンドミキサ。
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