WO2010150407A1 - 半導体装置 - Google Patents

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WO2010150407A1
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semiconductor device
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channel
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茂樹 小林
敏典 沼田
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    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present invention relates to a semiconductor device using a negative differential resistance characteristic of a semiconductor.
  • RT-SRAM Resonant Tunneling SRAM
  • DRAM Resonant Tunneling SRAM
  • RTD Resonant Tunneling Diode
  • RT-SRAM there is a problem of how to mix a DRAM manufactured by a conventional semiconductor process and a negative differential resistance element such as an RTD having excellent negative differential resistance characteristics.
  • a negative differential resistance element (a) RTD using a heterostructure of a compound semiconductor mainly composed of a III-V semiconductor (see Patent Document 1) (b) RTD using heterostructure of group IV semiconductor (c) Device utilizing Si-based surface junction tunneling (SJT: Surface Junction Tunneling) (see Patent Document 2) Etc. have been proposed.
  • the element (a) is not compatible with the manufacturing process when it is mixed with DRAM.
  • (b) As a typical example of, there is a heterostructure of Si and SiGe, but a process that is not in the conventional Si-based manufacturing process of connecting an RTD electrode region to an electrode region of another element or an electronic circuit is necessary, The consistency with the Si-based manufacturing process is not good.
  • the element (c) is a three-terminal element and requires one additional connection terminal as compared with the two-terminal element, so that the size of the element increases by the amount of the connection terminal. When the size of the element increases, the number of elements that can be manufactured per unit area decreases, and the memory capacity per unit area decreases.
  • An object of the present invention is to provide a semiconductor device that can exhibit negative differential resistance characteristics with a two-terminal element and has good compatibility with a conventional Si-based semiconductor process.
  • a semiconductor device is provided over an insulating film, and is provided over each of the first channel region formed of Si and the insulating film with the first channel region interposed therebetween.
  • Two second channel regions formed of Si having a thickness smaller than that of the first channel region, the second channel region provided on the insulating film with the first and second channel regions interposed therebetween, and the second channel
  • Two electrode regions provided on opposite sides of the first channel region and formed of Si thicker than the first channel region, and between the electrode regions.
  • a negative differential resistance characteristic is developed between the electrode regions by applying a voltage of.
  • a first negative differential resistance element having negative differential resistance characteristics is connected between a storage node to which a switching transistor and a capacitor are connected and a first potential end.
  • a first channel region formed on the insulating film formed on the substrate and formed on the insulating film with the first channel region sandwiched between the first channel region and the first channel region; Are provided on the insulating film with the first and second channel regions sandwiched therebetween, and the second channel region is formed with respect to the second channel region.
  • Respectively provided on the opposite side of the channel region characterized by comprising a two electrode regions formed in a thick Si film thickness than the first channel region.
  • the present invention it is possible to realize a semiconductor device that can exhibit a negative differential resistance characteristic with a two-terminal element, and that has a manufacturing process with good consistency with a conventional Si-based manufacturing process.
  • FIG. 1 is a plan view showing an element structure of a semiconductor device according to a first embodiment.
  • FIG. 2 is a cross-sectional view in the direction of arrows II in FIG. 1.
  • FIG. 2 is a cross-sectional view in the direction of arrows II-II in FIG.
  • Sectional drawing which shows the element structure of the modification of 1st Embodiment.
  • Sectional drawing which shows an example of RTD using the heterostructure of GaAs and AlGaAs.
  • FIG. 3 is a diagram showing a ground level of each region in the semiconductor device of the first embodiment.
  • FIG. which shows the relationship between the incident electron energy and the transmission probability (tau) in the element structure of FIG.
  • the figure which shows the electric current and voltage characteristic of the element structure shown in FIG. The figure which shows the energy band structure in each voltage application state of the element structure shown in FIG.
  • Sectional drawing which shows the manufacturing process of the semiconductor device concerning 1st Embodiment.
  • Sectional drawing which shows the manufacturing process of the semiconductor device concerning 1st Embodiment.
  • Sectional drawing which shows the manufacturing process of the semiconductor device concerning 1st Embodiment.
  • Sectional drawing which shows the manufacturing process of the semiconductor device concerning 1st Embodiment.
  • Sectional drawing which shows the manufacturing process of the semiconductor device concerning 1st Embodiment Sectional drawing which shows the manufacturing process of the semiconductor device concerning 1st Embodiment.
  • the circuit block diagram which shows the semiconductor device concerning 2nd Embodiment.
  • Sectional drawing which shows the element structure of the semiconductor device concerning 3rd Embodiment.
  • FIG. 22 is a cross-sectional view in the direction of arrows III-III in FIG. 19.
  • FIG. 20 is a cross-sectional view in the direction of arrow IV-IV in FIG.
  • FIG. 1 to 3 are diagrams for explaining the element structure of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 1 is a plan view
  • FIG. 2 is a sectional view taken in the direction of arrows II in FIG. 3 is a cross-sectional view taken along the line II-II in FIG.
  • the semiconductor device is a negative differential resistance element using the negative differential resistance characteristics of a semiconductor, and is manufactured on an SOI wafer. That is, a buried insulating film (BOX) 101 is provided on a support substrate (semiconductor substrate) 100, and a first channel region 110 and second channel regions 111 and 112 are provided on the buried insulating film 101. ing.
  • the channel regions 110, 111, and 112 are both formed of single crystal silicon (Si), and the channel regions 111 and 112 are provided in contact with the channel region 110 so as to sandwich the channel region 110 from the lateral direction (channel length direction). ing.
  • the thickness of Si in the direction perpendicular to the wafer surface in the channel region 110 is thicker than the thickness of Si in the direction perpendicular to the wafer surface in the channel regions 111 and 112. This is because, as will be described later, a negative differential resistance characteristic is exhibited by the difference in Si thickness between the channel region 110 and the channel regions 111 and 112 in the direction perpendicular to the wafer surface.
  • the support substrate 100 is made of single crystal Si, and preferably contains the same type of impurities as the channel regions 110, 111, and 112 at the same concentration.
  • the channel regions 110, 111, and 112 and the support substrate 100 are generated between the channel regions 110, 111, and 112 and the support substrate 100 in the direction perpendicular to the wafer surface. Eliminate the built-in electric field.
  • the wave function of electrons in the channel region 110, 111, 112 in the vertical direction of the wafer surface to spread throughout the channel region 110, 111, 112, a net current path in the vertical direction of the wafer surface can be obtained. It becomes possible to increase. If the net current path in the direction perpendicular to the wafer surface increases, the amount of current per unit area in the wafer surface will increase, and the size of the semiconductor device necessary to obtain the desired amount of current can be reduced. High integration of the semiconductor device can be realized.
  • the thickness of the buried insulating film 101 of the SOI wafer is sufficiently thick as 10 nm or more, and the leakage current between the channel regions 110, 111, and 112 and the support substrate 100 is completely suppressed.
  • the thickness of the buried insulating film 101 is 10 nm or more, the leakage current due to direct tunneling is completely suppressed, and therefore, a resonant tunneling phenomenon occurs between the channel regions 110, 111, and 112 and the support substrate 100. Can be completely suppressed. Thereby, the design for obtaining a desired negative differential resistance characteristic becomes easy.
  • the buried insulating film 101 is preferably made of a material having excellent flatness at the interface with the channel regions 110, 111, and 112, such as silicon dioxide (SiO 2 ). This is because if the flatness of the interface between the buried insulating film 101 and the channel regions 110, 111, and 112 is excellent, scattering of electrons traveling through the channel regions 110, 111, and 112 is suppressed due to the unevenness of the interface, and thus negative This is because the differential resistance characteristic is easily developed.
  • a gate insulating film 120 is formed on the channel region 110, and sidewall insulating films 140 are formed on the channel regions 111 and 112, respectively.
  • the material of the insulating films 120 and 140 is preferably silicon dioxide (SiO 2) or the like having excellent flatness at the interface with the channel regions 110, 111 and 112. As in the case of the buried insulating film 101, if the flatness of the interface with the channel regions 110, 111, and 112 is excellent, scattering of electrons traveling through the channel regions 110, 111, and 112 due to the unevenness of the interface is caused. This is because the negative differential resistance characteristic is easily exhibited because of being suppressed.
  • a gate electrode 130 made of metal or polysilicon is formed immediately above the gate insulating film 120.
  • the sidewall insulating film 140 is formed so as to cover the side surface of the gate electrode 130.
  • the reason why the gate electrode 130 is necessary and that the sidewall insulating film 140 is formed so as to cover the side surface of the gate electrode 130 is to facilitate the manufacturing process of the semiconductor device, as will be described later. .
  • the gate insulating film 120 and the gate electrode 130 do not actually have their original functions, but are formed at the same time as the gate portion of the peripheral transistor as will be described later.
  • they are referred to as a gate insulating film and a gate electrode.
  • the gate electrode 130 is a gate electrode material film
  • the gate insulating film 120 is a gate insulating material film.
  • the gate electrode 130 is not always necessary, and even if the film 130 does not exist, the operation of the semiconductor device according to the present embodiment is possible.
  • the structure in which the gate electrode 130 does not exist is the design example of the semiconductor device according to the first embodiment. Included in the range.
  • the sidewall insulating film 140 is formed so as to cover the side surface of the gate electrode 130 for the purpose of facilitating the manufacturing process.
  • the sidewall insulating film 140 is formed immediately above the channel regions 111 and 112. Existence is important for the operation of the semiconductor device according to the present embodiment. Therefore, for example, when the sidewall insulating film 140 is once formed and then peeled, and then the insulating film 160 is formed, as a result, as shown in FIG. It falls within the scope of the design example of the semiconductor device according to the first embodiment.
  • the electrode regions 151 and 152 are formed on the buried insulating film 101 so as to be directly bonded to the side of the channel regions 111 and 112. That is, the electrode regions 151 and 152 are formed so as to sandwich the channel regions 110, 111, and 112 from the channel length direction.
  • the electrode regions 151 and 152 are made of n-type Si containing impurities such as As (arsenic) and P (phosphorus), for example. Further, the thickness of Si in the direction perpendicular to the wafer surface of the electrode regions 151 and 152 is larger than the thickness of Si in the direction perpendicular to the wafer surface of the channel region 110.
  • an interlayer insulating film 170 is formed so as to cover the surface portion of the substrate on which the gate electrode 130, the sidewall insulating film 140, and the electrode regions 151 and 152 are formed.
  • the correlation insulating film 170 is formed with plug electrodes 171 and 172 for connection to the electrode regions 151 and 152, respectively. That is, the element of this embodiment is a two-terminal element.
  • the channel regions 111 and 112 In order to develop negative differential resistance characteristics in the channel regions 110, 111, and 112, it is necessary to use the channel regions 111 and 112 as an energy barrier against electrons.
  • the electrode regions 151 and 152 By making the thickness of Si in the vertical direction of the wafer surface of the electrode regions 151 and 152 thicker than Si in the vertical direction of the wafer surface of the channel region 110, the electrode regions 151 and 152 are compared with the channel regions 111 and 112. As a result, electrons can exist at a low energy position. As a result, the channel regions 111 and 112 can be used as energy barriers against electrons.
  • the electrode regions 151 and 152 are used as a source of free electrons.
  • the electrode regions 151 and 152 are formed from n-type Si containing impurities such as As and P, for example, it becomes possible to have many free electrons in the electrode regions 151 and 152.
  • FIG. 5 shows a structure of an element using gallium arsenide (GaAs) and aluminum gallium arsenide (AlGaAs), which is an example of an RTD using a heterostructure.
  • GaAs gallium arsenide
  • AlGaAs aluminum gallium arsenide
  • FIG. 5 shows a structure of an element using gallium arsenide (GaAs) and aluminum gallium arsenide (AlGaAs), which is an example of an RTD using a heterostructure.
  • GaAs gallium arsenide
  • AlGaAs aluminum gallium arsenide
  • FIG. 6 shows an energy band structure of the element structure shown in FIG.
  • the band gap of AlGaAs is larger than the band gap of GaAs, and when AlGaAs and GaAs are joined, an energy barrier is created against electrons at the interface between the two. Further, when the film thickness of GaAs sandwiched between AlGaAs is about 10 nm or less, the quantization of energy levels in GaAs sandwiched between AlGaAs becomes significant.
  • the ground level which is the lowest energy level, exists at a position higher in energy than the lower end of the conduction band.
  • the probability that an electron exists in an energy position where there is no energy level between the quantized energy levels is very low.
  • a large number of free electrons are present in n-type GaAs containing impurities at a high concentration adjacent to AlGaAs, and acts as a source of free electrons.
  • the device When a voltage is applied to the device between the upper and lower n-GaAs layers, the device exhibits a special behavior due to the energy band structure depending on the magnitude of the applied voltage. That is, when the voltage becomes higher than a predetermined value, current starts to flow, the current increases as the voltage increases, and when the applied voltage is further increased, the current hardly flows. That is, it is possible to develop a negative differential resistance characteristic that current decreases as voltage increases.
  • FIG. 7 shows a calculated value of energy from the lower end of the conduction band of the ground level GS and the first excitation level EL1 among the energy levels quantized by the quantum confinement effect as a function of the thickness of Si.
  • Si is thinned in the ⁇ 001> direction and sandwiched between layers that serve as an energy barrier against electrons, such as SiO2.
  • the ground level GS is 16 meV when the lower end of the Si conduction band is the origin of energy
  • the first excitation level EL1 is 66 meV
  • the thickness of Si is 2 nm.
  • the ground level GS is 103 meV.
  • the channel region 110 when the channel region 110 is 5 nm and the channel regions 111 and 112 are 2 nm, the channel regions 100, 111, 112, and the electrode regions 151, The ground level GS of 152 is shown.
  • the electrode region 151 is an electron supply source
  • the channel regions 111 and 112 are energy barriers for electrons
  • the channel region 110 sandwiched between the energy barriers is a region where energy levels are quantized.
  • the energy splitting amount between the ground level GS and the first excitation level EL1 in the channel region 110 is 50 meV, which is sufficiently larger than the thermal energy (25 meV) at room temperature. It is thought that the influence of quantization is retained.
  • the Si thickness of the channel regions 110, 111, and 112 is thinner than the Si thickness of the channel region 110. Further, the Si thickness of the channel region 110 is such that the amount of energy splitting between the ground level GS and the first excitation level EL1 in the channel region 110 is larger than the thermal energy (25 meV) at room temperature. It is necessary to. Arbitrary Si thicknesses of the channel regions 110, 111, and 112 satisfying such restrictions are included in the range of the semiconductor device design example according to the present embodiment.
  • the effective mass the more significant the energy level quantization.
  • the effective mass of electrons is smaller than the effective mass of holes. For this reason, when the carriers traveling in the channel regions 110, 111, and 112 are electrons, the quantization of the energy level becomes more remarkable, and the negative differential resistance characteristics at room temperature can be easily expressed. Therefore, it is desirable that the carrier of the current flowing through the channel regions 110, 111, and 112 when the voltage is applied is carriers.
  • an energy barrier for two electrons and an energy level existing between them are provided in the wafer in-plane direction.
  • a quantized region is provided. That is, the semiconductor device according to the present embodiment is adjacent to two energy barriers necessary for expressing the negative differential resistance characteristics, a region where the energy level existing between them is quantized, and the energy barrier. It has an electron source.
  • the length of the channel region 110 (the length indicated by the arrow A in FIG. 2) is desirably 10 nm or less. In order to exhibit the negative differential resistance characteristic, it is required to suppress the scattering of electrons in the channel region 110 as much as possible.
  • the average electron scattering frequency is 1 ⁇ 10 ⁇ 11 [1 / s] and the electron velocity is 1 ⁇ 10 7 [cm / s].
  • the distance that the vehicle can travel without being stopped is about 10 nm. For this reason, the length of the channel region 110 is desirably 10 nm or less in the direction in which the current flows.
  • the length of the channel region 110 in the direction in which the current flows is determined when the gate electrode 130 is processed by a manufacturing process described later.
  • the gate electrode 130 can be processed using the same manufacturing process as that of the conventional MOSFET gate, and the length of the channel region 110 in the direction of current flow is processed as designed with good controllability. It is possible.
  • the current is given by an integral obtained by weighting the transmission probability ⁇ with a function of electron energy, and the characteristic of the transmission probability ⁇ greatly affects the current / voltage characteristics.
  • Various methods have been proposed for calculating the transmission probability ⁇ (references 1 and 2).
  • FIG. 9 shows the relationship between the transmission probability ⁇ and the energy of electrons input from the electrode region 151 in the semiconductor device according to this embodiment, calculated by the method proposed in Reference Document 2, when the applied voltage is small.
  • the transmission probability ⁇ increases at first, but decreases at 16 meV. This is because, in the semiconductor device according to the present embodiment, the ground level GS in the channel region 110 is energetically lower than the Fermi energy of the electrode region 151 that is an electron supply source, so that the electron transmission probability ⁇ is It corresponds to the decrease. That is, the negative differential resistance characteristic is manifested in the semiconductor device of this embodiment.
  • the energy difference between the quantized ground level GS and the first excitation level EL1 in the channel region 110 is 25 meV or more which is the thermal energy at room temperature. is required.
  • the Si thickness of the channel region 110 is 7 nm or less.
  • the energy difference between the ground levels of the channel region 110 and the channel regions 111 and 112 needs to be at least 25 meV.
  • the Si thicknesses of the channel region 110 and the channel regions 111 and 112 have the following relationship.
  • FIG. 10 shows the current / voltage characteristics when a voltage is applied to the element shown in FIG. 8, and FIGS. 11A to 11C show the energy band structure in each voltage application state.
  • the ground level in the channel region 110 is representative energy of electrons in the channel region 111 which is an electron supply source. The current starts to flow because it is close in energy to the Fermi energy.
  • an energy barrier for two electrons, a region where the energy level existing between them is quantized, and a source of electrons adjacent to the energy barrier is required.
  • FIG. 12A to 15A show this embodiment
  • FIG. 12B shows a conventional MOSFET.
  • an SOI substrate is prepared in which a Si layer (SOI layer) 105 is formed on a Si substrate 100 with a buried insulating film 101 interposed therebetween. Then, as shown in FIG. 12A, the SOI layer 105 in the region where the semiconductor device according to this embodiment is manufactured is thinned. At this time, it is possible to reduce the thickness of the SOI layer 105 in the region where the MOSFET is manufactured. However, in this embodiment, a case where the thickness is not reduced as shown in FIG.
  • the peripheral region of the SOI layer 105 used in the semiconductor device of this embodiment is removed.
  • the gate insulating film 120 and the gate electrode are selectively etched by RIE (Reactive) Ion Etching). 130 is formed.
  • the thickness of Si in the channel region 110 located under the gate electrode 130 is set to be larger than the thickness of Si in the SOI layer in which the gate electrode 130 does not exist above.
  • an oxide film (not shown) is formed on the surface of the SOI layer where the gate electrode 130 does not exist on the upper portion, and this oxide film is peeled off by wet etching with a chemical solution. The reason why the oxide film is peeled after the oxide film is formed is to planarize the surface of the SOI layer where the gate electrode 130 does not exist on the top.
  • a mask or the like is used for the MOSFET in the peripheral region mixedly mounted on the same wafer. Protected by. After the oxide film is peeled off, the semiconductor device of this embodiment is protected with a mask or the like, the gate processing of the MOSFET in the peripheral region, and desired impurity implantation are performed.
  • the gate insulating film 125 is formed by processing the insulating film
  • the gate electrode 135 is formed by processing the conductive film.
  • a source / drain region (not shown) is formed by implanting impurities. Thereafter, the mask or the like protecting the semiconductor device of this embodiment is removed.
  • a sidewall insulating film 140 is formed on the side surfaces of the gate electrodes 130 and 135. This process is performed simultaneously in the semiconductor device of this embodiment and the MOSFET in the peripheral region.
  • Si is stacked on the SOI region where the side wall insulating film 140 does not exist on the upper portion to form electrode regions 151 and 152. Further, by introducing impurities such as arsenic (As) and phosphorus (P) into the electrode regions 151 and 152 and performing impurity activation annealing, the electrode regions 151 and 152 are made to have high conductivity n-type Si. .
  • the electrode regions 151 and 152 of the semiconductor device of this embodiment are formed, the same process is performed for the MOSFET in the peripheral region, but the performance of the MOSFET is not deteriorated. Don't be.
  • the gate insulating film 120 and the gate electrode 130 are made of the same material as the gate insulating film 125 and the gate electrode 135 of the MOSFET mixedly mounted on the same wafer, respectively, thereby simplifying the manufacturing process. That is, the manufacturing process of the semiconductor device according to the present embodiment has good consistency with the manufacturing process of the conventional MOSFET, and can be easily mounted on the same wafer as the conventional MOSFET.
  • the semiconductor device includes the two electrode regions 151 and 152 manufactured on the SOI wafer, and the SOI layer between the electrode regions 151 and 152 is changed from one electrode region 151 to the other electrode.
  • the region 152 is divided into three regions as follows according to the thickness of Si in the direction perpendicular to the wafer surface of the SOI layer toward the region 152.
  • the thickness of Si in the direction perpendicular to the wafer surface of the first SOI layer region (second channel region) 111 and the third SOI layer region (second channel region) 112 is determined as the second SOI layer.
  • the region (first channel region) 110 is made thinner than the thickness of Si in the direction perpendicular to the wafer surface, the insulating film 120 is formed on the SOI layer region 110, and the insulating film 140 is formed on the SOI layer regions 111 and 112. To do.
  • the two electrode regions 151 and 152 are respectively replaced with the source region and the drain region of the conventional MOSFET, the insulating film on the SOI layer region 110 is used as the gate insulating film, and the insulating film on the SOI layer regions 111 and 112 is used as the insulating film. If the side wall formed on the side of the gate is substituted, it is possible to manufacture with good consistency with the Si-based manufacturing process for manufacturing the conventional MOSFET, and it becomes easy to mount the conventional MOSFET on the same wafer.
  • an RT-SRAM having a memory operation function is configured by combining the semiconductor device (negative differential resistance element) of the first embodiment with a transistor and a capacitor.
  • an RT-SRAM functioning as a memory cell is formed at the intersection of the bit line BL and the word line WL.
  • the gate electrode of the MOS transistor 201 is connected to the word line WL, one of the source / drain regions is connected to the bit line, and the other of the source / drain regions is connected to the ground terminal via the capacitor 202.
  • negative differential resistance elements 211 and 212 of the first embodiment are provided.
  • one electrode region of the first negative differential resistance element 211 is connected to a storage node (SN) that is a connection point between the MOS transistor 201 and the capacitor 202, and the other electrode region of the negative differential resistance element 211 is desired. Is connected to an external electronic circuit so as to maintain the voltage Vref.
  • One electrode region of the second negative differential resistance element 212 is connected to SN, and the other electrode region of the negative differential resistance element 212 is connected to an external electronic circuit so as to maintain a desired voltage Vss. .
  • Vref is a potential higher than Vss.
  • the state where the SN potential is Vref is referred to as “1” state
  • the state where the SN potential is Vss is referred to as “0” state.
  • a case where “1” is written when the initial state is “0” and “1” is read after a predetermined time will be described as an example.
  • reading of the information held in the SN increases the potential of the word line WL, electrically connects the source / drain regions of the MOSFET 201, and charges accumulated in the SN are supplied to the amplifier through the bit line BL. Do this by typing.
  • FIG. 17 is a cross-sectional view showing an element structure of a semiconductor device according to the third embodiment of the present invention, and shows a cross section along the channel length direction as in FIG.
  • reference numerals 300, 310, 311, 312, 320, 330, 340, 351, 352, 370, 371, and 372 in the figure denote 100, 110, 111, 112, 120, 130, 140, and 151, respectively. 152, 170, 171 and 172, respectively.
  • the semiconductor device of the present embodiment is the same as that of the first embodiment except that the shape of the buried insulating film 301 is different, so that the description of the same parts as those of the first embodiment is omitted.
  • the buried insulating film 301 exists only under the first channel region 310, the second channel regions 311, 312 and the electrode regions 351, 352.
  • the bulk silicon wafer 300 can be used as will be described later. Therefore, it can be mixed with peripheral circuits manufactured on the bulk silicon wafer 300.
  • the manufacturing process becomes complicated as will be described later, but the material cost can be reduced.
  • an Si region in which a semiconductor device is manufactured is formed on the surface portion of the Si substrate 300 using STI (Shallow Trench Isolation) or LOCOS (Local Oxidation of Silicon).
  • An element isolation insulating film 360 for electrically isolating from the Si region is formed.
  • the SiGe layer 303 is epitaxially grown, and the Si layer 305 is epitaxially grown thereon.
  • the gate insulating film 320 and the gate electrode 330 are formed by selectively etching them. Further, when the gate insulating film 320 and the gate electrode 330 are processed, the Si thickness of the first channel region 310 located under the gate electrode film 330 is the second channel in which the gate electrode film 330 does not exist above. It is made thicker than the thickness of the regions 311 and 312.
  • a buried insulating film 301 made of an oxide film is formed in the cavity formed by removing the SiGe layer 303. Even if the SiGe layer 303 is removed, the Si layer 305 (channel regions 310, 311 and 312) is supported by the gate insulating film 320 and the gate electrode film 330, and therefore does not fall down. Further, the removal of the SiGe layer 303 and the formation of the buried insulating film 301 are performed by opening a hole in the direction perpendicular to the wafer surface in a part of the STI or LOCOS that electrically isolates the semiconductor device of this embodiment from the periphery. Do.
  • the oxide film is removed by wet etching with a chemical solution.
  • the reason why the oxide film is peeled off after the oxide film is formed is to flatten the surface of the Si layer where the gate electrode material film 330 does not exist on the top.
  • the structure shown in FIG. 17 is obtained by forming the sidewall insulating film 340 and further forming the electrode regions 351 and 352 and the like.
  • FIG. 19 to 21 are for explaining the element structure of the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 19 is a plan view
  • FIG. 20 is a cross-sectional view taken along the line III-III in FIG. 21 is a cross-sectional view in the direction of arrows IV-IV in FIG.
  • reference numerals 400, 410, 411, 412, 420, 430, 440, 451, 452, 470, 471, 472 denote 100, 110, 111, 112, 120, 130, 140, 151, 152, 170, 171 and 172, respectively.
  • the basic structure is the same as that of the first embodiment, but in this embodiment, a plurality of current paths including SOI layers existing between the electrode region 451 and the electrode region 452 are provided.
  • FIG. 19 shows a case where there are three current paths made of SOI layers as an example.
  • the first channel region 410 has a square cross section, but the cross sectional shape is arbitrary and does not necessarily have to be a square.
  • the semiconductor device of this embodiment is manufactured on an SOI wafer.
  • the first channel region 410 and the second channel regions 411 and 412 are formed of the gate insulating film 420 in all directions perpendicular to the direction of current flowing between the electrode regions 451 and 452. And a buried insulating film 401.
  • the gate insulating film 420 is surrounded by the gate electrode film 430.
  • the length of the channel region 410 in the direction in the wafer plane and perpendicular to the direction of the current flowing between the electrode region 451 and the electrode region 452 is the length of the channel region 410 in the direction perpendicular to the wafer surface. It is desirable to be about 1.7 times.
  • the energy level in the channel region 410 is significantly quantized.
  • the semiconductor device of this embodiment since the channel region 410 is surrounded by the gate insulating film 420 and the buried insulating film 401, electrons in the channel region 410 flow between the electrode region 451 and the electrode region 452.
  • the quantum confinement effect acts in all directions perpendicular to the current direction. Therefore, the quantization of the energy level in the channel region 410 occurs more significantly than in the first embodiment.
  • the semiconductor device of this embodiment is manufactured on a (001) -plane SOI wafer in accordance with a conventional manufacturing process. This is desirable because it can.
  • the direction in the wafer plane and the direction perpendicular to the direction of the current flowing between the electrode region 451 and the electrode region 452 is: ⁇ 110> direction.
  • ⁇ 110> direction of Si there are two types of effective masses of electrons of 0.315 m 0 and 0.19 m 0 .
  • m 0 is the mass of electrons in vacuum.
  • ⁇ 110> direction of the larger effective mass 0.315M 0 is a wafer plane straight direction ⁇ 001> directions of the two kinds of 0.91 m 0 and 0.19 m 0 is the effective mass, the larger the effective of The mass is about 1/3 of 0.91 m 0 .
  • the strength of the quantum confinement effect is inversely proportional to the effective mass and inversely proportional to the square of the thickness in the confinement direction. Therefore, when the film thickness of Si in the ⁇ 110> direction is about 1.7 times the film thickness of Si in the ⁇ 001> direction, two types of effective masses are present in the ⁇ 110> direction and the ⁇ 001> direction.
  • the quantum confinement effect of the same strength works for electrons with a large effective mass.
  • the quantum confinement effect in the ⁇ 110> direction is thinner than about 1.7 times the film thickness of Si in the ⁇ 001> direction, the quantum confinement effect in the ⁇ 110> direction is greater than the quantum confinement effect in the ⁇ 001> direction. Becomes a major factor in determining the overall energy level.
  • the two types of effective masses in the ⁇ 110> direction are close in value to those in the ⁇ 001> direction. Therefore, if attention is paid to one effective mass, the conduction of quantized energy levels The amount of energy increase from the bottom of the belt is large. However, the amount of energy splitting between quantized energy levels due to different effective masses is small compared to the ⁇ 001> direction. Therefore, when the quantum confinement effect in the ⁇ 110> direction is a main factor for determining the overall energy level, a small amount of energy split between the quantized energy levels in the channel region 410 becomes negative differential resistance. This adversely affects the development of characteristics.
  • the length of the channel region 410 in the direction in the wafer plane and perpendicular to the direction of the current flowing between the electrode region 451 and the electrode region 452 is one of the length of the channel region 410 in the direction perpendicular to the wafer surface. It is desirable to be about 7 times.
  • the semiconductor device according to this embodiment can be manufactured by the same manufacturing process as that of the first embodiment, the description of the manufacturing process of the semiconductor device of this embodiment is omitted.
  • a bulk Si substrate is used in place of the SOI substrate in the configuration of the semiconductor device of the fourth embodiment described above.
  • it can be produced by the same method as in the third embodiment except that a plurality of Si layers are formed.
  • the shape of the buried insulating film is different, it is the same as the semiconductor device of the fourth embodiment, and the sectional view corresponding to FIG. 19 of the fourth embodiment is the same as FIG.
  • Electrons are responsible for the current that flows in the channel region.
  • the length of the first channel region in the channel length direction is 10 nm or less.
  • the first and second channel regions are surrounded by an insulating film and are perpendicular to the direction of the current flowing between the two electrode regions. With respect to this direction, at least half of the outer periphery of the insulating film surrounding the first and second channel regions is surrounded by the gate electrode material film.
  • the insulating film under the Si region where the first and second channel regions are formed exists only under the channel region and the electrode region.
  • the characteristic steps as a manufacturing method are as follows.
  • a Si layer to be a first channel region, a second channel region sandwiching the channel region from one direction, and an electrode region sandwiching the first and second channel regions from the one direction (2)
  • a step of forming a gate electrode through a gate insulating film on the portion to be the first channel region on the Si layer (3)
  • a part of the Si layer using the gate electrode as a mask The step of thinning the Si layer of the portion to be the second channel region and the portion to be the electrode region by etching (4)
  • the side wall of the gate electrode and the portion to be the second channel region of the Si layer Step of forming sidewall insulating film on top (5)
  • a new Si layer is grown on the Si layer not covered with the gate electrode or the sidewall insulating film, thereby reducing the thickness of the Si layer to be the electrode region.
  • Si of the portion to be the first channel region Step thicker than the thickness (variation) The present invention is not limited to the above-described embodiments.
  • the description of the semiconductor device, the manufacturing process of the semiconductor device, etc., which is not directly necessary for the description of the present invention is omitted, but the required semiconductor device, the manufacturing process of the semiconductor device, etc.
  • the elements related to can be appropriately selected and used.
  • 100, 300, 400 ... support substrate (semiconductor substrate) 101, 301, 401 ... buried insulating film 105 ... SOI layer 110, 310, 410 ... first channel region 111, 112, 311, 312, 411, 412 ... second channel region 120, 125, 320, 420 ... gate Insulating film 130, 135, 330, 430 ... Gate electrode 140, 340, 440 ... Side wall insulating film 151, 152, 351, 352, 451, 452 ... Electrode region 160 ... Insulating film 170, 370, 470 ... Interlayer insulating film 171, 172, 371, 372, 471, 472 ... plug electrode 201 ... MOS transistor 202 ... capacitor 211 ... first negative differential resistance element 212 ... second negative differential resistance element 303 ... SiGe layer 305 ... Si layer 360 ... element Isolation insulation film

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Abstract

　負性微分抵抗特性を有する半導体装置であって、絶縁膜上に設けられ、Ｓｉで形成された第１のチャネル領域と、第１のチャネル領域を挟んで前記絶縁膜上にそれぞれ設けられ、第１のチャネル領域よりも膜厚の薄いＳｉで形成された２つの第２のチャネル領域と、第１及び第２のチャネル領域を挟んで絶縁膜上に設けられ、且つ第２のチャネル領域に対して第１のチャネル領域と反対側にそれぞれ設けられ、第１のチャネル領域よりも膜厚の厚いＳｉで形成された２つの電極領域とを備え、電極領域間への電圧の印加により電極領域間に負性微分抵抗特性を発現させる。

Description

半導体装置
　本発明は、半導体の負性微分抵抗特性を利用した半導体装置に関する。
　近年、リフレッシュ動作を不要とするレゾナントトンネリングＳＲＡＭ（Resonant Tunneling ＳＲＡＭ：以下ＲＴ－ＳＲＡＭと略記する）が提案されている。このＲＴ－ＳＲＡＭは、情報の書き込みと読み出しにＤＲＡＭと同様の機構を用い、情報となる電位を保持するノードに負性微分抵抗特性を有するレゾナントトンネリングダイオード（ＲＴＤ：Resonant Tunneling Diode）を２つ接続することにより、リフレッシュ動作を不要にしている（特許文献１参照）。
　ＲＴ－ＳＲＡＭでは、従来の半導体プロセスで作製されるＤＲＡＭと、特性の優れた負性微分抵抗特性を有するＲＴＤ等の負性微分抵抗素子を如何に混載するかが課題となっている。従来、負性微分抵抗素子として、
　(a) III-Ｖ族半導体を主とする化合物半導体のヘテロ構造を利用したＲＴＤ（特許文献１参照）
　(b) IV族半導体のヘテロ構造を利用したＲＴＤ
　(c) Ｓｉベースのサーフェスジャンクショントンネリング（ＳＪＴ：Surface Junction Tunneling）を利用した素子（特許文献２参照）
等が提案されている。
　しかし、(a) の素子は、ＤＲＡＭと混載する際の製造プロセスとの整合性が良くない。(b) の代表例としてＳｉとＳｉＧｅのヘテロ構造があるが、ＲＴＤの電極領域を他素子の電極領域や電子回路に接続するという従来のＳｉベースの製造プロセスにはないプロセスが必要であり、Ｓｉベースの製造プロセスとの整合性が良くない。(c) の素子は、３端子素子であり、２端子素子と比べて１つの接続端子を余計に必要とするため、接続端子分だけ素子の大きさが増大する。素子の大きさが増大すると、単位面積当たりに製造できる素子数が減少するため、単位面積当たりのメモリ容量が減ってしまう。
特開平１０－６９７６６号公報 特開平９－２６０６９０号公報
　本発明の目的は、２端子素子で負性微分抵抗特性を発現することができ、且つ従来のＳｉベースの半導体プロセスとの整合性が良い半導体装置を提供することにある。
　本発明の一態様に係わる半導体装置は、絶縁膜上に設けられ、Ｓｉで形成された第１のチャネル領域と、前記第１のチャネル領域を挟んで前記絶縁膜上にそれぞれ設けられ、前記第１のチャネル領域よりも膜厚の薄いＳｉで形成された２つの第２のチャネル領域と、前記第１及び第２のチャネル領域を挟んで前記絶縁膜上に設けられ、且つ前記第２のチャネル領域に対して前記第１のチャネル領域と反対側にそれぞれ設けられ、前記第１のチャネル領域よりも膜厚の厚いＳｉで形成された２つの電極領域と、を具備し、前記電極領域間への電圧の印加により、前記電極領域間に負性微分抵抗特性を発現させることを特徴とする。
　また、本発明の別の一態様は、スイッチング用トランジスタ及びキャパシタが接続されるストレージノードと第１の電位端との間に負性微分抵抗特性を有する第１の負性微分抵抗素子を接続し、且つ前記ストレージノードと第２の電位端との間に負性微分抵抗特性を有する第２の負性微分抵抗素子を接続した半導体装置であって、前記各負性微分抵抗素子はそれぞれ、半導体基板上に形成された絶縁膜上に設けられ、Ｓｉで形成された第１のチャネル領域と、前記第１のチャネル領域を挟んで前記絶縁膜上にそれぞれ設けられ、前記第１のチャネル領域よりも膜厚の薄いＳｉで形成された２つの第２のチャネル領域と、前記第１及び第２のチャネル領域を挟んで前記絶縁膜上に設けられ、且つ前記第２のチャネル領域に対して前記第１のチャネル領域と反対側にそれぞれ設けられ、前記第１のチャネル領域よりも膜厚の厚いＳｉで形成された２つの電極領域と、を具備したことを特徴とする。
　本発明によれば、２端子素子で負性微分抵抗特性を発現することができ、且つ製造プロセスが、従来のＳｉベースの製造プロセスと整合性が良い半導体装置を実現することができる。
第１の実施形態に係わる半導体装置の素子構造を示す平面図。 図１の矢視Ｉ－Ｉ方向断面図。 図１の矢視II－II方向断面図。 第１の実施形態の変形例の素子構造を示す断面図。 ＧａＡｓとＡｌＧａＡｓのヘテロ構造を利用したＲＴＤの一例を示す断面図。 図５に示す素子構造のエネルギーバンド構造を示す図。 基底準位と第一励起準位の伝導帯下端からのエネルギーを示す図。 第１の実施形態の半導体装置における各領域の基底準位を示す図。 図２の素子構造における入射電子エネルギーと透過確率τとの関係を示す図。 図２に示す素子構造の電流・電圧特性を示す図。 図２に示す素子構造の各電圧印加状態でのエネルギーバンド構造を示す図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図。 第２の実施形態に係わる半導体装置を示す回路構成図。 第３の実施形態に係わる半導体装置の素子構造を示す断面図。 第３の実施形態に係わる半導体装置の製造工程を示す断面図。 第４の実施形態に係わる半導体装置の素子構造を示す平面図。 図１９の矢視III－III方向断面図。 図１９の矢視 IV－IV 方向断面図。
　以下、本発明の詳細を図示の実施形態によって説明する。なお、図面は、概念を説明するためのものであり、図面中の素子寸法の大小関係は、実物の素子寸法の大小関係とは、必ずしも一致するものではない。
　（第１の実施形態）
　図１乃至図３は、本発明の第１の実施形態に係わる半導体装置の素子構造を説明するためのもので、図１は平面図、図２は図１の矢視Ｉ－Ｉ方向断面図、図３は図１の矢視II－II方向断面図である。
　本実施形態に係わる半導体装置は、半導体の負性微分抵抗特性を利用した負性微分抵抗素子であり、ＳＯＩウエハ上に製造される。即ち、支持基板（半導体基板）１００上に埋め込み絶縁膜（ＢＯＸ：Buried Oxide）１０１が設けられ、この埋め込み絶縁膜１０１上に第１のチャネル領域１１０と第２のチャネル領域１１１，１１２が設けられている。チャネル領域１１０，１１１，１１２は、共に単結晶シリコン（Ｓｉ）で形成され、チャネル領域１１１，１１２はチャネル領域１１０を横方向（チャネル長方向）から挟むように、チャネル領域１１０に接して設けられている。
　チャネル領域１１０のウエハ面垂直方向のＳｉの厚さは、チャネル領域１１１，１１２のウエハ面垂直方向のＳｉの厚さよりも厚くなっている。これは、後述するように、チャネル領域１１０とチャネル領域１１１，１１２のウエハ面垂直方向のＳｉの厚さの違いにより、負性微分抵抗特性を発現させるためである。
　支持基板１００は、単結晶Ｓｉで形成されており、チャネル領域１１０，１１１，１１２と同種の不純物を同濃度で含有していることが望ましい。チャネル領域１１０，１１１，１１２と支持基板１００が、同種の不純物を同濃度で含有するようにすることで、ウエハ面垂直方向の、チャネル領域１１０，１１１，１１２と支持基板１００との間に発生する内蔵電界を無くする。そして、チャネル領域１１０，１１１，１１２内の、ウエハ面垂直方向の電子の波動関数が、チャネル領域１１０，１１１，１１２内全体に広がるようにすることで、ウエハ面垂直方向の正味の電流路を増やすことが可能となる。ウエハ面垂直方向の正味の電流路が増えると、ウエハ面内での単位面積当たりの電流量が増大することになり、所望の電流量を得るために必要な半導体装置の大きさを小さくでき、半導体装置の高集積化が可能となる。
　ＳＯＩウエハの埋め込み絶縁膜１０１の厚さは、１０ｎｍ以上と十分に厚く、チャネル領域１１０，１１１，１１２内と支持基板１００との間のリーク電流が完全に抑制されることが望ましい。特に、埋め込み絶縁膜１０１の厚さが１０ｎｍ以上であると、直接トンネルによるリーク電流が完全に抑制されるため、チャネル領域１１０，１１１，１１２内と支持基板１００との間に共鳴トンネル現象が発生するのを完全に抑制することができる。これにより、所望の負性微分抵抗特性を得るための設計が容易となる。
　また、埋め込み絶縁膜１０１は、二酸化シリコン（ＳｉＯ2）等、チャネル領域１１０，１１１，１１２との界面の平坦性が優れている材料であることが望ましい。これは、埋め込み絶縁膜１０１とチャネル領域１１０，１１１，１１２との界面の平坦性が優れていると、界面の凹凸にチャネル領域１１０，１１１，１１２を走行する電子の散乱が抑制され、負性微分抵抗特性が発現しやすくなるからである。
　チャネル領域１１０上にはゲート絶縁膜１２０が形成され、チャネル領域１１１，１１２上にはそれぞれ、側壁絶縁膜１４０が形成されている。絶縁膜１２０，１４０の材料は、チャネル領域１１０，１１１，１１２との界面の平坦性に優れる二酸化シリコン（ＳｉＯ2）等であることが望ましい。これは、埋め込み絶縁膜１０１の場合と同様に、チャネル領域１１０，１１１，１１２との界面の平坦性が優れていると、界面の凹凸によるチャネル領域１１０，１１１，１１２を走行する電子の散乱が抑制されるため、負性微分抵抗特性が発現しやすくなるからである。
　ゲート絶縁膜１２０の直上には、金属若しくはポリシリコンから構成されるゲート電極１３０が形成されている。また、側壁絶縁膜１４０は、ゲート電極１３０の側面を覆うように形成されている。ゲート電極１３０が必要なこと、及び側壁絶縁膜１４０がゲート電極１３０の側面を覆うように形成されていることが必要である理由は、後述するように、半導体装置の製造プロセスの容易化である。
　なお、本実施形態装置がＭＯＳトランジスタではないために、ゲート絶縁膜１２０及びゲート電極１３０は実際には本来の機能を有しないが、後述するようにこれらを周辺トランジスタのゲート部分と同時に形成するために、ここではゲート絶縁膜及びゲート電極と称している。より正確に言うならば、ゲート電極１３０はゲート電極材料膜であり、ゲート絶縁膜１２０はゲート絶縁材料膜である。
　また、ゲート電極１３０は必ずしも必要ではなく、この膜１３０が存在しなくても、本実施形態に係わる半導体装置の動作は可能である。例えば、ゲート電極１３０が一度形成された後に、剥離されることで、図４に示すように、結果として、ゲート電極１３０が存在しない構造は、第１の実施形態に係わる半導体装置の設計例の範囲に含まれる。
　また、側壁絶縁膜１４０が、ゲート電極１３０の側面を覆うように形成されていることは、製造プロセスの容易化を目的としたものであり、チャネル領域１１１，１１２の直上に側壁絶縁膜１４０が存在することが、本実施形態に係わる半導体装置の動作にとって重要である。そのため、例えば、側壁絶縁膜１４０が一度形成された後に剥離され、その後に絶縁膜１６０が形成されることで、図４に示すように、結果として、側壁絶縁膜１４０が存在しない構造は、第１の実施形態に係わる半導体装置の設計例の範囲に含まれる。
　チャネル領域１１１，１１２の横に直接接合するように、埋め込み絶縁膜１０１上に電極領域１５１，１５２が形成されている。即ち、チャネル領域１１０，１１１，１１２をチャネル長方向から挟むように、電極領域１５１，１５２が形成されている。電極領域１５１，１５２は、例えばＡｓ（砒素）やＰ（燐）等の不純物を含有するｎ型のＳｉから構成される。また、電極領域１５１，１５２のウエハ面垂直方向のＳｉの厚さは、チャネル領域１１０のウエハ面垂直方向のＳｉの厚さよりも厚い。
　また、ゲート電極１３０、側壁絶縁膜１４０，及び電極領域１５１，１５２を形成した基板の表面部を覆うように層間絶縁膜１７０が形成されている。そして、この相関絶縁膜１７０には、電極領域１５１，１５２に接続するためのプラグ電極１７１，１７２がそれぞれ形成されている。つまり、本実施形態の素子は２端子素子となっている。
　チャネル領域１１０，１１１，１１２に負性微分抵抗特性を発現させるためには、チャネル領域１１１，１１２を、電子に対してエネルギー障壁として利用する必要がある。電極領域１５１，１５２のウエハ面垂直方向のＳｉの厚さを、チャネル領域１１０のウエハ面垂直方向のＳｉよりも厚くすることで、電極領域１５１，１５２内に、チャネル領域１１１，１１２内と比べて、エネルギー的に低い位置に電子が存在できるようになる。これにより、チャネル領域１１１，１１２を、電子に対してエネルギー障壁として利用することが可能となる。
　また、負性微分抵抗特性を発現するためには、電極領域１５１，１５２を、自由電子の供給源として利用することが必要である。電極領域１５１，１５２を、例えばＡｓやＰ等の不純物を含有するｎ型のＳｉにより形成することで、電極領域１５１，１５２内に多くの自由電子を存在させることが可能となる。
　次に、本実施形態の半導体装置における負性微分抵抗特性の発現機構について説明する。
　まず、本実施形態の半導体装置の負性微分抵抗特性の発現機構と類似している、ヘテロ構造を利用したＲＴＤを例にして、負性微分抵抗特性の発現機構と、負性微分抵抗特性を発現するために必要な要素について説明する。
　図５に、ヘテロ構造を利用したＲＴＤの一例である、ガリウム砒素（ＧａＡｓ）とアルミガリウム砒素（ＡｌＧａＡｓ）を用いた素子の構造を示す。ＧａＡｓ層をＡｌＧａＡｓ層で挟んだダブルヘテロ構造を、更にｎ－ＧａＡｓで挟んだ構造となっている。
　図６に、図５に示す素子構造のエネルギーバンド構造を示す。ＡｌＧａＡｓのバンドギャップは、ＧａＡｓのバンドギャップよりも大きく、ＡｌＧａＡｓとＧａＡｓを接合すると、両者の界面には、電子に対してエネルギー障壁ができる。また、ＡｌＧａＡｓに挟まれたＧａＡｓの膜厚が１０ｎｍ程度以下になると、ＡｌＧａＡｓに挟まれたＧａＡｓ内のエネルギー準位の量子化が顕著になる。
　一般に、エネルギー準位が量子化されると、エネルギー的に最も低いエネルギー準位である基底準位は、伝導帯下端よりも、エネルギー的に高い位置に存在するようになる。エネルギー準位が量子化されたＧａＡｓ内では、量子化されたエネルギー準位の間の、エネルギー準位が存在しないエネルギー位置に電子が存在する確率は、極めて低い。また、ＡｌＧａＡｓに隣接している高濃度に不純物を含有するｎ型のＧａＡｓ内には、自由電子が多数存在し、自由電子の供給源として作用する。
　この素子に対し、上下のｎ－ＧａＡｓ層間に電圧を印加すると、印加電圧の大きさによりエネルギーバンド構造に起因した特殊な挙動を示す。即ち、電圧がある所定値よりも高くなると電流が流れ始め、電圧の上昇に伴い電流が増加し、更に印加電圧を上げると逆に電流は流れにくくなる。つまり、電圧を増加すると電流が減少するという負性微分抵抗特性を発現させることができる。
　次に、本実施形態の半導体装置における負性微分抵抗特性の発現機構を説明する。図７に、量子閉じ込め効果によって量子化されたエネルギー準位のうち、基底準位ＧＳと第一励起準位ＥＬ１の伝導帯下端からのエネルギーの計算値を、Ｓｉの厚さの関数として示す。これは、Ｓｉを＜００１＞方向に薄膜化し、例えばＳｉＯ2 といった電子に対してエネルギー障壁となる層で挟んだ場合である。例えば、Ｓｉの厚さが５ｎｍの場合には、基底準位ＧＳは、Ｓｉ伝導帯下端をエネルギーの原点とすると１６ｍｅＶ、第一励起準位ＥＬ１は６６ｍｅＶであり、Ｓｉの厚さが２ｎｍの場合には、基底準位ＧＳは１０３ｍｅＶとなる。
　図８に、本実施形態に係わる半導体装置の素子構造において、一例として、チャネル領域１１０を５ｎｍ、チャネル領域１１１，１１２を２ｎｍとした場合の、チャネル領域１００，１１１，１１２、及び電極領域１５１，１５２の基底準位ＧＳを示す。図８から明らかなように、電極領域１５１は電子の供給源として、チャネル領域１１１，１１２は電子に対するエネルギー障壁として、更にエネルギー障壁に挟まれたチャネル領域１１０はエネルギー準位が量子化された領域として作用する。また、チャネル領域１１０内の、基底準位ＧＳと第一励起準位ＥＬ１とのエネルギー分裂量は５０ｍｅＶであり、室温での熱エネルギー（２５ｍｅＶ）よりも十分大きいため、室温においてもエネルギー準位の量子化の影響が保持されると考えられる。
　上述のように、チャネル領域１１０，１１１，１１２のＳｉの厚さに関しては、次のことが求められる。即ち、チャネル領域１１１，１１２のＳｉの厚さは、チャネル領域１１０のＳｉの厚さよりも薄い。さらに、チャネル領域１１０のＳｉの厚さは、チャネル領域１１０内の基底準位ＧＳと第一励起準位ＥＬ１とのエネルギー的な分裂量が、室温での熱エネルギー（２５ｍｅＶ）よりも大きくなる値とする必要がある。このような制約を満たす任意の、チャネル領域１１０，１１１，１１２のＳｉの厚さは、本実施形態に係わる半導体装置の設計例の範囲に含まれる。
　有効質量が小さい場合ほど、エネルギー準位の量子化は顕著になる。一般に、電子の有効質量の方が、正孔の有効質量よりも小さい。このため、チャネル領域１１０，１１１，１１２を走行するキャリアが電子となるようにした方が、エネルギー準位の量子化が顕著になり、室温での負性微分抵抗特性の発現が容易となる。従って、電圧印加時に、チャネル領域１１０，１１１，１１２を流れる電流の担い手（キャリア）が、電子であることが望ましい。
　上述のように本実施形態では、従来とは異なり、ウエハ面垂直方向の量子閉じ込め効果を利用するために、ウエハ面内方向に、２つの電子に対するエネルギー障壁と、その間に存在するエネルギー準位が量子化された領域を設けている。即ち、本実施形態に係わる半導体装置は、負性微分抵抗特性を発現するために必要な、２つのエネルギー障壁と、その間に存在するエネルギー準位が量子化された領域、更にエネルギー障壁に隣接する電子の供給源を具備している。
　また、電流が流れる方向について、チャネル領域１１０の長さ（図２中に矢印Ａで示す長さ）は、１０ｎｍ以下であることが望ましい。負性微分抵抗特性を発現するためには、チャネル領域１１０内での電子の散乱を極力抑制することが求められる。不純物濃度の低いＳｉ単結晶での、電子の平均の散乱頻度は１×１０-11［１／ｓ］であり、電子の速度は１×１０7［ｃｍ／ｓ］であるので、電子が散乱されずに走行できる距離は１０ｎｍ程度である。そのため、電流が流れる方向について、チャネル領域１１０の長さは、１０ｎｍ以下であることが望ましい。
　また、電流が流れる方向のチャネル領域１１０の長さは、後述する製造プロセスにより、ゲート電極１３０が加工される際に決定される。ゲート電極１３０の加工は、従来のＭＯＳＦＥＴのゲートの加工と同様の製造プロセスを使うことが可能であり、電流が流れる方向の前記チャネル領域１１０の長さを、制御性良く設計値通りに加工することは可能である。
　一般に、上述したような、２つのエネルギー障壁と、その間に存在するエネルギー準位が量子化された領域を具備する素子構造の電流・電圧特性は、
Figure JPOXMLDOC01-appb-M000002
　なお、これらの関係は、参考文献１（K. F. Brennan, and C. J. Summers, “Theory of resonant tunneling in a variably spaced multiquantum well structure: An Airy function approach”, Journal of Applied Physics 61 614 (1987).）及び参考文献２（M. O. Vassell, J. Lee, and H. F. Lockwood, “Multibarrier tunneling in Ga1-xAlxAs/GaAs heterostructures”, Journal of Applied Physics 54 5206）に詳しく説明されている。
　前記（１）式から分かるよう、電流は、透過確率τを電子のエネルギーの関数で重み付けした積分で与えられ、透過確率τの特性が、電流・電圧特性に大きく影響する。透過確率τの計算については、様々な方法が提案されている（参考文献１，２）。
　図９に、参考文献２が提案する方法で計算した、本実施形態に係わる半導体装置における透過確率τと前記電極領域１５１から入力される電子のエネルギーの関係を、印加電圧が小さい場合について示す。図９で、電子のエネルギーが増加すると、透過確率τが、初めは増加するものの、１６ｍｅＶを境に減少している。これは、本実施形態に係わる半導体装置において、チャネル領域１１０内の基底準位ＧＳが、電子供給源である電極領域１５１のフェルミエネルギーよりもエネルギー的に低くなるために、電子の透過確率τが減少することに対応している。即ち、本実施形態の半導体装置において、負性微分抵抗特性が発現する。
　ここで、室温動作を可能にするためには、チャネル領域１１０中での量子化された基底準位ＧＳと第一励起準位ＥＬ１のエネルギー差は、室温の熱エネルギーである２５ｍｅＶ以上であることが必要である。この２５ｍｅＶのエネルギー差を得るには、チャネル領域１１０のＳｉの厚さが、７ｎｍ以下であることが必要条件となる。
　また、室温動作を可能にするには、チャネル領域１１０とチャネル領域１１１，１１２の基底準位のエネルギー差を、少なくとも２５ｍｅＶ以上にする必要がある。このためには、チャネル領域１１０とチャネル領域１１１，１１２のＳｉの厚さに以下の関係があることが必要となる。
Figure JPOXMLDOC01-appb-M000003
　図１０に、図８に示す素子に電圧を印加した場合の電流・電圧特性を示し、図１１（ａ）～（ｃ）に、各電圧印加状態でのエネルギーバンド構造を示す。図１０のＡの電圧が印加された状態では、図１１（ａ）に示すように、チャネル領域１１０内の基底準位が、電子の供給源であるチャネル領域１１１内の電子の代表的なエネルギーであるフェルミエネルギーとエネルギー的に近くなるため、電流が流れ始める。
　図１０のＢの電圧が印加された状態では、図１１（ｂ）に示すように、より多くの電子が、チャネル領域１１０に供給されるため、図１１（ａ）の状態と比べて、電流が増加する。さらに印加電圧を上げ、図１０のＣの電圧が印加された状態では、図１１（ｃ）に示すように、チャネル領域１１０内の基底準位が、チャネル領域１１１内のフェルミエネルギーよりも、エネルギー的に低くなる。図１１（ｃ）の状態では、チャネル領域１１１から供給される電子を受け入れるエネルギー準位が、チャネル領域１１０内に存在しないので、電流は流れにくくなる。よって、図１１（ｂ）の電圧印加状態と図１１（ｃ）の電圧印加状態の間では、電圧を増加すると電流が減少するという負性微分抵抗特性が発現することになる。
　上述のように、負性微分抵抗特性を発現するためには、２つの電子に対するエネルギー障壁と、その間に存在するエネルギー準位が量子化された領域、また、エネルギー障壁に隣接する電子の供給源が必要である。
　次に、本実施形態に係わる半導体装置の製造プロセスについて、図１２（ａ）（ｂ）～図１５（ａ）（ｂ）を参照して説明する。
　ここで、本実施形態の半導体装置の製造プロセスが、従来のＭＯＳＦＥＴの製造プロセスと整合性が良く、従来のＭＯＳＦＥＴと同一ウエハ内に混載が可能であることを示すため、ＭＯＳＦＥＴの製造プロセスと対比させて説明する。図１２～図１５中の（ａ）は本実施形態、（ｂ）は従来のＭＯＳＦＥＴである。
　まず、図１２（ａ）（ｂ）に示すように、Ｓｉ基板１００上に埋め込み絶縁膜１０１を介してＳｉ層（ＳＯＩ層）１０５を形成したＳＯＩ基板を用意する。そして、図１２（ａ）に示すように、本実施形態に係わる半導体装置が製造される領域のＳＯＩ層１０５を薄膜化する。このとき、ＭＯＳＦＥＴが製造される領域のＳＯＩ層１０５の薄膜化を行うことも可能であるが、本実施形態では、図１２（ｂ）に示すように薄膜化を行わない場合について説明する。
　続いて、本実施形態の半導体装置をその周辺に製造される他の半導体装置と電気的に分離するため、本実施形態の半導体装置に使用するＳＯＩ層１０５の周辺領域を除去する。
　次いで、図１３（ａ）に示すように、薄い絶縁膜と金属若しくはポリＳｉからなる導電膜とを堆積した後に、ＲＩＥ（Reactive Ion Etching）で選択エッチングすることにより、ゲート絶縁膜１２０及びゲート電極１３０を形成する。この際、ゲート電極１３０の下に位置するチャネル領域１１０のＳｉの厚さが、上部にゲート電極１３０が存在しないＳＯＩ層のＳｉの厚さよりも厚くなるようにする。その後、上部にゲート電極１３０が存在しないＳＯＩ層表面に酸化膜（図示せず）を形成し、薬液によるウェトエッチング（Wet Etching）によりこの酸化膜を剥離する。酸化膜を形成した後に剥離するのは、上部にゲート電極１３０が存在しないＳＯＩ層表面を平坦化するためである。
　本実施形態の半導体装置のゲート絶縁膜１２０とゲート電極１３０の形状加工と、酸化膜の形成及び剥離を行う際には、同一ウエハに混載される周辺領域のＭＯＳＦＥＴは、マスク等を使用することで保護される。酸化膜の剥離終了後、本実施形態の半導体装置をマスク等で保護し、周辺領域のＭＯＳＦＥＴのゲート加工、及び所望の不純物打ち込みを行う。これにより、図１３（ｂ）に示すように周辺領域では、絶縁膜の加工によりゲート絶縁膜１２５が形成され、導電膜の加工によりゲート電極１３５が形成される。そして、不純物の打ち込みによりソース／ドレイン領域（図示せず）が形成されることになる。その後、本実施形態の半導体装置を保護しているマスク等を除去する。
　次いで、図１４（ａ）（ｂ）に示すように、ゲート電極１３０，１３５の側面に、側壁絶縁膜１４０を形成する。この工程は、本実施形態の半導体装置及び周辺領域のＭＯＳＦＥＴで同時に行う。
　次いで、図１５（ａ）（ｂ）に示すように、上部に側壁絶縁膜１４０が存在しないＳＯＩ領域上にＳｉの積み増しを行い、電極領域１５１，１５２を形成する。さらに、電極領域１５１，１５２に、砒素（Ａｓ）や燐（Ｐ）等の不純物の導入、不純物活性化アニールを行うことで、電極領域１５１，１５２を、電気伝導率の高いｎ型Ｓｉとする。本実施形態の半導体装置の電極領域１５１，１５２が形成される際には、同様の工程が、周辺領域のＭＯＳＦＥＴに対しても行われるが、ＭＯＳＦＥＴの性能が劣化することはないので、問題とならない。
　この後は、周辺領域のＭＯＳＦＥＴ製造に用いられている配線工程により、本実施形態の半導体装置への外部からの電気的アクセスを可能にする。
　本実施形態では、ゲート絶縁膜１２０及びゲート電極１３０を、それぞれ、同一ウエハに混載されるＭＯＳＦＥＴのゲート絶縁膜１２５及びゲート電極１３５と同じ材料にすることで、製造プロセスが簡略化される。つまり、本実施形態に係わる半導体装置の製造プロセスは、従来のＭＯＳＦＥＴの製造プロセスとの整合性が良く、従来のＭＯＳＦＥＴと同一ウエハに混載することが容易である。
　このように本実施形態の半導体装置では、ＳＯＩウエハ上に作製された２つの電極領域１５１，１５２を有し、電極領域１５１，１５２間のＳＯＩ層を、片方の電極領域１５１からもう片方の電極領域１５２に向かって、ＳＯＩ層のウエハ面直方向のＳｉの厚さによって、次のように３つの領域に区分する。１つ目のＳＯＩ層領域（第２のチャネル領域）１１１、及び３つ目のＳＯＩ層領域（第２のチャネル領域）１１２のウエハ面直方向のＳｉの厚さを、２つ目のＳＯＩ層領域（第１のチャネル領域）１１０のウエハ面直方向のＳｉの厚さよりも薄くし、且つＳＯＩ層領域１１０上に絶縁膜１２０を形成し、ＳＯＩ層領域１１１，１１２上に絶縁膜１４０を形成する。
　ここで、２つの電極領域１５１，１５２を、それぞれ従来のＭＯＳＦＥＴのソース領域とドレイン領域で代用し、ＳＯＩ層領域１１０上の絶縁膜をゲート絶縁膜、ＳＯＩ層領域１１１，１１２上の絶縁膜をゲート横に形成する側壁で代用すれば、従来のＭＯＳＦＥＴを製造するＳｉベースの製造プロセスと整合性良く製造することが可能であり、従来のＭＯＳＦＥＴを同一ウエハに混載することが容易となる。
　（第２の実施形態）
　次に、本発明の第２の実施形態に係わる半導体装置について説明する。本実施形態は、第１の実施形態の半導体装置（負性微分抵抗素子）と、トランジスタ及びキャパシタを組み合わせることで、メモリ動作の機能を有するＲＴ－ＳＲＡＭを構成したものである。
　図１６に示すように、ビット線ＢＬとワード線ＷＬの交差部にメモリセルとして機能するＲＴ－ＳＲＡＭが形成されている。ＭＯＳトランジスタ２０１のゲート電極はワード線ＷＬに接続され、ソース／ドレイン領域の一方はビット線に接続され、ソース／ドレイン領域の他方はキャパシタ２０２を介して接地端に接続されている。このようなＤＲＡＭの基本構成に加え、第１の実施形態の負性微分抵抗素子２１１，２１２が設けられている。
　即ち、ＭＯＳトランジスタ２０１とキャパシタ２０２の接続点であるストレージノード（ＳＮ）に第１の負性微分抵抗素子２１１の一方の電極領域が接続され、負性微分抵抗素子２１１の他方の電極領域は所望の電圧Ｖref を保持するように外部の電子回路と接続されている。ＳＮに第２の負性微分抵抗素子２１２の一方の電極領域が接続され、負性微分抵抗素子２１２の他方の電極領域は所望の電圧Ｖssを保持するように外部の電子回路と接続されている。ここで、Ｖrefは、Ｖssよりも高い電位である。
　上記の構造により、図１６中のストレージノード（ＳＮ）に、２つの異なる電位を、リフレッシュ動作することなく保持することが可能となる。次に、上述の構造により、ＳＮに、２つの異なる電位をリフレッシュ動作無しに保持することが可能となる機構を説明する。
　説明を簡単にするため、ＳＮの電位がＶref である状態を「１」の状態、ＳＮの電位がＶssである状態を「０」の状態と呼ぶことにする。以下では、例として、初期状態が「０」である場合に「１」を書き込み、一定時間後に「１」を読み出す場合を例に説明する。
　まず、ワード線ＷＬ、ビット線ＢＬの電位を上げて、ＭＯＳＦＥＴ２０１のゲートに電圧を印加することで、ＭＯＳＦＥＴ２０１のソース／ドレイン領域間を電気的に導通状態にし、ＳＮに「１」を書き込む。その後、ワード線ＷＬの電位を下げて、ＭＯＳＦＥＴ２０１のソース／ドレイン領域間を電気的に不導通の状態にする。ＳＮの電位がＶref であるので、負性微分抵抗素子２１１に電流は流れない。また、Ｖref－Ｖss＝Ｖvalley となるように電位を設定すれば、負性微分抵抗素子２１２にも電流は流れない。ここで、Ｖvalley は、前記図１０中のＣ点に相当する電位である。そのため、ＳＮに「１」が保持される。ＳＮが「１」の状態を保持している間、ＳＮに蓄積された電荷がリークにより減少するので、ＳＮの電位は低下する。
　従来のＤＲＡＭでは、一定時間後にリフレッシュ動作を行うことで、ＳＮの電位を再度高くする必要がある。しかし、本実施形態に係わる半導体装置では、ＳＮの電位が低下すると、ＳＮとＶref 間に電圧が生じるため、負性微分抵抗素子２１１に電流が流れ、ＳＮの電位が再びＶref に戻される。負性微分抵抗素子２１１に電流が流れることで、ＳＮの電位が再びＶref に戻されるという動作は、リーク電流が、負性微分抵抗素子２１１に流れる電流よりも小さい場合において成立する。このため、本実施形態の半導体装置では、リフレッシュ動作無しに、ＳＮに長時間「１」を保持することが可能である。
　また、ＳＮに保持されている情報の読み出しは、ワード線ＷＬの電位を上げ、ＭＯＳＦＥＴ２０１のソース／ドレイン領域間を電気的に導通状態にし、ＳＮに蓄積された電荷を、ビット線ＢＬを通して増幅器に入力することで行う。
　逆に、ＳＮに「０」を保持する場合に、宇宙線等のソフトエラーで、ＳＮの電位が上がると、負性微分抵抗素子２１２に電圧が印加されることになるので、ＳＮの電位は再びＶssに戻されることになる。
　このように本実施形態の半導体装置では、リフレッシュ動作を必要としないメモリ機能を実現することが可能である。
　上記の実施形態はあくまで、例として挙げたものであり、本発明を限定するものではない。また、例えば、実施形態の応用例としては、以下に示す、第３の実施形態、第４の実施形態、及び第５の実施形態のような実施形態もある。以下に示す、第３～第５の実施形態は、第１の実施形態の応用形態の一例であり、第１の実施形態の設計例の範囲内に含まれる。
　（第３の実施形態）
　図１７は、本発明の第３の実施形態に係わる半導体装置の素子構造を示す断面図であり、前記図２と同様にチャネル長方向に沿った断面を示している。なお、図中の３００，３１０，３１１，３１２，３２０，３３０，３４０，３５１，３５２，３７０，３７１，３７２は、図２中の１００，１１０，１１１，１１２，１２０，１３０，１４０，１５１，１５２，１７０，１７１，１７２にそれぞれ対応している。
　本実施形態の半導体装置は、埋め込み絶縁膜３０１の形状が異なること以外は、第１の実施形態と同様であるので、第１の実施形態と同様である部分の説明は省略する。
　本実施形態の半導体装置では、埋め込み絶縁膜３０１は、第１のチャネル領域３１０、第２のチャネル領域３１１，３１２、及び電極領域３５１，３５２の下にのみ存在する。埋め込み絶縁膜３０１が、チャネル領域３１０，３１１，３１２、及び電極領域３５１，３５２の下にのみ存在する構造では、後述するように、バルクシリコンウエハ３００を利用することが可能である。従って、バルクシリコンウエハ３００上に製造した周辺回路と混載することが可能となる。一般に、バルクシリコンウエハは、ＳＯＩウエハに比べて、安価であるため、後述するように、製造プロセスが複雑になるが、材料費を安価にすることが可能である。
　次に、本実施形態の半導体装置の製造プロセスについて説明する。
　まず、図１８（ａ）に示すように、Ｓｉ基板３００の表面部に、ＳＴＩ（Shallow Trench Isolation）、若しくはＬＯＣＯＳ（Local Oxidation of Silicon）を用いて、半導体装置が製造されるＳｉ領域を周辺のＳｉ領域と電気的に分離するための素子分離絶縁膜３６０を形成する。続いて、素子分離絶縁膜３６０で囲まれたＳｉ領域の表面近傍のＳｉを除去した後、ＳｉＧｅ層３０３をエピタキシャル成長し、その上にＳｉ層３０５をエピタキシャル成長する。
　次いで、図１８（ｂ）に示すように、薄い絶縁膜と金属若しくはポリシリコンからなる導電膜とを堆積した後に、これらを選択エッチングすることにより、ゲート絶縁膜３２０及びゲート電極３３０を形成する。また、ゲート絶縁膜３２０及びゲート電極３３０を加工する際、ゲート電極膜３３０の下に位置する第１のチャネル領域３１０のＳｉの厚さが、上部にゲート電極膜３３０が存在しない第２のチャネル領域３１１，３１２の厚さよりも厚くなるようにする。
　次いで、図１８（ｃ）に示すように、ＳｉＧｅ層３０３を薬液で除去した後、ＳｉＧｅ層３０３が除去されてできた空洞に、酸化膜からなる埋め込み絶縁膜３０１を形成する。ＳｉＧｅ層３０３が除去されても、Ｓｉ層３０５（チャネル領域３１０，３１１，３１２）は、ゲート絶縁膜３２０及びゲート電極膜３３０により支えられるので、下に落ちることはない。また、ＳｉＧｅ層３０３の除去及び埋め込み絶縁膜３０１の形成は、本実施形態の半導体装置を周辺から電気的に分離しているＳＴＩ、若しくはＬＯＣＯＳの一部分に、ウエハ面直方向の穴を開けることで行う。
　続いて、第２のチャネル領域３１１，３１２の表面に酸化膜を形成した後、薬液によるウェトエッチングによりこの酸化膜を剥離する。酸化膜を形成した後に剥離するのは、上部にゲート電極材料膜３３０が存在しないＳｉ層の表面を平坦化するためである。
　これ以降は、先の第１の実施形態と同様に、側壁絶縁膜３４０の形成、更に電極領域３５１，３５２等の形成を行うことにより、前記図１７に示す構造が得られる。
　（第４の実施形態）
　図１９乃至図２１は、本発明の第４の実施形態に係わる半導体装置の素子構造を説明するためのもので、図１９は平面図、図２０は図１９の矢視III－III方向断面図、図２１は図１９の矢視IV－IV方向断面図である。
　なお、図１９～２１中の４００，４１０，４１１，４１２，４２０，４３０，４４０，４５１，４５２，４７０，４７１，４７２は、図２及び図３中の１００，１１０，１１１，１１２，１２０，１３０，１４０，１５１，１５２，１７０，１７１，１７２にそれぞれ対応している。
　基本的な構造は第１の実施形態と同様であるが、本実施形態では、電極領域４５１と電極領域４５２との間に存在するＳＯＩ層からなる電流路を複数本にしている。図１９では、一例として、ＳＯＩ層からなる電流路が３本の場合を示している。
　図２０では、第１のチャネル領域４１０の断面が四角形になっているが、断面形状は任意であり、必ずしも四角形である必要はない。本実施形態の半導体装置は、ＳＯＩウエハ上に製造される。第１のチャネル領域４１０、第２のチャネル領域４１１，４１２は、図２１に示すように、電極領域４５１と電極領域４５２との間に流れる電流方向と垂直の全方向について、ゲート絶縁膜４２０、及び埋め込み絶縁膜４０１により囲まれている。また、ゲート絶縁膜４２０は、ゲート電極膜４３０により囲まれている。また、ウエハ面内方向であり、且つ電極領域４５１と電極領域４５２との間に流れる電流方向と垂直な方向の、チャネル領域４１０の長さは、ウエハ面垂直方向のチャネル領域４１０の長さの１．７倍程度であることが望ましい。
　上述したように、室温での負性微分抵抗特性の発現を容易にするためには、チャネル領域４１０内のエネルギー準位が、顕著に量子化されていることが望ましい。本実施形態の半導体装置では、チャネル領域４１０が、ゲート絶縁膜４２０及び埋め込み絶縁膜４０１により囲まれているため、チャネル領域４１０内の電子には、電極領域４５１と電極領域４５２との間に流れる電流方向と垂直な全方向に渡って、量子閉じ込め効果が作用する。そのため、第１の実施形態に比べて、チャネル領域４１０内のエネルギー準位の量子化が、より顕著に起こる。また、一般に、半導体装置は（００１）面のＳｉウエハ上に製造されるため、本実施形態の半導体装置が、（００１）面のＳＯＩウエハ上に製造されることが、従来の製造プロセスを踏襲できるため、望ましい。
　本実施形態の半導体装置が、（００１）面のＳＯＩウエハ上に製造されると、ウエハ面内方向であり、且つ電極領域４５１と電極領域４５２との間に流れる電流方向と垂直な方向は、＜１１０＞方向となる。Ｓｉの＜１１０＞方向には、０．３１５ｍ0 と０．１９ｍ0 の２種類の電子の有効質量がある。ここで、ｍ0 は真空中での電子の質量である。＜１１０＞方向の大きい方の有効質量０．３１５ｍ0 は、ウエハ面直方向である＜００１＞方向の２種類の有効質量である０．９１ｍ0 と０．１９ｍ0 のうち、大きい方の有効質量０．９１ｍ0 の１／３程度である。
　一般に、量子閉じ込め効果の強さは、有効質量に反比例し、閉じ込め方向の厚さの２乗に反比例する。そのため、＜１１０＞方向のＳｉの膜厚が、＜００１＞方向のＳｉの膜厚の１．７倍程度であると、＜１１０＞方向と、＜００１＞方向で、２種類の有効質量のうち大きい有効質量をした電子に対して、同じ強さの量子閉じ込め効果が働く。＜１１０＞方向のＳｉの膜厚が、＜００１＞方向のＳｉの膜厚の１．７倍程度よりも薄くなると、＜１１０＞方向の量子閉じ込め効果が、＜００１＞方向の量子閉じ込め効果よりも大きくなり、全体的なエネルギー準位を決定する主たる要因となる。
　上述のように、＜１１０＞方向の２種類の有効質量同士は、＜００１＞方向の場合と比べて値が近いため、１つの有効質量に注目すれば、量子化されたエネルギー準位の伝導帯下端からのエネルギー増加量は大きい。しかし、異なる有効質量に起因した量子化されたエネルギー準位間のエネルギー分裂量は、＜００１＞方向の場合と比較すると小さい。そのため、＜１１０＞方向の量子閉じ込め効果が、全体的なエネルギー準位を決定する主たる要因となると、チャネル領域４１０内の量子化されたエネルギー準位間の小さなエネルギー分裂量が、負性微分抵抗特性の発現に不利に作用することになる。
　また、逆に、＜１１０＞方向の膜厚が、＜００１＞方向のＳｉの膜厚の１．７倍程度よりも厚くなると、＜１１０＞方向の量子閉じ込め効果が弱くなる。よって、ウエハ面内方向であり、且つ電極領域４５１と電極領域４５２との間に流れる電流方向と垂直な方向のチャネル領域４１０の長さは、ウエハ面垂直方向のチャネル領域４１０の長さの１．７倍程度であることが望ましい。
　本実施形態に係わる半導体装置は、第１の実施形態の製造プロセスと同様の製造プロセスで製造することが可能であるため、本実施形態の半導体装置の製造プロセスの説明は省略する。
　（第５の実施形態）
　本実施形態では、先に説明した第４の実施形態の半導体装置の構成において、ＳＯＩ基板の代わりにバルクＳｉ基板を用いた。この場合、Ｓｉ層を複数本に形成する以外は、第３の実施形態と同様の方法で作製することができる。埋め込み絶縁膜の形状が異なること以外は、第４の実施形態の半導体装置と同様であり、第４の実施形態の図１９に対応する断面図は前記図１７と同じとなる。
　このようにすれば、第４の実施形態と同様の効果が得られるのは勿論のこと、第３の実施形態と同様に、バルクＳｉウエハ上に製造した周辺回路と混載することが可能となり、材料費を安価にすることが可能である。
　（付記）
　本発明の特徴的な構成は（請求の範囲）に示すが、それ以外にも、次のような特徴を有する。
　(1) チャネル領域を流れる電流の担い手が電子である。
　(2) 第１のチャネル領域のチャネル長方向の長さは１０ｎｍ以下である。
　(3) ２つの電極領域間を流れる電流の方向と垂直の全方向に関して、第１及び第２のチャネル領域が絶縁膜により囲まれており、且つ２つの電極領域間を流れる電流の方向と垂直の方向に関して、第１及び第２のチャネル領域を囲む絶縁膜の外周の１／２以上が、ゲート電極材料膜により囲まれている。
　(4) 第１及び第２のチャネル領域が形成されているＳｉ領域下の絶縁膜が、ウエハ面内全領域に渡って存在する。
　(5) 第１及び第２のチャネル領域が形成されているＳｉ領域下の絶縁膜が、チャネル領域、及び電極領域下にのみ存在する。
　また、製造方法としての特徴的な工程は次の通りである。
　(1) 絶縁膜上に、第１のチャネル領域、該チャネル領域を一方向から挟む第２のチャネル領域、及び第１及び第２のチャネル領域を前記一方向から挟む電極領域とすべきＳｉ層を形成する工程
　(2) Ｓｉ層上の前記第１のチャネル領域とすべき部分上にゲート絶縁膜を介してゲート電極を形成する工程
　(3) ゲート電極をマスクに用いてＳｉ層を一部エッチングすることにより、第２のチャネル領域とすべき部分及び前記電極領域とすべき部分のＳｉ層を薄くする工程
　(4) ゲート電極の側壁及びＳｉ層の前記第２のチャネル領域とすべき部分上に側壁絶縁膜を形成する工程
　(5) ゲート電極又は側壁絶縁膜で覆われていないＳｉ層上に新たにＳｉ層を成長することにより、電極領域とすべき部分のＳｉ層の厚さを第１のチャネル領域とすべき部分のＳｉの厚さよりも厚くする工程
　（変形例）
　なお、本発明は上述した各実施形態に限定されるものではない。実施形態の説明においては、半導体装置、半導体装置の製造プロセス等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造プロセス等に関わる要素を適宜選択して用いることができる。
　その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲及びその均等物の範囲によって定義されるものである。
　１００，３００，４００…支持基板（半導体基板）
　１０１，３０１，４０１…埋め込み絶縁膜
　１０５…ＳＯＩ層
　１１０，３１０，４１０…第１のチャネル領域
　１１１，１１２，３１１，３１２，４１１，４１２…第２のチャネル領域
　１２０，１２５，３２０，４２０…ゲート絶縁膜
　１３０，１３５，３３０，４３０…ゲート電極
　１４０，３４０，４４０…側壁絶縁膜
　１５１，１５２，３５１，３５２，４５１，４５２…電極領域
　１６０…絶縁膜
　１７０，３７０，４７０…層間絶縁膜
　１７１，１７２，３７１，３７２，４７１，４７２…プラグ電極
　２０１…ＭＯＳトランジスタ
　２０２…キャパシタ
　２１１…第１の負性微分抵抗素子
　２１２…第２の負性微分抵抗素子
　３０３…ＳｉＧｅ層
　３０５…Ｓｉ層
　３６０…素子分離絶縁膜

Claims (6)

  1. 　絶縁膜上に設けられ、Ｓｉで形成された第１のチャネル領域と、
    　前記第１のチャネル領域を挟んで前記絶縁膜上にそれぞれ設けられ、前記第１のチャネル領域よりも膜厚の薄いＳｉで形成された２つの第２のチャネル領域と、
    　前記第１及び第２のチャネル領域を挟んで前記絶縁膜上に設けられ、且つ前記第２のチャネル領域に対して前記第１のチャネル領域と反対側にそれぞれ設けられ、前記第１のチャネル領域よりも膜厚の厚いＳｉで形成された２つの電極領域と、
    　を具備し、
    　前記電極領域間への電圧の印加により、前記電極領域間に負性微分抵抗特性を発現させることを特徴とする半導体装置。
  2. 　スイッチング用トランジスタ及びキャパシタが接続されるストレージノードと第１の電位端との間に負性微分抵抗特性を有する第１の負性微分抵抗素子を接続し、且つ前記ストレージノードと第２の電位端との間に負性微分抵抗特性を有する第２の負性微分抵抗素子を接続した半導体装置であって、
    　前記各負性微分抵抗素子はそれぞれ、
    　半導体基板上に形成された絶縁膜上に設けられ、Ｓｉで形成された第１のチャネル領域と、
    　前記第１のチャネル領域を挟んで前記絶縁膜上にそれぞれ設けられ、前記第１のチャネル領域よりも膜厚の薄いＳｉで形成された２つの第２のチャネル領域と、
    　前記第１及び第２のチャネル領域を挟んで前記絶縁膜上に設けられ、且つ前記第２のチャネル領域に対して前記第１のチャネル領域と反対側にそれぞれ設けられ、前記第１のチャネル領域よりも膜厚の厚いＳｉで形成された２つの電極領域と、
    　を具備したことを特徴とする半導体装置。
  3. 　前記第１のチャネル領域上にゲート絶縁材料膜を介して金属又はポリＳｉで形成されるゲート電極材料膜が設けられ、前記ゲート電極材料膜の側面及び前記第２のチャネル領域上に側壁絶縁膜が設けられていることを特徴とする請求項２記載の半導体装置。
  4. 　前記半導体基板には、前記第１，第２のチャネル領域及び前記電極領域が設けられる領域とは別の領域に電界効果型トランジスタが設けられ、
    　前記ゲート電極材料膜は前記電界効果型トランジスタのゲート電極の材料と同じであり、前記ゲート絶縁材料膜は前記電界効果型トランジスタのゲート絶縁膜の材料と同じであり、且つ前記側壁絶縁膜は前記電界効果型トランジスタのゲート側壁絶縁膜の材料と同じであることを特徴とする請求項３記載の半導体装置。
  5. 　前記半導体基板はＳｉ基板であり、前記第１のチャネル領域及び前記半導体基板には、同種の不純物が同濃度で含有されていることを特徴とする請求項２記載の半導体装置。
  6. 　前記第１のチャネル領域の膜厚Ｔ1 は７ｎｍ以下であり、円周率をπ、ｅを素電荷、ウエハ面直方向のＳｉの有効質量をｍ* としたとき、前記膜厚Ｔ1 と前記第２のチャネル領域の膜厚Ｔ2 との間に、
    Figure JPOXMLDOC01-appb-M000001
     の関係が成立することを特徴とする請求項２記載の半導体装置。
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