WO2010123183A1 - 다채널 squid신호의 데이터 획득 시스템 - Google Patents

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WO2010123183A1
WO2010123183A1 PCT/KR2009/006424 KR2009006424W WO2010123183A1 WO 2010123183 A1 WO2010123183 A1 WO 2010123183A1 KR 2009006424 W KR2009006424 W KR 2009006424W WO 2010123183 A1 WO2010123183 A1 WO 2010123183A1
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voltage
channel
signal
digital signal
serial
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PCT/KR2009/006424
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김진목
이용호
권혁찬
김기웅
유권규
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한국표준과학연구원
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
    • G01R33/035—Measuring direction or magnitude of magnetic fields or magnetic flux using superconductive devices
    • G01R33/0354—SQUIDS
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
    • G01R33/035—Measuring direction or magnitude of magnetic fields or magnetic flux using superconductive devices

Definitions

  • the present invention relates to a data acquisition system, and more particularly to a data acquisition system for a multichannel SQUID signal.
  • SQUID Superconducting Quantum Interference Device
  • bio sensors such as high sensitivity magnetic flux meter or core and brain magnetic measurement.
  • SQUID sensors measure fine magnetic fields and are placed in a liquid helium dew placed in a magnetically shielded room (MSR) or a radio-frequency shielded room (RFSR), and the magnetocardiography (MCG) from the human body.
  • MMR magnetically shielded room
  • RFSR radio-frequency shielded room
  • MCG magnetocardiography
  • B Measure the magnetoencephalography (MEG).
  • the signal sensed by the SQUID sensor appears as a weak voltage signal, so it is amplified and linearized in a flux-locked loop (FLL) circuit and sent out of the enclosure.
  • FLL flux-locked loop
  • Signals exiting the shielded room through the conductors are signaled by the analog signal processor (ASP) for analysis of the core or brain map and then sent to a data acquisition board for input to a computer.
  • ASP analog signal processor
  • FIG. 1 is a diagram illustrating a data acquisition system of a multi-channel SQUID signal using an analog signal processing system and a DAQ board.
  • SQUID sensor unit 110 SQUID sensor unit 110, FLL (flux-locked loop) circuit unit 120, conducting wire 130, analog signal processing unit 150, filter unit 160, DAQ board 170 and computer 180 .
  • FLL frlux-locked loop
  • the SQUID sensor unit 110 is located in the liquid helium dewar 113 in the shielding chamber 190, and 160 SQUID sensors are driven.
  • the FLL circuit unit 120 includes ten FLL circuit modules 120-1, 120-2 to 120-9, 120-10, and the FLL circuit modules 120-1, 120-2 to 120-9, 120-10 each have 16 FLL circuits. And an output unit 123, and the FLL circuit 121 amplifies and linearizes the signal measured from the SQUID sensor unit 110 in the shielding chamber 190 and through the output unit 123. 130).
  • One FLL circuit 121 is connected to each SQUID sensor, and sixteen FLL circuits 121 become one module.
  • 10 FLL circuit modules 120-1, 120-2 to 120-9, 120-10 connected with 16 channels are required. 170 wires are needed, the number of SQUID sensors and the number of ground wires in each module.
  • the analog signal processor 150 is located in the shield room 140 and includes an analog signal processor 151 and a DC power supply unit 153.
  • the analog signal processing module 151 includes a high pass filter 155, a voltage amplifier 156, a low pass filter 157, and a 60 Hz notch filter 158 for each channel, and in the FLL circuit unit 120.
  • the amplified and linearized signal is input through the conducting wire 130 and signal processed to match the core or brain.
  • the DC power supply unit 153 is installed in the shield room 140 to prevent external noise from flowing in.
  • the signal processed by the analog signal processor 150 is sent to the plurality of DAQ boards 170 through the filter unit 160.
  • the DAQ board 170 converts the input analog signal into a digital signal and sends it to the computer 180.
  • 160 SQUID sensors are driven, either two DAQ boards with 80-channel voltage inputs or three DAQ boards with 64-channel voltage inputs are used.
  • the computer 180 stores the converted digital signal or outputs the SQUID signal using application software.
  • the data acquisition system of multi-channel SQUID signal using analog signal processing system and DAQ board is connected to the analog signal processing unit outside the shield room containing SQUID sensor through the number of SQUID sensors and the number of conductors including ground wire. As it causes noise to enter inside, it is difficult to obtain accurate data.
  • the multiple wires and the ground wires inside and outside the shielding room are combined with each other to form multiple closed circuits, thereby becoming another noise source.
  • the signal output from the FLL circuit portion is still small in size, so the analog signal processing system used to obtain only the necessary signals increases manufacturing costs, increases installation area, and is another source of noise for SQUID sensors.
  • the DAQ board creates a closed loop between each other to create noise, and the sampling time of each channel decreases as the number of channels used increases.
  • An object of the present invention is to provide a data acquisition system for a multi-channel SQUID signal that does not generate an external noise inflow or closed-loop noise due to the connection of a plurality of conductors and ground lines and does not require an analog signal processing system.
  • a superconducting quantum interference device SQUID
  • a digital conversion unit for generating a channel-voltage serial digital signal having information about the voltage signal, and a data acquisition system for a multi-channel squid signal including an optical fiber cable for transmitting the channel-voltage serial digital signal from the digital conversion unit.
  • a channel connected to a squid sensor having a plurality of channels, the channel having information on the voltage signal and information on the channel from which the voltage signal is output from the voltage signal output from the plurality of channels;
  • a multi-channel squid including a digital conversion unit including a plurality of digital conversion modules for generating a voltage serial digital signal and as many optical fiber cables as the number of the digital conversion modules for transmitting the channel-voltage serial digital signal from the digital conversion unit.
  • a squid sensor having a plurality of channels located in a shielded room that blocks electromagnetic or electromagnetic waves and outputs a voltage signal to receive the voltage signal output from the plurality of channels to receive the voltage signal
  • a digital converter for generating a channel-voltage serial digital signal having information about a channel and an information on the voltage signal, and an optical fiber for transmitting the channel-voltage serial digital signal from the digital converter to the outside of the shielded room.
  • a data acquisition system of a multichannel squid signal comprising a cable.
  • a voltage signal output from a squid sensor having a plurality of channels in a shielded room that blocks electromagnetic or electromagnetic waves has information on a channel from which the voltage signal is output and information on the voltage signal.
  • Accurate data can be obtained because there is no external noise inflow or closed loop noise caused by the connection of many conductors and ground wires.
  • No analog signal processing system (ASP) is required, simplifying configuration, reducing manufacturing costs, and eliminating noise from the analog signal processing system and the closed circuit between the analog signal processing system and the DAQ board.
  • the single DIO board accepts signals from all channels, eliminating the need for more DIO boards up to 256 channels and reducing measurement sampling time to 256 channels.
  • the same software filter is used for all channels, so the characteristics of the signaled outputs are all the same, ensuring uniformity according to signal processing.
  • FIG. 1 is a diagram illustrating a data acquisition system of a multi-channel SQUID signal using an analog signal processing system and a DAQ board.
  • FIG. 2 is a block diagram illustrating an example of a data acquisition system 1000 of 160 channel SQUID signals according to the present embodiment.
  • FIG. 3 is a block diagram illustrating an example of an FLL / HPF / AMP circuit module according to the present embodiment.
  • FIG. 4 is a block diagram illustrating an example of a channel-voltage transmission module and a single wire serial data conversion module according to the present embodiment.
  • FIG. 5 is a diagram showing generation of a channel-voltage serial short pulse digital signal in a single wire serial data conversion module according to the present embodiment.
  • FIG. 6 is a block diagram illustrating an example of a channel-voltage receiving module according to the present embodiment.
  • FIG. 7 is a diagram showing generation of a channel-voltage serial digital signal in a channel-voltage receiving module according to the present embodiment.
  • FIG. 8 is a diagram illustrating a channel-voltage receiving module and a shot serial-synchronized transfer module according to the present embodiment.
  • FIG. 9 illustrates a shot serial-sync transfer module, a DIO board, and a computer according to the present embodiment.
  • FIG. 10 is a diagram illustrating time division of ten modules for synchronization in the shot serial-synchronized transfer module according to the present embodiment.
  • ordinal numbers such as second and first
  • first and second components may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • second component may be referred to as the first component, and similarly, the first component may also be referred to as the second component.
  • FIG. 2 is a block diagram illustrating an example of a data acquisition system 1000 of 160 channel SQUID signals according to the present embodiment.
  • the SQUID signal data acquisition system 1000 includes a shielded room 100, a SQUID sensor unit 200, a digital conversion unit 300, an optical fiber cable 400, and a channel-voltage receiving module 500.
  • the SQUID sensor unit 200 has 160 channels and is located in the liquid helium dewar 210 placed in the shielding room 100 to measure a magnetic field diagram (MCG) or a brain diagram (MEG) from the human body and output a voltage signal.
  • the shielded room 100 may be a magnetically shielded room (MSR) or a radio-frequency shielded room (RFSR).
  • the digital conversion unit 300 includes ten digital conversion modules 300-1, 300-2 to 300-9, 300-10, and converts a voltage signal output from the SQUID sensor unit 200 into a series having channel and voltage value information. serial) to a digital signal.
  • the digital conversion module 300-1,300-2 to 300-9,300-10 includes 16 flux-locked loop (FLL) / high-pass filter (HPF) / amplifier (AMP) circuit modules 310 and a channel-voltage transmission module. 330 and the single wire serial data conversion module 350.
  • FLL flux-locked loop
  • HPF high-pass filter
  • AMP amplifier
  • the FLL / HPF / AMP circuit module 310 amplifies and linearizes the voltage signal output from the SQUID sensor unit 200 and sends it to the channel-voltage transmission module 330.
  • the channel-voltage transfer module 330 amplifies and converts the linearized voltage signal into a serial digital signal having channel and voltage value information.
  • the single wire serial data conversion module 350 combines a clock signal with a serial digital signal having channel and voltage value information to generate a channel-voltage serial short pulse digital signal.
  • the optical fiber cable 400 is a channel in which 10 optical fiber cables 400 according to 10 digital conversion modules 300-1, 300-2 to 300-9, 300-10 are used for the 160 channel SQUID sensor unit 200.
  • a voltage serial short pulse digital signal is transmitted out of the shielded room 100 and sent to the channel-voltage receiving module 500.
  • the number of optical fiber cables 400 may be equal to the number of digital conversion modules.
  • the channel-voltage receiving module 500 receives the channel-voltage serial short pulse digital signal transmitted through the optical fiber cable 400, extracts the channel-voltage serial digital signal and the clock signal, and extracts the extracted channel-voltage serial digital signal. To the shot serial-sync transfer module 600.
  • the shot serial-synchronized transfer module 600 time-divisions and sequentially rearranges the channel-voltage serial digital signal to convert it into a channel-voltage parallel digital signal.
  • the DIO board 700 receives the channel-voltage parallel digital signal and sends it to the computer 800.
  • 'channel-voltage' indicates that it includes both channel and voltage value information.
  • Computer 800 may have application software for acquiring data.
  • the computer 800 receives and stores channel-voltage digital signals or extracts channel and voltage value information using application software.
  • FIG. 3 is a block diagram illustrating an example of an FLL / HPF / AMP circuit module according to the present embodiment.
  • the SQUID sensor unit 200 receives and drives a current from the FLL / HPF / AMP circuit module 310-1 and sends a weak voltage signal to the FLL / HPF / AMP circuit module 310-1.
  • the FLL / HPF / AMP circuit module 310-1 includes an FLL circuit module 311-1 and an HPF / AMP circuit module 313-1.
  • the FLL / HPF / AMP circuit module 310-1 may be manufactured by using a printed circuit board (PCB) of the FLL circuit module 311-1 and the HPF / AMP circuit module 313-1.
  • PCB printed circuit board
  • the FLL circuit module 311-1 includes a digital control interface module 311a-1 and linearizes a voltage signal output from the SQUID sensor unit 200.
  • the FLL circuit module 311-1 may be adjusted by an adjustment signal output from a computer.
  • the digital regulation interface module 311a-1 outputs a switch regulation signal and a voltage regulation signal.
  • the HPF / AMP circuit module 313-1 may be configured as one op-amp, and removes the DC offset of the voltage signal output from the FLL circuit module 311-1 and removes the voltage signal. Amplify. Operating the HPF / AMP circuit module 311-1 can output amplified output signal from the FLL circuit module 311-1 approximately 100 times past the high pass filter (HPF).
  • the FLL / HPF / AMP circuit module 310-1 may be manufactured by adding the HPF / AMP circuit module 313-1 with the conventional FLL circuit part mounted on the PCB.
  • the HPF / AMP circuit module 313-1 may operate as part of a conventional analog signal processor, and the low pass filter (LPF) and the 60 Hz notch filter may be configured as software filters in a computer.
  • the high pass frequency and the amplification rate of the HPF / AMP circuit module 313-1 may be determined by the component value of the filter circuit.
  • FIG. 4 is a block diagram illustrating an example of a channel-voltage transmission module and a single wire serial data conversion module according to the present embodiment.
  • the channel-voltage transmission module 330 includes an analog switch 331, a first analog-digital converter 332, a second analog-digital converter 333, a clock generator 334, and a counter 335. ), A module classifier 336, and a parallel-to-serial converter 337, and amplify and convert the linearized voltage signal into a serial digital signal having channel and voltage value information.
  • the analog switch 331 sequentially selects 16 channels of the SQUID sensor unit 200 and alternately converts a voltage signal output from the selected channel to the first analog-digital converter 332 and the second analog-digital converter 333. send.
  • the first analog-to-digital converter 332 and the second analog-to-digital converter 333 convert the voltage signal output from the selected SQUID sensor unit 200 into a serial digital signal.
  • the second analog-to-digital converter 333 converts the voltage read from the previous channel into a digital signal while the first analog-to-digital converter 332 reads the voltage of the input voltage signal.
  • the analog-to-digital converter may be configured as the first analog-to-digital converter 332 and the second analog-to-digital converter 333 to halve the time required to digitize the voltage signal from each channel.
  • the clock generator 334 and the counter 335 output a clock signal and a synchronization signal for operating the first analog-to-digital converter 332 and the second analog-to-digital converter 333 to output the first analog-to-digital converter 332.
  • a 4-bit parallel digital signal which is an analog switch operation signal that causes the analog switch 331 to select a channel, to the parallel-to-serial converter 337.
  • the module classifier 336 generates a module fractionation signal, which is a 4-bit parallel digital signal that enables each digital conversion module to be classified, and sends it to the parallel-to-serial converter 337.
  • the parallel-to-serial converter 337 converts the analog switch operation signal and the module classification signal into a serial signal, and converts the converted analog switch operation signal and the module classification signal into the first analog-to-digital converter 332 and the second analog-to-digital converter ( 333 is combined with the serial digital signal outputted from 333 to convert the channel-voltage serial digital signal. If the first analog-to-digital converter 332 and the second analog-to-digital converter 333 have 16-bit resolution, they output a 24-bit channel-voltage serial digital signal.
  • the single wire serial data conversion module 350 includes a time delay unit 351, a first short pulse generator 352, a second short pulse generator 353, and an OR gate unit 354.
  • the clock signal is coupled to the channel-voltage serial digital signal output from 330.
  • the time delay 351 synchronizes the channel-voltage serial digital signal with the clock signal output from the clock generator 334.
  • the first short pulse generator 352 and the second short pulse generator 353 output short pulse signals having different durations according to the channel-voltage serial digital signal, and send them to the OR gate unit 354.
  • the first short pulse generator 352 outputs a pulse signal having a clock time duration T 0 when the channel-voltage serial digital signal is low, and a clock signal duration when the channel-voltage serial digital signal is high. 2T 0 output pulse signal.
  • the OR gate unit 354 generates a channel-voltage serial short pulse digital signal by combining the channel-voltage serial digital signal with the short pulse signal output according to the channel-voltage serial digital signal to shield the room through the optical fiber cable 400. Send out.
  • FIG. 5 is a diagram showing generation of a channel-voltage serial short pulse digital signal in a single wire serial data conversion module according to the present embodiment.
  • the DT when the channel-voltage serial digital signal 1110 is low, when the clock signal 1120 is input, the DT becomes high in the D-type flip / flop of the first short pulse generator 352. The output continues high in proportion to the number of NOT gates and then drops to low. The pulse duration is determined by the number of D-type flip / flop outputs and the number of NOT gates connected to the clear terminal. However, when the channel-voltage serial digital signal 1110 is low, the DT appears as low in the second short pulse generator 353 and the output does not react even when the clock signal 1120 is input.
  • the DT becomes high in the D-type flip / flop of the second short pulse generator 353 and the output is the number of NOT gates. Continues high in proportion to and then falls to low.
  • the number of NOT gates in the second short pulse generator 353 is 2N 0 which is twice the number N 0 of NOT gates in the first short pulse generator 352, the response pulse duration is doubled.
  • the DT of the first short pulse generator 352 is low and the output has low without change.
  • Combining the output of the first short pulse generator 352 and the second short pulse generator 353 produces a pulse with a 2N 0 duration when the channel-voltage serial digital signal 1110 is high, and the channel-voltage When the serial digital signal 1110 is low, it generates a pulse with N 0 duration.
  • the channel-voltage serial short pulse digital signal is transmitted through the optical fiber cable 400 and then restored to the channel-voltage serial digital signal 1110 and the clock signal 1120.
  • FIG. 6 is a block diagram illustrating an example of a channel-voltage receiving module according to the present embodiment.
  • the channel-voltage receiving module 500 includes the digital time delay unit 510, the MUX 520, the clock restorer 530, the counter 540, the serial-to-parallel converter 550, and the parallel- A serial converter 560 and an AND gate portion 570.
  • the channel-voltage receiving module 500 receives the channel-voltage serial short pulse digital signal transmitted through the optical fiber cable 400 and extracts the channel-voltage serial digital signal and the clock signal from the channel-voltage serial short pulse digital signal. . The extracted channel-voltage serial digital signal is then sent to the shot serial-sync transfer module 600.
  • the channel-voltage serial short pulse digital signal transmitted through the optical fiber cable 400 is passed to the clock restorer 530 through the digital time delay 510 and the MUX 520.
  • the clock restorer 530 includes a time delay unit 531 and a pulse generator 533, and the clock restored when the channel-voltage serial short pulse digital signal passes through the time delay unit 531 and the pulse generator 533.
  • a channel-voltage serial digital signal 1230 is generated and sent to series-parallel converter 550.
  • the counter 540 generates and sends an output active signal to the serial-to-parallel converter 550 that causes the serial-to-parallel converter 550 to convert the serial signal into a parallel signal.
  • the 'serial signal' refers to the 'channel-voltage serial digital signal'
  • the 'parallel signal' refers to the 'channel-voltage parallel digital signal'.
  • the 24-bit counter 540 and 24-bit serial-to-parallel converter 550 may be used when a 24-bit channel-voltage serial short pulse digital signal is transmitted.
  • the serial-to-parallel converter 550 generates a channel-voltage parallel digital signal in synchronization with the channel-voltage serial short pulse digital signal to the output active signal.
  • Parallel-to-serial converter 560 converts the channel-voltage parallel digital signal into a channel-voltage serial digital signal.
  • the clock signal required for the parallel-to-serial converter 560 and the output active signal for converting the parallel signal into the serial signal are commonly used in the channel-voltage receiving module 500 so that the modules are synchronized with each other.
  • the serializer ballast may include a time delay unit 531, an AND gate unit 570, and a counter 540.
  • the AND gate part 570 outputs a high signal.
  • the first delay time in the digital time delay 510 passes the selected channel-voltage serial digital signal.
  • the channel-voltage serial digital signal passing through the delay period enters the serial-to-parallel converter 550 and generates an output active signal having a different time from the beginning to convert the serial signal into a parallel signal.
  • the output active signal of the serial-to-parallel converter 550 and the input active signal of the parallel-to-serial converter 560 do not have High at the same time and the AND gate portion 570 becomes Low, the output of the serial-to-parallel converter 550 is output.
  • the parallel signal is stably converted into a serial signal.
  • the channel-voltage serial digital signal passed with the first delay does not bring the AND gate portion 570 low, it counts at the counter 540 and passes with a second delay. Counting is performed until the AND gate portion 570 goes low, and a series conversion ballast can be configured with up to eight delay times.
  • the time T s at which the parallel-to-serial converter 560 reads the parallel signal and converts it into a serial signal is determined or input by the clock time f ck-s and the parallel signal bits which are commonly supplied to the channel-voltage receiving modules 500. Determined by the activation signal.
  • the channel-voltage receiving module 500 can be all contained in one CPLD (Complex Programmable Logic Device), thereby saving installation space and facilitating expansion.
  • FIG. 7 is a diagram showing generation of a channel-voltage serial digital signal in a channel-voltage receiving module according to the present embodiment.
  • the channel-voltage serial short pulse digital signal 1210 passes through the time delay unit 531 and the pulse generator 533, the restored clock signal 1220 is generated and then the channel-voltage serial digital signal is generated. 1230 is generated.
  • the time delay unit 531 adjusts the delay time by connecting the logic gates in series, and the pulse generator 533 generates a pulse signal using a D-type flip / flop.
  • the delay time T d of the time delay 531 is greater than the pulse duration T 0 .
  • the delay time T d of the time delay 531 is less than the pulse duration 2T 0 .
  • FIG. 8 is a diagram illustrating a channel-voltage receiving module and a shot serial-synchronized transfer module according to the present embodiment.
  • the shot serial-to-sync transfer module 600 includes a series-parallel converter 610-1, a parallel-serial converter 620-1, a module selector 630, a clock generator / counter 640, and Serial-to-parallel converter 650.
  • the serial-parallel converter 610-1 receives the channel-voltage serial digital signal from the channel-voltage receiving module and converts the channel-voltage parallel digital signal.
  • the parallel-to-serial converter 620-1 receives the channel-voltage parallel digital signal, converts it into a channel-voltage serial digital signal, and sends it to the module selector 630.
  • the module selector 630 is configured as a digital MUX, and the number of channels is determined according to the number of channel-voltage receiving modules.
  • the module selector 630 is configured with 10 channels of MUX since the module is configured with 10 modules when receiving a voltage signal from 160 channels.
  • the clock generator / counter 640 generates a MUX select signal and sends it to the module selector 630.
  • Serial-to-parallel converter 650 generates a synchronized channel-voltage parallel digital signal.
  • FIG. 9 illustrates a shot serial-sync transfer module, a DIO board, and a computer according to the present embodiment.
  • the serial-parallel converter 650 converts the channel-voltage parallel digital signal.
  • Clock generator 640-3 generates a clock signal and sends it to shot serial-sync transfer module 600.
  • the two counters 640-1 and 640-2 generate selection signals required for the module selector 630.
  • the clock signal is used as an active signal using the 24 counter 640-2, which is then used as a module selector 630 selection signal using the 4 bit counter 640-1. Is used.
  • the clock signal and the counter signal are commonly supplied to the shot serial-sync transfer module 600 so that the signals are synchronized with each other.
  • the module selector 630 time-passes the channel-voltage serial digital signal and passes one of the 16 identical channel-voltage serial digital signals output by each module to the module selector 630 to serial-to-parallel converter 650 Send to
  • the shot serial-synchronized transfer module 600 except for the clock generator 640-3 may be placed in one CPLD to simplify the manufacture of the device.
  • the channel-voltage parallel digital signal output from the shot serial-sync transfer module 600 is input to the computer through the DIO board.
  • the shot serial-synchronization transfer module 600 reads only once and converts it into a parallel signal, and sequentially receives the channel-voltage serial digital signal of another module during the remaining 15 outputs. To convert. Since the time channel of each module is read and outputted, the time to read and convert 16 channel signals of one module or the time to read 256 channels of 16 modules is the same.
  • FIG. 10 is a diagram illustrating time division of ten modules for synchronization in the shot serial-synchronized transfer module according to the present embodiment.
  • each module's parallel-to-serial converter is continuous with the conversion time T con or the serial-to-parallel converter 650 of the first analog-to-digital converter 332 and the second analog-to-digital converter 333. Passes once in 16: 1 module selector 630 during time T p .
  • the same parallel-to-serial converter 620 output may pass once or twice during T p when passing to the 10: 1 module selector 630.
  • Some channels send twice the channel-voltage digital signal of the same channel, but they are taken as one when read by the application software from a computer.
  • the DIO board mounted on the computer reads the channel-voltage parallel digital signal, which is the output of the shot serial-sync transfer module 600, into the parallel port at once, and the DIO with 24 digital input ports when the 24-bit channel-voltage digital signal is used. Receive the signal to the board.
  • the channel-voltage digital signal sent to the computer is processed by extracting and storing the voltage value of each channel using the application software or by moving to the signal processing software.
  • the present embodiment is an example in which the above-described modules are implemented as separate modules, but any one of the above-described modules may be implemented by being separated into several modules or integrated into one module.
  • a processor such as a microprocessor, a controller, a microcontroller, an application specific integrated circuit (ASIC), or the like according to software or program code coded to perform the function.
  • ASIC application specific integrated circuit

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Abstract

다채널 SQUID 신호에 대한 데이터 획득 시스템을 개시한다. 상기 시스템은 복수의 채널들을 가진 스퀴드(Superconducting quantum interference device: SQUID)센서에 연결되어, 복수의 채널들에서 출력되는 전압 신호를 입력받아 전압 신호가 출력되는 채널에 대한 정보 및 전압 신호에 대한 정보를 갖는 채널-전압 직렬 디지털 신호를 생성하는 디지털 변환부 및 디지털 변환부로부터 채널-전압 직렬 디지털 신호를 전송하는 광섬유 케이블을 포함한다.

Description

다채널 SQUID신호의 데이터 획득 시스템
본 발명은 데이터 획득 시스템에 관한 것으로, 특히 다채널 SQUID 신호에 대한 데이터 획득 시스템에 관한 것이다.
스퀴드(Superconducting Quantum Interference Device: SQUID)는 자속의 양자 간섭 효과에 의해 약한 자계 변화에 응답할 수 있는 소자로, 고감도의 자속계나 심자도 및 뇌자도 측정 등의 생체용 센서에 사용한다.
SQUID 센서는 미세 자기장을 측정하고, 자기 차폐실 (magnetically shielded room: MSR)이나 전자기파 차폐실(Radio-frequency shielded room: RFSR)안에 놓인 액체헬륨듀어 속에 위치하여 인체에서 나오는 심자도(magnetocardiography: MCG)나 뇌자도(magnetoencephalography: MEG)를 측정한다.
SQUID 센서에서 감지한 신호는 미약한 전압 신호로 나타나므로 FLL(flux-locked loop)회로에서 증폭되고 선형화하여 차폐실 밖으로 전송된다. 도선을 통해 차폐실 밖으로 나온 신호는 아날로그 신호처리장치 (analog signal processor, ASP)에서 심자도나 뇌자도 분석에 적합하도록 신호처리된 후 DAQ 보드(data acquisition board)로 전송되어 컴퓨터로 입력된다.
도 1은 아날로그 신호 처리시스템 및 DAQ 보드를 이용한 다채널 SQUID 신호의 데이터 획득 시스템을 나타내는 도면이다.
도 1을 참조하면, 다채널 SQUID 신호의 데이터 획득 시스템(100)은
SQUID 센서부(110), FLL(flux-locked loop) 회로부(120), 도선(130), 아날로그 신호처리부(150), 필터부(160), DAQ 보드(170) 및 컴퓨터(180)를 포함한다.
SQUID 센서부(110)는 차폐실(190)내 액체헬륨듀어(113) 속에 위치하며, SQUID 센서 160개가 구동된다. FLL 회로부(120)는 10개의 FLL 회로 모듈(120-1,120-2 내지 120-9,120-10)을 포함하며, FLL 회로 모듈(120-1,120-2 내지 120-9,120-10)은 각각 16개의 FLL 회로(121) 및 출력부(123)를 포함하고, FLL 회로(121)는 차폐실(190)내에서 SQUID 센서부(110)로부터 측정된 신호를 증폭시키고 선형화하여 출력부(123)를 통해 도선(130)으로 보낸다. FLL 회로(121)는 SQUID 센서마다 하나씩 연결되고 16개의 FLL 회로(121)가 하나의 모듈이 된다. SQUID 센서 160개를 구동하기 위해서는 16개 채널이 연결된 FLL 회로 모듈(120-1,120-2 내지 120-9,120-10)이 10개가 요구된다. SQUID 센서의 수 및 각각의 모듈의 접지선의 수만큼인 170개의 도선이 필요하다.
아날로그 신호처리부(150)는 차폐실(140) 내에 위치하여 아날로그 신호처리 모듈(151) 및 직류전원부(153)를 포함한다. 아날로그 신호처리 모듈(151)은 각 채널별로 고역통과필터(155), 전압증폭기(156), 저역통과필터(157) 및 60Hz 노치(notch)필터(158)를 포함하며, FLL 회로부(120)에서 증폭되고 선형화된 신호를 도선(130)을 통해 입력받아 심자도나 뇌자도 분석에 맞도록 신호처리한다. 직류전원부(153)는 차폐실(140) 내에 설치되어 외부 잡음이 유입되지 못하게 한다.
아날로그 신호처리부(150)에서 신호처리된 신호는 필터부(160)를 거쳐 다수의 DAQ 보드(170)에 보내진다. DAQ 보드(170)는 입력된 아날로그 신호를 디지털 신호로 변환하여 컴퓨터(180)에 보낸다. SQUID 센서 160개가 구동되는 경우, 80채널 전압입력을 갖는 DAQ 보드 두 개를 이용하거나 64채널 전압입력을 갖는 DAQ 보드 세 개를 이용한다.
컴퓨터(180)는 변환된 디지털 신호를 저장하거나 응용 소프트웨어를 이용하여 SQUID 신호를 출력한다.
아날로그 신호 처리시스템 및 DAQ 보드를 이용한 다채널 SQUID 신호의 데이터 획득 시스템은 SQUID 센서의 수와 접지선을 포함한 수의 도선을 통해 SQUID 센서가 포함된 차폐실 외부의 아날로그 신호처리부에 연결되므로 차폐실 외부의 잡음을 내부로 유입시키는 원인으로 작용하여 정확한 데이터를 얻기 어렵다. 또한, 이러한 다수의 도선들과 차폐실 내외부의 접지선들이 서로 결합하여 다중 폐회로를 만들어 또다른 잡음원이 된다.
FLL 회로부에서 출력되는 신호는 여전히 신호크기가 작아서 필요한 신호만 얻기 위해 이용되는 아날로그 신호 처리시스템은 제조비용을 증가시키고 설치면적을 넓히며 SQUID 센서의 또다른 잡음원이 된다.
전압획득 채널수를 늘이기 위해 증설된 DAQ 보드는 상호간에 폐회로를 만들어 잡음을 만들 뿐만 아니라 사용 채널 증가에 따라 각 채널의 샘플링 시간은 감소된다.
본 발명이 이루고자 하는 기술적 과제는 다수의 도선과 접지선 연결에 따른 외부 잡음 유입이나 폐회로 잡음이 발생하지 않고 아날로그 신호 처리시스템이 필요없는 다채널 SQUID 신호의 데이터 획득 시스템을 제공하는 데 있다.
본 발명의 일 양태에 따르면 복수의 채널들을 가진 스퀴드(Superconducting quantum interference device: SQUID)센서에 연결되어, 상기 복수의 채널들에서 출력되는 전압 신호를 입력받아 상기 전압 신호가 출력되는 채널에 대한 정보 및 상기 전압 신호에 대한 정보를 갖는 채널-전압 직렬 디지털 신호를 생성하는 디지털 변환부 및 상기 디지털 변환부로부터 상기 채널-전압 직렬 디지털 신호를 전송하는 광섬유 케이블을 포함하는 다채널 스퀴드 신호의 데이터 획득 시스템을 제공한다.
본 발명의 다른 양태에 따르면 복수의 채널들을 가진 스퀴드 센서에 연결되어, 상기 복수의 채널들에서 출력되는 전압 신호로부터 상기 전압 신호가 출력되는 채널에 대한 정보 및 상기 전압 신호에 대한 정보를 갖는 채널-전압 직렬 디지털 신호를 생성하는 복수의 디지털 변환 모듈을 포함하는 디지털 변환부 및 상기 디지털 변환부로부터 상기 채널-전압 직렬 디지털 신호를 전송하는 상기 디지털 변환 모듈의 수만큼의 광섬유 케이블을 포함하는 다채널 스퀴드 신호의 데이터 획득 시스템을 제공한다.
본 발명의 또 다른 양태에 따르면 전자파 또는 전자기파를 차단하는 차폐실 내에 위치하여 전압 신호가 출력되는 복수의 채널들을 가진 스퀴드 센서에 연결되어 상기 복수의 채널들에서 출력되는 전압 신호를 입력받아 상기 전압 신호가 출력되는 채널에 대한 정보 및 상기 전압 신호에 대한 정보를 갖는 채널-전압 직렬 디지털 신호를 생성하는 디지털 변환부 및 상기 디지털 변환부로부터 상기 채널-전압 직렬 디지털 신호를 상기 차폐실 외부로 전송하는 광섬유 케이블을 포함하는 다채널 스퀴드 신호의 데이터 획득 시스템을 제공한다.
본 발명의 또 다른 양태에 따르면 전자파 또는 전자기파를 차단하는 차폐실 내에서 복수의 채널들을 가진 스퀴드 센서로부터 출력되는 전압 신호로부터 상기 전압 신호가 출력되는 채널에 대한 정보 및 상기 전압 신호에 대한 정보를 갖는 채널-전압 직렬 디지털 신호를 생성하는 단계, 및 상기 채널-전압 직렬 디지털 신호를 광섬유 케이블을 이용하여 상기 차폐실 외부로 전송하는 단계를 포함하는 것을 특징으로 하는 다채널 스퀴드 신호의 데이터 획득 방법을 제공한다.
다수의 도선과 접지선 연결에 따른 외부 잡음 유입이나 폐회로 잡음이 발생하지 않아 정확한 데이터를 획득할 수 있다. 아날로그 신호 처리시스템(ASP)이 요구되지 않아 구성이 단순해지고 제조비용이 절감되며 아날로그 신호 처리시스템 및 아날로그 신호 처리시스템과 DAQ 보드 사이의 폐회로에 따른 잡음이 발생하지 않는다.
DIO 보드 하나로 모든 채널의 신호를 받아들이므로 256 채널까지 DIO 보드의 증설이 필요없고, 측정 샘플링 시간도 256 채널까지 감소하지 않는다. 동일한 소프트웨어 필터가 모든 채널에 사용되어 신호처리한 출력의 특성은 모두 동일하여 신호처리에 따른 균일성을 보장한다.
도 1은 아날로그 신호 처리시스템 및 DAQ 보드를 이용한 다채널 SQUID 신호의 데이터 획득 시스템을 나타내는 도면이다.
도 2는 본 실시예에 따라 160개 채널 SQUID 신호의 데이터 획득 시스템(1000)의 일 예를 나타내는 블록도이다.
도 3은 본 실시예에 따른 FLL/HPF/AMP 회로 모듈의 일 예를 나타내는 블록도이다.
도 4는 본 실시예에 따른 채널-전압 전송 모듈 및 단선 직렬 데이터변환 모듈의 일 예를 나타내는 블록도이다.
도 5는 본 실시예에 따라 단선 직렬 데이터변환 모듈에서의 채널-전압 직렬 단펄스 디지털 신호의 생성을 보이는 도면이다.
도 6은 본 실시예에 따른 채널-전압 수신 모듈의 일 예를 나타내는 블록도이다.
도 7은 본 실시예에 따라 채널-전압 수신 모듈에서의 채널-전압 직렬 디지털 신호의 생성을 보이는 도면이다.
도 8은 본 실시예에 따른 채널-전압 수신 모듈과 샷 직렬-동기화 이송 모듈를 나타내는 도면이다.
도 9는 본 실시예에 따른 샷 직렬-동기화 이송 모듈, DIO 보드 및 컴퓨터를 나타내는 도면이다.
도 10은 본 실시예에 따른 샷 직렬-동기화 이송 모듈에서 동기화를 위한 10개 모듈의 시간 분할을 나타내는 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 실시예에 따라 160개 채널 SQUID 신호의 데이터 획득 시스템(1000)의 일 예를 나타내는 블록도이다.
도 2를 참조하면, SQUID 신호의 데이터 획득 시스템(1000)은 차폐실(100), SQUID 센서부(200), 디지털변환부(300), 광섬유 케이블(400), 채널-전압 수신 모듈(500), 샷 직렬-동기화 이송(shot serial-synchronized transfer) 모듈(600), DIO 보드(700) 및 컴퓨터(800)를 포함한다.
SQUID 센서부(200)는 160개 채널을 가지고 차폐실(100) 내에 놓인 액체헬륨듀어(210) 내에 위치하여 인체에서 나오는 심자도(MCG)나 뇌자도(MEG)를 측정하여 전압 신호를 출력한다. 차폐실(100)은 자기 차폐실 (magnetically shielded room: MSR)이나 전자기파 차폐실(Radio-frequency shielded room: RFSR)일 수 있다.
디지털변환부(300)는 10개의 디지털변환 모듈(300-1,300-2 내지 300-9,300-10)을 포함하고, SQUID 센서부(200)로부터 출력된 전압 신호를 채널 및 전압값 정보를 갖는 직렬(serial) 디지털 신호로 변환한다.
디지털변환 모듈(300-1,300-2 내지 300-9,300-10)은 16개의 FLL(flux-locked loop)/HPF(high-pass filter)/AMP(amplifier) 회로 모듈(310), 채널-전압 전송 모듈(330) 및 단선 직렬 데이터변환 모듈(350)을 포함한다.
FLL/HPF/AMP 회로 모듈(310)은 SQUID 센서부(200)로부터 출력된 전압 신호를 증폭하고 선형화하여 채널-전압 전송 모듈(330)에 보낸다. 채널-전압 전송 모듈(330)은 증폭하고 선형화된 전압 신호를 채널 및 전압값 정보를 갖는 직렬 디지털 신호로 변환한다. 단선 직렬 데이터변환 모듈(350)은 채널 및 전압값 정보를 갖는 직렬 디지털 신호에 클럭(clock)신호를 결합하여 채널-전압 직렬 단펄스 디지털 신호를 생성한다.
광섬유 케이블(400)는 160개 채널 SQUID 센서부(200)에 대해서 10개의 디지털변환 모듈(300-1,300-2 내지 300-9,300-10)에 따른 10개의 광섬유 케이블(400)이 이용되고 변환된 채널-전압 직렬 단펄스 디지털 신호를 차폐실(100) 밖으로 전송하여 채널-전압 수신 모듈(500)에 보낸다. 여기서, 광섬유 케이블(400)의 수는 디지털 변환 모듈의 수와 동일할 수 있다.
채널-전압 수신 모듈(500)은 광섬유 케이블(400)을 통해 전송된 채널-전압 직렬 단펄스 디지털 신호를 수신하여 채널-전압 직렬 디지털 신호 및 클럭 신호를 추출하고 추출된 채널-전압 직렬 디지털 신호를 샷 직렬-동기화 이송 모듈(600)에 보낸다.
샷 직렬-동기화 이송 모듈(600)은 채널-전압 직렬 디지털 신호를 시간 분할하여 순차적으로 재배치하여 채널-전압 병렬 디지털 신호로 변환한다. DIO 보드(700)는 채널-전압 병렬 디지털 신호를 입력받아 컴퓨터(800)에 보낸다. 이하에서, '채널-전압'은 채널 및 전압값 정보를 모두 포함한다는 것을 나타낸다.
컴퓨터(800)는 데이터를 획득하기 위한 응용 소프트웨어를 구비할 수 있다. 컴퓨터(800)는 채널-전압 디지털 신호를 입력받아 저장하거나 응용 소프트웨어를 이용하여 채널 및 전압값 정보를 분리하여 추출한다.
도 3은 본 실시예에 따른 FLL/HPF/AMP 회로 모듈의 일 예를 나타내는 블록도이다.
도 3을 참조하면, SQUID 센서부(200)는 FLL/HPF/AMP 회로 모듈(310-1)로부터 전류를 받아 구동하고 약한 전압 신호를 FLL/HPF/AMP 회로 모듈(310-1)에 보낸다. FLL/HPF/AMP 회로 모듈(310-1)은 FLL 회로 모듈(311-1) 및 HPF/AMP 회로 모듈(313-1)을 포함한다. FLL/HPF/AMP 회로 모듈(310-1)은 FLL 회로 모듈(311-1) 및 HPF/AMP 회로 모듈(313-1)을 하나의 PCB(printed circuit board)를 이용하여 제작될 수 있다.
FLL 회로 모듈(311-1)은 디지털 조절 인터페이스(digital control interface)모듈(311a-1)을 포함하며, SQUID 센서부(200)로부터 출력되는 전압 신호를 선형화한다. FLL 회로 모듈(311-1)은 컴퓨터로부터 출력되는 조절신호에 의해 조정될 수 있다. 디지털 조절 인터페이스 모듈(311a-1)은 스위치 조절 신호 및 전압 조절 신호를 출력한다.
HPF/AMP 회로 모듈(313-1)은 연산증폭기(op-amp) 하나로 구성될 수 있으며, FLL 회로 모듈(311-1)에서 출력되는 전압 신호의 DC 오프셋(DC offset)을 제거하고 전압 신호를 증폭한다. HPF/AMP 회로 모듈(313-1)을 작동시키면 FLL 회로 모듈(311-1)로부터의 출력 신호는 고역통과필터(HPF)를 지나 약 100 배로 증폭될 수 있다. FLL/HPF/AMP 회로 모듈(310-1)은 종래 FLL 회로부가 PCB에 장착된 상태에서 HPF/AMP 회로 모듈(313-1)을 추가하여 제작할 수 있다. HPF/AMP 회로 모듈(313-1)은 종래 아날로그 신호처리부의 일부로 작동할 수 있으며 저역통과필터(LPF) 및 60Hz 노치(notch)필터는 컴퓨터에서 소프트웨어 필터로 구성할 수 있다. HPF/AMP 회로 모듈(313-1)의 고역통과 주파수 및 증폭율은 필터 회로의 부품값에 의해 결정될 수 있다.
도 4는 본 실시예에 따른 채널-전압 전송 모듈 및 단선 직렬 데이터변환 모듈의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 채널-전압 전송 모듈(330)은 아날로그 스위치(331), 제1 아날로그-디지털 변환기(332), 제2 아날로그-디지털 변환기(333), 클럭생성기(334), 카운터(335), 모듈 분별기(336), 병렬-직렬 변환기(337)를 포함하고, 증폭하고 선형화된 전압 신호를 채널 및 전압값 정보를 갖는 직렬 디지털 신호로 변환한다.
아날로그 스위치(331)는 SQUID 센서부(200)의 16개의 채널을 순차적으로 선택하여 선택된 채널로부터 출력되는 전압 신호를 제1 아날로그-디지털 변환기(332) 및 제2 아날로그-디지털 변환기(333)에 번갈아 보낸다.
제1 아날로그-디지털 변환기(332) 및 제2 아날로그-디지털 변환기(333)는 선택된 SQUID 센서부(200)로부터 출력된 전압 신호를 직렬 디지털신호로 변환한다. 제1 아날로그-디지털 변환기(332)가 입력한 전압 신호의 전압을 읽는 동안 제2 아날로그-디지털 변환기(333)는 그 전 채널에서 읽었던 전압을 디지털 신호로 변환한다. 아날로그-디지털 변환기를 제1 아날로그-디지털 변환기(332) 및 제2 아날로그-디지털 변환기(333)로 구성하여 각 채널로부터의 전압 신호를 디지털화하는데 필요한 시간을 반으로 줄일 수 있다.
클럭생성기(334) 및 카운터(335)는 제1 아날로그-디지털 변환기(332) 및 제2 아날로그-디지털 변환기(333)를 작동시키는 클럭 신호 및 동기신호를 출력하여 제1 아날로그-디지털 변환기(332) 및 제2 아날로그-디지털 변환기(333)에 보내고, 아날로그 스위치(331)가 채널을 선택하게 하는 아날로그 스위치 작동 신호인 4 비트 병렬 디지털 신호를 병렬-직렬 변환기(337)에 보낸다.
모듈 분별기(336)는 각각의 디지털변환 모듈을 분별할 수 있게 하는 4 비트 병렬 디지털 신호인 모듈 분별신호를 생성하여 병렬-직렬 변환기(337)에 보낸다.
병렬-직렬 변환기(337)는 아날로그 스위치 작동 신호 및 모듈 분별신호를 직렬신호로 변환하고 변환된 아날로그 스위치 작동 신호 및 모듈 분별신호를 제1 아날로그-디지털 변환기(332) 및 제2 아날로그-디지털 변환기(333)로부터 출력된 직렬 디지털 신호와 결합하여 채널-전압 직렬 디지털 신호로 변환한다. 제1 아날로그-디지털 변환기(332) 및 제2 아날로그-디지털 변환기(333)가 16 비트 분해능을 가진다면, 24 비트 채널-전압 직렬 디지털 신호를 출력한다.
단선 직렬 데이터변환 모듈(350)은 시간 지연기(351), 제1 단펄스 발생기(352), 제2 단펄스 발생기(353), OR 게이트부(354)를 포함하고, 채널-전압 전송 모듈(330)에서 출력된 채널-전압 직렬 디지털 신호에 클럭(clock)신호를 결합한다.
시간 지연기(351)는 채널-전압 직렬 디지털 신호를 클럭생성기(334)에서 출력된 클럭 신호와 동기시킨다.
제1 단펄스 발생기(352) 및 제2 단펄스 발생기(353)는 채널-전압 직렬 디지털 신호에 따라서 지속시간이 다른 단펄스 신호를 출력하여 OR 게이트부(354)에 보낸다. 제1 단펄스 발생기(352)는 채널-전압 직렬 디지털 신호가 Low일 때, 클럭 신호가 지속시간 T0인 펄스 신호를 출력하고, 채널-전압 직렬 디지털 신호가 High일 때, 클럭 신호가 지속시간 2T0인 펄스 신호를 출력한다.
OR 게이트부(354)는 채널-전압 직렬 디지털 신호에 따라 출력된 단펄스 신호에 채널-전압 직렬 디지털 신호를 결합하여 채널-전압 직렬 단펄스 디지털 신호를 생성하여 광섬유 케이블(400)을 통해 차폐실 밖으로 전송한다.
도 5는 본 실시예에 따라 단선 직렬 데이터변환 모듈에서의 채널-전압 직렬 단펄스 디지털 신호의 생성을 보이는 도면이다.
도 5를 참조하면, 채널-전압 직렬 디지털 신호(1110)가 Low일 때, 클럭 신호(1120)가 들어오면 제1 단펄스 발생기(352)의 D-형 flip/flop에서 DT는 High가 되어 들어오고 출력은 NOT 게이트 수에 비례하여 High로 지속되었다가 Low로 떨어진다. 펄스 지속시간은 D-형 flip/flop 출력과 clear 단자에 연결된 NOT 게이트의 수로 결정된다. 그러나 채널-전압 직렬 디지털 신호(1110)가 Low일 때, 제2 단펄스 발생기(353)에서 DT는 Low로 나타나고 클럭 신호(1120)가 들어와도 출력은 반응하지 않는다.
채널-전압 직렬 디지털 신호(1110)가 High일 때, 클럭 신호(1120)가 들어오면 제2 단펄스 발생기(353)의 D-형 flip/flop에서 DT는 High가 되어 들어오고 출력은 NOT 게이트 수에 비례하여 High로 지속되었다가 Low로 떨어진다. 제2 단펄스 발생기(353)에서 NOT 게이트의 수를 제1 단펄스 발생기(352)의 NOT 게이트의 수 N0 보다 두 배인 2N0로 하면 반응 펄스 지속시간은 두 배로 늘어난다. 채널-전압 직렬 디지털 신호(1110)가 High일 때, 제1 단펄스 발생기(352)의 DT는 Low로 나타나 출력은 변화없이 Low를 가진다.
제1 단펄스 발생기(352) 및 제2 단펄스 발생기(353)의 출력을 결합하면 채널-전압 직렬 디지털 신호(1110)가 High일 때, 2N0 지속시간을 갖는 펄스를 생성하고, 채널-전압 직렬 디지털 신호(1110)가 Low일 때, N0 지속시간을 갖는 펄스를 생성한다. 채널-전압 직렬 단펄스 디지털 신호는 광섬유 케이블(400)을 통해 전송되고나서 다시 채널-전압 직렬 디지털 신호(1110)와 클럭 신호(1120)로 복원된다.
도 6은 본 실시예에 따른 채널-전압 수신 모듈의 일 예를 나타내는 블록도이다.
도 6을 참조하면, 채널-전압 수신 모듈(500)은 디지털 시간지연기(510), MUX(520), 클럭복원기(530), 카운터(540), 직렬-병렬 변환기(550), 병렬-직렬 변환기(560), AND 게이트부(570)를 포함한다.
채널-전압 수신 모듈(500)은 광섬유 케이블(400)을 통해 전송된 채널-전압 직렬 단펄스 디지털 신호를 수신하여 채널-전압 직렬 단펄스 디지털 신호로부터 채널-전압 직렬 디지털 신호 및 클럭 신호를 추출한다. 그리고나서 추출된 채널-전압 직렬 디지털 신호를 샷 직렬-동기화 이송 모듈(600)에 보낸다.
광섬유 케이블(400)을 통해 전송된 채널-전압 직렬 단펄스 디지털 신호는 디지털 시간지연기(510) 및 MUX(520)를 지나 클럭복원기(530)에 보내진다.
클럭복원기(530)는 시간 지연기(531) 및 펄스 발생기(533)를 포함하고, 채널-전압 직렬 단펄스 디지털 신호가 시간 지연기(531) 및 펄스 발생기(533)를 통과하면 복원한 클럭 신호(1220)가 생성된 후 채널-전압 직렬 디지털 신호(1230)를 생성하여 직렬-병렬 변환기(550)에 보낸다. 카운터(540)는 직렬-병렬 변환기(550)가 직렬 신호를 병렬 신호로 변환하게 하는 출력활성 신호를 생성하여 직렬-병렬 변환기(550)에 보낸다. 이하에서 '직렬 신호'는 '채널-전압 직렬 디지털 신호'를 나타내고, '병렬 신호'는 '채널-전압 병렬 디지털 신호'를 나타낸다.
24 비트 채널-전압 직렬 단펄스 디지털 신호가 전송된 경우 24 비트 카운터(540) 및 24 비트 직렬-병렬 변환기(550)가 이용될 수 있다. 직렬-병렬 변환기(550)는 채널-전압 직렬 단펄스 디지털 신호를 출력활성 신호에 동기하여 채널-전압 병렬 디지털 신호를 생성한다.
병렬-직렬 변환기(560)는 채널-전압 병렬 디지털 신호를 채널-전압 직렬 디지털 신호로 변환한다. 병렬-직렬 변환기(560)에 필요한 클럭 신호 및 병렬 신호를 직렬 신호로 변환하게 하는 출력활성 신호는 채널-전압 수신 모듈(500)에서 공통으로 사용되어 모듈들이 서로 동기된다.
직렬-병렬 변환기(550)의 구동 클럭 신호와 병렬-직렬 변환기(560)의 구동 클럭 신호는 각각 독립되어 작동하기 때문에 병렬-직렬 변환기(560)가 직렬-병렬 변환기(550)의 채널-전압 병렬 디지털 신호를 읽을 동안 채널-전압 병렬 디지털 신호가 바뀌면 정확한 정보를 얻을 수 없다. 병렬-직렬 변환기(560)가 안정한 병렬-직렬 변환을 하기 위해 직렬변환 안정기(serial converting safer)를 구성한다. 직렬변환 안정기는 시간 지연기(531), AND 게이트부(570) 및 카운터(540)를 포함할 수 있다.
직렬-병렬 변환기(550)의 출력활성 신호가 High로 유지되어 직렬 신호가 병렬 신호로 출력될 때와 병렬-직렬 변환기(560)의 입력활성 신호가 High로 유지되어 병렬 신호를 읽어 들이는 것이 동시에 일어날 경우, AND 게이트부(570)에서 High 신호를 출력한다.
AND 게이트부(570)의 High 신호가 카운터(540)에서 반응하여 MUX(520)를 작동시키면, 디지털 시간지연기(510)에서 첫번째 지연시간이 선택된 채널-전압 직렬 디지털 신호를 통과시킨다. 지연시간 기간을 통과한 채널-전압 직렬 디지털 신호는 직렬-병렬 변환기(550)로 들어가고 처음과 다른 시각을 갖는 출력활성 신호를 생성하여 직렬신호를 병렬신호로 변환한다. 직렬-병렬 변환기(550)의 출력활성 신호와 병렬-직렬 변환기(560)의 입력활성 신호가 동시에 High를 갖지 않아 AND 게이트부(570)가 Low가 되면, 직렬-병렬 변환기(550)에서 출력된 병렬신호는 안정하게 직렬신호로 변환된다. 첫번째 지연시간으로 통과한 채널-전압 직렬 디지털 신호가 AND 게이트부(570)를 Low로 만들지 못하면 카운터(540)에서 카운팅하고 두번째 지연시간으로 통과한다. 카운팅은 AND 게이트부(570)가 Low로 될 때가지 하며 최대 8가지의 지연시간으로 직렬변환 안정기를 구성할 수 있다.
직렬-병렬 변환기(550)에서 출력된 병렬 신호가 지속하는 시간은 채널-전압 전송 모듈(330)에서 결정하며 채널-전압 디지털 신호가 24 비트이고 클럭 주파수가 fck-p일 경우 지속시간 Tp는 24/fck-p로 결정되고 fck-p = 5 MHz이면 Tp=4.8 μs이다. 병렬-직렬 변환기(560)가 병렬 신호를 읽어 직렬 신호로 변환하는 시간 Ts는 채널-전압 수신 모듈(500)들에 공통으로 공급되는 클럭 시간 fck-s 및 병렬 신호 비트에 의해 결정되거나 입력활성 신호에 의해 결정한다. 24 비트 병렬 신호를 fck-s=80 MHz 신호로 읽을 때 변환시간은 Ts=24/fck-s=0.3 μs이다. 병렬-직렬 변환기(560)는 직렬-병렬 변환기(550)의 병렬 출력 지속시간 Tp=4.8 μs 동안 동일한 채널-전압 병렬 디지털 신호를 16번 직렬 신호로 바꿔 출력한다. 채널-전압 수신 모듈(500)은 CPLD(Complex Programmable Logic Device) 하나에 모두 넣을 수 있어 설치공간을 절약하게 하고 확장을 용이하게 한다.
도 7은 본 실시예에 따라 채널-전압 수신 모듈에서의 채널-전압 직렬 디지털 신호의 생성을 보이는 도면이다.
도 7을 참조하면, 채널-전압 직렬 단펄스 디지털 신호(1210)가 시간 지연기(531) 및 펄스 발생기(533)를 통과하면 복원한 클럭 신호(1220)가 생성된 후 채널-전압 직렬 디지털 신호(1230)가 생성된다.
시간 지연기(531)는 논리 게이트를 직렬로 연결하여 지연시간을 조절하고 펄스 발생기(533)는 D-형 flip/flop을 이용하여 펄스 신호를 생성한다. 채널-전압 직렬 단펄스 디지털 신호가 Low일 경우, 시간 지연기(531)의 지연시간 Td는 펄스 지속시간 T0 보다 크다. 채널-전압 직렬 단펄스 디지털 신호가 High일 경우, 시간 지연기(531)의 지연시간 Td는 펄스 지속시간 2T0 보다 작다.
도 8은 본 실시예에 따른 채널-전압 수신 모듈과 샷 직렬-동기화 이송 모듈를 나타내는 도면이다.
도 8을 참조하면, 샷 직렬-동기화 이송 모듈(600)는 직렬-병렬 변환기(610-1), 병렬-직렬 변환기(620-1), 모듈 선택기(630), 클럭생성기/카운터(640) 및 직렬-병렬 변환기(650)를 포함한다.
직렬-병렬 변환기(610-1)는 채널-전압 수신 모듈에서 채널-전압 직렬 디지털 신호를 입력받아 채널-전압 병렬 디지털 신호로 변환한다.
병렬-직렬 변환기(620-1)는 채널-전압 병렬 디지털 신호를 입력받아 채널-전압 직렬 디지털 신호로 변환하고 모듈 선택기(630)에 보낸다.
모듈 선택기(630)는 디지털 MUX로 구성되며 채널-전압 수신 모듈의 개수에 따라 채널수가 결정된다. 160 채널로부터 전압 신호를 수신할 경우 모듈 10개로 구성되므로 모듈 선택기(630)는 10 채널 MUX로 구성된다.
클럭생성기/카운터(640)는 MUX 선택 신호를 생성하여 모듈 선택기(630)에 보낸다. 직렬-병렬 변환기(650)는 동기화된 채널-전압 병렬 디지털 신호를 생성한다.
도 9는 본 실시예에 따른 샷 직렬-동기화 이송 모듈, DIO 보드 및 컴퓨터를 나타내는 도면이다.
도 9를 참조하면, 샷 직렬-동기화 이송 모듈(600)에서 채널-전압 직렬 디지털 신호를 모듈 선택기(630)가 차례로 입력받으면 직렬-병렬 변환기(650)가 채널-전압 병렬 디지털 신호로 변환한다.
클럭생성기(640-3)는 클럭 신호를 생성하여 샷 직렬-동기화 이송 모듈(600)에 보낸다. 두개의 카운터(640-1,640-2)는 모듈 선택기(630)에 필요한 선택신호를 생성한다.
채널-전압 디지털 신호가 24 비트인 경우, 클럭 신호는 24 카운터(640-2)를 이용하여 활성 신호로 이용되고 이를 다시 4 비트 카운터(640-1)를 이용하여 모듈 선택기(630) 선택 신호로 이용된다. 클럭 신호 및 카운터 신호는 샷 직렬-동기화 이송 모듈(600)에 공통으로 공급되어 신호들이 서로 동기되게 한다.
모듈 선택기(630)는 채널-전압 직렬 디지털 신호를 시간 분할하여 통과시키며 각 모듈이 출력하는 16개의 동일한 채널-전압 직렬 디지털 신호 중에 하나를 모듈 선택기(630)로 통과시켜 직렬-병렬 변환기(650)에 보낸다. 클럭생성기(640-3)를 제외한 샷 직렬-동기화 이송 모듈(600)은 CPLD 하나에 넣을 수 있어 장치를 간단히 제작할 수 있다.
샷 직렬-동기화 이송 모듈(600)에서 출력된 채널-전압 병렬 디지털 신호는 DIO 보드를 통해 컴퓨터에 입력된다.
동일한 채널-전압 직렬 디지털 신호가 16번 출력되는 동안 샷 직렬-동기화 이송 모듈(600)는 한번만 읽어 병렬 신호로 변환하고 나머지 15번 출력되는 동안 다른 모듈의 채널-전압 직렬 디지털 신호를 순차적으로 입력받아 변환한다. 각 모듈의 채널을 시분할하여 읽어들여 출력하므로 한 모듈의 16채널 신호를 읽어 변환하는 시간이나 16개 모듈의 256채널을 읽는 시간이 동일하다.
도 10은 본 실시예에 따른 샷 직렬-동기화 이송 모듈에서 동기화를 위한 10개 모듈의 시간 분할을 나타내는 도면이다.
도 10을 참조하면, 채널-전압 수신 모듈이 10개인 경우, 모듈 선택기를 통과하는 각 모듈의 직렬 신호를 나타낸다.
최대 모듈 Nmod이 16개일 때 각 모듈의 병렬-직렬 변환기의 출력은 제1 아날로그-디지털 변환기(332) 및 제2 아날로그-디지털 변환기(333)의 변환 시간 Tcon 또는 직렬-병렬 변환기(650) 지속시간 Tp 동안에 16:1 모듈 선택기(630)에서 한번씩 통과한다. 동일한 병렬-직렬 변환기(620) 출력은 10:1 모듈 선택기(630)로 통과할 때는 Tp 동안에 한번 또는 두번 통과할 수 있다.
채널에 따라 동일한 채널의 채널-전압 디지털 신호를 두 번 보내는 경우도 있으나 컴퓨터에서 응용 소프트웨어로 읽을 때는 하나로 받아들인다. 컴퓨터에 장착된 DIO 보드는 샷 직렬-동기화 이송 모듈(600)의 출력인 채널-전압 병렬 디지털 신호를 병렬 포트(port)로 한번에 읽어 들이며 24 비트 채널-전압 디지털 신호일 때 디지털 입력포트가 24개인 DIO 보드로 신호를 입력 받는다.
샷 직렬-동기화 이송 모듈(600)의 클럭 주파수 fck-s가 80 MHz이고 24 비트 병렬 디지털 신호를 읽을 때, 24-포트 DIO 보드의 입력 주파수 fD는 fck-s/24 이상 되어야 한다. 샷 직렬-동기화 이송 모듈(600)의 클럭 주파수 fck-s가 80 MHz이면 fD =80/24 MHz=3.33 MHz 이상으로 24 비트 디지털 신호를 읽어야 한다.
컴퓨터로 보내진 채널-전압 디지털 신호는 응용 소프트웨어를 이용하여 각 채널별 전압값을 추출하여 저장하거나 신호처리 소프트웨어로 이동하여 신호처리된다.
본 실시예는 상술한 모듈들을 각각 분리된 모듈로 구현한 일 예이나, 상술한 모듈 중 어느 부는 여러 모듈로 분리하여 구현할 수도 있고, 하나의 모듈로 통합하여 구현할 수도 있다.
상술한 실시예에서 사용한 구체적인 수치는 본 발명의 일 실시예를 설명하기 위한 것에 불과하므로 본 발명의 내용이 이러한 구체적인 수치에 한정되지 않는다.
상술한 모든 기능은 상기 기능을 수행하도록 코딩된 소프트웨어나 프로그램 코드 등에 따른 마이크로프로세서, 제어기, 마이크로제어기, ASIC(Application Specific Integrated Circuit) 등과 같은 프로세서에 의해 수행될 수 있다. 상기 코드의 설계, 개발 및 구현은 본 발명의 설명에 기초하여 당업자에게 자명하다고 할 것이다.
이상 본 발명에 대하여 실시예를 참조하여 설명하였지만, 해당 기술 분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시켜 실시할 수 있음을 이해할 수 있을 것이다. 따라서 상술한 실시예에 한정되지 않고, 본 발명은 이하의 특허청구범위의 범위 내의 모든 실시예들을 포함한다고 할 것이다.

Claims (17)

  1. 복수의 채널들을 가진 스퀴드(Superconducting quantum interference device: SQUID)센서에 연결되어,
    상기 복수의 채널들에서 출력되는 전압 신호를 입력받아 상기 전압 신호가 출력되는 채널에 대한 정보 및 상기 전압 신호에 대한 정보를 갖는 채널-전압 직렬 디지털 신호를 생성하는 디지털 변환부 및
    상기 디지털 변환부로부터 상기 채널-전압 직렬 디지털 신호를 전송하는 광섬유 케이블을 포함하는 다채널 스퀴드 신호의 데이터 획득 시스템.
  2. 제 1 항에 있어서,
    상기 스퀴드 센서 및 디지털 변환부는 전자파 또는 전자기파를 차단하는 차폐실(shield room) 내에 위치하는 것을 특징으로 하는 데이터 획득 시스템.
  3. 제 1 항에 있어서,
    상기 디지털 변환부는
    상기 스퀴드 센서의 복수의 채널들로부터 출력되는 전압 신호를 증폭하고 선형화하는 FLL/HPF/AMP 회로 모듈 및
    상기 증폭하고 선형화된 전압 신호를 상기 채널-전압 직렬 디지털 신호로 변환하는 채널-전압 전송 모듈을 포함하는 것을 특징으로 하는 데이터 획득 시스템.
  4. 제 3 항에 있어서,
    상기 FLL/HPF/AMP 회로 모듈은
    상기 스퀴드 센서의 복수의 채널들로부터 출력되는 전압 신호를 선형화하는 FLL 회로 모듈 및 상기 선형화된 전압 신호의 DC 오프셋(DC offset)을 제거하고 상기 전압 신호를 증폭하는 HPF/AMP 회로 모듈를 포함하는 것을 특징으로 하는 데이터 획득 시스템.
  5. 제 1 항에 있어서,
    상기 채널-전압 직렬 디지털 신호를 시간 분할하여 순차적으로 채널-전압 병렬 디지털 신호로 변환하는 샷 직렬-동기화 이송 모듈를 더 포함하는 데이터 획득 시스템.
  6. 제 5 항에 있어서,
    상기 채널-전압 병렬 디지털 신호를 저장하거나 상기 채널-전압 병렬 디지털 신호로부터 상기 전압 신호가 출력되는 채널에 대한 정보 및 상기 전압 신호에 대한 정보를 생성하는 컴퓨터를 더 포함하는 데이터 획득 시스템.
  7. 복수의 채널들을 가진 스퀴드 센서에 연결되어,
    상기 복수의 채널들에서 출력되는 전압 신호로부터 상기 전압 신호가 출력되는 채널에 대한 정보 및 상기 전압 신호에 대한 정보를 갖는 채널-전압 직렬 디지털 신호를 생성하는 복수의 디지털 변환 모듈을 포함하는 디지털 변환부 및
    상기 디지털 변환부로부터 상기 채널-전압 직렬 디지털 신호를 전송하는 상기 디지털 변환 모듈의 수만큼의 광섬유 케이블을 포함하는 다채널 스퀴드 신호의 데이터 획득 시스템.
  8. 제 7 항에 있어서,
    상기 디지털 변환 모듈은
    상기 스퀴드 센서의 복수의 채널들로부터 출력되는 전압 신호를 증폭하고 선형화하는 FLL/HPF/AMP 회로 모듈 및
    상기 증폭하고 선형화된 전압 신호를 상기 채널-전압 직렬 디지털 신호로 변환하는 채널-전압 전송 모듈을 포함하는 것을 특징으로 하는 데이터 획득 시스템.
  9. 제 8 항에 있어서,
    상기 FLL/HPF/AMP 회로 모듈은
    상기 스퀴드 센서의 복수의 채널들로부터 출력되는 전압 신호를 선형화하는 FLL 회로 모듈 및 상기 선형화된 전압 신호의 DC 오프셋(DC offset)을 제거하고 상기 전압 신호를 증폭하는 HPF/AMP 회로 모듈를 포함하는 것을 특징으로 하는 데이터 획득 시스템.
  10. 제 8 항에 있어서,
    상기 채널-전압 전송 모듈은
    상기 스퀴드 센서의 복수의 채널들을 순차적으로 선택하여 선택된 전압 신호를 제1 아날로그-디지털 변환기 및 제2 아날로그-디지털 변환기에 번갈아 보내는 아날로그 스위치;
    상기 아날로그 스위치가 채널을 선택하게 하는 제1 병렬 디지털 신호를 생성하는 클럭생성기;
    상기 디지털 변환부에서 상기 디지털 변환 모듈을 분별하게 하는 제2 병렬 디지털 신호를 생성하는 모듈 분별기;
    상기 선택된 전압 신호를 직렬 디지털 신호로 변환하는 제1 아날로그-디지털 변환기;
    상기 제1 아날로그-디지털 변환기가 상기 선택된 전압 신호를 읽는 동안 직전에 선택된 채널로부터의 전압 신호를 직렬 디지털 신호로 변환하는 제2 아날로그-디지털 변환기; 및
    상기 제1 병렬 디지털 신호 및 상기 제2 병렬 디지털 신호를 직렬 신호로 변환하고 상기 변환된 직렬 신호에 상기 직렬 디지털 신호를 결합하여 상기 채널-전압 직렬 디지털 신호를 생성하는 병렬-직렬 변환기를 포함하는 것을 특징으로 하는 데이터 획득 시스템.
  11. 제 7 항에 있어서,
    상기 채널-전압 직렬 디지털 신호를 시간 분할하여 순차적으로 채널-전압 병렬 디지털 신호로 변환하는 샷 직렬-동기화 이송 모듈를 더 포함하는 데이터 획득 시스템.
  12. 제 11 항에 있어서,
    상기 채널-전압 병렬 디지털 신호를 저장하거나 상기 채널-전압 병렬 디지털 신호로부터 상기 전압 신호가 출력되는 채널에 대한 정보 및 상기 전압 신호에 대한 정보를 생성하는 컴퓨터를 더 포함하는 데이터 획득 시스템.
  13. 전자파 또는 전자기파를 차단하는 차폐실 내에 위치하여 전압 신호가 출력되는 복수의 채널들을 가진 스퀴드 센서에 연결되어 상기 복수의 채널들에서 출력되는 전압 신호를 입력받아 상기 전압 신호가 출력되는 채널에 대한 정보 및 상기 전압 신호에 대한 정보를 갖는 채널-전압 직렬 디지털 신호를 생성하는 디지털 변환부 및
    상기 디지털 변환부로부터 상기 채널-전압 직렬 디지털 신호를 상기 차폐실 외부로 전송하는 광섬유 케이블을 포함하는 다채널 스퀴드 신호의 데이터 획득 시스템.
  14. 제 13 항에 있어서,
    상기 디지털 변환부는
    상기 스퀴드 센서의 복수의 채널들로부터 출력되는 전압 신호를 증폭하고 선형화하는 FLL/HPF/AMP 회로 모듈 및
    상기 증폭하고 선형화된 전압 신호를 상기 채널-전압 직렬 디지털 신호로 변환하는 채널-전압 전송 모듈을 포함하는 것을 특징으로 하는 데이터 획득 시스템.
  15. 제 13 항에 있어서,
    상기 채널-전압 직렬 디지털 신호를 시간 분할하여 순차적으로 채널-전압 병렬 디지털 신호로 변환하는 샷 직렬-동기화 이송 모듈를 더 포함하는 데이터 획득 시스템.
  16. 전자파 또는 전자기파를 차단하는 차폐실 내에서 복수의 채널들을 가진 스퀴드 센서로부터 출력되는 전압 신호로부터 상기 전압 신호가 출력되는 채널에 대한 정보 및 상기 전압 신호에 대한 정보를 갖는 채널-전압 직렬 디지털 신호를 생성하는 단계; 및
    상기 채널-전압 직렬 디지털 신호를 광섬유 케이블을 이용하여 상기 차폐실 외부로 전송하는 단계를 포함하는 것을 특징으로 하는 다채널 스퀴드 신호의 데이터 획득 방법.
  17. 제 16 항에 있어서,
    상기 광섬유 케이블을 이용하여 상기 차폐실 외부로 전송된 상기 채널-전압 직렬 디지털 신호를 시간 분할하여 순차적으로 병렬 디지털 신호로 변환하는 단계를 더 포함하는 것을 특징으로 하는 데이터 획득 방법.
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