WO2010101197A1 - 積層チップインダクタの等価回路モデルの回路定数解析方法及び回路シミュレーション方法 - Google Patents

積層チップインダクタの等価回路モデルの回路定数解析方法及び回路シミュレーション方法 Download PDF

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    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods

Definitions

  • the present invention relates to a circuit constant analysis method and circuit simulation method for an equivalent circuit model of a multilayer chip inductor, and in particular, a rectangular parallelepiped dielectric chip for high frequency, and an end portion on the surface of the chip.
  • Equivalent of a multilayer chip inductor suitable for circuit characteristic simulation including a multilayer chip inductor having a drawn inner conductor and an external electrode formed on the surface of the chip so as to be conductively connected to an end of the inner conductor
  • the present invention relates to an improvement of a circuit model circuit constant analysis method and a circuit simulation method.
  • Patent Document 1 discloses a highly accurate equivalent circuit that can satisfactorily represent the characteristics of an inductance element using a ferrite material, an analysis method thereof, and the like.
  • Patent Document 2 discloses an equivalent circuit representing an inductance element formed on a semiconductor substrate and having a low frequency dependency, and a simulation method thereof.
  • Citation 3 discloses a method for evaluating a planar inductance element formed on the upper surface of a dielectric substrate.
  • Cited Document 4 discloses an equivalent circuit and a circuit simulator representing a motor coil. When a basic equivalent circuit of the inductor is shown, as shown in FIG.
  • a parasitic capacitance Cp is connected in parallel to a series circuit in which an inductance L and a resistor R representing a loss including a skin effect of a conductor are connected in series. It becomes a connected circuit.
  • Each element depends on the frequency.
  • circuit analysis such as SPICE is performed using such an equivalent circuit, a large error occurs due to the presence of frequency characteristics of each element, and the actual performance of the designed circuit is the performance of the designed circuit. Is far from the target value.
  • Non-Patent Document 2 discloses a ladder circuit that takes into consideration the skin effect of a metal and the proximity effect of an electromagnetic wave.
  • FIG. 6B shows the circuit configuration. In order to capture the frequency characteristics of the frequency-dependent equivalent inductance L and conductor resistance R in the basic equivalent circuit, the inductance L0 with respect to DC and the DC resistance of the conductor are shown.
  • a series connection circuit of an inductance L1 and a resistance R1 taking into account the metal skin effect is connected in parallel to the DC resistance Rdc of the conductor.
  • a mutual inductance Lm is added between the inductances L0 and L1.
  • Each circuit element does not depend on the frequency.
  • the characteristics obtained by using the equivalent circuit of the background art as described above do not necessarily reflect the characteristics of the actual multilayer chip inductor well, and when performing circuit design using a circuit simulator, etc. Precise characteristic prediction in the frequency band is difficult.
  • the effect of each parasitic component is increased on the high frequency side, the multilayer chip inductance characteristics are complicated, and cannot always be expressed well.
  • the present invention focuses on the above points, and is an equivalent circuit of a multilayer chip inductor that can satisfactorily suppress the occurrence of errors due to frequency fluctuations between target performance and actual circuit performance in circuit design using a circuit simulator. It is an object of the present invention to provide a model circuit constant analysis method and a circuit simulation method.
  • a circuit constant analysis method for an equivalent circuit model of a multilayer chip inductor includes a rectangular parallelepiped dielectric chip, a chip built in the chip, and an end portion that is drawn to the surface of the chip.
  • a circuit constant analysis method for an equivalent circuit model of a multilayer chip inductor having an inner conductor and an outer electrode formed on the surface of the chip so as to be conductively connected to an end of the inner conductor,
  • a mutual inductance Lm between the inductance L0 for direct current and the inductance L1 for considering the electromagnetic proximity effect is provided.
  • a first parallel circuit is configured by connecting in parallel, and the inductance L0 is connected in series to one end of the first parallel circuit.
  • a DC resistance Rdc1 of the inner conductor is connected in series to the other end of the first parallel circuit to constitute a second series circuit, and the parasitic capacitance Cp and the loss of the dielectric constituting the chip are reduced.
  • a third series circuit connected in series with the resistor Rp shown is connected in parallel to the second series circuit to form a second parallel circuit, and one end of the second parallel circuit is connected to one end of the external electrode.
  • An impedance value of an equivalent circuit model of a multilayer chip inductor in which a parasitic inductance Ls is connected in series and a DC resistance Rdc2 of an external electrode is connected in series to the other end of the second parallel circuit, and the multilayer chip
  • the circuit constant value included in the equivalent circuit model is determined so that the typical value of the relative error between the actually measured value of the impedance of the inductor is small.
  • a fourth series circuit in which an inductance L2 and a resistance R2 for considering the thickness of the internal conductor are connected in series is added to the first parallel circuit of the equivalent circuit model. It is characterized by being connected in parallel.
  • the circuit constant value of the equivalent circuit is determined so that the typical value of the relative error is 10% or less.
  • the circuit simulation method of the present invention is a circuit simulation method for simulating the characteristics of a circuit including a multilayer chip inductor, using an equivalent circuit model of the multilayer chip inductor whose circuit constant is determined by the circuit constant analysis method. It is characterized by simulating the characteristics of a circuit including a chip inductor.
  • an equivalent circuit constant is extracted based on an equivalent circuit model that takes into account dielectric loss in a multilayer chip inductor, inductance and resistance of an external electrode, skin effect and electromagnetic proximity effect of an internal conductor, and thickness of the internal conductor.
  • FIG. 1 is a circuit diagram showing an equivalent circuit of Embodiment 1 of the present invention.
  • FIG. 2 is a circuit diagram showing an equivalent circuit of Embodiment 2 of the present invention.
  • FIG. 3 is a flowchart showing an example of a technique for specifically obtaining the circuit constant in the equivalent circuit.
  • FIG. 4 is a graph showing the characteristics based on the equivalent circuit of the embodiment compared with the background art and actual measurement values.
  • FIG. 5 is a block diagram showing an example of a simulation apparatus to which the present invention is applied.
  • FIG. 6 is a circuit diagram showing an example of a conventional equivalent circuit.
  • the DC resistance is not a DC resistance Rdc of the originally defined conductor, but a parallel circuit of Rdc and R1. Therefore, in the present invention, as shown in FIG. 1A, a series circuit of an inductance L1 and a resistance R1 considering the skin effect of the conductor is short-circuited with respect to the direct current, and then the inductance L0 with respect to the direct current and the direct current resistance of the conductor Connect in series with Rdc.
  • the inductance Ls of the external electrode is connected in series to the inductance L0, and the DC resistance Rdc2 of the external electrode is connected in series to the DC resistance Rdc1 of the internal conductor.
  • a series circuit in which a parasitic capacitance Cp of a dielectric constituting the chip of the multilayer chip inductor and a resistor Rp representing a loss of the dielectric are connected in series is connected in parallel inside the equivalent elements Ls and Rdc2 of the external electrodes.
  • the SPICE file of the equivalent circuit of FIG. 1C is as follows, for example. . subckt HK1 1 2 Ls 1 3 Lval1 L0 3 4 Lval2 Lm 4 5 Lval3 L1 4 7 Lval4 R1 7 5 Rval1 Cp 3 8 Cval1 Rp 8 6 Rval2 Rdc1 5 6 Rval3 Rdc2 6 2 Rval4 . ends If necessary, a part name or copyright notice is added as a comment.
  • specific circuit constant values are described in Lval1, Lval2,. For example, when the value of Ls is 0.58 nH, Ls 1 3 0.58n Is described. Specific examples will be described later.
  • the SPICE model program file described in Fortran is as follows.
  • the above-mentioned SPICE file can be directly read into the SPICE simulator, but the following program files need to be compiled. Also in this case, a part name and a copyright notice are added as comments as necessary.
  • the equivalent circuit shown in FIG. 2A is obtained in consideration of the thickness of the metal layer constituting the internal conductor in the multilayer chip inductor. That is, the skin effect on the side surface of the metal layer is represented by a series circuit of an inductance L2 and a resistance R2, and this is expressed in a series circuit and decoupling form of an inductance L1 and a resistance R1 in consideration of the skin effect of both upper and lower main surfaces of the metal layer. Each of the expressed inductances Lm is connected in parallel.
  • the parasitic inductance Ls of the external electrode is connected in series to the inductance L0
  • the DC resistance Rdc2 of the external electrode is connected in series to the DC resistance Rdc1 of the internal conductor.
  • a series circuit in which a parasitic capacitance Cp of a dielectric constituting the chip and a resistor Rp representing a loss of the dielectric material are connected in series is connected in parallel inside the equivalent elements Ls and Rdc2 of the external electrodes.
  • the SPICE file of the equivalent circuit shown in FIG. 2B as described above is, for example, as follows. .
  • Z_test (f n ) ESR_test (f n ) + jX_test (f n ) Is the measured value of the impedance at the frequency f n of the specific component of interest.
  • Z_circuit (V, f n ) ESR_circuit (V, f n ) + jX_circuit (V, f n ) Is the circuit impedance at the frequency f n of the SPICE model of the component.
  • An optimized mathematical model for extracting circuit constants is expressed by the following equation (1) or equation (2).
  • the target functions represented by these mathematical expressions are defined by defining a relative error between the measured value of the impedance of the corresponding element and the impedance value in the SPICE model, and minimizing the relative error.
  • Equation 1 represents the total error of all bands.
  • Equation 2 represents the maximum value of the error between the real part and the imaginary part of the impedance for each frequency.
  • FIG. 3 shows a flowchart of the procedure by the global optimization algorithm. As shown in the figure, first, the first region [V A , V B ] of the circuit element is determined (step SA). The first region [V A , V B ] is made as large as possible so that the optimum solution to be found is included as much as possible. Then, an optimal solution is obtained at a time by the global optimization algorithm. Simulation time can be greatly reduced. Next, an optimal solution V 0 is obtained by a global optimization algorithm (step SB).
  • Step SC an error in circuit impedance is obtained, and it is determined whether or not the optimum solution V 0 is appropriate.
  • the error between the circuit impedance of the SPICE model and the measured value of the component is too large and the optimum solution V 0 is not appropriate (N in step SC)
  • a new region [V A is obtained by the optimum solution V 0 . , V B ] is reconstructed (step SD), and the optimum solution V 0 is obtained again by the global optimization algorithm (step SB).
  • the error between the circuit impedance by the SPICE model and the actual measurement value of the component represents the accuracy of the SPICE model.
  • Equation 3 represents the relative error of ESR
  • Equation 4 represents the relative error of reactance.
  • a typical value of noise included in the raw data of the actual measurement value for the multilayer chip inductor is 10 %.
  • the circuit constants of the equivalent circuit of the embodiment were obtained by the method as described above, and this was input to the SPICE simulator for simulation, and the equivalent circuit model of the present invention was verified. Next, numerical examples obtained as described above will be specifically described.
  • FIG. 4A is a graph showing the frequency change of ESR (resistance component). As shown in the figure, the first and second embodiments are very close to the actually measured values, but the basic circuit graph is far away. Moreover, when Example 1 and Example 2 are compared, it turns out that Example 2 has very high precision. Similar results are obtained for the frequency change of X (reactance) in FIG. FIG. 4C shows the relative error of ESR and X with respect to the actual measurement values of Examples 1 and 2 and the basic circuit. From these graphs, it can be seen that the equivalent circuits of Example 1 and Example 2 have very few errors compared to the basic circuit. Similar comparisons were made for other multilayer chip inductors. However, in the SPICE models of all products, simulation results that were very consistent with the actual measurement values were obtained, and the accuracy of Example 2 was further improved than that of Example 1. Confirmed to do.
  • ESR resistance component
  • the simulation apparatus 100 is configured by a general computer system, and includes an arithmetic processing unit 110 mainly configured by a CPU, an input unit 122 such as a keyboard, an output unit 124 such as a liquid crystal display, and a program memory. 130 and the data memory 140 are connected.
  • the program memory 130 stores a simulation program such as a SPICE simulator 132.
  • the data memory 140 stores not only the above-described SPICE file of the multilayer chip inductor but also SPICE files 142 of various electronic components such as other capacitors and registers.
  • the arithmetic processing unit 110 reads the SPICE file of the element included in the circuit to be simulated from the data memory 140, incorporates it into the SPICE simulator 132, and performs arithmetic processing for simulation such as circuit characteristics. Is done. At this time, a highly accurate simulation result can be obtained by using the SPICE file of the equivalent circuit of Example 1 or Example 2 described above for the multilayer chip inductor. As described above, according to the embodiment of the present invention, the following effects can be obtained. (1) Electronic component manufacturers and their trading companies provide customers with the above-mentioned SPICE models of multilayer chip inductors, or make them public on the company's home page to provide convenience in circuit design to customers who adopt their products. Can be planned.
  • the electronic component manufacturer or its agent trading company can publish the SPICE model of the multilayer chip inductor component in a SPICE file or program, install it in a commercially available SPICE simulator, or make it available on the company's home page so that customers can download it. By doing so, it is possible to expand the sales channel of its products.
  • this invention is not limited to the Example mentioned above, A various change can be added in the range which does not deviate from the summary of this invention. For example, the following are also included.
  • the numerical values of the equivalent circuit constants shown in the above embodiment are merely examples, and are different depending on the parts.
  • the above embodiment is an example in which the present invention is applied to a SPICE simulator, but it does not preclude application to other various simulators.
  • a resistance element having a very small resistance value and an inductance element having a very small inductance value can be changed to a short circuit.
  • a resistance element having an extremely large resistance value and an inductance element having an extremely large inductance value can be changed to an open circuit.
  • the multilayer chip inductor since the characteristics of the multilayer chip inductor are accurately represented, it is suitable for various circuit simulations including the multilayer chip inductor.

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Abstract

　回路シミュレータを用いた回路設計と実際の回路性能との誤差の発生を良好に抑制する。　内部導体の表皮効果を考慮するインダクタンスＬ１とレジスタンスＲ１の直列回路に、直流に対するインダクタンスＬ０とインダクタンスＬ１との間の相互インダクタンスＬｍを並列接続し、これにインダクタンスＬ０と内部導体の直流抵抗Ｒｄｃ１とを直列に接続する。次に、外部電極の寄生インダクタンスＬｓを等価インダクタンスＬ０に直列に接続するとともに、外部電極の直流抵抗Ｒｄｃ２を内部導体の直流抵抗Ｒｄｃ１に直列に接続する。また、寄生キャパシタンスＣｐと、チップを構成する誘電体の損失を表す抵抗Ｒｐとを直列に接続した直列回路を、外部電極の等価素子Ｌｓ，Ｒｄｃ２の内側に並列に接続して構成された等価回路モデルを用いる。

Description

積層チップインダクタの等価回路モデルの回路定数解析方法及び回路シミュレーション方法
　本発明は、積層チップインダクタの等価回路モデルの回路定数解析方法及び回路シミュレーション方法に関し、特に高周波用の直方体状の誘電体チップと、該チップに内蔵されるとともに端部がそれぞれ前記チップの表面に引き出された内部導体と、前記内部導体の端部に導電接続するように前記チップの表面に形成された外部電極と、を有する積層チップインダクタを含む回路の特性シミュレーションに好適な積層チップインダクタの等価回路モデルの回路定数解析方法及び回路シミュレーション方法の改良に関する。
インダクタを含む回路の特性シミュレーションに関する背景技術としては、例えば、下記特許文献１~４に開示されたものがある。特許文献１には、フェライト材を用いたインダクタンス素子の特性を良好に表すことができる精度の高い等価回路及びその解析手法等が開示されている。特許文献２には、半導体基板上に形成され周波数依存性が少ないインダクタンス素子を表す等価回路及びそのシミュレーション方法が開示されている。引用文献３には、誘電体基板の上面に形成された平面型インダクタンス素子の評価方法が開示されている。引用文献４には、モータコイルを表す等価回路及び回路シミュレータが開示されている。
　インダクタの基本的な等価回路を示すと、図６（Ａ）に示すように、インダクタンスＬと導体の表皮効果を含む損失を表す抵抗Ｒとを直列に接続した直列回路に、寄生キャパシタンスＣｐを並列接続した回路となる。各素子は、いずれも周波数に依存する。このような等価回路を使用してＳＰＩＣＥなどの回路シミュレータで回路解析を行なうと、各素子の周波数特性の存在に起因して大きな誤差が発生し、設計した回路の実際の性能が設計回路の性能の目標値から大きく外れてしまう。
　かかる問題点を改善するものとして、下記非特許文献１記載の回路モデリング手法がある。これは、回路素子のモデリングを行なう際に分数多項式を２次ごとに分解し、直列共振回路の並列接続や並列共振回路の直列接続で合成するようにしたものである。しかし、このような一般分数多項式による回路合成の手法で高い精度を達成するためには、多項式の次数を上げなければならず、回路構成が相当複雑になってしまう。
　これに対し、下記非特許文献２には、金属の表皮効果（ｓｋｉｎ　ｅｆｆｅｃｔ）と電磁の近接効果（ｐｒｏｘｉｍｉｔｙ　ｅｆｆｅｃｔ）を考慮したラダー回路が開示されている。図６（Ｂ）にはその回路構成が示されており、前記基本等価回路に、周波数に依存する等価インダクタンスＬと導体の抵抗Ｒの周波数特性を捉えるため、直流に対するインダクタンスＬ０と導体の直流抵抗Ｒｄｃを直列接続した回路において、金属表皮効果を考慮するインダクタンスＬ１とレジスタンスＲ１の直列接続回路を導体の直流抵抗Ｒｄｃに並列に接続している。また、電磁近接効果を考慮するため、前記インダクタンスＬ０，Ｌ１間に相互インダクタンスＬｍを加えている。各回路素子は、いずれも周波数に依存しない。
　しかしながら、以上のような背景技術の等価回路を使用して得た特性は、実際の積層チップインダクタの特性を必ずしも良好に反映しておらず、回路シミュレータによる回路設計等を行なう際において、所望の周波数帯域における精度の良い特性予測が難しい。特に、高周波側で各寄生成分の作用が大きくなり、積層チップインダクタンス特性が複雑化し、必ずしも良好に表現することができない。
特開平１１−３１２１８７号公報 特開２００４−２３５２７９号公報公報 特開２０００−２８６６２号公報 特開２００７−１２２５７４号公報 河野通孝，加藤利次，井上馨「最小自乗法による集中定数等価回路のパラメータ抽出法」，Ｔｈｅ　ＳＣＩＥＮＣＥ　ａｎｄ　ＥＮＧＩＮＥＥＲＩＮＧ　ＲＥＶＩＥＷ　ｏｆ　ＤＯＳＨＩＳＨＡ　ＵＮＩＶＥＲＳＩＴＹ，Ｖｏｌ．４５，Ｎｏ．２　ｐｐ．１−１４，Ｊｕｌｙ　２００４ Ｙｕ　Ｃａｏ；Ｇｒｏｖｅｓ，Ｒ．Ａ．；Ｘｕｅｊｕｅ　Ｈｕａｎｇ；Ｚａｍｄｍｅｒ，Ｎ．Ｄ．；Ｐｌｏｕｃｈａｒｔ，Ｊ．−Ｏ．；Ｗａｃｈｎｉｋ，Ｒ．Ａ．；Ｔｓｕ−Ｊａｅ　Ｋｉｎｇ；Ｃｈｅｎｍｉｎｇ　Ｈｕ，″Ｆｒｅｑｕｅｎｃｙ−ｉｎｄｅｐｅｎｄｅｎｔ　ｅｑｕｉｖａｌｅｎｔ−ｃｉｒｃｕｉｔ　ｍｏｄｅｌ　ｆｏｒ　ｏｎ−ｃｈｉｐ　ｓｐｉｒａｌ　ｉｎｄｕｃｔｏｒｓ″，ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，Ｖｏｌｕｍｅ　３８，Ｉｓｓｕｅ　３，Ｍａｒ　２００３　Ｐａｇｅ（ｓ）：４１９−４２６
　本発明は以上の点に着目したもので、回路シミュレータを用いた回路設計における目標性能と実際の回路性能との周波数変動に伴う誤差の発生を良好に抑制することができる積層チップインダクタの等価回路モデルの回路定数解析方法及び回路シミュレーション方法を提供することを、その目的とする。
　前記目的を達成するため、本発明の積層チップインダクタの等価回路モデルの回路定数解析方法は、直方体状の誘電体チップと、該チップに内蔵されるとともに端部がそれぞれ前記チップの表面に引き出された内部導体と、前記内部導体の端部に導電接続するように前記チップの表面に形成された外部電極と、を有する積層チップインダクタの等価回路モデルの回路定数解析方法であって、内部導体の表皮効果を考慮するためのインダクタンスＬ１とレジスタンスＲ１とが直列接続された第１の直列回路に、電磁近接効果を考慮するための、直流に対するインダクタンスＬ０と前記インダクタンスＬ１との間の相互インダクタンスＬｍを並列に接続して第１の並列回路を構成し、該第１の並列回路の一端に、前記インダクタンスＬ０を直列接続するとともに、前記第１の並列回路の他端に、前記内部導体の直流抵抗Ｒｄｃ１を直列接続して、第２の直列回路を構成し、寄生キャパシタンスＣｐと前記チップを構成する誘電体の損失を示す抵抗Ｒｐとが直列接続された第３の直列回路を、前記第２の直列回路に並列接続して、第２の並列回路を構成し、該第２の並列回路の一端に、外部電極の寄生インダクタンスＬｓを直列接続するとともに、前記第２の並列回路の他端に、外部電極の直流抵抗Ｒｄｃ２を直列接続して構成した、積層チップインダクタの等価回路モデルのインピーダンスの値と、前記積層チップインダクタのインピーダンスの実測値と、の相対誤差のティピカル値が小さくなるように、前記等価回路モデルに含まれている回路定数の数値を決定することを特徴とする。
　主要な形態の一つは、内部導体の厚みを考慮するためのインダクタンスＬ２とレジスタンスＲ２とが直列に接続された第４の直列回路を、前記等価回路モデルの前記第１の並列回路に、更に並列に接続したことを特徴とする。
　また、他の形態の一つは、前記相対誤差のティピカル値が１０％以下となるように等価回路の回路定数の数値を決定することを特徴とする。
　本発明の回路シミュレーション方法は、積層チップインダクタを含む回路の特性シミュレーションを行う回路シミュレーション方法において、前記回路定数解析方法によって回路定数が決定された積層チップインダクタの等価回路モデルを利用して、当該積層チップインダクタを含む回路の特性のシミュレーションを行なうことを特徴とする。
　本発明によれば、積層チップインダクタにおける誘電体損失，外部電極のインダクタンス及びレジスタンス，内部導体の表皮効果と電磁近接効果、内部導体の厚みを考慮した等価回路モデルに基づいて等価回路定数を抽出することで、回路シミュレータを用いた回路設計と回路の実際の性能との誤差の発生が良好に抑制されるようになる。本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明らかにする。
　図１は本発明の実施例１の等価回路を示す回路図である。
　図２は本発明の実施例２の等価回路を示す回路図である。
　図３は前記等価回路における回路定数を具体的に求めるための手法の一例を示すフローチャートである。
　図４は前記実施例の等価回路に基づく特性を背景技術及び実測値と比較して示すグラフである。
　図５は本発明が適用されるシミュレーション装置の一例を示すブロック図である。
　図６は従来の等価回路の一例を示す回路図である。
　以下、本発明を実施するための最良の形態を、実施例に基づいて詳細に説明する。
　最初に、本発明の理解を容易にするため、図１を参照しながら、上述したラダー回路から本願発明の等価回路に至る経過を説明する。図６（Ｂ）に示したＣａｏ氏らのラダー回路は、直流抵抗が、本来定義された導体の直流抵抗Ｒｄｃではなく、ＲｄｃとＲ１との並列回路となってしまっている。そこで、本発明では、図１（Ａ）に示すように、導体の表皮効果を考慮するインダクタンスＬ１とレジスタンスＲ１の直列回路を直流に対してショートしてから、直流に対するインダクタンスＬ０と導体の直流抵抗Ｒｄｃに直列接続する。
　次に、この図１（Ａ）の改良したラダー回路に含まれているインダクタンスＬ０，Ｌ１間の相互インダクタンスＬｍをデカップリング形式で表すと、同図（Ｂ）に示すようになる。すなわち、Ｒ１・Ｌ１の直列回路に相互インダクタンスＬｍが並列接続されており、この並列回路に、直流に対するインダクタンスＬ０と導体の直流抵抗Ｒｄｃとを直列に接続した構成となる。
　次に、誘電体損失と、外部電極のインダクタンス及びレジスタンスを同時に考慮し、図１（Ｃ）に示す本実施例の等価回路を得る。すなわち、外部電極のインダクタンスＬｓを前記インダクタンスＬ０に直列に接続するとともに、外部電極の直流抵抗Ｒｄｃ２を内部導体の直流抵抗Ｒｄｃ１に直列に接続する。また、積層チップインダクタのチップを構成する誘電体の寄生キャパシタンスＣｐと、誘電体の損失を表す抵抗Ｒｐとを直列に接続した直列回路を、外部電極の等価素子Ｌｓ，Ｒｄｃ２の内側に並列に接続する。
　次に、以上のような本実施例における積層チップインダクタの等価回路（ＳＰＩＣＥモデル）を使用してシミュレーションを行なう場合について説明する。シミュレータとして、例えばＳＰＩＣＥシミュレータを使用する場合、前記図１（Ｃ）の等価回路のＳＰＩＣＥファイルは、例えば下記の通りになる。
．ｓｕｂｃｋｔ　ＨＫ１　１　２
　Ｌｓ　　　１　３　Ｌｖａｌ１
　Ｌ０　　　３　４　Ｌｖａｌ２
　Ｌｍ　　　４　５　Ｌｖａｌ３
　Ｌ１　　　４　７　Ｌｖａｌ４
　Ｒ１　　　７　５　Ｒｖａｌ１
　Ｃｐ　　　３　８　Ｃｖａｌ１
　Ｒｐ　　　８　６　Ｒｖａｌ２
　Ｒｄｃ１　５　６　Ｒｖａｌ３
　Ｒｄｃ２　６　２　Ｒｖａｌ４
．ｅｎｄｓ
　なお、必要に応じて、部品名や著作権表示がコメントとして付加される。また、上記ファイル中、Ｌｖａｌ１，Ｌｖａｌ２，・・・には、具体的な回路定数の数値が記述される。例えば、Ｌｓの値が０．５８ｎＨのときは、
　Ｌｓ　１　３　０．５８ｎ
と記述されるという具合である。具体例は後述する。
　次に、Ｆｏｒｔｒａｎで記述したＳＰＩＣＥモデルのプログラムファイルは、下記の通りになる。上述したＳＰＩＣＥファイルは、そのままＳＰＩＣＥシミュレータに読み込むことができるが、以下のプログラムファイルは、コンパイルする必要がある。この場合も、必要に応じて、部品名や著作権表示がコメントとして付加される。
　Ｃｏｍｐｌｅｘ　Ｆｕｎｃｔｉｏｎ　ＺＨＫ１（Ｌｓ，Ｌ０，Ｌｍ，Ｌ１，Ｒ１，Ｃｐ，Ｒｐ，Ｒｄｃ１，Ｒｄｃ２，Ｆｒｅｑ）
　Ｃｏｍｐｌｅｘ　ＡＩＭ，ＺＬｓ，ＺＬ０，ＺＬｍ，ＺＬ１，ＺＣｐ，Ｚ１，Ｚ２，Ｚ３
　ｄａｔａ　ＰＩ／３．１４１５９２６／，ＡＩＭ／（０．０，１．０）
　ＺＬｓ＝ＡＩＭ＊２．０＊ＰＩ＊Ｆｒｅｑ＊Ｌｓ
　ＺＬ０＝ＡＩＭ＊２．０＊ＰＩ＊Ｆｒｅｑ＊Ｌ０
　ＺＬｍ＝ＡＩＭ＊２．０＊ＰＩ＊Ｆｒｅｑ＊Ｌｍ
　ＺＬ１＝ＡＩＭ＊２．０＊ＰＩ＊Ｆｒｅｑ＊Ｌ１
　ＺＣｐ＝１．／（ＡＩＭ＊２．０＊ＰＩ＊Ｆｒｅｑ＊Ｃｐ）
　Ｚ１＝Ｒ１＋ＺＬ１
　Ｚ２＝ＺＬ０＋１．／（１．／ＺＬｍ＋１．／Ｚ１）＋Ｒｄｃ１
　Ｚ３＝１．／（１．／Ｚ２＋１．／（ＺＣｐ＋Ｒｐ））
　ＺＨＫ１＝ＺＬｓ＋Ｚ３＋Ｒｄｃ２
　Ｒｅｔｕｒｎ
　Ｅｎｄ
　次に、図２を参照しながら、本発明の実施例２について説明する。前記図１（Ｂ）に示したデカップリング形式のラダー回路において、積層チップインダクタにおいて内部導体を構成する金属層の厚みを考慮すると、図２（Ａ）に示すような等価回路となる。すなわち、金属層の側面の表皮効果をインダクタンスＬ２とレジスタンスＲ２の直列回路で表し、これを、金属層の上下両主面の表皮効果を考慮したインダクタンスＬ１とレジスタンスＲ１の直列回路及びデカップリング形式で表現したインダクタンスＬｍと、それぞれ並列に接続する。
　次に、前記実施例と同様にして、誘電体損失と、外部電極の寄生インダクタンス及びレジスタンスを同時に考慮し、図２（Ｂ）に示す本実施例の等価回路を得る。すなわち、外部電極の寄生インダクタンスＬｓを前記インダクタンスＬ０に直列に接続するとともに、外部電極の直流抵抗Ｒｄｃ２を内部導体の直流抵抗Ｒｄｃ１に直列に接続する。また、チップを構成する誘電体の寄生キャパシタンスＣｐと、誘電体材料の損失を表す抵抗Ｒｐとを直列に接続した直列回路を、外部電極の等価素子Ｌｓ，Ｒｄｃ２の内側に並列に接続する。
　以上のような図２（Ｂ）に示す等価回路のＳＰＩＣＥファイルは、例えば下記の通りになる。
．ｓｕｂｃｋｔ　ＨＫ２　１　２
　Ｌｓ　　　１　３　Ｌｖａｌ１
　Ｌ０　　　３　４　Ｌｖａｌ２
　Ｌｍ　　　４　５　Ｌｖａｌ３
　Ｌ１　　　４　７　Ｌｖａｌ４
　Ｒ１　　　７　５　ＲＶａｌ１
　Ｌ２　　　４　８　Ｌｖａｌ５
　Ｒ２　　　８　５　Ｒｖａｌ２
　Ｃｐ　　　３　９　Ｃｖａｌ１
　Ｒｐ　　　９　６　Ｒｖａｌ３
　Ｒｄｃ１　５　６　Ｒｖａｌ４
　Ｒｄｃ２　６　２　Ｒｖａｌ５
．ｅｎｄｓ
また、Ｆｏｒｔｒａｎによる前記ＳＰＩＣＥモデルのプログラムファイルは、下記の通りになる。
　Ｃｏｍｐｌｅｘ　Ｆｕｎｃｔｉｏｎ　ＺＨＫ２（Ｌｓ，Ｌ０，Ｌｍ，Ｌ１，Ｒ１，Ｌ２，Ｒ２，
１　　　　　　　　　　　　　　　　　　Ｃｐ，Ｒｐ，Ｒｄｃ１，Ｒｄｃ２，Ｆｒｅｑ）
　Ｃｏｍｐｌｅｘ　ＡＩＭ，ＺＬｓ，ＺＬ０，ＺＬｍ，ＺＬ１，Ｚｌ２，ＺＣｐ，Ｚ１，Ｚ２，Ｚ３
　ｄａｔａ　ＰＩ／３．１４１５９２６／，ＡＩＭ／（０．０，１．０）
　ＺＬｓ＝ＡＩＭ＊２．０＊ＰＩ＊Ｆｒｅｑ＊Ｌｓ
　ＺＬ０＝ＡＩＭ＊２．０＊ＰＩ＊Ｆｒｅｑ＊Ｌ０
　ＺＬｍ＝ＡＩＭ＊２．０＊ＰＩ＊Ｆｒｅｑ＊Ｌｍ
　ＺＬ１＝ＡＩＭ＊２．０＊ＰＩ＊Ｆｒｅｑ＊Ｌ１
　ＺＬ２＝ＡＩＭ＊２．０＊ＰＩ＊Ｆｒｅｑ＊Ｌ２
　ＺＣｐ＝１．／（ＡＩＭ＊２．０＊ＰＩ＊Ｆｒｅｑ＊Ｃｐ）
　Ｚ１＝１．／（１．／ＺＬｍ＋１．／（Ｒ１＋ＺＬ１）＋１．／（Ｒ２ＬＺＬ２））
　Ｚ２＝ＺＬ０＋Ｚ１＋Ｒｄｃ１
　Ｚ３＝１．／（１．／Ｚ２＋１．／（ＺＣｐ＋Ｒｐ））
　ＺＨＫ２＝ＺＬｓ＋Ｚ３＋Ｒｄｃ２
　Ｒｅｔｕｒｎ
　Ｅｎｄ
＜具体例＞
　次に、図３~図４を参照しながら、前記実施例の具体的な数値例及びシミュレーション例を説明する。上述した実施例の等価回路モデルを利用してシミュレーションを行なうためには、各等価回路に含まれている回路定数を具体的に決定する必要がある。例えば、ＡＢＣ社製の型番「○○○」の積層チップインダクタを使用するときは、当該部品における前記回路定数の値を具体的に決定しなければならない。そのための手法としては、ニュートン法など、各種の手法が知られているが、以下、一例として、グローバル最適化アルゴリズムによる方法を説明する。まず、
　Ｚ＿ｔｅｓｔ（ｆｎ）＝ＥＳＲ＿ｔｅｓｔ（ｆｎ）＋ｊＸ＿ｔｅｓｔ（ｆｎ）
を、対象となる特定の部品の周波数ｆｎにおけるインピーダンスの実測値とする。また、
　Ｚ＿ｃｉｒｃｕｉｔ（Ｖ，ｆｎ）＝ＥＳＲ＿ｃｉｒｃｕｉｔ（Ｖ，ｆｎ）＋ｊＸ＿ｃｉｒｃｕｉｔ（Ｖ，ｆｎ）
を、当該部品のＳＰＩＣＥモデルの周波数ｆｎにおける回路インピーダンスとする。なお、これらの式中のＶ＝｛Ｖ１，Ｖ２，…，Ｖｍ｝，Ｖｉ（ｉ＝１，２，…，ｍ）は、ＳＰＩＣＥモデルの回路素子である。
　回路定数を抽出する最適化数学モデルは、次の数１式，あるいは数２式で示される。これらの数式で表される目標関数は、該当する素子のインピーダンスの実測値と、ＳＰＩＣＥモデルにおけるインピーダンス値との相対誤差を定義し、その相対誤差を最小化して表したものである。数１式は、全帯域の誤差の合計を表したものである。数２式は、周波数ごとのインピーダンスの実数部と虚数部の誤差の最大値を表したものである。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
 　図３には、前記グローバル最適化アルゴリズムによる手順がフローチャートとして示されている。同図に示すように、まず、回路素子の最初の領域［ＶＡ，ＶＢ］を決める（ステップＳＡ）。求める最適解がなるべく含まれるように最初の領域［ＶＡ，ＶＢ］を出来るだけ大きくする。そうすると、グローバル最適化アルゴリズムにより一回で最適解が求められる。シミュレーション時間は大幅短縮できる。
　次に、グローバル最適化アルゴリズムにより最適解Ｖ０を求める（ステップＳＢ）。そして、前記数１式及び数２式を利用して、回路インピーダンスの誤差を求め、最適解Ｖ０が適切かどうか判断する（ステップＳＣ）。その結果、もしＳＰＩＣＥモデルの回路インピーダンスと部品の実測値との誤差が大き過ぎて、前記最適解Ｖ０が適切でないと判明したら（ステップＳＣのＮ）、最適解Ｖ０によって新しい領域［ＶＡ，ＶＢ］を再構成し（ステップＳＤ）、グローバル最適化アルゴリズムによって最適解Ｖ０をもう一度求める（ステップＳＢ）。
　ＳＰＩＣＥモデルによる回路インピーダンスと部品の実測値との誤差は、ＳＰＩＣＥモデルの精度を表す。この回路インピーダンス対実測値の相対誤差は、次の数３式及び数４式で示される。これらのうち、数３式はＥＳＲの相対誤差，数４式はリアクタンスの相対誤差を表す。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
 　以上の処理を繰り返し行ない、回路インピーダンス対実測値の相対誤差のティピカル値が例えば１０％以下となったら、高精度のＳＰＩＣＥモデルが得られたと判断し（ステップＳＣのＹ）、その結果を保存して終了する（ステップＳＥ）。
　なお、相対誤差のティピカル値を１０％以下にする理由は二つある。第１に、測定器の確度により、測定誤差を生じ、実測値の生データにノイズが含まれており、積層チップインダクタに対して実測値の生データに入っているノイズのティピカル値は、１０％程度である。第２に、電子部品毎の特性ばらつきがあり、積層チップインダクタの公差は一般的にＪ交差（±５％）と定められているので、１０％より大きいと回路精度が低下してしまう。このため、上記相対誤差のティピカル値は１０％以下となるようにすることが好ましい。
　次に、以上のような手法で実施例の等価回路の回路定数を求め、これをＳＰＩＣＥシミュレータに入力してシミュレーションを行い、本発明の等価回路モデルを検証した。
　次に、以上のようにして求めた数値例について具体的に説明する。
（１）本件出願人製の高周波用積層チップインダクタ「ＨＫ１００５Ｒ１０（１００ｎＨ）」の場合（実施例１と実施例２の等価回路の適用範囲はＤＣもしくは周波数１．９４２ＧＨｚ以下）
ａ，図６（Ａ）に示した基本等価回路をＳＰＩＣＥモデルとして、各素子の回路定数の数値を上記方法で求めたところ、以下のようになった。
Ｌ０＝１００ｎＨ，
Ｒｄｃ＝０．８９４３６２Ω，
Ｃｐ＝０．２６８２３６ｐＦ，
ｂ，次に、図１（Ｃ）に示した実施例１の等価回路における各素子の回路定数の数値を求めたところ、以下のようになった。
Ｌ０＝５５．７１２５３２ｎＨ，
Ｌｍ＝４８．８８５０２５ｎＨ，
Ｌ１＝８４．４９０７９１３ｎＨ，
Ｒ１＝１１２．０３５７９７Ω，
Ｃｐ＝０．２９５７５２８５３ｐＦ，
Ｒｐ＝３．２４１５１６３５Ω，
Ｌｓ＝０．５３８９５６５２３ｎＨ，
Ｒｄｃ１＝０．７９６８４４１８４Ω，
Ｒｄｃ２＝０．０９７５１７７８８４Ω。
ｃ，次に、図１（Ｃ）に示した実施例２の等価回路における各素子の回路定数の数値を求めたところ、以下のようになった。
Ｌ０＝６６．２２７５３１４ｎＨ，
Ｌｍ＝４５．４６７９８７１ｎＨ，
Ｌ１＝７７．８１８９６２１ｎＨ，
Ｌ２＝１０８．２５４２５ｎＨ，
Ｒ１＝３９．０４７４３５８Ω，
Ｒ２＝４５７．２５９１５５Ω，
Ｃｐ＝０．２８５３２７７９２ｐＦ，
Ｒｐ＝２．１２７３５７４８Ω，
Ｌｓ＝１．２５３３５５３８ｎＨ，
Ｒｄｃ１＝０．６６３０２１６８４Ω，
Ｒｄｃ２＝０．２３１３４０２８９Ω。
　これらに対応するＳＰＩＣＥファイルは、下記の通りとなる。コメント行は省略している。
ａ，実施例１の場合
．ｓｕｂｃｋｔ　ＨＫ１００５Ｒ１０＿１　１　２
　Ｌｓ　　　１　３　０．５３８９５６５２３ｎ
　Ｌ０　　　３　４　５５．７１２５３２ｎ
　Ｌｍ　　　４　５　４８．８８５０２５ｎ
　Ｌ１　　　４　７　８４．４９０７９１３ｎ
　Ｒ１　　　７　５　１１２．０３５７９７
　Ｃｐ　　　３　８　０．２９５７５２８５３ｐ
　Ｒｐ　　　８　６　３．２４１５１６３５
　Ｒｄｃ１　５　６　０．７９６８４４１８４
　Ｒｄｃ２　６　２　０．０９７５１７７８８４
．ｅｎｄｓ
ｂ，実施例２の場合
．ｓｕｂｃｋｔ　ＨＫ１００５Ｒ１０＿２　１　２
　Ｌｓ　　　１　３　１．２５３３５５３８ｎ
　Ｌ０　　　３　４　６６．２２７５３１４ｎ
　Ｌｍ　　　４　５　４５．４６７９８７１ｎ
　Ｌ１　　　４　７　７７．８１８９６２１ｎ
　Ｒ１　　　７　５　３９．０４７４３５８
　Ｌ２　　　４　８　１０８．２５４２５ｎ
　Ｒ２　　　８　５　４５７．２５９１５５
　Ｃｐ　　　３　９　０．２８５３２７７９２ｐ
　Ｒｐ　　　９　６　２．１２７３５７４８
　Ｒｄｃ１　５　６　０．６６３０２１６８４
　Ｒｄｃ２　６　２　０．２３１３４０２８９
．ｅｎｄｓ
　プログラミングしたＳＰＩＣＥモデルを呼び出すためのプログラムは、次の通りとなる。コメント行は省略している。
ａ，実施例１の場合
　Ｃｏｍｐｌｅｘ　Ｆｕｎｃｔｉｏｎ　Ｚ＿Ｒ１０＿１（Ｆｒｅｑ）
　ＣＯＭＰＬＥＸ　ＺＨＫ１
　Ｌｓ＝０．５３８９５６５２３ｅ−９
　Ｌ０＝５５．７１２５３２ｅ−９
　Ｌｍ＝４８．８８５０２５ｅ−９
　Ｌ１＝８４．４９０７９１３ｅ−９
　Ｒ１＝１１２．０３５７９７
　Ｃｐ＝０．２９５７５２８５３ｅ−１２
　Ｒｐ＝３．２４１５１６３５
　Ｒｄｃ１＝０．７９６８４４１８４
　Ｒｄｃ２＝０．０９７５１７７８８４
　Ｚ＿Ｒ１０＿１＝ＺＨＫ１（Ｌｓ，Ｌ０，Ｌｍ，Ｌ１，Ｒ１，Ｃｐ，Ｒｐ，Ｒｄｃ１，Ｒｄｃ２，Ｆｒｅｑ）
　Ｒｅｔｕｒｎ
　Ｅｎｄ
ｂ，実施例２の場合
　Ｃｏｍｐｌｅｘ　Ｆｕｎｃｔｉｏｎ　Ｚ＿Ｒ１０＿２（Ｆｒｅｑ）
　ＣＯＭＰＬＥＸ　ＺＨＫ２
　Ｌｓ＝１．２５３３５５３８ｅ−９
　Ｌ０＝６６．２２７５３１４ｅ−９
　Ｌｍ＝４５．４６７９８７１ｅ−９
　Ｌ１＝７７．８１８９６２１ｅ−９
　Ｒ１＝３９．０４７４３５８
　Ｌ２＝１０８．２５４２５ｅ−９
　Ｒ２＝４５７．２５９１５５
　Ｃｐ＝０．２８５３２７７９２ｅ−１２
　Ｒｐ＝２．１２７３５７４８
　Ｒｄｃ１＝０．６６３０２１６８４
　Ｒｄｃ２＝０．２３１３４０２８９
　Ｚ＿Ｒ１０＿２＝ＺＨＫ２（Ｌｓ，Ｌ０，Ｌｍ，Ｌ１，Ｒ１，Ｌ２，Ｒ２，
１　　　　　　　　　　Ｃｐ，Ｒｐ，Ｒｄｃ１，Ｒｄｃ２，Ｆｒｅｑ）
　Ｒｅｔｕｒｎ
　Ｅｎｄ
　次に、以上のようにして得た実施例１及び実施例２の等価回路の回路定数を用いたＳＰＩＣＥシミュレータによる計算結果と、図６（Ａ）に示した基本回路のＳＰＩＣＥシミュレータによる計算結果と、インピーダンスの実測値とを比較する。
　図４（Ａ）は、ＥＳＲ（抵抗分）の周波数変化を示すグラフである。同図に示すように、実施例１及び実施例２は、実測値に極めて近似しているのに対し、基本回路のグラフは大きく離れている。また、実施例１及び実施例２を比較すると、実施例２は極めて高い精度を持っていることが分かる。図４（Ｂ）のＸ（リアクタンス）の周波数変化についても、同様の結果が得られている。図４（Ｃ）は、実施例１，２及び基本回路の実測値に対するＥＳＲ及びＸの相対誤差を示したものである。これらのグラフから、実施例１及び実施例２の等価回路は、基本回路と比較して、非常に誤差が少ないことが分かる。他の積層チップインダクタについても、同様の比較を行なったが、全製品のＳＰＩＣＥモデルにおいて、実測値と極めて一致したシミュレーション結果が得られており、実施例２は実施例１よりも精度が更に向上することが確認された。
　次に、図５を参照しながら、シミュレーション装置の実施例について説明する。本実施例のシミュレーション装置１００は、一般的なコンピュータシステムによって構成されており、ＣＰＵを中心に構成された演算処理部１１０に、キーボードなどの入力部１２２，液晶ディスプレイなどの出力部１２４，プログラムメモリ１３０，データメモリ１４０が接続された構成となっている。プログラムメモリ１３０には、シミュレーションプログラム，例えばＳＰＩＣＥシミュレータ１３２が格納されている。データメモリ１４０には、上述した積層チップインダクタのＳＰＩＣＥファイルのみならず、その他のキャパシタやレジスタなどの各種の電子部品のＳＰＩＣＥファイル１４２が格納されている。
　演算処理部１１０は、入力部１２２からの入力指示に基づいて、データメモリ１４０からシミュレーション対象の回路に含まれる素子のＳＰＩＣＥファイルを読み出し、ＳＰＩＣＥシミュレータ１３２に組み込んで、回路特性などのシミュレーションの演算処理が行われる。このとき、積層チップインダクタについて上述した実施例１あるいは実施例２の等価回路のＳＰＩＣＥファイルを使用することで、非常に精度の高いシミュレーション結果を得ることができる。
　以上のように、本発明の実施例によれば、次のような効果が得られる。
（１）電子部品メーカーやその代理商社は、上述した積層チップインダクタのＳＰＩＣＥモデルを顧客に提供し、もしくは会社のホームペイジに公開し、自社製品を採用する顧客に対して回路設計上の便宜を図ることができる。
（２）電子部品メーカーやその代理商社は、前記積層チップインダクタ部品のＳＰＩＣＥモデルをＳＰＩＣＥファイルもしくはプログラミングし、市販のＳＰＩＣＥシミュレータに搭載して、もしくは、顧客がダウンロードできるように会社のホームペイジに公開することで、自社製品の販路の拡大を図ることができる。
（３）電子機器メーカーや電子回路の設計会社は、前記公開されたＳＰＩＣＥモデルを使用することで、電子製品を精度よく設計でき、設計時間が大幅に短縮できる。また、積層チップインダクタ部品の採用の検証，機器故障の解析なども行うことができる。
　なお、本発明は、上述した実施例に限定されるものではなく、本発明の要旨に逸脱しない範囲内において種々変更を加え得ることができる。例えば、以下のものも含まれる。
（１）前記実施例で示した等価回路定数の数値は一例であり、部品によって異なる数値となる。
（２）前記実施例は、ＳＰＩＣＥシミュレータに対して本発明を適用した例であるが、他の各種のシミュレータに適用することを妨げるものではない。
（３）更に、抵抗値が極めて小さい抵抗素子とインダクタンス値が極めて小さいインダクタンス素子はショート回路に変更することができる。また、抵抗値が極めて大きい抵抗素子とインダクタンス値が極めて大きいインダクタンス素子はオープン回路に変更することができる。
　本発明によれば、積層チップインダクタの特性が精度よく表されるため、積層チップインダクタを含む各種の回路シミュレーションに好適である。
１００　シミュレーション装置
１１０　演算処理部
１２２　入力部
１２４　出力部
１３０　プログラムメモリ
１３２　シミュレーションプログラム
１４０　データメモリ
１４２　ＳＰＩＣＥファイル

Claims (4)

  1. 直方体状の誘電体チップと、該チップに内蔵されるとともに端部がそれぞれ前記チップの表面に引き出された内部導体と、前記内部導体の端部に導電接続するように前記チップの表面に形成された外部電極と、を有する積層チップインダクタの等価回路モデルの回路定数解析方法であって、
    前記内部導体の表皮効果を考慮するためのインダクタンスＬ１とレジスタンスＲ１とが直列接続された第１の直列回路に、電磁近接効果を考慮するための、直流に対するインダクタンスＬ０と前記インダクタンスＬ１との間の相互インダクタンスＬｍを並列に接続して第１の並列回路を構成し、該第１の並列回路の一端に、前記インダクタンスＬ０を直列接続するとともに、前記第１の並列回路の他端に、前記内部導体の直流抵抗Ｒｄｃ１を直列接続して、第２の直列回路を構成し、寄生キャパシタンスＣｐと前記チップを構成する誘電体の損失を示す抵抗Ｒｐとが直列接続された第３の直列回路を、前記第２の直列回路に並列接続して、第２の並列回路を構成し、該第２の並列回路の一端に、外部電極の寄生インダクタンスＬｓを直列接続するとともに、前記第２の並列回路の他端に、外部電極の直流抵抗Ｒｄｃ２を直列接続して構成した、積層チップインダクタの等価回路モデルのインピーダンスの値と、前記積層チップインダクタのインピーダンスの実測値と、の相対誤差のティピカル値が小さくなるように、前記等価回路モデルに含まれている回路定数の数値を決定することを特徴とする積層チップインダクタの等価回路モデルの回路定数解析方法。
  2. 内部導体の厚みを考慮するためのインダクタンスＬ２とレジスタンスＲ２とが直列に接続された第４の直列回路を、前記等価回路モデルの前記第１の並列回路に、更に並列に接続したことを特徴とする請求項１記載の積層チップインダクタの等価回路モデルの回路定数解析方法。
  3. 前記相対誤差のティピカル値が１０％以下となるように等価回路の回路定数の数値を決定することを特徴とする請求項１または２のいずれかに記載の積層体チップインダクタの等価回路モデルの回路定数解析方法。
  4. 積層チップインダクタを含む回路の特性シミュレーションを行なう回路シミュレーション方法において、
    請求項３に記載の回路定数解析方法によって回路定数が決定された積層チップインダクタの等価回路モデルを利用して、当該積層チップインダクタを含む回路の特性のシミュレーションを行なうことを特徴とする回路シミュレーション方法。
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