WO2010092810A1 - Method for manufacturing transistor, transistor, and sputtering target - Google Patents
Method for manufacturing transistor, transistor, and sputtering target Download PDFInfo
- Publication number
- WO2010092810A1 WO2010092810A1 PCT/JP2010/000829 JP2010000829W WO2010092810A1 WO 2010092810 A1 WO2010092810 A1 WO 2010092810A1 JP 2010000829 W JP2010000829 W JP 2010000829W WO 2010092810 A1 WO2010092810 A1 WO 2010092810A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- ratio
- less
- transistor
- film
- oxide semiconductor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000005477 sputtering target Methods 0.000 title claims description 16
- 239000000203 mixture Substances 0.000 claims abstract description 45
- 239000004065 semiconductor Substances 0.000 claims abstract description 45
- 238000004544 sputter deposition Methods 0.000 claims abstract description 35
- 230000001590 oxidative effect Effects 0.000 claims abstract description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 25
- 239000001301 oxygen Substances 0.000 abstract description 25
- 229910052760 oxygen Inorganic materials 0.000 abstract description 25
- 230000015572 biosynthetic process Effects 0.000 abstract description 19
- 238000010438 heat treatment Methods 0.000 abstract description 13
- 239000010408 film Substances 0.000 description 156
- 239000010410 layer Substances 0.000 description 89
- 238000000137 annealing Methods 0.000 description 26
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- 239000000758 substrate Substances 0.000 description 20
- 239000010409 thin film Substances 0.000 description 16
- 230000008569 process Effects 0.000 description 15
- 238000005530 etching Methods 0.000 description 13
- 230000001681 protective effect Effects 0.000 description 12
- 239000000463 material Substances 0.000 description 10
- 238000010587 phase diagram Methods 0.000 description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 230000012447 hatching Effects 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- 229910007541 Zn O Inorganic materials 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- C—CHEMISTRY; METALLURGY
- C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
- C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
- C04B35/00—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products
- C04B35/01—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products based on oxide ceramics
- C04B35/453—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products based on oxide ceramics based on zinc, tin, or bismuth oxides or solid solutions thereof with other oxides, e.g. zincates, stannates or bismuthates
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
- C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
- C23C14/08—Oxides
- C23C14/086—Oxides of zinc, germanium, cadmium, indium, tin, thallium or bismuth
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02551—Group 12/16 materials
- H01L21/02554—Oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
-
- C—CHEMISTRY; METALLURGY
- C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
- C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
- C04B2235/00—Aspects relating to ceramic starting mixtures or sintered ceramic products
- C04B2235/02—Composition of constituents of the starting material or of secondary phases of the final product
- C04B2235/30—Constituents and secondary phases not being of a fibrous nature
- C04B2235/32—Metal oxides, mixed metal oxides, or oxide-forming salts thereof, e.g. carbonates, nitrates, (oxy)hydroxides, chlorides
- C04B2235/3284—Zinc oxides, zincates, cadmium oxides, cadmiates, mercury oxides, mercurates or oxide forming salts thereof
-
- C—CHEMISTRY; METALLURGY
- C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
- C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
- C04B2235/00—Aspects relating to ceramic starting mixtures or sintered ceramic products
- C04B2235/02—Composition of constituents of the starting material or of secondary phases of the final product
- C04B2235/30—Constituents and secondary phases not being of a fibrous nature
- C04B2235/32—Metal oxides, mixed metal oxides, or oxide-forming salts thereof, e.g. carbonates, nitrates, (oxy)hydroxides, chlorides
- C04B2235/3286—Gallium oxides, gallates, indium oxides, indates, thallium oxides, thallates or oxide forming salts thereof, e.g. zinc gallate
Definitions
- An amorphous silicon thin film transistor has an advantage that it can be uniformly formed on a substrate having a relatively large area because an active layer can be easily produced as compared with a polysilicon thin film transistor.
- FIG. 1 is a schematic cross-sectional view showing a configuration of a transistor according to an embodiment of the present invention.
- a so-called bottom gate type field effect transistor will be described as an example.
- the sputtering target, the raw material powders of the respective components of the In 2 O 3, Ga 2 O 3 and ZnO can be composed of a sintered body obtained by mixing the above composition ratio. Or you may use the sintered compact of said each component, respectively.
- an In—Ga—Zn—O-based oxide semiconductor film can be formed by simultaneously sputtering these ternary targets in a sputtering chamber. At this time, the component ratio of the oxide semiconductor film can be adjusted by changing the sputtering condition or the discharge condition for each target.
- the contact hole 19a is formed by a dry etching method, but may be a wet etching method. Although not shown, a contact hole that communicates with the source electrode 17S is also formed at an arbitrary position.
Abstract
Disclosed is a method for manufacturing a transistor, which is capable of achieving desired electrical conduction characteristics of an active layer without introducing oxygen during the film formation.
In a method for manufacturing a transistor according to one embodiment of the present invention, an oxide semiconductor layer (an active layer (15)) having the above-mentioned composition range is formed by sputtering a target, which is formed from an oxide semiconductor, in a non-oxidizing atmosphere. The oxide semiconductor has a composition range represented by the following general formula: ZnxGayInzO(x+3y/2+3z/2), with the ratio z/y being 0 or greater but less than 0.9 and the ratio x/y being 0 or greater but less than 6.5. The oxide semiconductor layer is subjected to a heat treatment at a temperature of not less than 200˚C but not more than 400˚C. Consequently, a transistor having an on/off current ratio characteristic of not less than 5 digits can be manufactured.
Description
本発明は、酸化物半導体からなる活性層を有するトランジスタの製造方法、トランジスタ及びスパッタリングターゲットに関する。
The present invention relates to a method for manufacturing a transistor having an active layer made of an oxide semiconductor, a transistor, and a sputtering target.
近年、アクティブマトリクス型の液晶ディスプレイが広く用いられている。アクティブマトリクス型液晶ディスプレイは、画素ごとにスイッチング素子として電界効果型の薄膜トランジスタ（ＴＦＴ）を有している。
In recent years, active matrix liquid crystal displays have been widely used. An active matrix liquid crystal display has a field effect thin film transistor (TFT) as a switching element for each pixel.
薄膜トランジスタとしては、活性層がポリシリコンで構成されたポリシリコン型薄膜トランジスタ、活性層がアモルファスシリコンで構成されたアモルファスシリコン型薄膜トランジスタが知られている。
As a thin film transistor, a polysilicon thin film transistor in which an active layer is made of polysilicon and an amorphous silicon thin film transistor in which an active layer is made of amorphous silicon are known.
アモルファスシリコン型薄膜トランジスタは、ポリシリコン型薄膜トランジスタに比べて、活性層の作製が容易であるため、比較的大面積の基板に均一に成膜できるという利点がある。
An amorphous silicon thin film transistor has an advantage that it can be uniformly formed on a substrate having a relatively large area because an active layer can be easily produced as compared with a polysilicon thin film transistor.
一方、アモルファスシリコンよりもキャリア（電子、ホール）の高移動度を実現できる活性層材料として、透明アモルファス酸化物薄膜の開発が進められている。例えば、特許文献１には、酸素雰囲気中でパルスレーザー蒸着法で成膜したホモロガス化合物ＩｎＧａＯ3（ＺｎＯ）m（ｍは６未満の自然数）を活性層として用いる電界効果型トランジスタが記載されている。また、特許文献２には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の焼結体からなるターゲットを酸素雰囲気中でスパッタリングすることによって導電性酸化物薄膜を形成する方法が記載されている。
On the other hand, a transparent amorphous oxide thin film is being developed as an active layer material capable of realizing higher carrier (electron, hole) mobility than amorphous silicon. For example, Patent Document 1 describes a field effect transistor using a homologous compound InGaO 3 (ZnO) m (m is a natural number of less than 6) formed by pulse laser deposition in an oxygen atmosphere as an active layer. . Patent Document 2 describes a method of forming a conductive oxide thin film by sputtering a target made of a sintered body of In: Ga: Zn = 1: 1: 1 in an oxygen atmosphere.
酸化物半導体からなる活性層の電気伝導特性は、含有する酸素の量に影響される。このため、従来では、成膜時の酸素分圧を調整することで、目的とする電気伝導性を有する酸化物半導体膜を形成するようにしていた。
The electrical conductivity characteristics of the active layer made of an oxide semiconductor are affected by the amount of oxygen contained. For this reason, conventionally, an oxide semiconductor film having a desired electrical conductivity has been formed by adjusting the oxygen partial pressure during film formation.
しかしながら、成膜時の酸素分圧によって薄膜の酸素含有量を制御する方法では、基板面内における酸素濃度の均一化が必要となる。したがって、基板が大面積化するにしたがって、基板表面に対する均一な酸素供給が困難になることから、膜質の均一化が困難になり、基板の大型化に対応できないという問題がある。
However, in the method of controlling the oxygen content of the thin film by the oxygen partial pressure during film formation, it is necessary to make the oxygen concentration uniform in the substrate surface. Therefore, as the area of the substrate increases, it becomes difficult to uniformly supply oxygen to the substrate surface, so that it is difficult to make the film quality uniform, and there is a problem that the substrate cannot be increased in size.
以上のような事情に鑑み、本発明の目的は、成膜時に酸素を導入することなく、目的とする活性層の電気伝導特性を得ることができるトランジスタの製造方法、トランジスタ及びスパッタリングターゲットを提供することにある。
In view of the circumstances as described above, an object of the present invention is to provide a method for manufacturing a transistor, a transistor, and a sputtering target that can obtain the desired electric conductivity of the active layer without introducing oxygen during film formation. There is.
上記目的を達成するため、本発明の一形態に係るトランジスタの製造方法は、酸化物半導体からなるターゲットを非酸化性雰囲気中でスパッタすることで、前記組成範囲の酸化物半導体層を形成することを含む。前記酸化物半導体は、一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する。前記酸化物半導体層は、２００℃以上４００℃以下の温度で熱処理される。
In order to achieve the above object, a method for manufacturing a transistor according to one embodiment of the present invention includes forming an oxide semiconductor layer having the above composition range by sputtering a target including an oxide semiconductor in a non-oxidizing atmosphere. including. The oxide semiconductor is represented by a general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2) , the ratio z / y is 0 or more and less than 0.9, and the ratio x / y is 0 or more and 6.5. Having a composition range that is less than. The oxide semiconductor layer is heat-treated at a temperature of 200 ° C. to 400 ° C.
本発明の一形態に係るトランジスタは、ゲート電極と、活性層と、ゲート絶縁膜と、ソース電極と、ドレイン電極とを具備する。
前記活性層は、一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する酸化物半導体からなる。
前記ゲート絶縁膜は、前記ゲート電極と前記活性層との間に形成される。前記ソース電極及びドレイン電極は、前記活性層と電気的に接続される。 A transistor according to one embodiment of the present invention includes a gate electrode, an active layer, a gate insulating film, a source electrode, and a drain electrode.
The active layer is represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2) , the ratio z / y is 0 or more and less than 0.9, and the ratio x / y is 0 or more and less than 6.5. It consists of an oxide semiconductor having a composition range.
The gate insulating film is formed between the gate electrode and the active layer. The source electrode and the drain electrode are electrically connected to the active layer.
前記活性層は、一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する酸化物半導体からなる。
前記ゲート絶縁膜は、前記ゲート電極と前記活性層との間に形成される。前記ソース電極及びドレイン電極は、前記活性層と電気的に接続される。 A transistor according to one embodiment of the present invention includes a gate electrode, an active layer, a gate insulating film, a source electrode, and a drain electrode.
The active layer is represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2) , the ratio z / y is 0 or more and less than 0.9, and the ratio x / y is 0 or more and less than 6.5. It consists of an oxide semiconductor having a composition range.
The gate insulating film is formed between the gate electrode and the active layer. The source electrode and the drain electrode are electrically connected to the active layer.
本発明の一形態に係るスパッタリングターゲットは、一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する酸化物半導体からなる。
The sputtering target according to one embodiment of the present invention is represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2) , the ratio z / y is 0 or more and less than 0.9, and the ratio x / y is It consists of an oxide semiconductor having a composition range of 0 or more and less than 6.5.
本発明の一実施形態に係るトランジスタの製造方法は、酸化物半導体からなるターゲットを非酸化性雰囲気中でスパッタすることで、前記組成範囲の酸化物半導体層を形成することを含む。前記酸化物半導体は、一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表され（ｘ、ｙ及びｚは整数）、比率ｚ／ｙは０以上０．９未満、かつ、比率ｘ／ｙは０以上６．５未満（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．９、かつ、０＜（ｘ／ｙ）＜６．５）である組成範囲を有する。前記酸化物半導体層は、２００℃以上４００℃以下の温度で熱処理される。
The manufacturing method of the transistor which concerns on one Embodiment of this invention includes forming the oxide semiconductor layer of the said composition range by sputtering the target which consists of oxide semiconductors in a non-oxidizing atmosphere. The oxide semiconductor is represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2) (x, y, and z are integers), and the ratio z / y is 0 or more and less than 0.9, and the ratio x / y is 0 or more and less than 6.5 (when x, y, and z are positive numbers, 0 <(z / y) <0.9 and 0 <(x / y) <6.5). It has a composition range. The oxide semiconductor layer is heat-treated at a temperature of 200 ° C. to 400 ° C.
上記非酸化性雰囲気とは、反応性ガスとして酸素などの酸化性ガスがチャンバ内に意図的に導入されないで形成された真空雰囲気を意味し、減圧時にチャンバ内に残存する酸素をも排除する趣旨ではない。上記方法によれば、基板表面における酸素濃度の均一化を図ることなく、面内において均質な酸化物半導体層を形成することが可能となり、基板の大型化にも容易に対応することが可能となる。
The non-oxidizing atmosphere means a vacuum atmosphere formed without an oxidizing gas such as oxygen being intentionally introduced into the chamber as a reactive gas, and also excludes oxygen remaining in the chamber during decompression. is not. According to the above method, it is possible to form a homogeneous oxide semiconductor layer in a plane without making the oxygen concentration uniform on the substrate surface, and it is possible to easily cope with an increase in the size of the substrate. Become.
また、上記ような雰囲気下で形成されるスパッタ膜は、ターゲットの組成と同一またはほぼ同一の組成を有する。上記のように成分比が規定されたターゲットをスパッタすることで成膜される酸化物半導体層は、そのままでは所定のトランジスタ特性が得られない。そこで、成膜された酸化物半導体層を上記温度範囲でアニール（熱処理）することより、当該酸化物半導体層の構造緩和が促され、所要のトランジスタ特性を発現させることが可能となる。
Further, the sputtered film formed under the above atmosphere has the same or almost the same composition as the target composition. As described above, an oxide semiconductor layer formed by sputtering a target having a specified component ratio cannot obtain predetermined transistor characteristics as it is. Therefore, by annealing (heat treatment) the formed oxide semiconductor layer in the above temperature range, structural relaxation of the oxide semiconductor layer is promoted, and required transistor characteristics can be exhibited.
ターゲットの組成範囲に関しては、上記一般式において、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満とする（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．９、かつ、０＜（ｘ／ｙ）＜６．５）。これにより、成膜後４００℃の熱処理によって、オン／オフ電流比（オン電流値とオフ電流値との比）が５桁以上のトランジスタを得ることができる。
Regarding the composition range of the target, in the above general formula, the ratio z / y is 0 or more and less than 0.9, and the ratio x / y is 0 or more and less than 6.5 (when x, y, and z are positive numbers) 0 <(z / y) <0.9 and 0 <(x / y) <6.5). Thus, a transistor having an on / off current ratio (ratio of on-current value to off-current value) of 5 digits or more can be obtained by heat treatment at 400 ° C. after film formation.
ここで、Ｉｎ含有量が０（ｚ＝０）及びＺｎ含有量が０（ｘ＝０）の場合でも、５桁以上のオン／オフ電流比を得ることができる。比率ｚ／ｙが０．９以上では、Ｇａ２Ｏ３成分が不足して、トランジスタとして動作可能なオン／オフ電流比を得ることが困難である。また、比率ｘ／ｙが６．５以上では、ＺｎＯ成分が過剰となり、トランジスタとして動作可能なオン／オフ電流比を得ることが困難である。
Here, even when the In content is 0 (z = 0) and the Zn content is 0 (x = 0), an on / off current ratio of 5 digits or more can be obtained. When the ratio z / y is 0.9 or more, the Ga 2 O 3 component is insufficient, and it is difficult to obtain an on / off current ratio operable as a transistor. When the ratio x / y is 6.5 or more, the ZnO component becomes excessive, and it is difficult to obtain an on / off current ratio that can operate as a transistor.
熱処理温度は、２００℃以上４００℃以下とされる。熱処理温度が２００℃未満では、酸化物半導体層の構造緩和作用を促進できず、５桁以上のオン／オフ電流比を確保することが困難となる。また、熱処理温度が４００℃を超えると、当該酸化物半導体層が成膜される基板や当該基板上に形成される各種機能膜に対して材料的な制約が生じることがある。
The heat treatment temperature is 200 ° C. or higher and 400 ° C. or lower. When the heat treatment temperature is less than 200 ° C., the structure relaxation action of the oxide semiconductor layer cannot be promoted, and it becomes difficult to secure an on / off current ratio of 5 digits or more. In addition, when the heat treatment temperature exceeds 400 ° C., there may be material restrictions on the substrate over which the oxide semiconductor layer is formed and various functional films formed over the substrate.
前記比率ｚ／ｙは、０以上０．５未満であり、前記比率ｘ／ｙは、０より大きく６．５より小さい範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．５、かつ、０＜（ｘ／ｙ）＜６．５）であってもよい。
これにより、成膜後３００℃の熱処理によって、オン／オフ電流比が５桁以上のトランジスタを製造することができる。 The ratio z / y is 0 or more and less than 0.5, and the ratio x / y is a range greater than 0 and less than 6.5 (when x, y, and z are positive numbers, 0 <(z / y ) <0.5 and 0 <(x / y) <6.5).
Thus, a transistor having an on / off current ratio of 5 digits or more can be manufactured by heat treatment at 300 ° C. after film formation.
これにより、成膜後３００℃の熱処理によって、オン／オフ電流比が５桁以上のトランジスタを製造することができる。 The ratio z / y is 0 or more and less than 0.5, and the ratio x / y is a range greater than 0 and less than 6.5 (when x, y, and z are positive numbers, 0 <(z / y ) <0.5 and 0 <(x / y) <6.5).
Thus, a transistor having an on / off current ratio of 5 digits or more can be manufactured by heat treatment at 300 ° C. after film formation.
前記比率ｚ／ｙは、０以上０．５未満であり、前記比率ｘ／ｙは、０．３より大きく２．６より小さい範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．５、かつ、０．３＜（ｘ／ｙ）＜２．６）であってもよい。
これにより、成膜後３００℃の熱処理によって、オン／オフ電流比が５桁以上で、かつ、移動度が１．０ｃｍ２／Ｖｓ以上のトランジスタを製造することができる。 The ratio z / y is 0 or more and less than 0.5, and the ratio x / y is a range greater than 0.3 and less than 2.6 (when x, y, and z are positive numbers, 0 <(z /Y)<0.5 and 0.3 <(x / y) <2.6).
Thus, a transistor having an on / off current ratio of 5 digits or more and a mobility of 1.0 cm 2 / Vs or more can be manufactured by heat treatment at 300 ° C. after film formation.
これにより、成膜後３００℃の熱処理によって、オン／オフ電流比が５桁以上で、かつ、移動度が１．０ｃｍ２／Ｖｓ以上のトランジスタを製造することができる。 The ratio z / y is 0 or more and less than 0.5, and the ratio x / y is a range greater than 0.3 and less than 2.6 (when x, y, and z are positive numbers, 0 <(z /Y)<0.5 and 0.3 <(x / y) <2.6).
Thus, a transistor having an on / off current ratio of 5 digits or more and a mobility of 1.0 cm 2 / Vs or more can be manufactured by heat treatment at 300 ° C. after film formation.
前記比率ｚ／ｙは、０以上０．９未満であり、前記比率ｘ／ｙは、０以上２．６未満であり、比率ｙ／（ｘ＋ｙ＋ｚ）は、０．８未満の範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．９、かつ、０＜（ｘ／ｙ）＜２．６、かつ、（ｙ／（ｘ＋ｙ＋ｚ））＜０．８）であってもよい。
これにより、成膜後４００℃の熱処理によって、オン／オフ電流比が５桁以上で、かつ、移動度が１．０ｃｍ２／Ｖｓ以上のトランジスタを製造することができる。 The ratio z / y is 0 or more and less than 0.9, the ratio x / y is 0 or more and less than 2.6, and the ratio y / (x + y + z) is in the range of less than 0.8 (x, y And z is a positive number, 0 <(z / y) <0.9, 0 <(x / y) <2.6, and (y / (x + y + z)) <0.8). May be.
Thus, a transistor having an on / off current ratio of 5 digits or more and a mobility of 1.0 cm 2 / Vs or more can be manufactured by heat treatment at 400 ° C. after film formation.
これにより、成膜後４００℃の熱処理によって、オン／オフ電流比が５桁以上で、かつ、移動度が１．０ｃｍ２／Ｖｓ以上のトランジスタを製造することができる。 The ratio z / y is 0 or more and less than 0.9, the ratio x / y is 0 or more and less than 2.6, and the ratio y / (x + y + z) is in the range of less than 0.8 (x, y And z is a positive number, 0 <(z / y) <0.9, 0 <(x / y) <2.6, and (y / (x + y + z)) <0.8). May be.
Thus, a transistor having an on / off current ratio of 5 digits or more and a mobility of 1.0 cm 2 / Vs or more can be manufactured by heat treatment at 400 ° C. after film formation.
本発明の一実施形態に係るトランジスタは、ゲート電極と、活性層と、ゲート絶縁膜と、ソース電極と、ドレイン電極とを具備する。
前記活性層は、一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．９、かつ、０＜（ｘ／ｙ）＜６．５）を有する酸化物半導体からなる。
前記ゲート絶縁膜は、前記ゲート電極と前記活性層との間に形成される。前記ソース電極及びドレイン電極は、前記活性層と電気的に接続される。 A transistor according to an embodiment of the present invention includes a gate electrode, an active layer, a gate insulating film, a source electrode, and a drain electrode.
The active layer is represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2) , the ratio z / y is 0 or more and less than 0.9, and the ratio x / y is 0 or more and less than 6.5. In the case where x, y, and z are positive numbers, 0 <(z / y) <0.9 and 0 <(x / y) <6.5).
The gate insulating film is formed between the gate electrode and the active layer. The source electrode and the drain electrode are electrically connected to the active layer.
前記活性層は、一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．９、かつ、０＜（ｘ／ｙ）＜６．５）を有する酸化物半導体からなる。
前記ゲート絶縁膜は、前記ゲート電極と前記活性層との間に形成される。前記ソース電極及びドレイン電極は、前記活性層と電気的に接続される。 A transistor according to an embodiment of the present invention includes a gate electrode, an active layer, a gate insulating film, a source electrode, and a drain electrode.
The active layer is represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2) , the ratio z / y is 0 or more and less than 0.9, and the ratio x / y is 0 or more and less than 6.5. In the case where x, y, and z are positive numbers, 0 <(z / y) <0.9 and 0 <(x / y) <6.5).
The gate insulating film is formed between the gate electrode and the active layer. The source electrode and the drain electrode are electrically connected to the active layer.
上記トランジスタによれば、５桁以上のオン／オフ電流比を得ることができる。
According to the above transistor, an on / off current ratio of 5 digits or more can be obtained.
前記比率ｚ／ｙは、０以上０．５未満であり、前記比率ｘ／ｙは、０より大きく６．５より小さい範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．５、かつ、０＜（ｘ／ｙ）＜６．５）であってもよい。
これにより、３００℃を超える高温処理を必要とすることなく、５桁以上のオン／オフ電流比を得ることができる。 The ratio z / y is 0 or more and less than 0.5, and the ratio x / y is a range greater than 0 and less than 6.5 (when x, y, and z are positive numbers, 0 <(z / y ) <0.5 and 0 <(x / y) <6.5).
As a result, an on / off current ratio of 5 digits or more can be obtained without requiring a high temperature treatment exceeding 300 ° C.
これにより、３００℃を超える高温処理を必要とすることなく、５桁以上のオン／オフ電流比を得ることができる。 The ratio z / y is 0 or more and less than 0.5, and the ratio x / y is a range greater than 0 and less than 6.5 (when x, y, and z are positive numbers, 0 <(z / y ) <0.5 and 0 <(x / y) <6.5).
As a result, an on / off current ratio of 5 digits or more can be obtained without requiring a high temperature treatment exceeding 300 ° C.
前記比率ｚ／ｙは、０以上０．５未満であり、前記比率ｘ／ｙは、０．３より大きく２．６より小さい範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．５、かつ、０．３＜（ｘ／ｙ）＜２．６）であってもよい。
これにより、３００℃を越える高温処理を必要とすることなく、５桁以上のオン／オフ電流比と、１．０ｃｍ２／Ｖｓ以上の移動度を得ることができる。 The ratio z / y is 0 or more and less than 0.5, and the ratio x / y is a range greater than 0.3 and less than 2.6 (when x, y, and z are positive numbers, 0 <(z /Y)<0.5 and 0.3 <(x / y) <2.6).
Thereby, an on / off current ratio of 5 digits or more and a mobility of 1.0 cm 2 / Vs or more can be obtained without requiring a high temperature treatment exceeding 300 ° C.
これにより、３００℃を越える高温処理を必要とすることなく、５桁以上のオン／オフ電流比と、１．０ｃｍ２／Ｖｓ以上の移動度を得ることができる。 The ratio z / y is 0 or more and less than 0.5, and the ratio x / y is a range greater than 0.3 and less than 2.6 (when x, y, and z are positive numbers, 0 <(z /Y)<0.5 and 0.3 <(x / y) <2.6).
Thereby, an on / off current ratio of 5 digits or more and a mobility of 1.0 cm 2 / Vs or more can be obtained without requiring a high temperature treatment exceeding 300 ° C.
前記比率ｚ／ｙは、０以上０．９未満であり、前記比率ｘ／ｙは、０以上２．６未満であり、比率ｙ／（ｘ＋ｙ＋ｚ）は、０．８未満の範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．９、かつ、０＜（ｘ／ｙ）＜２．６、かつ、（ｙ／（ｘ＋ｙ＋ｚ））＜０．８）であってもよい。
これにより、４００℃を越える高温処理を必要とすることなく、５桁以上のオン／オフ電流比と、１．０ｃｍ２／Ｖｓ以上の移動度を得ることができる。 The ratio z / y is 0 or more and less than 0.9, the ratio x / y is 0 or more and less than 2.6, and the ratio y / (x + y + z) is in the range of less than 0.8 (x, y And z is a positive number, 0 <(z / y) <0.9, 0 <(x / y) <2.6, and (y / (x + y + z)) <0.8). May be.
Thereby, an on / off current ratio of 5 digits or more and a mobility of 1.0 cm 2 / Vs or more can be obtained without requiring a high temperature treatment exceeding 400 ° C.
これにより、４００℃を越える高温処理を必要とすることなく、５桁以上のオン／オフ電流比と、１．０ｃｍ２／Ｖｓ以上の移動度を得ることができる。 The ratio z / y is 0 or more and less than 0.9, the ratio x / y is 0 or more and less than 2.6, and the ratio y / (x + y + z) is in the range of less than 0.8 (x, y And z is a positive number, 0 <(z / y) <0.9, 0 <(x / y) <2.6, and (y / (x + y + z)) <0.8). May be.
Thereby, an on / off current ratio of 5 digits or more and a mobility of 1.0 cm 2 / Vs or more can be obtained without requiring a high temperature treatment exceeding 400 ° C.
本発明の一実施形態に係るスパッタリングターゲットは、一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．９、かつ、０＜（ｘ／ｙ）＜６．５）を有する酸化物半導体からなる。
A sputtering target according to an embodiment of the present invention is represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2) , the ratio z / y is 0 or more and less than 0.9, and the ratio x / y. Is in the range of 0 to less than 6.5 (when x, y and z are positive numbers, 0 <(z / y) <0.9 and 0 <(x / y) <6.5) It consists of an oxide semiconductor.
上記スパッタリングターゲットによれば、５桁以上のオン／オフ電流比を有する、薄膜トランジスタ用の活性層を形成することができる。
According to the above sputtering target, an active layer for a thin film transistor having an on / off current ratio of 5 digits or more can be formed.
前記比率ｚ／ｙは、０以上０．５未満であり、前記比率ｘ／ｙは、０より大きく６．５より小さい範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．５、かつ、０＜（ｘ／ｙ）＜６．５）であってもよい。
これにより、３００℃を超える高温処理を必要とすることなく、５桁以上のオン／オフ電流比を有する、薄膜トランジスタ用の活性層を形成することができる。 The ratio z / y is 0 or more and less than 0.5, and the ratio x / y is a range greater than 0 and less than 6.5 (when x, y, and z are positive numbers, 0 <(z / y ) <0.5 and 0 <(x / y) <6.5).
Thus, an active layer for a thin film transistor having an on / off current ratio of 5 digits or more can be formed without requiring a high temperature treatment exceeding 300 ° C.
これにより、３００℃を超える高温処理を必要とすることなく、５桁以上のオン／オフ電流比を有する、薄膜トランジスタ用の活性層を形成することができる。 The ratio z / y is 0 or more and less than 0.5, and the ratio x / y is a range greater than 0 and less than 6.5 (when x, y, and z are positive numbers, 0 <(z / y ) <0.5 and 0 <(x / y) <6.5).
Thus, an active layer for a thin film transistor having an on / off current ratio of 5 digits or more can be formed without requiring a high temperature treatment exceeding 300 ° C.
前記比率ｚ／ｙは、０以上０．５未満であり、前記比率ｘ／ｙは、０．３より大きく２．６より小さい範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．５、かつ、０．３＜（ｘ／ｙ）＜２．６）であってもよい。
これにより、３００℃を越える高温処理を必要とすることなく、５桁以上のオン／オフ電流比と、１．０ｃｍ２／Ｖｓ以上の移動度を有する、薄膜トランジスタ用の活性層を形成することができる。 The ratio z / y is 0 or more and less than 0.5, and the ratio x / y is a range greater than 0.3 and less than 2.6 (when x, y, and z are positive numbers, 0 <(z /Y)<0.5 and 0.3 <(x / y) <2.6).
Thus, an active layer for a thin film transistor having an on / off current ratio of 5 digits or more and a mobility of 1.0 cm 2 / Vs or more can be formed without requiring a high temperature treatment exceeding 300 ° C. it can.
これにより、３００℃を越える高温処理を必要とすることなく、５桁以上のオン／オフ電流比と、１．０ｃｍ２／Ｖｓ以上の移動度を有する、薄膜トランジスタ用の活性層を形成することができる。 The ratio z / y is 0 or more and less than 0.5, and the ratio x / y is a range greater than 0.3 and less than 2.6 (when x, y, and z are positive numbers, 0 <(z /Y)<0.5 and 0.3 <(x / y) <2.6).
Thus, an active layer for a thin film transistor having an on / off current ratio of 5 digits or more and a mobility of 1.0 cm 2 / Vs or more can be formed without requiring a high temperature treatment exceeding 300 ° C. it can.
前記比率ｚ／ｙは、０以上０．９未満であり、前記比率ｘ／ｙは、０以上２．６未満であり、比率ｙ／（ｘ＋ｙ＋ｚ）は、０．８未満の範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．９、かつ、０＜（ｘ／ｙ）＜２．６、かつ、（ｙ／（ｘ＋ｙ＋ｚ））＜０．８）であってもよい。
これにより、４００℃を越える高温処理を必要とすることなく、５桁以上のオン／オフ電流比と、１．０ｃｍ２／Ｖｓ以上の移動度を有する、薄膜トランジスタ用の活性層を形成することができる。 The ratio z / y is 0 or more and less than 0.9, the ratio x / y is 0 or more and less than 2.6, and the ratio y / (x + y + z) is in the range of less than 0.8 (x, y And z is a positive number, 0 <(z / y) <0.9, 0 <(x / y) <2.6, and (y / (x + y + z)) <0.8). May be.
Thus, an active layer for a thin film transistor having an on / off current ratio of 5 digits or more and a mobility of 1.0 cm 2 / Vs or more can be formed without requiring a high temperature treatment exceeding 400 ° C. it can.
これにより、４００℃を越える高温処理を必要とすることなく、５桁以上のオン／オフ電流比と、１．０ｃｍ２／Ｖｓ以上の移動度を有する、薄膜トランジスタ用の活性層を形成することができる。 The ratio z / y is 0 or more and less than 0.9, the ratio x / y is 0 or more and less than 2.6, and the ratio y / (x + y + z) is in the range of less than 0.8 (x, y And z is a positive number, 0 <(z / y) <0.9, 0 <(x / y) <2.6, and (y / (x + y + z)) <0.8). May be.
Thus, an active layer for a thin film transistor having an on / off current ratio of 5 digits or more and a mobility of 1.0 cm 2 / Vs or more can be formed without requiring a high temperature treatment exceeding 400 ° C. it can.
以下、図面を参照しながら、本発明の実施形態を説明する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図１は、本発明の実施形態によるトランジスタの構成を示す概略断面図である。本実施形態では、いわゆるボトムゲート型の電界効果型トランジスタを例に挙げて説明する。
FIG. 1 is a schematic cross-sectional view showing a configuration of a transistor according to an embodiment of the present invention. In this embodiment, a so-called bottom gate type field effect transistor will be described as an example.
本実施形態のトランジスタ１は、ゲート電極１１と、活性層１５と、ゲート絶縁膜１４と、ソース電極１７Ｓと、ドレイン電極１７Ｄとを有する。
The transistor 1 of this embodiment includes a gate electrode 11, an active layer 15, a gate insulating film 14, a source electrode 17S, and a drain electrode 17D.
ゲート電極１１は、基材１０の表面に形成された導電膜からなる。基材１０は、典型的には、透明なガラス基板である。ゲート電極１１は、典型的には、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属単層膜あるいは金属多層膜で構成され、例えばスパッタリング法によって形成される。本実施形態では、ゲート電極１１は、銅で構成される。ゲート電極１１の厚さは特に限定されず、例えば、３００ｎｍである。
The gate electrode 11 is made of a conductive film formed on the surface of the substrate 10. The substrate 10 is typically a transparent glass substrate. The gate electrode 11 is typically composed of a metal single layer film or a metal multilayer film such as molybdenum (Mo), chromium (Cr), aluminum (Al), or copper (Cu), and is formed by, for example, a sputtering method. . In the present embodiment, the gate electrode 11 is made of copper. The thickness of the gate electrode 11 is not specifically limited, For example, it is 300 nm.
活性層１５は、トランジスタ１のチャネル層として機能する。活性層１５の膜厚は、例えば５０ｎｍ～２００ｎｍである。活性層１５は、一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する。
The active layer 15 functions as a channel layer of the transistor 1. The film thickness of the active layer 15 is, for example, 50 nm to 200 nm. The active layer 15 is represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2) , the ratio z / y is 0 or more and less than 0.9, and the ratio x / y is 0 or more and less than 6.5. The composition range is
活性層１５は、後に詳述するように、上記組成範囲を有するスパッタリングターゲットを用いて成膜された後、所定温度で熱処理（アニール）されることで形成される。上記ターゲットを非酸化性雰囲気下でスパッタリングすることにより、ターゲットの組成と同一又はほぼ同一の組成を有する酸化物半導体層が形成される。この半導体層をアニール処理することで、当該半導体層の構造緩和が促進され、例えば、５桁以上のオン／オフ電流比を発現させる活性層が形成される。
As described in detail later, the active layer 15 is formed by heat treatment (annealing) at a predetermined temperature after being formed using a sputtering target having the above composition range. By sputtering the target in a non-oxidizing atmosphere, an oxide semiconductor layer having the same or almost the same composition as the target is formed. By annealing the semiconductor layer, structural relaxation of the semiconductor layer is promoted, and, for example, an active layer that exhibits an on / off current ratio of 5 digits or more is formed.
ゲート絶縁膜１４は、ゲート電極１１と活性層１５の間に形成される。ゲート絶縁膜１４は、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）などで構成されるが、これに限らず、金属酸化膜等の種々の電気絶縁膜を用いて形成することができる。成膜方法は特に限定されず、ＣＶＤ法でもよいし、スパッタリング法、蒸着法等であってもよい。ゲート絶縁膜１４の膜厚は特に限定されず、例えば、２００ｎｍ～４００ｎｍとされる。
The gate insulating film 14 is formed between the gate electrode 11 and the active layer 15. The gate insulating film 14 is composed of a silicon oxide film (SiOx), a silicon nitride film (SiNx), or the like, but is not limited thereto, and can be formed using various electrical insulating films such as a metal oxide film. The film forming method is not particularly limited, and may be a CVD method, a sputtering method, a vapor deposition method, or the like. The thickness of the gate insulating film 14 is not particularly limited and is, for example, 200 nm to 400 nm.
ソース電極１７Ｓ及びドレイン電極１７Ｄは、活性層１５の上に相互に離間して形成される。ソース電極１７Ｓ及びドレイン電極１７Ｄは、例えば、アルミニウム、モリブデン、銅、チタンなどの金属単層膜あるいはこれら金属の多層膜で構成することができる。後述するように、ソース電極１７Ｓ及びドレイン電極１７Ｄは、金属膜をパターニングすることで同時に形成することができる。当該金属膜の厚さは、例えば、１００ｎｍ～５００ｎｍである。
The source electrode 17S and the drain electrode 17D are formed on the active layer 15 so as to be separated from each other. The source electrode 17S and the drain electrode 17D can be composed of, for example, a metal single layer film such as aluminum, molybdenum, copper, titanium, or a multilayer film of these metals. As will be described later, the source electrode 17S and the drain electrode 17D can be simultaneously formed by patterning a metal film. The thickness of the metal film is, for example, 100 nm to 500 nm.
活性層１５の上には、ストッパ層１６が形成されている。ストッパ層１６は、ソース電極１７Ｓ及びドレイン電極１７Ｄのパターンエッチングする際に、エッチャントから活性層１５を保護するために設けられる。ストッパ層１６は、例えば、シリコン酸化膜、シリコン窒化膜またはこれらの積層膜で構成することができる。
A stopper layer 16 is formed on the active layer 15. The stopper layer 16 is provided to protect the active layer 15 from the etchant during pattern etching of the source electrode 17S and the drain electrode 17D. The stopper layer 16 can be composed of, for example, a silicon oxide film, a silicon nitride film, or a laminated film thereof.
ソース電極１７Ｓ及びドレイン電極１７Ｄは、保護膜１９によって被覆される。保護膜１９は、例えばシリコン窒化膜などの電気絶縁性材料で構成される。保護膜１９は、活性層１５を含む素子部を外気から遮蔽するためのものである。保護膜１９には適宜の位置にソース／ドレイン電極１７Ｓ、１７Ｄを配線層２１と接続するための層間接続孔が設けられている。配線層２１は、トランジスタ１を図示しない周辺回路へ接続するためのもので、アルミニウム、銅などの金属膜で構成されている。
The source electrode 17S and the drain electrode 17D are covered with a protective film 19. The protective film 19 is made of an electrically insulating material such as a silicon nitride film. The protective film 19 is for shielding the element part including the active layer 15 from the outside air. The protective film 19 is provided with interlayer connection holes for connecting the source / drain electrodes 17S, 17D to the wiring layer 21 at appropriate positions. The wiring layer 21 is for connecting the transistor 1 to a peripheral circuit (not shown), and is made of a metal film such as aluminum or copper.
次に、以上のように構成される本実施形態のトランジスタ１の製造方法について説明する。図２及び図３は、トランジスタ１の製造方法を説明する各工程の要部断面図である。
Next, a method for manufacturing the transistor 1 of the present embodiment configured as described above will be described. 2 and 3 are cross-sectional views of the main part of each step for explaining the method for manufacturing the transistor 1. FIG.
まず、図２（Ａ）に示すように、基材１０の一表面にゲート電極１１を形成する。ゲート電極１１は、基材１０の表面に形成されたゲート電極膜を所定形状にパターニングすることによって形成される。
First, as shown in FIG. 2A, the gate electrode 11 is formed on one surface of the base material 10. The gate electrode 11 is formed by patterning a gate electrode film formed on the surface of the substrate 10 into a predetermined shape.
次に、図２（Ｂ）に示すように、基材１０の表面に、ゲート電極１１を覆うようにゲート絶縁膜１４を形成する。ゲート絶縁膜１４の厚さは、例えば、２００ｎｍ～５００ｎｍである。
Next, as shown in FIG. 2B, a gate insulating film 14 is formed on the surface of the base material 10 so as to cover the gate electrode 11. The thickness of the gate insulating film 14 is, for example, 200 nm to 500 nm.
続いて、図２（Ｃ）に示すように、ゲート絶縁膜１４の上に、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系組成を有する薄膜（以下単に「ＩＧＺＯ膜」という。）１５Ｆを形成する。
Subsequently, as shown in FIG. 2C, a thin film (hereinafter simply referred to as “IGZO film”) 15F having an In—Ga—Zn—O-based composition is formed on the gate insulating film 14.
ＩＧＺＯ膜１５Ｆは、スパッタリング法によって形成される。スパッタリングターゲットとしては、一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表され（ｘ、ｙ及びｚは整数）、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する酸化物半導体の焼結体が用いられる。このターゲットを非酸化性雰囲気中でスパッタすることで、ＩＧＺＯ膜１５Ｆが形成される。
The IGZO film 15F is formed by a sputtering method. The sputtering target is represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2) (x, y and z are integers), the ratio z / y is 0 or more and less than 0.9, and the ratio x An oxide semiconductor sintered body having a composition range in which / y is 0 or more and less than 6.5 is used. By sputtering this target in a non-oxidizing atmosphere, the IGZO film 15F is formed.
上記スパッタリングターゲットは、Ｉｎ２Ｏ３、Ｇａ２Ｏ３及びＺｎＯの各成分の原料粉末を上記組成比で混合した焼結体で構成することができる。あるいは、上記各成分の焼結体をそれぞれ用いてもよい。この場合、スパッタチャンバ内において、これら３元のターゲットを同時にスパッタすることによって、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体膜を形成することができる。このとき、ターゲット毎にスパッタ条件あるいは放電条件を異ならせることで、酸化物半導体膜の成分比を調整することが可能となる。
The sputtering target, the raw material powders of the respective components of the In 2 O 3, Ga 2 O 3 and ZnO can be composed of a sintered body obtained by mixing the above composition ratio. Or you may use the sintered compact of said each component, respectively. In this case, an In—Ga—Zn—O-based oxide semiconductor film can be formed by simultaneously sputtering these ternary targets in a sputtering chamber. At this time, the component ratio of the oxide semiconductor film can be adjusted by changing the sputtering condition or the discharge condition for each target.
酸化物半導体は、含有する酸素量によって、電気伝導特性が大きく変化する。従来、酸化物半導体膜をスパッタリング法によって成膜する場合、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いるとともに、酸素を反応性ガスに用いた反応性スパッタリング法が用いられていた。この方法では、スパッタチャンバ内に導入する酸素ガスの流量を調整することで、形成される膜の酸化度が制御される。しかしながらこの方法では、基板の面内において均一に酸素を導入する必要があり、基板が大型化するにしたがって膜質の均一化を図ることが困難であった。
An oxide semiconductor has a large change in electrical conductivity characteristics depending on the amount of oxygen contained. Conventionally, when an oxide semiconductor film is formed by a sputtering method, a reactive sputtering method using an In: Ga: Zn = 1: 1: 1 target and oxygen as a reactive gas has been used. In this method, the degree of oxidation of the formed film is controlled by adjusting the flow rate of oxygen gas introduced into the sputtering chamber. However, in this method, it is necessary to introduce oxygen uniformly in the plane of the substrate, and it has been difficult to achieve uniform film quality as the size of the substrate increases.
そこで本実施形態では、スパッタチャンバ内に酸素を導入しないでターゲットをスパッタすることによって、膜質の均一性の高い酸化物半導体膜を形成するようにしている。そして、形成される酸化物半導体膜に酸素欠損が生じないように、ターゲットの組成範囲を上記のように規定し、目的とするトランジスタ特性を発現させるのに十分な活性層を形成するようにしている。
Therefore, in this embodiment, an oxide semiconductor film with high film quality is formed by sputtering a target without introducing oxygen into the sputtering chamber. Then, the composition range of the target is defined as described above so that oxygen vacancies are not generated in the oxide semiconductor film to be formed, and an active layer sufficient to express the target transistor characteristics is formed. Yes.
なお、本実施形態のスパッタ方法は、スパッタチャンバ内に積極的に酸素を導入せずにスパッタ成膜するという趣旨である。したがって、チャンバ内に不可避的に残存する酸素の共存下での成膜処理は、当該スパッタ方法に含まれる。
Note that the sputtering method of the present embodiment is intended to perform sputtering film formation without actively introducing oxygen into the sputtering chamber. Therefore, a film forming process in the presence of oxygen inevitably remaining in the chamber is included in the sputtering method.
本実施形態によれば、面内において均質な酸化物半導体層を形成することが可能となり、基板（基材１０）の大型化にも容易に対応することが可能となる。また、上記ような雰囲気下で形成されるスパッタ膜は、ターゲットの組成と同一またはほぼ同一の組成を有する。上記のように成分比が規定されたターゲットをスパッタすることで成膜される酸化物半導体層は、そのままでは所定のトランジスタ特性が得られない。そこで、成膜された酸化物半導体層を上記温度範囲でアニール（熱処理）することより、当該酸化物半導体層の構造緩和が促され、所要のトランジスタ特性を発現させることが可能となる。
According to this embodiment, it is possible to form a uniform oxide semiconductor layer in the plane, and it is possible to easily cope with an increase in size of the substrate (base material 10). Further, the sputtered film formed in the above atmosphere has the same or almost the same composition as the target composition. As described above, an oxide semiconductor layer formed by sputtering a target having a specified component ratio cannot obtain predetermined transistor characteristics as it is. Therefore, by annealing (heat treatment) the formed oxide semiconductor layer in the above temperature range, structural relaxation of the oxide semiconductor layer is promoted, and required transistor characteristics can be exhibited.
スパッタの放電方式としては、ＤＣ放電、ＡＣ放電、ＲＦ放電のいずれでもよい。また、ターゲットの背面側に永久磁石を配置するマグネトロン放電方式を採用してもよい。ＩＧＺＯ膜１５Ｆは、基材１０を所定温度に加熱した状態で成膜されてもよいし、無加熱状態で成膜されてもよい。
The sputtering discharge method may be any of DC discharge, AC discharge, and RF discharge. Moreover, you may employ | adopt the magnetron discharge system which arrange | positions a permanent magnet in the back side of a target. The IGZO film 15F may be formed with the substrate 10 heated to a predetermined temperature, or may be formed without heating.
次に、図２（Ｄ）に示すように、ＩＧＺＯ膜１５Ｆの上にストッパ層１６を形成する。ストッパ層１６は、後述するソース電極及びドレイン電極を構成する金属膜のパターニング工程、及び、ＩＧＺＯ膜１５Ｆの不要領域をエッチング除去する工程において、ＩＧＺＯ膜のチャネル領域をエッチャントから保護するエッチング保護層として機能する。
Next, as shown in FIG. 2D, a stopper layer 16 is formed on the IGZO film 15F. The stopper layer 16 serves as an etching protective layer that protects the channel region of the IGZO film from the etchant in the patterning step of the metal film constituting the source electrode and the drain electrode, which will be described later, and the step of etching away the unnecessary region of the IGZO film 15F. Function.
ストッパ層１６は、例えば、シリコン窒化膜で構成される。ストッパ層１６は、ＩＧＺＯ膜１５Ｆの上に成膜されたシリコン窒化膜を所定形状にパターニングすることによって形成される。ストッパ層１６の膜厚は特に限定されず、例えば、３０ｎｍ～３００ｎｍである。
The stopper layer 16 is made of, for example, a silicon nitride film. The stopper layer 16 is formed by patterning a silicon nitride film formed on the IGZO film 15F into a predetermined shape. The thickness of the stopper layer 16 is not particularly limited, and is, for example, 30 nm to 300 nm.
次に、図２（Ｅ）に示すように、ＩＧＺＯ膜１５Ｆ及びストッパ層１６を覆うように金属膜１７Ｆを形成する。金属膜１７Ｆは、典型的には、モリブデンやクロム、アルミニウム、銅等の金属単層膜又は金属多層膜で構成され、例えば、スパッタリング法によって形成される。金属膜１７Ｆの厚さは特に限定されず、例えば、１００ｎｍ～５００ｎｍである。
Next, as shown in FIG. 2E, a metal film 17F is formed so as to cover the IGZO film 15F and the stopper layer 16. The metal film 17F is typically composed of a metal single layer film or a metal multilayer film such as molybdenum, chromium, aluminum, or copper, and is formed by, for example, a sputtering method. The thickness of the metal film 17F is not particularly limited, and is, for example, 100 nm to 500 nm.
続いて、図３（Ａ）及び（Ｂ）に示すように、金属膜１７Ｆをパターニングする。金属膜１７Ｆのパターニング工程は、レジストマスク１８の形成工程（図３（Ａ））と、金属膜１７Ｆのエッチング工程（図３（Ｂ））とを有する。レジストマスク１８は、ストッパ層１６の直上領域と、個々のトランジスタの周辺領域とを開口させるマスクパターンを有する。レジストマスク１８の形成後、ウェットエッチング法によって、金属膜１７Ｆがエッチングされる。これにより、金属膜１７Ｆは、活性層１５とそれぞれ電気的に接続されるソース電極１７Ｓとドレイン電極１７Ｄとに分離される。
Subsequently, as shown in FIGS. 3A and 3B, the metal film 17F is patterned. The patterning process for the metal film 17F includes a process for forming the resist mask 18 (FIG. 3A) and an etching process for the metal film 17F (FIG. 3B). The resist mask 18 has a mask pattern that opens the region immediately above the stopper layer 16 and the peripheral region of each transistor. After the formation of the resist mask 18, the metal film 17F is etched by wet etching. Thus, the metal film 17F is separated into the source electrode 17S and the drain electrode 17D that are electrically connected to the active layer 15, respectively.
ソース電極１７Ｓ及びドレイン電極１７Ｄの形成工程において、ストッパ層１６は、金属膜１７Ｆのエッチングストッパ層として機能する。すなわち、ストッパ層１６は、金属膜１７Ｆに対するエッチャント（例えばリン硝酢酸）からＩＧＺＯ膜１５Ｆを保護する機能を有する。ストッパ層１６は、ＩＧＺＯ膜１５Ｆのソース電極１７Ｓとドレイン電極１７Ｄとの間に位置する領域（以下「チャネル領域」という。）を覆うように形成されている。したがって、ＩＧＺＯ膜１５Ｆのチャネル領域は、金属膜１７Ｆのエッチング工程によっては影響を受けることはない。
In the step of forming the source electrode 17S and the drain electrode 17D, the stopper layer 16 functions as an etching stopper layer for the metal film 17F. That is, the stopper layer 16 has a function of protecting the IGZO film 15F from an etchant (for example, phosphorous nitric acid) with respect to the metal film 17F. The stopper layer 16 is formed so as to cover a region (hereinafter referred to as “channel region”) located between the source electrode 17S and the drain electrode 17D of the IGZO film 15F. Therefore, the channel region of the IGZO film 15F is not affected by the etching process of the metal film 17F.
次に、図３（Ｂ）に示すように、レジストマスク１８をマスクとしてＩＧＺＯ薄膜１５Ｆをエッチングする。エッチング方法は特に限定されず、ウェットエッチング法でもよいし、ドライエッチング法でもよい。このＩＧＺＯ膜１５Ｆのエッチング工程により、ＩＧＺＯ膜１５Ｆは素子単位でアイソレーション化されるとともに、ＩＧＺＯ膜１５Ｆからなる活性層１５が形成される。
Next, as shown in FIG. 3B, the IGZO thin film 15F is etched using the resist mask 18 as a mask. The etching method is not particularly limited, and may be a wet etching method or a dry etching method. By this etching process of the IGZO film 15F, the IGZO film 15F is isolated in element units and an active layer 15 made of the IGZO film 15F is formed.
このとき、ストッパ層１６は、チャネル領域に位置するＩＧＺＯ膜１５Ｆのエッチング保護膜として機能する。すなわち、ストッパ層１６は、ＩＧＺＯ膜１５Ｆに対するエッチャント（例えばシュウ酸系）からストッパ層１６直下のチャネル領域を保護する機能を有する。これにより、活性層１５のチャネル領域は、ＩＧＺＯ膜１５Ｆのエッチング工程によっては影響を受けることはない。
At this time, the stopper layer 16 functions as an etching protective film for the IGZO film 15F located in the channel region. That is, the stopper layer 16 has a function of protecting the channel region immediately below the stopper layer 16 from an etchant (for example, oxalic acid type) for the IGZO film 15F. Thereby, the channel region of the active layer 15 is not affected by the etching process of the IGZO film 15F.
ＩＧＺＯ膜１５Ｆのパターニング後、レジストマスク１８はアッシング処理等によってソース電極１７Ｓ及びドレイン電極１７Ｄから除去される。
After the patterning of the IGZO film 15F, the resist mask 18 is removed from the source electrode 17S and the drain electrode 17D by an ashing process or the like.
次に、図３（Ｃ）に示すように、基材１０の表面に、ソース電極１７Ｓ、ドレイン電極１７Ｄ、ストッパ層１６、活性層１５、ゲート絶縁膜１４を被覆するように保護膜（パッシベーション膜）１９が形成される。
Next, as shown in FIG. 3C, a protective film (passivation film) is formed so as to cover the surface of the substrate 10 with the source electrode 17S, the drain electrode 17D, the stopper layer 16, the active layer 15, and the gate insulating film 14. ) 19 is formed.
保護膜１９は、活性層１５を含むトランジスタ素子を外気から遮断することで、所定の電気的、材料的特性を確保するためのものである。保護膜１９としては、典型的には、シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（ＳｉＮｘ）等の酸化膜又は窒化膜で構成され、例えば、ＣＶＤ法、スパッタリング法によって形成される。保護膜１９の厚さは特に限定されず、例えば、２００ｎｍ～５００ｎｍである。
The protective film 19 is for securing predetermined electrical and material characteristics by blocking the transistor element including the active layer 15 from the outside air. The protective film 19 is typically composed of an oxide film or nitride film such as a silicon oxide film (SiO 2 ) or a silicon nitride film (SiNx), and is formed by, for example, a CVD method or a sputtering method. The thickness of the protective film 19 is not particularly limited, and is, for example, 200 nm to 500 nm.
続いて、図３（Ｃ）に示すように、保護膜１９にソース／ドレイン電極と連通するコンタクトホール１９ａを形成する。この工程は、保護膜１９の上にレジストマスクを形成する工程と、レジストマスクの開口部から露出する保護膜１９をエッチングする工程と、レジストマスクを除去する工程とを有する。
Subsequently, as shown in FIG. 3C, a contact hole 19 a communicating with the source / drain electrode is formed in the protective film 19. This step includes a step of forming a resist mask on the protective film 19, a step of etching the protective film 19 exposed from the opening of the resist mask, and a step of removing the resist mask.
コンタクトホール１９ａの形成は、ドライエッチング法が採用されるが、ウェットエッチング法が採用されてもよい。また、図示は省略しているが、任意の位置にソース電極１７Ｓと連絡するコンタクトホールも同様に形成される。
The contact hole 19a is formed by a dry etching method, but may be a wet etching method. Although not shown, a contact hole that communicates with the source electrode 17S is also formed at an arbitrary position.
次に、図３（Ｄ）に示すように、コンタクトホール１９ａを介してソース／ドレイン電極にコンタクトする透明導電膜２１を形成する。この工程は、透明導電膜膜２１を形成する工程と、透明導電膜２１の上にレジストマスクを形成する工程と、レジストマスクで覆われていない透明導電膜２１をエッチングする工程と、レジストマスクを除去する工程とを有する。
Next, as shown in FIG. 3D, a transparent conductive film 21 that contacts the source / drain electrodes through the contact holes 19a is formed. This step includes a step of forming the transparent conductive film 21, a step of forming a resist mask on the transparent conductive film 21, a step of etching the transparent conductive film 21 not covered with the resist mask, Removing.
透明導電膜２１は、典型的には、ＩＴＯ膜やＩＺＯ膜で構成され、例えば、スパッタ法、ＣＶＤ法によって形成される。透明導電膜２１のエッチングは、ウェットエッチング法が採用されるが、これに限られず、ドライエッチング法が採用されてもよい。
The transparent conductive film 21 is typically composed of an ITO film or an IZO film, and is formed by, for example, a sputtering method or a CVD method. The etching of the transparent conductive film 21 employs a wet etching method, but is not limited thereto, and a dry etching method may be employed.
図３（Ｄ）に示す透明導電膜２１の形成されたトランジスタ１は、その後、活性層１５の構造緩和を目的としたアニール工程（熱処理）が実施される。これにより、活性層１５のトランジスタ特性を向上させることができる。なお、このアニール工程は、活性層１５の成膜直後（例えばストッパ層１６の形成前）に実施されてもよい。
3D is then subjected to an annealing process (heat treatment) for the purpose of relaxing the structure of the active layer 15. Thereby, the transistor characteristics of the active layer 15 can be improved. This annealing step may be performed immediately after the formation of the active layer 15 (for example, before the formation of the stopper layer 16).
アニール工程は、大気中、２００℃以上４００℃以下の温度で実施される。これにより、５桁以上のオン／オフ電流比を有するトランジスタ１を製造することができる。アニール温度が２００℃未満では、活性層１５の構造緩和作用を促進できず、５桁以上のオン／オフ電流比を確保することが困難となる。また、アニール温度が４００℃を超えると、耐熱性の観点から基材１０や基材１０上に形成される各種機能膜に対して材料的な制約が生じることがある。
The annealing process is performed at a temperature of 200 ° C. or higher and 400 ° C. or lower in the atmosphere. Thereby, the transistor 1 having an on / off current ratio of 5 digits or more can be manufactured. If the annealing temperature is less than 200 ° C., the structure relaxation action of the active layer 15 cannot be promoted, and it becomes difficult to secure an on / off current ratio of 5 digits or more. In addition, when the annealing temperature exceeds 400 ° C., there may be material restrictions on the base material 10 and various functional films formed on the base material 10 from the viewpoint of heat resistance.
以上のように構成される本実施形態のトランジスタ１は、ソース電極１７Ｓとドレイン電極１７Ｄとの間に一定の順方向電圧（ソース－ドレイン電圧：Ｖｄｓ）が印加される。この状態において、ゲート電極１１とソース電極１７Ｓの間に閾値電圧（Ｖｔｈ）以上のゲート電圧（Ｖｇｓ）が印加されることで、活性層１５中にキャリア（電子、正孔）が生成されるとともに、ソース－ドレイン間の順方向電圧によって、ソース－ドレイン間に電流（ソース－ドレイン電流：Ｉｄｓ）が発生する。ゲート電圧が大きくなるほど、ソース－ドレイン電流（Ｉｄｓ）も大きくなる。
In the transistor 1 of the present embodiment configured as described above, a constant forward voltage (source-drain voltage: Vds) is applied between the source electrode 17S and the drain electrode 17D. In this state, when a gate voltage (Vgs) equal to or higher than the threshold voltage (Vth) is applied between the gate electrode 11 and the source electrode 17S, carriers (electrons and holes) are generated in the active layer 15. A current (source-drain current: Ids) is generated between the source and the drain due to the forward voltage between the source and the drain. As the gate voltage increases, the source-drain current (Ids) also increases.
このときのソース－ドレイン電流は、オン電流（on-state current）とも呼ばれ、活性層１５の移動度が高いほど、大きな電流値が得られる。本実施形態では、活性層１５が酸化物半導体で構成されているため、アモルファスシリコンで構成される活性層と比較して、移動度が高い。したがって、本実施形態によれば、オン電流値が高い電界効果トランジスタ１を得ることができる。
The source-drain current at this time is also called an on-state current, and a larger current value is obtained as the mobility of the active layer 15 is higher. In this embodiment, since the active layer 15 is made of an oxide semiconductor, the mobility is higher than that of an active layer made of amorphous silicon. Therefore, according to the present embodiment, the field effect transistor 1 having a high on-current value can be obtained.
一方、ゲート電極１１への印加電圧がオフ（０）の場合、ソース－ドレイン間に発生する電流は、ほとんどゼロとなる。このときのソース－ドレイン電流は、オフ電流（off-state current）とも呼ばれ、活性層１５の電気抵抗値とソース－ドレイン電圧とで決まる。オフ電流値が小さいほど、オン電流値とオフ電流値との比（オン－オフ電流比）が大きくなるため、トランジスタとしては良好な特性が得られることになる。
On the other hand, when the voltage applied to the gate electrode 11 is off (0), the current generated between the source and the drain is almost zero. The source-drain current at this time is also called an off-state current and is determined by the electric resistance value of the active layer 15 and the source-drain voltage. The smaller the off-current value, the larger the ratio between the on-current value and the off-current value (on-off current ratio), so that better characteristics as a transistor can be obtained.
本発明者らは、図１に示したトランジスタ構造において、活性層の構成を異ならせて作製した各種サンプルのトランジスタ特性（オン／オフ電流特性）を測定した。
The present inventors measured the transistor characteristics (on / off current characteristics) of various samples manufactured by changing the structure of the active layer in the transistor structure shown in FIG.
図４（Ａ）及び（Ｂ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の成分比を有するＩｎ－Ｇａ－Ｚｎ－Ｏ系ターゲットをスパッタリングすることで成膜されたＩＧＺＯ膜のトランジスタ特性を示す一実験結果である。図４（Ａ）は、成膜直後におけるＩＧＺＯ膜のトランジスタ特性を示し、図４（Ｂ）は、成膜後４００℃でアニール処理したＩＧＺＯ膜のトランジスタ特性を示している。スパッタ条件は、放電パワー（ＲＦ）８０Ｗ、アルゴン分圧０．８Ｐａ、アルゴン流量１００ｓｃｃｍとした。また、図中、◆は、酸素分圧０．００Ｐａの条件下で成膜したＩＧＺＯ膜（サンプル１）の実験結果を示し、■は、酸素分圧０．１５Ｐａの条件下で成膜したＩＧＺＯ膜（サンプル２）の実験結果を示している。
4A and 4B show transistor characteristics of an IGZO film formed by sputtering an In—Ga—Zn—O-based target having a component ratio of In: Ga: Zn = 1: 1: 1. It is one experimental result which shows. 4A shows the transistor characteristics of the IGZO film immediately after the film formation, and FIG. 4B shows the transistor characteristics of the IGZO film annealed at 400 ° C. after the film formation. The sputtering conditions were discharge power (RF) 80 W, argon partial pressure 0.8 Pa, and argon flow rate 100 sccm. In the figure, ◆ indicates the experimental result of the IGZO film (Sample 1) formed under the condition of oxygen partial pressure of 0.00 Pa, and ■ indicates IGZO formed under the condition of oxygen partial pressure of 0.15 Pa. The experimental result of a film | membrane (sample 2) is shown.
図４（Ａ）に示すように、成膜直後に関しては、サンプル１は、サンプル２と比較して、ソースードレイン電流（Ｉｄｓ）の値が大きい。これは、サンプル１が非酸化性雰囲気で成膜されたものであるため、サンプル２に比べて酸化度が低く、活性層の導電率が高いことによる。また、各サンプルともにオン／オフ電流特性が発現しておらず、このままではトランジスタとして使用することが不可能である。
As shown in FIG. 4A, sample 1 has a larger source-drain current (Ids) value than sample 2 immediately after film formation. This is because Sample 1 is formed in a non-oxidizing atmosphere, and therefore has a lower degree of oxidation than Sample 2 and a high conductivity of the active layer. Further, each sample does not exhibit on / off current characteristics, and cannot be used as a transistor as it is.
そこで、図４（Ａ）に示したサンプル１、２を４００℃でアニール処理することにより、図４（Ｂ）に示したようなオン／オフ電流特性が発現することがわかる。アニール処理によりＩＧＺＯ膜の構造緩和が促進されることによる。さらに、サンプル１に比べて、サンプル２の方が高いオン／オフ電流比を示すことが確認された。図４（Ｂ）の結果から明らかなように、成分比が１：１：１のＩＧＺＯターゲットを使用する場合、酸素ガスの共存下でスパッタすることによって、オン／オフ電流特性に優れたトランジスタを作製することができる。
Therefore, it can be seen that when the samples 1 and 2 shown in FIG. 4A are annealed at 400 ° C., the on / off current characteristics as shown in FIG. This is because structural relaxation of the IGZO film is promoted by the annealing treatment. Further, it was confirmed that sample 2 showed a higher on / off current ratio than sample 1. As is apparent from the result of FIG. 4B, when an IGZO target having a component ratio of 1: 1: 1 is used, a transistor having excellent on / off current characteristics can be obtained by sputtering in the presence of oxygen gas. Can be produced.
一方、非酸化性雰囲気で成膜されるＩＧＺＯ膜のその成分比の違いによる特性の変化の一例を図５（Ａ）及び（Ｂ）に示す。本例では、Ｉｎ２Ｏ３ターゲットと、Ｇａ２Ｏ３ターゲットと、ＺｎＯターゲットをそれぞれスパッタチャンバ内に設置し、これらを同時にスパッタしたときに所定の成分比のＩＧＺＯ膜が得られるように、各ターゲットの放電パワーを制御した。
On the other hand, FIGS. 5A and 5B show an example of a change in characteristics due to a difference in the component ratio of an IGZO film formed in a non-oxidizing atmosphere. In this example, an In 2 O 3 target, a Ga 2 O 3 target, and a ZnO target are each installed in a sputtering chamber, and when these are sputtered at the same time, an IGZO film having a predetermined component ratio is obtained. The discharge power of the target was controlled.
図５（Ａ）は、成膜直後におけるＩＧＺＯ膜のトランジスタ特性を示している。図５（Ｂ）は、成膜後４００℃でアニール処理したＩＧＺＯ膜のトランジスタ特性を示している。図中、◆は、Ｉｎ／Ｇａ／Ｚｎ＝３５／３３／３２ａｔ％（放電パワー：１２０／１２０／１２０Ｗ）のＩＧＺＯ膜（サンプル３）の実験結果を示し、■は、Ｉｎ／Ｇａ／Ｚｎ＝２８／５７／１５ａｔ％（放電パワー：６０／１２０／４０Ｗ）のＩＧＺＯ膜（サンプル４）の実験結果を示している。スパッタ雰囲気は、アルゴン分圧０．８Ｐａ（流量１００ｓｃｃｍ）、酸素分圧０．００Ｐａとした。
FIG. 5A shows the transistor characteristics of the IGZO film immediately after film formation. FIG. 5B shows transistor characteristics of the IGZO film annealed at 400 ° C. after film formation. In the figure, ♦ indicates experimental results of the IGZO film (sample 3) with In / Ga / Zn = 35/33/32 at% (discharge power: 120/120/120 W), and ■ indicates In / Ga / Zn = The experimental result of 28/57 / 15at% (discharge power: 60/120 / 40W) IGZO film (sample 4) is shown. The sputtering atmosphere was an argon partial pressure of 0.8 Pa (flow rate 100 sccm) and an oxygen partial pressure of 0.00 Pa.
図５（Ａ）に示すように、成膜直後に関しては、何れのサンプルにも有効なトランジスタ特性は認められなかった。一方、図５（Ｂ）に示すように４００℃アニールの処理後は、何れのサンプルについてもオン電流値とオフ電流値の明確な違いが現れるが、サンプル３とサンプル４の特性の違いは顕著となる。サンプル４に関しては、オン／オフ電流比が５桁以上、移動度３．７６ｃｍ２／Ｖ・ｓ、閾値電圧（Ｖｔｈ）は１．６６Ｖであった。
As shown in FIG. 5A, effective transistor characteristics were not recognized in any sample immediately after film formation. On the other hand, as shown in FIG. 5B, after the 400 ° C. annealing process, a clear difference between the on-current value and the off-current value appears in any sample, but the difference in characteristics between sample 3 and sample 4 is remarkable. It becomes. For sample 4, the on / off current ratio was 5 digits or more, the mobility was 3.76 cm 2 / V · s, and the threshold voltage (Vth) was 1.66 V.
Ｉｎ／Ｇａ／Ｚｎの成分比が概ね１：１：１であるサンプル３と比べると、サンプル４は、Ｇａの含有量が高い。つまり、Ｇａを他の成分よりも多く添加することにより、非酸化性雰囲気においても有効なトランジスタ特性を示すことが確認された。
Sample 4 has a higher Ga content than Sample 3 in which the In / Ga / Zn component ratio is approximately 1: 1: 1. In other words, it was confirmed that by adding more Ga than the other components, effective transistor characteristics are exhibited even in a non-oxidizing atmosphere.
そこで、本発明者らは、ターゲットの組成比（成分比）を異ならせて非酸化性雰囲気中でスパッタ成膜した複数種のＩＧＺＯ膜を基に、図１に示した構造のトランジスタを作製し、これらのトランジスタ特性を評価した。評価に際しては、ＩＧＺＯ膜を３００℃及び４００℃でアニールしたサンプルについて、オン／オフ電流比（Ion/Ioff）と、移動度を測定した。
Accordingly, the present inventors fabricated a transistor having the structure shown in FIG. 1 based on a plurality of types of IGZO films formed by sputtering in a non-oxidizing atmosphere with different target composition ratios (component ratios). These transistor characteristics were evaluated. In the evaluation, on / off current ratio (Ion / Ioff) and mobility were measured for samples obtained by annealing the IGZO film at 300 ° C. and 400 ° C.
測定の結果、アニール温度４００℃で５桁以上のオン／オフ電流比が得られた組成範囲を図６の状態図においてハッチングで示す。図６は、ＩｎＯ１．５－ＧａＯ１．５－ＺｎＯの三元系状態図である。図６において、ハッチングで示す領域の境界線が実線の場合は当該境界線が上記組成範囲に含まれるものとし、上記境界線が破線の場合は当該境界線が上記組成範囲に含まれないものとする。この境界線の線種の意味は、図７～図９においても同様とする。
As a result of the measurement, the composition range in which an on / off current ratio of 5 digits or more was obtained at an annealing temperature of 400 ° C. is indicated by hatching in the state diagram of FIG. FIG. 6 is a ternary phase diagram of InO 1.5 —GaO 1.5 —ZnO. In FIG. 6, when the boundary line of the area shown by hatching is a solid line, the boundary line is included in the composition range. When the boundary line is a broken line, the boundary line is not included in the composition range. To do. The meaning of the line type of the boundary line is the same in FIGS.
図６のハッチング領域Ｒ１は、ＩＧＺＯ膜の組成を一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表したときに、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満の範囲を示している。この領域Ｒ１の組成範囲を有するＩＧＺＯ膜は、４００℃のアニール処理を施すことで、５桁以上のオン／オフ電流比を有するトランジスタを構成することができる。
The hatching region R1 in FIG. 6 has a ratio z / y of 0 or more and less than 0.9 when the composition of the IGZO film is represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2). x / y is in the range of 0 to less than 6.5. The IGZO film having the composition range of the region R1 can form a transistor having an on / off current ratio of 5 digits or more by performing an annealing process at 400 ° C.
ここで、Ｉｎ含有量が０（ｚ＝０）及びＺｎ含有量が０（ｘ＝０）の場合でも、５桁以上のオン／オフ電流比を得ることができる。領域Ｒ１に含まれるサンプルの成分比の一例（Ｃ１～Ｃ５）を以下に示す。
サンプルＣ１＝Ｉｎ：Ｇａ：Ｚｎ（ｚ：ｙ：ｘ）＝０：１００：０
サンプルＣ２＝Ｉｎ：Ｇａ：Ｚｎ＝２５．５：３４．７：３９．８
サンプルＣ３＝Ｉｎ：Ｇａ：Ｚｎ＝８．８：２９．２：６２．０
サンプルＣ４＝Ｉｎ：Ｇａ：Ｚｎ＝１３．１：７０．３：１６．６
サンプルＣ５＝Ｉｎ：Ｇａ：Ｚｎ＝０：８０：２０ Here, even when the In content is 0 (z = 0) and the Zn content is 0 (x = 0), an on / off current ratio of 5 digits or more can be obtained. An example (C1 to C5) of the component ratio of the sample included in the region R1 is shown below.
Sample C1 = In: Ga: Zn (z: y: x) = 0: 100: 0
Sample C2 = In: Ga: Zn = 25.5: 34.7: 39.8
Sample C3 = In: Ga: Zn = 8.8: 29.2: 62.0
Sample C4 = In: Ga: Zn = 13.1: 70.3: 16.6
Sample C5 = In: Ga: Zn = 0: 80: 20
サンプルＣ１＝Ｉｎ：Ｇａ：Ｚｎ（ｚ：ｙ：ｘ）＝０：１００：０
サンプルＣ２＝Ｉｎ：Ｇａ：Ｚｎ＝２５．５：３４．７：３９．８
サンプルＣ３＝Ｉｎ：Ｇａ：Ｚｎ＝８．８：２９．２：６２．０
サンプルＣ４＝Ｉｎ：Ｇａ：Ｚｎ＝１３．１：７０．３：１６．６
サンプルＣ５＝Ｉｎ：Ｇａ：Ｚｎ＝０：８０：２０ Here, even when the In content is 0 (z = 0) and the Zn content is 0 (x = 0), an on / off current ratio of 5 digits or more can be obtained. An example (C1 to C5) of the component ratio of the sample included in the region R1 is shown below.
Sample C1 = In: Ga: Zn (z: y: x) = 0: 100: 0
Sample C2 = In: Ga: Zn = 25.5: 34.7: 39.8
Sample C3 = In: Ga: Zn = 8.8: 29.2: 62.0
Sample C4 = In: Ga: Zn = 13.1: 70.3: 16.6
Sample C5 = In: Ga: Zn = 0: 80: 20
比率ｚ／ｙが０．９以上では、Ｇａ２Ｏ３成分が不足して、トランジスタとして動作可能なオン／オフ電流比を得ることが困難である。また、比率ｘ／ｙが６．５以上では、ＺｎＯ成分が過剰となり、トランジスタとして動作可能なオン／オフ電流比を得ることが困難である。
When the ratio z / y is 0.9 or more, the Ga 2 O 3 component is insufficient, and it is difficult to obtain an on / off current ratio operable as a transistor. When the ratio x / y is 6.5 or more, the ZnO component becomes excessive, and it is difficult to obtain an on / off current ratio that can operate as a transistor.
図７は、アニール温度３００℃で５桁以上のオン／オフ電流比が得られた組成範囲Ｒ２を示すＩｎＯ１．５－ＧａＯ１．５－ＺｎＯの三元系状態図である。図７のハッチング領域Ｒ２は、ＩＧＺＯ膜の組成を一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表したときに、比率ｚ／ｙが０以上０．５未満、かつ、比率ｘ／ｙが０より大きく６．５より小さい範囲を示している。この領域Ｒ２の組成範囲を有するＩＧＺＯ膜は、３００℃のアニール処理を施すことで、５桁以上のオン／オフ電流比を有するトランジスタを構成することができる。この領域Ｒ２に該当するサンプルとして、上記Ｃ１～Ｃ５のうち、サンプルＣ１、Ｃ３、Ｃ４及びＣ５が挙げられる。
FIG. 7 is a ternary phase diagram of InO 1.5 —GaO 1.5 —ZnO showing a composition range R2 in which an on / off current ratio of 5 digits or more was obtained at an annealing temperature of 300 ° C. The hatching region R2 in FIG. 7 has a ratio z / y of 0 or more and less than 0.5 when the composition of the IGZO film is represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2). A range where x / y is larger than 0 and smaller than 6.5 is shown. The IGZO film having the composition range of the region R2 can be subjected to an annealing process at 300 ° C. to form a transistor having an on / off current ratio of 5 digits or more. Samples corresponding to this region R2 include samples C1, C3, C4 and C5 among C1 to C5.
なお、サンプルＣ５に関しては、２００℃のアニール処理で５桁以上のオン／オフ電流比が得られることが確認されている。
For sample C5, it has been confirmed that an on / off current ratio of 5 digits or more can be obtained by annealing at 200 ° C.
図８は、アニール温度３００℃で５桁以上のオン／オフ電流比と１ｃｍ２／Ｖ・ｓ以上の移動度が得られた組成範囲Ｒ３を示すＩｎＯ１．５－ＧａＯ１．５－ＺｎＯの三元系状態図である。図８のハッチング領域Ｒ３は、ＩＧＺＯ膜の組成を一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表したときに、比率ｚ／ｙが０以上０．５未満、かつ、比率ｘ／ｙが０．３より大きく２．６より小さい範囲を示している。この領域Ｒ３の組成範囲を有するＩＧＺＯ膜は、３００℃のアニール処理を施すことで、５桁以上のオン／オフ電流比と１ｃｍ２／Ｖ・ｓ以上の移動度を有するトランジスタを構成することができる。この領域Ｒ３に該当するサンプルとして、上記Ｃ１～Ｃ５のうち、サンプルＣ３が挙げられる。
8, more than five orders of magnitude at an annealing temperature of 300 ° C. on / off current ratio and 1cm shows a 2 / V · s or higher mobility composition range R3 obtained InO 1.5 -GaO 1.5 -ZnO of It is a ternary phase diagram. The hatching region R3 in FIG. 8 has a ratio z / y of 0 or more and less than 0.5 when the composition of the IGZO film is represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2). The range where x / y is larger than 0.3 and smaller than 2.6 is shown. The IGZO film having the composition range of the region R3 can form a transistor having an on / off current ratio of 5 digits or more and a mobility of 1 cm 2 / V · s or more by annealing at 300 ° C. it can. As a sample corresponding to this region R3, sample C3 among C1 to C5 is cited.
図９は、アニール温度４００℃で５桁以上のオン／オフ電流比と１ｃｍ２／Ｖ・ｓ以上の移動度が得られた組成範囲Ｒ４を示すＩｎＯ１．５－ＧａＯ１．５－ＺｎＯの三元系状態図である。図９のハッチング領域Ｒ４は、ＩＧＺＯ膜の組成を一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表したときに、比率ｚ／ｙが０以上０．９未満、比率ｘ／ｙが０以上２．６未満、かつ、比率ｙ／（ｘ＋ｙ＋ｚ）が０．８未満の範囲を示している。この領域Ｒ４の組成範囲を有するＩＧＺＯ膜は、４００℃のアニール処理を施すことで、５桁以上のオン／オフ電流比と１ｃｍ２／Ｖ・ｓ以上の移動度を有するトランジスタを構成することができる。この領域Ｒ４に該当するサンプルとして、上記Ｃ１～Ｃ５のうち、サンプルＣ２、Ｃ３及びＣ４が挙げられる。
9, more than 5 orders of magnitude at an annealing temperature of 400 ° C. on / off current ratio and 1cm shows a 2 / V · s or higher mobility composition range R4 obtained InO 1.5 -GaO 1.5 -ZnO of It is a ternary phase diagram. In the hatching region R4 in FIG. 9, when the composition of the IGZO film is represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2) , the ratio z / y is 0 or more and less than 0.9, and the ratio x / The range of y is 0 or more and less than 2.6 and the ratio y / (x + y + z) is less than 0.8. The IGZO film having the composition range of the region R4 can form a transistor having an on / off current ratio of 5 digits or more and a mobility of 1 cm 2 / V · s or more by annealing at 400 ° C. it can. Samples corresponding to this region R4 include samples C2, C3 and C4 among C1 to C5.
以上のように、本実施形態によれば、ターゲットの組成範囲を上記のように規定することによって、スパッタチャンバ内に酸素を導入することなく、５桁以上のオン／オフ電流比を有する薄膜トランジスタを製造することができる。
As described above, according to the present embodiment, by defining the target composition range as described above, a thin film transistor having an on / off current ratio of 5 digits or more can be obtained without introducing oxygen into the sputtering chamber. Can be manufactured.
また、スパッタチャンバ内に酸素を導入することなく所定のトランジスタ特性を有するトランジスタを製造することができるので、基板の面内における膜質の均一性を高めることができ、基板の大型化にも容易に対応することが可能である。
Further, since a transistor having predetermined transistor characteristics can be manufactured without introducing oxygen into the sputtering chamber, the uniformity of the film quality in the surface of the substrate can be improved, and the substrate can be easily enlarged. It is possible to respond.
以上、本発明の実施形態について説明したが、本発明はこれに限定されることはなく、本発明の技術的思想に基づいて種々の変形が可能である。
As mentioned above, although embodiment of this invention was described, this invention is not limited to this, A various deformation | transformation is possible based on the technical idea of this invention.
例えば、以上の実施形態では、いわゆるボトムゲート型（逆スタガ型）のトランジスタを例に挙げて説明したが、トップゲート型（スタガ型）のトランジスタにも本発明は適用可能である。
For example, in the above embodiment, a so-called bottom gate (reverse staggered) transistor has been described as an example, but the present invention can also be applied to a top gate (staggered) transistor.
また、上述したトランジスタ１は、液晶ディスプレイや有機ＥＬディスプレイ等のアクティブマトリクス型表示パネル用のＴＦＴとして用いることができる。これ以外に、上記トランジスタ１は、各種半導体装置あるいは電子機器のトランジスタ素子として用いることができる。
Further, the transistor 1 described above can be used as a TFT for an active matrix display panel such as a liquid crystal display or an organic EL display. In addition, the transistor 1 can be used as a transistor element of various semiconductor devices or electronic devices.
１…トランジスタ
１０…基材
１１…ゲート電極
１４…ゲート絶縁膜
１５…活性層
１５Ｆ…ＩＧＺＯ膜
１６…ストッパ層
１７Ｓ…ソース電極
１７Ｄ…ドレイン電極 DESCRIPTION OFSYMBOLS 1 ... Transistor 10 ... Base material 11 ... Gate electrode 14 ... Gate insulating film 15 ... Active layer 15F ... IGZO film 16 ... Stopper layer 17S ... Source electrode 17D ... Drain electrode
１０…基材
１１…ゲート電極
１４…ゲート絶縁膜
１５…活性層
１５Ｆ…ＩＧＺＯ膜
１６…ストッパ層
１７Ｓ…ソース電極
１７Ｄ…ドレイン電極 DESCRIPTION OF
Claims (12)
- 一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する酸化物半導体からなるターゲットを非酸化性雰囲気中でスパッタすることで、前記組成範囲の酸化物半導体層を形成し、
前記酸化物半導体層を２００℃以上４００℃以下の温度で熱処理する
トランジスタの製造方法。 A composition range represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2) , wherein the ratio z / y is 0 or more and less than 0.9, and the ratio x / y is 0 or more and less than 6.5. Sputtering a target made of an oxide semiconductor having a non-oxidizing atmosphere to form an oxide semiconductor layer having the above composition range,
A method for manufacturing a transistor, wherein the oxide semiconductor layer is heat-treated at a temperature of 200 ° C to 400 ° C. - 請求項１に記載のトランジスタの製造方法であって、
前記比率ｚ／ｙは、０以上０．５未満であり、
前記比率ｘ／ｙは、０より大きく６．５より小さい
トランジスタの製造方法。 A method for manufacturing a transistor according to claim 1, comprising:
The ratio z / y is 0 or more and less than 0.5,
The ratio x / y is greater than 0 and less than 6.5. - 請求項２に記載のトランジスタの製造方法であって、
前記比率ｚ／ｙは、０以上０．５未満であり、
前記比率ｘ／ｙは、０．３より大きく２．６より小さい
トランジスタの製造方法。 A method of manufacturing a transistor according to claim 2,
The ratio z / y is 0 or more and less than 0.5,
The ratio x / y is greater than 0.3 and less than 2.6. - 請求項１に記載のトランジスタの製造方法であって、
前記比率ｚ／ｙは、０以上０．９未満であり、
前記比率ｘ／ｙは、０以上２．６未満であり、
比率ｙ／（ｘ＋ｙ＋ｚ）は、０．８未満である
トランジスタの製造方法。 A method for manufacturing a transistor according to claim 1, comprising:
The ratio z / y is 0 or more and less than 0.9,
The ratio x / y is 0 or more and less than 2.6,
The ratio y / (x + y + z) is less than 0.8. - ゲート電極と、
一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する酸化物半導体からなる活性層と、
前記ゲート電極と前記活性層との間に形成されたゲート絶縁膜と、
前記活性層と電気的に接続されるソース電極及びドレイン電極と
を具備するトランジスタ。 A gate electrode;
A composition range represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2) , wherein the ratio z / y is 0 or more and less than 0.9, and the ratio x / y is 0 or more and less than 6.5. An active layer made of an oxide semiconductor,
A gate insulating film formed between the gate electrode and the active layer;
A transistor comprising a source electrode and a drain electrode electrically connected to the active layer. - 請求項５に記載のトランジスタであって、
前記比率ｚ／ｙは、０以上０．５未満であり、
前記比率ｘ／ｙは、０より大きく６．５より小さい
トランジスタ。 A transistor according to claim 5, wherein
The ratio z / y is 0 or more and less than 0.5,
The ratio x / y is greater than 0 and less than 6.5. - 請求項６に記載のトランジスタであって、
前記比率ｚ／ｙは、０以上０．５未満であり、
前記比率ｘ／ｙは、０．３より大きく２．６より小さい
トランジスタ。 The transistor according to claim 6, wherein
The ratio z / y is 0 or more and less than 0.5,
The ratio x / y is greater than 0.3 and less than 2.6. - 請求項５に記載のトランジスタであって、
前記比率ｚ／ｙは、０以上０．９未満であり、
前記比率ｘ／ｙは、０以上２．６未満であり、
比率ｙ／（ｘ＋ｙ＋ｚ）は、０．８未満である
トランジスタ。 A transistor according to claim 5, wherein
The ratio z / y is 0 or more and less than 0.9,
The ratio x / y is 0 or more and less than 2.6,
The ratio y / (x + y + z) is less than 0.8 transistor. - 一般式ＺｎｘＧａｙＩｎzＯ（ｘ＋３ｙ／２＋３ｚ／２）で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する酸化物半導体からなるスパッタリングターゲット。 A composition range represented by the general formula Zn x Ga y In z O (x + 3y / 2 + 3z / 2) , wherein the ratio z / y is 0 or more and less than 0.9, and the ratio x / y is 0 or more and less than 6.5. A sputtering target made of an oxide semiconductor.
- 請求項９に記載のスパッタリングターゲットであって、
前記比率ｚ／ｙは、０以上０．５未満であり、
前記比率ｘ／ｙは、０より大きく６．５より小さい
スパッタリングターゲット。 The sputtering target according to claim 9,
The ratio z / y is 0 or more and less than 0.5,
The ratio x / y is greater than 0 and less than 6.5. Sputtering target. - 請求項１０に記載のスパッタリングターゲットであって、
前記比率ｚ／ｙは、０以上０．５未満であり、
前記比率ｘ／ｙは、０．３より大きく２．６より小さい
スパッタリングターゲット。 The sputtering target according to claim 10,
The ratio z / y is 0 or more and less than 0.5,
The ratio x / y is greater than 0.3 and less than 2.6. Sputtering target. - 請求項９に記載のスパッタリングターゲットであって、
前記比率ｚ／ｙは、０以上０．９未満であり、
前記比率ｘ／ｙは、０以上２．６未満であり、
比率ｙ／（ｘ＋ｙ＋ｚ）は、０．８未満である
スパッタリングターゲット。 The sputtering target according to claim 9,
The ratio z / y is 0 or more and less than 0.9,
The ratio x / y is 0 or more and less than 2.6,
The ratio y / (x + y + z) is less than 0.8. Sputtering target.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010550462A JP5552440B2 (en) | 2009-02-13 | 2010-02-10 | Method for manufacturing transistor |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009031308 | 2009-02-13 | ||
| JP2009-031308 | 2009-02-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2010092810A1 true WO2010092810A1 (en) | 2010-08-19 |
Family
ID=42561658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP2010/000829 WO2010092810A1 (en) | 2009-02-13 | 2010-02-10 | Method for manufacturing transistor, transistor, and sputtering target |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP5552440B2 (en) |
| TW (1) | TWI474407B (en) |
| WO (1) | WO2010092810A1 (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012049209A (en) * | 2010-08-25 | 2012-03-08 | Fujifilm Corp | Method of manufacturing oxide semiconductor thin film, oxide semiconductor thin film manufactured by the same, thin film transistor, and device having thin film transistor |
| JP2012049211A (en) * | 2010-08-25 | 2012-03-08 | Fujifilm Corp | Method of manufacturing oxide semiconductor thin film, oxide semiconductor thin film, method of manufacturing thin film transistor, thin film transistor, and device having thin film transistor |
| WO2013111533A1 (en) * | 2012-01-23 | 2013-08-01 | シャープ株式会社 | Thin film transistor substrate manufacturing method, and thin film transistor substrate manufactured by same |
| KR20180057678A (en) | 2015-11-25 | 2018-05-30 | 가부시키가이샤 아루박 | A thin film transistor, an oxide semiconductor film, and a sputtering target |
| KR101891828B1 (en) * | 2010-08-25 | 2018-08-24 | 후지필름 가부시키가이샤 | Oxide semiconductor thin film, thin film transistor and device comprising the thin film transistor |
| KR20200066372A (en) | 2017-11-20 | 2020-06-09 | 가부시키가이샤 아루박 | Oxide semiconductor thin film |
| KR20210019545A (en) | 2018-06-21 | 2021-02-22 | 가부시키가이샤 아루박 | Oxide semiconductor thin film, thin film transistor and its manufacturing method, and sputtering target |
| KR20220009453A (en) | 2019-06-28 | 2022-01-24 | 가부시키가이샤 아루박 | Sputtering target and manufacturing method of sputtering target |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI445175B (en) | 2011-11-11 | 2014-07-11 | Au Optronics Corp | Active element |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007120010A1 (en) * | 2006-04-17 | 2007-10-25 | Samsung Electronics Co., Ltd | Semiconductor device and method of manufacturing the same |
| JP2007281409A (en) * | 2005-09-16 | 2007-10-25 | Canon Inc | Field effect transistor |
| WO2008117810A1 (en) * | 2007-03-26 | 2008-10-02 | Idemitsu Kosan Co., Ltd. | Noncrystalline oxide semiconductor thin film, process for producing the noncrystalline oxide semiconductor thin film, process for producing thin-film transistor, field-effect transistor, light emitting device, display device, and sputtering target |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003040441A1 (en) * | 2001-11-05 | 2003-05-15 | Japan Science And Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| TWI478347B (en) * | 2007-02-09 | 2015-03-21 | Idemitsu Kosan Co | A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device |
-
2010
- 2010-02-10 WO PCT/JP2010/000829 patent/WO2010092810A1/en active Application Filing
- 2010-02-10 JP JP2010550462A patent/JP5552440B2/en active Active
- 2010-02-12 TW TW99104665A patent/TWI474407B/en active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007281409A (en) * | 2005-09-16 | 2007-10-25 | Canon Inc | Field effect transistor |
| WO2007120010A1 (en) * | 2006-04-17 | 2007-10-25 | Samsung Electronics Co., Ltd | Semiconductor device and method of manufacturing the same |
| WO2008117810A1 (en) * | 2007-03-26 | 2008-10-02 | Idemitsu Kosan Co., Ltd. | Noncrystalline oxide semiconductor thin film, process for producing the noncrystalline oxide semiconductor thin film, process for producing thin-film transistor, field-effect transistor, light emitting device, display device, and sputtering target |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012049209A (en) * | 2010-08-25 | 2012-03-08 | Fujifilm Corp | Method of manufacturing oxide semiconductor thin film, oxide semiconductor thin film manufactured by the same, thin film transistor, and device having thin film transistor |
| JP2012049211A (en) * | 2010-08-25 | 2012-03-08 | Fujifilm Corp | Method of manufacturing oxide semiconductor thin film, oxide semiconductor thin film, method of manufacturing thin film transistor, thin film transistor, and device having thin film transistor |
| KR101891828B1 (en) * | 2010-08-25 | 2018-08-24 | 후지필름 가부시키가이샤 | Oxide semiconductor thin film, thin film transistor and device comprising the thin film transistor |
| WO2013111533A1 (en) * | 2012-01-23 | 2013-08-01 | シャープ株式会社 | Thin film transistor substrate manufacturing method, and thin film transistor substrate manufactured by same |
| US9209282B2 (en) | 2012-01-23 | 2015-12-08 | Sharp Kabushiki Kaisha | Method of manufacturing thin film transistor substrate and thin film transistor substrate manufactured by the method |
| KR20180057678A (en) | 2015-11-25 | 2018-05-30 | 가부시키가이샤 아루박 | A thin film transistor, an oxide semiconductor film, and a sputtering target |
| US11049976B2 (en) | 2015-11-25 | 2021-06-29 | Ulvac, Inc. | Thin-film transistor, oxide semiconductor film, and sputtering target |
| KR20200066372A (en) | 2017-11-20 | 2020-06-09 | 가부시키가이샤 아루박 | Oxide semiconductor thin film |
| KR20210019545A (en) | 2018-06-21 | 2021-02-22 | 가부시키가이샤 아루박 | Oxide semiconductor thin film, thin film transistor and its manufacturing method, and sputtering target |
| US11335782B2 (en) | 2018-06-21 | 2022-05-17 | Ulvac, Inc. | Oxide semiconductor thin film, thin film transistor, method producing the same, and sputtering target |
| KR20220009453A (en) | 2019-06-28 | 2022-01-24 | 가부시키가이샤 아루박 | Sputtering target and manufacturing method of sputtering target |
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2010092810A1 (en) | 2012-08-16 |
| JP5552440B2 (en) | 2014-07-16 |
| TW201036073A (en) | 2010-10-01 |
| TWI474407B (en) | 2015-02-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5552440B2 (en) | Method for manufacturing transistor | |
| KR101145570B1 (en) | Field-effect transistor and method for fabricating field-effect transistor | |
| CN104335353B (en) | Thin film transistor (TFT) | |
| WO2012063588A1 (en) | Wiring structure | |
| JP2012235105A (en) | Thin film transistor structure, and thin film transistor and display device including the structure | |
| JP2010199307A (en) | Top gate type field-effect transistor, manufacturing method therefor, and display including the same | |
| WO2010098101A1 (en) | Transistor, transistor manufacturing method, and manufacturing device thereof | |
| CN106489209B (en) | Thin film transistor | |
| JP5437776B2 (en) | Thin film transistor using oxide semiconductor and method of manufacturing the same | |
| JP5291105B2 (en) | Method for manufacturing field effect transistor | |
| JP2012028481A (en) | Field-effect transistor and manufacturing method of the same | |
| WO2010098100A1 (en) | Transistor, method for manufacturing transistor, and apparatus for manufacturing transistor | |
| WO2014136916A1 (en) | Oxynitride semiconductor thin film | |
| JP6613314B2 (en) | Thin film transistor, oxide semiconductor film, and sputtering target | |
| WO2016035503A1 (en) | Thin film transistor | |
| JP6637783B2 (en) | Thin film transistor | |
| JP2014222690A (en) | Semiconductor device | |
| JP2021097221A (en) | Formation method for conductive region and manufacturing method for thin film transistor | |
| JP2015191893A (en) | Thin film transistor and manufacturing method of the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 10741090 Country of ref document: EP Kind code of ref document: A1 |
|
| ENP | Entry into the national phase |
Ref document number: 2010550462 Country of ref document: JP Kind code of ref document: A |
|
| NENP | Non-entry into the national phase |
Ref country code: DE |
|
| 122 | Ep: pct application non-entry in european phase |
Ref document number: 10741090 Country of ref document: EP Kind code of ref document: A1 |