JP2015191893A - Thin film transistor and manufacturing method of the same - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 99
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 claims abstract description 84
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 70
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 69
- 229910052751 metal Inorganic materials 0.000 claims abstract description 49
- 239000002184 metal Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims description 32
- COOGPNLGKIHLSK-UHFFFAOYSA-N aluminium sulfide Chemical compound [Al+3].[Al+3].[S-2].[S-2].[S-2] COOGPNLGKIHLSK-UHFFFAOYSA-N 0.000 claims description 28
- 229910052782 aluminium Inorganic materials 0.000 claims description 20
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 18
- 239000010949 copper Substances 0.000 claims description 16
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 claims description 15
- 229960000909 sulfur hexafluoride Drugs 0.000 claims description 15
- 229910018503 SF6 Inorganic materials 0.000 claims description 14
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 10
- 229910052802 copper Inorganic materials 0.000 claims description 10
- 229910052976 metal sulfide Inorganic materials 0.000 claims description 6
- UCKMPCXJQFINFW-UHFFFAOYSA-N Sulphide Chemical compound [S-2] UCKMPCXJQFINFW-UHFFFAOYSA-N 0.000 abstract description 10
- 230000002349 favourable effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 93
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 30
- 239000001301 oxygen Substances 0.000 description 30
- 229910052760 oxygen Inorganic materials 0.000 description 30
- 239000007789 gas Substances 0.000 description 28
- 229920002120 photoresistant polymer Polymers 0.000 description 27
- 229910021417 amorphous silicon Inorganic materials 0.000 description 22
- OMZSGWSJDCOLKM-UHFFFAOYSA-N copper(II) sulfide Chemical compound [S-2].[Cu+2] OMZSGWSJDCOLKM-UHFFFAOYSA-N 0.000 description 22
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 21
- 239000000758 substrate Substances 0.000 description 21
- 229910052717 sulfur Inorganic materials 0.000 description 21
- 229910000838 Al alloy Inorganic materials 0.000 description 18
- 230000008569 process Effects 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 15
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 14
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 14
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 14
- 125000004434 sulfur atom Chemical group 0.000 description 14
- 238000004544 sputter deposition Methods 0.000 description 13
- 239000011593 sulfur Substances 0.000 description 13
- 229910003437 indium oxide Inorganic materials 0.000 description 12
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 12
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 11
- 229910045601 alloy Inorganic materials 0.000 description 10
- 239000000956 alloy Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 9
- GKCNVZWZCYIBPR-UHFFFAOYSA-N sulfanylideneindium Chemical compound [In]=S GKCNVZWZCYIBPR-UHFFFAOYSA-N 0.000 description 9
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 8
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 8
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 8
- 239000005083 Zinc sulfide Substances 0.000 description 8
- 229910052733 gallium Inorganic materials 0.000 description 8
- 239000000203 mixture Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 239000000243 solution Substances 0.000 description 8
- 239000000126 substance Substances 0.000 description 8
- 229910052984 zinc sulfide Inorganic materials 0.000 description 8
- 239000005751 Copper oxide Substances 0.000 description 7
- 229910000881 Cu alloy Inorganic materials 0.000 description 7
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 7
- 229910052786 argon Inorganic materials 0.000 description 7
- 229910000431 copper oxide Inorganic materials 0.000 description 7
- 239000006104 solid solution Substances 0.000 description 7
- DRDVZXDWVBGGMH-UHFFFAOYSA-N zinc;sulfide Chemical compound [S-2].[Zn+2] DRDVZXDWVBGGMH-UHFFFAOYSA-N 0.000 description 7
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 6
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 239000011737 fluorine Substances 0.000 description 5
- 229910052731 fluorine Inorganic materials 0.000 description 5
- 229910001195 gallium oxide Inorganic materials 0.000 description 5
- 229910017604 nitric acid Inorganic materials 0.000 description 5
- 229910001887 tin oxide Inorganic materials 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000010304 firing Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910001882 dioxygen Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- 239000011787 zinc oxide Substances 0.000 description 3
- -1 zinc oxide metal oxide Chemical class 0.000 description 3
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000000615 nonconductor Substances 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 238000005546 reactive sputtering Methods 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 238000005477 sputtering target Methods 0.000 description 2
- AFNRRBXCCXDRPS-UHFFFAOYSA-N tin(ii) sulfide Chemical compound [Sn]=S AFNRRBXCCXDRPS-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 239000010431 corundum Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- BVSHTEBQPBBCFT-UHFFFAOYSA-N gallium(iii) sulfide Chemical compound [S-2].[S-2].[S-2].[Ga+3].[Ga+3] BVSHTEBQPBBCFT-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000006213 oxygenation reaction Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052569 sulfide mineral Inorganic materials 0.000 description 1
- ALRFTTOJSPMYSY-UHFFFAOYSA-N tin disulfide Chemical compound S=[Sn]=S ALRFTTOJSPMYSY-UHFFFAOYSA-N 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
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Abstract
Description
本発明は、薄膜トランジスタおよびその製造方法に関する。 The present invention relates to a thin film transistor and a method for manufacturing the same.
近年、金属の酸化物による半導体(以下、金属酸化物半導体という)が注目されている。多くの金属酸化物は、酸素欠陥と適切なドーパントの添加により半導体の性質を示す。特に、酸化亜鉛・酸化インジウム・酸化ガリウムなどを主成分とした金属酸化物半導体は、価電子帯と伝導帯とのバンドギャップが3eV以上であり、可視光で透明であるという特徴を有している。ここで、主成分とは、非主成分よりも全体に対して存在する割合が突出した成分のことをいい、例えば非主成分よりも数十倍以上の割合で存在する成分のことをいう。 In recent years, semiconductors using metal oxides (hereinafter referred to as metal oxide semiconductors) have attracted attention. Many metal oxides exhibit semiconductor properties by the addition of oxygen vacancies and appropriate dopants. In particular, a metal oxide semiconductor mainly composed of zinc oxide, indium oxide, gallium oxide, etc. has a feature that the band gap between the valence band and the conduction band is 3 eV or more and is transparent to visible light. Yes. Here, the main component refers to a component in which the ratio existing with respect to the whole is more prominent than the non-main component, for example, a component present in a ratio several tens of times higher than that of the non-main component.
また、このような金属酸化物半導体は、原子間の結合が不秩序なアモルファス状態であっても移動度が比較的高いという特徴を有し、低温でのスパッタ法で成膜することができるという特徴を有している。 In addition, such a metal oxide semiconductor has a feature of relatively high mobility even in an amorphous state in which bonds between atoms are disordered, and can be formed by a sputtering method at a low temperature. It has characteristics.
上記の特徴を活かして、金属酸化物半導体、特に酸化インジウム・酸化ガリウム・酸化亜鉛系金属酸化物半導体は、大面積の表示ディスプレイに用いられる薄膜トランジスタのチャネルへの適用が試みられている。 Taking advantage of the above features, metal oxide semiconductors, particularly indium oxide / gallium oxide / zinc oxide metal oxide semiconductors, have been tried to be applied to channels of thin film transistors used in large-area display displays.
また、昨今の薄膜トランジスタに用いられるソース・ドレイン電極およびソース・ドレイン配線では、表示パネルの大面積化および開口率の増大化のために低抵抗化が望まれており、アルミニウムを主成分とする合金が採用されている。また、最近では、より一層の低抵抗化を図るために、銅を主成分とする合金も採用されつつある。 In addition, in the source / drain electrodes and source / drain wirings used in recent thin film transistors, a reduction in resistance is desired in order to increase the area of the display panel and increase the aperture ratio. Is adopted. Recently, in order to further reduce the resistance, an alloy mainly composed of copper is being adopted.
従来、金属酸化物半導体とソース・ドレイン電極とを接続させる工程では、酸素濃度がコントロールされた雰囲気下で金属酸化物半導体を加熱することによって金属酸化物半導体中の酸素比率を適切に整え、その後、ソース・ドレイン電極となるアルミニウム合金あるいは銅合金をスパッタリング法によって成膜していた。 Conventionally, in the step of connecting the metal oxide semiconductor and the source / drain electrodes, the oxygen ratio in the metal oxide semiconductor is appropriately adjusted by heating the metal oxide semiconductor in an atmosphere in which the oxygen concentration is controlled, and thereafter An aluminum alloy or a copper alloy to be a source / drain electrode was formed by sputtering.
金属酸化物半導体を用いて薄膜トランジスタを構成すると、金属酸化物半導体と金属薄膜からなる電極とが接触するため、金属酸化物半導体中の酸素が電極中の金属と結合し、金属酸化物半導体中の酸素が電極に引き抜かれることになってしまう。その結果、金属酸化物半導体中の酸素が不足し、物性が変わって移動度が低下するという問題があった。 When a thin film transistor is formed using a metal oxide semiconductor, the metal oxide semiconductor and the electrode made of the metal thin film are in contact with each other, so that oxygen in the metal oxide semiconductor is combined with the metal in the electrode, Oxygen will be extracted to the electrode. As a result, there is a problem that oxygen in the metal oxide semiconductor is insufficient, the physical properties are changed, and mobility is lowered.
特に、チャネル層の上層部に保護膜を形成する工程では、金属酸化物半導体と電極とが高温に加熱されるため、電極による酸素の引き抜きの程度が大きくなる。また、電極によって金属酸化物半導体から酸素が引き抜かれた結果、ソース・ドレイン電極と金属酸化物半導体との界面には、ソース・ドレイン電極中の金属の酸化物が形成される。例えば、ソース・ドレイン電極にアルミニウム合金を使用した場合において、ソース・ドレイン電極と金属酸化物半導体との界面には不導体である酸化アルミニウムが形成され、コンタクト抵抗の上昇を招くという問題があった。 In particular, in the step of forming the protective film in the upper layer portion of the channel layer, the metal oxide semiconductor and the electrode are heated to a high temperature, so that the degree of oxygen extraction by the electrode is increased. Further, as a result of oxygen being extracted from the metal oxide semiconductor by the electrode, an oxide of the metal in the source / drain electrode is formed at the interface between the source / drain electrode and the metal oxide semiconductor. For example, when an aluminum alloy is used for the source / drain electrodes, there is a problem in that non-conductive aluminum oxide is formed at the interface between the source / drain electrodes and the metal oxide semiconductor, resulting in an increase in contact resistance. .
また、ソース・ドレイン電極に銅合金を使用した場合において、ソース・ドレイン電極と金属酸化物半導体との界面には、p型である酸化銅が形成される。一般的に、酸化亜鉛・酸化インジウム・酸化ガリウムなどを主成分とする金属酸化物半導体はn型であるため、ソース・ドレイン電極と金属酸化物半導体との界面にはpn接合が形成され、コンタクト特性の不良を招くという問題があった。 When a copper alloy is used for the source / drain electrodes, p-type copper oxide is formed at the interface between the source / drain electrodes and the metal oxide semiconductor. In general, a metal oxide semiconductor mainly composed of zinc oxide, indium oxide, gallium oxide or the like is an n-type, and therefore, a pn junction is formed at the interface between the source / drain electrodes and the metal oxide semiconductor. There has been a problem of inferior characteristics.
一方、金属酸化物半導体は、透明導電膜として液晶ディスプレイの画素電極に使用されており、画素電極とソース・ドレイン電極との接続には、画素接続配線などの上層配線
が必要である。ここで、上層配線とは、画素電極とソース・ドレイン電極とを、当該画素電極およびソース・ドレイン電極の上層で接続するための配線のことをいう。このような構成において、ソース・ドレイン電極および上層配線にアルミニウム合金を使用すると、画素電極と上層配線との接続部に酸化アルミニウム皮膜が形成され、また、ソース・ドレイン電極と上層配線との接続部にも自然酸化膜由来の酸化アルミニウム皮膜が形成され、これらの酸化アルミニウム皮膜がコンタクト抵抗を上昇させる要因となっていた。
On the other hand, a metal oxide semiconductor is used as a transparent conductive film for a pixel electrode of a liquid crystal display, and an upper layer wiring such as a pixel connection wiring is required for connection between the pixel electrode and a source / drain electrode. Here, the upper layer wiring means a wiring for connecting the pixel electrode and the source / drain electrode in the upper layer of the pixel electrode and the source / drain electrode. In such a configuration, when an aluminum alloy is used for the source / drain electrode and the upper layer wiring, an aluminum oxide film is formed at the connection portion between the pixel electrode and the upper layer wiring, and the connection portion between the source / drain electrode and the upper layer wiring. In addition, an aluminum oxide film derived from a natural oxide film was formed, and these aluminum oxide films were a factor for increasing the contact resistance.
上記の問題の対策として、従来、ソース・ドレイン電極と金属酸化物半導体層との間に、金属酸化物半導体層よりもキャリア濃度が高いインジウム、ガリウム、および亜鉛を含む金属酸化物半導体層などの金属酸化物層をバッファ層として形成する技術が開示されている(例えば、特許文献1参照)。 Conventionally, as a countermeasure against the above-described problem, a metal oxide semiconductor layer containing indium, gallium, and zinc having a carrier concentration higher than that of the metal oxide semiconductor layer between the source / drain electrodes and the metal oxide semiconductor layer is used. A technique for forming a metal oxide layer as a buffer layer is disclosed (see, for example, Patent Document 1).
特許文献1では、金属酸化物層中の酸化物が絶縁物あるいはp型半導体となる金属である場合には、良好なコンタクト特性を確保することができない。 In Patent Document 1, when the oxide in the metal oxide layer is an insulator or a metal that becomes a p-type semiconductor, good contact characteristics cannot be ensured.
本発明は、このような問題を解決するためになされたものであり、良好なコンタクト特性を確保することが可能な薄膜トランジスタおよびその製造方法を提供することを目的とする。 The present invention has been made to solve such a problem, and an object of the present invention is to provide a thin film transistor capable of ensuring good contact characteristics and a method for manufacturing the same.
上記の課題を解決するために、本発明による薄膜トランジスタは、n型の金属酸化物半導体からなるn型金属酸化物半導体層と、n型金属酸化物半導体層上に積層して形成された予め定められた金属を主成分とする層とを備え、n型金属酸化物半導体層と予め定められた金属を主成分とする層との界面には、予め定められた金属の硫化物が存在することを特徴とする。 In order to solve the above problems, a thin film transistor according to the present invention is formed in advance by forming an n-type metal oxide semiconductor layer made of an n-type metal oxide semiconductor and a stack formed on the n-type metal oxide semiconductor layer. A predetermined metal sulfide is present at the interface between the n-type metal oxide semiconductor layer and the predetermined metal-based layer. It is characterized by.
また、本発明による薄膜トランジスタの製造方法は、(a)n型の金属酸化物半導体からなるn型金属酸化物半導体層を形成する工程と、(b)n型金属酸化物半導体層に対して6弗化硫黄ガスを用いたプラズマ照射を行う工程と、(c)工程(b)の後、n型金属酸化物半導体層のプラズマ照射を行った面上に予め定められた金属を主成分とする層を形成する工程とを備える。 The thin film transistor manufacturing method according to the present invention includes (a) a step of forming an n-type metal oxide semiconductor layer made of an n-type metal oxide semiconductor, and (b) a process for forming an n-type metal oxide semiconductor layer. A step of performing plasma irradiation using sulfur fluoride gas; and (c) after step (b), a main component is a predetermined metal on the surface of the n-type metal oxide semiconductor layer that has been subjected to plasma irradiation. Forming a layer.
また、本発明による薄膜トランジスタは、アルミニウムを主成分とする第1の配線層と、第1の配線層上に積層して形成された金属からなる第2の配線層とを備え、第1の配線層と第2の配線層との界面には、硫化アルミニウムが存在することを特徴とする。 The thin film transistor according to the present invention includes a first wiring layer mainly composed of aluminum, and a second wiring layer made of metal formed by being stacked on the first wiring layer, and includes a first wiring layer. Aluminum sulfide is present at the interface between the layer and the second wiring layer.
また、本発明による薄膜トランジスタの製造方法は、(a)アルミニウムを主成分とする第1の配線層を形成する工程と、(b)第1の配線層に対して6弗化硫黄ガスを用いたプラズマ照射を行う工程と、(c)工程(b)の後、第1の配線層のプラズマ照射を行った面上に金属からなる第2の配線層を形成する工程とを備える。 The thin film transistor manufacturing method according to the present invention uses (a) a step of forming a first wiring layer containing aluminum as a main component, and (b) using sulfur hexafluoride gas for the first wiring layer. A step of performing plasma irradiation; and (c) a step of forming a second wiring layer made of metal on the surface of the first wiring layer that has been subjected to plasma irradiation after step (b).
本発明によると、薄膜トランジスタは、n型の金属酸化物半導体からなるn型金属酸化物半導体層と、n型金属酸化物半導体層上に積層して形成された予め定められた金属を主成分とする層とを備え、n型金属酸化物半導体層と予め定められた金属を主成分とする層との界面には、予め定められた金属の硫化物が存在するため、良好なコンタクト特性を確保することが可能となる。 According to the present invention, the thin film transistor includes an n-type metal oxide semiconductor layer made of an n-type metal oxide semiconductor, and a predetermined metal formed on the n-type metal oxide semiconductor layer as a main component. A predetermined metal sulfide is present at the interface between the n-type metal oxide semiconductor layer and a layer containing a predetermined metal as a main component, ensuring good contact characteristics. It becomes possible to do.
また、薄膜トランジスタの製造方法は、(a)n型の金属酸化物半導体からなるn型金属酸化物半導体層を形成する工程と、(b)n型金属酸化物半導体層に対して6弗化硫黄ガスを用いたプラズマ照射を行う工程と、(c)工程(b)の後、n型金属酸化物半導体層のプラズマ照射を行った面上に予め定められた金属を主成分とする層を形成する工程とを備えるため、良好なコンタクト特性を確保することが可能となる。 The thin film transistor manufacturing method includes (a) a step of forming an n-type metal oxide semiconductor layer made of an n-type metal oxide semiconductor, and (b) sulfur hexafluoride with respect to the n-type metal oxide semiconductor layer. A step of performing plasma irradiation using a gas; and (c) after step (b), a layer containing a predetermined metal as a main component is formed on the surface of the n-type metal oxide semiconductor layer that has been subjected to plasma irradiation. Therefore, it is possible to ensure good contact characteristics.
また、薄膜トランジスタは、アルミニウムを主成分とする第1の配線層と、第1の配線層上に積層して形成された金属からなる第2の配線層とを備え、第1の配線層と第2の配線層との界面には、硫化アルミニウムが存在するため、良好なコンタクト特性を確保することが可能となる。 The thin film transistor includes a first wiring layer mainly composed of aluminum, and a second wiring layer made of a metal formed by being stacked on the first wiring layer. Since aluminum sulfide is present at the interface with the two wiring layers, it is possible to ensure good contact characteristics.
また、薄膜トランジスタの製造方法は、(a)アルミニウムを主成分とする第1の配線層を形成する工程と、(b)第1の配線層に対して6弗化硫黄ガスを用いたプラズマ照射を行う工程と、(c)工程(b)の後、第1の配線層のプラズマ照射を行った面上に金属からなる第2の配線層を形成する工程とを備えるため、良好なコンタクト特性を確保することが可能となる。 In addition, the thin film transistor manufacturing method includes (a) a step of forming a first wiring layer mainly composed of aluminum, and (b) plasma irradiation using sulfur hexafluoride gas on the first wiring layer. And (c) a step of forming a second wiring layer made of a metal on the surface of the first wiring layer that has been subjected to plasma irradiation after the step (b). It can be secured.
本発明の実施の形態について、図面に基づいて以下に説明する。 Embodiments of the present invention will be described below with reference to the drawings.
<基本原理>
まず、本発明の基本原理となる技術について説明する。
<Basic principle>
First, the technology that is the basic principle of the present invention will be described.
標準状態で固体物質である場合において、化学結合エネルギーの大小関係は、標準生成エンタルピーの大小関係と同じである。 In the case of a solid substance in the standard state, the magnitude relationship of the chemical bond energy is the same as the magnitude relationship of the standard generation enthalpy.
ここで、酸化銅(CuO2)の標準生成エンタルピーは−39.84kcal/mol、硫化銅(代表例としてCuS)の標準生成エンタルピーは−11.06kcal/mol、酸化アルミニウム(コランダム型Al2O3)の標準生成エンタルピーは−399.09kcal/mol、硫化アルミニウム(Al2S3)の標準生成エンタルピーは−121.6kcal/molである。 Here, the standard generation enthalpy of copper oxide (CuO 2 ) is −39.84 kcal / mol, the standard generation enthalpy of copper sulfide (CuS as a typical example) is −11.06 kcal / mol, and aluminum oxide (corundum type Al 2 O 3). ) Has a standard production enthalpy of −399.09 kcal / mol, and aluminum sulfide (Al 2 S 3 ) has a standard production enthalpy of −121.6 kcal / mol.
上記の物質の場合は、標準生成エンタルピーの値が低い程、化学結合エネルギーが強く、化学反応が起こりやすいと考えて差し支えない。 In the case of the above substances, it can be considered that the lower the standard enthalpy value, the stronger the chemical bond energy and the easier the chemical reaction occurs.
例えば、単体の銅が酸素と結びついて酸化銅になる場合における酸化銅のなりやすさが−39.84であり、硫化銅が硫黄と銅とに分解し、分解した銅が酸素と結合して酸化銅になる場合における酸化銅のなりやすさは−39.84−(−11.06)=−28.78であると考えればよい。このように、単体の銅と硫化銅とを比較すると、硫化銅の方が明らかに酸素と結合しにくく、酸化反応が起きにくい(酸化されにくい)ことが分かる。 For example, when the single copper is combined with oxygen to become copper oxide, the likelihood of copper oxide being −39.84, copper sulfide decomposes into sulfur and copper, and the decomposed copper combines with oxygen. What is necessary is just to consider that the ease of becoming copper oxide in the case of becoming copper oxide is -39.84-(-11.06) =-28.78. In this way, when comparing single copper and copper sulfide, it can be seen that copper sulfide is clearly less likely to bind to oxygen and oxidation reaction is less likely to occur (not easily oxidized).
同様に、単体のアルミニウムが酸素と結合して酸化アルミニウムになる場合における酸化アルミニウムのなりやすさが−399.09であり、硫化アルミニウムが硫黄とアルミニウムとに分解し、分解したアルミニウムが酸素と結合して酸化アルミニウムになる場合における酸化アルミニウムのなりやすさは−399.09−(−121.6)=−277.49であると考えればよい。このように、単体のアルミニウムと硫化アルミニウムとを比較すると、硫化アルミニウムの方が酸化されにくいことが分かる。 Similarly, when aluminum alone is combined with oxygen to form aluminum oxide, the ease of forming aluminum oxide is -399.09, aluminum sulfide decomposes into sulfur and aluminum, and the decomposed aluminum combines with oxygen. Thus, it can be considered that the ease of aluminum oxide formation in the case of aluminum oxide is −399.09 − (− 121.6) = − 277.49. In this way, when comparing single aluminum and aluminum sulfide, it can be seen that aluminum sulfide is less likely to be oxidized.
上記の原理に基づいて、薄膜トランジスタにおけるソース・ドレイン電極を硫化銅あるいは硫化アルミニウムにすることによって、ソース・ドレイン電極に含まれる金属元素が、金属酸化物半導体に含まれる酸素原子を引き抜くことを防止し酸素引き抜きに由来する金属酸化物半導体の特性低下や、ソース・ドレイン電極と金属酸化物半導体との界面部分にp型半導体である酸化銅あるいは不導体である酸化アルミニウムが形成されることを防止し、コンタクト抵抗の低減が可能となる。 Based on the above principle, the source and drain electrodes in the thin film transistor are made of copper sulfide or aluminum sulfide to prevent the metal elements contained in the source and drain electrodes from extracting oxygen atoms contained in the metal oxide semiconductor. Prevents metal oxide semiconductor characteristics from deteriorating due to oxygen abstraction and the formation of copper oxide as a p-type semiconductor or aluminum oxide as a nonconductor at the interface between the source / drain electrodes and the metal oxide semiconductor. The contact resistance can be reduced.
また、硫化銅あるいは硫化アルミニウムを、アルミニウム合金同士を接続する接続部分に適用することによって、配線接続部に不導体である酸化アルミニウム皮膜が形成されることを防止し、例えばバンドギャップ4.1eVのn型半導体である硫化アルミニウムを介してアルミニウム合金同士が接続されるため、良好なコンタクト特性を確保することができる。 Further, by applying copper sulfide or aluminum sulfide to the connection portion that connects the aluminum alloys, it is possible to prevent the formation of a non-conductive aluminum oxide film on the wiring connection portion, for example, with a band gap of 4.1 eV. Since aluminum alloys are connected to each other through aluminum sulfide that is an n-type semiconductor, good contact characteristics can be ensured.
以下の実施の形態1〜3では、硫化銅あるいは硫化アルミニウムを、ソース・ドレイン電極やアルミニウム合金同士を接続する接続部分に適用した薄膜トランジスタについて説明する。 In the following first to third embodiments, a thin film transistor in which copper sulfide or aluminum sulfide is applied to a connection portion for connecting source / drain electrodes and aluminum alloys will be described.
<実施の形態1>
まず、本発明の実施の形態1による薄膜トランジスタの構成について説明する。
<Embodiment 1>
First, the configuration of the thin film transistor according to the first embodiment of the present invention will be described.
図1は、本実施の形態1による薄膜トランジスタの構成の一例を示す図である。 FIG. 1 is a diagram showing an example of the configuration of the thin film transistor according to the first embodiment.
図1に示すように、薄膜トランジスタは、ガラスなどの透明絶縁性基板10と、ゲート電極20と、SiO2からなるゲート絶縁膜30と、第1のチャネル層40(n型金属酸化物半導体層)と、第2のチャネル層50と、第1のソース・ドレイン電極60と、第2のソース・ドレイン電極70とを備えている。
As shown in FIG. 1, the thin film transistor includes a transparent insulating
第1のチャネル層40は、n型の金属酸化物半導体であるInGaZnO4で構成されている。
The
第2のチャネル層50は、金属酸化物半導体であるInGaZnO4が、硫化インジウム、硫化ガリウム、硫化亜鉛などの硫化物半導体によって少なくとも一種類の金属元素が固溶あるいは置換された物質で構成されている半導体膜である。 In the second channel layer 50, InGaZnO 4 that is a metal oxide semiconductor is made of a material in which at least one metal element is dissolved or substituted by a sulfide semiconductor such as indium sulfide, gallium sulfide, or zinc sulfide. It is a semiconductor film.
第1のソース・ドレイン電極60は、n型半導体あるいは良導体の特性を示す金属硫化物、例えば硫化銅で構成されている。すなわち、第1のソース・ドレイン電極60は、硫化銅(予め定められた金属の硫化物)を主成分としている。 The first source / drain electrode 60 is made of a metal sulfide exhibiting the characteristics of an n-type semiconductor or a good conductor, for example, copper sulfide. That is, the first source / drain electrode 60 is mainly composed of copper sulfide (predetermined metal sulfide).
ここで、硫化銅における硫黄と銅との組成比について説明する。 Here, the composition ratio of sulfur and copper in copper sulfide will be described.
一般的に、硫化銅は、Cu2S(硫化銅(I))およびCuS(硫化銅(II))の2種類が広く知られている。実際には、天然に産出する硫化銅鉱物だけでもCu2S(輝銅鉱)、Cu1.97S(デュレアイト)、Cu39S28(スピオコープ鉱)、CuS(コベリン)、Cu7S8(阿仁鉱)など、Cu2SとCuSとの間には多彩な組成比の組み合わせがあることが知られている。また、後述から分かるように、実際の硫黄濃度は、ソース・ドレイン電極とチャネル層との界面から離れるに従って徐々に減少する。従って、本実施の形態1では、ソース・ドレイン電極とチャネル層との界面において、銅と硫黄とのモル比が2:1〜7:8の範囲を満たす領域に硫化銅が存在するものとする。 In general, two types of copper sulfide are widely known: Cu 2 S (copper sulfide (I)) and CuS (copper sulfide (II)). Actually, only copper sulfide minerals that are naturally produced are Cu 2 S (Pincite), Cu 1.97 S (Duleyite), Cu 39 S 28 (Spiocorpite), CuS (Covelin), Cu 7 S 8 (Anhi) It is known that there are various combinations of composition ratios between Cu 2 S and CuS. Further, as will be understood later, the actual sulfur concentration gradually decreases as the distance from the interface between the source / drain electrodes and the channel layer increases. Therefore, in the first embodiment, it is assumed that copper sulfide exists in a region where the molar ratio of copper to sulfur satisfies the range of 2: 1 to 7: 8 at the interface between the source / drain electrodes and the channel layer. .
第2のソース・ドレイン電極70は、銅(予め定められた金属)を主成分とした合金で構成されている。
The second source /
次に、薄膜トランジスタの製造方法について、図2〜10を参照して説明する。 Next, a method for manufacturing a thin film transistor will be described with reference to FIGS.
図2において、透明絶縁性基板10を洗浄液または純水を用いて洗浄し、金属膜(図示せず)を成膜する。金属膜としては、例えばCr、Mo、Ti、W、Alやこれらに他の物質を微量に添加した合金等を用いる。このうち、Al系の合金は、他の金属に比べて比抵抗値が低いため配線抵抗を低くすることができる。従って、Al系の合金は、液晶表示装置用のTFT(Thin Film Transistor、薄膜トランジスタ)基板への用途として好ましい。
In FIG. 2, the transparent insulating
本実施の形態1では、金属膜として3at%のNiを添加したAl−3at%Ni合金を、公知のアルゴン(Ar)ガスを用いたスパッタリング法によって200nmの厚さで成膜する。その後、第1回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして公知のリン酸+硝酸+酢酸を含む溶液でウェットエッチングした後にフォトレジストパターンを除去し、図3に示すようなゲート電極20を形成する。
In the first embodiment, an Al-3 at% Ni alloy to which 3 at% Ni is added as a metal film is formed to a thickness of 200 nm by a sputtering method using a known argon (Ar) gas. Thereafter, a photoresist pattern is formed in the first photolithography process, and the photoresist pattern is removed by wet etching with a known phosphoric acid + nitric acid + acetic acid solution using this as a mask, as shown in FIG. A
図4において、化学的気相成膜(CVD:Chemical Vapor Deposition)法を用い、約450℃(摂氏、以下同様)の基板加熱条件下で、ゲート絶縁膜30としてSiO2膜を300nm成膜する。
In FIG. 4, a 300 nm SiO 2 film is formed as the
図5において、酸化インジウム(In2O3)、酸化ガリウム(β−Ga2O3)、および酸化亜鉛(ZnO)の微粉末をモル比で1:2:2となるように調製後、有機系バインダーを混ぜて圧縮整形後、仮焼成および本焼成を経て得られたスパッタリングターゲットを用い、Arに少量の酸素を混合したガスを用いてDCスパッタリングすることによってInGaZnO4からなる薄膜41を200nm成膜する。
In FIG. 5, fine powders of indium oxide (In 2 O 3 ), gallium oxide (β-Ga 2 O 3 ), and zinc oxide (ZnO) are prepared so as to have a molar ratio of 1: 2: 2, and then organic A
なお、図5に示す工程において、例えば、成膜にはInGaZn合金ターゲットを用い、アルゴンガスと酸素ガスとの混合ガスをスパッタガスに使用して、反応性スパッタリングにより所望の膜を成膜するようにしてもよい。 In the step shown in FIG. 5, for example, an InGaZn alloy target is used for film formation, and a desired gas film is formed by reactive sputtering using a mixed gas of argon gas and oxygen gas as a sputtering gas. It may be.
図6において、第2回目の写真製版工程でフォトレジストパターンを形成後、80℃に加熱したリン酸と硝酸と酢酸とでエッチングを行い、その後フォトレジストを剥離することによって、逆スタガ型薄膜トランジスタのチャネルとなる第1のチャネル層40を形成する。
In FIG. 6, after forming a photoresist pattern in the second photoengraving process, etching is performed with phosphoric acid, nitric acid and acetic acid heated to 80 ° C., and then the photoresist is peeled off, whereby the inverted staggered thin film transistor is formed. A
図7において、透明絶縁性基板10の第1のチャネル層40側の上方から、6弗化硫黄(SF6)ガスプラズマを照射する。プラズマ照射は、平行平板型ドライエッチング装置を使用し、アノードカップリングにてガス圧力30Pa、パワー密度1.64ワット/平方センチメートルで90秒間行う。
In FIG. 7, sulfur hexafluoride (SF 6 ) gas plasma is irradiated from the upper side of the transparent insulating
6弗化硫黄プラズマ処理によるフッ素ラジカルによって、第1のチャネル層40の表面に僅かに残存していたフォトレジストは分解して気化することで除去され、図7に示すように、第1のチャネル層40の表面には、6弗化硫黄プラズマから発生する硫黄ラジカルに由来する硫黄原子層61が0.5nm〜10nm程度の範囲で極薄く堆積する。
The photoresist slightly remaining on the surface of the
図8において、銅合金によるターゲットを用い、基板温度100℃で、DCスパッタリング法によって銅合金膜71からなる配線膜を200nm成膜する。
In FIG. 8, using a copper alloy target, a wiring film made of a
図9において、第3回目の写真製版工程によりフォトレジストパターンを形成し、これをマスクとして過酸化水素水などをエッチング溶液に用いたウェットエッチング法で銅合金膜71をエッチングし、その後、レジスト剥離工程を行うことによって、第2のソース・ドレイン電極70を形成する。
In FIG. 9, a photoresist pattern is formed by the third photolithography process, and the
図10において、透明絶縁性基板10の第2のソース・ドレイン電極70側の上方から酸素プラズマ照射(O2プラズマ照射)を行い、ゲート絶縁膜30および第1のチャネル層40上であって、第2のソース・ドレイン電極70が形成されてない箇所に残存する硫黄原子層61を除去する。
In FIG. 10, oxygen plasma irradiation (O 2 plasma irradiation) is performed from above the second source /
ここで、酸化インジウム系の金属酸化物半導体は、成膜時や成膜後において、酸素雰囲気を制御して酸化物状態での酸素原子を僅かに欠損させることと、インジウムにより価数の大きい陽イオンとなり得る金属をドーパントとして導入させることとを行うことによって、金属酸化物半導体の内部に余剰電子を生み出し、これがキャリアとなってn型半導体の性質を示す。 Here, an indium oxide-based metal oxide semiconductor has a structure in which an oxygen atmosphere is slightly lost at the time of film formation or after film formation by controlling the oxygen atmosphere, and indium oxide has a high valence due to indium. By introducing a metal that can be an ion as a dopant, surplus electrons are generated inside the metal oxide semiconductor, which serves as a carrier and exhibits the properties of the n-type semiconductor.
従って、第1のチャネル層40のうち、ゲート絶縁膜30から離れた位置に存在し、かつゲート電極20からの電界がほとんど及ばない第1のチャネル層40の表面に対して酸素プラズマを照射することは、単に硫黄原子を除去するのみならず、金属酸化物半導体からなる第1のチャネル層40の表面の酸素欠陥を修復しキャリア数を低減させることによって、薄膜トランジスタのオフ電流を低減させる効果も得られる。
Therefore, oxygen plasma is irradiated to the surface of the
酸素プラズマ照射処理の後、図10に示す薄膜トランジスタ基板を、大気雰囲気下において300℃で120分間加熱し、第1のチャネル層40と第2のソース・ドレイン電極70との間に存在する硫黄原子層61を拡散させる。
After the oxygen plasma irradiation treatment, the thin film transistor substrate shown in FIG. 10 is heated at 300 ° C. for 120 minutes in the air atmosphere, and sulfur atoms existing between the
その結果、第1のチャネル層40と第2のソース・ドレイン電極70との界面における第1のチャネル層40側には、InGaZnO4と、硫化インジウム、硫化ガリウム、および硫化亜鉛との固溶体層が形成され、これが第2のチャネル層50となる。
As a result, a solid solution layer of InGaZnO 4 , indium sulfide, gallium sulfide, and zinc sulfide is formed on the
また、第1のチャネル層40と第2のソース・ドレイン電極70との界面における第2のソース・ドレイン電極70側には、硫化銅が形成され、これが第1のソース・ドレイン電極60となる。
Further, copper sulfide is formed on the second source /
以降、保護膜形成、コンタクトホール穿孔、画素電極形成などの工程が続くが、これらは通常のTFT形成プロセスと同じであるので省略する。 Thereafter, processes such as protective film formation, contact hole drilling, and pixel electrode formation continue, but these are the same as the normal TFT formation process, and are therefore omitted.
以上のことから、本実施の形態1によれば、薄膜トランジスタの第1のチャネル層40と第2のソース・ドレイン電極70との界面において、InGaZnO4と硫化インジウム、硫化ガリウム、および硫化亜鉛との固溶体である第2のチャネル層50と、良導体あるいはn型半導体の硫化銅を主成分とする第1のソース・ドレイン電極60とが形成されるため、第1のチャネル層40と第2のソース・ドレイン電極70との導通を確保することができる。
From the above, according to the first embodiment, the interface between InGaZnO 4 and indium sulfide, gallium sulfide, and zinc sulfide at the interface between the
ここで、酸化インジウム(In2O3)の標準生成エンタルピーは−221.5kcal/mol、酸化ガリウム(Ga2O3)の標準生成エンタルピーは−257.5kcal/mol、酸化亜鉛(ZnO)の標準生成エンタルピーは−83.17kcal/molであり、硫化インジウム(InS)の標準生成エンタルピーは−40.3kcal/mol、硫化ガリウム(GaS)の標準生成エンタルピーは−56.4kcal/mol、硫化亜鉛(ZnS)の標準生成エンタルピーは−48.5kcal/molである。 Here, the standard production enthalpy of indium oxide (In 2 O 3 ) is −221.5 kcal / mol, the standard production enthalpy of gallium oxide (Ga 2 O 3 ) is −257.5 kcal / mol, and the standard of zinc oxide (ZnO) The production enthalpy is −83.17 kcal / mol, the standard production enthalpy of indium sulfide (InS) is −40.3 kcal / mol, the standard production enthalpy of gallium sulfide (GaS) is −56.4 kcal / mol, and zinc sulfide (ZnS). ) Standard production enthalpy is -48.5 kcal / mol.
従って、第2のチャネル層50は、第1のチャネル層40から第2のソース・ドレイン電極70に酸素が移動することを防ぐバリア膜としての役割を果たす効果もある。
Therefore, the second channel layer 50 also serves as a barrier film that prevents oxygen from moving from the
また、図7において、プラズマ照射ガスに6弗化硫黄を使用すると、解離したプラズマのほとんどが硫黄ラジカルおよびフッ素ラジカルであり、イオンとなって解離しない。従って、第1のチャネル層40にイオン衝撃を与えず、プラズマダメージを及ぼさないというメリットがある。
In FIG. 7, when sulfur hexafluoride is used as the plasma irradiation gas, most of the dissociated plasma is sulfur radicals and fluorine radicals and does not dissociate as ions. Therefore, there is an advantage that the
これらのことから、薄膜トランジスタの動作時における酸素欠損を防止し、薄膜トランジスタの閾値シフトなどといった信頼性の低下を回避することができる。すなわち、良好なコンタクト特性を確保した薄膜トランジスタを実現することが可能となる。 Thus, oxygen vacancies during the operation of the thin film transistor can be prevented, and a decrease in reliability such as a threshold shift of the thin film transistor can be avoided. That is, it is possible to realize a thin film transistor that ensures good contact characteristics.
<実施の形態2>
まず、本発明の実施の形態2による薄膜トランジスタの構成について説明する。
<Embodiment 2>
First, the configuration of the thin film transistor according to the second embodiment of the present invention will be described.
図11は、本実施の形態2による薄膜トランジスタの構成の一例を示す図である。 FIG. 11 is a diagram showing an example of the configuration of the thin film transistor according to the second embodiment.
図11に示すように、薄膜トランジスタは、ガラスなどの透明絶縁性基板10と、ゲート電極20と、SiO2からなるゲート絶縁膜30と、第1のチャネル層40(n型金属酸化物半導体層)と、第2のチャネル層50と、第1のソース・ドレイン電極62と、第2のソース・ドレイン電極72とを備えている。
As shown in FIG. 11, the thin film transistor, a transparent insulating
第1のチャネル層40は、金属酸化物半導体であるInGaZnO4で構成されている。
The
第2のチャネル層50は、金属酸化物半導体であるInGaZnO4が、硫化インジウム、硫化ガリウム、硫化亜鉛などの硫化物半導体によって少なくとも一種類の金属元素が固溶あるいは置換された物質で構成されている半導体膜である。 In the second channel layer 50, InGaZnO 4 that is a metal oxide semiconductor is made of a material in which at least one metal element is dissolved or substituted by a sulfide semiconductor such as indium sulfide, gallium sulfide, or zinc sulfide. It is a semiconductor film.
第1のソース・ドレイン電極62は、硫化アルミニウム(予め定められた金属の硫化物)を主成分として構成されている。
The first source /
一般的に、硫化アルミニウムの化学式はAl2S3で表される。しかし、アルミニウムの硫化物は、厳格に定比例の組成を持つベルトナイド化合物ではなく、むしろ金属と硫黄との比率が不定比の組成をとるドルトナイド化合物である。また、後述から分かるように、実際の硫黄濃度は、ソース・ドレイン電極とチャネル層との界面から離れるに従って徐々に減少する。従って、本実施の形態2では、ソース・ドレイン電極から、ソース・ドレイン電極とチャネル層との界面を経由してチャネル層に至るまでの領域において、アルミニウムと硫黄とのモル比が少なくとも2:3を満たす領域に硫化アルミニウムが存在するものとする。 In general, the chemical formula of aluminum sulfide is represented by Al 2 S 3 . However, aluminum sulfide is not a Bertonide compound having a strictly proportional composition, but rather a Dortonide compound in which the ratio of metal to sulfur has an indefinite composition. Further, as will be understood later, the actual sulfur concentration gradually decreases as the distance from the interface between the source / drain electrodes and the channel layer increases. Therefore, in the second embodiment, in the region from the source / drain electrode to the channel layer via the interface between the source / drain electrode and the channel layer, the molar ratio of aluminum to sulfur is at least 2: 3. It is assumed that aluminum sulfide exists in a region that satisfies the above.
第2のソース・ドレイン電極72は、アルミニウム(予め定められた金属)を主成分として構成されている。
The second source /
次に、薄膜トランジスタの製造方法について、図12〜20を参照して説明する。 Next, a method for manufacturing a thin film transistor will be described with reference to FIGS.
図12において、透明絶縁性基板10を洗浄液または純水を用いて洗浄し、金属膜(図示せず)を成膜する。金属膜としては、例えばCr、Mo、Ti、W、Alやこれらに他の物質を微量に添加した合金等を用いる。このうち、Al系の合金は、他の金属に比べて比抵抗値が低いため配線抵抗を低くすることができる。従って、Al系の合金は、液晶表示装置用のTFT(薄膜トランジスタ)基板への用途として好ましい。
In FIG. 12, the transparent insulating
その後、第1回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして公知のリン酸+硝酸+酢酸を含む溶液でウェットエッチングした後にフォトレジストパターンを除去し、図13に示すようなゲート電極20を形成する。
Thereafter, a photoresist pattern is formed in the first photolithography process, and the photoresist pattern is removed by wet etching with a known phosphoric acid + nitric acid + acetic acid solution using this as a mask, as shown in FIG. A
図14において、化学的気相成膜(CVD)法を用い、約450℃の基板加熱条件下で、ゲート絶縁膜30としてSiO2膜を300nm成膜する。
In FIG. 14, a chemical vapor deposition (CVD) method is used to form a 300 nm SiO 2 film as the
図15において、酸化インジウム(In2O3)、酸化ガリウム(β−Ga2O3)、および酸化亜鉛(ZnO)の微粉末をモル比で1:2:2となるように調製後、有機系バインダーを混ぜて圧縮整形後、仮焼成および本焼成を経て得られたスパッタリングターゲットを用い、Arに少量の酸素を混合したガスを用いてDCスパッタリングすることによってInGaZnO4からなる薄膜41を200nm成膜する。
In FIG. 15, fine powders of indium oxide (In 2 O 3 ), gallium oxide (β-Ga 2 O 3 ), and zinc oxide (ZnO) are prepared so as to have a molar ratio of 1: 2: 2, and then organic A
なお、図15に示す工程において、例えば、成膜にはInGaZn合金ターゲットを用い、アルゴンガスと酸素ガスとの混合ガスをスパッタガスに使用して、反応性スパッタリングにより所望の膜を成膜するようにしてもよい。 In the step shown in FIG. 15, for example, an InGaZn alloy target is used for film formation, and a desired gas film is formed by reactive sputtering using a mixed gas of argon gas and oxygen gas as a sputtering gas. It may be.
図16において、第2回目の写真製版工程でフォトレジストパターンを形成後、80℃に加熱したリン酸と硝酸と酢酸とでエッチングを行い、その後フォトレジストを剥離することによって、逆スタガ型薄膜トランジスタのチャネルとなる第1のチャネル層40を形成する。
In FIG. 16, after forming a photoresist pattern in the second photolithography process, etching is performed with phosphoric acid, nitric acid, and acetic acid heated to 80 ° C., and then the photoresist is peeled off, whereby the inverted staggered thin film transistor is formed. A
図17において、アルミニウム合金によるターゲットを用い、基板温度100℃で、アルゴンと六弗化硫黄(SF6)との混合ガスを用いてスパッタリング法によって硫化アルミニウム膜63を50nm成膜する。
In FIG. 17, an
図18において、アルミニウム合金によるターゲットを用い、硫化アルミニウム膜63を成膜したチャンバー内で、アルゴンガスを用いたDCスパッタリング法によってアルミニウム合金からなる金属膜73を400nm成膜する。
In FIG. 18, using a target made of an aluminum alloy, a metal film 73 made of an aluminum alloy is formed to a thickness of 400 nm by a DC sputtering method using argon gas in a chamber in which an
図19において、第3回目の写真製版工程によりフォトレジストパターンを形成し、これをマスクとしてリン酸と酢酸との混合溶液を用いた公知の組成である市販エッチャントをエッチング溶液に用いたウェットエッチング法で硫化アルミニウム膜63および金属膜73をエッチングし、その後、レジスト剥離工程を行うことによって、第1のソース・ドレイン電極62および第2のソース・ドレイン電極72を形成する。
In FIG. 19, a wet etching method using a commercially available etchant having a known composition using a mixed solution of phosphoric acid and acetic acid as an etching solution by forming a photoresist pattern by the third photolithography process and using this as a mask. The first source /
図20において、第1のチャネル層40のうちの露出した箇所に対して、酸素プラズマ照射(O2プラズマ照射)を行い、チャネル層40上に極微量に残存する硫化アルミニウム(図示せず)を不導体である酸化アルミニウムに変化させる。
In FIG. 20, oxygen plasma irradiation (O 2 plasma irradiation) is performed on the exposed portion of the
酸素プラズマ照射処理の後、図20に示す薄膜トランジスタ基板を、大気雰囲気下において300℃で120分間加熱し、第1のソース・ドレイン電極62に含まれている硫黄原子を第1のチャネル層40に拡散させる。
After the oxygen plasma irradiation treatment, the thin film transistor substrate shown in FIG. 20 is heated at 300 ° C. for 120 minutes in the air atmosphere, and sulfur atoms contained in the first source /
その結果、第1のチャネル層40では、InGaZnO4と、硫化インジウム、硫化ガリウム、および硫化亜鉛との固溶体層が形成され、これが第2のチャネル層50となる。
As a result, in the
以降、保護膜形成、コンタクトホール穿孔、画素電極形成などの工程が続くが、これらは通常のTFT形成プロセスと同じであるので省略する。 Thereafter, processes such as protective film formation, contact hole drilling, and pixel electrode formation continue, but these are the same as the normal TFT formation process, and are therefore omitted.
以上のことから、本実施の形態2によれば、薄膜トランジスタの第1のチャネル層40と第2のソース・ドレイン電極72との界面において、InGaZnO4と硫化インジウム、硫化ガリウム、および硫化亜鉛との固溶体である第2のチャネル層50と、硫化アルミニウムを主成分とする第1のソース・ドレイン電極62とが形成されるため、第1のチャネル層40と第2のソース・ドレイン電極72との導通を確保することができる。また、薄膜トランジスタの動作時における酸素欠損を防止し、薄膜トランジスタの閾値シフトなどといった信頼性の低下を回避することができる。すなわち、良好なコンタクト特性を確保した薄膜トランジスタを実現することが可能となる。
From the above, according to the second embodiment, the interface between InGaZnO 4 and indium sulfide, gallium sulfide, and zinc sulfide at the interface between the
なお、本実施の形態2では、図17に示すように、硫化アルミニウム膜63をスパッタリング法によって形成する場合について説明したが、これに限るものではない。例えば、実施の形態1と同様に、第1のチャネル層40を形成した後に6弗化硫黄プラズマ処理を行って硫黄原子を堆積させ、その後、アルミニウムを成膜してから熱拡散によって硫化アルミニウムを形成させるようにしてもよい。
In the second embodiment, the case where the
<実施の形態3>
まず、本発明の実施の形態3による薄膜トランジスタの構成について説明する。
<Embodiment 3>
First, the configuration of the thin film transistor according to the third embodiment of the present invention will be described.
図21は、本実施の形態3による薄膜トランジスタの構成の一例を示す図である。 FIG. 21 is a diagram showing an example of the configuration of the thin film transistor according to the third embodiment.
図21に示すように、薄膜トランジスタは、ガラスなどの透明絶縁性基板10と、ゲート電極20と、SiNxからなるゲート絶縁膜30と、チャネル層42と、ソース・ドレイン接続部43と、第1のソース・ドレイン電極64と、第2のソース・ドレイン電極74と、チャネル保護膜80と、第1の画素電極90(n型金属酸化物半導体層)と、第2の画素電極91と、第1の画素接続配線100と、第2の画素接続配線101と、第3の画素接続配線102とを備えている。
As shown in FIG. 21, the thin film transistor includes a transparent insulating
チャネル層42は、i型アモルファスシリコンで構成される。
The
ソース・ドレイン接続部43は、リンをドーピングしたn型アモルファスシリコンで構成されている。
The source /
第1のソース・ドレイン電極64(第1の配線層)は、アルミニウム合金を主成分として構成されている。 The first source / drain electrode 64 (first wiring layer) is composed mainly of an aluminum alloy.
チャネル保護膜80は、SiNxを主成分として構成されている。
The channel
第1の画素電極90は、スズおよびインジウムの酸化物を主成分とした金属酸化物半導体で構成され、チャネル保護膜80上に形成されている。
The
第1の画素接続配線100(第2の配線層)は、アルミニウム合金(予め定められた金属)を主成分として構成され、チャネル保護膜80を跨いで第1の画素電極90と第2のソース・ドレイン電極74とを接続している。
The first pixel connection wiring 100 (second wiring layer) is composed of an aluminum alloy (predetermined metal) as a main component, and straddles the channel
第2のソース・ドレイン電極74、第2の画素接続配線101、および第3の画素接続配線102は、硫化アルミニウムを主成分としたn型半導体で構成されている。
The second source /
一般的に、硫化アルミニウムの化学式はAl2S3で表される。しかし、アルミニウムの硫化物は、厳格に定比例の組成を持つベルトナイド化合物ではなく、むしろ金属と硫黄との比率が不定比の組成をとるドルトナイド化合物である。また、後述から分かるように、実際の硫黄濃度は、ソース・ドレイン電極とチャネル層との界面から離れるに従って徐々に減少する。従って、本実施の形態2では、ソース・ドレイン電極から、ソース・ドレイン電極とチャネル層との界面を経由してチャネル層に至るまでの領域において、アルミニウムと硫黄とのモル比が少なくとも2:3を満たす領域に硫化アルミニウムが存在するものとする。 In general, the chemical formula of aluminum sulfide is represented by Al 2 S 3 . However, aluminum sulfide is not a Bertonide compound having a strictly proportional composition, but rather a Dortonide compound in which the ratio of metal to sulfur has an indefinite composition. Further, as will be understood later, the actual sulfur concentration gradually decreases as the distance from the interface between the source / drain electrodes and the channel layer increases. Therefore, in the second embodiment, in the region from the source / drain electrode to the channel layer via the interface between the source / drain electrode and the channel layer, the molar ratio of aluminum to sulfur is at least 2: 3. It is assumed that aluminum sulfide exists in a region that satisfies the above.
第2の画素電極91は、酸化スズおよび酸化インジウムと、硫化スズおよび硫化インジウムとの固溶体で構成されている。
The
次に、薄膜トランジスタの製造方法について、図22〜31を参照して説明する。 Next, a method for manufacturing a thin film transistor will be described with reference to FIGS.
図22において、透明絶縁性基板10を洗浄液または純水を用いて洗浄し、金属膜(図示せず)を成膜する。
In FIG. 22, the transparent insulating
本実施の形態3では、金属膜として3at%のNiを添加したAl−3at%Ni合金を、公知のアルゴン(Ar)ガスを用いたスパッタリング法によって200nmの厚さで成膜する。その後、第1回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして公知のリン酸+硝酸+酢酸を含む溶液でウェットエッチングした後にフォトレジストパターンを除去し、図23に示すようなゲート電極20を形成する。
In the third embodiment, an Al-3 at% Ni alloy added with 3 at% Ni as a metal film is formed with a thickness of 200 nm by a sputtering method using a known argon (Ar) gas. Thereafter, a photoresist pattern is formed in the first photolithography process, and the photoresist pattern is removed by wet etching with a known phosphoric acid + nitric acid + acetic acid solution using this as a mask, as shown in FIG. A
図24において、透明絶縁性基板10およびゲート電極20を覆うように、ゲート絶縁膜31、i型アモルファスシリコン膜44、およびn型アモルファスシリコン膜45を順次積層して形成する。
In FIG. 24, a
ここで、i型アモルファスシリコン膜44は、不純物を添加していないSi(i)からなる真性半導体膜であり、チャネルとなる半導体能動膜として機能する。また、n型アモルファスシリコン膜45は、不純物を添加したSi(n)からなるn型半導体膜であり、i型アモルファスシリコン膜44と後述の第1のソース・ドレイン電極64とをオーミック接触させるオーミック低抵抗膜(以下、オーミックコンタクト膜ともいう)として機能する。
Here, the i-type
具体的には、例えば化学的気相成膜法を用い、約300℃の基板加熱条件下で、ゲート絶縁膜31としてのSiN膜、i型アモルファスシリコン膜44としてのアモルファスのSi(i)膜、およびn型アモルファスシリコン膜45としてのリン(P)を不純物として添加したアモルファスのSi(n)膜を順次積層して形成する。各膜厚は、例えば、ゲート絶縁膜31を400nm、i型アモルファスシリコン膜44を150nm、n型アモルファスシリコン膜45を50nmとする。
Specifically, for example, a chemical vapor deposition method is used, and a SiN film as the
その後、第2回目の写真製版工程で、n型アモルファスシリコン膜45の表面上にフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、公知のエッチングガス、例えばフッ素系ガスを用いたドライエッチングによってi型アモルファスシリコン膜44およびn型アモルファスシリコン膜45をエッチングし、島状にパターニングする。
After that, in the second photolithography process, a photoresist pattern is formed on the surface of the n-type
図25において、フォトレジストパターンを除去し、薄膜トランジスタのパターン、すなわち薄膜トランジスタの半導体膜であるi型アモルファスシリコン膜44およびn型アモルファスシリコン膜45の島状パターンを形成する。
In FIG. 25, the photoresist pattern is removed to form a thin film transistor pattern, that is, an island-shaped pattern of an i-type
図26において、アルミニウム合金によるターゲットを用い、アルゴンガスを用いたDCスパッタリング法によってアルミニウム合金からなるアルミニウム合金膜65を400nm成膜する。
In FIG. 26, an
図27において、第3回目の写真製版工程によりフォトレジスト110のパターンを形成し、これをマスクとしてリン酸と酢酸との混合溶液を用いた公知の組成である市販エッチャントをエッチング溶液に用いたウェットエッチング法でアルミニウム合金膜65をエッチングし、第1のソース・ドレイン電極64を形成する。その後、フッ素系ガスを用いて適宜ドライエッチングを行うことによって、n型アモルファスシリコン膜45をチャネル層42の開口部から除去し、ソース・ドレイン接続部43(オーミックコンタクト膜)を形成する。
In FIG. 27, a
図28において、レジスト剥離工程を行ってフォトレジスト110を剥離し、第1のソース・ドレイン電極64を露出させる。
In FIG. 28, a resist stripping process is performed to strip the
図29において、プラズマCDV法によって、SiNx膜81を700nm成膜する。 In FIG. 29, a SiN x film 81 is formed to 700 nm by plasma CDV method.
その後、SiNx膜81上に、画素電極としての酸化インジウムと酸化スズとの固溶体を20nm成膜した後、パターニングを施すことによって第1の画素電極900を形成する。 Thereafter, a solid solution of indium oxide and tin oxide as a pixel electrode is formed to a thickness of 20 nm on the SiN x film 81, and then the first pixel electrode 900 is formed by patterning.
その後、第1の画素電極900と第1のソース・ドレイン電極64とを電気的に接続する第1の画素接続配線100を形成すべく、コンタクトホールエッチングが可能なようにフォトレジスト111にパターニングを施す。
Thereafter, in order to form the first
その後、フォトレジスト111の開口部に沿って、酸素ガスおよびフッ素慶ガスによってSiNx膜81をドライエッチングし、第1の画素接続配線100と第1のソース・ドレイン電極64とを接続するコンタクトホールを穿孔してチャネル保護膜80を形成した後に、公知の材料に基づく市販のレジスト剥離液でフォトレジスト111を除去する。
Thereafter, the SiN x film 81 is dry-etched with oxygen gas and fluorine gas along the opening of the
レジスト剥離液でフォトレジスト111を除去した段階では、フォトレジスト111に覆われていた箇所にはフォトレジスト111が微量に残っている。また、コンタクトホールの開口部における第1のソース・ドレイン電極64の表面(露出部分)は、酸化して不導体の酸化アルミニウムになっている。
At the stage where the
そこで、全体的に6弗化硫黄ガスのプラズマを照射することによって、残存するフォトレジスト111、および露出している第1のソース・ドレイン電極64の表面に形成された酸化アルミニウムを除去するとともに、図30に示すように、6弗化硫黄プラズマに由来する硫黄原子層61を0.5nm〜10nm程度に極薄く堆積する。なお、6弗化硫黄プラズマ照射は、平行平板型ドライエッチング装置を使用し、アノードカップリングにてガス圧力30Pa、パワー密度1.64ワット/平方センチメートルで90秒間行う。
Therefore, by irradiating the plasma of sulfur hexafluoride gas as a whole, the remaining
図31において、アルミニウム合金を主成分とする金属膜を30nm成膜し、パターニングを施すことによって第1の画素接続配線100を形成する。
In FIG. 31, a first
その後、透明絶縁性基板10の硫黄原子層61側の上方から酸素プラズマ照射(O2プラズマ照射)を行い、第1の画素接続配線100と第1のソース・ドレイン電極64との界面、および第1の画素接続配線100と第1の画素電極900との界面以外に存在する硫黄原子層61を除去する。なお、酸素プラズマ照射は、平行平板型ドライエッチング装置を使用し、カソードカップリングにて酸素圧力20Pa、パワー密度1.64ワット/平方センチメートルで60秒間行う。
Thereafter, oxygen plasma irradiation (O 2 plasma irradiation) is performed from above the
その後、図31に示す薄膜トランジスタ基板を、350℃で3時間アニール処理を行い、第1の画素接続配線100と第1のソース・ドレイン電極64との界面に存在する硫黄原子層61の硫黄原子を拡散させ、硫化アルミニウムを主成分とするn型半導体である第2のソース・ドレイン電極74、および第2の画素接続配線101を形成する。また、第1の画素接続配線100と第1の画素電極900との界面に存在する硫黄原子層61の硫黄原子を拡散させ、第3の画素接続配線102を形成し、かつ酸化スズおよび酸化インジウムと、硫化スズおよび硫化インジウムとの固溶体である第2の画素電極91を形成する。
Thereafter, the thin film transistor substrate shown in FIG. 31 is annealed at 350 ° C. for 3 hours to remove sulfur atoms of the
ここで、酸化スズ(SnO2)の標準生成エンタルピーは−138.8kcal/mol、硫化スズ(SnS2)の標準生成エンタルピーは−40.0kcal/molである。従って、上述のインジウム、ガリウム、あるいは亜鉛の場合と同様に、スズの場合でも硫化物の生成は酸化反応を抑制する作用がある。 Here, the standard production enthalpy of tin oxide (SnO 2 ) is −138.8 kcal / mol, and the standard production enthalpy of tin sulfide (SnS 2 ) is −40.0 kcal / mol. Accordingly, as in the case of indium, gallium, or zinc described above, the formation of sulfide has the effect of suppressing the oxidation reaction even in the case of tin.
以上のことから、本実施の形態3によれば、第1の画素接続配線100と第1のソース・ドレイン電極64との界面、および第1の画素接続配線100と第1の画素電極900との界面に硫化アルミニウムが存在するように構成しているため、良好なコンタクト特性を確保した薄膜トランジスタを実現することが可能となる。
From the above, according to the third embodiment, the interface between the first
なお、本実施の形態3では、第1の画素接続配線100にアルミニウム合金を使用したが、銅合金を使用しても同様の効果が得られる。この場合、第1の画素接続配線100と第1のソース・ドレイン電極64との界面、および第1の画素接続配線100と第1の画素電極900との界面には、硫化銅が存在することになる。
In the third embodiment, an aluminum alloy is used for the first
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。 It should be noted that the present invention can be freely combined with each other within the scope of the invention, and each embodiment can be appropriately modified or omitted.
10 透明絶縁性基板、20 ゲート電極、30 ゲート絶縁膜、31 ゲート絶縁膜、40 第1のチャネル層、41 薄膜、42 チャネル層、43 ソース・ドレイン接続部、44 i型アモルファスシリコン、45 n型アモルファスシリコン、50 第2のチャネル層、60 第1のソース・ドレイン電極、61 硫黄原子層、62 第1のソース・ドレイン電極、63 硫化アルミニウム膜、64 第1のソース・ドレイン電極、65 アルミニウム合金膜、70 第2のソース・ドレイン電極、71 銅合金膜、72 第2のソース・ドレイン電極、73 金属膜、74 第2のソース・ドレイン電極、80 チャネル保護膜、90 第1の画素電極、91 第2の画素電極、100 第1の画素接続配線、101 第2の画素接続配線、102 第3の画素接続配線、110 フォトレジスト、111 フォトレジスト。
DESCRIPTION OF
Claims (14)
前記n型金属酸化物半導体層上に積層して形成された予め定められた金属を主成分とする層と、
を備え、
前記n型金属酸化物半導体層と前記予め定められた金属を主成分とする層との界面には、前記予め定められた金属の硫化物が存在することを特徴とする、薄膜トランジスタ。 an n-type metal oxide semiconductor layer made of an n-type metal oxide semiconductor;
A layer mainly composed of a predetermined metal formed on the n-type metal oxide semiconductor layer;
With
The thin film transistor according to claim 1, wherein the predetermined metal sulfide is present at an interface between the n-type metal oxide semiconductor layer and the predetermined metal-based layer.
前記予め定められた金属を主成分とする層は、ソース・ドレイン電極であることを特徴とする、請求項1に記載の薄膜トランジスタ。 The n-type metal oxide semiconductor layer is a channel layer;
2. The thin film transistor according to claim 1, wherein the layer mainly composed of the predetermined metal is a source / drain electrode.
前記予め定められた金属を主成分とする層は、前記画素電極とソース・ドレイン電極とを接続する接続配線であることを特徴とする、請求項1に記載の薄膜トランジスタ。 The n-type metal oxide semiconductor layer is a pixel electrode;
2. The thin film transistor according to claim 1, wherein the predetermined layer containing a metal as a main component is a connection wiring for connecting the pixel electrode and a source / drain electrode. 3.
(b)前記n型金属酸化物半導体層に対して6弗化硫黄ガスを用いたプラズマ照射を行う工程と、
(c)前記工程(b)の後、前記n型金属酸化物半導体層の前記プラズマ照射を行った面上に予め定められた金属を主成分とする層を形成する工程と、
を備える、薄膜トランジスタの製造方法。 (A) forming an n-type metal oxide semiconductor layer made of an n-type metal oxide semiconductor;
(B) performing a plasma irradiation using sulfur hexafluoride gas on the n-type metal oxide semiconductor layer;
(C) after the step (b), forming a layer mainly composed of a predetermined metal on the surface of the n-type metal oxide semiconductor layer that has been subjected to the plasma irradiation;
A method for manufacturing a thin film transistor.
前記予め定められた金属を主成分とする層は、ソース・ドレイン電極であることを特徴とする、請求項6に記載の薄膜トランジスタの製造方法。 The n-type metal oxide semiconductor layer is a channel layer;
7. The method of manufacturing a thin film transistor according to claim 6, wherein the layer mainly containing a predetermined metal is a source / drain electrode.
前記予め定められた金属を主成分とする層は、前記画素電極とソース・ドレイン電極とを接続する接続配線であることを特徴とする、請求項6に記載の薄膜トランジスタの製造方法。 The n-type metal oxide semiconductor layer is a pixel electrode;
7. The method of manufacturing a thin film transistor according to claim 6, wherein the predetermined layer containing metal as a main component is a connection wiring for connecting the pixel electrode and the source / drain electrode.
前記第1の配線層上に積層して形成された金属からなる第2の配線層と、
を備え、
前記第1の配線層と前記第2の配線層との界面には、硫化アルミニウムが存在することを特徴とする、薄膜トランジスタ。 A first wiring layer mainly composed of aluminum;
A second wiring layer made of metal formed by being laminated on the first wiring layer;
With
A thin film transistor, wherein aluminum sulfide is present at an interface between the first wiring layer and the second wiring layer.
(b)前記第1の配線層に対して6弗化硫黄ガスを用いたプラズマ照射を行う工程と、
(c)前記工程(b)の後、前記第1の配線層の前記プラズマ照射を行った面上に金属からなる第2の配線層を形成する工程と、
を備える、薄膜トランジスタの製造方法。 (A) forming a first wiring layer mainly composed of aluminum;
(B) performing plasma irradiation using sulfur hexafluoride gas on the first wiring layer;
(C) after the step (b), forming a second wiring layer made of metal on the surface of the first wiring layer that has been subjected to the plasma irradiation;
A method for manufacturing a thin film transistor.
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