JP2014007311A - Thin film transistor and manufacturing method of the same - Google Patents

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Taro Yoshino
太郎 吉野
Kazunori Inoue
和式 井上
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三菱電機株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a thin film transistor which enables high on-state current and high mobility; and provide a manufacturing method of the thin film transistor.SOLUTION: A thin film transistor of the present embodiment comprises: an insulating substrate 1; a gate electrode 2 formed on the insulating substrate 1 at a predetermined position; a gate insulation film 3 formed on the gate electrode 2; a source electrode 6 and a drain electrode 7 which are formed at a distance from each other on the gate insulation film 3; and a channel film 8 composed of a metal oxide, which is formed across the source electrode 6, the gate insulation film 3 between the source electrode 6 and the drain electrode 7, and the drain electrode 7. The source electrode 6 and the drain electrode 7 include at least one kind of metal element the same with a metal element included in the channel film 8. A concentration of the same metal element in the channel film 8 is higher in interface parts 9, 10 with the source electrode 6, the drain electrode 7 and the channel film 8 than that in the other part. And the concentration varies in such a manner as to continuously fall with distance from the interface parts 9, 10.

Description

本発明は、薄膜トランジスタおよび薄膜トランジスタの製造方法に関する。 The present invention relates to a manufacturing method of a thin film transistor and the thin film transistor.

近年、金属の酸化物(以下、金属酸化物とも称する)を使用した半導体が注目されている。 Recently, metal oxides (hereinafter, also referred to as metal oxide) semiconductor has attracted attention using. 多くの金属酸化物は、酸素欠陥と適切なドーパントの添加によって半導体の性質を示す。 Many metal oxides exhibit semiconductor properties by addition of oxygen defects and suitable dopant. 特に、亜鉛(Zn)・インジウム(In)・ガリウム(Ga)などを主成分とした金属酸化物の半導体(以下、酸化物半導体とも称する)は、価電子帯と伝導帯とのバンドギャップが3eV以上であり、可視光で透明であるという特徴を有している。 In particular, zinc (Zn) · indium (an In) · gallium (Ga) metal oxide as a main component such as a semiconductor (hereinafter also referred to as an oxide semiconductor) is the band gap of the valence band and the conduction band 3eV above, and the have the characteristic of being transparent in the visible light.

また、上記の酸化物半導体は、従来のシリコン(Si)を使用した半導体とは異なり、酸素原子と金属原子との混成軌道によって生じる電気伝導を担う最外殻電子雲が、球対称で空間的に広がるs軌道電子であり、原子配列の乱れの影響が小さいため原子間の配列が無秩序なアモルファス状態であっても電子雲の重なりを確保することができ、電子の高移動度が期待される。 The oxide of the semiconductor, unlike the semiconductor using the conventional silicon (Si), outermost electron cloud responsible for electrical conduction caused by hybrid orbital of the oxygen atom and the metal atom is spatially spherical symmetry an s-orbital electrons spread, even a sequence is disordered amorphous state between for the influence of the disturbance of the atomic arrangement is small atom can ensure the overlapping of electron clouds, high mobility of electrons is expected .

上記の特徴を有する酸化物半導体は、表示ディスプレイ用の薄膜トランジスタへの適用が試みられている。 Oxides having the features of the semiconductor is applied to the thin film transistor for a display displaying has been attempted.

薄膜トランジスタの酸化物半導体に対して電気的に接続されるソース・ドレイン電極には、一般的に金属が使用されている。 The source and drain electrodes electrically connected to the oxide semiconductor thin film transistor, generally metal is used. 特に、最近ではアルミニウム(Al)やアルミニウム合金が多数使用されている。 In particular, in recent years aluminum (Al) or an aluminum alloy is used many. また、アルミニウムの酸化物はAl2O3で示され、電気を通さない不導体である。 The oxide of aluminum is represented by Al2O3, a nonconductor does not conduct electricity. このようなアルミニウムに代表される不導体酸化物を形成し得る金属を使用してソース・ドレイン電極を形成すると、酸化物半導体とソース・ドレイン電極との界面において、酸化物半導体中に含まれる酸素(O)がソース・ドレイン電極中に含まれる金属に移動し、ソース・ドレイン電極が不導体を形成してトランジスタが動作しなくなるという問題が生じる。 When such aluminum using a metal capable of forming a nonconductor oxide typified forming the source and drain electrodes, at the interface between the oxide semiconductor and the source and drain electrodes, the oxygen contained in the oxide semiconductor (O) is moved to a metal contained in the source and drain electrodes, a problem that the transistor does not operate occurs in the source and drain electrodes to form a non-conductor.

上記の問題の対策として、従来では、酸化物半導体と金属電極との間に、酸化反応を起こしにくい金属をバリアメタル(バリア層)として挟み込む方法が開示されている(例えば、特許文献1参照)。 As a countermeasure for the above problem, conventionally, between the oxide semiconductor and the metal electrode, a method of sandwiching the unlikely to cause oxidation metal as a barrier metal (barrier layer) is disclosed (for example, see Patent Document 1) .

また、酸化物半導体と金属との間にバリア層として酸化チタン層を形成してコンタクト特性を改善する方法が開示されている(例えば、特許文献2参照)。 A method of improving the contact properties by forming a titanium oxide layer as a barrier layer between the oxide semiconductor and the metal has been disclosed (e.g., see Patent Document 2).

上記のバリア層が有効に作用されると、酸化物半導体とソース・ドレイン金属との間における接触抵抗(コンタクト抵抗)が低減され、良好なコンタクト特性を得ることができる。 When the barrier layer is effectively acts, the contact resistance between the oxide semiconductor and the source-drain metal (contact resistance) is reduced, it is possible to obtain a good contact characteristic. 従って、オン電流が高く、高移動度である薄膜トランジスタを実現することができる。 Therefore, it is possible that the on-current high to realize a thin film transistor is a high mobility.

特開2009−272427号公報 JP 2009-272427 JP 特開2011−129897号公報 JP 2011-129897 JP

特許文献1では、バリアメタル(バリア層)に酸化反応を起こしにくい金属を使用した場合であっても、仮に酸化物半導体の表面に酸素が吸着すると、当該吸着した酸素とバリアメタルとが反応を起こして不導体になってしまうという問題があった。 In Patent Document 1, even when using a hard metal undergoes oxidation reaction on the barrier metal (barrier layer) and if the oxygen on the surface of the oxide semiconductor is adsorbed, the oxygen barrier metal that the adsorbed reaction there is a problem that becomes non-conductive wake.

また、特許文献2では、バリア層として、薄膜トランジスタの半導体チャネル部の酸化物半導体とは異なる種類の金属酸化物を使用した場合において、酸化物半導体と金属酸化物との間にはショットキー障壁が必ず存在するため、微小な電流域で薄膜トランジスタを使用する場合にはスイッチング特性に問題があった。 In Patent Document 2, as a barrier layer, in the case where the oxide semiconductor of the semiconductor channel portion of the thin film transistor using different types of metal oxide, a Schottky barrier between the oxide semiconductor and the metal oxide for always exists, when using the thin film transistor with a minute current region there is a problem in switching characteristics.

特に、特許文献2のように、酸化物半導体上にチタン(Ti)のような金属を成膜し、当該成膜後の加熱処理によってストイキオメトリ(化学量論組成)をずらした酸化チタン(TiOx、X<2)層を酸化物半導体とソース・ドレイン電極との界面に形成する方法は、酸素量の制御が難しく、成膜条件や後処理の条件が所定の範囲から外れると、マグネリ相チタン酸化物(Ti4O7)を含んだ混合相になりやすい。 In particular, as in Patent Document 2, oxides metal deposited as the semiconductor on titanium (Ti), titanium oxide shifted stoichiometry (stoichiometric composition) by heat treatment after the deposition ( TiOx, a method of forming a X <2) layer at the interface between the oxide semiconductor and the source and drain electrodes, it is difficult to control the amount of oxygen, the deposition conditions and post conditions is out of the predetermined range, Magneli phase prone to mixed phase containing titanium oxide (Ti4O7). このようなマグネリ相チタン酸化物は、電気特性が不安定で不導体となる場合があり、バリア層の役割を果たさないという問題があった。 Such magneli phase titanium oxide, may has unstable electrical characteristics nonconductor, there is a problem that does not play a role of the barrier layer.

本発明は、これらの問題を解決するためになされたものであり、高オン電流および高移動度が可能な薄膜トランジスタおよびその製造方法を提供することを目的とする。 The present invention has been made to solve these problems, and an object thereof is to provide a thin film transistor and a manufacturing method thereof capable of high on-state current and high mobility.

上記の課題を解決するために、本発明による薄膜トランジスタは、絶縁性基板と、絶縁性基板上の所定の位置に形成されたゲート電極と、ゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜上に離間して形成されたソース電極およびドレイン電極と、離間した部分のゲート絶縁膜上からソース電極およびドレイン電極上に渡って形成された金属酸化物からなるチャネル膜とを備え、ソース電極およびドレイン電極は、チャネル膜に含まれる金属元素と同じ金属元素を少なくとも1種類以上含み、同じ金属元素のチャネル膜における濃度は、ソース電極およびドレイン電極とチャネル膜との界面部の方がそれ以外の部分よりも高く、かつ界面部から遠ざかるに従って連続的に低くなるように変化することを特徴とする。 In order to solve the above problem, a thin film transistor according to the present invention, an insulating substrate, a gate electrode formed at a predetermined position on the insulating substrate, a gate insulating film formed on the gate electrode, a gate insulating It includes a source electrode and a drain electrode formed apart on the film, a channel layer made of a metal oxide formed from the gate insulating film of the spaced portions over the source electrode and the drain electrode, the source electrode and the drain electrode includes at least one or more of the same metal element as the metal element contained in the channel layer, the concentration in the channel layer of the same metal elements, the other is towards the interface portion between the source electrode and the drain electrode and the channel layer higher than the portion, and wherein the change that so continuously lower as the distance from the interface unit.

また、本発明による薄膜トランジスタの製造方法は、(a)絶縁性基板上の所定の位置にゲート電極を形成する工程と、(b)ゲート電極上にゲート絶縁膜を形成する工程と、(c)ゲート絶縁膜上に離間してソース電極およびドレイン電極を形成する工程と、(d)離間した部分のゲート絶縁膜上からソース電極およびドレイン電極上に渡って金属酸化物からなるチャネル膜を形成する工程とを備え、工程(c)は、ソース電極およびドレイン電極が、チャネル膜に含まれる金属元素と同じ金属元素を少なくとも1種類以上含むように形成し、(e)工程(d)の後、加熱処理を行い、ソース電極およびドレイン電極に含まれる金属元素をチャネル膜側に固液拡散する工程とを備える。 The manufacturing method of a thin film transistor according to the present invention includes the steps of forming a gate electrode on a predetermined position on the (a) an insulating substrate, forming a gate insulating film on the (b) a gate electrode, (c) forming a step of forming a source electrode and a drain electrode spaced apart on the gate insulating film, a channel layer made of a metal oxide over the source electrode and the drain electrode on the on the gate insulating film (d) spaced apart portions and a step, step (c), a source electrode and a drain electrode, forms the same metal element as the metal element contained in the channel layer so as to include at least one or more, after the step (e) (d), subjected to heat treatment, and a step of solid-liquid diffusing the metallic element contained in the source and drain electrodes on the channel layer side.

本発明によると、絶縁性基板と、絶縁性基板上の所定の位置に形成されたゲート電極と、ゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜上に離間して形成されたソース電極およびドレイン電極と、離間した部分のゲート絶縁膜上からソース電極およびドレイン電極上に渡って形成された金属酸化物からなるチャネル膜とを備え、ソース電極およびドレイン電極は、チャネル膜に含まれる金属元素と同じ金属元素を少なくとも1種類以上含み、同じ金属元素のチャネル膜における濃度は、ソース電極およびドレイン電極とチャネル膜との界面部の方がそれ以外の部分よりも高く、かつ界面部から遠ざかるに従って連続的に低くなるように変化することを特徴とするため、高オン電流および高移動度が可能となる。 According to the present invention, a source of an insulating substrate, a gate electrode formed at a predetermined position on the insulating substrate, a gate insulating film formed on the gate electrode, formed spaced apart on the gate insulating film comprising an electrode and a drain electrode, a channel layer made of a metal oxide formed from the gate insulating film of the spaced portions over the source electrode and the drain electrode, a source electrode and a drain electrode are included in the channel layer the same metal element as the metal element comprises at least one or more, the concentration in the channel layer of the same metal element is higher than the part it is otherwise in the interface portion between the source electrode and the drain electrode and the channel layer, and from the interface unit since, characterized in that changes to become continuously lower as the distance, it is possible to high on-state current and high mobility.

また、本発明によると、(a)絶縁性基板上の所定の位置にゲート電極を形成する工程と、(b)ゲート電極上にゲート絶縁膜を形成する工程と、(c)ゲート絶縁膜上に離間してソース電極およびドレイン電極を形成する工程と、(d)離間した部分のゲート絶縁膜上からソース電極およびドレイン電極上に渡って金属酸化物からなるチャネル膜を形成する工程とを備え、工程(c)は、ソース電極およびドレイン電極が、チャネル膜に含まれる金属元素と同じ金属元素を少なくとも1種類以上含むように形成し、(e)工程(d)の後、加熱処理を行い、ソース電極およびドレイン電極に含まれる金属元素をチャネル膜側に固液拡散する工程とを備えるため、高オン電流および高移動度が可能となる。 Further, according to the present invention, (a) forming a gate electrode on a predetermined position on the insulating substrate, forming a gate insulating film on the (b) a gate electrode, (c) a gate insulating film comprising forming a source electrode and a drain electrode spaced apart, and forming a channel layer made of a metal oxide over the source electrode and the drain electrode on the on the gate insulating film (d) spaced apart portions , step (c), a source electrode and a drain electrode, the same metal element as the metal element contained in the channel layer is formed so as to include at least one or more, after the step (e) (d), heat treatment is performed in order to provide a process for the solid-liquid diffusing the metallic element contained in the source and drain electrodes on the channel layer side, it is possible to high on-state current and high mobility.

本発明の実施の形態1による薄膜トランジスタの構成の一例を示す図である。 Is a diagram illustrating an example of a thin film transistor structure according to a first embodiment of the present invention. 本発明の実施の形態1による薄膜トランジスタの製造方法の一例を示す図である。 Is a diagram illustrating an example of a method of manufacturing a thin film transistor according to a first embodiment of the present invention. 本発明の実施の形態1による薄膜トランジスタの製造方法の一例を示す図である。 Is a diagram illustrating an example of a method of manufacturing a thin film transistor according to a first embodiment of the present invention. 本発明の実施の形態1による薄膜トランジスタの製造方法の一例を示す図である。 Is a diagram illustrating an example of a method of manufacturing a thin film transistor according to a first embodiment of the present invention. 本発明の実施の形態1による薄膜トランジスタの製造方法の一例を示す図である。 Is a diagram illustrating an example of a method of manufacturing a thin film transistor according to a first embodiment of the present invention. 本発明の実施の形態1による薄膜トランジスタの製造方法の一例を示す図である。 Is a diagram illustrating an example of a method of manufacturing a thin film transistor according to a first embodiment of the present invention. 本発明の実施の形態2による薄膜トランジスタの構成の一例を示す図である。 Is a diagram illustrating an example of a thin film transistor structure according to a second embodiment of the present invention. 本発明の実施の形態2による薄膜トランジスタの製造方法の一例を示す図である。 Is a diagram illustrating an example of a method of manufacturing a thin film transistor according to a second embodiment of the present invention. 本発明の実施の形態2による薄膜トランジスタの製造方法の一例を示す図である。 Is a diagram illustrating an example of a method of manufacturing a thin film transistor according to a second embodiment of the present invention. 本発明の実施の形態2による薄膜トランジスタの製造方法の一例を示す図である。 Is a diagram illustrating an example of a method of manufacturing a thin film transistor according to a second embodiment of the present invention. 本発明の実施の形態2による薄膜トランジスタの製造方法の一例を示す図である。 Is a diagram illustrating an example of a method of manufacturing a thin film transistor according to a second embodiment of the present invention. 本発明の実施の形態2による薄膜トランジスタの製造方法の一例を示す図である。 Is a diagram illustrating an example of a method of manufacturing a thin film transistor according to a second embodiment of the present invention. 本発明の実施の形態2による薄膜トランジスタの製造方法の一例を示す図である。 Is a diagram illustrating an example of a method of manufacturing a thin film transistor according to a second embodiment of the present invention.

本発明の実施の形態について、図面に基づいて以下に説明する。 Embodiments of the present invention will be described below with reference to the drawings.

<実施の形態1> <Embodiment 1>
まず、本発明の実施の形態1による薄膜トランジスタの構成について説明する。 First, the configuration of the thin film transistor according to a first embodiment of the present invention.

図1は、本実施の形態1による薄膜トランジスタの構成の一例を示す図である。 Figure 1 is a diagram showing an example of a thin film transistor structure according to the first embodiment. 図1に示すように、本実施の形態1による薄膜トランジスタは、ガラスなどの絶縁性基板1と、絶縁性基板1上の所定の位置に形成されたゲート電極2と、ゲート電極2上に形成されたゲート絶縁膜3と、ゲート絶縁膜3上に離間して形成されたソース電極(第1ソース電極4、第2ソース電極6)およびドレイン電極(第1ドレイン電極5、第2ドレイン電極7)と、上記の離間した部分におけるゲート絶縁膜3上からソース電極(第1ソース電極4、第2ソース電極6)およびドレイン電極(第1ドレイン電極5、第2ドレイン電極7)上に渡って形成されたチャネル膜8とを備えている。 As shown in FIG. 1, a thin film transistor according to the first embodiment includes an insulating substrate 1 such as glass, a gate electrode 2 formed on a predetermined position on the insulating substrate 1, is formed on the gate electrode 2 and a gate insulating film 3, the source electrodes formed spaced apart on the gate insulating film 3 (the first source electrode 4, a second source electrode 6) and a drain electrode (first drain electrode 5, the second drain electrode 7) If, formed over on the gate insulating film 3 in spaced portions of the source electrode (first source electrode 4, a second source electrode 6) above and the drain electrode (the first drain electrode 5, the second drain electrode 7) and a channel film 8. また、第2ソース電極6とチャネル膜8との界面近傍(界面部)にはバリア層9が、第2ドレイン電極7とチャネル膜8との界面近傍(界面部)にはバリア層10が形成されている。 The second source electrode 6 and the channel layer 8 and the barrier layer 9 in the vicinity of the interface (interface unit) of, the vicinity of the interface between the second drain electrode 7 and the channel layer 8 (the interface unit) barrier layer 10 is formed It is.

第1ソース電極4および第1ドレイン電極5は、例えば、Al系合金の導電膜によって形成されている。 The first source electrode 4 and the first drain electrode 5, for example, is made of a conductive film of Al alloy.

第2ソース電極6および第2ドレイン電極7は、例えば、In、Ga、Znの少なくとも1種類以上の元素(金属元素)を含む導電膜によって形成されている。 The second source electrode 6 and the second drain electrode 7, for example, an In, Ga, and is formed of a conductive film containing at least one element (metal element) of Zn.

チャネル膜8は、In−Ga−Zn系の酸化物半導体(金属酸化物)によって形成されており、例えば、InGaZnGaO4(−x)(ただし、x<1)を用いる。 Channel layer 8, an In-Ga-Zn-based oxide semiconductor (metal oxide) of which is formed by, for example, using InGaZnGaO4 (-x) (however, x <1). 当該InGaZnGaO4(−x)は、フェルミ準位が伝導体と価電子体とのバンドギャップの中央付近に存在する半導体としての特性を有する金属酸化膜である。 The InGaZnGaO4 (-x) is a metal oxide film having characteristics as a semiconductor Fermi level exists in the vicinity of the center of the band gap between the conductor and a valence body.

バリア層9,10は、例えば、第2ソース電極6および第2ドレイン電極7に含まれるIn、Ga、Znの元素が、チャネル膜8に対して濃度勾配を有するように拡散された層である。 Barrier layer 9, for example, In contained in the second source electrode 6 and the second drain electrode 7, Ga, the elements of Zn, is diffused layer so as to have a concentration gradient with respect to the channel layer 8 . また、バリア層9,10は、チャネル膜8よりも酸素濃度が低いInGaZnGaO4(−y)(ただし、x<y<1)組成となっており、フェルミ準位が充分に縮退した金属酸化物の導電膜によって構成される。 The barrier layer 9 is lower oxygen concentration than the channel layer 8 InGaZnGaO4 (-y) (however, x <y <1) has a composition, the Fermi level is sufficiently degenerate metal oxide constituted by the conductive film. 上記の酸素濃度は、バリア層9,10において第2ソース電極6および第2ドレイン電極7側に近いほど低くなるような濃度勾配を有している。 The above oxygen concentration has a concentration gradient as the more lowered close to the second source electrode 6 and the second drain electrode 7 side in the barrier layer 9, 10. 一方、In、Ga、Znの濃度は、バリア層9,10において第2ソース電極6および第2ドレイン電極7側に近いほど高くなるような濃度勾配を有している。 On the other hand, an In, Ga, Zn concentration has a concentration gradient as higher closer to the second source electrode 6 and the second drain electrode 7 side in the barrier layer 9, 10. すなわち、第2ソース電極6および第2ドレイン電極7とチャネル膜8とに共通して含まれる金属元素のチャネル膜8における濃度は、バリア層9,10(界面部)の方がそれ以外の部分よりも高く、かつバリア層9,10(界面部)から遠ざかるに従って連続的に低くなるように変化する。 That is, the concentration in the channel layer 8 of metal elements commonly included in the second source electrode 6 and the second drain electrode 7 and the channel layer 8, the portion it is other than that of the barrier layer 9, 10 (interface portion) higher than, and continuously varies to become lower as the distance from the barrier layer 9, 10 (interface portion).

次に、本実施の形態1による薄膜トランジスタの製造方法について説明する。 Next, a method for manufacturing a thin film transistor according to the first embodiment. 以下、図2〜6を用いて各工程を詳細に説明する。 Hereinafter, the respective steps will be described in detail with reference to Figures 2-6.

まず、図2に示す工程において、ガラスなどの絶縁性基板1を洗浄液または純水を用いて洗浄し、当該絶縁性基板1上に金属膜を成膜(形成)する。 First, in the step shown in FIG. 2, an insulating substrate 1 such as glass is washed with a cleaning liquid or pure water, a metal film is deposited (formed) over the insulating substrate 1. 金属膜としては、例えば、クロム(Cr)、モリブデン(Mo)、Ti、Alや、これらに他の物質を微量に添加した合金等を用いる。 As the metal film, for example, chromium (Cr), molybdenum (Mo), Ti, Al and, these an alloy or the like added with other substances in trace amounts. このうち、Al系の合金は、他の金属に比べて比抵抗値が低いため配線抵抗を低くすることができ、表示装置に用いる薄膜トランジスタの基板として好適である。 Among, Al-based alloys, it is possible to reduce the wiring resistance because the specific resistance value is lower than the other metals, it is suitable as a substrate of a thin film transistor used for a display device.

具体的に、本実施の形態1では、金属膜として3at%のNiを添加したAl−3at%Ni合金膜を200nmの厚さで絶縁性基板1上に成膜する。 Specifically, in the first embodiment, it is deposited on the insulating substrate 1 Al-3at% Ni alloy film added with 3at% of Ni as the metal film in a thickness of 200 nm. AlにNiを添加したAlNi合金膜を用いることによって、ヒロック(膜の表面に発生する突起状の異常成長)を防止することができ、金属膜上に形成する膜の被覆特性(カバレッジ)を改善することができる。 By using AlNi alloy film obtained by adding Ni to Al, improve the hillock (projection-like abnormal growth that occurs on the surface of the film) can be prevented, coating properties of the film formed on the metal film (Coverage) can do. 金属膜の成膜後、写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてリン酸を含む薬液で金属膜をエッチングする。 After forming the metal film, forming a photoresist pattern by photolithography process, etching the metal film by chemical solution containing phosphoric acid using the photoresist pattern as a mask. エッチング後、フォトレジストパターンを除去して残った金属膜をゲート電極2として形成する。 After etching, the metal film remaining by removing the photoresist pattern as the gate electrode 2.

次に、図3に示す工程において、化学的気相成長(CVD:Chemical Vapor Deposition)法を用い、約350℃の基板加熱条件下で、ゲート絶縁膜3であるSiO2膜を300nmの厚さでゲート電極2上に成膜する。 Next, in the step shown in FIG. 3, the chemical vapor deposition: using (CVD Chemical Vapor Deposition) method, the substrate heating condition of about 350 ° C., the SiO2 film is a gate insulating film 3 with a thickness of 300nm deposited on the gate electrode 2.

次に、図4に示す工程において、合金のような低抵抗の導電膜からなりチャネル膜8(後の工程で形成する)に含まれる金属元素を含まない第1金属膜(第1の導電膜)と、チャネル膜8に含まれている金属元素と同じ金属元素を少なくとも1種類以上含む導電膜からなる第2金属膜(第2の導電膜)とをゲート絶縁膜3上に順次成膜する。 Next, in a step shown in FIG. 4, the first metal film (first conductive film containing no metal element contained in, low-resistance conductive film channel layer 8 (formed in a later step), such as Alloy a) sequentially forming a second metal film made of the same metal element as the metal element contained in the channel layer 8 of a conductive film containing at least one type (second conductive film) on the gate insulating film 3 . その後、写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして第1金属膜および第2金属膜をエッチングする。 Then, in the photolithography process to form a photoresist pattern, etching the first metal film and the second metal film using the photoresist pattern as a mask. エッチング後、フォトレジストパターンを除去して残った第1金属膜を第1ソース電極4および第1ドレイン電極5として形成し、第2金属膜を第2ソース電極6および第2ドレイン電極7として形成する。 After etching, to form the first metal film remaining by removing the photoresist pattern as a first source electrode 4 and the first drain electrode 5, forming a second metal film as a second source electrode 6, and the second the drain electrode 7 to. このとき、第2ソース電極6と第2ドレイン電極7との離間の幅は、第1ソース電極4と第1ドレイン電極5との離間の幅よりも広くしておくことが好ましい。 At this time, the second source electrode 6 and the width of the spacing between the second drain electrode 7, it is preferable to wider than the spacing of the width of the first source electrode 4 and the first drain electrode 5.

具体的に、本実施の形態1では、公知のArガスを用いたDCスパッタリング法を用い、In、Ga、およびZnが原子量でそれぞれ1:1:1の比率で配合された合金膜を第1金属膜として50nmの厚さで、また、3at%のNiを添加したAl−3at%Ni合金膜を第2金属膜として150nmの厚さで順次成膜した後に、写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてリン酸を含む薬液で第1金属膜および第2金属膜を一括してエッチングする。 Specifically, in the first embodiment, using a DC sputtering using known Ar gas, In, respectively Ga, and Zn in an atomic weight 1: 1: an alloy film formulated in a ratio of first with a thickness of 50nm as a metal film, also, after the successively formed to a thickness of 150nm to Al-3at% Ni alloy film added with 3at% of Ni as the second metal film, the photoresist pattern in the photolithography process formed, with a chemical solution containing phosphoric acid together a first metal film and the second metal film is etched using the photoresist pattern as a mask. エッチング後、フォトレジストパターンを除去して第1ソース電極4、第1ドレイン電極5、第2ソース電極6、および第2ドレイン電極7を形成する。 After etching, the first source electrode 4 by removing the photoresist pattern, the first drain electrode 5, forming a second source electrode 6 and the second drain electrode 7. このとき、第2ソース電極6と第2ドレイン電極7との離間の幅は、第1ソース電極4と第1ドレイン電極5との離間の幅よりもおよそ0.2μmだけ広くなる。 At this time, the second source electrode 6 and the width of the spacing between the second drain electrode 7 is wider by about 0.2μm than separation of the width of the first source electrode 4 and the first drain electrode 5. なお、当該離間の幅の差異は、0.2μmに限ることはなく、少なくとも0.01μm以上あればよい。 Any differences in width of the spacing is not limited to the 0.2 [mu] m, it may be at least 0.01μm or more. また、幅の差異の上限は、薄膜トランジスタのサイズによって任意に決めることができ、エッチング時間によって幅を調整することが可能である。 Further, the upper limit of the difference in width, can be arbitrarily determined by the size of the thin film transistor, it is possible to adjust the width by the etching time. また、第2金属膜のみを選択的にエッチングすることができる薬液を用いて、第2金属膜のみに対して追加してエッチングすることによって上記の幅の差異を調整することも可能である。 Further, by using a chemical solution capable of selectively etching only the second metal film, it is also possible to adjust the difference of the width by adding only to the second metal layer is etched.

ここで、第2ソース電極6と第2ドレイン電極7との離間の幅を、第1ソース電極4と第1ドレイン電極5との離間の幅よりも広くする理由について説明する。 Here it will be described a second source electrode 6 the width of the spacing between the second drain electrode 7, the reasons for wider than the separation width of the first source electrode 4 and the first drain electrode 5.

薄膜トランジスタにおけるチャネル長Lは、チャネル部を挟んで対向するソース電極端とドレイン電極端との距離で規定される。 The channel length L in the thin film transistor is defined by the distance between the source electrode end and a drain electrode end to opposite sides of the channel portion. 本実施の形態1による薄膜トランジスタでは、第2ソース電極6および第2ドレイン電極7のそれぞれの端部(チャネル膜との界面部)に、金属元素を拡散したバリア層9,10を形成する(後の工程で形成する)。 The thin film transistor according to the first embodiment, the respective ends of the second source electrode 6 and the second drain electrode 7 (the interface portion of a channel layer), a barrier layer 9, 10 by diffusing metal elements (after formed in the process). バリア層9,10は金属元素の濃度が連続的に変化した勾配を有するため、第2ソース電極6と第2ドレイン電極7とによってチャネル長Lを規定することは難しい。 Since the barrier layer 9, 10 with a gradient in which the concentration of the metal element varies continuously, it is difficult to define a channel length L by the second source electrode 6 and the second drain electrode 7. 従って、確実にチャネル長Lを規定するためには、第2ソース電極6と第2ドレイン電極7との離間の幅を、第1ソース電極4と第1ドレイン電極5との離間の幅よりも広くする(すなわち、第1ソース電極4と第1ドレイン電極5との離間の幅を、第2ソース電極6と第2ドレイン電極7との離間の幅よりも狭くする)ことが好ましい。 Accordingly, reliably to define the channel length L is, the second source electrode 6 the width of the spacing between the second drain electrode 7, a first source electrode 4 than separation of the width of the first drain electrode 5 widely (i.e., a first source electrode 4 the width of the spacing between the first drain electrode 5, is narrower than the spacing of the width of the second source electrode 6 and the second drain electrode 7) is preferably.

なお、ソース電極およびドレイン電極は、本実施の形態のような2層でなく3層以上で形成してもよく、その場合もバリア層を形成する層は、チャネル長Lを規定する層よりも上記の離間の幅を広くすることが好ましい。 Note that the source electrode and the drain electrode may be formed in not in three layers two or more layers as in this embodiment, layers forming the barrier layer be the case, than the layer that defines the channel length L it is preferable to increase the width of said spaced.

また、上記の理由から、ソース電極およびドレイン電極を形成する金属膜を、バリア層を含む単一層とするだけではチャネル長Lを明確に規定することが難しいため、本本実施の形態1による薄膜トランジスタのソース電極およびドレイン電極は、少なくともチャネル長Lを規定する層を含む少なくとも2層以上の金属膜の積層として形成することが好ましい。 Furthermore, for the reasons mentioned above, the metal film forming the source electrode and the drain electrode, only a single layer comprising a barrier layer since it is difficult to clearly define the channel length L, the thin film transistor according to the present first exemplary source and drain electrodes are preferably formed as a laminate of at least two layers of metal film comprising a layer defining at least a channel length L.

次に、図5に示す工程において、ゲート絶縁膜8上から第2ソース電極6および第2ドレイン電極7に渡って酸化物半導体(金属酸化物)からなるチャネル膜8を形成する。 Next, in a step shown in FIG. 5, to form a channel layer 8 made of an oxide semiconductor (metal oxide) on the gate insulating film 8 over the second source electrode 6 and the second drain electrode 7.

具体的に、本実施の形態1では、In:Zn:Ga:Oが1:1:1:4の比率で混合された酸化物スパッタリングターゲットを用いて、アルゴン(Ar)ガスに酸素ガス(O2)を添加した混合ガスを用いた公知のDCスパッタリング方式によって、InGaZnO4−x(ただし、x<1)の金属酸化膜を50nmの厚さで形成する。 Specifically, in the first embodiment, an In: Zn: Ga: O is 1: 1: 1: by using the oxide sputtering target are mixed in a ratio of 4, argon (Ar) gas to the oxygen gas (O2 ) by a known DC sputtering method using a mixed gas obtained by adding, InGaZnO 4 was-x (where to form the metal oxide film of x <1) with a thickness of 50nm. その後、写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてシュウ酸系の薬液でエッチングする。 Then, in the photolithography process to form a photoresist pattern is etched with a chemical solution of oxalic acid using the photoresist pattern as a mask. エッチング後、フォトレジストパターンを除去してチャネル膜6を形成する。 After etching to form the channel layer 6 by removing the photoresist pattern.

次に、図6に示す工程において、第2ソース電極6および第2ドレイン電極7とチャネル膜8との界面に、当該界面の抵抗を低減させるバリア層9,10をそれぞれ形成する。 Next, in the step shown in FIG. 6, the interface between the second source electrode 6 and the second drain electrode 7 and the channel layer 8, a barrier layer 9, 10 for reducing the resistance of the interface, respectively.

具体的に、本実施の形態1では、窒素雰囲気下で400℃、30分間、加熱処理することにより、第2ソース電極6および第2ドレイン電極7を構成するIn−Ga−Zn系合金に含まれる、少なくともIn、Ga元素を溶融させる。 Specifically, in the first embodiment, 400 ° C. under a nitrogen atmosphere for 30 minutes, by heating, contained in the In-Ga-Zn-based alloy constituting the second source electrode 6 and the second drain electrode 7 which is melted at least In, the Ga element. 当該溶融によって固液拡散反応が発生して、In、Ga元素が第2ソース電極6および第2ドレイン電極7からチャネル膜8側の水平方向に向かって約100nm程度拡散浸入し、バリア層9、l0を形成する。 Solid-liquid diffusion reaction by the melt occurs, In, Ga element about 100nm about spreading enters toward the second source electrode 6 and the second drain electrode 7 in the horizontal direction of the channel layer 8 side barrier layer 9, to form a l0.

なお、本実施の形態1では、加熱温度を400℃としたが、これに限定されるものではない。 In the first embodiment, although the heating temperature was 400 ° C., but is not limited thereto. 固液拡散反応を発生させるためには、拡散させる金属元素の溶融に必要な温度、すなわち融点以上の温度であればよい。 In order to generate solid-liquid diffusion reaction, the temperature required for melting of the metal elements to be diffused, that may be a temperature above the melting point. 例えば、Inであれば少なくとも160℃以上、また、Gaであれば少なくとも50℃以上であればよい。 For example, at least 160 ° C. or higher if In, or may be at least 50 ° C. or higher if Ga. 本実施の形態1のように加熱温度を450℃以上にすれば、Zn元素も固液反応によって拡散浸入させることが可能である。 If the heating temperature as in the first embodiment above 450 ° C., Zn element also can be intrusion diffused by solid-liquid reaction. 元素の拡散浸入距離は、加熱温度の他に、加熱時間によって調整することができる。 Diffusion penetration distance elements, in addition to the heating temperature can be adjusted by the heating time.

また、本実施の形態1では、加熱処理を窒素雰囲気下で実施したが、これに限らず、例えば元素の周期表で18族に属するヘリウム(He)、Arなどの不活性ガス雰囲気下で実施することも可能である。 In the first embodiment, although the heat treatment was carried out under a nitrogen atmosphere, not limited to this, for example, helium belonging to Group 18 in the periodic table of the elements (the He), under an inert gas atmosphere such as Ar it is also possible to. 大気中などの酸素を含むガス、あるいは水素を含むガス雰囲気下で加熱処理を行うと、酸化物半導体からなるチャネル膜6において酸化反応や還元反応が起こり、トランジスタ特性を損ねる恐れがあるため避けることが好ましい。 When performing heat treatment in a gas atmosphere containing a gas or hydrogen, comprising oxygen, such as atmospheric oxidation reaction occurs and reduction reactions in the channel layer 6 made of an oxide semiconductor, to avoid because it may damage the transistor characteristics It is preferred. ただし、図6に示す工程以降、例えば、チャネルを保護する絶縁膜(以下、チャネル保護膜とも称する)を形成(図示せず)した後に加熱処理をする場合は、特にガス雰囲気を規定する必要はない。 However, after the step shown in FIG. 6, for example, an insulating film (hereinafter, also referred to as a channel protective film) for protecting a channel case of the heat treatment after forming the (not shown), is required to define a gas atmosphere Absent.

第2ソース電極6および第2ドレイン電極7に含まれる金属元素を加熱処理によって確実に溶融し、固液拡散反応を効率的に発生させるためには、予め第2ソース電極6および第2ドレイン電極7を構成する導電膜から金属元素を結晶粒や微結晶の状態で表面に析出させておくことが好ましい。 The metal element included in the second source electrode 6 and the second drain electrode 7 reliably melted by heat treatment, in order to generate a solid-liquid diffusion reaction efficiently, advance the second source electrode 6 and the second drain electrode it is preferably allowed to deposit on the surface with a conductive film a metal element of the crystal grains or crystallites that make up the 7 conditions. 例えば、本実施の形態1では、上述の図4に示す工程において、第1ソース電極4、第1ドレイン電極5、第2ソース電極6、および第2ドレイン電極7の形成後、200℃以上の加熱処理を行うことによって第2ソース電極6および第2ドレイン電極7に含まれるIn、Ga、Zn元素の結晶粒を析出させることができる。 For example, in the first embodiment, in the step shown in FIG. 4 described above, the first source electrode 4, the first drain electrode 5, after formation of the second source electrode 6, and a second drain electrode 7, more than 200 ° C. in contained in the second source electrode 6 and the second drain electrode 7 by the heat treatment, Ga, it can be precipitated grains of Zn elements. あるいは、Arガスのような不活性ガスによるプラズマを第2ソース電極6および第2ドレイン電極7に照射することによっても結晶粒を析出させることができる。 Alternatively, it can also be precipitated crystal grains by irradiating a plasma with an inert gas such as Ar gas into the second source electrode 6 and the second drain electrode 7.

図6に示す工程の後、チャネル保護膜の形成を経て本実施の形態1による薄膜トランジスタが完成する(図示せず)。 After the step shown in FIG. 6, the thin film transistor is completed according to the first embodiment through the formation of the channel protective film (not shown).

なお、バリア層9,10は、チャネル保護膜形成時のプロセス温度で形成することができる。 The barrier layer 9 may be formed at a process temperature in channel protection film formation. 例えば、化学的気相成長(CVD)法を用い、約200℃〜450℃の基板加熱条件下で、チャネル保護膜としてSiO2膜を成膜するとともに、バリア層9、l0の形成を兼ねることが可能であり、この場合は加熱処理を省略することができて製造工程を簡略化することができる。 For example, using a chemical vapor deposition (CVD) method, the substrate heating condition of about 200 ° C. to 450 ° C., with the formation of the SiO2 film as a channel protective film, also serve as a form of barrier layer 9, l0 it is possible, in this case, it is possible to simplify the manufacturing process can be omitted heat treatment.

なお、本実施の形態1による薄膜トランジスタを表示装置用途とする場合は、チャネル保護膜に対してコンタクトホール穿孔し、さらに画素電極形成などの工程を経て、表示装置用の薄膜トランジスタとして完成させる(図示せず)。 In the case of the display device applications a thin film transistor according to the first embodiment, perforated contact holes for the channel protective film, further through steps such as a pixel electrode formed to complete a thin film transistor for a display device (shown not).

以上のことから、本実施の形態1によれば、第2ソース電極6および第2ドレイン電極7とチャネル膜8とが拡散した界面領域であるバリア層9,10は、In、Ga、Znの濃度がチャネル膜8よりも充分に高く、フェルミ準位が充分に縮退した金属酸化物導電膜であるInGaZnO4−y(ただし、x<y<1)となり、かつ固液拡散反応であるために拡散速度が非常に速く進み、充分な拡散幅を有する。 From the above, according to the first embodiment, the barrier layer 9 and the second source electrode 6 and the second drain electrode 7 and the channel layer 8 is interfacial region diffused, an In, Ga, and Zn diffusion concentration is sufficiently higher than the channel layer 8, the Fermi level is sufficiently degenerate metal oxide conductive film InGaZnO 4 was-y (provided that, x <y <1), and the and to a solid-liquid diffusion reaction speed proceeds very fast, have sufficient spreading width. 従って、不導体層を形成してトランジスタが動作しないという問題が生じることはない。 Therefore, no problem occurs in that the transistor forming a non-conductive layer does not work. また、第2ソース電極6および第2ドレイン電極7に含まれる金属元素の濃度は、第2ソース電極6および第2ドレイン電極7からチャネル膜8に向かって、グラデーション状に連続変化(高い濃度から低い濃度に変化)するため、フェルミ準位はチャネル膜8から第2ソース電極6および第2ドレイン電極7にかけてスムーズに伝導帯に近づき、最終的にフェルミ準位と伝導帯とが一致して第2ソース電極6および第2ドレイン電極7とチャネル膜8との界面でショットキー障壁が生じない。 The concentration of the metal element contained in the second source electrode 6 and the second drain electrode 7, toward the second source electrode 6 and the second drain electrode 7 to the channel layer 8, the continuous variation (high concentration gradient shape to change) to a low concentration, the Fermi level approaches smoothly from the channel layer 8 toward the second source electrode 6 and the second drain electrode 7 to the conduction band, the finally the Fermi level and the conduction band match Schottky barrier at the interface between the second source electrode 6 and the second drain electrode 7 and the channel layer 8 does not occur. 従って、薄膜トランジスタの第2ソース電極6および第2ドレイン電極7とチャネル膜8との界面は良好なコンタクト特性を示し、結果として薄膜トランジスタの電気特性(高オン電流、高移動度)の向上に寄与する。 Thus, the interface between the second source electrode 6 and the second drain electrode 7 and the channel layer 8 of the thin film transistor showed excellent contact characteristics, electric characteristics of the thin film transistor as a result of (high on-current, high mobility) contributes to the improvement of .

なお、本実施の形態1の変形例としては、第1ソース電極4、第1ドレイン電極5、第2ソース電極6、および第2ドレイン電極7とチャネル膜8との形成位置を上下層で逆転させた構成が考えられる。 As a modified example of the first embodiment of the invention, reverse first source electrode 4, the first drain electrode 5, the formation positions of the second source electrode 6, and a second drain electrode 7 and the channel layer 8 in the upper and lower layer configuration that was can be considered. すなわち、チャネル膜6を形成した後に、当該チャネル膜6上に第1ソース電極4、第1ドレイン電極5、第2ソース電極6を形成した薄膜トランジスタの構成である。 That is, after forming the channel layer 6, the first source electrode 4 on the channel layer 6, the first drain electrode 5, it is formed by a thin film transistor constituting the second source electrode 6.

このような構成の場合、本実施の形態1の特徴であるバリア層9,10は、チャネル膜6上に形成される第1ソース電極4および第1ドレイン電極との界面に形成されることになるため、チャネル膜8のチャネル長Lを明確に制御(規定)することが難しい。 In such a configuration, the barrier layer 9 which is a feature of the first embodiment, to be formed at the interface between the first source electrode 4 and a first drain electrode formed on the channel layer 6 becomes therefore, it is difficult to clearly control the channel length L of the channel layer 8 (normal). 従って、本実施の形態1で説明した構成(図1参照)とすることが好ましい。 Therefore, it is preferable that the configuration explained in the first embodiment (see FIG. 1).

<実施の形態2> <Embodiment 2>
まず、本発明の実施の形態2による薄膜トランジスタの構成について説明する。 First, the configuration of the thin film transistor according to a second embodiment of the present invention.

図7は、本実施の形態2による薄膜トランジスタの構成の一例を示す図である。 Figure 7 is a diagram showing an example of a thin film transistor structure according to the second embodiment.

図7に示すように、本実施の形態2による薄膜トランジスタは、絶縁性基板11と、絶縁性基板11上の所定の位置に形成された金属酸化物からなるチャネル膜12と、チャネル膜12上に形成されたゲート絶縁膜13と、ゲート絶縁膜13上であって、チャネル膜12が形成された箇所に形成されたゲート電極14と、ゲート電極14の両側に、チャネル膜12の表面が露出するようにゲート絶縁膜13(13a〜13c)を貫通して形成された複数のコンタクトホール18a,18bと、チャネル膜12に含まれる金属元素と同じ金属元素を少なくとも1種類以上含み、コンタクトホール18a,18bのそれぞれを充填するとともにゲート絶縁膜13上に形成されたソース電極15およびドレイン電極16とを備える。 As shown in FIG. 7, the thin film transistor according to the second embodiment includes an insulating substrate 11, a channel layer 12 made of a metal oxide formed at a predetermined position on the insulating substrate 11, on the channel layer 12 a gate insulating film 13 formed, even on the gate insulating film 13, a gate electrode 14 formed on the portion where the channel layer 12 are formed on both sides of the gate electrode 14, to expose the surface of the channel layer 12 includes as a plurality of contact holes 18a formed through the gate insulating film 13 (13 a to 13 c), 18b and, at least one or more of the same metal element as the metal element contained in the channel layer 12, contact holes 18a, and a source electrode 15 and drain electrode 16 formed on the gate insulating film 13 to fill the respective 18b. また、ソース電極15とチャネル膜12との界面近傍(界面部)にはバリア層17が、ドレイン電極16とチャネル膜12との界面近傍(界面部)にはバリア層18が形成されている。 Further, the vicinity of the interface between the source electrode 15 and the channel layer 12 (surface portion) barrier layer 17, near the interface (interface portion) between the drain electrode 16 and the channel layer 12 is a barrier layer 18 is formed.

チャネル膜12は、In−Ga−Zn系の酸化物半導体(金属酸化物)によって形成されており、例えば、InGaZnGaO4(−x)(ただし、x<1)を用いる。 Channel film 12, an In-Ga-Zn-based oxide semiconductor (metal oxide) of which is formed by, for example, using InGaZnGaO4 (-x) (however, x <1). 当該InGaZnGaO4(−x)は、フェルミ準位が伝導体と価電子体とのバンドギャップの中央付近に存在する半導体としての特性を有する金属酸化膜である。 The InGaZnGaO4 (-x) is a metal oxide film having characteristics as a semiconductor Fermi level exists in the vicinity of the center of the band gap between the conductor and a valence body.

ゲート絶縁膜13a,13b,13c(以下、総称して単にゲート絶縁膜13とも称する)は、SiO2によって形成されている。 The gate insulating film 13a, 13b, 13c (hereinafter, also referred to simply as the gate insulating film 13 collectively) are formed by SiO2.

ゲート電極14は、Al合金によって形成されている。 The gate electrode 14 is formed by Al alloy.

ソース電極15およびドレイン電極16は、例えば、In、Ga、Znの少なくとも1種類以上の元素(金属元素)を含む導電膜によって形成されている。 The source electrode 15 and drain electrode 16, for example, an In, Ga, and is formed of a conductive film containing at least one element (metal element) of Zn.

バリア層17,18は、例えば、ソース電極15およびドレイン電極16に含まれるIn、Ga、Znの元素が、チャネル膜12に対して濃度勾配を有するように拡散された層である。 Barrier layer 17 and 18, for example, In contained in the source electrode 15 and drain electrode 16, Ga, the elements of Zn, a layer that is spread so as to have a concentration gradient with respect to the channel layer 12. また、バリア層17,18は、チャネル膜12よりも酸素濃度が低いInGaZnGaO4(−y)(ただし、x<y<1)組成となっており、フェルミ準位が充分に縮退した金属酸化物の導電膜によって構成される。 The barrier layer 17 and 18, low oxygen concentration than the channel layer 12 InGaZnGaO4 (-y) (however, x <y <1) has a composition, the Fermi level is sufficiently degenerate metal oxide constituted by the conductive film. 上記の酸素濃度は、バリア層17,18においてソース電極15およびドレイン電極16側に近いほど低くなるような濃度勾配を有している。 The above oxygen concentration has a concentration gradient such that lower closer to the source electrode 15 and the drain electrode 16 side in the barrier layers 17 and 18. 一方、In、Ga、Znの濃度は、バリア層17,18においてソース電極15およびドレイン電極16側に近いほど高くなるような濃度勾配を有している。 On the other hand, an In, Ga, Zn concentration has a concentration gradient as higher closer to the source electrode 15 and the drain electrode 16 side in the barrier layers 17 and 18. すなわち、ソース電極15およびドレイン電極16とチャネル膜12とに共通して含まれる金属元素のチャネル膜12における濃度は、バリア層17,18(界面部)の方がそれ以外の部分よりも高く、かつバリア層17,18(界面部)から遠ざかるに従って連続的に低くなるように変化する。 That is, the concentration in the channel layer 12 of the metal elements contained in common with the source electrode 15 and the drain electrode 16 and the channel layer 12, barrier layers 17 and 18 higher than the portion it is the other of (interface unit), and changes to be continuously lower as the distance from the barrier layers 17, 18 (interface portion).

次に、本実施の形態2による薄膜トランジスタの製造方法について説明する。 Next, a description of the second embodiment for a method of manufacturing a thin film transistor. 以下、図8〜13を用いて各工程を詳細に説明する。 Hereinafter, the respective steps will be described in detail with reference to FIG. 8-13.

まず、図8に示す工程において、ガラスなどの絶縁性基板11を洗浄液または純水を用いて洗浄し、当該絶縁性基板11上に酸化物半導体(金属酸化物)からなるチャネル膜12を形成する。 First, in the step shown in FIG. 8, an insulating substrate 11 such as glass is washed with a cleaning liquid or pure water, to form a channel layer 12 made of an oxide semiconductor (metal oxide) on the insulating substrate 11 .

具体的に、本実施の形態1では、In:Zn:Ga:Oが1:1:1:4の比率で混合された酸化物スパッタリングターゲットを用いて、アルゴン(Ar)ガスに酸素ガス(O2)を添加した混合ガスを用いた公知のDCスパッタリング方式によって、InGaZnO4−x(ただし、x<1)の金属酸化膜を50nmの厚さで形成する。 Specifically, in the first embodiment, an In: Zn: Ga: O is 1: 1: 1: by using the oxide sputtering target are mixed in a ratio of 4, argon (Ar) gas to the oxygen gas (O2 ) by a known DC sputtering method using a mixed gas obtained by adding, InGaZnO 4 was-x (where to form the metal oxide film of x <1) with a thickness of 50nm. その後、写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてシュウ酸系の薬液でエッチングする。 Then, in the photolithography process to form a photoresist pattern is etched with a chemical solution of oxalic acid using the photoresist pattern as a mask. エッチング後、フォトレジストパターンを除去してチャネル膜12を形成する。 After etching to form the channel layer 12 by removing the photoresist pattern.

次に、図9に示す工程において、化学的気相成長(CVD)法を用い、約350℃の基板加熱条件下で、ゲート絶縁膜13であるSiO2膜を100nmの厚さでチャネル膜12上に成膜する。 Next, in a step shown in FIG. 9, using a chemical vapor deposition (CVD) method, the substrate heating condition of about 350 ° C., the gate insulating film 13 a is SiO2 film channel film 12 with a thickness of 100nm forming a film on.

次に、図10に示す工程において、金属膜として3at%のNiを添加したAl−3at%Ni合金膜を100nmの厚さでゲート絶縁膜13上に成膜する。 Next, in a step shown in FIG. 10, it is deposited on the gate insulating film 13 of Al-3at% Ni alloy film added with 3at% of Ni as the metal film with a thickness of 100 nm. AlにNiを添加したAlNi合金膜を用いることによって、ヒロック(膜の表面に発生する突起状の異常成長)を防止することができ、金属膜上に形成する膜の被覆特性(カバレッジ)を改善することができる。 By using AlNi alloy film obtained by adding Ni to Al, improve the hillock (projection-like abnormal growth that occurs on the surface of the film) can be prevented, coating properties of the film formed on the metal film (Coverage) can do. 金属膜の成膜後、写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてリン酸を含む薬液で金属膜をエッチングする。 After forming the metal film, forming a photoresist pattern by photolithography process, etching the metal film by chemical solution containing phosphoric acid using the photoresist pattern as a mask. エッチング後、フォトレジストパターンを除去して残った金属膜をゲート電極14として形成する。 After etching, the metal film remaining by removing the photoresist pattern as the gate electrode 14.

次に、図11に示す工程において、写真製版工程でフォトレジストパターンを形成した後、例えば、CHF3ガスとO2ガスを用いたリアクティブイオンエッチング法によってコンタクトホール18a,18bを形成して、ゲート絶縁膜13を図11に示すようにゲート絶縁膜13a,13b,13cの形状に加工した後、フォトレジストパターンの除去を行う。 Next, in a step shown in FIG. 11, after forming a photoresist pattern by photolithography process, for example, to form contact holes 18a, 18b, by reactive ion etching using CHF3 gas and O2 gas, the gate insulating after processing the film 13 gate insulating film 13a as shown in FIG. 11, 13b, the shape of 13c, to remove the photoresist pattern.

次に、図12に示す工程において、In、Ga、およびZnが原子量でそれぞれ1:1:1の比率で配合された合金膜を150nmの厚さ成膜した後に、写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてリン酸を含む薬液でエッチングする。 Next, in the step shown in FIG. 12, an In, Ga, and Zn, respectively in the atomic weight 1: 1: an alloy film formulated at a ratio after thickness deposited of 150 nm, the photoresist pattern in the photolithography process It is formed and etched in a chemical solution containing phosphoric acid using the photoresist pattern as a mask. エッチング後、フォトレジストパターンを除去してソース電極15およびドレイン電極16を形成する。 After etching to form the source electrode 15 and drain electrode 16 by removing the photoresist pattern. このとき、ソース電極15およびドレイン電極16のそれぞれは、コンタクトホール18a,18bを充填するように形成される。 At this time, each of the source electrode 15 and drain electrode 16 are formed so as to fill the contact holes 18a, the 18b.

次に、図13に示す工程において、ソース電極15およびドレイン電極16とチャネル膜12との界面に、当該界面の抵抗を低減させるバリア層17,18をそれぞれ形成する。 Next, in a step shown in FIG. 13, the interface between the source electrode 15 and the drain electrode 16 and the channel layer 12, a barrier layer 17, 18 to reduce the resistance of the interface, respectively.

具体的に、本実施の形態2では、窒素雰囲気下で400℃、10分間、加熱処理することにより、ソース電極15およびドレイン電極16を構成するIn−Ga−Zn系合金に含まれる、少なくともIn、Ga元素を溶融させる。 Specifically, in the second embodiment, 400 ° C. under a nitrogen atmosphere for 10 minutes, by heating, is included in the In-Ga-Zn-based alloy constituting the source electrode 15 and drain electrode 16, at least In , to melt the Ga element. 当該溶融によって固液拡散反応が発生して、In、Ga元素がソース電極15およびドレイン電極16からチャネル膜12側に向かって膜厚(垂直)方向に20nm程度拡散浸入し、バリア層17、l8を形成する。 Solid-liquid diffusion reaction by the melt occurs, In, Ga elements 20nm approximately diffuse infiltrates in thickness (vertical) direction from the source electrode 15 and drain electrode 16 on the channel layer 12 side, a barrier layer 17, l8 to form.

なお、本実施の形態2では、加熱温度を400℃としたが、これに限定されるものではない。 In the second embodiment, although the heating temperature was 400 ° C., but is not limited thereto. 固液拡散反応を発生させるためには、拡散させる金属元素の溶融に必要な温度、すなわち融点以上の温度であればよい。 In order to generate solid-liquid diffusion reaction, the temperature required for melting of the metal elements to be diffused, that may be a temperature above the melting point. 例えば、Inであれば少なくとも160℃以上、また、Gaであれば少なくとも50℃以上であればよい。 For example, at least 160 ° C. or higher if In, or may be at least 50 ° C. or higher if Ga. 本実施の形態2のように加熱温度を450℃以上にすれば、Zn元素も固液反応によって拡散浸入させることが可能である。 If the heating temperature as in the second embodiment above 450 ° C., Zn element also can be intrusion diffused by solid-liquid reaction. 元素の拡散浸入距離は、加熱温度の他に、加熱時間によって調整することができる。 Diffusion penetration distance elements, in addition to the heating temperature can be adjusted by the heating time.

また、本実施の形態2では、ソース電極15およびドレイン電極16のそれぞれを単層とするのではなく、ソース電極15およびドレイン電極16上に、例えば合金膜からなる導電膜を形成した積層として構成してもよい。 In the second embodiment, instead of the respective source electrodes 15 and the drain electrode 16 and the single layer, the structure on the source electrode 15 and drain electrode 16, for example, a laminate obtained by forming a conductive film made of an alloy film it may be. この場合、ソース電極15およびドレイン電極16の電気抵抗を低減させることができる。 In this case, it is possible to reduce the electric resistance of the source electrode 15 and drain electrode 16.

図13に示す工程の後、チャネル保護膜の形成を経て本実施の形態2による薄膜トランジスタが完成する(図示せず)。 After the step shown in FIG. 13, the thin film transistor is completed according to the second embodiment through the formation of the channel protective film (not shown).

なお、バリア層17,18は、チャネル保護膜形成時のプロセス温度で形成することができる。 The barrier layers 17 and 18 may be formed at a process temperature in channel protection film formation. 例えば、化学的気相成長(CVD)法を用い、約200℃〜450℃の基板加熱条件下で、チャネル保護膜としてSiO2膜を成膜するとともに、バリア層17、l8の形成を兼ねることが可能であり、この場合は加熱処理を省略することができて製造工程を簡略化することができる。 For example, using a chemical vapor deposition (CVD) method, the substrate heating condition of about 200 ° C. to 450 ° C., with the formation of the SiO2 film as a channel protective film, also serve as a form of barrier layer 17, l8 it is possible, in this case, it is possible to simplify the manufacturing process can be omitted heat treatment.

なお、本実施の形態2による薄膜トランジスタを表示装置用途とする場合は、チャネル保護膜に対してコンタクトホール穿孔し、さらに画素電極形成などの工程を経て、表示装置用の薄膜トランジスタとして完成させる(図示せず)。 In the case of the display device applications a thin film transistor according to the second embodiment, drilling a contact hole for the channel protective film, further through steps such as a pixel electrode formed to complete a thin film transistor for a display device (shown not).

以上のことから、本実施の形態2によれば、ソース電極15およびドレイン電極16とチャネル膜12とが拡散した界面領域であるバリア層17,18は、In、Ga、Znの濃度がチャネル膜12よりも充分に高く、フェルミ準位が充分に縮退した金属酸化物導電膜であるInGaZnO4−y(ただし、x<y<1)となり、かつ固液拡散反応であるために拡散速度が非常に速く進み、充分な拡散幅を有する。 From the above, according to the second embodiment, the barrier layer 17 and the source electrode 15 and the drain electrode 16 and the channel layer 12 is a surface region diffuse, an In, Ga, Zn concentration channel layer sufficiently higher than 12, the Fermi level is sufficiently degenerate metal oxide conductive film InGaZnO 4 was-y (provided that, x <y <1), and the and the diffusion speed is very because of the solid-liquid diffusion reaction fast advances have sufficient spreading width. 従って、不導体層を形成してトランジスタが動作しないという問題が生じることはない。 Therefore, no problem occurs in that the transistor forming a non-conductive layer does not work. また、ソース電極15およびドレイン電極16に含まれる金属元素の濃度は、ソース電極15およびドレイン電極16からチャネル膜12に向かって、グラデーション状に連続変化(高い濃度から低い濃度に変化)するため、フェルミ準位はチャネル膜12からソース電極15およびドレイン電極16にかけてスムーズに伝導帯に近づき、最終的にフェルミ準位と伝導帯とが一致してソース電極15およびドレイン電極16とチャネル膜12との界面でショットキー障壁が生じない。 The concentration of the metal element contained in the source electrode 15 and drain electrode 16, toward the source electrode 15 and drain electrode 16 in the channel layer 12, for continuously changing the gradation form (change from a high concentration to a low concentration), Fermi level approaches smoothly from the channel layer 12 toward the source electrode 15 and drain electrode 16 to the conduction band, finally Fermi level and the conduction band and is the source electrode 15 and the drain electrode 16 and the channel layer 12 with consistent Schottky barrier does not occur at the interface. 従って、薄膜トランジスタのソース電極15およびドレイン電極16とチャネル膜12との界面は良好なコンタクト特性を示し、結果として薄膜トランジスタの電気特性(高オン電流、高移動度)の向上に寄与する。 Thus, the interface between the source electrode 15 and the drain electrode 16 and the channel layer 12 of the thin film transistor showed excellent contact characteristics, electric characteristics of the thin film transistor as a result of (high on-current, high mobility) contributes to the improvement of.

なお、本実施の形態1,2では、ソース電極およびドレイン電極としてIn、Ga、Znを含む金属膜を用いたが、これに限るものではない。 In the first and second embodiments, In as a source electrode and a drain electrode, Ga, but using a metal film containing Zn, not limited to this.

例えば、IZO(In2O3+ZnO)や、GZO(Ga2O3+ZnO)、IGO(In2O3+Ga2O3)のような公知の酸化物透明導電膜を用いることもできる。 For example, IZO (In2O3 + ZnO) and, GZO (Ga2O3 + ZnO), may be a known transparent conductive oxide film such as IGO (In2O3 + Ga2O3). これらの酸化物は、強いイオン性結合によって金属元素を析出させることは難しいが、例えば、これらの酸化物導電膜を形成後、水素(H2)やアンモニア(NH3)などの水素を含む雰囲気下で200℃〜450℃の加熱処理を行い、あるいは、H2やNH3などの水素元素を含むガスによるプラズマ照射を行うことによって、酸化導電膜の表面を還元して金属のIn、Ga、Zn元素を析出させることができる。 These oxides, it is difficult to deposit the metal element by the strong ionic bond, for example, after forming these oxide conductive film, in an atmosphere containing hydrogen, such as hydrogen (H2) or ammonia (NH3) subjected to heat treatment of 200 ° C. to 450 ° C., or by plasma irradiation with a gas containing hydrogen elements such as H2 or NH3, metals of in by reducing the surface of the oxide conductive film, Ga, and Zn elements precipitation it can be. 従って、後工程(ソース電極およびドレイン電極形成後の工程)での加熱処理によって容易に固液拡散反応によるバリア層を形成することが可能である。 Therefore, it is possible to form a barrier layer by readily solid-liquid diffusion reaction by the heat treatment in the subsequent step (source electrode and a drain electrode formed later step).

また、上記の他に、例えば、CuGa合金やCuGaIn合金からなる導電膜を用いることができる。 Further, in addition to the above, for example, it can be used a conductive film made of CuGa alloy or CuGaIn alloy. このような合金膜は、成膜直後に加熱処理をしなくてもGa、In金属元素を膜の表面に析出させることができるため、効率的に固液拡散反応によるバリア層を形成することができる。 Such alloy film, even without a heat treatment immediately after the film formation Ga, for the In metal element may be deposited on the surface of the membrane, to form a barrier layer according to efficiently solid-liquid diffusion reaction it can. さらに、Cu元素を含むため単層膜構成で 電極を低抵抗化することが可能である。 Furthermore, it is possible to reduce the resistance of the electrode in a single layer film structure for containing Cu element.

また、本実施形態1,2では、チャネル膜としてInGaZn系の酸化物半導体を用いたが、これに限るものではない。 In Embodiment 1 and 2, an oxide semiconductor of InGaZn system as a channel layer, it is not limited thereto. 例えば、Zn−Sn−O、Zn−Sn−Ga−O、Sn−In−Zn−Oなど、さらに種々の金属ドーパントを添加した酸化物半導体を用いることも可能である。 For example, Zn-Sn-O, Zn-Sn-Ga-O, etc. Sn-In-Zn-O, it is also possible to use further oxide semiconductor obtained by adding various metal dopant.

また、本実施の形態1,2では、金属酸化物半導体膜と金属電極膜とに共通の金属元素を含み、当該金属元素の濃度が金属酸化物半導体膜から金属電極膜にかけて連続的に高くなっていることを特徴としている。 Further, in the first and second embodiments, include a common metal element in the metal oxide semiconductor film and the metal electrode film, becomes the concentration of the metal element is continuously toward the metal electrode film of a metal oxide semiconductor film high it is characterized in that. また、その製造方法は、金属酸化物半導体膜と金属電極膜との界面において、金属電極膜が溶融することによる固液拡散現象を利用したものである。 The manufacturing method therefor, at the interface between the metal oxide semiconductor film and the metal electrode film is obtained by utilizing a solid-liquid diffusion phenomenon due to the metal electrode film is melted. これらの特徴を利用できる構成物や製造方法である限り、上記の実施の形態1,2に限定されるものではない。 As long as the composition and manufacturing methods available these features, but is not limited to the first and second embodiments.

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。 The present invention is within the scope of the invention, or any combination of the respective embodiments, as appropriate each embodiment, modifications can be omitted.

1 絶縁性基板、2 ゲート電極、3 ゲート絶縁膜、4 第1ソース電極、5 第1ドレイン電極、6 第2ソース電極、7 第2ドレイン電極、8 チャネル膜、9,10 バリア層、11 絶縁性基板、12 チャネル膜、13 ゲート絶縁膜、14 ゲート電極、15 ソース電極、16 ドレイン電極、17,18 バリア層。 1 insulating substrate 2 gate electrode 3, a gate insulating film, 4 a first source electrode, 5 a first drain electrode, 6 second source electrode, 7 second drain electrode, 8 channel membrane, 9,10 barrier layer, 11 an insulating gender substrate, 12 channel layer, 13 a gate insulating film, 14 gate electrode, 15 source electrode, 16 drain electrode, 17 a barrier layer.

Claims (8)

  1. 絶縁性基板と、 And the insulating substrate,
    前記絶縁性基板上の所定の位置に形成されたゲート電極と、 A gate electrode formed on a predetermined position of the insulating substrate,
    前記ゲート電極上に形成されたゲート絶縁膜と、 A gate insulating film formed on the gate electrode,
    前記ゲート絶縁膜上に離間して形成されたソース電極およびドレイン電極と、 A source electrode and a drain electrode formed apart on the gate insulating film,
    前記離間した部分の前記ゲート絶縁膜上から前記ソース電極および前記ドレイン電極上に渡って形成された金属酸化物からなるチャネル膜と、 A channel layer formed of the spaced portions of the metal oxide from the gate insulating film is formed over the source electrode and the drain electrode on,
    を備え、 Equipped with a,
    前記ソース電極および前記ドレイン電極は、前記チャネル膜に含まれる金属元素と同じ金属元素を少なくとも1種類以上含み、 The source electrode and the drain electrode includes a same metal element as the metal element contained in the channel layer at least one kind,
    前記同じ金属元素の前記チャネル膜における濃度は、前記ソース電極および前記ドレイン電極と前記チャネル膜との界面部の方がそれ以外の部分よりも高く、かつ前記界面部から遠ざかるに従って連続的に低くなるように変化することを特徴とする、薄膜トランジスタ。 Concentration in the channel layer of the same metal element consists successively lower as the distance from the source electrode and the higher than the other portion towards the interface portion between the drain electrode and the channel layer, and the interface unit characterized in that varies as a thin film transistor.
  2. 前記ソース電極および前記ドレイン電極のそれぞれは、前記チャネル膜に含まれる前記金属元素を含まない第1の導電膜と、前記チャネル膜に含まれる前記金属元素と同じ金属元素を少なくとも1種類以上含む第2の導電膜とを有する少なくとも2層以上の積層で形成され、 The Each of the source electrode and the drain electrode, comprising the first conductive film that does not contain the metal element included in the channel layer, the same metal element as the metal element contained in the channel layer at least one or more is formed by at least two or more layers and a second conductive film,
    前記第2の導電膜の前記離間の幅は、前記第1の導電膜の前記離間の幅よりも広いことを特徴とする、請求項1に記載の薄膜トランジスタ。 Wherein the spacing of the width of the second conductive film is characterized by wider than the spacing of the width of the first conductive film, thin film transistor according to claim 1.
  3. (a)絶縁性基板上の所定の位置にゲート電極を形成する工程と、 (A) forming a gate electrode on a predetermined position on the insulating substrate,
    (b)前記ゲート電極上にゲート絶縁膜を形成する工程と、 Forming a gate insulating film (b) the gate electrode,
    (c)前記ゲート絶縁膜上に離間してソース電極およびドレイン電極を形成する工程と、 Forming a source electrode and a drain electrode (c) spaced on the gate insulating film,
    (d)前記離間した部分の前記ゲート絶縁膜上から前記ソース電極および前記ドレイン電極上に渡って金属酸化物からなるチャネル膜を形成する工程と、 Forming a channel layer made of a metal oxide and (d) across from the spaced portions of the gate insulating film on the source electrode and the drain electrode,
    を備え、 Equipped with a,
    前記工程(c)は、前記ソース電極および前記ドレイン電極が、前記チャネル膜に含まれる金属元素と同じ金属元素を少なくとも1種類以上含むように形成し、 Wherein step (c), the source electrode and the drain electrode, forms the same metal element as the metal element contained in the channel layer so as to include at least one kind,
    (e)前記工程(d)の後、加熱処理を行い、前記ソース電極および前記ドレイン電極に含まれる前記金属元素を前記チャネル膜側に固液拡散する工程と、 (E) after the step (d), heat treatment is performed a process of solid-liquid diffusing the metallic element contained in the source electrode and the drain electrode on the channel layer side,
    を備える、薄膜トランジスタの製造方法。 The provided method for manufacturing a thin film transistor.
  4. 前記工程(c)は、前記ソース電極および前記ドレイン電極のそれぞれを、前記チャネル膜に含まれる前記金属元素を含まない第1の導電膜と、前記チャネル膜に含まれる前記金属元素と同じ金属元素を少なくとも1種類以上含む第2の導電膜とを有する少なくとも2層以上の積層で形成し、 Wherein step (c), each of the source electrode and the drain electrode, a first conductive film which does not contain the metal element contained in the channel layer, the same metal element as the metal element contained in the channel layer was formed with at least two or more layers and a second conductive film containing at least one kind,
    前記第2の導電膜の前記離間の幅は、前記第1の導電膜の前記離間の幅よりも広いことを特徴とする、請求項3に記載の薄膜トランジスタの製造方法。 Wherein the spacing of the width of the second conductive film, said first and said said wider than spacing of the width of the conductive film, a manufacturing method of thin film transistor according to claim 3.
  5. 前記工程(e)において、 In the step (e),
    前記加熱処理は、前記金属元素の融点以上の温度で行われることを特徴とする、請求項3または4に記載の薄膜トランジスタの製造方法。 The heat treatment is characterized by being carried out at a temperature higher than the melting point of the metal element, a manufacturing method of thin film transistor according to claim 3 or 4.
  6. 絶縁性基板と、 And the insulating substrate,
    前記絶縁性基板上の所定の位置に形成された金属酸化物からなるチャネル膜と、 A channel layer made of a metal oxide formed in a predetermined position of the insulating substrate,
    前記チャネル膜上に形成されたゲート絶縁膜と、 A gate insulating film formed on said channel layer,
    前記ゲート絶縁膜上であって、前記チャネル膜が形成された箇所に形成されたゲート電極と、 A on the gate insulating film, a gate electrode to which the channel layer is formed in a place where it has been formed,
    前記ゲート電極の両側に、前記チャネル膜の表面が露出するように前記ゲート絶縁膜を貫通して形成された複数のコンタクトホールと、 On both sides of the gate electrode, and a plurality of contact holes whose surface is formed through the gate insulating film so as to expose the channel layer,
    前記チャネル膜に含まれる金属元素と同じ金属元素を少なくとも1種類以上含み、前記コンタクトホールのそれぞれを充填するとともに前記ゲート絶縁膜上に形成されたソース電極およびドレイン電極と、 The contain the same metal element as the metal element contained in the channel layer at least one type, and a source electrode and a drain electrode formed on said gate insulating film to fill each of the contact holes,
    を備え、 Equipped with a,
    前記同じ金属元素の前記チャネル膜における濃度は、前記ソース電極および前記ドレイン電極と前記チャネル膜との界面部の方がそれ以外の部分よりも高く、かつ前記界面部から遠ざかるに従って連続的に低くなるように変化することを特徴とする、薄膜トランジスタ。 Concentration in the channel layer of the same metal element consists successively lower as the distance from the source electrode and the higher than the other portion towards the interface portion between the drain electrode and the channel layer, and the interface unit characterized in that varies as a thin film transistor.
  7. (a)前記絶縁性基板上の所定の位置に金属酸化物からなるチャネル膜を形成する工程と、 Forming a channel layer made of a metal oxide (a) a predetermined position of the insulating substrate,
    (b)前記チャネル膜上にゲート絶縁膜を形成する工程と、 Forming a gate insulating film (b) the channel film,
    (c)前記ゲート絶縁膜上であって、前記チャネル膜が形成された箇所にゲート電極を形成する工程と、 (C) a on the gate insulating film, forming a gate electrode at a position where the channel layer is formed,
    (d)前記ゲート電極の両側に、前記チャネル膜の表面が露出するように前記ゲート絶縁膜を貫通して複数のコンタクトホールを形成する工程と、 Forming a plurality of contact holes on either side of the; (d) a gate electrode, through the gate insulating film so that the surface of the channel layer is exposed,
    (e)前記チャネル膜に含まれる金属元素と同じ金属元素を少なくとも1種類以上含み、前記コンタクトホールのそれぞれを充填するとともに前記ゲート絶縁膜上にソース電極およびドレイン電極を形成する工程と、 (E) forming the contains the same metal element as the metal element contained in the channel layer at least one type, a source electrode and a drain electrode on the gate insulating film to fill each of the contact holes,
    (f)前記工程(e)の後、加熱処理を行い、前記ソース電極および前記ドレイン電極に含まれる前記金属元素を前記チャネル膜側に固液拡散する工程と、 (F) after the step (e), heat treatment is performed a process of solid-liquid diffusing the metallic element contained in the source electrode and the drain electrode on the channel layer side,
    を備える、薄膜トランジスタの製造方法。 The provided method for manufacturing a thin film transistor.
  8. 前記工程(f)において、 In said step (f),
    前記加熱処理は、前記金属元素の融点以上の温度で行われることを特徴とする、請求項7に記載の薄膜トランジスタの製造方法。 The heat treatment is characterized by being carried out at a temperature higher than the melting point of the metal element, a manufacturing method of thin film transistor according to claim 7.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008219008A (en) * 2007-02-28 2008-09-18 Samsung Electronics Co Ltd Thin-film transistor and method of manufacturing the same
WO2010023889A1 (en) * 2008-08-27 2010-03-04 出光興産株式会社 Field-effect transistor, method for manufacturing same, and sputtering target
JP2010123758A (en) * 2008-11-19 2010-06-03 Nec Corp Thin film device and method of manufacturing the same
JP2010157702A (en) * 2008-12-01 2010-07-15 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing the same
JP2010206190A (en) * 2009-02-05 2010-09-16 Semiconductor Energy Lab Co Ltd Transistor and method for manufacturing the transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008219008A (en) * 2007-02-28 2008-09-18 Samsung Electronics Co Ltd Thin-film transistor and method of manufacturing the same
WO2010023889A1 (en) * 2008-08-27 2010-03-04 出光興産株式会社 Field-effect transistor, method for manufacturing same, and sputtering target
JP2010123758A (en) * 2008-11-19 2010-06-03 Nec Corp Thin film device and method of manufacturing the same
JP2010157702A (en) * 2008-12-01 2010-07-15 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing the same
JP2010206190A (en) * 2009-02-05 2010-09-16 Semiconductor Energy Lab Co Ltd Transistor and method for manufacturing the transistor

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