WO2010086930A1 - 半導体装置の製造方法 - Google Patents

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semiconductor wafer
stressor
semiconductor device
manufacturing
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大西克彦
今井伸一
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パナソニック株式会社
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    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device provided with a stressor SiN film.
  • the gate electrode 32 is formed on the semiconductor substrate (semiconductor wafer) 34.
  • a gate electrode insulating film 31 is formed on the gate electrode 32.
  • sidewalls 33 are formed on the sidewalls of the gate electrode 31 and the gate electrode insulating film 32 (see FIG. 8A).
  • an etching stop film (nitride film) 36 is formed so as to cover the gate electrode portion (see FIG. 8B).
  • an interlayer insulating film 37 is formed on the etching stop film 36 (see FIG. 8C).
  • the upper surface of the interlayer insulating film 37 is planarized using CMP or the like.
  • the resist 38 is patterned by a lithography method or the like (see FIG. 8D).
  • the interlayer insulating film 37 is dry etched using the patterned resist 38 as a mask, thereby forming a contact hole (see FIG. 8E).
  • the etching stop film 36 at the bottom of the hole is etched (see FIG. 8F).
  • the resist 38 is removed by ashing (see FIG. 8G).
  • stressor SiN films have attracted attention as materials for semiconductor devices. This is for the following reason. That is, a high-performance MOS transistor can be obtained by introducing strain into the channel region to improve carrier mobility. In order to generate such strain, a semiconductor device material having high stress is required. The stressor SiN film has a high stress. By depositing the stressor SiN film on the transistor formation region, strain can be introduced into the channel region to improve carrier mobility.
  • the yield reduction of the semiconductor device is reduced due to an abnormal wiring resistance value of the contact hole or a short circuit.
  • the inventor of the present application has found the following based on various experiments. That is, when the fluorocarbon gas used during dry etching becomes a polymer and adheres to the semiconductor wafer, when the semiconductor wafer is exposed to the atmosphere, moisture in the atmosphere reacts with the gas attached to the semiconductor wafer. Hydrofluoric acid is produced.
  • the inventors of the present application have found that the stressor SiN film is easily dissolved in hydrofluoric acid along with the knowledge of hydrofluoric acid generation.
  • the stressor SiN film is dissolved by hydrofluoric acid, no contact can be made between the stressor SiN film and the wiring material W or the like, and the wiring resistance around the gate varies.
  • the fluorocarbon-based gas used during dry etching reacts with Cu as the wiring material, causing corrosion and corrosion in Cu. Variations in resistance occur.
  • the present inventor cannot sufficiently prevent the polymer produced by the fluorocarbon-based gas from reacting with the stressor SiN film even if the conventional nitrogen plasma treatment described above is performed after dry etching. I found out. Furthermore, the present inventor has found through various experiments that the stressor SiN film can be dissolved even with a small amount of hydrofluoric acid.
  • the present inventor reliably removes the fluorocarbon-based gas or prevents a reaction that occurs between the gas and moisture in the atmosphere. It came to the conclusion that it is necessary to do.
  • this manufacturing method performs nitrogen plasma treatment when the stressor SiN film is exposed after dry etching.
  • the bias power is increased.
  • the residence time of the fluorine in the chamber is shortened. Therefore, the nitrogen flow rate when performing the nitrogen plasma treatment is increased.
  • the residence time of the gas adsorbed on the solid surface depends on the temperature, it is effective to set the temperature higher.
  • carbon monoxide gas is allowed to flow into the chamber after nitrogen plasma treatment, thereby changing fluorine into COF gas and exhausting. Further, the semiconductor wafer is held in a nitrogen atmosphere after the treatment.
  • the semiconductor manufacturing method according to the present invention has the following effects. ⁇ It is possible to reduce in-plane variation in wiring resistance. -The wiring resistance can be manufactured stably.
  • FIG. 1A is a flowchart of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
  • FIG. 1B shows a method of manufacturing a semiconductor device in a conventional example.
  • FIG. 2A is a schematic process diagram showing a first manufacturing process of the semiconductor device of the present invention.
  • FIG. 2B is a schematic process diagram showing a second manufacturing process of the semiconductor device of the present invention.
  • FIG. 2C is a schematic process diagram showing a third manufacturing process of the semiconductor device of the invention.
  • FIG. 2D is a schematic process diagram showing a fourth manufacturing process of the semiconductor device of the present invention.
  • FIG. 2E is a schematic process diagram showing a fifth manufacturing process of the semiconductor device of the invention.
  • FIG. 1A is a flowchart of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
  • FIG. 1B shows a method of manufacturing a semiconductor device in a conventional example.
  • FIG. 2A is a schematic process diagram showing
  • FIG. 2F is a schematic process diagram showing a sixth manufacturing process of the semiconductor device of the invention.
  • FIG. 2G is a schematic process diagram showing a seventh manufacturing process of the semiconductor device of the present invention.
  • FIG. 3 is a schematic view showing the dissolution of the stressor SiN film generated by the semiconductor device manufacturing method before improvement.
  • FIG. 4 is a schematic view showing the configuration of the plasma processing apparatus in the embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing a schematic configuration of a chamber of the plasma processing apparatus in the embodiment of the present invention.
  • FIG. 6A is a schematic view showing a first state showing a fluorine removal mechanism of the present invention.
  • FIG. 6B is a schematic view showing a second state showing the fluorine removal mechanism of the present invention.
  • FIG. 6C is a schematic diagram showing a third state showing the fluorine removal mechanism of the present invention.
  • FIG. 6D is a schematic view showing a fourth state showing the fluorine removal mechanism of the present invention.
  • FIG. 7 is a flowchart of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 8A is a schematic process diagram showing a first manufacturing process of a conventional semiconductor device.
  • FIG. 8B is a schematic process diagram showing a second manufacturing process of the conventional semiconductor device.
  • FIG. 8C is a schematic process diagram showing a third manufacturing process of the conventional semiconductor device.
  • FIG. 8D is a schematic process diagram showing a fourth manufacturing process of the conventional semiconductor device.
  • FIG. 8E is a schematic process diagram showing a fifth manufacturing process of the conventional semiconductor device.
  • FIG. 8F is a schematic process diagram showing a sixth manufacturing process of the conventional semiconductor device.
  • FIG. 8G is a schematic process diagram showing a seventh manufacturing process of the conventional semiconductor device.
  • FIG. 1A shows a flow of the main process in the manufacturing method of the present embodiment
  • FIG. 2 shows a cross-sectional view in each process.
  • FIG. 1B shows a conventional flow as a comparison with the present embodiment.
  • FIG. 4 is a schematic view of the plasma processing apparatus 100 in the first embodiment
  • FIG. 5 is a cross-sectional view of the plasma processing apparatus 100 in the first embodiment.
  • the semiconductor wafer is illustrated with reference numeral 102 in FIG.
  • FOUP Front Open Unified Pod
  • An atmospheric loader 502 is connected to the FOUP installation unit 501.
  • the atmospheric loader 502 is provided with a transport mechanism (not shown) and a notch alignment 503.
  • a load lock chamber 401 is installed in the atmospheric loader 502.
  • the atmospheric loader 502 and the load lock chamber 401 are connected in communication.
  • a wafer vacuum transfer chamber 201 is connected to the load lock chamber 401 in communication.
  • An etching chamber 101 is connected in communication with the wafer vacuum transfer chamber 201.
  • the atmospheric loader 502 and the wafer vacuum transfer chamber 201 are connected to the load lock chamber 401 in a state of facing each other.
  • Gate valves 301A which can be opened and closed between the atmospheric loader 502 and the load lock chamber 401, between the wafer vacuum transfer chamber 201 and the load lock chamber 401, and between the wafer vacuum transfer chamber 201 and the etching chamber 101, respectively.
  • 301B and 301C are installed.
  • the load lock chamber 401 can be isolated from the atmospheric loader 502 and the wafer vacuum transfer chamber 201.
  • the gate valve 301A is closed, and in this state, the load lock chamber 401 and the like are changed from the atmospheric pressure state to the vacuum state using a dry pump or the like. Can be made.
  • the wafer vacuum transfer chamber 201 is provided with a transfer mechanism (not shown).
  • the etching chamber 101 can be isolated from the wafer vacuum transfer chamber 201 by the gate valve 301B, and the atmosphere in the etching chamber 101 can be isolated during the etching process. Details will be described below.
  • the taken-out semiconductor wafer is moved to the notch alignment 503, where the notch of the semiconductor wafer is aligned.
  • the gate valve 301A between the atmospheric loader 502 and the load lock 401 is opened, the semiconductor wafer is moved to the load lock 401, the gate valve 301A is closed, and the load lock chamber 401 is evacuated in this state.
  • the gate valve 301B on the wafer vacuum transfer chamber 201 side is opened, and the semiconductor wafer is transferred from the load lock 401 to the wafer vacuum transfer chamber 201 by the transfer mechanism of the wafer vacuum chamber 201.
  • the gate valve 301C between the etching chamber 101 and the wafer vacuum transfer chamber 201 is further opened, and the semiconductor wafer is carried into the etching chamber 101 from the wafer vacuum transfer chamber 201.
  • a process chamber 101 for performing plasma processing and a semiconductor wafer transfer chamber 201 are connected in communication via a semiconductor wafer transfer path section 303 (see FIG. 5), and opens and closes the semiconductor wafer transfer path section 303.
  • a gate valve 301 is provided. The plasma atmosphere in the process chamber 101 is shut off by the gate valve 301. Note that the etching chamber 101 is shared as the process chamber 101.
  • the semiconductor wafer transfer chamber 201 includes a transfer mechanism (not shown) for transferring the semiconductor wafer 102 into and out of the process chamber 101.
  • the gate valve 301 is installed on the semiconductor wafer transfer chamber 201 side.
  • the process chamber 101 is provided with a semiconductor wafer stage 103 on which a semiconductor wafer 102 is placed.
  • a lower power source 105 is provided in the semiconductor wafer stage 103, and an upper electrode 110 is embedded in the chamber top.
  • the upper electrode 110 is connected to the upper power source 104.
  • the process chamber 101 functions as a two-frequency apparatus.
  • the plasma processing apparatus 100 has a gas supply system 109.
  • the gas supply system 109 includes a gas source 108, and the gas supplied from the gas supply system 109 is ejected into the upper electrode 110 from a plurality of holes formed in the gas ejection plate 111 and further ejected into the process chamber 101. To do.
  • the plasma processing apparatus 100 has an exhaust system 115.
  • the exhaust system 115 has an exhaust unit 107 at the lower part of the side wall facing the semiconductor wafer transfer path unit 303.
  • the exhaust unit 107 communicates with the exhaust region 112.
  • An exhaust port 113, an exhaust gate valve 106 for opening and closing the exhaust port 113, a turbo molecular pump 131 communicating with the exhaust port 113, an exhaust pipe 132, and the like are provided at the bottom of the exhaust region 112.
  • the gas in the process chamber 101 is exhausted to the outside through the exhaust unit 107, the exhaust region 112, and the exhaust port 113.
  • the gate electrode 14 is formed on the semiconductor substrate (semiconductor wafer) 16, and the first sidewall 11 is formed on the side wall of the gate electrode 14. Further, a second sidewall 12 is formed outside the first sidewall 11, and a third sidewall 13 is formed outside the second sidewall 12 (see FIG. 2A).
  • a stressor SiN film 17 is formed so as to cover the gate electrode portion (see FIGS. 1A and 1B [a] and FIG. 2B), and an interlayer insulating film 18 is further formed on the stressor SiN film 17, and The upper surface of the interlayer insulating film 18 is planarized by a CMP method or the like (see FIG. 1A and FIG. 1B [b], FIG. 2C).
  • a resist pattern 19 is formed on the upper surface of the interlayer insulating film 18 by a lithography process (see [c] in FIG. 1A and FIG. 1B, FIG. 2D).
  • the contact hole 21 is formed by partially removing the interlayer insulating film 18 by dry etching using the resist pattern 19 as a mask (see [d] in FIG. 1A and FIG. 1B, FIG. 2E). At this time, the interlayer insulating film 18 is removed until the stressor SiN film 17 is exposed at the bottom of the removed portion. Next, the resist pattern 19 is removed by ashing (see [e], [f] and FIG. 2F in FIGS. 1A and 1B). Subsequently, the stressor SiN film 17 exposed at the bottom of the contact hole 21 with the resist pattern 19 removed is removed by dry etching ([g], [i], [j] in FIGS. 1A and 1B, FIG. 2G). Finally, ashing and cleaning of the semiconductor substrate 16 are performed (see [i] and [j] in FIGS. 1A and 2B). Thereafter, a buried wiring (not shown) made of tungsten or the like is formed in the contact hole 21.
  • Each process of the semiconductor device manufacturing method described above is basically the same as the conventional example, and as shown in FIG. 3, during dry etching (see [d] and [g] in FIGS. 1A and 1B).
  • Hydrofluoric acid is generated by the generated polymer and moisture in the atmosphere, and the stressor SiN film 17 may be dissolved by this hydrofluoric acid, and when the stressor SiN film 17 is dissolved, the wiring resistance of the embedded wiring described above is abnormal. Show a variable value (fluctuates and varies).
  • the process [h-1] will be described.
  • the semiconductor substrate 16 is subjected to nitrogen plasma treatment to remove the CF polymer.
  • the nitrogen plasma process is continuously performed in the same chamber as the dry etching performed in the process [g].
  • a polymer such as CF is removed using oxygen plasma.
  • the bottom of the contact hole may be oxidized if removal using oxygen plasma is performed. This removal method cannot be adopted. It is also conceivable to remove the C—F polymer using a gas containing hydrogen, but this method cannot be adopted because hydrogen may react with fluorine in the polymer to generate hydrofluoric acid. .
  • a nitrogen plasma treatment is performed in view of the above.
  • this nitrogen plasma treatment it is considered that the CF polymer is removed by the reaction formula (1).
  • the lower RF power (bias power: voltage) applied to the semiconductor wafer 102 via the lower electrode 105 is made higher than the upper RF power (voltage) applied to the upper electrode 110. It has been found that when the top power / bias power is 1 or less, the C—F polymer produced in the contact hole 21 can be surely removed.
  • the lower RF power applied to the semiconductor wafer 102 via the lower electrode 105 is made higher than the upper RF power in order to reliably remove the fluorine component by Cu—N (upper RF power / Lower RF power ⁇ 1). Furthermore, since it is necessary to react with sufficient nitrogen in order to carry out the reaction reliably, a sufficient treatment time is set after increasing the amount of nitrogen.
  • the fluorine component is being removed by nitrogen plasma treatment, the fluorine component once removed may reattach to the semiconductor wafer. Therefore, in the present embodiment, the following two measures are implemented in order to prevent reattachment.
  • the first measure focuses on temperature.
  • the residence time of molecules adsorbed on the solid surface is expressed by equation (2).
  • ⁇ ⁇ 0 ⁇ exp ( ⁇ 0 / kT) (2)
  • ⁇ 0 is a constant
  • T is the solid surface temperature
  • ⁇ 0 is the activation energy (kJ / molecules) of desorption of one molecule
  • k is the Boltzmann constant.
  • the higher the solid surface temperature the shorter the residence time of molecules on the solid surface. This indicates that if the solid surface temperature is increased, the fluorine adsorbed on the semiconductor wafer 102 and separated is less likely to be adsorbed again on the semiconductor wafer 102. Therefore, the surface temperature of the semiconductor wafer 102 should be high.
  • the surface temperature of the semiconductor wafer 102 is set to 30 ° C. or higher. If the temperature becomes too high, this time, the semiconductor wafer 102 is difficult to be attracted to the electrostatic chuck (ESC), so the upper limit is approximately 60 ° C.
  • FIGS. 6A to 6D show the mechanism of fluorine removal described so far.
  • a CFx polymer is generated on the semiconductor substrate 16 or the stressor SiN film 17 after dry etching (see FIG. 6A).
  • a nitrogen plasma treatment is performed to decompose the CFx polymer into CN and F (see FIGS. 6B and 6C).
  • carbon monoxide gas over the semiconductor substrate 16 or the stressor SiN film 17, CN and COF are exhausted as gases (see FIG. 6D).
  • the semiconductor wafer 102 is stored in a nitrogen atmosphere without being exposed to the atmosphere after processing.
  • the pressure is returned to atmospheric pressure with nitrogen when the load lock 401 returns from vacuum to the atmosphere.
  • the atmospheric loader 502 is also filled with nitrogen gas.
  • the FOUP installation unit 501 is also filled with nitrogen gas. Accordingly, even if residual fluorine is present on the semiconductor wafer 102, it is possible to prevent hydrofluoric acid from being generated by reacting moisture in the atmosphere with residual fluorine.
  • an etching chamber (process chamber) 101 having a dual frequency is used, but there is no dependency on a plasma source such as a microwave, and this etching method can be used.
  • a plasma source such as a microwave
  • step [d] contact dry etching process
  • a fluorocarbon gas is hardly generated as a polymer at the bottom of the contact hole 21.
  • a fluorocarbon gas is generated as a polymer at the bottom of the contact hole 21.
  • step (h-4) (second nitrogen plasma treatment) is performed after the step (d) (contact dry etching treatment), Step [h-5] (second CO purge process) and step [h-6] (second nitrogen purge process) are performed.
  • the stressor SiN film 17 is sufficiently thin, it is possible to use a sufficiently small amount of fluorocarbon-based gas used when removing the stressor SiN film 17 by dry etching.
  • the step (h-2) (the process of flowing carbon monoxide into the chamber) is performed without performing the step (h-1) (nitrogen plasma treatment).
  • fluorine becomes COF gas without being reattached to the semiconductor wafer 102 and is exhausted from the chamber.
  • the step [h-1] nitrogen plasma treatment
  • the step [h-2] CO purge treatment
  • the semiconductor wafer 102 may be stored in a nitrogen atmosphere after the dry etching process without exposing the semiconductor wafer 102 to the atmosphere without performing all of the step h-3] (nitrogen purge process).
  • the pressure is returned to atmospheric pressure with nitrogen gas when the load lock 401 returns from vacuum to the atmosphere.
  • the atmospheric loader 502 is also filled with nitrogen gas.
  • the FOUP installation unit 501 is also filled with nitrogen gas. Accordingly, even if residual fluorine is present on the semiconductor wafer, it is possible to prevent hydrofluoric acid from being generated due to a reaction between moisture in the atmosphere and residual fluorine.
  • the present invention is useful as a method for preventing the dissolution of the stressor SiN film, which is one of the causes of variation in wiring resistance in the method of manufacturing a semiconductor device, and maintaining a stable state.
  • the production method of the present invention is also useful from the viewpoint of productivity.
  • SYMBOLS 11 1st side wall 12 2nd side wall 13 3rd side wall 14 Gate electrode 15 Diffusion area

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Abstract

　層間絶縁膜にレジストパターンを設けたうえで層間絶縁膜をドライエッチングする工程の後と、レジストパターンを除去した状態のストレッサＳｉＮ膜をさらにドライエッチングする工程の後とのうちのいずれかの時点で、半導体ウェハを窒素プラズマ処理することで、配線抵抗値の異常やショートを抑制する。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関し、特にストレッサＳｉＮ膜が設けられてなる半導体装置の製造方法に関する。
　図１Ｂ,図８Ａ－図８Ｇを参照して、半導体装置のゲートコンタクト部分における従来の製造フローを説明する。まず、半導体基板（半導体ウェハ）３４に、ゲート電極３２が形成される。次にゲート電極３２にゲート電極絶縁膜３１が形成される。次にゲート電極３１とゲート電極絶縁膜３２との側壁にサイドウォール３３が形成される（図８Ａ参照）。次にゲート電極部分を覆うようにエッチング停止膜（窒化膜）３６が成膜される（図８Ｂ参照）。次にエッチング停止膜３６の上に層間絶縁膜３７が形成される（図８Ｃ参照）。次に、ＣＭＰなどを用いて層間絶縁膜３７の上面の平坦化が行われる。次にリソグラフィ法などによってレジスト３８がパターニングされる（図８Ｄ参照）。次にパターニングされたレジスト３８をマスクにして層間絶縁膜３７がドライエッチングされることで、コンタクトホールが形成される（図８Ｅ参照）。次にホール底部のエッチング停止膜３６がエッチングされる（図８Ｆ参照）。次にアッシングによりレジスト３８が除去される（図８Ｇ参照）。
　近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、半導体装置の材料としてストレッサＳｉＮ膜が注目されている。これは次の理由によっている。すなわち、チャネル領域に歪みを導入してキャリア移動度を向上させれば高性能なＭＯＳトランジスタを得ることができる。このような歪みを発生させるためには高い応力を有する半導体装置材料が必要となる。ストレッサＳｉＮ膜は高い応力を有しており、トランジスタの形成領域上にストレッサＳｉＮ膜を堆積することで、チャネル領域に歪みを導入してキャリア移動度を向上させることが可能となる。
特開２００２－１６４４２７号公報 特開２００５－１１６８０１号公報
　従来例では、コンタクトホールの配線抵抗値の異常やショートによって、半導体装置の歩留低下が低下していた。
　この発明を考案するにあたって本願発明者は、各種実験に基づいて以下のことを見いだした。すなわち、ドライエッチング時に使用するフルオロカーボン系のガスがポリマとなって半導体ウェハに付着したうえで、半導体ウェハを大気に暴露する際において、大気中の水分と半導体ウェハに付着したガスとが反応してフッ酸が生成される。
　ストレッサＳｉＮ膜ではない従前の窒化膜を備えた半導体集積回路装置の構造では、フッ酸が生成されたとしても、このフッ酸によって窒化膜が配線抵抗に影響を及ぼすレベルで溶解することはない。したがって、上記ポリマを除去する必要もない。このことは、特許文献１にも開示されている。
　しかしながら、上記フッ酸生成の知見と共に本願発明者は、ストレッサＳｉＮ膜がフッ酸に溶解しやすいことも見いだした。ストレッサＳｉＮ膜がフッ酸によって溶解すると、ストレッサＳｉＮ膜と配線材料のＷ等との間でコンタクトがとれなくなり、ゲート周りの配線抵抗にばらつきが生じる。またＣｕ配線工程において、Ｃｕが暴露した状態でドライエッチングを行った場合、ドライエッチング時に使用したフルオロカーボン系のガスと配線材料のＣｕとが反応して、Ｃｕにコロージョン（腐食）が発生して配線抵抗にばらつきが生じる。
　このような不都合を解消する対策として従来から以下のものがある。すなわち、一般にドライエッチング後の半導体ウェハは大気に暴露されるが、この対策では、その大気暴露の前処理として、半導体ウェハを窒素プラズマ処理し、これによって上述したコロージョンを防止する。これは特許文献２にも開示されている。
　この対策において本願発明者は、上記した従来の窒素プラズマ処理をドライエッチング後に実施しても、フルオロカーボン系のガスによって生成されたポリマとストレッサＳｉＮ膜とが反応するのを十分に防止することができないことを見いだした。さらに本願発明者は、各種実験によって、ストレッサＳｉＮ膜は微量のフッ酸でも溶解することを見いだした。
　以上の知見に基づき本願発明者は、コンタクトホールの配線抵抗値の異常やショートを防ぐためには、確実にフルオロカーボン系のガスを除去する、もしくは当該ガスと大気の水分との間に生じる反応を防止する必要がある、という結論に至った。
　以上の結論に基づいて本発明の半導体装置の製造方法は考案されており、以下の構成を有する。すなわち、この製造方法は、ドライエッチング後にストレッサＳｉＮ膜が露出する場合に窒素プラズマ処理を行う。より確実にフルオロカーボン系のガスによって生成されたポリマを除去するために、バイアスパワーを高くする。また、フルオロカーボン系のガスによって生成されたポリマを除去した後にそのフルオロカーボン系のガスが再付着するのを防止するために、フッ素のチャンバ内の滞在時間を短くする。そのために窒素プラズマ処理を行う際の窒素流量を多くする。また固体表面に吸着するガスの滞在時間は温度に依存するために温度は高めに設定するのが効果的である。更に残留ガスを除去するために窒素プラズマ処理後に一酸化炭素ガスをチャンバに流入させることで、フッ素をＣＯＦガスに変化させて排気する。更に処理後に窒素雰囲気で半導体ウェハを保持する。
　本発明の半導体装置の製造方法によると、ストレッサＳｉＮ膜の溶解による配線抵抗の変動のバラツキをなくすことができる。
　本発明に係る半導体製造方法は以下の効果を奏する。
・配線抵抗の面内ばらつきの低減を図ることができる。
・配線抵抗を安定して製造することができる。
　以上のことから、コンタクトホールの配線抵抗値の異常やショートを防ぎ、半導体装置の歩留低下を防止することができる。
図１Ａは本発明の第１の実施形態における半導体装置の製造方法のフロー図である。 図１Ｂは、従来例における半導体装置の製造方法である。 図２Ａは本発明の半導体装置の第１の製造工程を示す概略的な工程図である。 図２Ｂは本発明の半導体装置の第２の製造工程を示す概略的な工程図である。 図２Ｃは本発明の半導体装置の第３の製造工程を示す概略的な工程図である。 図２Ｄは本発明の半導体装置の第４の製造工程を示す概略的な工程図である。 図２Ｅは本発明の半導体装置の第５の製造工程を示す概略的な工程図である。 図２Ｆは本発明の半導体装置の第６の製造工程を示す概略的な工程図である。 図２Ｇは本発明の半導体装置の第７の製造工程を示す概略的な工程図である。 図３は改善前の半導体装置の製造方法によって発生するストレッサＳｉＮ膜の溶解を示す概略図である。 図４は本発明の実施形態におけるプラズマ処理装置の構成を示す概略図である。 図５は本発明の実施形態におけるプラズマ処理装置のチャンバの概略構成を示す断面図である。 図６Ａは本発明のフッ素除去メカニズムを示す第１の状態を示す概略図である。 図６Ｂは本発明のフッ素除去メカニズムを示す第２の状態を示す概略図である。 図６Ｃは本発明のフッ素除去メカニズムを示す第３の状態を示す概略図である。 図６Ｄは本発明のフッ素除去メカニズムを示す第４の状態を示す概略図である。 図７は本発明の第２の実施形態における半導体装置の製造方法のフロー図である。 図８Ａは従来例の半導体装置の第１の製造工程を示す概略的な工程図である。 図８Ｂは従来例の半導体装置の第２の製造工程を示す概略的な工程図である。 図８Ｃは従来例の半導体装置の第３の製造工程を示す概略的な工程図である。 図８Ｄは従来例の半導体装置の第４の製造工程を示す概略的な工程図である。 図８Ｅは従来例の半導体装置の第５の製造工程を示す概略的な工程図である。 図８Ｆは従来例の半導体装置の第６の製造工程を示す概略的な工程図である。 図８Ｇは従来例の半導体装置の第７の製造工程を示す概略的な工程図である。
　　（第１の実施形態）
　前述した通り、ゲート周りの配線抵抗のばらつきは、ストレッサＳｉＮ膜が大気中に暴露した際に大気の水分とドライエッチング時に生成したポリマとが反応してフッ酸が発生し、このフッ酸によってストレッサＳｉＮ膜が溶解することが原因である。本実施の形態では、以下の方法により、この課題を解決している。以下、説明するが、図１Ａに本実施の形態の製造方法における主工程のフローが、図２に各工程における断面図が示される。なお、前述したように、図１Ｂには、本実施の形態の対比として従来のフローが示される。
　本実施形態の製造方法の説明に先立って、本実施形態の製造方法で用いられるコンタクトドライエッチ及び窒素プラズマ処理を行う装置を、図４,図５を参照して説明する。図４は第１の実施形態におけるプラズマ処理装置１００の概略図であり、図５は第１の実施形態におけるプラズマ処理装置１００の断面図である。なお、半導体ウェハは、図５において符号１０２を付して図示される。
　装置正面にＦＯＵＰ（Front Open Unified Pod）設置部５０１があり、ＦＯＵＰ設置部５０１に大気ローダ５０２が接続される。大気ローダ５０２には搬送機構（図示せず）とノッチ合わせ５０３とが設けられる。大気ローダ５０２にはロードロック室４０１が設置される。大気ローダ５０２とロードロック室４０１とは連通接続される。さらにロードロック室４０１にはウェハ真空搬送チャンバ２０１が連通接続される。ウェハ真空搬送チャンバ２０１には、エッチングチャンバ１０１が連通接続される。
　大気ローダ５０２とウェハ真空搬送チャンバ２０１とは、互いに対向した状態でロードロック室４０１に接続される。大気ローダ５０２とロードロック室４０１との間、ウェハ真空搬送チャンバ２０１とロードロック室４０１との間、およびウェハ真空搬送チャンバ２０１とエッチングチャンバ１０１との間には、それぞれ開閉可能なゲートバルブ３０１Ａ,３０１Ｂ,３０１Ｃが設置される。これにより、ロードロック室４０１は、大気ローダ５０２やウェハ真空搬送チャンバ２０１とそれぞれ隔離できるようになる。
　この装置では、大気圧状態で半導体ウェハをロードロック室４０１に搬入したうえで、ゲートバルブ３０１Ａを閉じ、この状態でドライポンプなどを用いてロードロック室４０１等を大気圧状態から真空状態に移行させることができる。ウェハ真空搬送チャンバ２０１には搬送機構（図示せず）が設置される。またエッチングチャンバ１０１は、ゲートバルブ３０１Ｂによってウェハ真空搬送チャンバ２０１から隔離できるようになっており、エッチング処理中は、エッチングチャンバ１０１内の雰囲気を隔離できるようになる。以下、詳細に説明する。
　大気ローダ５０２の搬送機構を用いて半導体ウェハをＦＯＵＰ設置部５０１から取り出したうえで、取り出した半導体ウェハをノッチ合わせ５０３に移動させてここで半導体ウェハのノッチを合わせる。ノッチ合わせが終了すると大気ローダ５０２とロードロック４０１との間のゲートバルブ３０１Ａを開いて、半導体ウェハをロードロック４０１へ移動させたうえでゲートバルブ３０１Ａを閉じ、この状態でロードロック室４０１を真空にする。ロードロック室４０１が真空になった時点で、ウェハ真空搬送チャンバ２０１側のゲートバルブ３０１Ｂを開き、ウェハ真空チャンバ２０１の搬送機構によって半導体ウェハをロードロック４０１からウェハ真空搬送チャンバ２０１に搬入する。この状態でさらにエッチングチャンバ１０１とウェハ真空搬送チャンバ２０１との間のゲートバルブ３０１Ｃを開き、半導体ウェハをウェハ真空搬送チャンバ２０１からエッチングチャンバ１０１に搬入する。
　プラズマ処理装置１００では、プラズマ処理を行うプロセスチャンバ１０１と半導体ウェハ搬送チャンバ２０１とが半導体ウェハ搬送経路部３０３（図５参照）を介して連通接続されており、半導体ウェハ搬送経路部３０３を開閉するゲートバルブ３０１が設けられる。ゲートバルブ３０１によりプロセスチャンバ１０１内のプラズマ雰囲気が遮断される。なお、プロセスチャンバ１０１として、エッチングチャンバ１０１が共用される。
　図５に示すように、半導体ウェハ搬送チャンバ２０１は、半導体ウェハ１０２をプロセスチャンバ１０１に搬入搬出する搬送機構（図示せず）を備える。ゲートバルブ３０１は、半導体ウェハ搬送チャンバ２０１側に設置される。プロセスチャンバ１０１には半導体ウェハ１０２を設置する半導体ウェハステージ１０３が設けられる。半導体ウェハステージ１０３には下部電源１０５が設けられ、チャンバ天部には上部電極１１０が埋設される。上部電極１１０は、上部電源１０４に接続される。これにより、プロセスチャンバ１０１は、２周波型装置として機能する。
　プラズマ処理装置１００はガス供給系１０９を有する。ガス供給系１０９は、ガス源１０８を備えており、ガス供給系１０９から供給されるガスはガス噴出板１１１に形成された複数の孔から上部電極１１０内に噴出し、さらにプロセスチャンバ１０１に噴出する。プラズマ処理装置１００は排気系１１５を有する。排気系１１５は、半導体ウェハ搬送経路部３０３に対向する側壁の下部に排気部１０７を有する。排気部１０７は、排気領域１１２に連通している。排気領域１１２の底部には排気口１１３と、排気口１１３を開閉する排気用ゲートバルブ１０６と、排気口１１３に連通するターボ分子ポンプ１３１と、排気配管１３２等が設けられる。これによりプロセスチャンバ１０１内のガスは排気部１０７,排気領域１１２,および排気口１１３を介して外部へ排気される。
　以下、上述したコンタクトドライエッチ及び窒素プラズマ処理を行う装置を用いた本実施形態の半導体装置の製造方法を説明する。まず、半導体基板（半導体ウェハ）１６の上に、ゲート電極１４が形成され、そのゲート電極１４の側壁に第１のサイドウォール１１が形成される。更に第１のサイドウォール１１の外側に第２のサイドウォール１２が形成され、更に第２のサイドウォール１２の外側に第３のサイドウォール１３が形成される（図２Ａ参照）。
　その後にゲート電極部分を覆うようにストレッサＳｉＮ膜１７が成膜され（図１Ａおよび図１Ｂの[ａ],図２Ｂ参照）、更にストレッサＳｉＮ膜１７の上に層間絶縁膜１８が形成され、更に層間絶縁膜１８の上面がＣＭＰ法などにより平坦化される（図１Ａおよび図１Ｂの[ｂ],図２Ｃ参照）。その後、層間絶縁膜１８の上面にリソグラフィ工程によりレジストパターン１９が形成される（図１Ａおよび図１Ｂの[ｃ],図２Ｄ参照）。
　更にレジストパターン１９をマスクにしたドライエッチングにより、層間絶縁膜１８が部分的に除去されることでコンタクトホール２１が形成される（図１Ａおよび図１Ｂの[ｄ],図２Ｅ参照）。このとき、層間絶縁膜１８は、その除去部底部でストレッサＳｉＮ膜１７が露出するまで除去される。次にアッシングによりレジストパターン１９が除去される（図１Ａおよび図１Ｂの[ｅ],[ｆ],図２Ｆ参照）。続いてレジストパターン１９が除去された状態でコンタクトホール２１の底部に露出するストレッサＳｉＮ膜１７がドライエッチングにより除去される（図１Ａおよび図１Ｂの[ｇ],[ｉ],[ｊ],図２Ｇ参照）。最後に半導体基板１６のアッシングと洗浄とが行われる（図１Ａおよび図２Ｂの[ｉ],[ｊ]参照）。このあと、コンタクトホール２１にタングステン等からなる埋め込み配線（図示省略）が形成される。
　以上説明した半導体装置の製造方法の各工程は、基本的に従来例と同様であり、図３に示すようにドライエッチング時（（図１Ａおよび図１Ｂの[ｄ],[ｇ]参照）に生成されるポリマと大気中の水分とによってフッ酸が生成されて、このフッ酸によってストレッサＳｉＮ膜１７が溶解することがある。ストレッサＳｉＮ膜１７が溶解すると、上述した埋め込み配線の配線抵抗が異常な値を示す（変動してばらつく）。
　この配線抵抗のばらつきを防止するために、本実施の形態では、上述したストレッサＳｉＮ膜１７のエッチング除去工程（図１Ａの[ｇ]）とレジストパターンのアッシング除去工程（図１Ａの[i]）との間に、図１Ａに示す[ｈ－１],[ｈ－２],[ｈ－３]の各工程が実施される。
　まず、[ｈ－１]の工程を説明する。ドライエッチングによるストレッサＳｉＮ膜（ライナー膜）１２の除去（[ｇ]の処理）を行ったのち、半導体基板１６に窒素プラズマ処理を施すことでＣ－Ｆ系のポリマが除去される。窒素プラズマ処理は、[ｇ]の処理で実施したドライエッチングと同一チャンバで連続して行われる。
　通常、Ｃ－Ｆ系等のポリマは酸素プラズマを用いて除去されるが、本発明で対象としている半導体装置の構造では、酸素プラズマを用いた除去を行うと、コンタクトホール底部が酸化する可能性があり、この除去法は採用できない。また、水素を含むガスを用いてＣ－Ｆ系のポリマを除去することも考えられるが、水素がポリマ中のフッ素と反応してフッ酸が生成される可能性があるのでこの方法も採用できない。
　本実施の形態における[ｈ－１]の工程では、以上のことを鑑みて窒素プラズマ処理が実施される。この窒素プラズマ処理では、反応式（１）によりＣ－Ｆ系のポリマが除去されると考えられる。
ＣｘＦｙ＋ｘＮ　→　ｘＣＮ＋ｙＦ　…（１）
　本願発明者が実験を行った結果、下部電極１０５を介して半導体ウェハ１０２に付与する下部ＲＦパワー（バイアスパワー：電圧）を上部電極１１０に付与する上部ＲＦパワー（電圧）よりも高くすることでトップパワー／バイアスパワーを１以下にすると、コンタクトホール２１内に生成されるＣ－Ｆ系のポリマを確実に除去することができることがわかった。そこで、本実施の形態では、Ｃｕ－Ｎによって確実にフッ素成分を除去するために下部電極１０５を介して半導体ウェハ１０２に付与する下部ＲＦパワーを上部ＲＦパワーより高くしている（上部ＲＦパワー／下部ＲＦパワー＜１）。さらには、反応を確実に行うためには十分な窒素と反応させる必要があるため、窒素量を多くしたうえで十分な処理時間を設定している。
　さらには、窒素プラズマ処理によってフッ素成分を除去している間に、一度除去したフッ素成分が半導体ウェハに再付着する可能性がある。そこで、本実施の形態では、再付着を防止するために、以下の２つの対策が実施される。
　（第１の対策）
　１つ目の対策は温度に着目している。固体表面上に吸着する分子の滞在時間は、（２）式で表される。
τ=τ0×exp（ε0/kT）　…（２）
τ0は定数であり、
Ｔは固体表面温度であり、
ε0は分子１個の脱離の活性化エネルギ（kJ/molecules）であり、
kはボルツマン定数である。
　（２）式により明らかであるが、固体表面温度が高くなるほど固体表面上における分子の滞在時間が短くなる。このことは、固体表面温度を高くすれば、半導体ウェハ１０２に吸着していて乖離したフッ素が半導体ウェハ１０２に再吸着しにくくなることを示している。したがって、半導体ウェハ１０２の表面温度は高い方がよい。本実施の形態の[ｈ－１]の工程では半導体ウェハ１０２の表面温度は３０℃以上に設定される。あまり温度が高くなると今度は静電チャック（ＥＳＣ）に半導体ウェハ１０２が吸着しにくくなるなどの弊害が出てくるので上限はおおよそ６０℃になる。
　（第２の対策）
　また、半導体ウェハ１０２から脱離したフッ素成分が再付着しにくくするためには、より速く排気すると効果的である。このことに着目したのが第２の対策である。チャンバ内に浮遊するガスの滞在時間は、（３）式で表わされる。
τ＝Ｐ×Ｖ÷Ｑ　…（３）
τは反応室におけるガスの滞在時間であり、
Ｐはガス圧力であり、
Ｖは反応室の容積であり、
Ｑはガス流量である。
　（３）式により明らかであるが、流量が大きくなるほうがより滞在時間が短くなる。実験を行った結果、５００ｓｃｃｍ以上で、滞在時間τ＝０．２ｓｅｃ以下が良好であることがわかった。
　以上説明した[ｈ－１]の工程（窒素プラズマ処理）の全条件を下記に示す。
上部ＲＦパワー：３５０～６００Ｗ
下部ＲＦパワー：３５０～６００Ｗ
ただし、上部ＲＦパワー／下部ＲＦパワー＜１
窒素ガス流量：５００～１０００ｓｃｃｍ
半導体ウェハステージ温度：３０～６０℃
　次に、[ｈ－２],[チー３]の工程を説明する。[ｈ－２]の工程では、[ｈ－１]の除去工程でも残留するフッ素を確実に除去するために、[ｈ－１]の除去工程（窒素プラズマ処理）の後に一酸化炭素ガスをチャンバに流す。一酸化炭素ガスの流入により反応式（４）の反応が起こる。
ＣＯ＋Ｆ　→　ＣＯＦ　…（４）
　これによりフッ素は、半導体ウェハ１０２に再付着することなく、ＣＯＦガスとなりチャンバから排気される。なお、[ｈ－２]の工程（ＣＯパージ）の後は、アッシング処理（[ｉ]の工程）が実施可能となるように、再度、窒素パージ工程（[ｈ－３]の工程）が実施される。
　図６Ａ～図６Ｄにこれまで説明したフッ素除去のメカニズムを示す。ドライエッチング後の半導体基板１６上もしくはストレッサＳｉＮ膜１７上に、ＣＦｘのポリマが生成される（図６Ａ参照）。この後に窒素プラズマ処理が行われることによって、ＣＦｘのポリマがＣＮとＦとに分解される（図６Ｂ,図６Ｃ参照）。そして半導体基板１６上もしくはストレッサＳｉＮ膜１７上に、一酸化炭素ガスを流すことによって、ＣＮとＣＯＦとがガスになって排気される（図６Ｄ参照）。
　更に半導体ウェハに除去しきれないフッ素成分が残留している場合を想定して、処理後に大気中に暴露せずに、窒素雰囲気で半導体ウェハ１０２が保管される。より確実に保管するために、ロードロック４０１で真空から大気に戻す際に窒素で大気圧に戻す。また、大気ローダ５０２も窒素ガスで充填させておく。そして、ＦＯＵＰ設置部５０１も窒素ガスで充填させる。これにより、万が一残留フッ素が半導体ウェハ１０２上に存在しても、大気中の水分と残留フッ素が反応してフッ酸が生成されるのが防止される。
　ここではエッチングチャンバ（プロセスチャンバ）１０１は２周波のものを用いたがマイクロ波などのプラズマ源には依存はなく、このエッチング方法を使用することが可能である。ただし、より効果的な除去を行うために、半導体ウェハのバイアス側のＲＦパワー（下部ＲＦパワー）を制御できるものが望ましい。
　（第２の実施形態）
　第２の実施形態の半導体装置の構造方法について、図７のフロー図を参照して説明する。第１の実施形態では、[ｇ]の工程（ストレッサＳｉＮ膜１７のドライエッチング除去工程）の後に、[ｈ－１]の工程（窒素プラズマ処理）、[ｈ－２]の工程（ＣＯパージ処理）、および[ｈ－３]の工程（窒素パージ処理）が実施されるが、本実施形態では、[ｄ]の工程（コンタクトドライエッチング処理）の後にも同様に[ｈ－４]の工程（第２の窒素プラズマ処理）、[ｈ－５]の工程（第２のＣＯパージ処理）、[ｈ－６]の工程（第２の窒素パージ処理）が行われる。
　[ｄ]の工程（コンタクトドライエッチング処理）では、条件にも大きく依存するものの、一般にコンタクトホール２１の底部においてフルオロカーボン系のガスがポリマとして生成されにくい。しかしながら、条件によってはコンタクトホール２１の底部においてフルオロカーボン系のガスがポリマとして生成される。そうすると、半導体ウェハ１０２が大気に暴露する際において、生成されたフルオロカーボン系のポリマによってフッ酸が生成され、このフッ酸によってストレッサＳｉＮ膜１７が溶解される可能性がある。本実施形態では、このようなストレッサＳｉＮ膜１７の溶解を防止するために、[ｄ]の工程（コンタクトドライエッチング処理）後にも、[ｈ－４]の工程（第２の窒素プラズマ処理）、[ｈ－５]の工程（第２のＣＯパージ処理）、[ｈ－６]の工程（第２の窒素パージ処理）を行う。
　（第３の実施形態）
　第１の実施形態の製法において、ストレッサＳｉＮ膜１７が十分に薄膜であるために、ストレッサＳｉＮ膜１７をドライエッチングにより削除する際において使用するフルオロカーボン系のガスを十分に微量で済ませることが可能になる場合がある。このような場合には、[ｈ－１]の工程（窒素プラズマ処理）を実施することなく、[ｈ－２]の工程（一酸化炭素をチャンバに流す処理）を実施する。これによりフッ素が半導体ウェハ１０２に再付着することなくＣＯＦのガスとなりチャンバから排気される。
　この他、フルオロカーボン系のガスを十分に微量に設定することが可能になる場合には、[ｈ－１]の工程（窒素プラズマ処理）、[ｈ－２]の工程（ＣＯパージ処理）、[ｈ－３]の工程（窒素パージ処理）を全て実施することなく、ドライエッチング処理後に半導体ウェハ１０２を大気中に暴露させることなく窒素雰囲気で保管してもよい。より確実に保管するためには、ロードロック４０１で真空から大気に戻す際に窒素ガスで大気圧に戻す。また、大気ローダ５０２も窒素ガスで充填させておく。そして、ＦＯＵＰ設置部５０１も窒素ガスで充填させる。これにより、万が一残留フッ素が半導体ウェハ上に存在しても、大気中の水分と残留フッ素が反応し、フッ酸が生成されるのを防止することができる。
　以上説明したように、本発明は、半導体装置の製造方法における配線抵抗のばらつき要因の一つであるストレッサＳｉＮ膜の溶解を防ぎ、安定状態に保つ方法として有用である。また、生産性の観点からも本発明の製造方法は有用である。
　１１　　第１のサイドウォール
　１２　　第２のサイドウォール
　１３　　第３のサイドウォール
　１４　　ゲート電極
　１５　　拡散領域
　１６　　半導体基板
　１７　　ストレッサＳｉＮ膜
　１８　　層間絶縁膜
　１９　　レジストパターン
　２０　　ストレッサＳｉＮ膜の腐食
　１０１　プロセスチャンバ
　１０２　半導体ウェハ
　１０３　半導体ウェハステージ
　１０４　上部電源
　１０５　下部電源
　１０６　排気用ゲートバルブ
　１０７　排気部
　１０８　ガス供給源
　１０９　ガス供給口
　１１０　上部電極
　１１１　ガス噴出板
　１１２　排気領域
　１１３　排気口
　１１４　ガス流量コントローラー
　１１６　プロセスガス流量コントローラー
　１２０　制御及び演算装置
　１３０　ＡＰＣバルブ
　１３１　ターボ分子ポンプ
　１３２　排気配管
　１３３　ドライポンプ
　２０１　ウェハ真空搬送チャンバ
　３０１Ａ－３０１Ｃ　ゲートバルブ
　３０３　半導体ウェハ搬送経路部
　４０１　ロードロック室
　５０１　ＦＯＲＰ設置部
　５０２　大気ローダ
　５０３　ノッチ合わせ

Claims (12)

  1. 　半導体ウェハにストレッサＳｉＮ膜を成膜する第１の工程と、
    　前記ストレッサＳｉＮ膜に層間絶縁膜を成膜する第２の工程と、
    　前記層間絶縁膜にレジストパターンを設けたうえで前記層間絶縁膜をドライエッチングする第３の工程と、
    　前記レジストパターンを除去したうえで前記ストレッサＳｉＮ膜をドライエッチングする第４の工程と、
    　前記第３の工程後または前記第４の工程後において、前記半導体ウェハを窒素プラズマ処理する第５の工程と、
    　を含む、
    　半導体装置の製造方法。
  2. 　前記第３の工程では、前記層間絶縁膜を、前記ストレッサＳｉＮ膜が露出するまでドライエッチングし、
    　前記第４の工程では、前記層間絶縁膜の底部で露出する前記ストレッサＳｉＮ膜をドライエッチングする、
    　請求項１の半導体装置の製造方法。
  3. 　前記第５の工程を、前記第３の工程後と前記第４の工程後とのそれぞれの時点において実施する、
    　請求項１の半導体装置の製造方法。
  4. 　前記第５の工程を、前記半導体ウェハをチャンバに収納したうえで当該チャンバに窒素を流入させた状態で実施し、かつ前記チャンバに対する窒素流量を５００ｓｃｃｍ以上に設定する、
    　請求項１の半導体装置の製造方法。
  5. 　前記第５の工程を、前記半導体ウェハをチャンバに収納したうえで当該チャンバに窒素を流入させた状態で実施し、かつ前記チャンバにおける前記窒素の滞在時間が０．２ｓｅｃ以下になるように、前記チャンバに対する窒素流量を設定する、
    　請求項１の半導体装置の製造方法。
  6. 　前記第５の工程における前記半導体ウエハの表面温度を３０～６０℃に設定する、
    　請求項１の半導体装置の製造方法。
  7. 　前記第５の工程を、前記半導体ウェハをチャンバに収納したうえで当該チャンバに上部ＲＦパワーと下部ＲＦパワーとを印加した状態で実施し、かつ前記上部ＲＦパワーと前記下部ＲＦパワーとの比率（上部ＲＦパワー／下部ＲＦパワー）を１以下に設定する、
    　請求項４の半導体装置の製造方法。
  8. 　前記第５の工程を、前記半導体ウェハをチャンバに収納したうえで当該チャンバに上部ＲＦパワーと下部ＲＦパワーとを印加した状態で実施し、かつ前記上部ＲＦパワーと前記下部ＲＦパワーとの比率（上部ＲＦパワー／下部ＲＦパワー）を１以下に設定する、
    　請求項５の半導体装置の製造方法。
  9. 　前記第１～第５の工程のうちの少なくとも前記第５の工程を、前記半導体ウェハをチャンバに収納した状態で実施し、
    　かつ、前記第５の工程後の前記チャンバに一酸化炭素を流入させる第６の工程を、
    　さらに含む、
    　請求項１の半導体装置の製造方法。
  10. 　前記第５の工程後の前記半導体ウェハを窒素雰囲気で保持する第７の工程を、
    　さらに含む、
    　請求項１の半導体装置の製造方法。
  11. 　半導体ウェハにストレッサＳｉＮ膜を成膜する第１の工程と、
    　前記ストレッサＳｉＮ膜に層間絶縁膜を成膜する第２の工程と、
    　前記層間絶縁膜にレジストパターンを設けたうえで前記層間絶縁膜をドライエッチングする第３の工程と、
    　前記レジストパターンを除去したうえで前記ストレッサＳｉＮ膜をドライエッチングする第４の工程と、
    　を含み、
    　前記第１～第４の工程のうちの少なくとも前記第３の工程と前記第４の工程とを、前記半導体ウェハをチャンバに収納した状態で実施し、
    　かつ、前記第３の工程後または前記第４の工程後において、前記チャンバに一酸化炭素を流入させる第５の工程を、
    　さらに含む、
    　半導体装置の製造方法。
  12. 　半導体ウェハにストレッサＳｉＮ膜を成膜する第１の工程と、
    　前記ストレッサＳｉＮ膜に層間絶縁膜を成膜する第２の工程と、
    　前記層間絶縁膜にレジストパターンを設けたうえで前記層間絶縁膜をドライエッチングする第３の工程と、
    　前記レジストパターンを除去したうえで前記ストレッサＳｉＮ膜をドライエッチングする第４の工程と、
    　前記第３の工程後から前記第４の工程に至る期間または前記第４の工程後に、前記半導体ウェハを窒素雰囲気で保持する第５の工程と、
    　を含む、
    　半導体装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114823297B (zh) * 2022-04-19 2023-01-31 度亘激光技术（苏州）有限公司 光刻胶去除工艺及半导体制造工艺

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275581A (ja) * 1993-03-24 1994-09-30 Sony Corp 半導体装置の製造方法
JP2005116801A (ja) * 2003-10-08 2005-04-28 Toshiba Corp 半導体装置の製造方法
JP2005303191A (ja) * 2004-04-15 2005-10-27 Renesas Technology Corp 半導体装置の製造方法
JP2006165189A (ja) * 2004-12-06 2006-06-22 Nec Electronics Corp 半導体装置の製造方法
JP2007141912A (ja) * 2005-11-15 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4686157B2 (ja) * 2004-09-29 2011-05-18 株式会社東芝 成膜装置のクリーニング方法
KR20080044657A (ko) * 2006-11-17 2008-05-21 삼성전자주식회사 플라즈마 식각장치
US8409460B2 (en) * 2007-02-28 2013-04-02 Tokyo Electron Limited Forming method of amorphous carbon film, amorphous carbon film, multilayer resist film, manufacturing method of semiconductor device, and computer-readable storage medium
JP2008244298A (ja) * 2007-03-28 2008-10-09 Tokyo Electron Ltd 金属膜の成膜方法、多層配線構造の形成方法、半導体装置の製造方法、成膜装置
US7816271B2 (en) * 2007-07-14 2010-10-19 Samsung Electronics Co., Ltd. Methods for forming contacts for dual stress liner CMOS semiconductor devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275581A (ja) * 1993-03-24 1994-09-30 Sony Corp 半導体装置の製造方法
JP2005116801A (ja) * 2003-10-08 2005-04-28 Toshiba Corp 半導体装置の製造方法
JP2005303191A (ja) * 2004-04-15 2005-10-27 Renesas Technology Corp 半導体装置の製造方法
JP2006165189A (ja) * 2004-12-06 2006-06-22 Nec Electronics Corp 半導体装置の製造方法
JP2007141912A (ja) * 2005-11-15 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

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