WO2010073335A1 - ブロック同期装置、受信装置及びブロック同期処理方法 - Google Patents

ブロック同期装置、受信装置及びブロック同期処理方法 Download PDF

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WO2010073335A1
WO2010073335A1 PCT/JP2008/073574 JP2008073574W WO2010073335A1 WO 2010073335 A1 WO2010073335 A1 WO 2010073335A1 JP 2008073574 W JP2008073574 W JP 2008073574W WO 2010073335 A1 WO2010073335 A1 WO 2010073335A1
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integration
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signal
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PCT/JP2008/073574
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広徳 高谷
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パイオニア株式会社
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    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
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    • H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
    • H04L27/2335—Demodulator circuits; Receiver circuits using non-coherent demodulation using temporal properties of the received signal
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    • H04H2201/00—Aspects of broadcast communication
    • H04H2201/10—Aspects of broadcast communication characterised by the type of broadcast system
    • H04H2201/13—Aspects of broadcast communication characterised by the type of broadcast system radio data system/radio broadcast data system [RDS/RBDS]

Definitions

  • the present invention relates to a block synchronization device, a reception device, a block synchronization processing method, a block synchronization processing program, and a recording medium on which the block synchronization processing program is recorded.
  • RDS Radio Data System
  • the multiplexed data includes the currently received broadcast program (program) identification code (PI) data, the list of alternative candidate station frequencies (AF) data, and the like.
  • program currently received broadcast program
  • AF alternative candidate station frequencies
  • the data signal multiplexed in the RDS system is a two-phase phase modulation signal having a predetermined bit rate (1187.5 bps (bit per second)).
  • This signal carries out carrier wave suppression type amplitude modulation of a 57 kHz subcarrier which is the third harmonic of a stereo pilot signal having a frequency of 19 kHz.
  • frequency multiplexing is performed outside the frequency band of the signal wave after FM modulation of the audio signal.
  • the data signal is obtained by performing two-phase phase modulation on two-phase symbol data generated by differentially encoding an information data bit string.
  • one data group DGP is composed of four data blocks BLK 0 to BLK 3 .
  • bit synchronization is confirmed, and then block synchronization is performed.
  • block synchronization is detected, further group synchronization is performed.
  • an offset word attached to the check word CKW j of the latter half 10 bits is calculated for each data block, and the calculated offset word has a predetermined value (for example, “A”, “B” , “C” and “D”)), and the periodicity of the offset word calculated sequentially (for example, repetition of “A” ⁇ “B” ⁇ “C” ⁇ “D”) Based on this, block synchronization and group synchronization are confirmed.
  • the offset word is calculated by calculating the syndrome of the RDS data block candidate (26-bit data) using a predetermined generator polynomial (see Patent Documents 1 and 2).
  • the block synchronization confirmation operation related to the conventional RDS data is started after the bit synchronization confirmation.
  • the RDS data signal (hereinafter referred to as “RDS data signal”) is a phase modulation signal, the bit synchronization can be detected when the phase changes.
  • the conventional block synchronization confirmation operation related to RDS data is performed using the RDS data signal after bit synchronization is detected, that is, after a phase change is detected. As a result, it cannot be said that block synchronization can be achieved quickly.
  • the present invention has been made in view of the above circumstances, and provides a block synchronization device, a reception device, and a block synchronization processing method capable of quickly performing block synchronization on data transmitted by a two-phase phase modulation signal.
  • the purpose is to do.
  • a block synchronization device that demodulates a continuous-synchronous two-phase modulation signal carrying information data comprising a data block from a predetermined number of data bits and performs block synchronization.
  • Detection means for synchronously detecting the two-phase phase modulation signal and generating a detection signal and a synchronous clock signal; and an integration for calculating an integrated value of the detection signal for each half bit period based on the synchronous clock signal Means; and buffer storage means for sequentially storing the integration results by the integration means by a number twice the predetermined number; and storing the integration results by the integration means in a half bit period immediately before the phase change point in the detection signal.
  • An even / odd detecting means for detecting whether the stage of the buffer storage means is an even numbered stage or an odd numbered stage;
  • a specifying unit for specifying that the integration result by the integration unit corresponding to the predetermined number of bits is stored in the buffer storage unit based on a detection result; and the specification at the time when the specification by the specifying unit is performed Calculating means for calculating a data value for each of the predetermined number of bit period lengths corresponding to the storage contents in the buffer storage means based on the storage contents in the buffer storage means; It is.
  • the present invention is a receiving apparatus for receiving a signal on which a continuous-synchronous two-phase modulation signal carrying information data comprising a data block from a predetermined number of data bits is superimposed.
  • Selection means for selecting a desired broadcast station that transmits a broadcast wave in which the two-phase phase modulation signal is multiplexed; and block synchronization is performed by demodulating the two-phase phase modulation signal.
  • a block synchronizer according to any one of the above.
  • a block synchronization apparatus that performs block synchronization by demodulating a continuous-synchronous two-phase modulation signal that carries information data comprising a predetermined number of data bits.
  • a block synchronization processing method to be used wherein the two-phase phase modulation signal is synchronously detected to generate a detection signal and a synchronous clock signal; and the detection in each half-bit period based on the synchronous clock signal;
  • An integration step of calculating an integral value of the signal and sequentially storing the result of the integration in the buffer storage means by a number twice the predetermined number; in a half bit period immediately before the phase change point in the detection signal;
  • a specifying step for specifying that the integration result corresponding to the predetermined number of bits is stored in the buffer storage means based on the detection result in the step; and the buffer storage at the time when the specifying is performed in the
  • the present invention is a block synchronization processing program characterized by causing a calculation means to execute the block synchronization processing method of the present invention.
  • the present invention is a recording medium in which the block synchronization processing program of the present invention is recorded so as to be readable by a calculation means.
  • FIG. 5 is a timing chart for explaining the operation of the integration unit in FIG. 4.
  • FIG. 6 is a diagram (No. 1) for describing a symbol calculation operation by a two-phase symbol decode calculation unit in FIG.
  • FIG. 5 is a diagram (No. 2) for explaining a symbol calculation operation by a two-phase symbol decode calculation unit in FIG.
  • FIG. 9 is a flowchart (No. 1) for describing processing by the data output control unit of FIG. 8.
  • FIG. 9 is a flowchart (No. 2) for describing processing by the data output control unit in FIG. 8.
  • FIG. 9 is a flowchart (No. 3) for explaining processing by the data output control unit in FIG. 8.
  • FIG. 2 is a block diagram illustrating a schematic configuration of the receiving device 100 according to an embodiment.
  • the receiving apparatus 100 includes an antenna 110, a tuner unit 120 as a channel selection unit, and a detection unit 130.
  • the receiving apparatus 100 includes a stereo demodulation unit 140 and a data signal processing unit 150 as a block synchronization apparatus.
  • the receiving apparatus 100 includes an operation input unit 160, a sound output unit 170, and a control unit 190.
  • the antenna 110 receives a broadcast wave.
  • a reception result by the antenna 110 is sent to the tuner unit 120 as a signal RFS.
  • the tuner unit 120 performs a channel selection process for extracting a signal of a broadcasting station to be selected from the signal RFS in accordance with a channel selection command CSL from the control unit 190, and detects the signal as a signal IFD in a predetermined intermediate frequency band. Send to.
  • This tuner unit 120 is All of them include an input filter (not shown), a radio frequency amplifier (RF-AMP), a band pass filter (hereinafter also referred to as “RF filter”), a mixer (mixer), and an intermediate frequency filter (hereinafter referred to as “RF filter”). , Also referred to as “IF filter”), an analog to digital (AD) converter (ADC), and a local oscillator circuit.
  • RF-AMP radio frequency amplifier
  • RF filter band pass filter
  • mixer mixer
  • RF filter intermediate frequency filter
  • IF filter Also referred to as “IF filter”), an analog to digital (AD) converter (ADC), and a local oscillator circuit.
  • ADC analog to digital converter
  • the signal RFS received by the antenna 110 is amplified by a high frequency amplifier after low frequency components are removed by an input filter which is a high pass filter.
  • the result of amplification by the high frequency amplifier is sent to the mixer after a signal in a specific frequency range is selected by the RF filter.
  • the signal that has passed through the RF filter and the oscillation signal corresponding to the channel selection command CSL generated by the local oscillation circuit are mixed.
  • a signal component in a predetermined intermediate frequency range is selected from the signal resulting from the mixing by the mixer by the IF filter, and then converted into a digital signal by the ADC. This conversion result is sent to the detection unit 130 as a signal IFD.
  • the detection unit 130 receives the signal IFD from the tuner unit 120. Then, the detection unit 130 performs digital detection processing by a predetermined method to generate a signal DSD. The signal DSD thus generated is sent to the stereo demodulation unit 140 and the data signal processing unit 150.
  • the signal DSD includes a component of a composite signal that is an audio signal and a component of an RDS data signal.
  • the stereo demodulation unit 140 receives the signal DSD from the detection unit 130.
  • the stereo demodulation unit 140 first extracts a composite signal included in the signal DSD. Then, the stereo demodulation unit 140 performs stereo demodulation processing on the extracted composite signal, and also describes a left channel audio signal (hereinafter also referred to as “L signal”) LAD and a right channel signal (hereinafter also referred to as “R signal”). ) Generate RAD.
  • L signal LDA and the R signal RDA thus generated are output toward the sound output unit 170.
  • the data signal processing unit 150 described above decodes the RDS data based on the signal DSD from the detection unit 130.
  • the data signal processing unit 150 having such a function includes a band-pass filter (BPF) 151 and a synchronous detection unit 152 as detection means.
  • the data signal processing unit 150 includes a two-phase symbol decoding unit 153, a differential decoding unit 154, and an error detection / correction unit 155 as error detection means.
  • the data signal processing unit 150 includes a synchronization control unit 159 as block synchronization detection means.
  • the BPF 151 receives the signal DSD from the detection unit 130. Then, the BPF 151 selectively passes the RDS data signal component in the signal DSD. The signal passing through BPF 151 in this way is sent to synchronous detection section 152 as signal FTD.
  • the synchronous detection unit 152 receives the signal FTD from the BPF 151.
  • the synchronous detection unit 152 includes a PLL (Phase-Locked-Loop) circuit, and performs digital detection processing on the signal FTD to generate a signal SDD that is a two-phase phase modulation signal.
  • a clock signal SCK is generated.
  • the signal SDD and the synchronous clock signal SCK thus generated are sent to the two-phase symbol decoding unit 153.
  • FIG. 5 A waveform example of the signal SDD and the synchronous clock signal SCK generated by the synchronous detector 152 is shown in FIG. In the following description, as shown in FIG. 5, it is assumed that the 1-bit period length is “time T B ”.
  • the above-described two-phase symbol decoding unit 153 performs demodulation processing on the signal SDD based on the signal SDD and the synchronous clock signal SCK from the synchronous detection unit 152, thereby generating the two-phase symbol bit data. Perform the decoding process. Note that the two-phase symbol decoding unit 153 newly starts the two-phase symbol decoding process when receiving a two-phase symbol decoding start command SBC from the synchronization control unit 159.
  • the two-phase symbol decoding unit 153 having such a function includes an integration unit 210 as an integration unit, and a buffer control unit 220 as an even / odd detection unit and a specification unit.
  • the two-phase symbol decoding unit 153 includes an integration result buffer 230 as a buffer storage unit and a two-phase symbol calculation unit 240 as a calculation unit.
  • the integrator 210 receives the signal SDD and the synchronous clock signal SCK from the synchronous detector 152. Then, the integrator 210 performs time integration of the signal SDD for each of the first half bit period, which is the first half of the 1 bit period, and the second half bit period, which is the second half of the 1 bit period. t) (t: time) is calculated.
  • FIG. 5 An example of the integral value I (t) calculated in this way is shown in FIG. 5 together with waveform examples of the signal SDD and the synchronous clock signal SCK described above.
  • the integration unit 210 calculates an integration value I (t 2p + 1 ) that is an integration result of the first half bit period or an integration value I (t 2 (p + 1) ) that is an integration result of the second half bit period. Each time, the calculation result is sent to the buffer control unit 220. The integration unit 210 performs integration for each half bit period without recognizing whether each integration period is the first half bit period or the second half half bit period.
  • the value of the signal SDD is either positive or negative over almost the entire period. Therefore, the positive / negative sign of the integration value I (t 2p + 1 ) that is the integration result of the first half bit period and the positive / negative sign of the integration value I (t 2 (p + 1) ) that is the integration result of the second half bit period Are different from each other.
  • the buffer control unit 220 when the buffer control unit 220 receives the start command SBC from the synchronization control unit 159, the buffer control unit 220 clears the integration result buffer 230 and then starts receiving the integration result from the integration unit 210. Then, the buffer control unit 220 sequentially stores the integration values reported as integration results in the integration result buffer 230.
  • the buffer control unit 220 compares the sign of the new integration result with the sign of the integration result received immediately before. Then, when both positive and negative signs are the same, it is detected that a phase change has occurred in the signal SDD. Then, it is detected whether the stage of the integration result buffer 230 in which the new integration result is stored is an even stage or an odd stage, and the detection result is held.
  • the buffer control unit 220 performs such detection processing only once every time it receives a start command SBC from the synchronization control unit 159. That is, after receiving the start command SBC from the synchronization control unit 159, the buffer control unit 220 stores even-odd information (hereinafter referred to as the even / odd information) of the integration result buffer 230 in which the integration result at the time when the phase change is first detected is stored. , Simply referred to as “even-odd information”) until the next start command SBC from the synchronization control unit 159 is received.
  • even-odd information simply referred to as “even-odd information”
  • the buffer control unit 220 stores an integration result pair for 26 symbol bits in the 52-stage integration result buffer 230 (a pair of an integration result in the first half bit period and an integration result in the second half bit period for one symbol bit). ) Is stored based on the number of integration results received and even-odd information. Then, when the identification is performed, the buffer control unit 220 sends a first calculation instruction to the effect that the data values of 26 symbol bits should be calculated to the two-phase symbol calculation unit 240. Thereafter, each time two new integration results are stored in the integration result buffer 230, the buffer control unit 220 sends a second calculation command indicating that the data value of one symbol bit should be calculated.
  • the integration result buffer 230 is a 52-stage data buffer, and is configured as a so-called ring buffer.
  • the integration result buffer 230 stores a maximum of 52 integration results sent from the buffer control unit 220 recently.
  • the stage where the oldest integration result at each time point is stored is the 0th stage, and in the buffer full state, the latest integration result is stored in the 51st stage.
  • the two-phase symbol calculation unit 240 calculates a symbol bit data value in accordance with a calculation command from the buffer control unit 220.
  • a calculation command from the buffer control unit 220.
  • 2-phase symbol calculator 240 calculates the data value SD r symbol bits.
  • the two-phase symbol calculation unit 240 calculates the data value SD r as “1”, and when the value SV r is a negative value, the data value SD r has been calculated as the "0".
  • FIG. 6 shows how the data value SDr is calculated.
  • 2-phase symbol calculator 240 sends the 26 sets of data values SD r calculated in time order, as a signal BSD to the differential decoding unit 154.
  • 2-phase symbol calculator 240 based on the sign of the value NSV, as in the case of calculating the data values SD r, calculates the data value NSD.
  • FIG. 7 shows how the data value NSD is calculated.
  • the two-phase symbol calculation unit 240 sends the calculated data value NSD to the differential decoding unit 154 as a signal BSD.
  • the differential decoding unit 154 performs differential decoding on the data transmitted from the two-phase symbol decoding unit 153 as the signal BSD. Note that the differential decoding unit 154 performs differential decoding processing according to the contents of the operation designation DDC from the synchronization control unit 159.
  • the differential decoding unit 154 having such a function includes a bit data calculation unit 260, a bit data buffer 270, and a data output control unit 280, as shown in FIG.
  • the bit data calculation unit 260 receives the signal BSD from the two-phase symbol decoding unit 153.
  • the bit data calculation unit 260 compares the data value of the new symbol bit with the data value of the symbol bit received as the signal BSD immediately before. Judge whether there is.
  • the bit data calculation unit 260 calculates a data value of a new information bit based on the determination result. Then, the bit data calculation unit 260 stores the newly calculated data value in the data bit buffer 270. Each time the newly calculated data value is stored in the data bit buffer 270, the bit data calculation unit 260 sends a storage report to the data output control unit 280.
  • the bit data buffer 270 is a 26-stage bit data buffer, and is configured as a so-called ring buffer.
  • the data bit buffer 270 stores a maximum of 26 bit data values recently sent from the bit data calculation unit 260.
  • the data output control unit 280 refers to the storage report from the bit data calculation unit 260 and operates the 26 bit data in the bit data buffer 270 in an operation mode according to the operation designation DDC from the synchronization control unit 159. Read the value. Then, the data output control unit 280 sends the read 26 bit data values to the error detection / correction unit 155 as a signal DDD.
  • the first to third output designations are performed by the operation designation DDC.
  • the operation of the data output control unit 280 corresponding to each output designation will be described later.
  • the error detection / correction unit 155 performs an operation according to the operation designation ECC from the synchronization control unit 159.
  • the error detection / correction unit 155 performs only an error check on the 26 bit data values received from the differential decoding unit 154, and obtains the check result EDR.
  • the data is sent to the synchronization control unit 159.
  • the error detection / correction unit 155 performs syndrome calculation using a generator polynomial defined by the RDS method. Then, the error detection / correction unit 155 performs a block error check based on the result of the syndrome calculation.
  • This block error check is performed by checking whether or not the offset word has been correctly obtained by calculating the syndrome.
  • whether or not the offset word has been obtained correctly is determined based on a plurality of predetermined offset words (“A”, “B”, “C”, and “D”) for the first block error check after the start of the synchronization detection operation. One of them is performed by checking whether or not the syndrome calculation is obtained.
  • the offset words obtained by the syndrome calculation are further in a predetermined order ("A" ⁇ "B” ⁇ "C” ⁇ "D” ⁇ "A” ⁇ ... order). This is done by checking whether or not
  • the error detection / correction unit 155 When the data reporting operation is designated as the operation designation ECC, the error detection / correction unit 155, based on the syndrome calculation result when the block error is detected, in addition to the block error check and the check result report. Correct the data word. Then, the error detection / correction unit 155 adopts the data word as it is when a block error is not detected, and adopts the correction result of the data word when a block error is detected, Each time data for a new group (four blocks of offset words from “A” to “D”) is prepared, it is sent to the control unit 190 as a signal RSD.
  • the data sent from the error detection / correction unit 155 to the control unit 190 includes PI data, AF data, and the like.
  • the above-described synchronization control unit 159 controls the operation of the data signal processing unit 150.
  • the synchronization control unit 159 When receiving the synchronization start command STC from the control unit 190, the synchronization control unit 159 newly starts the synchronization detection control process.
  • the synchronization control process by the synchronization control unit 159 will be described later.
  • the operation input unit 160 includes a key unit provided in the main body of the receiving device 100 or a remote input device including the key unit.
  • a key part provided in the main body a touch panel provided in a display unit (not shown) can be used. Moreover, it can replace with the structure which has a key part, and the structure which inputs voice can also be employ
  • the result of operation input to the operation input unit 160 is sent to the control unit 190 as operation input data IPD.
  • the sound output unit 170 includes (i) a DA (Digital-to-Analogue) converter that converts data received from the stereo demodulation unit 140 into an analog signal, and (ii) amplifies the analog signal output from the DA converter. And (iii) a speaker that converts the amplified analog signal into sound. Note that (i) to (iii) are prepared for each of the L signal LAD and the R signal RAD that are the result of the stereo demodulation processing.
  • DA Digital-to-Analogue
  • the control unit 190 controls the overall operation of the receiving device 100.
  • the control unit 190 generates a channel selection command CSL for designating a preset broadcast station when the receiving device 100 is turned on, and sends the channel selection command CSL to the tuner unit 120. Further, when the channel selection designation input to the operation input unit 160 is notified as the operation input data IPD, the control unit 190 generates a channel selection command CSL according to the channel selection designation and sends it to the tuner unit 120. In addition, the control unit 190 generates a channel selection command CSL that specifies channel selection of the optimum broadcast station obtained by utilizing the network follow function in the RDS method, and sends the channel selection command CSL to the tuner unit 120. When the control unit 190 sends the channel selection command CSL to the tuner unit 120, the control unit 190 continues to send the synchronization start command STC to the data signal processing unit 150 (more specifically, the synchronization control unit 159).
  • control unit 190 performs seek processing of the alternative candidate station based on PI data, AF data, and the like included in the signal RSD from the data signal processing unit 150.
  • the synchronization start command STC is transmitted from the control unit 190 to the data signal.
  • the processing unit 150 synchronization detection processing by the data signal processing unit 150 is started.
  • the synchronization control unit 159 in the data signal processing unit 150 that has received the synchronization start command STC first performs an initial setting process in step S11 as shown in FIG.
  • the synchronization control unit 159 first sets the data non-reporting mode to the error detection / correction unit 155 in step S21.
  • This data non-report setting is performed by the synchronization control unit 159 sending a data non-report designation as an operation designation ECC to the error detection / correction unit 155.
  • the error detection / correction unit 155 that has received the data non-report designation thereafter performs only a block error check and reports the check result to the synchronization control unit 159.
  • step S22 the synchronization control unit 159 performs the start setting of the two-phase symbol decoding process for the two-phase symbol decoding unit 153.
  • the start setting of the two-phase symbol decoding process is performed by the synchronization control unit 159 sending a start command SBC to the two-phase symbol decoding unit 153.
  • the two-phase symbol decoding unit 153 When receiving the start command SBC, the two-phase symbol decoding unit 153 starts a new two-phase symbol decoding process. In such a two-phase symbol decoding process, as shown in FIG. 11, first, in step S31, the buffer control unit 220 that has received the start command SBC clears the integration result buffer 230.
  • step S32 the buffer control unit 220 determines whether or not it has acquired a new integration result from the integration unit 210 that reports the integration result in the half-bit period as described above. If the result of this determination is negative (step S32: N), the process of step S32 is repeated.
  • step S32 When the buffer control unit 220 receives a new integration result from the integration unit 210 and stores it in the integration result buffer 230, the determination result in step S32 becomes affirmative (step S32: Y), and the process proceeds to step S33. move on.
  • step S33 the buffer control unit 220 determines whether or not a phase change has occurred in the signal SDD. As described above, whether or not such a phase change has occurred is determined by the buffer control unit 220 comparing the sign of the new integration result with the sign of the integration result received immediately before.
  • step S33 If the result of the determination in step S33 is negative (step S33: N), the process returns to step S32. And the process of step S32 and step S33 is repeated until generation
  • step S33 the buffer control unit 220 detects whether or not the stage of the integration result buffer 230 storing the integration result newly determined to be acquired in step S32 is an even stage. Then, the buffer control unit 220 holds the detection result as an even / odd detection result.
  • step S35 the buffer control unit 220 determines whether or not the integration result buffer 230 is full. Such determination is performed by the buffer control unit 220 determining whether or not 52 integration results have been acquired after step S31.
  • step S35: N the process proceeds to step S36.
  • step S36 the buffer control unit 220 determines whether or not a new integration result from the integration unit 210 has been acquired. If the result of this determination is negative (step S36: N), the process of step S36 is repeated.
  • step S36 When the buffer control unit 220 receives a new integration result from the integration unit 210 and stores the new integration result in the integration result buffer 230, the determination result in step S36 becomes affirmative (step S36: Y), and the process proceeds to step S35. Return. And the process of step S35 and step S36 is repeated until the result of determination in step S35 becomes affirmative.
  • step S31 when the buffer control unit 220 acquires 52 integration results, and the determination result in step S35 is affirmative (step S35: Y), the process proceeds to step S37.
  • step S37 the buffer control unit 220 determines whether the even / odd detection result detected in the previous step S34 is “even”. If the result of this determination is negative (step S37: N), the integration result of the latter half bit period is stored in the 0th stage of the integration result buffer 230. Since the integration result pairs for the symbol bits are not stored, the process proceeds to step S38.
  • step S38 the buffer control unit 220 determines whether a new integration result from the integration unit 210 has been acquired. If the result of this determination is negative (step S38: N), the process of step S38 is repeated.
  • the buffer control unit 220 receives a new integration result from the integration unit 210 and stores it in the integration result buffer 230, whereby the determination result in step S38 becomes affirmative (step S38: Y). When the determination result in step S38 is affirmative in this way, the buffer control unit 220 specifies that an integration result pair for 26 symbol bits is stored in the integration result buffer 230. Then, the process proceeds to step S39.
  • step S37 If the result of the determination in step S37 described above is affirmative (step S37: Y), the integration result of the first half bit period is stored in the 0th stage of the integration result buffer 230. Therefore, if the result of the determination in step S38 is affirmative, the buffer control unit 220 specifies that 26 symbol bit integration result pairs are stored in the integration result buffer 230. Then, the process proceeds to step S39.
  • step S39 the buffer control unit 220 that has determined that the bit synchronization has been established by the above-described identification is directed to the two-phase symbol calculation unit 240 to calculate a data value of 26 symbol bits. Send.
  • the two-phase symbol calculation unit 240 reads the 52 integration results stored in the integration result buffer 230 as described above, and obtains the data values of 26 symbol bits. calculate. Then, the two-phase symbol calculation unit 240 sends the calculated data values of the 26 symbol bits to the differential decoding unit 154 in time order.
  • step S40 determines in step S40 whether two new integration results from the integration unit 210 have been acquired. If the result of this determination is negative (step S40: N), the process of step S40 is repeated.
  • step S40 When the buffer control unit 220 sequentially receives two new integration results from the integration unit 210 and stores them in the integration result buffer 230, the determination result in step S40 becomes affirmative (step S40: Y). The control unit 220 specifies that the integration result buffer 230 stores an integration result pair for one new symbol bit, and the process proceeds to step S41.
  • step S41 the buffer control unit 220 sends a second calculation command to the effect that the data value of one symbol bit should be calculated to the two-phase symbol calculation unit 240.
  • the two-phase symbol calculation unit 240 reads the integration results stored in the 50th and 51st stages stored in the integration result buffer 230 as described above, and The symbol bit data value is calculated. Then, the two-phase symbol calculation unit 240 sends the calculated data value of one symbol bit to the differential decoding unit 154.
  • steps S40 and S41 are repeated until a new start command SBC is received.
  • the synchronization control unit 159 performs the first output mode setting for the differential decoding unit 154 in step S23.
  • the first output mode setting is performed by the synchronization control unit 159 sending the first output designation to the differential decoding unit 154 as the operation designation DDC.
  • the differential decoding unit 154 When receiving the first output designation, the differential decoding unit 154 starts the first output mode process. In the first output mode process, as shown in FIG. 12, first, in step S51, the data output control unit 280 that has received the first output designation clears the bit data buffer 270.
  • step S52 the data output control unit 280 has performed bit data calculation as described above, and has received a new storage report from the bit data calculation unit 260 that sequentially stores the calculation results in the bit data buffer 270. Determine whether or not. If the result of this determination is negative (step S52: N), the process of step S52 is repeated.
  • step S52 When a new storage report is received from the bit data calculation unit 260 and the result of the determination in step S52 is affirmative (step S52: Y), the process proceeds to step S53.
  • step S53 the data output control unit 280 determines whether or not the bit data buffer 270 is full. Such a determination is made by determining whether the data output control unit 280 has received 26 storage reports after the execution of step S51.
  • step S53: N If the result of the determination in step S53 is negative (step S53: N), the process returns to step S52. And the process of step S52 and step S53 is repeated until the result of determination in step S53 becomes affirmative.
  • step S53 If the bit data buffer 270 becomes full and the result of the determination in step S53 is affirmative (step S53: Y), the process proceeds to step S54.
  • step S 54 the data output control unit 280 reads the 26 bit data values in the bit data buffer 270 and sends them to the error detection / correction unit 155. Then, the data output control unit 280 ends the first output mode process.
  • the error detection / correction unit 155 regards the 26 bit data values received from the differential decoding unit 154 as block data candidates, and performs the block error check by performing the above-described syndrome calculation. Then, the error detection / correction unit 155 sends the check result to the synchronization control unit 159.
  • step S11 when the first output mode setting in step S23 is completed, the process of step S11 ends, and the process proceeds to step S12 of FIG.
  • step S12 the synchronization control unit 159 receives the check result reported from the error detection / correction unit 155, and determines whether a block error is reported in the check result.
  • step S12 If the result of the determination in step S12 is affirmative (step S12: Y), the process proceeds to step S13.
  • step S ⁇ b> 13 the synchronization control unit 159 sets the second output mode for the differential decoding unit 154.
  • the second output mode setting is performed by the synchronization control unit 159 sending the second output designation to the differential decoding unit 154 as the operation designation DDC.
  • step S61 the data output control unit 280 determines whether or not a new storage report has been received. If the result of this determination is negative (step S61: N), the process of step S61 is repeated.
  • step S61 When a new storage report is received from the bit data calculation unit 260 and the result of determination in step S61 is affirmative (step S61: Y), the process proceeds to step S62.
  • step S 62 the data output control unit 280 reads the 26 bit data values in the bit data buffer 270 and sends them to the error detection / correction unit 155. Then, the process returns to step S61. Thereafter, steps S61 and S62 are repeated until an output designation other than the second output designation is received.
  • the error detection / correction unit 155 regards the received 26 bit data values as block data candidates and performs the above-described syndrome calculation. To check for block errors. Then, the error detection / correction unit 155 sends the check result to the synchronization control unit 159.
  • step S14 when the second output mode setting in step S ⁇ b> 13 is completed, every time a check result reported from the error detection / correction unit 155 is received in step S ⁇ b> 14, whether or not a block error is reported in the check result. Determine whether. If the result of this determination is affirmative (step S14: Y), the process of step S14 is repeated.
  • step S14: N If a block error is not reported in the check result from the error detection / correction unit 155 and the determination result in step S14 is negative (step S14: N), the process proceeds to step S15. Moreover, also when the result of determination in step S12 is negative (step S12: N), the process proceeds to step S15.
  • step S15 the synchronization control unit 159 sets the third output mode for the differential decoding unit 154.
  • the third output mode setting is performed by the synchronization control unit 159 sending the third output designation as the operation designation DDC to the differential decoding unit 154.
  • step S71 the data output control unit 280 determines whether or not 26 new storage reports have been received. If the result of this determination is negative (step S71: N), the process of step S71 is repeated.
  • step S71 When 26 new storage reports are received from the bit data calculation unit 260 and the result of the determination in step S71 is affirmative (step S71: Y), the process proceeds to step S72.
  • step S 72 the data output control unit 280 reads the 26 bit data values in the bit data buffer 270 and sends them to the error detection / correction unit 155. Then, the process returns to step S71. Thereafter, steps S71 and S72 are repeated until an output designation other than the third output designation is received.
  • the error detection / correction unit 155 regards the received 26 bit data values as block data candidates and performs the above-described syndrome calculation. Block error check. Then, the error detection / correction unit 155 sends the check result to the synchronization control unit 159.
  • step S16 when the third output mode setting in step S15 is completed, in step S16, the check result reported from the error detection / correction unit 155 is received, and whether or not a block error is reported in the check result is determined. judge. If the result of this determination is affirmative (step S16: Y), the process returns to step S13. Thereafter, the processes in steps S13 to S16 are repeated until the result of the determination in step S16 becomes negative.
  • step S16 If the result of determination in step S16 is negative (step S16: N) and no block data error is detected for any of the two consecutive block candidates, it is determined that block synchronization has been performed, and processing is performed. Advances to step S17.
  • step S ⁇ b> 17 the synchronization control unit 159 sets a data report mode for the error detection / correction unit 155. This data report setting is performed by the synchronization control unit 159 sending the data report designation to the error detection / correction unit 155 as an operation designation ECC.
  • the error detection / correction unit 155 that has received the designation of the data report then corrects the data word based on the syndrome calculation result when a block error is detected in addition to the block error check and the check result report. .
  • the error detection / correction unit 155 adopts the data word as it is when a block error is not detected, and adopts the correction result of the data word when a block error is detected.
  • step S18 the synchronization control unit 159 determines whether or not the synchronization maintenance is lost. In this embodiment, in this embodiment, it is determined whether or not a block error has been detected for any of a predetermined number of data blocks (for example, five) in the check result from the error detection / correction unit 155. Is done.
  • step S18: N If the result of the determination in step S18 is negative (step S18: N), the process of step S18 is repeated. On the other hand, when the result of the determination in step S18 is affirmative (step S18: Y), the process returns to step S11, and thereafter the processes of steps S11 to S18 are repeated.
  • the control unit 190 By performing the data reception process with the above synchronization detection process, the control unit 190 is notified of data transmitted from the selected broadcasting station. Using the PI data, AF data, and the like included in such data, the control unit 190 performs an alternative candidate station seek control process and the like.
  • the stereo demodulation process by the stereo demodulation unit is performed. Then, sound corresponding to the L signal LAD and the R signal RAD, which is a result of the stereo demodulation process, is reproduced and output from the sound output unit 170.
  • the buffer control unit 220 when the synchronization detection process is started, the buffer control unit 220 first clears the integration result buffer 230. Subsequently, the buffer control unit 220 sequentially stores the integration result of the two-phase phase modulation signal for each half bit period performed by the integration unit 210 in the integration result buffer 230.
  • the buffer control unit 220 detects a phase change in the two-phase phase modulation signal based on the temporal transition of the integration result value. Then, the buffer control unit 220 detects whether the stage of the integration result buffer 230 in which the integration result in the half bit period immediately after the phase change time is stored is an even stage or an odd stage, and displays the detection result. Stored as an even / odd detection result.
  • the buffer control unit 220 specifies that the integration result pair corresponding to the 26 symbol bits is stored in the integration result buffer 230 based on the even / odd detection result
  • the two-phase symbol calculation unit 240 Based on the 52 integration results stored in the integration result buffer 230, 26 symbol bit data values are calculated.
  • the calculation result by the two-phase symbol calculation unit 240 is used for detection of block synchronization.
  • block synchronization detection is performed using the integration result before detection of the phase change in the two-phase phase modulation signal. Therefore, according to the present embodiment, it is possible to quickly perform block synchronization for data transmitted by the two-phase phase modulation signal.
  • block synchronization is detected when no block data error is detected for any of two consecutive block candidates.
  • block synchronization may be detected when no block data error is detected for any of the three or more consecutive block candidates.
  • block synchronization may be detected when a block data error is not detected for a predetermined number of block candidates among a plurality of consecutive three or more block candidates.
  • the present invention is applied to a receiving apparatus adopting the RDS method.
  • a method other than the RDS method using the two-phase modulation method for data transmission for example, RBDS (Radio Broadcast Data System).
  • the present invention can also be applied to a receiving apparatus that employs the method.
  • the present invention is applied to the FM radio receiving apparatus.
  • the present invention can also be applied to apparatuses having other types of broadcast receiving functions, and also to mobile objects other than vehicles.
  • the present invention can also be applied to an on-board broadcast receiving apparatus.
  • the present invention can be applied to a device having a broadcast receiving function installed in a home or the like.
  • a part or all of the detection unit 130, the stereo demodulation unit 140, the data signal processing unit 150, and the control unit 190 in the above-described embodiment is a central processing unit (CPU: Central Processing Unit), a read only memory (ROM: Read: Only). Memory, a random access memory (RAM: Random Access Memory), etc., configured as a computer as a computing means, and by executing a program prepared in advance on the computer, a part of the processing in the above embodiment or You may make it perform all.
  • This program may be acquired in the form recorded on a portable recording medium such as a CD-ROM or DVD, or may be acquired in the form of distribution via a network such as the Internet. .

Landscapes

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Abstract

　同期検出処理が開始されると、積分結果バッファ２３０のクリアの後、バッファ制御部２２０が、積分部２１０により行われたハーフビット期間ごとの当該２相位相変調信号の積分結果を、順次、積分結果バッファ２３０に格納する。また、バッファ制御部２２０は、積分結果の値の時間的な推移に基づいて、当該２相位相変調信号における位相変化を検出する。そして、バッファ制御部２２０は、当該位相変化時点の直後のハーフビット期間における積分結果が格納された積分結果バッファ２３０の段が、偶数段及び奇数段のいずれであるかを検出し、この検出結果に基づいて、２６個のシンボルビットに対応する積分結果ペアが積分結果バッファ２３０に格納されたことを特定する。この特定が行われると、２相シンボル算出部２４０が、積分結果バッファ２３０に格納されている５２個の積分結果に基づいて、２６個のシンボルビットのデータ値を算出する。

Description

ブロック同期装置、受信装置及びブロック同期処理方法
　本発明は、ブロック同期装置、受信装置、ブロック同期処理方法及びブロック同期処理プログラム、並びに、当該ブロック同期処理プログラムを記録した記録媒体に関する。
　従来から、オーディオ及び／又は画像の再生コンテンツと、データとを多重化させた放送が普及している。こうした多重化放送の方式としては、例えば、欧州で普及しているＲＤＳ（Radio Data System）方式等が挙げられる。ここで、ＲＤＳ方式とは、ＦＭ放送信号に各種のデジタルデータを多重化して伝送する方式である。
　かかるＲＤＳ方式では、多重化されるデータには、現在受信している放送のプログラム（番組）識別コード（ＰＩ）データ、代替候補局の周波数のリスト（ＡＦ）データ等が含まれている。こうしたデータを利用することにより、ネットワークフォロー機能を活用して、代替候補局のシーク処理を行うことができるようになっている。
　ＲＤＳ方式において多重化されるデータ信号は、所定ビットレート（１１８７．５ｂｐｓ（bit per second））の２相位相変調信号である。この信号は、周波数１９ｋＨｚのステレオパイロット信号の３次高調波である５７ｋＨｚの副搬送波を、搬送波抑圧型振幅変調する。この結果、オーディオ信号のＦＭ変調後の信号波の周波数帯域外に、周波数多重されるようになっている。なお、ＲＤＳ方式においては、当該データ信号は、情報データビット列が差動エンコードされて生成された２相シンボルデータを２相位相変調したものとなっている。
　かかるＲＤＳデータは、図１に示されるように、１個のデータグループＤＧＰが４個のデータブロックＢＬＫ0～ＢＬＫ3から構成されている。そして、データブロックＢＬＫj（ｊ＝０～３）のそれぞれは、１６ビットのデータワードＤＴＷjと、１０ビットのチェックワードＣＫＷjから構成されている。ここで、ＲＤＳ方式においては、データブロックＢＬＫj（ｊ＝０～３）のそれぞれに共通なブロック識別符号は含まれていない。
　かかるＲＤＳデータの受信処理においては、まず、ビット同期を確認した上で、ブロック同期を行う。そして、ブロック同期が検出されると、さらにグループ同期が行われるようになっている。
　ここで、ブロック同期に際しては、データブロックごとに、後半１０ビットのチェックワードＣＫＷjに付されたオフセットワードを算出し、算出されたオフセットワードが所定の値（例えば、「Ａ」、「Ｂ」、「Ｃ」及び「Ｄ」）のいずれかであること）、並びに、順次算出されるオフセットワードの周期性（例えば、「Ａ」→「Ｂ」→「Ｃ」→「Ｄ」の繰り返し）に基づいて、ブロック同期及びグループ同期を確認するようになっている。ここで、オフセットワードの算出は、所定の生成多項式により、ＲＤＳデータブロックの候補（２６ビットのデータ）のシンドローム算出により行われるようになっている（特許文献１，２参照）。
特開平１１－１１２４７８号公報 特開平８－７９０１６号公報
　上述したように、従来のＲＤＳデータに関するブロック同期の確認動作は、ビット同期の確認後に開始される。ここで、ＲＤＳデータの信号（以下、「ＲＤＳデータ信号」という）は、位相変調信号であることから、位相が変化したことをもって、ビット同期を検出することができるようになっている。
　このため、従来のＲＤＳデータに関するブロック同期の確認動作は、ビット同期が検出された後、すなわち、位相変化が検出された後のＲＤＳデータ信号を利用して行われていた。この結果、迅速にブロック同期を図ることができるとはいえなかった。
　このため、ＲＤＳデータについて迅速にブロック同期を確認することができる技術が待望されている。かかる要請に応えることが、本発明が解決すべき課題の一つとして挙げられる。
　本発明は、上記の事情を鑑みてなされたものであり、２相位相変調信号により伝送されたデータについて、迅速にブロック同期を行うことができるブロック同期装置、受信装置及びブロック同期処理方法を提供することを目的とする。
　本発明は、第１の観点からすると、所定数のデータビットからデータブロックが構成される情報データを担った連続同期方式の２相位相変調信号を復調して、ブロック同期を行うブロック同期装置であって、前記２相位相変調信号を同期検波し、検波信号及び同期クロック信号を生成する検波手段と；前記同期クロック信号に基づいて、ハーフビット期間ごとにおける前記検波信号の積分値を算出する積分手段と；前記積分手段による積分結果を、前記所定数の２倍の数だけ順次記憶するバッファ記憶手段と；前記検波信号における位相変化点の直前のハーフビット期間における前記積分手段による積分結果が記憶された前記バッファ記憶手段の段が、偶数段及び奇数段のいずれであるかを検出する偶奇検出手段と；前記偶奇検出手段による検出結果に基づいて、前記バッファ記憶手段に前記所定数のビットに対応する前記積分手段による積分結果が記憶されたことの特定を行う特定手段と；前記特定手段による特定が行われた時点における前記バッファ記憶手段内の記憶内容に基づいて、前記バッファ記憶手段内の記憶内容に対応する前記所定数のビット期間長ごとのデータ値を算出する算出手段と；を備えることを特徴とするブロック同期装置である。
　本発明は、第２の観点からすると、所定数のデータビットからデータブロックが構成される情報データを担った連続同期方式の２相位相変調信号が重畳された信号を受信する受信装置であって、前記２相位相変調信号が多重化された放送波を発信する希望放送局の選局を行う選局手段と；前記２相位相変調信号を復調して、ブロック同期を行う請求項１～５のいずれか一項に記載のブロック同期装置と；を備えることを特徴とする受信装置である。
　本発明は、第３の観点からすると、所定数のデータビットからデータブロックが構成される情報データを担った連続同期方式の２相位相変調信号を復調して、ブロック同期を行うブロック同期装置において使用されるブロック同期処理方法であって、前記２相位相変調信号を同期検波し、検波信号及び同期クロック信号を生成する検波工程と；前記同期クロック信号に基づいて、ハーフビット期間ごとにおける前記検波信号の積分値の算出を行い、前記積分の結果を、前記所定数の２倍の数だけ、バッファ記憶手段に順次記憶させる積分工程と；前記検波信号における位相変化点の直前のハーフビット期間における積分の結果が記憶された前記バッファ記憶手段の段が、偶数段及び奇数段のいずれであるかを検出する検出工程と；前記検出工程における検出結果に基づいて、前記バッファ記憶手段に前記所定数のビットに対応する積分結果が記憶されたことの特定を行う特定工程と；前記特定工程において特定が行われた時点における前記バッファ記憶手段内の記憶内容に基づいて、前記バッファ記憶手段内の記憶内容に対応する前記所定数のビット期間長ごとのデータ値を算出する算出工程と；を備えることを特徴とするブロック同期処理方法である。
　本発明は、第４の観点からすると、本発明のブロック同期処理方法を演算手段に実行させる、ことを特徴とするブロック同期処理プログラムである。
　本発明は、第５の観点からすると、本発明のブロック同期処理プログラムが、演算手段により読み取り可能に記録されている、ことを特徴とする記録媒体である。
ＲＤＳ方式で採用されているデータグループ及びデータブロックの構成を説明するための図である。 本発明の一実施形態に係る受信装置の構成を示すブロック図である。 図２におけるデータ信号処理ユニットの構成を示すブロック図である。 図３における２相シンボルデコード部の構成を示すブロック図である。 図４における積分部の動作を説明するためのタイミング図である。 図４における２相シンボルデコード算出部によるシンボル算出動作を説明するための図（その１）である。 図４における２相シンボルデコード算出部によるシンボル算出動作を説明するための図（その２）である。 図３における差動デコード部の構成を示すブロック図である。 図３の同期制御部による処理を説明するためのフローチャートである。 図９における初期設定処理を説明するためのフローチャートである。 図４のバッファ制御部による処理を説明するためのフローチャートである。 図８のデータ出力制御部による処理を説明するためのフローチャート（その１）である。 図８のデータ出力制御部による処理を説明するためのフローチャート（その２）である。 図８のデータ出力制御部による処理を説明するためのフローチャート（その３）である。
　以下、本発明の一実施形態について、図２～図１４を参照して説明する。なお、本実施形態においては、車両に搭載されたＲＤＳ対応のＦＭラジオ受信装置を例示して説明する。また、以下の説明及び図面においては、同一又は同等の要素には同一の符号を付し、重複する説明を省略する。
　［構成］
　図２には、一実施形態に係る受信装置１００の概略的な構成がブロック図にて示されている。この図２に示されるように、受信装置１００は、アンテナ１１０と、選局手段としてのチューナユニット１２０と、検波ユニット１３０とを備えている。また、受信装置１００は、ステレオ復調ユニット１４０と、ブロック同期装置としてのデータ信号処理ユニット１５０とを備えている。さらに、受信装置１００は、操作入力ユニット１６０と、音出力ユニット１７０と、制御ユニット１９０とを備えている。
　上記のアンテナ１１０は、放送波を受信する。アンテナ１１０による受信結果は、信号ＲＦＳとして、チューナユニット１２０へ送られる。
　上記のチューナユニット１２０は、制御ユニット１９０からの選局指令ＣＳＬに従って、選択すべき放送局の信号を、信号ＲＦＳから抽出する選局処理を行い、所定の中間周波数帯の信号ＩＦＤとして検波ユニット１３０へ送る。このチューナユニット１２０は、
いずれも不図示の入力フィルタと、高周波増幅器（ＲＦ－ＡＭＰ：Radio Frequency-Amplifier）と、バンドパスフィルタ（以下、「ＲＦフィルタ」とも呼ぶ）と、ミキサ（混合器）と、中間周波フィルタ（以下、「ＩＦフィルタ」とも呼ぶ）と、ＡＤ（Analogue to Digital）変換器（ＡＤＣ）と、局部発振器回路とを備えている。
　ここで、アンテナ１１０で受信された信号ＲＦＳは、ハイパスフィルタである入力フィルタにより低周波成分が除去された後、高周波増幅器により増幅される。高周波増幅器による増幅結果は、ＲＦフィルタにより、特定の周波数範囲の信号が選択された後、ミキサへ送られる。
　ミキサでは、ＲＦフィルタを通過した信号と、局部発振回路が発生した選局指令ＣＳＬに対応した発振信号とが混合される。ミキサによる混合結果の信号から、予め定められた中間周波数範囲の信号成分が、ＩＦフィルタにより選択された後、ＡＤＣによりデジタル信号に変換される。この変換結果は、信号ＩＦＤとして、検波ユニット１３０へ送られる。
　上記の検波ユニット１３０は、チューナユニット１２０からの信号ＩＦＤを受ける。そして、検波ユニット１３０は、所定方式でデジタル検波処理を施して信号ＤＳＤを生成する。こうして生成された信号ＤＳＤは、ステレオ復調ユニット１４０及びデータ信号処理ユニット１５０へ送られる。
　なお、信号ＤＳＤには、オーディオ信号であるコンポジット信号の成分及びＲＤＳデータ信号の成分が含まれるようになっている。
　上記のステレオ復調ユニット１４０は、検波ユニット１３０からの信号ＤＳＤを受ける。このステレオ復調ユニット１４０は、まず、信号ＤＳＤに含まれるコンポジット信号を抽出する。そして、ステレオ復調ユニット１４０は、抽出されたコンポジット信号に対してステレオ復調処理を施し、レフトチャンネル音声信号（以下、「Ｌ信号」とも記す）ＬＡＤ及びライトチャンネル信号（以下、「Ｒ信号」とも記す）ＲＡＤを生成する。こうして生成されたＬ信号ＬＤＡ及びＲ信号ＲＤＡは、音出力ユニット１７０へ向けて出力される。
　上記のデータ信号処理ユニット１５０は、検波ユニット１３０からの信号ＤＳＤに基づいてＲＤＳデータのデコードを行う。かかる機能を有するデータ信号処理ユニット１５０は、図３に示されるように、バンドパスフィルタ（ＢＰＦ）１５１と、検波手段としての同期検波部１５２とを備えている。また、データ信号処理ユニット１５０は、２相シンボルデコード部１５３と、差動デコード部１５４と、エラー検出手段としてのエラー検出／訂正部１５５とを備えている。さらに、データ信号処理ユニット１５０は、ブロック同期検出手段としての同期制御部１５９を備えている。
　上記のＢＰＦ１５１は、検波ユニット１３０からの信号ＤＳＤを受ける。そして、ＢＰＦ１５１は、信号ＤＳＤにおけるＲＤＳデータ信号成分を選択的に通過させる。こうしてＢＰＦ１５１を通過した信号は、信号ＦＴＤとして同期検波部１５２へ送られる。
　上記の同期検波部１５２は、ＢＰＦ１５１からの信号ＦＴＤを受ける。そして、同期検波部１５２は、ＰＬＬ（Phase-Locked Loop）回路を備えて構成されており、信号ＦＴＤに対してデジタル検波処理を施して２相位相変調信号である信号ＳＤＤを生成するとともに、同期クロック信号ＳＣＫを生成する。こうして生成された信号ＳＤＤ及び同期クロック信号ＳＣＫは、２相シンボルデコード部１５３へ送られる。
　なお、同期検波部１５２により生成された信号ＳＤＤ及び同期クロック信号ＳＣＫの波形例が、後述する図５に示されている。以下、図５に示されるように、１ビット期間長が「時間ＴB」であるものとして説明する。
　図３に戻り、上記の２相シンボルデコード部１５３は、同期検波部１５２からの信号ＳＤＤ及び同期クロック信号ＳＣＫに基づいて、信号ＳＤＤに対して復調処理を施すことにより、２相シンボルビットデータのデコード処理を行う。なお、２相シンボルデコード部１５３は、同期制御部１５９から２相シンボルデコード処理の開始指令ＳＢＣを受けると、新たに２相シンボルデコード処理を開始するようになっている。
　かかる機能を有する２相シンボルデコード部１５３は、図４に示されるように、積分手段としての積分部２１０と、偶奇検出手段及び特定手段としてのバッファ制御部２２０とを備えている。また、２相シンボルデコード部１５３は、バッファ記憶手段としての積分結果バッファ２３０と、算出手段としての２相シンボル算出部２４０とを備えている。
　上記の積分部２１０は、同期検波部１５２からの信号ＳＤＤ及び同期クロック信号ＳＣＫを受ける。そして、積分部２１０は、１ビット期間の前半の半分である前半ハーフビット期間及び１ビット期間の後半の半分である後半ハーフビット期間のそれぞれについて、信号ＳＤＤの時間積分を行い、積分値Ｉ（ｔ）（ｔ：時間）を算出する。
　こうして算出される積分値Ｉ（ｔ）の例が、上述した信号ＳＤＤ及び同期クロック信号ＳＣＫの波形例とともに、図５に示されている。なお、以下の説明においては、前半ハーフビット期間は時刻ｔ2p（ｐ＝１，２，…）の直後に開始し、後半ハーフビット期間は時刻ｔ2p+1（ｐ＝１，２，…）の直後に開始するものとする。
　積分部２１０は、前半ハーフビット期間の積分結果である積分値Ｉ（ｔ2p+1）、又は、後半ハーフビット期間の積分結果である積分値Ｉ（ｔ2(p+1)）が算出されるたびに、算出結果をバッファ制御部２２０へ送る。なお、積分部２１０は、各積分期間が、前半ハーフビット期間及び後半ハーフビット期間のいずれかであるかを認識せずに、ハーフビット期間ごとに積分を行うようになっている。
　なお、本実施形態では、図５に示されるように、前半ハーフビット期間及び後半ハーフビット期間のそれぞれにおいては、ほとんど全期間にわたって、信号ＳＤＤの値が正及び負のいずれかとなっている。このため、前半ハーフビット期間の積分結果である積分値Ｉ（ｔ2p+1）の正負符号と、後半ハーフビット期間の積分結果である積分値Ｉ（ｔ2(p+1)）の正負符号とは、互いに異なるようになっている。
　図４に戻り、上記のバッファ制御部２２０は、同期制御部１５９からの開始指令ＳＢＣを受けると、積分結果バッファ２３０のクリアを行った後に、積分部２１０からの積分結果の受信を開始する。そして、バッファ制御部２２０は、積分結果として報告された積分値を、積分結果バッファ２３０に順次格納する。
　また、バッファ制御部２２０は、新たな積分結果を受けると、新たな積分結果の正負符号と直前に受けた積分結果の正負符号とを比較する。そして、双方の正負符号が同一であった場合に、信号ＳＤＤにおいて位相変化が発生したことを検出する。そして、当該新たな積分結果が格納される積分結果バッファ２３０の段が、偶数段及び奇数段のいずれであるかを検出し、検出結果を保持する。
　バッファ制御部２２０は、こうした検出処理を、同期制御部１５９からの開始指令ＳＢＣを受けるたびに、１回だけ行う。すなわち、バッファ制御部２２０は、同期制御部１５９からの開始指令ＳＢＣを受けた後において、最初に位相変化が検出された時点の積分結果が格納される積分結果バッファ２３０の段の偶奇情報（以下、単に「偶奇情報」ともいう）を、次に同期制御部１５９からの開始指令ＳＢＣを受けるまで保持するようになっている。
　また、バッファ制御部２２０は、後述するように５２段構成の積分結果バッファ２３０に２６シンボルビット分の積分結果ペア（１シンボルビットに関する前半ビット期間の積分結果と後半ビット期間の積分結果とのペア）が格納されたことを、受信した積分結果の数及び偶奇情報に基づいて特定する。そして、当該特定が行われた時点で、バッファ制御部２２０は、２相シンボル算出部２４０に対して、２６個のシンボルビットのデータ値を算出すべき旨の第１算出指令を送る。その後、バッファ制御部２２０は、新たに２個の積分結果を積分結果バッファ２３０に格納するたびに、１個のシンボルビットのデータ値を算出すべき旨の第２算出指令を送る。
　上記の積分結果バッファ２３０は、５２段のデータバッファであり、いわゆるリングバッファとして構成されている。そして、積分結果バッファ２３０には、最近にバッファ制御部２２０から送られてきた最大で５２個の積分結果が格納されるようになっている。なお、以下の説明においては、各時点における最旧の積分結果が格納されている段が第０段であり、バッファフルの状態では、第５１段に最新の積分結果が格納されているものとして説明する。また、第ｑ（ｑ＝０，１，…，５１）段のそれぞれに格納されている積分結果を、「積分結果ＩＲq」と記すものとする。
　上記の２相シンボル算出部２４０は、バッファ制御部２２０から算出指令に従って、シンボルビットのデータ値の算出を行う。ここで、算出指令として第１算出指令を受けると、積分結果バッファ２３０に格納されている５２個の積分結果を読み取って、２６個のシンボルビットのデータ値ＳＤr（ｒ＝０～２５）を算出する。
　かかるデータ値ＳＤr（＝「０」又は「１」）のそれぞれの算出に際して、本実施形態では、２相シンボル算出部２４０は、まず、次の（１）式により、値ＳＶrを算出する。
　　ＳＶr＝ＩＲ2r－ＩＲ2r+1　　　　　　…（１）
　引き続き、２相シンボル算出部２４０は、値ＳＶrの正負符号に基づいて、シンボルビットのデータ値ＳＤrを算出する。本実施形態では、２相シンボル算出部２４０は、値ＳＶrが正値である場合には、データ値ＳＤrを「１」として算出するとともに、値ＳＶrが負値である場合には、データ値ＳＤrを「０」として算出するようになっている。こうしたデータ値ＳＤrの算出の様子が、図６に示されている。
　２相シンボル算出部２４０は、算出された２６個のデータ値ＳＤrを時間順に、信号ＢＳＤとして差動デコード部１５４へ送る。
　また、２相シンボル算出部２４０は、バッファ制御部２２０からの算出指令として第２算出指令を受けると、積分結果バッファ２３０に格納されている積分結果ＩＲ50，ＩＲ51を読み取って、１個のシンボルビットのデータ値ＮＳＤを算出する。かかるデータ値ＮＳＤの算出に際して、本実施形態では、２相シンボル算出部２４０は、まず、次の（２）式により、値ＮＳＶを算出する。
　　ＮＳＶ＝ＩＲ50－ＩＲ51　　　　　　…（２）
　引き続き、２相シンボル算出部２４０は、値ＮＳＶの正負符号に基づいて、データ値ＳＤrの算出の場合と同様にして、データ値ＮＳＤを算出する。こうしたデータ値ＮＳＤの算出の様子が、図７に示されている。
　２相シンボル算出部２４０は、算出されたデータ値ＮＳＤを、信号ＢＳＤとして差動デコード部１５４へ送る。
　図３に戻り、上記の差動デコード部１５４は、信号ＢＳＤとして２相シンボルデコード部１５３から送られてきたデータに対する差動デコードを行う。なお、差動デコード部１５４は、同期制御部１５９からの動作指定ＤＤＣの内容に従って、差動デコード処理を行うようになっている。かかる機能を有する差動デコード部１５４は、図８に示されるように、ビットデータ算出部２６０と、ビットデータバッファ２７０と、データ出力制御部２８０とを備えている。
　上記のビットデータ算出部２６０は、２相シンボルデコード部１５３からの信号ＢＳＤを受ける。このビットデータ算出部２６０は、信号ＢＳＤとして新たなシンボルビットのデータ値を受けると、新たなシンボルビットのデータ値と、直前に信号ＢＳＤとして受けたシンボルビットのデータ値とを比較し、同一であるか否か判定する。ビットデータ算出部２６０は、その判定結果に基づいて、新たな情報ビットのデータ値を算出する。そして、ビットデータ算出部２６０は、新たに算出されたデータ値をデータビットバッファ２７０に格納する。なお、新たに算出されたデータ値をデータビットバッファ２７０に格納するたびに、ビットデータ算出部２６０は、格納報告をデータ出力制御部２８０へ送るようになっている。
　本実施形態では、上記の判定結果が肯定的であった場合には、新たな情報ビットのデータ値として「０」を算出するようになっている。また、判定結果が否定的であった場合には、新たな情報ビットのデータ値として「１」を算出するようになっている。
　上記のビットデータバッファ２７０は、２６段のビットデータバッファであり、いわゆるリングバッファとして構成されている。そして、データビットバッファ２７０には、最近にビットデータ算出部２６０から送られてきた最大で２６個のビットデータ値が格納されるようになっている。
　上記のデータ出力制御部２８０は、ビットデータ算出部２６０からの格納報告を参照しつつ、同期制御部１５９からの動作指定ＤＤＣに従った動作態様で、ビットデータバッファ２７０内の２６個のビットデータ値を読み取る。そして、データ出力制御部２８０は、読み取られた２６個のビットデータ値を、信号ＤＤＤとして、エラー検出／訂正部１５５へ送る。
　なお、動作指定ＤＤＣにより、第１～３出力指定が行われるが、各出力指定に対応するデータ出力制御部２８０の動作については、後述する。
　図３に戻り、上記のエラー検出／訂正部１５５は、同期制御部１５９からの動作指定ＥＣＣに従った動作を行う。動作指定ＥＣＣとしてデータ非報告動作が指定された場合には、エラー検出／訂正部１５５は、差動デコード部１５４から受けた２６個のビットデータ値についてのエラーチェックのみを行い、チェック結果ＥＤＲを同期制御部１５９へ送る。このエラーチェックに際して、エラー検出／訂正部１５５は、ＲＤＳ方式で定められ生成多項式を使用してシンドローム算出を行う。そして、エラー検出／訂正部１５５は、シンドローム算出の結果に基づいて、ブロックエラーチェックを行う。
　かかるブロックエラーチェックは、シンドローム算出によりオフセットワードが正しく得られたか否かをチェックすることにより行われる。ここで、オフセットワードが正しく得られたか否かは、同期検出動作開始後の最初のブロックエラーチェックについては、複数の所定オフセットワード（「Ａ」、「Ｂ」、「Ｃ」及び「Ｄ」）のうちの１つが、シンドローム算出により得られたか否かをチェックすることにより行われる。そして、その後のブロックエラーチェックについては、更に、シンドローム算出により得られたオフセットワードが、所定の順序（「Ａ」→「Ｂ」→「Ｃ」→「Ｄ」→「Ａ」→…　の順序）に従って得られているか否かをチェックすることにより行われる。
　また、動作指定ＥＣＣとしてデータ報告動作が指定された場合には、エラー検出／訂正部１５５は、ブロックエラーチェック及びチェック結果報告に加えて、ブロックエラーを検出した場合には、シンドローム算出結果に基づいてデータワードの訂正を行う。そして、エラー検出／訂正部１５５は、ブロックエラーが検出されなかった場合には、そのままのデータワードを採用するとともに、ブロックエラーが検出された場合には、データワードの訂正結果を採用しつつ、新たな１グループ（オフセットワードが「Ａ」から「Ｄ」までの４ブロック）分のデータが揃うたびに、信号ＲＳＤとして、制御ユニット１９０へ送る。
　なお、エラー検出／訂正部１５５から制御ユニット１９０へ送られるデータには、ＰＩデータ、ＡＦデータ等が含まれている。
　上記の同期制御部１５９は、データ信号処理ユニット１５０の動作を制御する。この同期制御部１５９は、制御ユニット１９０からの同期開始指令ＳＴＣを受けると、新たに同期検出制御処理を開始する。同期制御部１５９による同期制御処理については、後述する。
　図２に戻り、上記の操作入力ユニット１６０は、受信装置１００の本体部に設けられたキー部、あるいはキー部を備えるリモート入力装置等により構成される。ここで、本体部に設けられたキー部としては、不図示の表示ユニットに設けられたタッチパネルを用いることができる。また、キー部を有する構成に代えて、音声入力する構成を採用することもできる。操作入力ユニット１６０への操作入力結果は、操作入力データＩＰＤとして制御ユニット１９０へ送られる。
　上記の音出力ユニット１７０は、（ｉ）ステレオ復調ユニット１４０から受信したデータをアナログ信号に変換するＤＡ（Digital to Analogue）変換器と、（ii）当該ＤＡ変換器から出力されたアナログ信号を増幅する増幅器と、（iii）増幅されたアナログ信号を音声に変換するスピーカとを備えて構成されている。なお、（ｉ）～（iii）は、ステレオ復調処理の結果であるＬ信号ＬＡＤ及びＲ信号ＲＡＤごとに、用意されている。
　上記の制御ユニット１９０は、受信装置１００の全体の動作を制御する。この制御ユニット１９０は、受信装置１００の電源ＯＮ時にはプリセット放送局の選局を指定する選局指令ＣＳＬを生成して、チューナユニット１２０へ送る。また、制御ユニット１９０は、操作入力ユニット１６０に入力された選局指定が操作入力データＩＰＤとして通知されると、当該選局指定に従って選局指令ＣＳＬを生成して、チューナユニット１２０へ送る。また、制御ユニット１９０は、ＲＤＳ方式におけるネットワークフォロー機能を活用して得られた最適放送局の選局を指定する選局指令ＣＳＬを生成して、チューナユニット１２０へ送る。そして、制御ユニット１９０は、選局指令ＣＳＬをチューナユニット１２０へ送ると、引き続いて、同期開始指令ＳＴＣを、データ信号処理ユニット１５０（より詳しくは、同期制御部１５９）へ送る。
　また、制御ユニット１９０は、データ信号処理ユニット１５０からの信号ＲＳＤの含まれるＰＩデータ、ＡＦデータ等に基づいて、代替候補局のシーク処理等を行う。
　［動作］
　次に、上記のように構成された受信装置１００の動作について、データ信号処理ユニット１５０による同期検出処理における同期制御部１５９、バッファ制御部２２０及びデータ出力制御部２８０の処理に主に着目して説明する。
　プリセット放送局、利用者により指定された放送局又は最適放送局に対応する選局指令ＣＳＬが、制御ユニット１９０からチューナユニット１２０へ送られた後に、同期開始指令ＳＴＣが、制御ユニット１９０からデータ信号処理ユニット１５０へ送られることにより、データ信号処理ユニット１５０による同期検出処理が開始される。この同期検出処理に際しては、同期開始指令ＳＴＣを受けたデータ信号処理ユニット１５０における同期制御部１５９が、図９に示されるように、まず、ステップＳ１１において初期設定処理を行う。
　この初期設定処理に際して、同期制御部１５９は、図１０に示されるように、まず、ステップＳ２１において、エラー検出／訂正部１５５に対して、データ非報告モード設定を行う。このデータ非報告設定は、同期制御部１５９が、データ非報告の指定を動作指定ＥＣＣとして、エラー検出／訂正部１５５へ送ることにより行われる。当該データ非報告の指定を受けたエラー検出／訂正部１５５は、その後、ブロックエラーチェック、及び、チェック結果の同期制御部１５９への報告のみを行う。
　次に、ステップＳ２２において、同期制御部１５９が、２相シンボルデコード部１５３に対して、２相シンボルデコード処理の開始設定を行う。この２相シンボルデコード処理の開始設定は、同期制御部１５９が、開始指令ＳＢＣを２相シンボルデコード部１５３へ送ることにより行われる。
　当該開始指令ＳＢＣを受けると、２相シンボルデコード部１５３では、新たな２相シンボルデコード処理が開始される。かかる２相シンボルデコード処理では、図１１に示されるように、まず、ステップＳ３１において、開始指令ＳＢＣを受けたバッファ制御部２２０が、積分結果バッファ２３０をクリアする。
　次に、ステップＳ３２において、バッファ制御部２２０が、上述のようにしてハーフビット期間における積分結果の報告を行う積分部２１０からの新たな積分結果を取得したか否かを判定する。この判定の結果が否定的であった場合（ステップＳ３２：Ｎ）には、ステップＳ３２の処理が繰り返される。
　バッファ制御部２２０が、積分部２１０から新たな積分結果を受け、積分結果バッファ２３０に格納することにより、ステップＳ３２における判定の結果が肯定的となると（ステップＳ３２：Ｙ）、処理はステップＳ３３へ進む。このステップＳ３３において、バッファ制御部２２０が、信号ＳＤＤにおいて位相変化が発生したか否かを判定する。かかる位相変化が発生したか否かの判定は、上述したように、バッファ制御部２２０が、新たな積分結果の正負符号と直前に受けた積分結果の正負符号とを比較することにより行われる。
　ステップＳ３３における判定の結果が否定的であった場合（ステップＳ３３：Ｎ）には、処理はステップＳ３２へ戻る。そして、位相変化の発生が検出されるまで、ステップＳ３２及びステップＳ３３の処理が繰り返される。
　ステップＳ３３における判定の結果が肯定的となると（ステップＳ３３：Ｙ）、処理はステップＳ３４へ進む。このステップＳ３４では、バッファ制御部２２０が、ステップＳ３２において新たに取得されたと判定された積分結果が格納された積分結果バッファ２３０の段が、偶数段であったか否かを検出する。そして、バッファ制御部２２０は、検出結果を偶奇検出結果として保持する。
　次いで、ステップＳ３５において、バッファ制御部２２０が、積分結果バッファ２３０がフルとなったか否かを判定する。かかる判定は、バッファ制御部２２０が、ステップＳ３１の実行後に、５２個の積分結果を取得したか否かを判定することにより行われる。
　ステップＳ３５における判定の結果が否定的であった場合（ステップＳ３５：Ｎ）には、処理はステップＳ３６へ進む。このステップＳ３６では、バッファ制御部２２０が、積分部２１０からの新たな積分結果を取得した否かを判定する。この判定の結果が否定的であった場合（ステップＳ３６：Ｎ）には、ステップＳ３６の処理が繰り返される。
　バッファ制御部２２０が、積分部２１０から新たな積分結果を受け、積分結果バッファ２３０に格納することにより、ステップＳ３６における判定の結果が肯定的となると（ステップＳ３６：Ｙ）、処理はステップＳ３５へ戻る。そして、ステップＳ３５における判定の結果が肯定的となるまで、ステップＳ３５及びステップＳ３６の処理が繰り返される。
　ステップＳ３１の実行後に、バッファ制御部２２０が５２個の積分結果を取得することにより、ステップＳ３５における判定の結果が肯定的となると（ステップＳ３５：Ｙ）、処理はステップＳ３７へ進む。このステップＳ３７では、バッファ制御部２２０が、先のステップＳ３４において検出された偶奇検出結果が、「偶」であるか否かを判定する。この判定の結果が否定的であった場合（ステップＳ３７：Ｎ）には、積分結果バッファ２３０の第０段には後半ビット期間の積分結果が格納されており、積分結果バッファ２３０には、２６シンボルビット分の積分結果ペアが格納されていないので、処理はステップＳ３８へ進む。
　このステップＳ３８では、バッファ制御部２２０が、積分部２１０からの新たな積分結果を取得したか否かを判定する。この判定の結果が否定的であった場合（ステップＳ３８：Ｎ）には、ステップＳ３８の処理が繰り返される。
　バッファ制御部２２０が、積分部２１０から新たな積分結果を受け、積分結果バッファ２３０に格納することにより、ステップＳ３８における判定の結果が肯定的となる（ステップＳ３８：Ｙ）。こうしてステップＳ３８における判定の結果が肯定的となると、バッファ制御部２２０は、積分結果バッファ２３０内に２６シンボルビット分の積分結果ペアが格納されていることを特定する。そして、処理はステップＳ３９へ進む。
　上述したステップＳ３７における判定の結果が肯定的であった場合（ステップＳ３７：Ｙ）には、積分結果バッファ２３０の第０段には前半ビット期間の積分結果が格納されている。そこで、ステップＳ３８における判定の結果が肯定的であった場合には、バッファ制御部２２０は、積分結果バッファ２３０内に２６シンボルビット分の積分結果ペアが格納されていることを特定する。そして、処理はステップＳ３９へ進む。
　こうした特定により、ビット同期が行われる。
　ステップＳ３９では、上述の特定によりビット同期が確立したと判断したバッファ制御部２２０が、２相シンボル算出部２４０に対して、２６個のシンボルビットのデータ値を算出すべき旨の第１算出指令を送る。この第１算出指令を受けると、２相シンボル算出部２４０は、上述のようにして、積分結果バッファ２３０に格納されている５２個の積分結果を読み取って、２６個のシンボルビットのデータ値を算出する。そして、２相シンボル算出部２４０は、算出された２６個のシンボルビットのデータ値を、時間順に、差動デコード部１５４へ送る。
　上記のステップＳ３９における第１算出指令の発行が終了すると、ステップＳ４０において、バッファ制御部２２０が、積分部２１０からの新たな２個の積分結果を取得したか否かを判定する。この判定の結果が否定的であった場合（ステップＳ４０：Ｎ）には、ステップＳ４０の処理が繰り返される。
　バッファ制御部２２０が、積分部２１０から新たな２個の積分結果を順次受け、積分結果バッファ２３０に格納することにより、ステップＳ４０における判定の結果が肯定的となると（ステップＳ４０：Ｙ）、バッファ制御部２２０は、積分結果バッファ２３０には、新たな１シンボルビット分の積分結果ペアが格納されていることを特定し、処理はステップＳ４１へ進む。
　ステップＳ４１では、バッファ制御部２２０が、２相シンボル算出部２４０に対して、１個のシンボルビットのデータ値を算出すべき旨の第２算出指令を送る。この第２算出指令を受けると、２相シンボル算出部２４０は、上述のようにして、積分結果バッファ２３０に格納されている第５０，５１段に格納された積分結果を読み取って、１個のシンボルビットのデータ値を算出する。そして、２相シンボル算出部２４０は、算出された１個のシンボルビットのデータ値を差動デコード部１５４へ送る。
　以後、新たに開始指令ＳＢＣを受けるまで、ステップＳ４０及びステップＳ４１の処理が繰り返される。
　図１０に戻り、ステップＳ２２における２相シンボルデコード処理の開始設定が終了すると、ステップＳ２３において、同期制御部１５９が、差動デコード部１５４に対して、第１出力モード設定を行う。この第１出力モード設定は、同期制御部１５９が、第１出力指定を動作指定ＤＤＣとして、差動デコード部１５４へ送ることにより行われる。
　当該第１出力指定を受けると、差動デコード部１５４では、第１出力モード処理が開始させる。かかる第１出力モード処理では、図１２に示されるように、まず、ステップＳ５１において、第１出力指定を受けたデータ出力制御部２８０が、ビットデータバッファ２７０をクリアする。
　次に、ステップＳ５２において、データ出力制御部２８０は、上述のようにビットデータ算出を行って、算出結果をビットデータバッファ２７０に順次格納するビットデータ算出部２６０から、新たな格納報告を受けたか否かの判定を行う。この判定の結果が否定的であった場合（ステップＳ５２：Ｎ）には、ステップＳ５２の処理が繰り返される。
　ビットデータ算出部２６０から新たな格納報告を受け、ステップＳ５２における判定の結果が肯定的となると（ステップＳ５２：Ｙ）、処理はステップＳ５３へ進む。このステップＳ５３では、データ出力制御部２８０が、ビットデータバッファ２７０がフルとなったか否かを判定する。かかる判定は、データ出力制御部２８０が、ステップＳ５１の実行後に、２６回の格納報告を受けたか否かを判定することにより行われる。
　ステップＳ５３における判定の結果が否定的であった場合（ステップＳ５３：Ｎ）には、処理はステップＳ５２に戻る。そして、ステップＳ５３における判定の結果が肯定的となるまで、ステップＳ５２及びステップＳ５３の処理が繰り返される。
　ビットデータバッファ２７０がフルとなり、ステップＳ５３における判定の結果が肯定的となると（ステップＳ５３：Ｙ）、処理はステップＳ５４へ進む。このステップＳ５４では、データ出力制御部２８０が、ビットデータバッファ２７０内の２６個のビットデータ値を読み取って、エラー検出／訂正部１５５へ送る。そして、データ出力制御部２８０は、第１出力モード処理を終了する。
　なお、エラー検出／訂正部１５５は、差動デコード部１５４から受けた２６個のビットデータ値をブロックデータ候補とみなし、上述したシンドローム算出を行うことにより、ブロックエラーチェックを行う。そして、エラー検出／訂正部１５５は、チェック結果を同期制御部１５９へ送る。
　図１０に戻り、上記のステップＳ２３における第１出力モード設定が終了すると、ステップＳ１１の処理が終了し、処理は図９のステップＳ１２へ進む。このステップＳ１２では、同期制御部１５９が、エラー検出／訂正部１５５から報告されたチェック結果を受け、チェック結果においてブロックエラーが報告されたか否かを判定する。
　ステップＳ１２における判定の結果が肯定的であった場合（ステップＳ１２：Ｙ）には、処理はステップＳ１３へ進む。このステップＳ１３では、同期制御部１５９が、差動デコード部１５４に対して、第２出力モード設定を行う。この第２出力モード設定は、同期制御部１５９が、第２出力指定を動作指定ＤＤＣとして、差動デコード部１５４へ送ることにより行われる。
　当該第２出力指定を受けると、差動デコード部１５４では、第２出力モード処理が開始させる。かかる第２出力モード処理では、図１３に示されるように、まず、ステップＳ６１において、データ出力制御部２８０が、新たな格納報告を受けたか否かの判定を行う。この判定の結果が否定的であった場合（ステップＳ６１：Ｎ）には、ステップＳ６１の処理が繰り返される。
　ビットデータ算出部２６０から新たな格納報告を受け、ステップＳ６１における判定の結果が肯定的となると（ステップＳ６１：Ｙ）、処理はステップＳ６２へ進む。このステップＳ６２では、データ出力制御部２８０が、ビットデータバッファ２７０内の２６個のビットデータ値を読み取って、エラー検出／訂正部１５５へ送る。そして、処理はステップＳ６１へ戻る。以後、第２出力指定以外の出力指定を受けるまで、ステップＳ６１及びステップＳ６２の処理が繰り返される。
　なお、エラー検出／訂正部１５５は、差動デコード部１５４から受けた２６個のビットデータ値を受けるたびに、受信した２６個のビットデータ値をブロックデータ候補とみなし、上述したシンドローム算出行うことにより、ブロックエラーチェックを行う。そして、エラー検出／訂正部１５５は、チェック結果を同期制御部１５９へ送る。
　図９に戻り、上記のステップＳ１３における第２出力モード設定が終了すると、ステップＳ１４において、エラー検出／訂正部１５５から報告されたチェック結果を受けるたびに、チェック結果においてブロックエラーが報告されたか否かを判定する。この判定の結果が肯定的であった場合（ステップＳ１４：Ｙ）には、ステップＳ１４の処理が繰り返される。
　エラー検出／訂正部１５５からのチェック結果においてブロックエラーが報告されず、ステップＳ１４における判定の結果が否定的となると（ステップＳ１４：Ｎ）、処理はステップＳ１５へ進む。また、上記のステップＳ１２における判定の結果が否定的であった場合（ステップＳ１２：Ｎ）にも、処理はステップＳ１５へ進む。
　ステップＳ１５では、同期制御部１５９が、差動デコード部１５４に対して、第３出力モード設定を行う。この第３出力モード設定は、同期制御部１５９が、第３出力指定を動作指定ＤＤＣとして、差動デコード部１５４へ送ることにより行われる。
　当該第３出力指定を受けると、差動デコード部１５４では、第３出力モード処理が開始させる。かかる第３出力モード処理では、図１４に示されるように、まず、ステップＳ７１において、データ出力制御部２８０が、新たに２６回の格納報告を受けたか否かの判定を行う。この判定の結果が否定的であった場合（ステップＳ７１：Ｎ）には、ステップＳ７１の処理が繰り返される。
　ビットデータ算出部２６０から新たに２６回の格納報告を受け、ステップＳ７１における判定の結果が肯定的となると（ステップＳ７１：Ｙ）、処理はステップＳ７２へ進む。このステップＳ７２では、データ出力制御部２８０が、ビットデータバッファ２７０内の２６個のビットデータ値を読み取って、エラー検出／訂正部１５５へ送る。そして、処理はステップＳ７１へ戻る。以後、第３出力指定以外の出力指定を受けるまで、ステップＳ７１及びステップＳ７２の処理が繰り返される。
　なお、エラー検出／訂正部１５５は、差動デコード部１５４から受けた２６個のビットデータ値を受けるたびに、受信した２６個のビットデータ値をブロックデータ候補とみなし、上述したシンドローム算出を行うことにより、ブロックエラーチェックを行う。そして、エラー検出／訂正部１５５は、チェック結果を同期制御部１５９へ送る。
　図９に戻り、上記のステップＳ１５における第３出力モード設定が終了すると、ステップＳ１６において、エラー検出／訂正部１５５から報告されたチェック結果を受け、チェック結果においてブロックエラーが報告されたか否かを判定する。この判定の結果が肯定的であった場合（ステップＳ１６：Ｙ）には、処理はステップＳ１３へ戻る。以後、ステップＳ１６における判定の結果が否定的となるまで、ステップＳ１３～Ｓ１６の処理が繰り返される。
　ステップＳ１６における判定の結果が否定的であり（ステップＳ１６：Ｎ）、連続した２個のブロック候補のいずれについても、ブロックデータエラーが検出されなかった場合に、ブロック同期がなされたと判断され、処理はステップＳ１７へ進む。このステップＳ１７では、同期制御部１５９が、エラー検出／訂正部１５５に対して、データ報告モード設定を行う。このデータ報告設定は、同期制御部１５９が、データ報告の指定を動作指定ＥＣＣとして、エラー検出／訂正部１５５へ送ることにより行われる。
　当該データ報告の指定を受けたエラー検出／訂正部１５５は、その後、ブロックエラーチェック及びチェック結果報告に加えて、ブロックエラーを検出した場合には、シンドローム算出結果に基づいてデータワードの訂正を行う。そして、エラー検出／訂正部１５５は、ブロックエラーが検出されなかった場合にはそのままのデータワードを採用するとともに、ブロックエラーが検出された場合にはデータワードの訂正結果を採用しつつ、新たな１グループ分のデータが揃うたびに、信号ＲＳＤとして、制御ユニット１９０へ送る。こうしてグループ同期が図られたうえで、ＰＩデータ、ＡＦデータ等を含むＲＤＳデータが制御ユニット１９０へ送られる。
　次に、ステップＳ１８において、同期制御部１５９が、同期維持がはずれたか否かを判定する。かかる判定は、本実施形態では、エラー検出／訂正部１５５からのチェック結果において、連続する所定数（例えば、５個）のデータブロックのいずれについても、ブロックエラーが検出されたか否かを判定することにより行われる。
　ステップＳ１８における判定の結果が否定的であった場合（ステップＳ１８：Ｎ）には、ステップＳ１８の処理が繰り返される。一方、ステップＳ１８における判定の結果が肯定的となると（ステップＳ１８：Ｙ）、処理はステップＳ１１へ戻り、以後、ステップＳ１１～Ｓ１８の処理が繰り返される。
　以上の同期検出処理を伴うデータ受信処理が行われることにより、制御ユニット１９０には、選局中の放送局から発信されたデータが報告される。こうしたデータに含まれるＰＩデータ、ＡＦデータ等を利用して、制御ユニット１９０は、代替候補局シークの制御処理等を行う。
　また、受信装置１００においては、上記の同期検出処理と並行して、ステレオ復調ユニットによるステレオ復調処理が行われる。そして、ステレオ復調処理の結果であるＬ信号ＬＡＤ及びＲ信号ＲＡＤに対応する音声が、音出力ユニット１７０から再生出力される。
　以上説明したように、本実施形態では、同期検出処理が開始されると、まず、バッファ制御部２２０が、積分結果バッファ２３０をクリアする。引き続き、バッファ制御部２２０が、積分部２１０により行われたハーフビット期間ごとの当該２相位相変調信号の積分結果を、順次、積分結果バッファ２３０に格納する。
　こうした積分結果の積分結果バッファ２３０への格納に際して、バッファ制御部２２０は、積分結果の値の時間的な推移に基づいて、当該２相位相変調信号における位相変化を検出する。そして、バッファ制御部２２０は、当該位相変化時点の直後のハーフビット期間における積分結果が格納された積分結果バッファ２３０の段が、偶数段及び奇数段のいずれであるかを検出し、検出結果を偶奇検出結果として保持する。
　この後、偶奇検出結果に基づいて、２６個のシンボルビットに対応する積分結果ペアが積分結果バッファ２３０に格納されたことが、バッファ制御部２２０により特定されると、２相シンボル算出部２４０が、積分結果バッファ２３０に格納されている５２個の積分結果に基づいて、２６個のシンボルビットのデータ値を算出する。そして、２相シンボル算出部２４０による算出結果が、ブロック同期の検出に利用される。
　このため、２相位相変調信号における位相変化の検出前の積分結果も利用して、ブロック同期検出が行われる。したがって、本実施形態によれば、２相位相変調信号により伝送されたデータについて、迅速にブロック同期を行うことができる。
　［実施形態の変形］
　本発明は、上記の実施形態に限定されるものではなく、様々な変形が可能である。
　例えば、上記の実施形態では、連続した２個のブロック候補のいずれについても、ブロックデータエラーが検出されなかった場合に、ブロック同期を検出するようにした。これに対し、連続した３個以上のブロック候補のいずれについても、ブロックデータエラーが検出されなかった場合に、ブロック同期を検出するようにしてもよい。また、連続した３個以上の複数のブロック候補のうち、所定数のブロック候補についても、ブロックデータエラーが検出されなかった場合に、ブロック同期を検出するようにしてもよい。
　また、上記の実施形態では、連続した５個のブロック候補のいずれについても、ブロックデータエラーが検出された場合に、ブロック同期がはずれたことを検出することを例示した。これに対し、連続した５以外の複数のブロック候補のいずれについても、ブロックデータエラーが検出された場合に、ブロック同期がはずれたことを検出するようにしてもよい。
　また、上記の実施形態では、ＲＤＳ方式を採用した受信装置に本発明を適用したが、２相位相変調方式をデータ伝送に利用しているＲＤＳ方式以外の方式、例えばＲＢＤＳ（Radio Broadcast Data System）方式を採用している受信装置にも、本発明を適用することができる。
　また、上記の実施形態においては、ＦＭラジオ受信装置に本発明を適用したが、他の種類の放送受信機能を有する装置に本発明を適用することもできるし、また、車両以外の移動体に搭載される放送受信装置に本発明を適用することもできる。さらに、例えば、家庭内等に設置される放送受信機能を有する装置に本発明を適用することもできる。
　なお、上記の実施形態における検波ユニット１３０、ステレオ復調ユニット１４０、データ信号処理ユニット１５０及び制御ユニット１９０の一部又は全部を中央処理装置（ＣＰＵ：Central Processing Unit）、読出専用メモリ（ＲＯＭ：Read Only Memory）、ランダムアクセスメモリ（ＲＡＭ：Random Access Memory）等を備えた演算手段としてのコンピュータとして構成し、予め用意されたプログラムを当該コンピュータで実行することにより、上記の実施形態における処理の一部又は全部を実行するようにしてもよい。このプログラムは、ＣＤ－ＲＯＭ、ＤＶＤ等の可搬型記録媒体に記録された形態で取得されるようにしてもよいし、インターネットなどのネットワークを介した配信の形態で取得されるようにしてもよい。

Claims (10)

  1. 　所定数のデータビットからデータブロックが構成される情報データを担った連続同期方式の２相位相変調信号を復調して、ブロック同期を行うブロック同期装置であって、
    　前記２相位相変調信号を同期検波し、検波信号及び同期クロック信号を生成する検波手段と；
    　前記同期クロック信号に基づいて、ハーフビット期間ごとにおける前記検波信号の積分値を算出する積分手段と；
    　前記積分手段による積分結果を、前記所定数の２倍の数だけ順次記憶するバッファ記憶手段と；
    　前記検波信号における位相変化時点の直後のハーフビット期間における前記積分手段による積分結果が記憶された前記バッファ記憶手段の段が、偶数段及び奇数段のいずれであるかを検出する偶奇検出手段と；
    　前記偶奇検出手段による検出結果に基づいて、前記バッファ記憶手段に前記所定数のビットに対応する前記積分手段による積分結果が記憶されたことの特定を行う特定手段と；
    　前記特定手段による特定が行われた時点における前記バッファ記憶手段内の記憶内容に基づいて、前記バッファ記憶手段内の記憶内容に対応する前記所定数のビット期間長ごとのデータ値を算出する算出手段と；
    　を備えることを特徴とするブロック同期装置。
  2. 　前記ハーフビット期間のそれぞれにおいては、ほとんど全期間にわたって、前記検波信号の信号値が正及び負のいずれかであり、
    　前記算出手段は、
    　　１ビット分に対応する２つの積分結果おける積分時点の順序で定まる所定の一方の積分結果の符号を反転して、他方の積分結果との加算を行い、
    　　前記加算の結果の値の符号に基づいて、各ビットに対応するデジタル値を求める、
    　ことを特徴とする請求項１に記載のブロック同期装置。
  3. 　前記算出手段による算出結果から得られる前記情報データにおける前記所定数のビットデータについて、前記データブロックについて定められたブロックデータエラー検出方式に従ってブロックデータエラーの検出を行うエラー検出手段と；
    　前記エラー検出手段によるブロックデータエラー検出結果の時間的推移に基づいて、ブロック同期検出を行うブロック同期検出手段と；
    　を更に備えることを特徴とする請求項１又は２に記載のブロック同期装置。
  4. 　前記ブロック同期検出手段は、連続した第１所定ブロック数のブロック候補のいずれについても、前記エラー検出手段によりブロックデータエラーが検出されなかった場合に、前記ブロック同期がなされたと判断する、ことを特徴とする請求項３に記載のブロック同期装置。
  5. 　前記ブロック同期検出手段は、連続した第１所定ブロック数のブロック候補のうちの第２所定ブロック数のブロック候補について、前記エラー検出手段によりブロックデータエラーが検出されなかった場合に、前記ブロック同期がなされたと判断する、ことを特徴とする請求項３に記載のブロック同期装置。
  6. 　所定数のデータビットからデータブロックが構成される情報データを担った連続同期方式の２相位相変調信号が重畳された信号を受信する受信装置であって、
    　前記２相位相変調信号が多重化された放送波を発信する希望放送局の選局を行う選局手段と；
    　前記２相位相変調信号を復調して、ブロック同期を行う請求項１～５のいずれか一項に記載のブロック同期装置と；
    　を備えることを特徴とする受信装置。
  7. 　ラジオデータシステム受信装置である、ことを特徴とする請求項６に記載の受信装置。
  8. 　所定数のデータビットからデータブロックが構成される情報データを担った連続同期方式の２相位相変調信号を復調して、ブロック同期を行うブロック同期装置において使用されるブロック同期処理方法であって、
    　前記２相位相変調信号を同期検波し、検波信号及び同期クロック信号を生成する検波工程と；
    　前記同期クロック信号に基づいて、ハーフビット期間ごとにおける前記検波信号の積分値の算出を行い、前記積分の結果を、前記所定数の２倍の数だけ、バッファ記憶手段に順次記憶させる積分工程と；
    　前記検波信号における位相変化時点の直後のハーフビット期間における積分の結果が記憶された前記バッファ記憶手段の段が、偶数段及び奇数段のいずれであるかを検出する検出工程と；
    　前記検出工程における検出結果に基づいて、前記バッファ記憶手段に前記所定数のビットに対応する積分結果が記憶されたことの特定を行う特定工程と；
    　前記特定工程において特定が行われた時点における前記バッファ記憶手段内の記憶内容に基づいて、前記バッファ記憶手段内の記憶内容に対応する前記所定数のビット期間長ごとのデータ値を算出する算出工程と；
    　を備えることを特徴とするブロック同期処理方法。
  9. 　請求項８に記載のブロック同期処理方法を演算手段に実行させる、ことを特徴とするブロック同期処理プログラム。
  10. 　請求項９に記載のブロック同期処理プログラムが、演算手段により読み取り可能に記録されている、ことを特徴とする記録媒体。
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