WO2010064732A1 - 半導体集積回路装置及びその製造方法 - Google Patents

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大貫　仁
田代優
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Definitions

  • the present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device including a copper wire having high durability and a method for manufacturing the same.
  • Semiconductor integrated circuit devices are being highly integrated at a high speed, in which integration is quadrupled in three years, which is said by Moore's Law.
  • An example of the wiring of the MPU (Micro Processing Unit) of 2005 (ITRS 2005 Edition) is the International Semiconductor Technology Roadmap for Semiconductor, which is a standard for improving the degree of integration.
  • the target value of the wiring width is 90 nm in 2005, 68 nm in 2007, 45 nm in 2010, and 32 nm in 2013.
  • the target value of resistivity is as follows to ensure high-speed operation. They are 3.07 ⁇ cm, 3.43 ⁇ cm, 4.08 ⁇ cm, and 4.83 ⁇ cm, respectively.
  • the wiring material of a semiconductor integrated circuit device As a wiring material of a semiconductor integrated circuit device, aluminum or an aluminum alloy that has been inexpensive and has a relatively low resistivity has been widely used so far. However, as the degree of integration increases (the wiring width becomes narrower), the resistivity of aluminum is reduced. Copper or a copper alloy, which is about half and whose allowable current is two orders of magnitude greater than aluminum, tends to be used instead of aluminum. On the other hand, the wiring of the semiconductor integrated circuit device is required to have high reliability, that is, high electromigration resistance in addition to low resistivity. In order to improve the electromigration resistance of copper wiring, a copper film is formed while irradiating with low energy ions (10 to 120 eV), and heat treatment is performed at a temperature of 180 ° C.
  • Patent Document 1 A copper wiring having the above particle diameter is obtained (Patent Document 1). After the copper wiring is formed, it is heated at a temperature rising rate of 20 ° C./min or less in a range of 300 to 500 ° C., and then held at that temperature for 5 to 2000 seconds. By performing annealing to grow the grain size from 0.9 ⁇ m to 2.0 ⁇ m (Patent Document 2), increasing the current density from 3 mA to 20 mA and increasing the copper film formation rate from the middle stage to the latter stage of electrolytic plating A method has been proposed in which the grain size of the middle part and upper part of the wiring is made larger than that of the lower part (Patent Document 3).
  • a method for forming fine copper wiring As a method for forming fine copper wiring, a method called a damascene method is well known.
  • this damascene method at least a groove processing method for forming a groove for embedding wiring, a metal diffusion prevention layer, a metal seed layer, a metal wiring layer, and a film forming process for forming a polishing stopper film, a photolithography process, an etching process A process, a polishing process, etc. are required.
  • a PVD (PHYSICAL VAPOR DEPOSITION) method such as a sputtering method, an electrolytic or electroless plating method, or a CVD (CHEMICAL VAPOR DEPOSITION) method using an organic metal material is used.
  • PVD PHYSICAL VAPOR DEPOSITION
  • Patent Literature 2 Patent Literature 3
  • Patent Literature 4 Patent Literature 5
  • Patent Literature 6 Patent Literature 7
  • Patent Documents 2, 4 to 7 it is effective to increase the average crystal grain size (grain size) of the copper wiring layer in order to reduce the resistivity and improve the electromigration resistance of the copper wiring layer. It is disclosed.
  • Patent Document 5 in forming a copper wiring by a sputtering method, a semiconductor device and a grain size are controlled with an increased content of the (111) plane which is the most dense surface of the copper crystal in order to improve oxidation resistance.
  • a semiconductor device is disclosed.
  • Patent Document 6 discloses that the electromigration resistance of a semiconductor element can be improved by improving the orientation of the metal. JP 05-315327 A JP 11-186261 A JP 2008-198933 A JP 2008-270250 A JP-A-6-275617 JP-A-9-306912 JP 2006-24754 A
  • Patent Document 1 and Patent Document 2 are intended for copper wiring having a line width of 1 ⁇ m (1000 nm) or 0.5 ⁇ m (500 nm), and the crystal grain size is greatly affected by the line width. Therefore, these techniques cannot be directly applied to wiring having a line width of 70 nm or less.
  • Patent Document 2 discloses a method in which a substrate is heated at a temperature rising rate of 20 ° C./min or less after being introduced into a heat treatment chamber having a temperature of 300 ° C. or lower in order to suppress generation of voids due to rapid heating.
  • the technique disclosed in Patent Document 2 is effective for void suppression, but is effective in increasing the crystal grain size of copper and controlling the crystal grain size from the viewpoint of copper crystal growth.
  • Patent Document 3 in order to improve electromigration resistance, for example, the crystal grain size in the vicinity of the upper surface adjacent to another metal film of the copper wiring is reduced to increase the resistance. With this technique, the resistance of the copper wiring cannot be reduced and the effect of improving the electromigration resistance is small. Patent Documents 4 to 7 describe various methods for increasing the crystal grain size of copper. However, it is difficult to control the manufacturing conditions, and there are restrictions on the size of the apparatus. For this reason, it has been difficult to achieve both mass production and high reliability of a semiconductor device having fine copper wiring.
  • Patent Document 4 requires the use of a high-purity plating bath and a copper electrode that are not commercially available, and in order to stably control the crystal grain size of copper to a desired size. Has problems such as a long annealing time. Since the techniques disclosed in Patent Document 5 and Patent Document 6 are manufacturing methods based on sputtering and CVD, there is a limit to the size of the apparatus, and precise control of manufacturing conditions is necessary. In the method for forming a copper wiring by the electroless plating method described in Patent Document 7, an annealing temperature of 400 ° C. or higher is adopted, and in order to perform mass production at a low cost, the heating temperature is lowered and the heating time is shortened. Is desired.
  • the present inventors have recognized that in order to realize a semiconductor integrated circuit device having high reliability even when the wiring width becomes 70 nm or less, further improvement in electromigration resistance and reduction in resistance are necessary. Furthermore, it is necessary to establish a method capable of processing at a lower temperature and in a shorter time than in the past as a manufacturing method for mass production of a semiconductor integrated device realizing improved electromigration resistance and lower resistance.
  • One object of the present invention is to realize a copper wiring with improved electromigration resistance and low resistance, and to provide a semiconductor integrated circuit device using the same.
  • Another object of the present invention is to provide a manufacturing method for mass-producing a semiconductor integrated circuit device that realizes copper wiring having high electromigration resistance and low resistance at low cost.
  • the semiconductor integrated circuit device of the present invention that achieves the above object is characterized in that a semiconductor substrate on which circuit elements are formed, an insulating layer formed on the main surface of the semiconductor substrate, and at least using the insulating layer And a copper wiring formed in the trench, the wiring width of the copper wiring is 70 nm or less, and the average crystal grain size on the wiring surface is increased by an ordinary annealing process (in a hydrogen gas, the temperature is increased from 20 ° C. to 300 ° C. The treatment is carried out by heating at a temperature rate of 0.156 K / sec and holding at 300 ° C. for 30 minutes), and the average crystal grain size of the copper wiring obtained is 1.15 times or more.
  • the electromigration resistance can be improved to a wiring width of 20 nm, but it is estimated that the electromigration resistance can be improved even below that.
  • the average crystal grain size is set to dav, the maximum crystal grain size dmax, and the minimum crystal grain size dmin,
  • the copper distribution crystal distribution width represented by ⁇ d / dav is set to 1.2 or less, preferably 1.2 to 0.3. Can be improved.
  • the ratio of the crystal orientation plane (111) on the surface of the copper wiring is such that the annealing process in a normal method (temperature increase rate of 0.2 ° C. to 20 ° C. to a predetermined temperature of 300 ° C. to 500 ° C. in hydrogen gas).
  • a normal method temperature increase rate of 0.2 ° C. to 20 ° C. to a predetermined temperature of 300 ° C. to 500 ° C. in hydrogen gas.
  • the wiring layer of the copper wiring is formed by depositing the copper layer on the semiconductor substrate by plating, and then introducing the semiconductor substrate into an atmosphere at a temperature of 200 ° C. or less.
  • the temperature is raised to a predetermined temperature of 200 to 500 ° C., more preferably 250 to 400 ° C. at a temperature rising rate of at least / sec, and then held and heated at the predetermined temperature for a predetermined time of 1 to 60 minutes.
  • the average crystal grain size on the wiring surface of the copper wiring obtained as described above is obtained by annealing, and the temperature rise rate is 0.156 K / sec from 20 ° C. to 300 ° C. in hydrogen gas.
  • the average crystal grain size of the copper wiring obtained by heating and holding at 300 ° C. for 30 minutes is 1.15 times or more. Furthermore, the crystal distribution width of the copper wiring represented by ⁇ d / dav is 1.2 or less, and the ratio of the crystal orientation plane (111) of the copper wiring is 20 ° C. to 300 ° C. to 500 ° C. in hydrogen gas. 1.1 times the ratio of the crystal orientation plane (111) of the copper wiring obtained by heating at a predetermined temperature of 0.156 K / sec and maintaining at the predetermined temperature for 30 minutes. By doing so, the resistance of the wiring can be lowered and the electromigration resistance can be dramatically improved.
  • the manufacturing method of the semiconductor integrated circuit device of the present invention that achieves the above object is characterized in that a semiconductor substrate on which circuit elements are formed, an insulating layer formed on the main surface of the semiconductor substrate, and at least an insulating layer is used. And a semiconductor integrated circuit device having a copper wiring formed in the trench, wherein the copper wiring is formed at a predetermined temperature (500 ° C. or lower, more preferably at a temperature rising rate of 1 K / sec or higher. 400 ° C. or lower), and an annealing process step of holding at a predetermined temperature for a predetermined time (constant temperature holding) immediately after the heating.
  • a predetermined temperature 500 ° C. or lower, more preferably at a temperature rising rate of 1 K / sec or higher. 400 ° C. or lower
  • an annealing process step of holding at a predetermined temperature for a predetermined time (constant temperature holding) immediately after the heating.
  • the average crystal grain size on the wiring surface can be increased to 1.15 times or more the average crystal grain size of the copper wiring obtained by the annealing process in the usual method. Further, by setting the upper limit of the temperature rising rate to 10 K / sec, it is possible to reduce the peeling of the copper wiring and the performance deterioration of the semiconductor integrated circuit device. In addition, since it is so preferable that an average crystal grain size is large, there is no upper limit in the magnification with respect to the average crystal grain size of the copper wiring obtained by the annealing process in a normal method.
  • the semiconductor substrate is introduced into an atmosphere having a temperature of 200 ° C. or lower.
  • the temperature is raised to a predetermined temperature of 200 to 500 ° C., more preferably 250 to 400 ° C. at a temperature rising rate of 1 K / sec or more, and at a predetermined time set in a range of 1 to 60 minutes at the predetermined temperature. It is characterized by holding and heating.
  • the temperature rising rate is characterized by an upper limit of 10 K / sec in order to reduce the peeling of the copper wiring and the performance deterioration of the semiconductor integrated circuit device.
  • Another feature of the method for manufacturing a semiconductor integrated circuit device of the present invention that achieves the above object is that a semiconductor substrate on which circuit elements are formed, an insulating layer formed on a main surface of the semiconductor substrate, and at least an insulating layer A method of manufacturing a semiconductor integrated circuit device having a trench formed by using copper and a copper wiring formed in the trench, wherein the copper wiring has a temperature gradient of 30 to 55 K / ⁇ m between its bottom and upper surface. And having an annealing treatment step of heating to a predetermined temperature and holding at the predetermined temperature for a predetermined time.
  • Still another feature of the method of manufacturing a semiconductor integrated circuit device of the present invention that achieves the above object is that a semiconductor substrate on which circuit elements are formed, an insulating layer formed on a main surface of the semiconductor substrate, and at least an insulating material.
  • the copper wiring has a temperature gradient of 30 to 55 K / ⁇ m between its bottom and top surfaces, and the temperature rising rate is 1 to 10 K / sec.
  • It has an annealing treatment step of heating to a predetermined temperature within a range of 1 to 60 ° C., more preferably from 250 to 400 ° C., and holding at the predetermined temperature for a predetermined time of 1 to 60 minutes.
  • This method makes it possible to increase the average crystal grain size in a copper wiring having a line width of 70 nm or less to 1.15 times or more the average crystal grain size of the copper wiring obtained by the annealing process in the usual method.
  • Still another feature of the method for manufacturing a semiconductor integrated circuit device of the present invention that achieves the above object is that the heat treatment performed at a temperature rising rate of 1 K / sec or more is lamp treatment and / or laser irradiation, and more specifically. There is a point that is performed by lamp irradiation with an infrared lamp.
  • the present invention it is possible to realize a copper wiring having a line width of 70 nm or less, which is 1.15 times larger than the average crystal grain size of the copper wiring obtained by the annealing process in the usual method.
  • a semiconductor integrated circuit device with high migration resistance, low resistance, high reliability, and long life can be provided.
  • FIG. 1 is a schematic sectional view of a semiconductor integrated circuit device shown as an embodiment of the present invention.
  • FIG. 2 is a surface EBSP image showing the average crystal grain size of the copper wiring of the present invention and the conventional copper wiring in comparison.
  • FIG. 3 is a schematic view of a polycrystalline model used for heat treatment simulation of copper wiring.
  • FIG. 4 is a characteristic curve diagram showing the relationship between the temperature rise rate and the crystal grain size ratio when annealing the copper wiring.
  • FIG. 5 is a schematic process diagram illustrating changes in processing conditions and crystal state when annealing copper wiring.
  • FIG. 6 is a characteristic curve diagram showing the relationship between the average crystal grain size ratio on the wiring surface and the resistance value at a copper wiring width of 70 nm.
  • FIG. 1 is a schematic sectional view of a semiconductor integrated circuit device shown as an embodiment of the present invention.
  • FIG. 2 is a surface EBSP image showing the average crystal grain size of the copper wiring of the present invention and the conventional copper wiring in comparison.
  • FIG. 7 is a schematic diagram for explaining the temperature distribution in the calculation region used in the heat treatment simulation.
  • FIG. 8 is a schematic diagram of the inside of the wiring used in the heat treatment simulation.
  • FIG. 9 is a characteristic curve diagram showing the relationship between the temperature gradient in the wiring and the grain size distribution width when the copper wiring is annealed.
  • FIG. 10 is a schematic process diagram for explaining one embodiment of a method for manufacturing a semiconductor integrated circuit device of the present invention.
  • the copper wiring is annealed by applying a temperature gradient of 30 to 55 K / ⁇ m on the copper wiring at the bottom (lower) surface side and the upper surface side so that the upper surface side is hotter than the bottom (lower) surface side.
  • a method of manufacturing a semiconductor integrated circuit device that employs a step of heating at a temperature rising rate of 1 to 10 K / sec and maintaining the temperature at a temperature immediately after heating. More specifically, after a wiring layer of copper wiring is deposited by a plating method, the semiconductor substrate is introduced into an atmosphere of 200 ° C. or lower, and the copper wiring is placed between 30 to 55 K / cm between the bottom and the top surface.
  • heating is performed at a temperature rising rate of 1 to 10 K / sec to a predetermined temperature of 200 to 500 ° C., more preferably 250 to 400 ° C., and the predetermined temperature is within 1 to 60 minutes.
  • FIG. 1 is a schematic cross-sectional view of a semiconductor integrated circuit device to which the present invention is applied.
  • An actual semiconductor integrated circuit device has eight, nine, or more wiring layers.
  • FIG. A layer wiring structure is illustrated.
  • 1 is a semiconductor substrate on which a large number of circuit elements (not shown) are formed adjacent to one main surface 1a
  • 2 is, for example, a silicon oxide formed on one main surface 1a of the semiconductor substrate 1.
  • a first insulating layer made of a material layer, 2a is a through hole formed in the first insulating layer 2
  • 3 is a plug made of, for example, tungsten formed in the through hole 2a
  • 3a is between the through hole 2a and the plug 3.
  • a barrier layer made of, for example, TiN (titanium nitride) is formed on the first insulating layer 2 and the plug 3, and a second insulating layer made of, for example, a silicon oxide layer 42 is formed on the plug 3 via a silicon nitride layer 41, for example.
  • 4a is a first trench formed in the second insulating layer 4
  • 5 is a first copper wiring formed in the first trench 4a
  • 5a is formed between the first trench 4a and the first copper wiring 5.
  • TaN A barrier layer 6 made of tantalum nitride) / Ta (tantalum), for example, a silicon oxide layer 62, a silicon nitride layer 63, and a silicon oxide layer on the second insulating layer 4 and the first copper wiring 5 through a silicon nitride layer 61, for example.
  • 7a are barrier layers made of, for example, Ta / TaN / Ta formed between the second trench 6a and the second copper wiring 7.
  • the average crystal grain size of the first copper wiring 5 and / or the second copper wiring 7 is the normal method (heated from 20 ° C. to 300 ° C. in a hydrogen gas at a heating rate of 0.156 K / sec and held at 300 ° C. for 30 minutes.
  • the average crystal grain size of the copper wiring obtained by the annealing treatment in step 1) is 1.15 times or more. The reason why the average crystal grain size of the copper wiring is set to 1.15 times or more the average crystal grain size of the copper wiring obtained by the annealing process in the usual method will be described.
  • the copper wiring used in the semiconductor integrated circuit device is formed in the trench by, for example, electroless plating, and then annealed for the purpose of removing strain, improving the adhesion with the barrier layer, and expanding the crystal grain size.
  • the temperature increase rate of the annealing process currently being performed is about 0.156 K / sec in the normal method. It was experimentally confirmed that the average crystal grain size can be increased by setting the heating rate to 1 K / sec or more.
  • the annealing method used in the experiment is as follows. In the ordinary method, the film was heated from 20 ° C. to 300 ° C.
  • Figure 2a is the annealed copper wire surface of a conventional method EBSP (E lectron B ack s cattering P attern: electron backscattering pattern) image
  • Figure 2b is annealed by a rapid heating method of heating rate 1.3K / sec It is the EBSP image of the copper wiring surface which carried out.
  • EBSP E lectron B ack s cattering P attern: electron backscattering pattern
  • Table 1 and FIG. 2 are results obtained using a copper solid film layer, but when copper wiring is formed in a trench, the average grain size becomes finer than that of a solid film, but usually It was confirmed that the tendency that the average particle diameter becomes larger when the rapid heating method is used as compared with the method is not changed (see FIG. 6 shown later).
  • a heat treatment simulation was performed.
  • As a simulation method a phase field method effective for analyzing the time evolution of a mesoscale material structure is adopted, and a model using a phase field ⁇ and a crystal orientation field ⁇ of Kobayashi-Warren et al. Is used as a model for a polycrystal. (A. Warren, R.
  • phase field ⁇ represents the crystallinity
  • crystal orientation field ⁇ represents the rotational azimuth angle (radian) of the crystal.
  • FIG. 3 shows an example of the calculated phase field ⁇ , which corresponds to the cross section of the wiring of the semiconductor integrated circuit device, and has a size of 1.32 ⁇ m in length and 4.41 ⁇ m in width.
  • the crystal grain boundary is represented by a white line as a region having low crystallinity, and becomes one crystal grain as a region surrounded by the white line.
  • the area of the crystal grain is obtained, and the value is equal to the area of the virtual perfect circular crystal grain, whereby the radius r of the circular crystal grain is obtained, and 2r is defined as the crystal grain size.
  • the average value of the grain sizes of all crystal grains is referred to as the average crystal grain size.
  • the crystal grain size ratio means a ratio d / do between the average crystal grain size do obtained by the usual annealing process and the average crystal grain size d obtained by the annealing process by the rapid heating method. From this figure, the experimental value and the simulation value are approximated, and it is understood that the simulation method is appropriate, and the following can be understood. It can be seen that when the temperature increase rate is 1 K / sec or less, the change in the crystal grain size ratio with respect to the change in the temperature increase rate becomes large, and the control of the crystal particle size ratio becomes unstable.
  • the rate of temperature increase during the annealing treatment is preferably 1 K / sec to 10 K / sec. As shown in FIG.
  • FIG. 6 shows the average crystal grain size on the wiring surface at a copper wiring width of 70 nm and the copper wiring obtained by the usual annealing process by resistance heating in hydrogen gas in the usual method at a heating rate of 0.156 K / sec.
  • the ratio of the average grain size is a graph showing the relationship (particle size ratio d / d o) and copper wiring resistance. From this figure, when the particle size ratio d / d o is less than 1.15 with 1.15 as a boundary, the resistance value increases rapidly, and when it is 1.15 or more, the resistance value decreases to 3.0 ⁇ ⁇ cm. It can be seen that it is stable at a low value of.
  • This resistance value is a target value of 3.43 ⁇ ⁇ cm, 4.08 ⁇ ⁇ cm, 4.83 ⁇ ⁇ cm when the wiring width is 68 nm, 45 nm, and 32 nm disclosed in the International Semiconductor Technology Roadmap 2005 board. It is possible to realize a value significantly lower than.
  • the present invention is the particle size ratio d / d o the resistance value is stabilized is characterized by the use of copper wire 1.15 or more.
  • the data shown in FIG. 6 is created based on the measured value for the channel width of 70 nm.
  • the resistance value is slightly larger than that of 70 nm, and the characteristics shown in FIG. It shows the characteristic that the curve and the resistance value are translated in the high direction. And in any characteristic, it was confirmed that the inflection point which shifts from the resistance value decreasing region to the resistance value stable region of the characteristic curve has a particle size ratio in the vicinity of 1.15. Further, in the semiconductor integrated circuit device having a wiring width of 70 nm shown in FIG.
  • a rapid heating method except that a method of heating from 20 ° C. to 400 ° C. at a heating rate of 1.3 K / sec by infrared heating in a vacuum and holding at 400 ° C. in the same atmosphere for 1 minute after heating is adopted.
  • a copper solid film was prepared in the same manner as in Example 1.
  • the ratio of the crystal orientation plane (111) of the copper crystal was compared with the case of the copper solid film obtained by the usual method.
  • the annealing conditions of the normal method are that after depositing a copper solid film by electroplating, heating is performed from 20 ° C. to 400 ° C. at a heating rate of 0.156 K / sec. The sample was left in an atmosphere set at ° C.
  • the copper solid film layer obtained by the rapid heating method of the present invention has a crystal orientation plane (111) ratio of 86%, whereas the copper solid film layer obtained by the above-mentioned normal method is 73. %, And the ratio of the two was 1.18 times. Further, except that the annealing temperature at a high temperature after the temperature rise is set to 500 ° C. instead of the above 400 ° C., a copper solid film is produced under the same conditions, and the copper solid film layer is subjected to the rapid superheating of the present invention. The ratio of the crystal orientation plane (111) of the copper crystal was compared between the method and the normal method.
  • the copper solid film layer obtained by the rapid heating method of the present invention has a crystal orientation plane (111) ratio of 89%, whereas the copper solid film layer obtained by the usual method is 80%. Yes, the ratio of the two was 1.11 times. Furthermore, except for setting the annealing temperature at a high temperature after the temperature increase to 300 ° C. instead of the above 400 ° C., the copper solid film layer obtained by the usual method was also used for the copper solid film layer produced under the same conditions. As a result of comparing the ratio of the crystal orientation plane (111) of the copper crystal with that of the copper crystal, the ratio of both became 1.18 times or more.
  • the ratio of the ratio of the crystal orientation plane (111) of the copper crystal compared between the rapid heating method and the normal method is slightly larger than that at 400 ° C. or 500 ° C. Tended to be. This is presumably because the annealing temperature at a high temperature has some influence on the growth of the crystal orientation plane (111) of the copper crystal.
  • the ratio of the crystal orientation plane (111) of the copper crystal is 1.1 times or more that of the ordinary method, and the formation ratio of the densest copper crystal is increased. Resistance and electromigration resistance can be dramatically improved.
  • the heating rate is 1.3 K / sec and / or 6.3 K / sec from 20 ° C. to 300 ° C. or 400 ° C. by infrared heating in vacuum.
  • a method of heating and annealing at 300 ° C. for 5 minutes or 400 ° C. for 1 minute after heating is employed, but the present invention is not limited to this condition.
  • the present invention preferably uses lamp irradiation and / or laser irradiation that can select and heat a local portion during heating in order to precisely control the temperature rising rate. Considering both ease of operation and the economics of the heating device, lamp irradiation with an infrared lamp is preferable.
  • the heating at the time of raising the temperature can be performed not only in a vacuum but also in an atmosphere selected from hydrogen, argon, and nitrogen.
  • the present invention can employ a method capable of forming an atmosphere in which oxygen is not mixed and the temperature rising rate can be easily controlled during crystal growth of a copper wiring layer.
  • the temperature at which the temperature rise is started is not limited to room temperature, and the object of the present invention can be realized as long as the temperature is lower than the temperature at the annealing process at a high temperature performed in a later step.
  • the present invention is characterized in that by setting the rate of temperature rise to 1 K / sec or higher, the temperature during annealing at a high temperature performed in a later step can be lowered and the standing time can be shortened.
  • the annealing standing time at a high temperature employed in the present invention can achieve the object of the present invention even when the time is as short as 1 minute, so that damage easily occurring during high temperature processing of the semiconductor integrated circuit device can be reduced.
  • the annealing time at a high temperature can be set to a predetermined time of 1 to 60 minutes from the viewpoint of controlling copper crystal growth and reducing damage to the semiconductor integrated circuit device. That is, in the annealing process of the present invention, the semiconductor substrate on which the copper wiring layer is deposited is introduced into an atmosphere set at 200 ° C. or lower, and is preferably 1 K / sec or more, more preferably 1 to 10 K / sec.
  • the step of heating at a predetermined temperature increase rate to a predetermined temperature of 200 to 500 ° C., more preferably 250 to 400 ° C., and holding and heating at the predetermined temperature for a predetermined time of 1 to 60 minutes. is there.
  • the rapid heating method which performs annealing at a high rate of temperature rise, has a temperature difference between the bottom (bottom) side and the top side, inevitably with a temperature gradient, even if the copper wiring has a thickness of nm level.
  • Annealing treatment In the conventional method in which annealing is performed at a low rate of temperature increase, the temperature increase rate is slow, so there is no temperature difference between the lower (bottom) side and the upper side of the copper wiring, and the annealing process has no temperature gradient.
  • the annealing process with a temperature gradient can narrow the grain size distribution width as shown in Table 2.
  • Table 2 shows the results of measurement using a copper wiring width of 70 nm.
  • the temperature difference ⁇ T is an estimated value based on a one-dimensional heat conduction model.
  • the maximum particle size d max , the minimum particle size d min , the particle size width ⁇ d, the average particle size d av , and the particle size distribution width ⁇ d / d av are as follows: Evaluation was performed from the values of individual particle sizes by a method similar to the simulation shown in FIG.
  • the rapid heating shown in Table 2 corresponds to the case where the temperature rising rate is 1.7 K / sec.
  • the temperature difference ⁇ T and the temperature gradient dT / dL are shown in Table 2.
  • the temperature distribution inside the calculation region is determined so that the temperature distribution therebetween becomes a straight line.
  • a computer simulation of keeping constant temperature for 666 sec was performed in the region where the temperature distribution was determined in this way.
  • the region inside the wiring was divided into four as shown in FIG. 8, and the crystal distribution was analyzed for each region.
  • the maximum particle size d max in Table 2 indicates the average particle size of the fourth layer in FIG. 8
  • the minimum particle size d min indicates the average particle size of the first layer.
  • the average particle diameter d av represents the average value of the entire wiring area.
  • the particle size width ⁇ d is defined as d max ⁇ d min .
  • a value ⁇ d / d av obtained by dividing the particle size width ⁇ d by the average particle size d av of the entire region is defined as a particle size distribution width.
  • the simulation was performed by dividing the copper wiring into four parts between the upper surface and the lower surface, but the number of divisions is not limited to this and may be three or five.
  • FIG. 9 shows the relationship between the temperature gradient between the upper and lower surfaces of the copper wiring and the particle size distribution width using the measured values and simulation values shown in Table 2 in the same coordinates.
  • the values indicate the simulation values. From the figure, the measured value and the simulation value are approximated, and it is understood that the simulation method is appropriate, and the following can be understood. It is understood that by giving a temperature gradient of 30 to 55 (K / ⁇ m) between the upper and lower surfaces of the copper wiring, the numerical value of the particle size distribution width, which is an index of variation of the average particle size, can be suppressed to 1.2 or less. it can. When a temperature gradient is provided between the upper surface and the lower surface of the copper wiring, a difference occurs in the grain boundary energy distribution from the upper surface to the lower surface.
  • FIG. 10 is a schematic process diagram for explaining a method of manufacturing a semiconductor integrated circuit device according to the present invention.
  • the same members as those in FIG. In addition, a step of forming a copper wiring by using a dual damascene process directly related to the present invention in the method of manufacturing a semiconductor integrated circuit device is shown.
  • a semiconductor substrate 1 having a large number of circuit elements (not shown) formed adjacent to one main surface 11 is prepared, and a silicon nitride layer 41 and a silicon oxide layer are formed above one main surface 1a of the semiconductor substrate 1.
  • the first insulating layer 4 made of the material layer 42 is deposited by a CVD (Chemical Vapor Deposition) method.
  • CVD Chemical Vapor Deposition
  • the silicon oxide layer 42 in a region where wiring is to be formed is removed by etching, and the exposed silicon nitride layer 41 is further etched to form the first trench 4a.
  • This trench has a depth selected by the current carrying capacity from a range of 70 nm or less in width and 50 to 300 nm.
  • the silicon nitride layer 41 is used as a stopper when the silicon oxide layer 42 is etched (FIG. 10a).
  • a barrier layer 5a made of, for example, a TaN / Ta laminated body is deposited on the silicon oxide layer 42 including the inside of the first trench 4a to a thickness of about several nm to 10 nm by sputtering or CVD. Copper wiring 5 is formed on this barrier layer 5a.
  • a very thin copper seed layer (not shown) is formed on the barrier layer 5a by a sputtering method, and a copper sulfate plating bath is formed on the copper seed layer and a copper electrode is used for the anode, and the first is performed by an electrolytic plating method.
  • a copper plating layer having a thickness exceeding the depth of the trench 4a is formed, and then heated at a heating rate of 1.3 K / sec with an infrared lamp from room temperature to 400 ° C. in an atmosphere selected from hydrogen, argon, and nitrogen. This was treated by an annealing process that was held at 400 ° C. for 10 minutes (FIG. 10b).
  • the portion of the first trench 4a that exceeds the depth of the first trench 4a, and the copper layer and the barrier layer 5a on the silicon oxide layer 42 are removed by CMP (Chemical Mechanical Polishing), and the first trench 4a is removed. Only the copper layer to be the first copper wiring 5 and the barrier layer 5a are left (FIG. 10c).
  • a silicon nitride layer 61, a silicon oxide layer 62, a silicon nitride layer 63, and a silicon oxide layer 64 are sequentially deposited on the silicon oxide layer 42 and the first copper wiring 5 by a CVD method.
  • the silicon nitride layer 63 serves as an etching stopper when forming the upper side portion of the second trench 6 a having a T-shaped cross section
  • the silicon nitride layer 61 serves as a contact hole for connection to the first copper wiring 5. It functions as an etching stopper when forming (T-shaped legs) (FIG. 10d).
  • the width of the upper side portion of the trench has a depth selected by the current carrying capacity from a range of 70 nm or less and 40 to 300 nm.
  • the silicon oxide layer 64, the silicon nitride layer 63, and the silicon oxide layer 62 on the contact region of the first copper wiring 5 are removed by etching, and the silicon nitride layer 61 exposed by the etching is further etched to thereby contact holes. (T-shaped leg portion of the second trench 6a) is formed.
  • an antireflection film or a resist film (not shown) is formed on the silicon oxide layer 64 including the inside of the contact hole. Further, the antireflection film or the resist film and the silicon oxide layer 64 are etched using the resist film having an opening in a region where the second copper wiring 7 is to be formed as a mask.
  • a barrier layer 7a made of, for example, a Ta / TaN / Ta laminate is deposited on the silicon oxide layer 64 including the inside of the second trench 6a to a thickness of about several nm to 10 nm by sputtering or CVD.
  • a thin copper film is formed on the barrier layer 7a by sputtering, and this copper film is used as a seed layer on the entire surface of the barrier layer 7a including the second trench 6a by the same method as that for the first copper wiring.
  • a copper layer having a thickness exceeding the depth of the two trenches 6a is formed, and then heated in an atmosphere selected from hydrogen, argon, and nitrogen from room temperature to 400 ° C. with an infrared lamp at a heating rate of 1.3 K / sec. It processed by the annealing process hold
  • a copper layer having a two-layer structure is completed, leaving the copper layer and the barrier layer 7a to be the copper wiring 7. ( Figure 10g).
  • the method for manufacturing a copper wiring having a two-layer structure has been described.
  • a wiring structure having three or more layers it can be realized by repeating the process of forming the second copper wiring.
  • the annealing process of the copper wiring is performed every time the copper wiring is formed or collectively after the formation of the all copper wiring.
  • the wiring of the semiconductor integrated circuit device has a narrow line width in the first layer and the second layer, and the line width becomes wider toward the upper layer.
  • the present invention improves the electromigration resistance and lowers the resistance of the wiring with a narrow line width.
  • the narrow and wide line width is 70 nm or less, and the width exceeding 70 nm is wide.
  • a combination of a Ta film and a TaN film is used as the barrier layers 5a and 7a.
  • the present invention is not limited to this, and a combination of another metal and a nitride of the metal can be used.
  • the metal include Ti (titanium), W (tungsten), Nb (niobium), Cr (chromium), and Mo (molybdenum).
  • the present invention has been described by taking as an example the case where a semiconductor integrated circuit device is formed on a semiconductor wafer, the present invention can also be applied to a semiconductor integrated circuit device in which a semiconductor layer is formed on an insulating substrate and a circuit element is formed on the semiconductor layer. Is.

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Abstract

　エレクトロマイグレーション耐性を向上と低抵抗化を図る線幅７０ｎｍ以下の銅配線を実現し、それを使用した半導体集積回路装置を提供することにある。本発明は、線幅７０ｎｍ以下の銅配線を昇温速度１～１０Ｋ／ｓｅｃで加熱し、加熱直後の温度で所定時間恒温保持するアニール処理をする点に特徴がある。

Description

半導体集積回路装置及びその製造方法
　本発明は半導体集積回路装置、特に高耐久性を有する銅配線を備える半導体集積回路装置及びその製造方法に関する。
　半導体集積回路装置はムーアの法則で言われている３年で集積度が４倍になるというハイスピードで高集積度化が進められている。この集積度向上のための目安になっているのが国際半導体技術ロードマップ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｃｈｎｏｌｏｇｙ　Ｒｏａｄｍａｐ　ｆｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で、２００５年版（ＩＴＲＳ　２００５　Ｅｄｉｔｉｏｎ）のＭＰＵ（Ｍｉｃｒｏ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）の配線を例に挙げると、集積度を向上するために配線幅の目標値が２００５年は９０ｎｍ、２００７年は６８ｎｍ、２０１０年は４５ｎｍ、２０１３年は３２ｎｍとなっており、高速動作を確保するために抵抗率の目標値は夫々３．０７μΩｃｍ、３．４３μΩｃｍ、４．０８μΩｃｍ、４．８３μΩｃｍとなっている。
　半導体集積回路装置の配線材料としては、これまで安価で比較的抵抗率の低いアルミニウムまたはアルミニウム合金が広く使用されてきたが、集積度が向上する（配線幅が狭くなる）に従って抵抗率がアルミニウムの半分程度で許容電流がアルミニウムより２桁以上大きい銅または銅合金がアルミニウムに代わって使用される傾向にある。一方、半導体集積回路装置の配線には低抵抗率の他に高信頼性即ちエレクトロマイグレーション耐性が高いことが要求される。銅配線のエレクトロマイグレーション耐性を向上するために、低エネルギイオン（１０~１２０ｅＶ）を照射しながら銅膜を形成し、１８０℃以上の温度で熱処理することにより、線幅（１μｍ以下）の１０倍以上の粒径を有する銅配線を得る（特許文献１）、銅配線形成後に昇温速度２０℃／分以下で３００~５００℃の範囲で加熱し、昇温後その温度で５~２０００秒間保持するアニールを施して粒径を０．９μｍから２．０μｍに成長させる（特許文献２）、電解めっきの中期から後期にかけて電流密度を３ｍＡから２０ｍＡに高くして銅膜形成速度を高くすることによって配線の中部及び上部の粒径を下部より大きくする（特許文献３）、等の方法が提案されている。
　また、銅の微細な配線形成方法としては、ダマシン法と呼ばれている方法が周知である。このダマシン法においては、少なくとも配線を埋め込むための溝を形成する溝加工方法、金属拡散防止層、金属シード層、金属配線層及び研磨停止膜を形成するための成膜工程、フォトリソグラフィー工程、エッチング工程、研磨工程等が必要である。前記の金属配線層を形成するための成膜方法としては、スパッタリング法等のＰＶＤ（ＰＨＹＳＩＣＡＬ　ＶＡＰＯＲ　ＤＥＰＯＳＩＴＩＯＮ）法、電解又は無電解メッキ法、又は有機金属材料を用いたＣＶＤ（ＣＨＥＭＩＣＡＬ　ＶＡＰＯＲ　ＤＥＰＯＳＩＴＩＯＮ）法等の様々な手法が用いられている（特許文献２、特許文献３、特許文献４、特許文献５、特許文献６、特許文献７）。そして、特許文献２、４~７には、銅配線層の低抵抗率化と耐エレクトロマイグレーションを向上させるために、銅配線層の平均結晶粒径（グレインサイズ）を大きくすることが有効であることが開示されている。さらに、特許文献５には、スパッタリング法による銅配線の形成において、耐酸化性を向上させるために銅結晶の最緻密面である（１１１）面の含有率を多くした半導体装置及びグレインサイズを制御した半導体装置が開示されている。また、特許文献６には、金属の配向性を良くすることによって半導体素子の耐エレクトロマイグレーションを向上できることが開示されている。
特開平０５−３１５３２７号公報 特開平１１−１８６２６１号公報 特開２００８−１９８９３３号公報 特開２００８−２７０２５０号公報 特開平６−２７５６１７号公報 特開平９−３０６９１２号公報 特開２００６−２４７５４号公報
　特許文献１及び特許文献２に開示された技術は、線幅１μｍ（１０００ｎｍ）又は０．５μｍ（５００ｎｍ）の銅配線を対象にしたものであり、結晶粒径が線幅の影響を多大に受けることからこれら技術が７０ｎｍ以下の線幅の配線にそのまま適用できるものではないのである。特に、特許文献２には、急激な加熱によるボイド発生を抑制するために、３００℃以下の温度の熱処理室に導入した後、２０℃／分以下の昇温速度で基板を昇温する方法が記載されているが、特許文献２に開示の技術は、ボイド抑制に対して効果はあるものの、銅の結晶成長の観点から、銅の結晶粒径の粗大化と結晶粒径の制御には有効な方法でないことが分かった。特許文献３はエレクトロマイグレーション耐性の向上を図るために、銅配線の他の金属膜と隣接する例えば上面付近の結晶粒径を小さくして高抵抗化するものである。この技術では銅配線の低抵抗化が実現できないこと及びエレクトロマイグレーション耐性の向上効果が少ない。
　また、特許文献４~７には、銅の結晶粒径を大きくするために、種々の方法が記載されているが、製造条件の制御が難しく、また、装置上の大きさの点で制約があるため、微細銅配線を有する半導体装置の量産化と高信頼性化を両立させることが困難であった。特許文献４に開示された技術は、市販されていないような高純度のメッキ浴と銅電極を用いる必要があり、又、銅の結晶粒径を所望の大きさに安定的に制御するためには、アニール時間が長くなる等の問題がある。特許文献５及び特許文献６に開示された技術は、スパッタリング法及びＣＶＤ法による製造方法であるために、装置の大きさに限界があると共に、製造条件について精密な制御が必要である。特許文献７に記載の無電解メッキ法による銅配線の形成方法では、４００℃以上のアニール処理温度が採用されており、低コストで量産を行うためには加熱温度の低温化や加熱時間の短縮化が望まれている。
　本発明者らは配線幅が７０ｎｍ以下になっても高信頼性を有する半導体集積回路装置を実現するためには更なるエレクトロマイグレーション耐性の向上と低抵抗化が必要であることを認識した。さらに、エレクトロマイグレーション耐性の向上と低抵抗化を実現した半導体集積装置の量産化のための製造方法として、従来よりも低温、かつ短時間で処理できる方法を確立する必要がある。
　本発明の１つの目的は、エレクトロマイグレーション耐性の向上と低抵抗化を図った銅配線を実現し、それを使用した半導体集積回路装置を提供することにある。
　本発明の別の目的は、高エレクトロマイグレーション耐性と低抵抗を有する銅配線を実現する半導体集積回路装置を安価に量産化できるための製造方法を提供することにある。
　本発明の別の目的は実施例の説明から明らかになろう。
　上記目的を達成する本発明半導体集積回路装置の特徴とするところは、回路素子が形成された半導体基体と、半導体基体の主表面上に形成された絶縁層と、少なくとも絶縁層を利用して形成されたトレンチと、トレンチ内に形成され銅配線を備え、銅配線の配線幅が７０ｎｍ以下で、配線表面における平均結晶粒径を通常法におけるアニール処理（水素ガス中で２０℃から３００℃まで昇温速度０．１５６Ｋ／ｓｅｃで加熱し、３００℃で３０分保持する処理）によって得られた銅配線の平均結晶粒径の１．１５倍以上にした点にある。これによって、エレクトロマイグレーション耐性が高くかつ低抵抗の線幅７０ｎｍ以下の銅配線を実現できる。配線幅は２０ｎｍまでエレクトロマイグレーション耐性を向上できることを確認したが、それ以下においてもエレクトロマイグレーション耐性の向上を図ることができるものと推測する。更に、平均結晶粒径を通常法のアニール処理で得られた値の１．１５倍以上にすることに加えて、前記平均結晶粒径をｄａｖ、最大結晶粒径ｄｍａｘと最小結晶粒径ｄｍｉｎとの差を結晶粒径幅Δｄとしたとき、Δｄ／ｄａｖで表される銅配線の結晶分布幅を１．２以下、好ましくは１．２~０．３にすることにより、エレクトロマイグレーション耐性を飛躍的に向上できる。更に、前記銅配線の表面において、結晶配向面（１１１）の占める割合が、通常法におけるアニール処理（水素ガス中で２０℃から３００℃~５００℃の内の所定の温度まで昇温速度０．１５６Ｋ／ｓｅｃで加熱し、前記所定の温度で３０分保持する処理）によって得られた銅配線の結晶配向面（１１１）の占める割合の１．１倍以上にすることにより、最緻密結晶配向面の比率が上がり安定した銅金属組織が得られるため、低抵抗化とエレクトロマイグレーション耐性の向上が再現性良く、かつ安定的に実現できる。
　また、本発明半導体集積半導体回路装置は、銅配線の配線層が、銅層を半導体基体にメッキ法によって堆積させた後、前記の半導体基体を２００℃以下の温度の雰囲気中に導入して１Ｋ／ｓｅｃ以上の昇温速度で２００~５００℃、より好ましくは２５０~４００℃の内の所定温度まで昇温後、前記の所定温度において１~６０分間の内の所定時間で保持して加熱するアニール処理によって得られるものであり、このようにして得られた前記の銅配線の配線表面における平均結晶粒径が、水素ガス中で２０℃から３００℃まで昇温速度が０．１５６Ｋ／ｓｅｃで加熱し、３００℃で３０分保持する処理によって得られた銅配線の平均結晶粒径の１．１５倍以上であることを特徴とする。さらに、前記のΔｄ／ｄａｖで表される銅配線の結晶分布幅を１．２以下、及び銅配線の結晶配向面（１１１）の占める割合を、水素ガス中で２０℃から３００℃~５００℃の内の所定の温度まで昇温速度０．１５６Ｋ／ｓｅｃで加熱し、前記所定の温度で３０分保持する処理によって得られた銅配線の結晶配向面（１１１）の占める割合の１．１倍以上にすることにより、配線の低抵抗化とエレクトロマイグレーション耐性の飛躍的な向上を図ることができる。
　上記目的を達成する本発明半導体集積回路装置の製造方法の特徴とするところは、回路素子が形成された半導体基体と、半導体基体の主表面上に形成された絶縁層と、少なくとも絶縁層を利用して形成されたトレンチと、トレンチ内に形成され銅配線を備えた半導体集積回路装置の製造方法であって、銅配線を昇温速度１Ｋ／ｓｅｃ以上で所定温度（５００℃以下、より好ましくは４００℃以下）まで加熱し、加熱直後所定温度で所定時間保持（恒温保持）するアニール処理工程を有する点にある。これによって、配線幅が７０ｎｍ以下の銅配線において、配線表面における平均結晶粒径を通常法におけるアニール処理によって得られた銅配線の平均結晶粒径の１．１５倍以上に大きくすることができる。また、昇温速度の上限を１０Ｋ／ｓｅｃとすることにより銅配線の剥離や半導体集積回路装置の性能劣化を少なくすることが可能となる。尚、平均結晶粒径は大きければ大きいほど好ましいことから、通常法におけるアニール処理によって得られた銅配線の平均結晶粒径に対する倍率に上限値は存在しない。
　また、上記目的を達成する本発明半導体集積回路装置の製造方法は、前記の銅配線の配線層をメッキ法によって堆積させた後、前記の半導体基体を２００℃以下の温度の雰囲気中に導入して１Ｋ／ｓｅｃ以上の昇温速度で２００~５００℃、より好ましくは２５０~４００℃の内の所定温度まで昇温後、前記の所定温度において１~６０分間の範囲に設定された所定時間で保持して加熱することを特徴とする。前記の昇温速度は、銅配線の剥離や半導体集積回路装置の性能劣化を少なくするために、上限を１０Ｋ／ｓｅｃとすることを特徴とする。
　上記目的を達成する本発明半導体集積回路装置の製造方法の別の特徴とするところは、回路素子が形成された半導体基体と、半導体基体の主表面上に形成された絶縁層と、少なくとも絶縁層を利用して形成されたトレンチと、トレンチ内に形成され銅配線を備えた半導体集積回路装置の製造方法であって、銅配線をその底部と上面との間に３０~５５Ｋ／μｍの温度勾配を有して所定温度まで加熱し、所定温度で所定時間保持するアニール処理工程を有する点にある。これによって、線幅７０ｎｍ以下の銅配線において平均結晶粒径を通常法におけるアニール処理によって得られた銅配線の平均結晶粒径の１．１５倍以上に大きくすることが可能になる。
　上記目的を達成する本発明半導体集積回路装置の製造方法の更に別の特徴とするところは、回路素子が形成された半導体基体と、半導体基体の主表面上に形成された絶縁層と、少なくとも絶縁層を利用して形成されたトレンチと、トレンチ内に形成され銅配線を備えた半導体集積回路装置の製造方法であって、前記の銅配線の配線層をメッキ法によって堆積させた後、前記の半導体基体を２００℃以下の雰囲気中に導入して銅配線をその底部と上面との間に３０~５５Ｋ／μｍの温度勾配を有する状態で、昇温速度が１~１０Ｋ／ｓｅｃで２００~５００℃、より好ましくは２５０~４００℃の内の所定温度まで加熱し、前記所定温度において１~６０分間の内の所定時間で保持するアニール処理工程を有する点にある。この方法によって、線幅７０ｎｍ以下の銅配線において平均結晶粒径を通常法におけるアニール処理によって得られた銅配線の平均結晶粒径の１．１５倍以上に大きくすることが可能になる。
　上記目的を達成する本発明半導体集積回路装置の製造方法の更に別の特徴とするところは、前記１Ｋ／ｓｅｃ以上の昇温速度で行う加熱処理が、ランプ処理及び／又はレーザー照射、さらに具体的には赤外線ランプによるランプ照射によって行う点である。
発明の効果
　本発明によれば、平均結晶粒径が通常法におけるアニール処理によって得られた銅配線の平均結晶粒径の１．１５倍以上に大きい線幅７０ｎｍ以下の銅配線を実現でき、エレクトロマイグレーション耐性が高く低抵抗で高信頼・長寿命の半導体集積回路装置を提供することができる。さらに、高信頼・長寿命の半導体集積回路装置の製造を容易にすることができる。これによって、国際半導体技術ロードマップに沿う半導体集積回路装置用配線の実現及びその安定的な量産化を低コストで可能にする。
　図１は本発明の一実施例として示した半導体集積回路装置の概略断面図である。
　図２は本発明の銅配線と従来の銅配線の平均結晶粒径を比較して示す表面ＥＢＳＰ像である。
　図３は銅配線の熱処理シミュレーションに使用する多結晶モデルの概略図である。
　図４は銅配線をアニール処理する時の昇温速度と結晶粒径比との関係を示す特性曲線図である。
　図５は銅配線をアニール処理する時の処理条件と結晶状態の変化を説明する概略工程図である。
　図６は７０ｎｍの銅配線幅における配線表面の平均結晶粒径比と抵抗値との関係を示す特性曲線図である。
　図７は熱処理シミュレーションで使用する計算領域内の温度分布を説明する概略図である。
　図８は熱処理シミュレーションで使用する配線内部の模式図である。
　図９は銅配線をアニール処理する時の配線内温度勾配と粒径分布幅の関係を示す特性曲線図である。
　図１０は本発明半導体集積回路装置の製造方法の一実施例を説明するための概略工程図である。
　本発明の最良の実施形態は、銅配線のアニール処理を、銅配線に底（下）面側と上面側に上面側が底（下）面側より高温になる３０~５５Ｋ／μｍの温度勾配を有し、かつ１~１０Ｋ／ｓｅｃの昇温速度で加熱し、加熱直後の温度で恒温保持する工程を採用した半導体集積回路装置の製造方法である。より具体的には、銅配線の配線層をメッキ法によって堆積させた後、前記の半導体基体を２００℃以下の雰囲気中に導入して銅配線をその底部と上面との間に３０~５５Ｋ／μｍの温度勾配を有する状態で、昇温速度が１~１０Ｋ／ｓｅｃで２００~５００℃、より好ましくは２５０~４００℃の内の所定温度まで加熱し、前記所定温度において１~６０分間の内の所定時間で保持するアニール処理工程を採用した半導体回路装置の製造方法である。
　以下、本発明半導体集積回路装置及びその製造方法の好ましい実施形態を図面を用いて詳細に説明する。
　図１は本発明を適用した半導体集積回路装置の概略断面図で、実際の半導体集積回路装置は配線層が８層、９層、それ以上になっているが、説明を簡略化するために２層配線構造を例示している。図において、１は一方の主表面１ａに隣接して多数個の回路素子（図示せず）が形成された半導体基体、２は半導体基体１の一方の主表面１ａ上に形成された例えばシリコン酸化物層からなる第１絶縁層、２ａは第１絶縁層２に形成されたスルーホール、３はスルーホール２ａ内に形成された例えばタングステンからなるプラグ、３ａはスルーホール２ａとプラグ３との間に形成された例えばＴｉＮ（窒化チタン）からなるバリア層、４は第１絶縁層２及びプラグ３上に例えば窒化シリコン層４１を介して形成された例えばシリコン酸化物層４２からなる第２絶縁層、４ａは第２絶縁層４に形成された第１トレンチ、５は第１トレンチ４ａ内に形成された第１銅配線、５ａは第１トレンチ４ａと第１銅配線５との間に形成された例えばＴａＮ（窒化タンタル）／Ｔａ（タンタル）からなるバリア層、６は第２絶縁層４及び第１銅配線５上に例えば窒化シリコン層６１を介して例えばシリコン酸化物層６２、窒化シリコン層６３、シリコン酸化物層６４を順次積層して形成した第３絶縁層、６ａは第２絶縁層６に形成された断面Ｔ字形を有する第２トレンチ、７は第２トレンチ６ａ内に形成された第２銅配線、７ａは第２トレンチ６ａと第２銅配線７の間に形成された例えばＴａ／ＴａＮ／Ｔａからなるバリア層である。第１銅配線５及び／又は第２銅配線７の平均結晶粒径が通常法（水素ガス中で２０℃から３００℃まで昇温速度０．１５６Ｋ／ｓｅｃで加熱し、３００℃で３０分保持する処理）におけるアニール処理によって得られた銅配線の平均結晶粒径の１．１５倍以上になっている。
　銅配線の平均結晶粒径を通常法におけるアニール処理によって得られた銅配線の平均結晶粒径の１．１５倍以上にする理由を説明する。半導体集積回路装置に使用する銅配線は、トレンチに例えば無電解めっきにより形成した後、歪みの除去、バリア層との密着性を向上及び結晶粒径を拡大する目的でアニール処理が施される。現在実施されているアニール処理の昇温速度は特許文献２に開示されている２０℃／分（０．３３３Ｋ／ｓｅｃ）という数値は例外で、通常法では０．１５６Ｋ／ｓｅｃ程度である。この昇温速度を１Ｋ／ｓｅｃ以上に設定することにより、平均結晶粒径を大きくできることを実験で確認した。実験で使用したアニール法は次の通りである。通常法では水素ガス流中での抵抗加熱により、２０℃から３００℃まで昇温速度０．１５６Ｋ／ｓｅｃで加熱し、加熱後３００℃で３０分間保持した。急速加熱法では真空中での赤外線加熱により、２０℃から３００℃まで昇温速度１．３Ｋ／ｓｅｃ及び６．３Ｋ／ｓｅｃで加熱し、加熱後３００℃で５分間保持した。銅べた膜層を用いて得られた実験結果を表１及び図２に示す。図２ａは通常法のアニール処理をした銅配線表面のＥＢＳＰ（Ｅｌｅｃｔｒｏｎ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｐａｔｔｅｒｎ：電子後方散乱パターン）像、図２ｂは昇温速度１．３Ｋ／ｓｅｃの急速加熱法でアニール処理をした銅配線表面のＥＢＳＰ像である。通常のアニール処理では、図２ａ中に矢印に示したように微細な結晶粒が多数残存している。これに対して、急速昇温法によるアニール処理では相当数の微細結晶粒が消失していることが図２ｂより確認できる。これにより、表１に示すように急速昇温法によるアニール処理の方が平均粒径が増大していることがわかる。表１及び図２に示す結果は、銅べた膜層を用いて得られた結果であるが、トレンチ内に銅配線を形成した場合、平均粒径はべた膜に比べて微細になるが、通常法に比べて急速加熱法を用いると平均粒径が大きくなるという傾向は変わらないことが確認された（後に示す図６を参照）。
Figure JPOXMLDOC01-appb-T000001
 　表１の実験結果を補完するために、熱処理シミュレーションを行なった。シミュレーション手法としては、メゾスケールの材料組織の時間発展の解析に有効なフェーズフィールド法を採用し、多結晶体に対するモデルとしてＫｏｂａｙａｓｈｉ−Ｗａｒｒｅｎらのフェーズフィールドφと結晶方位場θを用いたモデルを使用した（Ａ．Ｗａｒｒｅｎ，Ｒ．Ｋｏｂａｙａｓｈｉ，Ａ．Ｅ．Ｌｏｂｋｏｖｓｋｙ　ａｎｄ　Ｗ．Ｃ．Ｃａｒｔｅｒ：Ａｃｔａ　Ｍａｔｅｒ．５１（２００３）６０３５−６０５８）。このモデルでは，フェーズフィールドφは結晶度を表し、結晶方位場θは結晶の回転方位角（ラジアン）を表す。フェーズフィールドの値φ＝０は結晶ではないことを、φ＝１は完全結晶を示す。実際には完全結晶という状態が現れることはなく、φ＝０．５~０．７が結晶粒内の値、φ＝０．２~０．４が結晶粒界の値として現れるのが一般的である。図３に計算したフェーズフィールドφの一例を示す、この図は半導体集積回路装置の配線の横断面に相当し、縦１．３２μｍ、横４．４１μｍの大きさである。結晶粒界は結晶度の低い領域として白い線で表され、白線で囲まれた領域として一つの結晶粒となる。結晶粒の面積を求め、その値が仮想的な完全円形の結晶粒の面積と等しいとおくことにより、円形結晶粒の半径ｒを求め、２ｒを結晶粒径と定義する。全結晶粒の粒径の平均値を平均結晶粒径と称す。
　図４は実験によって得られた昇温速度と結晶粒径比との関係及びシミュレーション手法によって得られた昇温速度と結晶粒径比との関係を同一座標に表示したもので、▲が実験値を、□がシミュレーション値をそれぞれ示す。結晶粒径比とは、通常法のアニール処理で得られた平均結晶粒径ｄｏと急速加熱法によりアニール処理で得られた平均結晶粒径ｄの比ｄ／ｄｏをいう。この図から実験値とシミュレーション値が近似しており、シミュレーション手法が妥当であることが理解され、次のことが判る。昇温速度が１Ｋ／ｓｅｃ以下では昇温速度の変化に対する結晶粒径比の変化が大きくなっており、結晶粒径比の制御が不安定になることが判る。昇温速度が１Ｋ／ｓｅｃから１０Ｋ／ｓｅｃまでの間は結晶粒径比が１．１５以上と大きくかつ昇温速度の変化に対する結晶粒径比の変化が小さいことから、平均結晶粒径の大きい結晶粒を有する銅配線を安定して得られることがわかる。１０Ｋ／ｓｅｃ以上になるとシリコン基体に発生する歪が大きくなり、銅配線の剥離や半導体集積回路装置の性能劣化の原因が増加することから好ましくない。従って、アニール処理時の昇温速度は１Ｋ／ｓｅｃ~１０Ｋ／ｓｅｃが好ましい。
　図４に示すように、昇温速度１Ｋ／ｓｅｃ以上で急速加熱すると何故平均結晶粒径が大きくなるのかについて図５を用いて説明する。アニール処理をする前の結晶の状態（初期状態）は同じ微細な状態でアニール処理を開始した場合、昇温処理によって低昇温速度で加熱した方が高昇温速度で加熱したものに比較して多少結晶粒が粗大化され、その後に続く恒温保持処理によって高昇温速度で加熱した方が低昇温速度で加熱したものに比較して結晶粒が粗大化される。低昇温速度（０．１５６Ｋ／ｓｅｃ）で加熱すると、結晶粒同士の融合が進行するものの、低昇温速度のため低温での加熱時間が長くなるため、粒間の異方性が比較的大きい粒同士も融合しはじめ、粒間の方位差が比較的大きな粒界は消滅してしまう。また、粒成長により粒界面積も減少し、昇温終了段階での界面エネルギーは低い状態にある。このため、高い温度で恒温保持を行なっても結晶粒は余り粗大化しない。高昇温速度（１．３Ｋ／ｓｅｃ）で加熱すると、昇温段階で近傍の方位差の小さい結晶粒同士は融合するが、方位差が比較的大きな粒界は残存し、結晶粒界の界面エネルギーが比較的高い状態のまま、ある程度の大きさまで結晶粒が成長する。結晶粒が比較的大きく界面エネルギーが高い状態で恒温保持が行なわれるため、粒の融合に消費される界面エネルギーの割合が少なく効率よく結晶粒の粗大化が行なわれるものと考えられる。よって、結晶粒の粗大化のためには、粒成長に必要な界面エネルギーが損なわれず、かつ昇温段階である程度の結晶粒の融合が進行する程度の昇温速度での加熱が有効であると考えられる。
　図６は、７０ｎｍの銅配線幅における配線表面における平均結晶粒径と、通常法における水素ガス中で昇温速度０．１５６Ｋ／ｓｅｃの抵抗加熱による通常法のアニール処理によって得られた銅配線の平均結晶粒径との比（粒径比ｄ／ｄｏ）と銅配線抵抗値の関係を示す図である。この図から、粒径比ｄ／ｄｏが１．１５を境にして１．１５未満になると抵抗値が急激に増加し、１．１５以上になると抵抗値が低くなり、３．０μΩ・ｃｍの低い値で安定していることが分かる。この抵抗値は、国際半導体技術ロードマップ２００５年板に開示されている配線幅６８ｎｍ、４５ｎｍ、３２ｎｍの時の抵抗値の目標値３．４３μΩ・ｃｍ、４．０８μΩ・ｃｍ、４．８３μΩ・ｃｍを大幅に下回った値を実現できるものである。本発明は抵抗値が安定する粒径比ｄ／ｄｏが１．１５以上の銅配線を使用することを特徴とする。図６に示すデータはチャンネル幅７０ｎｍについての測定値を元に作成したものであるが、チャンネル幅が５０ｎｍ、３０ｎｍになった場合、抵抗値は７０ｎｍの場合よりもやや大きくなり、図６の特性曲線と低抗値が高い方向に平行移動した特性を示す。そして、いずれの特性においても、特性曲線の抵抗値減少域から抵抗値安定域に移る変曲点は、粒径比が１．１５近辺にあることが確認された。
　また、図６に示す７０ｎｍの配線幅を有する半導体集積回路装置は、銅配線層にボイドの発生は観測されず、半導体集積回路装置としての５０％不良にいたる時間が上記の通常法（昇温速度が１Ｋ／ｓｅｃ未満のもの）の場合より長くなり、優れた信頼性を有することが確認された。このように、本発明の半導体集積回路装置は、エレクトロマイグレーション耐性にも優れることが分かった。なお、本発明の半導体集積回路装置において銅配線層にボイドが発生しなかった理由は、電界メッキ法において、メッキ浴成分とメッキ製造条件等について当業者が技術常識で行える程度の最適化を行ったためであると考えられる。本発明において、昇温速度が１０Ｋ／ｓｅｃまでの条件では、半導体集積回路装置の特性と信頼性に影響を与える程度のボイドの発生は見られない。しかし、昇温速度が１０Ｋ／ｓｅｃを超えると、メッキ方法やアニール条件の最適化を行っても、銅配線の剥離が起こり易くなると共に、半導体集積回路装置の性能劣化に悪影響を与えるボイド等の発生が無視できなくなる。
　急速加熱法として、真空中での赤外線加熱により、２０℃から４００℃まで昇温速度１．３Ｋ／ｓｅｃで加熱し、加熱後同じ雰囲気中４００℃で１分間保持する方法を採用すること以外は、実施例１と同じ方法で銅べた膜を作製した。この銅べた膜層について、銅結晶の結晶配向面（１１１）の比率を通常法で得られた銅べた膜の場合と対比した。通常法のアニール条件は、銅べた膜を電界メッキ法で堆積した後、水素ガス流中での加熱抵抗により、２０℃から４００℃まで昇温速度０．１５６Ｋ／ｓｅｃで加熱し、加熱後４００℃に設定された雰囲気に放置して３０分間アニール処理したものである。本発明の急速加熱法で得られた銅べた膜層は、結晶配向面（１１１）の比率が８６％であるのに対して、上記の通常法で得られた銅べた膜層の場合は７３％であり、両者の比は１．１８倍であった。
　また、昇温後に行う高温でのアニール温度を、上記の４００℃に代えて５００℃に設定する以外は、同じ条件で銅べた膜を作製し、その銅べた膜層について、本発明の急速過熱法と通常法との間で、銅結晶の結晶配向面（１１１）の比率を対比した。本発明の急速加熱法で得られた銅べた膜層は、結晶配向面（１１１）の比率が８９％であるのに対して、通常法で得られた銅べた膜層の場合は８０％であり、両者の比は１．１１倍であった。さらに、昇温後に行う高温でのアニール温度を、上記の４００℃に代えて３００℃に設定する以外は、同じ条件で作製した銅べた膜層についても、通常法で得られた銅べた膜層と銅結晶の結晶配向面（１１１）の比率を対比した結果、両者の比は１．１８倍以上となった。高温でのアニール温度が３００℃の場合は、急速加熱法と通常法との間で対比した銅結晶の結晶配向面（１１１）の比率の倍率が、４００℃又は５００℃の場合よりもやや大きくなる傾向にあった。これは、高温でのアニール温度が銅結晶の結晶配向面（１１１）の成長に何らかの影響を与えるためと考えられる。
　このように、本発明は、銅結晶の結晶配向面（１１１）の比率が、通常法の場合と比べて１．１倍以上であり、最緻密銅結晶の形成比率が高くなることから、配線の低抵抗化とエレクトロマイグレーション耐性の飛躍的な向上を図ることができる。
　上記の実施例１~２では、急速加熱法の条件として、真空中での赤外線加熱により、２０℃から３００℃又は４００℃まで昇温速度１．３Ｋ／ｓｅｃ及び／又は６．３Ｋ／ｓｅｃで加熱し、加熱後３００℃５分間、又は４００℃１分間で保持してアニール処理する方法を採用しているが、本発明はこの条件に限定されない。前記の昇温速度は１Ｋ／ｓｅｃ~１０Ｋ／ｓｅｃの範囲で所定の条件を実現できれば、昇温時の加熱方法としては、通常の高温槽や高温プレート等を用いる方法や赤外線ランプや赤外線レーザー照射による方法を採用することができる。この中で、本発明は、昇温速度を精密に制御するために、加熱の際に局所的な部分を選んで加熱することができるランプ照射及び／又はレーザー照射を用いるのが好ましく、温度制御のしやすさと加熱装置の経済性の両者を考慮すると、赤外線ランプによるランプ照射が好適である。また、昇温時の加熱は、真空中だけではなく、水素、アルゴン、窒素の何れかから選ばれた雰囲気中においても行うことができる。本発明は、銅配線層の結晶成長を行う際に、酸素の混入が無く、かつ、昇温速度を制御し易い雰囲気を形成できる方法を採用することができる。本発明において、昇温を開始する温度は室温に限られず、後の工程で行う高温でのアニール処理時の温度よりも低い温度であれば、本願発明の目的を実現することができる。
　本発明は、昇温速度を１Ｋ／ｓｅｃ以上に設定することにより、後の工程で行う高温でのアニール処理時の温度を低温化できると共に、放置時間の短縮化を図ることができる点に特徴を有する。しかし、銅配線層の結晶粒径を粗大化し、結晶粒径幅を制御するための温度としては、銅結晶成長の観点から、加熱温度は所定の温度以上に設定する必要がある。さらに、前記のアニール時間を短縮するためには、加熱温度は高温である方が好ましい。そのため、本発明は、後の工程で行う高温でのアニール温度を２００~５００℃、さらに、半導体集積回路装置の製造を容易にするという本願発明の目的を実現するために、好ましくは２５０~４００℃の内の所定の温度に設定する。また、本発明で採用する高温でのアニール放置時間は、１分間と短い時間でも本発明の目的を達成することができるため、半導体集積回路装置の高温処理時に発生し易いダメージを低減できる。本発明では、高温でのアニール放置時間は、銅結晶成長の制御と半導体集積回路装置のダメージ低減の点から、１~６０分間の内の所定時間を設定することができる。すなわち、本発明のアニール処理工程は、銅配線層を堆積した半導体基体を２００℃以下に設定された雰囲気中に導入してから、１Ｋ／ｓｅｃ以上、より好ましくは１~１０Ｋ／ｓｅｃの内の所定の昇温速度で２００~５００℃、より好ましくは２５０~４００℃の内の所定温度まで昇温後、前記の所定温度で１~６０分間の内の所定時間で保持して加熱する工程である。
　高昇温速度でアニール処理をする急速加熱法は、銅配線がｎｍレベルの厚さであっても下（底）面側と上面側との間に温度差が存在し、必然的に温度勾配付きアニール処理になる。従来の低昇温速度でアニール処理をする通常法では、昇温速度が遅いため銅配線の下（底）面側と上面側との間に温度差がなく、温度勾配の無いアニール処理になる。この２種類のアニール処理法で得られる銅配線の上下方向の粒径分布幅を比較すると、表２に示すように温度勾配を付けたアニール処理の方が粒径分布幅を狭くすることができることが判る。表２は、７０ｎｍの銅配線幅を用いて測定した結果である。ここで温度差ΔＴは１次元熱伝導モデルによる推算値であり、最大粒径ｄｍａｘ、最小粒径ｄｍｉｎ、粒径幅Δｄ、平均粒径ｄａｖ、粒径分布幅Δｄ／ｄａｖは以下に示すシミュレーションと類似の方法により個々の粒径の値から評価した。また、表２に示す急速加熱は、昇温速度が１．７Ｋ／ｓｅｃである場合に相当し、この昇温速度を採用することによって温度差ΔＴと温度勾配ｄＴ／ｄＬを表２に示すような値に制御できる。
Figure JPOXMLDOC01-appb-T000002
 　表２に示す結果より、粒径分布幅を狭めて均一な大きさの結晶粒を得るためには、銅配線の上面と下面の間で温度勾配を付加した加熱処理が有効であることが判る。
　銅配線の上面と下面の間の温度勾配をどの範囲にすると結晶粒径の均一化に有効であるかを熱処理シミュレーションで確認した。計算パラメータは銅のものとし、図７に示すように計算領域の上部と下部で異なる温度を設定し、その間の温度分布が直線になるように計算領域内部の温度分布を決定する。このように温度分布を決定した領域で６６６ｓｅｃ間恒温保持の計算機シミュレーションを行なった。得られたシミュレーション結果に関しては、図８のように配線内部の領域を四つに分割して、夫々の領域ごとに結晶分布を解析した。表２における最大粒径ｄｍａｘは、図８における第四層の平均粒径を示し、最小粒径ｄｍｉｎは第一層の平均粒径を示す。また、平均粒径ｄａｖは配線全体領域の平均値を示す。第四層は高温側であるため平均粒径が４層のうちで最大になり、第一層は低温側であるから平均粒径が４層のうちで最小になる。粒径幅Δｄはｄｍａｘ−ｄｍｉｎと定義する。この粒径幅Δｄを全体領域の平均粒径ｄａｖで除算した値Δｄ／ｄａｖを粒径分布幅と定義する。
尚、図８では銅配線を上面と下面の間で４分割してシミュレーションをおこなったが、分割数はこれに限定されることなく、３分割でも５分割でもよい。
　図９に表２に示す粒径分布幅の実測値とシミュレーション値を用いて銅配線の上面と下面の間の温度勾配と粒径分布幅の関係を同一座標に示したもので、▲が実験値を、□がシミュレーション値をそれぞれ示す。図から実測値とシミュレーション値が近似しており、シミュレーション手法が妥当であることが理解され、次のことが判る。銅配線の上面と下面の間に３０~５５（Ｋ／μｍ）の温度勾配を与えることにより、平均粒径のばらつきの指標である粒径分布幅の数値を１．２以下に抑制できることが理解できる。銅配線の上面と下面の間に温度勾配を付けると、上面から下面に向かって粒界エネルギー分布に差が生じる。このエネルギー差を駆動力にして、粒成長が温度勾配のない場合よりも活発になる。しかしながら、温度勾配を大きくし過ぎると、下面の温度が粒成長を阻害するほど低くなってしまい、かえって粒径分布幅が大きくなる。従って、３０~５５（Ｋ／μｍ）の温度勾配が結晶粒径分布の均一化に有効である。
　図１０は本発明半導体集積回路装置の製造方法を説明するための概略工程図で、図１と同一部材には同一符号を付し繰り返し説明を避けた。また、半導体集積回路装置の製造方法のうち、本発明に直接関係するデュアルダマシンプロセスを用いて銅配線を形成する工程を示した。
　まず、一方の主表面１１に隣接して多数の回路素子（図示せず）が形成された半導体基体１を準備し、半導体基体１の一方の主表面１ａの上方に窒化シリコン層４１及びシリコン酸化物層４２からなる第１絶縁層４をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、配線を形成する予定の領域のシリコン酸化物層４２をエッチングにより除去し、これによって露出した窒化シリコン層４１を更にエッチングすることにより第１トレンチ４ａを形成する。このトレンチは幅が７０ｎｍ以下、５０~３００ｎｍの範囲から通電容量によって選択される深さを有している。窒化シリコン層４１はシリコン酸化物層４２をエッチングするときのストッパーとして利用される（図１０ａ）。
　次に、第１トレンチ４ａ内を含むシリコン酸化物層４２上に、例えばＴａＮ／Ｔａ積層体からなるバリア層５ａをスパッタ法またはＣＶＤ法により数ｎｍから１０ｎｍ程度の厚さ堆積する。このバリア層５ａ上に銅配線５を形成する。その方法は、まずスパッタ法によってバリア層５ａ上に極薄い銅シード層（図示せず）を形成し、銅シード層上に硫酸銅めっき浴、アノードに銅電極を用いて電解めっき法により第１トレンチ４ａの深さを超える厚さの銅めっき層を形成し、その後水素、アルゴン、窒素から選ばれた雰囲気中で室温から４００℃まで赤外線ランプにより昇温速度１．３Ｋ／ｓｅｃで加熱し、４００℃で１０分間恒温保持するアニールプロセスで処理した（図１０ｂ）。
　次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）により第１トレンチ４ａ部分においてはその深さを超える部分の銅層、並びにシリコン酸化物層４２上の銅層及びバリア層５ａを除去して第１トレンチ４ａ内にのみ第１銅配線５となる銅層及びバリア層５ａを残す（図１０ｃ）。
　次に、シリコン酸化物層４２及び第１銅配線５上に窒化シリコン層６１、シリコン酸物層６２、窒化シリコン層６３及びシリコン酸化物層６４を順次ＣＶＤ法により堆積する。ここで、窒化シリコン層６３は断面Ｔ字形を有する第２トレンチ６ａの上辺部を形成する際のエッチングストッパーとして、また、窒化シリコン層６１は第１銅配線５との接続を図るためのコンタクトホール（Ｔ字形の脚部）を形成する際のエッチングストッパーとして機能する（図１０ｄ）。トレンチの上辺部の幅は７０ｎｍ以下、４０~３００ｎｍの範囲から通電容量によって選択される深さを有している。
　次いで、第１銅配線５のコンタクト領域上のシリコン酸化物層６４、窒化シリコン層６３及びシリコン酸化物層６２をエッチングにより除去し、更にエッチングによって露出した窒化シリコン層６１をエッチングすることによりコンタクトホール（第２トレンチ６ａのＴ字形の脚部）を形成する。
　次に、コンタクトホール内を含むシリコン酸化物層６４上に反射防止膜もしくはレジスト膜（図示せず）を形成する。更に、第２銅配線７を形成する予定領域を開口したレジスト膜をマスクにして反射防止膜もしくはレジスト膜、シリコン酸化物層６４をエッチングする。続いて、このエッチングにより露出した窒化シリコン層６３をエッチングすると共にコンタクトホール内の反射防止膜もしくはレジスト膜を除去することにより第２トレンチ６ａが形成される（図１０ｅ）。
　次いで、第２トレンチ６ａ内を含むシリコン酸化物層６４上に例えばＴａ／ＴａＮ／Ｔａ積層体からなるバリア層７ａをスパッタ法またはＣＶＤ法により数ｎｍから１０ｎｍ程度の厚さ堆積する。
　次に、バリア層７ａ上に薄い銅膜をスパッタ法により形成し、この銅膜をシード層にして第１銅配線の場合と同様の方法により第２トレンチ６ａを含むバリア層７ａ上全面に第２トレンチ６ａの深さを超える厚さの銅層を形成し、その後水素、アルゴン、窒素から選ばれた雰囲気中で室温から４００℃まで赤外線ランプにより昇温速度１．３Ｋ／ｓｅｃで加熱し、４００℃で１０分間恒温保持するアニールプロセスで処理した（図１０ｆ）。
　しかる後、ＣＭＰにより第２トレンチ６ａ部分においてはその深さを超える部分の銅層、並びにシリコン酸化物層６４上の銅層及びバリア層７ａを除去して、第２トレンチ６ａ内にのみ第２銅配線７となる銅層及びバリア層７ａを残し、２層構造の銅配線が完成する。（図１０ｇ）。
　この実施例では２層構造の銅配線の製造方法を説明したが、３層以上の配線構造にする場合には、第２銅配線を形成した工程を繰り返すことで実現できる。この場合、銅配線のアニール処理は銅配線の形成の都度行うか、全銅配線を形成後に一括して行なうことが考えられる。半導体集積回路装置の配線は第１層及び第２層の線幅が狭く、上層に行くに従って線幅が広くなっており、本発明は線幅の狭い配線のエレクトロマイグレーション耐性の向上及び低抵抗化を目的としていることから、線幅の狭い銅配線については形成の都度アニール処理を行い、線幅の広い銅配線については銅配線を形成後一括してアニール処理をするのが好ましい。ここで言う線幅の広い狭いは７０ｎｍ以下が狭い、７０ｎｍを超えるものが広いとする。
　本発明の実施形態においては、バリア層５ａ、７ａとしてＴａ膜とＴａＮ膜の組合せを使用したが、これに限定されず他の金属とその金属の窒化物との組合せが使用できる。金属としては、Ｔｉ（チタン）、Ｗ（タングステン）、Ｎｂ（ニオブ）、Ｃｒ（クロム）、Ｍｏ（モリブデン）などが挙げられる。
　本発明を半導体ウエハに半導体集積回路装置を形成する場合を例に挙げて説明したが、絶縁基板上に半導体層を形成し、その半導体層に回路素子を形成する半導体集積回路装置においても適用できるものである。

Claims (15)

  1. 回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内に形成され銅配線を備え、前記銅配線の配線幅が７０ｎｍ以下で、配線表面における平均結晶粒径が、水素ガス中で２０℃から３００℃まで昇温速度０．１５６Ｋ／ｓｅｃで加熱し、３００℃で３０分保持する処理によって得られた銅配線の平均結晶粒径の１．１５倍以上であることを特徴とする半導体集積回路装置。
  2. 前記平均結晶粒径をｄａｖ、最大結晶粒径ｄｍａｘと最小結晶粒径ｄｍｉｎとの差を結晶粒径幅Δｄとしたとき、Δｄ／ｄａｖで表される前記銅配線の粒径分布幅が１．２以下であることを特徴とする請求項１記載の半導体集積回路装置。
  3. 前記銅配線の表面において、結晶配向面（１１１）の占める割合が、水素ガス中で２０℃から３００℃~５００℃の内の所定の温度まで昇温速度０．１５６Ｋ／ｓｅｃで加熱し、前記所定の温度で３０分保持する処理によって得られた銅配線の結晶配向面（１１１）の占める割合の１．１倍以上であることを特徴とする請求項２に記載の半導体集積回路装置。
  4. 前記の銅配線の配線層は、銅層を半導体基体にメッキ法によって堆積させた後、前記の半導体基体を２００℃以下の雰囲気中に導入して１Ｋ／ｓｅｃ以上の昇温速度で２００~５００℃の内の所定温度まで昇温後、前記の所定の温度において１~６０分間の内の所定時間で保持して加熱するアニール処理によって得られるものであり、かつ、前記の銅配線の配線表面における平均結晶粒径が、水素ガス中で２０℃から３００℃まで昇温速度が０．１５６Ｋ／ｓｅｃで加熱し、３００℃で３０分保持する処理によって得られた銅配線の平均結晶粒径の１．１５倍以上であることを特徴とする請求項１に記載の半導体集積回路装置。
  5. 前記平均結晶粒径をｄａｖ、最大結晶粒径ｄｍａｘと最小結晶粒径ｄｍｉｎとの差を結晶粒径幅Δｄとしたとき、Δｄ／ｄａｖで表される前記銅配線の粒径分布幅が１．２以下であることを特徴とする請求項４記載の半導体集積回路装置。
  6. 前記銅配線の表面において、結晶配向面（１１１）の占める割合が、水素ガス中で２０℃から３００℃~５００℃の内の所定の温度まで昇温速度０．１５６Ｋ／ｓｅｃで加熱し、前記所定の温度で３０分保持する処理によって得られた銅配線の結晶配向面（１１１）の占める割合の１．１倍以上であることを特徴とする請求項５に記載の半導体集積回路装置。
  7. 回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内に形成され銅配線を備えた半導体集積回路装置の製造方法であって、前記銅配線を昇温速度１Ｋ／ｓｅｃ以上で所定温度まで加熱し、前記所定温度で所定時間保持するアニール処理工程を有することを特徴とする半導体集積回路装置の製造方法。
  8. 前記の昇温速度が１０Ｋ／ｓｅｃ以下であることを特徴とする請求項７記載の半導体集積回路装置の製造方法。
  9. 前記の銅配線の配線層を半導体基体にメッキ法によって堆積させる工程、及び前記の銅配線層を堆積させた半導体基体を２００℃以下の雰囲気中に導入して１Ｋ／ｓｅｃ以上の昇温速度で２００~５００℃の内の所定温度まで昇温後、前記の所定温度において１~６０分間の内の所定時間で保持して加熱するアニール処理工程を有することを特徴とする請求項７に記載の半導体集積回路装置の製造方法。
  10. 前記の昇温速度が１０Ｋ／ｓｅｃ以下であることを特徴とする請求項９記載の半導体集積回路装置の製造方法。
  11. 回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内に形成され銅配線を備えた半導体集積回路装置の製造方法であって、前記銅配線をその底部と上面との間に３０~５５Ｋ／μｍの温度勾配を有して所定温度まで加熱し、前記所定温度で所定時間保持するアニール処理工程を有することを特徴とする半導体集積回路装置の製造方法。
  12. 前記の昇温速度が１~１０Ｋ／ｓｅｃであることを特徴とする請求項１１記載の半導体集積回路装置の製造方法。
  13. 前記の銅配線の配線層を半導体基体にメッキ法によって堆積させる工程、及び前記の銅配線層を堆積させた半導体基体を２００℃以下の雰囲気中に導入して１~１０Ｋ／ｓｅｃの内の所定の昇温速度で２００~５００℃の内の所定温度まで昇温後、前記の所定温度において１~６０分間の内の所定時間保で持して加熱するアニール処理工程を有することを特徴とする請求項１２に記載の半導体集積回路装置の製造方法。
  14. 前記１Ｋ／ｓｅｃ以上の昇温速度による加熱処理は、ランプ処理及び／又はレーザー照射によって行うことを特徴とする請求項７~１３の何れかに記載の半導体集積回路装置の製造方法。
  15. 前記１Ｋ／ｓｅｃ以上の昇温速度による加熱処理は、赤外線ランプによるランプ照射で行うことを特徴とする請求項１４に記載の半導体集積回路装置の製造方法。
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