WO2010064467A1 - 多層プリント配線板、及び、多層プリント配線板の製造方法 - Google Patents

多層プリント配線板、及び、多層プリント配線板の製造方法 Download PDF

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Definitions

  • the present invention relates to a build-up type multilayer printed wiring board and a method for manufacturing the multilayer printed wiring board, and more particularly to a multilayer printed wiring board having a plane conductor and a method for manufacturing the multilayer printed wiring board.
  • a printed wiring board constituting a package substrate on which electronic components such as an IC chip are mounted is required to have a fine pitch circuit configuration as the performance of the IC chip increases.
  • circuit formation by a laser as shown in Patent Document 1 is proposed instead of circuit formation by a conventional semi-additive method.
  • the interlayer resin insulating layer 350 shown in FIG. 28A is irradiated with a laser by a laser forming recess 353b, a via conductor forming opening 351, and a plane.
  • a recess 353a for forming a conductor is formed. Then, as shown in FIG.
  • an electroless plating film 352 and an electrolytic plating film 356 are deposited in a recess 353b for forming a circuit, an opening 351 for forming a via conductor, and a recess 353a for forming a plain conductor, and a conductor circuit 358 is formed.
  • the via conductor 360 and the plain conductor 359 are formed.
  • the normal printed wiring board is set so that the copper volume is almost the same on the front surface side and the back surface side so that, for example, it is difficult for warpage to occur in a heat cycle in which the IC chip generates heat and then returns to room temperature. ing. For this reason, when a dent arises in wiring (plane conductor), since the volume becomes smaller than a design value, deviation arises in the volume adjustment of copper in the front and back. This may cause the printed wiring board to warp while repeating the heat cycle in which the IC chip generates heat and then returns to room temperature.
  • the present invention has been made to solve the above-described problems, and the object of the present invention is to provide a method for manufacturing a multilayer printed wiring board that can form a plane conductor flat, and a flat multilayer printed wiring having a flat conductor. To provide a board.
  • a method for producing a multilayer printed wiring board comprises: Forming a first conductor circuit on or in the first resin insulation; Forming a second resin insulation on the first resin insulation and the first conductor circuit; Forming a first recess for a second conductor circuit on the first surface side of the second resin insulation; Forming a pattern for a plain conductor composed of a second concave portion and a convex portion on the first surface side of the second resin insulating material; The first and second recesses are filled with a conductive material to form a second conductor circuit and a plain conductor.
  • the multilayer printed wiring board according to claim 13 includes a first resin insulating material, a first conductor circuit formed on or in the first resin insulating material, the first resin insulating material, A second resin insulating material formed on the first conductor circuit, having a first recess for the second conductor circuit and a pattern for the plain conductor on the first surface side, and a second resin insulating material formed in the first recess.
  • One technical feature is that one surface is located on substantially the same plane.
  • the convex portion is formed in the concave portion for forming the plain conductor of the upper insulating material, when the conductive material is plated and filled in the concave portion for forming the plain conductor, The conductive material is uniformly deposited not only from the side wall of the concave portion but also from the side wall of the convex portion. For this reason, a plane conductor can be formed flat.
  • the surface of the plain conductor and the surface (first surface) of the second resin insulating material are located on substantially the same plane. Thereby, the planarization of the other resin insulating material formed on the plain conductor and the second resin insulating material is achieved.
  • insulation interlayer insulation
  • the volume of the metal part including the plane conductor can be controlled as designed, warpage of the multilayer printed wiring board can be suppressed in a heat cycle caused by heat generation of the IC chip, for example.
  • FIG. 10A is a plan view of the multilayer printed wiring board showing the aa cross section of FIG. 6A
  • FIG. 10B is the multilayer print showing the cc cross section of FIG. 6C.
  • 11A is an enlarged view of the concave portion for forming the plain conductor in FIG. 6A
  • FIG. 11B is an enlarged view of the plain conductor in FIG. 6C.
  • FIG. 13A is an explanatory diagram of the arrangement of the convex portions in the first embodiment, and FIG.
  • FIG. 13B is an explanatory diagram of the arrangement of the convex portions according to the first modification of the first embodiment. It is process drawing which shows the manufacturing method of the multilayer printed wiring board which concerns on the 2nd modification of 1st Example.
  • 15A is a plan view of the multilayer printed wiring board showing the aa cross section of FIG. 14A
  • FIG. 15B is the multilayer print showing the cc cross section of FIG. 14C. It is a top view of a wiring board.
  • FIG. 16A is an enlarged view of a plain conductor of a multilayer printed wiring board according to the third modification of the first embodiment
  • FIG. 16B is a multilayer according to the fourth modification of the first embodiment. It is an enlarged view of the plain conductor of a printed wiring board.
  • FIG. 24A is an image diagram in which the diameter (Post) f of the convex portions is taken on the horizontal axis and the interval (Space) d between the convex portions is taken on the vertical axis.
  • FIG. 24B is a chart of test results. It is a photograph when the thickness of the plain conductor is set to 10 ⁇ m. It is a photograph when the thickness of the plain conductor is set to 15 ⁇ m. It is a photograph when the thickness of the plain conductor is set to 20 ⁇ m. It is process drawing which shows the manufacturing method of the plain conductor in a prior art.
  • FIG. 29A is a photograph of the plain conductor formed by the conventional technique
  • FIG. 29B is a photograph of the plain conductor formed by the manufacturing method of the first embodiment.
  • FIGS. 8 shows a cross-sectional view of the multilayer printed wiring board 10
  • FIG. 9 shows a state in which the IC chip 90 is attached to the multilayer printed wiring board 10 shown in FIG.
  • FIG. 10B shows a bb cross section in FIG.
  • a conductor circuit 34 is formed on the surface of the core substrate 30.
  • the front surface and the back surface of the core substrate 30 are connected through a through hole 36.
  • the through hole 36 includes a lid plating layer 36a constituting the through hole land and a side wall conductor layer 36b, and the side wall conductor layer 36b is filled with a resin filler 37. You may fill only with copper, without a resin filler.
  • An upper surface side interlayer resin insulation layer 150 formed with a pad) and a lower surface side interlayer resin insulation layer 150 formed with a via hole 160 and a conductor circuit 158D (solder pad) are disposed.
  • Conductor circuit 158U (solder pad) is provided in first recess 153b opened in first surface 150A of interlayer resin insulation layer 150.
  • the surface of the conductor circuit 158U (solder pad) and the first surface 150A of the interlayer resin insulation layer 150 are located on substantially the same plane.
  • the conductor circuit 158U (solder pad) is electrically connected to the underlying conductor circuit 58 via the via hole 160.
  • a solder resist layer 70 is formed on the interlayer resin insulation layer 150.
  • openings for exposing part of the conductor circuits 158U and 158D are formed.
  • the part exposed from opening of conductor circuits 158U and 158D functions as a solder pad.
  • the solder pads are arranged in the IC chip mounting area E located on the center side of the multilayer printed wiring board.
  • An antioxidant film made of, for example, a Ni layer 72 and an Au layer 74 is formed on the solder pad, and a solder bump 78U is formed on the antioxidant film.
  • the IC chip 90 is mounted on the multilayer printed wiring board via the solder bumps 78U.
  • a pattern for forming a plain conductor composed of the second recess 153a and the protrusion 150a is formed (FIGS. 8 and 11A).
  • the second recess 153a opens in the first surface of the interlayer resin insulation layer 150.
  • the opening area of the second recess 153a is larger than the opening area of the first recess 153b. Is formed upward (first surface direction) from the surface of the interlayer resin insulation layer 150 that constitutes the bottom of the second concave portion, and shows a cross section of the convex portion 150a in FIG. Fig.
  • FIG. 13 is a plan view showing the top surface of the convex portion 150a, and the convex portions 150a are arranged in a staggered manner so that the mutual distance d is uniform, as shown in Fig. 13A.
  • the "distance d" here is Ri means the minimum value of the distance between the protrusions fit.
  • a plain conductor 159 is formed in the second recess 153 a of the interlayer resin insulation layer 150.
  • the surface of the plane conductor 159 is located on substantially the same plane as the surface (first surface) of the interlayer resin insulation layer 150.
  • the plane conductor 159 may be used as a power source or ground conductor, or may be used as a dummy conductor.
  • the multilayer printed wiring board 10 is connected to the daughter board 94 via solder bumps 78D.
  • a starting material FIG. 1A
  • the copper-clad laminate is drilled to form through holes 16 (FIG. 1B), and subjected to electroless plating and electrolytic plating to form sidewall conductor layers 36b of through holes 36. (FIG. 1C).
  • a filler 37 containing copper particles having an average particle diameter of 10 ⁇ m (non-conductive hole-filling copper paste made by Tatsuta Electric Wire, trade name: DD paste) is filled into the through-hole 36 by screen printing and dried. And cured (FIG. 2A).
  • a through-hole is filled by applying it by a printing method on a substrate on which a mask having an opening in the through-hole portion is placed, and then dried and cured.
  • the filler 37 protruding from the through hole 36 is removed by belt sander polishing using # 600 belt polishing paper (manufactured by Sankyo Rikagaku), and further, buff polishing for removing scratches due to this belt sander polishing is performed.
  • the surface of the substrate 30 is flattened (see FIG. 2B). In this way, the substrate 30 is obtained in which the side wall conductor layer 36b of the through hole 36 and the resin filler 37 are firmly adhered via the roughened layer 36 ⁇ .
  • a palladium catalyst (manufactured by Atotech) is applied to the surface of the substrate 30 flattened in (3), and electroless copper plating is performed, thereby forming an electroless copper plating film 23 having a thickness of 0.6 ⁇ m. (See FIG. 2C).
  • electrolytic copper plating is performed under the following conditions to form an electrolytic copper plating film 24 having a thickness of 15 ⁇ m, thickening a portion to become the conductor circuit 34, and a filler 37 filled in the through hole 36.
  • a portion to be a cover plating layer (through-hole land) is formed (FIG. 2D).
  • Sulfuric acid 180 g / l Copper sulfate 80 g / l Additive (product name: Kaparaside GL, manufactured by Atotech Japan) 1 ml / l
  • Electrolytic plating conditions Current density 1A / dm 2 Time 70 minutes Temperature Room temperature
  • a commercially available photosensitive dry film is pasted on both surfaces of the substrate 30 on which the conductor circuit and the lid plating layer are formed, and a mask is placed, exposed at 100 mJ / cm 2 , 0.8% sodium carbonate Is developed to form an etching resist 25 having a thickness of 15 ⁇ m (see FIG. 2E).
  • the shape of the lid plating layer can be changed by adjusting the mask pattern.
  • the portions of the plating films 23 and 24 and the copper foil 32 where the etching resist 25 is not formed are dissolved and removed with an etching solution containing cupric chloride as a main component.
  • the lid plating layer 36a covering the independent conductor circuit 34 and the filler 37 is formed by peeling off with% KOH (see FIG. 3A).
  • the surface of the lid plating layer 36a covering the conductor circuit 34 and the filler 37 is roughened to form a roughened surface 34 ⁇ (FIG. 3B).
  • Such roughening can be performed by blackening using an alkali, etching using an appropriate etching solution, or the like.
  • a microetching agent “CZ series” manufactured by MEC Co., Ltd.
  • MEC Co., Ltd. MEC Co., Ltd.
  • a resin film for an interlayer resin insulation layer (made by Ajinomoto Co., Inc .: trade name; ABF-45SH) 50 ⁇ that is slightly larger than the substrate is placed on the substrate, pressure 0.45 MPa, temperature 80 ° C., After temporarily crimping and cutting under conditions of a pressure bonding time of 10 seconds, an interlayer resin insulation layer 50 is formed by further bonding using a vacuum laminator device by the following method (FIG. 3C).
  • the resin film for an interlayer resin insulation layer was subjected to main pressure bonding on a substrate under conditions of a degree of vacuum of 67 Pa, a pressure of 0.47 MPa, a temperature of 85 ° C., and a pressure bonding time of 60 seconds, and then thermally cured at 170 ° C. for 40 minutes.
  • the substrate after the above treatment is immersed in a neutralization solution (manufactured by Shipley Co., Ltd.) and then washed with water. Further, by applying a palladium catalyst to the surface of the roughened substrate, catalyst nuclei were attached to the surface of the interlayer resin insulation layer and the inner wall surface of the via hole opening. That is, the substrate is immersed in a catalyst solution containing palladium chloride (PbCl 2 ) and stannous chloride (SnCl 2 ), and the catalyst is applied by depositing palladium metal.
  • a neutralization solution manufactured by Shipley Co., Ltd.
  • the substrate provided with the catalyst is immersed in an electroless copper plating aqueous solution (Sulcup PEA) manufactured by Uemura Kogyo Co., Ltd., and the entire surface is electroless copper having a thickness of 0.3 to 3.0 ⁇ m.
  • a plating film was formed, and a substrate having an electroless copper plating film 52 formed on the surface of the interlayer resin insulating layer 50 including the inner wall of the via hole opening 51 was obtained (FIG. 4A).
  • a commercially available photosensitive dry film is attached to the substrate on which the electroless copper plating film 52 is formed, a mask is placed, exposed at 110 mJ / cm 2 , and developed with a 0.8% aqueous sodium carbonate solution.
  • a plating resist 54 having a thickness of 25 ⁇ m was provided (FIG. 4B).
  • the substrate is washed with 50 ° C. water and degreased, washed with 25 ° C. water and further washed with sulfuric acid, and then subjected to electrolytic plating under the following conditions to form a plating resist 54 non-formed portion. Then, an electrolytic copper plating film 56 having a thickness of 15 ⁇ m is formed (FIG. 4C).
  • the electroless plating film under the plating resist is etched and removed with a mixed solution of sulfuric acid and hydrogen peroxide to remove an independent conductor circuit. 58 and via hole 60 (FIG. 5A).
  • the lower conductor circuit 58 had a thickness of 15 ⁇ m. However, the thickness of the lower conductor circuit may be between 5 and 25 ⁇ m.
  • an interlayer resin insulation layer resin film (manufactured by Ajinomoto Co., Inc .: trade name; ABF-45SH) is placed on the substrate and affixed to the interlayer resin insulation layer 50.
  • a resin insulating layer 150 is formed (FIG. 5B).
  • Via holes 151 are formed in the interlayer resin insulation layer 150 with a CO2 gas laser in the same manner as in (10) above (FIG. 5C).
  • a convex portion 150a is formed in the second concave portion 153a for forming a plain conductor.
  • the convex part 150a is formed in a tapered shape toward the upper surface (first surface) as shown in FIG. Further, the upper surface of the convex portion 150 a is located on substantially the same plane as the first surface of the interlayer resin insulating layer 150. Further, the convex portions 150a are arranged in a staggered manner as shown in FIG.
  • the excimer laser is condensed by the projection lens 20 through the mask 22 on which the pattern is drawn and irradiated onto the substrate 30.
  • the concave portion 153b for forming the conductor circuit and the pattern for forming the plain conductor are formed by fixing the projection lens 20 and relatively moving the mask 22 and the substrate 30.
  • an interlayer resin insulation layer including the inner walls of the via hole opening 151, the first recess 153b, and the second recess 153a is formed on the surface 150. This roughening process may be omitted.
  • an electroless copper plating film 152 having a thickness of 0.3 to 3.0 ⁇ m is formed on the surface of the interlayer resin insulation layer 150.
  • an electrolytic copper plating film 156 having a thickness of 15 ⁇ m is formed (FIG. 6B).
  • the electrolytic copper plating is uniformly filled in the pattern for forming the plain conductor (the concave portion 153a). It becomes possible to make the surface of the electrolytic copper plating almost flat.
  • the electrolytic copper plating film 156 is buffed until the upper surface (first surface) of the interlayer resin insulation layer 150 is exposed (FIG. 6C).
  • An enlarged plane conductor 159 surrounded by an ellipse in FIG. 6C is shown in FIG. 11B, and a plan view of the interlayer resin insulating layer 150 in FIG. 6C is shown in FIG.
  • buffing is performed here, instead of this, chemical mechanical polishing can be performed, or the surface layer of the electrolytic copper plating film 156 can be removed by light etching.
  • solder resist composition 70 is applied to a thickness of 20 ⁇ m on both sides of the multilayer wiring board and performing a drying treatment at 70 ° C. for 20 minutes and at 70 ° C. for 30 minutes.
  • a photomask having a thickness of 5 mm on which a pattern of the opening of the solder resist is drawn is brought into close contact with the solder resist layer 70, exposed to 1000 mJ / cm 2 of ultraviolet light, and developed with a DMTG solution to form an opening 71 having a diameter of 200 ⁇ m. (FIG. 7A).
  • the solder resist layer is cured by heating at 80 ° C. for 1 hour, 100 ° C. for 1 hour, 120 ° C. for 1 hour, and 150 ° C. for 3 hours.
  • a solder resist pattern layer having a thickness of 15 to 25 ⁇ m is formed.
  • a 0.03 ⁇ m gold plating layer 74 is formed (FIG. 7B).
  • a single layer of tin or a noble metal layer may be formed.
  • solder paste containing tin-lead is printed on the opening 71 of the solder resist layer 70 on the surface on which the IC chip of the substrate is to be placed, and tin-lead is formed on the opening of the solder resist layer on the other surface.
  • solder bumps solder bodies
  • a multilayer printed wiring board having solder bumps 78U and 78D is manufactured (FIG. 8).
  • the solder bumps 78U and 78D may be formed by reflowing at a predetermined temperature after mounting the solder balls on the solder pads.
  • the composition of the solder ball is not particularly limited, and examples thereof include a solder ball made of tin-silver-copper.
  • the IC chip 90 is attached via the solder bumps 78U. And it attaches to the daughter board 94 via the solder bump 78D (FIG. 9).
  • a pattern for forming a plain conductor composed of the second concave portion 153a and the convex portion 150a is formed in the interlayer resin insulating layer 150.
  • the electrolytic copper plating is deposited not only from the side wall 153s and the bottom surface 153c of the second concave portion 153a shown in FIG. 11A but also from the side surface 150s of the convex portion 150a. For this reason, as shown in the photograph of FIG. 29B, the surface of the copper plating filled in the second recess 153a can be formed flat. Polishing or etching the copper plating in this state makes it possible to flatten the surface of the plain conductor formed in the second recess 153a.
  • the convex portion 150a is formed in a taper shape, the side wall 150s and the second concave portion 153a of the convex portion 150a shown in FIG. Voids are unlikely to remain at the corners C with the bottom surface 153c forming the. For this reason, the surface of the copper plating filled in the second recess 153a can be formed flat.
  • the convex portions 150a are arranged in a staggered manner, and the distance d between the convex portions 150a is uniform as shown in FIG. Thereby, the amount of copper deposited from the side wall of the convex portion 150a becomes equal, and the plain conductor can be formed flat.
  • the conductor circuit forming recess 153b and the plain conductor forming recess 153a are formed by laser. Since a fine concave portion can be formed by a laser, a fine pitch conductor circuit 158U can be formed.
  • the copper for the copper pattern is formed in the pattern for forming the plane conductor.
  • copper plating is deposited not only from the side wall of the pattern but also from the side wall of the convex portion 150a. For this reason, it becomes possible to form a plane conductor flat. Thereby, the planarization of the other resin insulating material formed on the plain conductor and the second resin insulating material is achieved.
  • the surface of the solder resist layer can be flattened. According to this, for example, the surface of the ball alignment mask used when mounting the solder balls on the solder pads is also flattened, so that the solder balls can easily move on the ball alignment mask. As a result, the mounting efficiency of the solder balls is improved, and it becomes possible to mount one ball on the solder pad with a high probability.
  • the height of the solder bumps protruding from the surface of the solder resist layer becomes uniform, and the mountability of the IC chip is improved. Further, since no excessive depression is formed on the surface of the plain conductor, the volume of the metal part including the plain conductor can be controlled as designed. As a result, it is possible to effectively suppress warping of the multilayer printed wiring board in a heat cycle caused by heat generation of the IC chip.
  • FIG. 15A shows a plan view of the interlayer resin insulating layer 150 in FIG. FIG. 14A corresponds to the aa cross section of FIG.
  • an electroless copper plating film 152 and an electrolytic copper plating film 156 are formed on the interlayer resin insulating layer 150 (FIG. 14B).
  • FIG. 15B is a plan view of the interlayer resin insulating layer 150 in FIG. FIG. 14C corresponds to a cc cross section in FIG.
  • the first When filling the copper plating into the two concave portions 153a, the copper plating is deposited not only from the side walls of the concave portions 153a but also from the side walls of the convex portions 150b. For this reason, it becomes easy to form the plane conductor 159 flat.
  • the upper surface of the convex portion 150 a is formed so as to be exposed from the surface of the plane conductor 159.
  • the convex portion is deeper than the depth h1 of the second concave portion 153a for forming the plain conductor so that the top of the convex portion 150a is not exposed from the surface of the plane conductor 159.
  • the height h2 of 150a is formed low.
  • the volume of the convex portion 150a in the pattern for forming the plain conductor is reduced as compared with the first example.
  • the volume of the plain conductor 159 can be increased, which is preferable from the viewpoint of electrical characteristics such as power supply enhancement.
  • the conductor circuit 158D on which the solder bumps 78D are formed is formed in the recess provided by the laser.
  • the conductor circuit 158D may be formed by a semi-additive method. In this case, as shown in FIG. 17, the conductor circuit 158 ⁇ / b> D is formed on the surface of the interlayer insulating layer 150.
  • a mask on which a conductor circuit and a plane conductor pattern are formed is placed on the interlayer resin insulation layer 150 and exposed to light, followed by development to develop a conductor circuit formation recess 153b, a plane conductor formation recess 153a, and a via formation opening. 151 is performed in a lump (FIG. 18B). Since the subsequent steps are the same as those in the first embodiment, description thereof is omitted.
  • a method for manufacturing a multilayer printed wiring board according to the third embodiment of the present invention will be described with reference to FIG.
  • a conductor circuit forming recess and a plain conductor forming recess were formed in the interlayer insulating layer by laser.
  • a conductor circuit forming recess and a plain conductor forming recess are formed by using a molding die (imprint method).
  • An interlayer resin insulation layer 150 is formed in the same manner as in the first embodiment described above with reference to FIGS. 1 to 5B.
  • the molding die 210 in which a pattern for forming a conductor circuit, a plain conductor, and a via is molded is positioned at a predetermined position (FIG. 19A).
  • the mold 210 is pressed against the interlayer resin insulating layer 150 (FIG. 19B).
  • the conductor circuit forming recess 153b, the plain conductor forming recess 153a, and the via forming opening 151 are formed in the interlayer resin insulating layer 150 (FIG. 19C). Since the subsequent steps are the same as those in the first embodiment, description thereof is omitted.
  • FIG. 23 shows a cross-sectional view of a multilayer printed wiring board according to the fourth embodiment.
  • the multilayer printed wiring board 10 includes a lower interlayer resin insulation layer 50 in which via holes 60 and conductor circuits 58 are formed, and an upper interlayer resin insulation layer 150 in which via holes 160, plane conductors 159, and conductor circuits 158 are formed. Is provided. Similar to the first embodiment, the plane conductor 159 is provided with a convex portion 150 a made of resin constituting the interlayer resin insulating layer 150.
  • a solder resist layer 70 is formed on the upper interlayer resin insulation layer 150, and bumps 78 U are formed on the conductor circuit 158 U exposed from the openings 71 of the solder resist layer 70.
  • a solder resist layer 70 is formed below the lower interlayer resin insulation layer 50, and bumps 78 ⁇ / b> D are formed on the conductor circuit 34 exposed from the openings 71 of the solder resist layer 70.
  • a conductor circuit 34 is formed on the upper surface of a support substrate 30 made of glass epoxy resin or BT (bismaleimide triazine) resin (FIG. 20A).
  • the interlayer resin insulating layer 50 is formed on the upper surface of the core substrate 30 in the same manner as the step (9) of the first embodiment (FIG. 20B).
  • Conductor circuits 58 and via holes 60 are formed on the interlayer resin insulation layer 50 in the same manner as steps (10) to (16) of the first embodiment (FIG. 20C).
  • Via holes 151 are formed in the interlayer resin insulation layer 150 with a CO2 gas laser as in the step (10) of the first embodiment, and an excimer laser is formed in the same manner as in the step (20) of the first embodiment.
  • the concave portion 153b for forming the conductor circuit and the pattern for forming the plain conductor are formed on the interlayer resin insulating layer 150 (FIG. 21A).
  • the electroless copper plating film 152 is formed in the same manner as in the step (21) of the first embodiment, and further the electrolytic copper plating film 156 is formed in the same manner as in the step of the first embodiment (15). Similarly to the step (22), the electrolytic copper plating film 156 is buffed until the upper surface (first surface) of the interlayer resin insulating layer 150 is exposed (FIG. 21B).
  • the support substrate 30 is peeled off from the conductor circuit 34 and the interlayer resin insulation layer 50 (FIG. 21C).
  • solder resist layer 70 having openings 71 is formed on both surfaces of the multilayer wiring board (FIG. 22A).
  • the substrate on which the solder resist layer 70 is formed is immersed in an electroless nickel plating solution to form a nickel plating layer 72 in the opening 71. Further, the substrate is immersed in an electroless gold plating solution to form a gold plating layer 74 on the nickel plating layer 72 (FIG. 22B).
  • solder paste containing tin-lead is printed in the opening 71 of the solder resist layer 70 on the upper surface, and a solder paste containing tin-antimony is printed in the opening of the solder resist layer on the lower surface.
  • solder paste containing tin-antimony is printed in the opening of the solder resist layer on the lower surface.
  • 24B is a graph of test results.
  • FIG. 25 is a photograph when the thickness of the copper plating filled in the second recess is set to 10 ⁇ m
  • FIG. 26 is a photograph when the thickness of the same copper plating is set to 15 ⁇ m
  • FIG. It is the photograph at the time of setting the thickness of the same copper plating to 20 micrometers.
  • FIG. 25 where the thickness of the copper plating filled in the second concave portion is 10 ⁇ m
  • FIG. 25 (A) is a photograph when the interval between convex portions is set to 10 ⁇ m and the convex portion diameter f is set to 10 ⁇ m.
  • FIG. 25B is a photograph in the case where the distance d between the convex portions is set to 20 ⁇ m and the diameter f of the convex portion is set to 20 ⁇ m
  • FIG. 25C is a photograph showing the distance d between the convex portions 30 ⁇ m.
  • FIG. 25D is a photograph in the case where the distance d between the convex portions is set to 50 ⁇ m and the diameter f of the convex portion is set to 50 ⁇ m.
  • the thickness of the copper plating is set to 10 ⁇ m, as shown in FIG. 25 (A), the distance between the convex portions d is set to 10 ⁇ m, and the diameter f of the convex portions is set to 10 ⁇ m. It is possible to make the surface of the substrate substantially flat.
  • FIG. 26A is a photograph when the interval between the convex portions is set to 10 ⁇ m and the convex portion diameter f is set to 10 ⁇ m.
  • FIG. 26B is a photograph in the case where the distance d between the convex portions is set to 20 ⁇ m and the diameter f of the convex portion is set to 20 ⁇ m, and
  • FIG. 26D is a photograph in the case where the distance d between the convex portions is set to 50 ⁇ m and the diameter f of the convex portion is set to 50 ⁇ m.
  • the distance d between the protrusions is 10 ⁇ m
  • the diameter f of the protrusion is 10 ⁇ m
  • FIG. 27A shows a copper plating with a thickness of 20 ⁇ m filled in the second recess
  • FIG. 27A is a photograph in the case where the distance d between the protrusions is set to 10 ⁇ m and the diameter f of the protrusion is set to 10 ⁇ m.
  • 27 (B) is a photograph when the interval d between the convex portions is set to 20 ⁇ m and the diameter f of the convex portion is set to 20 ⁇ m
  • FIG. 27 (C) is an interval between the convex portions d: 30 ⁇ m
  • the diameter f is a photograph when set to 30 ⁇ m
  • 27D is a photograph when the distance between the convex portions d is set to 50 ⁇ m and the diameter f of the convex portions is set to 50 ⁇ m.
  • the thickness of the copper plating is set to 20 ⁇ m, as shown in FIG. 27A, the distance d between the protrusions is 10 ⁇ m, the diameter f of the protrusion is 10 ⁇ m, and in FIG.
  • the distance d between the protrusions is 20 ⁇ m
  • the diameter f of the protrusion is 20 ⁇ m
  • the distance d between the protrusions is 30 ⁇ m, and the diameter f of the protrusion.

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Abstract

【課題】プレーン層を平坦に形成できる多層プリント配線板の製造方法を提供する。【解決手段】上層の層間樹脂絶縁層１５０のプレーン導体形成用の凹部１５３ａに凸部１５０ａが形成されている。このため、プレーン導体形成用の凹部１５３ａに銅めっきを充填する際に、該凹部１５３ａの側壁及び底面のみでなく、凸部１５０ａの周囲側壁でも銅が析出する。これにより、プレーン層１５９を平坦に形成することができる。

Description

多層プリント配線板、及び、多層プリント配線板の製造方法
　本発明は、ビルドアップ式の多層プリント配線板及び多層プリント配線板の製造方法に関し、特に、プレーン導体を有する多層プリント配線板及び多層プリント配線板の製造方法に関するものである。
　ＩＣチップ等の電子部品を搭載するパッケージ基板を構成するプリント配線板には、ＩＣチップの高性能化に伴い、ファインピッチな回路構成が要求される。ファインピッチを実現するため、従来のセミアディティブ法による回路成形では無く、特許文献１に示されているようなレーザによる回路形成が提案されている。この回路形成では、図２８（Ａ）に示す層間樹脂絶縁層３５０に対して、図２８（Ｂ）に示すように、レーザで、回路形成用の凹部３５３ｂ、ビア導体形成用の開口３５１、プレーン導体形成用の凹部３５３ａを形成する。そして、図２８（Ｃ）に示すよう回路形成用の凹部３５３ｂ、ビア導体形成用の開口３５１、プレーン導体形成用の凹部３５３ａに無電解めっき膜３５２、電解めっき膜３５６を析出させ、導体回路３５８、ビア導体３６０、プレーン導体３５９を形成している。
特許第３６２９３７５号
　しかしながら、レーザによる回路形成では、レーザビームにより形成された配線用の溝（凹部）にめっき充填した際に、配線用の溝の形状に追従する形で表面に窪みができる。特に、図２８（Ｃ）に示すよう、例えば電源用又はグランド用のプレーン導体３５９と信号用の密な配線とが同一の層間樹脂絶縁層３５０の内部に存在する際には、相対的に溝の幅（平面積）が広いプレーン導体３５９の表面に窪みができる（図２９（Ａ）のプレーン導体の断面写真参照）。このように、めっき表面に窪みができた状態でバフ研磨等を用いて研磨を行っても、プレーン導体３５９の表面を層間樹脂絶縁層の表面と同一平面上に形成にすることは極めて困難で、層間樹脂絶縁層の表面に対して、配線（めっき部分）の表面が窪んだ状態になる。
　図２８（Ｃ）に示すように配線（プレーン導体）に窪みができた場合、その上に形成される層間樹脂絶縁層も追従して、表面が窪んだ状態になる。その結果、上層の配線と下層の配線との距離にばらつきが生じ、層間の絶縁性が低下し易くなる。さらに、特性インピーダンスの整合にも少なからず影響を与える。
　また、通常プリント配線板は、例えばＩＣチップが発熱してその後常温に戻るようなヒートサイクルにおいて反りが生じ難いように、表面側と裏面側とで銅の体積がほぼ同一になるように設定されている。このため、配線（プレーン導体）に窪みが生じた場合、その体積が設計値よりも小さくなるために、表裏における銅の体積調整にずれが生じる。これにより、ＩＣチップが発熱してその後常温に戻るヒートサイクルを繰り返す内に、プリント配線板に反りが生じる可能性がある。
　本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、プレーン導体を平坦に形成できる多層プリント配線板の製造方法、及び、プレーン導体の平坦な多層プリント配線板を提供することにある。
上記目的を達成するため、請求項１の多層プリント配線板の製造方法は、
第１樹脂絶縁材上又は第１樹脂絶縁材内に第１導体回路を形成することと、
前記第１樹脂絶縁材及び前記第１導体回路上に第２樹脂絶縁材を形成することと、
前記第２樹脂絶縁材の第１面側に第２導体回路用の第１凹部を形成することと、
前記第２樹脂絶縁材の第１面側に第２の凹部と凸部とからなるプレーン導体用のパターンを形成することと、
前記第１凹部及び前記第２凹部に導電材料を充填して、第２導体回路及びプレーン導体を形成することとからなることを技術的特徴とする。
　また、請求項１３の多層プリント配線板は、第１樹脂絶縁材と、該第１樹脂絶縁材上又は第１樹脂絶縁材内に形成された第１導体回路と、前記第１樹脂絶縁材及び前記第１導体回路上に形成され、第２導体回路用の第１凹部及びプレーン導体用のパターンを第１面側に有する第２樹脂絶縁材と、前記第１凹部内に形成されている第２導体回路と、前記パターン内に形成されているプレーン導体と、を備え、前記パターンは第２凹部と凸部とから形成されており、前記プレーン導体の表面と前記第２樹脂絶縁材の第１面とが略同一平面上に位置することを技術的特徴とする。
　請求項１の多層プリント配線板の製造方法では、上層絶縁材のプレーン導体形成用の凹部に凸部が形成されているため、プレーン導体形成用の凹部に導電材料をめっき充填する際に、該凹部の側壁のみでなく、凸部の側壁からも均一に導電材料が析出する。このため、プレーン導体を平坦に形成することができる。
　請求項１３の多層プリント配線板では、プレーン導体の表面と前記第２樹脂絶縁材の表面（第１面）とは略同一平面上に位置する。これにより、プレーン導体上及び第２樹脂絶縁材上に形成される他の樹脂絶縁材の平坦化が図られる。この場合、他の樹脂絶縁材上に導体回路が形成される際には、上層の導体回路と下層の導体回路との間の絶縁性（層間絶縁性）を効果的に確保することができる。また、プレーン導体も含めた金属部分の体積を設計値通りに制御することができるので、例えばＩＣチップの発熱等に起因するヒートサイクルにおいて多層プリント配線板の反りを抑制することができる。
本発明の第１実施例の多層プリント配線板の製造方法を示す工程図である。 第１実施例の多層プリント配線板の製造方法を示す工程図である。 第１実施例の多層プリント配線板の製造方法を示す工程図である。 第１実施例の多層プリント配線板の製造方法を示す工程図である。 第１実施例の多層プリント配線板の製造方法を示す工程図である。 第１実施例の多層プリント配線板の製造方法を示す工程図である。 第１実施例の多層プリント配線板の製造方法を示す工程図である。 第１実施例に係る多層プリント配線板の断面図である。 第１実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。 図１０（Ａ）は、図６（Ａ）のａ－ａ断面を示す多層プリント配線板の平面図であり、図１０（Ｂ）は、図６（Ｃ）のｃ－ｃ断面を示す多層プリント配線板の平面図である。 図１１（Ａ）は、図６（Ａ）中のプレーン導体形成用の凹部の拡大図であり、図１１（Ｂ）は、図６（Ｃ）中のプレーン導体の拡大図である。 第１実施例での配線パターン用の凹部を形成するレーザ装置の説明図である。 図１３（Ａ）は第１実施例での凸部の配置の説明図であり、図１３（Ｂ）は、第１実施例の第１改変例に係る凸部の配置の説明図である。 第１実施例の第２改変例に係る多層プリント配線板の製造方法を示す工程図である。 図１５（Ａ）は、図１４（Ａ）のａ－ａ断面を示す多層プリント配線板の平面図であり、図１５（Ｂ）は、図１４（Ｃ）のｃ－ｃ断面を示す多層プリント配線板の平面図である。 図１６（Ａ）は、第１実施例の第３改変例に係る多層プリント配線板のプレーン導体の拡大図であり、図１６（Ｂ）は、第１実施例の第４改変例に係る多層プリント配線板のプレーン導体の拡大図である。 第１実施例の第５改変例に係る多層プリント配線板の断面図である。 本発明の第２実施例の多層プリント配線板の製造方法を示す工程図である。 本発明の第３実施例の多層プリント配線板の製造方法を示す工程図である。 本発明の第４実施例の多層プリント配線板の製造方法を示す工程図である。 第４実施例の多層プリント配線板の製造方法を示す工程図である。 第４実施例の多層プリント配線板の製造方法を示す工程図である。 第４実施例に係る多層プリント配線板の断面図である。 図２４（Ａ）は、凸部の径(Post)ｆを横軸に、凸部間の間隔（Space）ｄを縦軸に取ったイメージ図である。図２４（Ｂ）は、試験結果の図表である。 プレーン導体の厚みを１０μｍに設定した際の写真である。 プレーン導体の厚みを１５μｍに設定した際の写真である。 プレーン導体の厚みを２０μｍに設定した際の写真である。 従来技術でのプレーン導体の製造方法を示す工程図である。 図２９（Ａ）は、従来技術で形成したプレーン導体の写真であり、図２９（Ｂ）は、第１実施例の製造方法で形成したプレーン導体の写真である。
 [第１実施例]
　先ず、本発明の第１実施例に係る多層プリント配線板１０の構成について、図１～図１０を参照して説明する。図８は、該多層プリント配線板１０の断面図を、図９は、図８に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図１０（Ｂ）は、図８中のｂ－ｂ横断面を示している。図８に示すように、多層プリント配線板１０では、コア基板３０の表面に導体回路３４が形成されている。コア基板３０の表面と裏面とはスルーホール３６を介して接続されている。スルーホール３６は、スルーホールランドを構成する蓋めっき層３６ａと、側壁導体層３６ｂとから成り、側壁導体層３６ｂの内部には樹脂充填材３７が充填されている。樹脂充填剤なしで銅だけで充填してもよい。蓋めっき層（スルーホールランド）３６ａの上にバイアホール６０及び導体回路５８の形成された上面側及び下面側層間樹脂絶縁層５０と、バイアホール１６０、プレーン導体１５９、及び、導体回路１５８Ｕ（半田パッド）の形成された上面側層間樹脂絶縁層１５０と、バイアホール１６０及び導体回路１５８Ｄ（半田パッド）の形成された下面側層間樹脂絶縁層１５０とが配設されている。導体回路１５８Ｕ（半田パッド）は、層間樹脂絶縁層１５０の第１面１５０Ａに開口されている第１凹部１５３ｂの内部に設けられている。そして、導体回路１５８Ｕ（半田パッド）の表面と層間樹脂絶縁層１５０の第１面１５０Ａとは略同一平面上に位置している。この導体回路１５８Ｕ（半田パッド）は、バイアホール１６０を介して下層の導体回路５８に電気的に接続されている。
　また、図８に示すように、層間樹脂絶縁層１５０上にはソルダーレジスト層７０が形成されている。ソルダーレジスト層７０の内部には、導体回路１５８Ｕ、１５８Ｄの一部を露出させる開口が形成されている。そして、導体回路１５８Ｕ、１５８Ｄのうち開口から露出した部分が半田パッドとして機能する。この半田パッドは、多層プリント配線板の中央側に位置するＩＣチップの搭載領域Ｅ内に配置されている。半田パッド上には、例えばＮｉ層７２及びＡｕ層７４からなる酸化防止膜が形成されており、この酸化防止膜上に半田バンプ７８Ｕが形成されている。そして、半田バンプ７８Ｕを介して、多層プリント配線板上にＩＣチップ９０が実装されている。
　一方、層間樹脂絶縁層１５０のうち、ＩＣチップ搭載領域Ｅの外側には、第２凹部１５３ａと凸部１５０ａとからなるプレーン導体形成用のパターンが形成されている（図８及び図１１（Ａ参照）。第２凹部１５３ａは、層間樹脂絶縁層１５０の第１面に開口している。第２凹部１５３ａの開口面積は、第１凹部１５３ｂの開口面積よりも大きくなっている。凸部１５０ａは、第２凹部の底部を構成する層間樹脂絶縁層１５０の表面から上方（第１面方向）へ向かって形成されている。図８中では凸部１５０ａの断面を示し、図１０（Ｂ）では平面図で凸部１５０ａの上面を示している。そして、図１３（Ａ）中に示すように、凸部１５０ａは、相互の距離ｄが均一になるよう千鳥状に配置されている。なお、ここでいう「距離ｄ」とは、隣り合う凸部の間の距離のうちの最小値を意味する。
　層間樹脂絶縁層１５０の第２凹部１５３ａ内にはプレーン導体１５９が形成されている。プレーン導体１５９の表面は層間樹脂絶縁層１５０の表面（第１面）と略同一平面上に位置している。このプレーン導体１５９は電源用又はグランド用の導体として用いてもよく、ダミー導体として用いてもよい。
　 図９中に示すように、多層プリント配線板１０は、半田バンプ７８Ｄを介してドータボード９４へ接続されている。
　引き続き、図８を参照して上述した多層プリント配線板１０の製造方法について図１～図７を参照して説明する。
 （１）厚さ０．２～０．８ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁性基板３０の両面に５～２５０μｍの銅箔３２がラミネートされている銅張積層板３０Ａを出発材料とする（図１（Ａ））。まず、この銅張積層板をドリル削孔して通孔１６を穿設し（図１（Ｂ））、無電解めっき処理および電解めっき処理を施し、スルーホール３６の側壁導体層３６ｂを形成する（図１（Ｃ））。
（２）スルーホール３６を形成した基板３０を水洗いし、乾燥した後、ＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６ｇ／ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／ｌ）、ＮａＢＨ4 （６ｇ／ｌ）を含む水溶液を還元浴とする還元処理を行い、スルーホール３６の側壁導体層３６ｂ及び表面に粗化面３６αを形成する（図１（Ｄ））。
（３）次に、平均粒径１０μｍの銅粒子を含む充填剤３７（タツタ電線製の非導電性穴埋め銅ペースト、商品名：ＤＤペースト）を、スルーホール３６内へスクリーン印刷によって充填し、乾燥、硬化させる（図２（Ａ））。これは、スルーホール部分に開口を設けたマスクを載置した基板上に、印刷法にて塗布することによりスルーホールに充填させ、充填後、乾燥、硬化させる。
　引き続き、そして、スルーホール３６からはみ出した充填剤３７を、＃６００のベルト研磨紙（三共理化学製）を用いたベルトサンダー研磨により除去し、さらにこのベルトサンダー研磨による傷を取り除くためのバフ研磨を行い、基板３０の表面を平坦化する（図２（Ｂ）参照）。このようにして、スルーホール３６の側壁導体層３６ｂと樹脂充填剤３７とが粗化層３６αを介して強固に密着した基板３０を得る。
（４）前記（３）で平坦化した基板３０表面に、パラジウム触媒（アトテック製）を付与し、無電解銅めっきを施すことにより、厚さ０．６μｍの無電解銅めっき膜２３を形成する（図２（Ｃ）参照）。
（５）ついで、以下の条件で電解銅めっきを施し、厚さ１５μｍの電解銅めっき膜２４を形成し、導体回路３４となる部分の厚付け、およびスルーホール３６に充填された充填剤３７を覆う蓋めっき層（スルーホールランド）となる部分を形成する（図２（Ｄ））。
　〔電解めっき水溶液〕
　　　硫酸　　　　　　　　１８０　ｇ／ｌ
　　　硫酸銅　　　　　　　　８０　ｇ／ｌ
　　　添加剤（アトテックジャパン製、商品名：カパラシドＧＬ）
　　　　　　　　　　　　　　　１　ｍｌ／ｌ
　〔電解めっき条件〕
　　　電流密度　　　　　　　１Ａ／ｄｍ２　
　　　時間　　　　　　　　　　　７０分
　　　温度　　　　　　　　　　　室温
（６）導体回路および蓋めっき層となる部分を形成した基板３０の両面に、市販の感光性ドライフィルムを張り付け、マスクを載置して、１００ｍＪ／ｃｍ２　で露光、０．８％炭酸ナトリウムで現像処理し、厚さ１５μｍのエッチングレジスト２５を形成する（図２（Ｅ）参照）。蓋めっき層の形状はマスクのパターンを調整することで変更可能である。
（７）そして、エッチングレジスト２５を形成してない部分のめっき膜２３，２４と銅箔３２を、塩化第２銅を主成分とするエッチング液にて溶解除去し、さらに、エッチングレジスト２５を５％ＫＯＨで剥離除去して、独立した導体回路３４、および、充填剤３７を覆う蓋めっき層３６ａを形成する（図３（Ａ）参照）。
（８）次に、導体回路３４および充填剤３７を覆う蓋めっき層３６ａの表面を粗化し、粗化面３４βを形成する（図３（Ｂ））。こうした粗化は、アルカリを使用する黒化処理や適当なエッチング液を使用するエッチング等により行うことができる。エッチング液としては、マイクロエッチング剤「ＣＺシリーズ」（メック株式会社製）等を使用できる。
（９）基板の両面に、基板より少し大きめの層間樹脂絶縁層用樹脂フィルム（味の素社製：商品名；ＡＢＦ－４５ＳＨ）５０γを基板上に載置し、圧力０．４５ＭＰａ、温度８０℃、圧着時間１０秒の条件で仮圧着して裁断した後、さらに、以下の方法により真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層５０を形成する（図３（Ｃ））。すなわち、層間樹脂絶縁層用樹脂フィルムを基板上に、真空度６７Ｐａ、圧力０．４７ＭＰａ、温度８５℃、圧着時間６０秒の条件で本圧着し、その後、１７０℃で４０分間熱硬化させた。
（１０）次に、波長１０．４μｍのＣＯ２ガスレーザにて、ビーム径４．０ｍｍ、トップハットモード、パルス幅３～３０μ秒、マスクの貫通孔の径１．０～５．０ｍｍ、１～３ショットの条件で層間樹脂絶縁層５０にバイアホール用の開口５１を形成する（図３（Ｄ））。
（１１）バイアホール用開口５１を形成した基板を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、層間樹脂絶縁層５０の表面に存在する粒子を除去することにより、バイアホール用開口５１の内壁を含む層間樹脂絶縁層５０の表面に粗化面（図示せず）を形成する。
（１２）次に、上記処理を終えた基板を、中和溶液（シプレイ社製）に浸漬してから水洗いする。
さらに、粗面化処理した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。すなわち、上記基板を塩化パラジウム（ＰｂＣｌ2 ）と塩化第一スズ（ＳｎＣｌ2 ）とを含む触媒液中に浸漬し、パラジウム金属を析出させることにより触媒を付与する。
（１３）次に、上村工業社製の無電解銅めっき水溶液（スルカップＰＥＡ）中に、触媒を付与した基板を浸漬して、粗面全体に厚さ０．３～３．０μｍの無電解銅めっき膜を形成し、バイアホール用開口５１の内壁を含む層間樹脂絶縁層５０の表面に無電解銅めっき膜５２が形成された基板を得た（図４（Ａ））。
〔無電解めっき条件〕
３４℃の液温度で４５分
（１４）無電解銅めっき膜５２が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、１１０ｍＪ／ｃｍ2 で露光し、０．８％炭酸ナトリウム水溶液で現像処理することにより、厚さ２５μｍのめっきレジスト５４を設けた（図４（Ｂ））。
（１５）ついで、基板を５０℃の水で洗浄して脱脂し、２５℃の水で水洗後、さらに硫酸で洗浄してから、以下の条件で電解めっきを施し、めっきレジスト５４非形成部に、厚さ１５μｍの電解銅めっき膜５６を形成する（図４（Ｃ））。
〔電解めっき液〕
硫酸　　　　　　　　　　　２．２４　ｍｏｌ／ｌ
硫酸銅　　　　　　　　　　０．２６　ｍｏｌ／ｌ
添加剤　　　　　　　　　　１９．５　　ｍｌ／ｌ
（アトテックジャパン社製、カパラシドＧＬ）
〔電解めっき条件〕
電流密度　　　　　　　　　　１　Ａ／ｄｍ2
時間　　　　　　　　　　　　７０　分
温度　　　　　　　　　　　　２２±２　℃
（１６）さらに、めっきレジスト５４を５％ＫＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、独立の導体回路５８及びバイアホール６０とする（図５（Ａ））。
（１７）ついで、上記（４）と同様の処理を行い、導体回路５８及びバイアホール６０の表面に粗化面（図示せず）を形成する。下層の導体回路５８の厚みは１５μｍの厚みであった。ただし、下層の導体回路の厚みは、５～２５μｍの間で形成してもよい。
（１８）上記（９）と同様に、層間樹脂絶縁層５０上に層間樹脂絶縁層用樹脂フィルム（味の素社製：商品名；ＡＢＦ－４５ＳＨ）を基板上に載置して貼り付けることにより層間樹脂絶縁層１５０を形成する（図５（Ｂ））。
（１９）上記（１０）と同様にＣＯ2 ガスレーザにて、層間樹脂絶縁層１５０にバイアホール用開口１５１を形成する（図５（Ｃ））。
（２０）次いで、０．７５５Ｊ／cm２のエキシマレーザを１９ショット照射し、層間樹脂絶縁層１５０内に導体回路形成用の第１凹部１５３ｂ、及び、第２凹部１５３ａと凸部１５０ａとからなるプレーン導体形成用のパターンを形成する（図６（Ａ））。図６（Ａ）中の楕円で囲んだプレーン導体形成用のパターン（第２凹部１５３ａと凸部１５０ａ）を拡大して図１１（Ａ）に示し、図６（Ａ）の層間樹脂絶縁層１５０の平面図を図１０（Ａ）に示す。プレーン導体形成用の第２凹部１５３ａ内には凸部１５０ａが形成されている。凸部１５０ａは、図１１（Ａ）に示すように上面（第１面）に向かってテーパ状に形成されている。また、凸部１５０ａの上面は、層間樹脂絶縁層１５０の第１面と略同一平面上に位置する。さらに、この凸部１５０ａは、図１０（Ａ）に示すように千鳥状に配置されている。
このエキシマレーザでの加工は、図１２に示すように、エキシマレーザをパターンの描写されたマスク２２を介して投影レンズ２０で集光させ、基板３０へ照射する。ここで、導体回路形成用の凹部１５３ｂ及びプレーン導体形成用のパターン（凹部１５３ａ）の形成は、投影レンズ２０を固定し、マスク２２と基板３０とを相対移動させることにより行う。その後、上記（１１）と同様に、層間樹脂絶縁層１５０の表面に存在する粒子を除去することにより、バイアホール用開口１５１、第１凹部１５３ｂ及び第２凹部１５３ａの内壁を含む層間樹脂絶縁層１５０の表面に粗化面（図示せず）を形成する。なお、この粗化処理は省略されてもよい。
（２１）上記（１２）、（１３）の工程と同様にして層間樹脂絶縁層１５０の表面に厚さ０．３～３．０μｍの無電解銅めっき膜を１５２を形成し、更に、上記（１５）の工程と同様に厚さ１５μｍの電解銅めっき膜１５６を形成する（図６（Ｂ））。このとき、凸部１５０ａの上面は、層間樹脂絶縁層１５０の第１面と略同一平面上に位置しているため、プレーン導体形成用のパターン（凹部１５３ａ）内に均一に電解銅めっきを充填することが可能となり、その電解銅めっきの表面をほぼ平坦にすることが可能となる。
（２２）次いで、電解銅めっき膜１５６を、層間樹脂絶縁層１５０の上面（第１面）が露出するまでバフ研磨する（図６（Ｃ））。図６（Ｃ）中の楕円で囲んだプレーン導体１５９を拡大して図１１（Ｂ）に示し、図６（Ｃ）の層間樹脂絶縁層１５０の平面図を図１０（Ｂ）に示す。ここでは、バフ研磨を行ったが、この代わりに、ケミカル・メカニカル・ポリッシングすることも、或いは、ライトエッチングで電解銅めっき膜１５６の表層を除去することも可能である。
（２３）次に、多層配線基板の両面に、市販のソルダーレジスト組成物７０を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後、ソルダーレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ2 の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口７１を形成する（図７（Ａ））。
　そして、さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層を硬化させ、開口を有し、その厚さが１５～２５μｍのソルダーレジストパターン層を形成する。
（２４）次に、ソルダーレジスト層７０を形成した基板を、塩化ニッケル（２．３×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成する。さらに、その基板をシアン化金カリウム（７．６×１０-3ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ／ｌ）を含む無電解金めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に、厚さ０．０３μｍの金めっき層７４を形成する（図７（Ｂ））。ニッケル－金層以外にも、スズ、貴金属層（金、銀、パラジウム、白金など）の単層を形成してもよい。
（２５）この後、基板のＩＣチップを載置する面のソルダーレジスト層７０の開口７１に、スズ－鉛を含有するはんだペーストを印刷し、さらに他方の面のソルダーレジスト層の開口にスズ－アンチモンを含有するはんだペーストを印刷した後、２００℃でリフローすることによりはんだバンプ（はんだ体）を形成し、はんだバンプ７８Ｕ、７８Ｄを有する多層プリント配線板を製造する（図８）。はんだバンプ７８Ｕ、７８Ｄは、半田パッド上に半田ボールを搭載した後に所定温度でリフローすることで形成してもよい。なお、この半田ボールの組成は特に限定されないが、例えばスズ－銀－銅よりなる半田ボールが挙げられる。
　次いで、半田バンプ７８Ｕを介してＩＣチップ９０を取り付ける。そして、半田バンプ７８Ｄを介してドータボード９４へ取り付ける（図９）。
　第１実施例の多層プリント配線板の製造方法では、層間樹脂絶縁層１５０内に第２凹部１５３ａ及び凸部１５０ａからなるプレーン導体形成用のパターンを形成するため、プレーン導体形成用のパターン内に電解銅めっきを充填する際に、図１１（Ａ）に示す第２凹部１５３ａの側壁１５３ｓ及び底面１５３ｃのみでなく、凸部１５０ａの側面１５０ｓからも電解銅めっきが析出する。このため、図２９（Ｂ）の写真中に表されているように第２凹部１５３ａ内に充填された銅めっきの表面を平坦に形成することができる。この状態で銅めっきを研磨又はエッチングすることで、第２凹部１５３ａに形成されるプレーン導体の表面を平坦化することが可能となる。
　第１実施例の多層プリント配線板の製造方法では、凸部１５０ａがテーパ状に形成されているため、めっきの際に図１１（Ａ）中に示す凸部１５０ａの側壁１５０ｓと第２凹部１５３ａを形成する底面１５３ｃとの角部Ｃでボイドが残り難い。このため、第２凹部１５３ａ内に充填された銅めっきの表面を平坦に形成することができる。
　第１実施例の多層プリント配線板の製造方法では、凸部１５０ａが千鳥状に配置され、図１３（Ａ）に示すように凸部１５０ａ相互間の距離ｄが均一になる。これにより、凸部１５０ａの側壁からの銅の析出量が等しくなって、プレーン導体を平坦に形成することができる。
　第１実施例の多層プリント配線板の製造方法では、導体回路形成用の凹部１５３ｂと、プレーン導体形成用凹部１５３ａとをレーザにより形成する。レーザにより微細な凹部を形成できることで、ファインピッチな導体回路１５８Ｕを形成することが可能になる。
　第１実施例の多層プリント配線板では、層間樹脂絶縁層１５０内に第２凹部１５３ａ及び凸部１５０ａからなるプレーン導体形成用のパターンが形成されているため、プレーン導体形成用のパターン内に銅めっきを充填する際に、そのパターンの側壁のみでなく、凸部１５０ａの側壁からも銅めっきが析出する。このため、プレーン導体を平坦に形成することが可能となる。これにより、プレーン導体上及び第２樹脂絶縁材上に形成される他の樹脂絶縁材の平坦化が図られる。この場合、他の樹脂絶縁材上に導体回路が形成される際には、上層の導体回路と下層の導体回路との間の絶縁性（層間絶縁性）を効果的に確保することができる。プレーン導体上及び第２樹脂絶縁材上にソルダーレジスト層が形成される場合には、そのソルダーレジスト層の表面を平坦にすることが可能となる。これによれば、例えば半田パッド上に半田ボールを搭載する際に用いられるボール整列用マスクの表面も平坦になるため、ボール整列用マスク上を半田ボールが移動しやすくなる。その結果、半田ボールの搭載効率も向上し、半田パッド上に１個のボールを高い確率で搭載することが可能になる。さらに、ソルダーレジスト層の表面から突き出る半田バンプの高さも均一になり、ＩＣチップの実装性も向上する。また、プレーン導体の表面に過剰な窪みが形成されることがないため、プレーン導体も含めた金属部分の体積を設計値通りに制御することができる。その結果、ＩＣチップの発熱等に起因したヒートサイクルにおいて多層プリント配線板の反りを効果的に抑制することが可能となる。
[第１実施例の第１改変例]
　第１実施例の第１改変例に係る多層プリント配線板の製造方法について、図１３（Ｂ）を参照して説明する。
　上述した第１実施例では、凸部１５０ａが千鳥状に配置された。これに対して、第１実施例の第１改変例では、凸部１５０ａがマトリクス状に配置されている。この第１実施例の第１改変例は、凸部１５０ａを形成し易い利点がある。
[第１実施例の第２改変例]
　第１実施例の第２改変例に係る多層プリント配線板の製造方法について、図１４及び図１５を参照して説明する。
　上述した第１実施例では、プレーン導体形成用の凹部１５３ａ内に千鳥状の凸部１５０ａが形成された。これに対して、第１実施例の第２改変例では、プレーン導体形成用のパターンとして壁状の凸部１５０ｂが形成される。
図１～図５を参照して上述した第１実施例と同様に層間樹脂絶縁層１５０を形成する。そして、エキシマレーザを照射し、層間樹脂絶縁層１５０上に、導体回路形成用の凹部１５３ｂ、及び、プレーン導体形成用のパターン（凹部１５３ａ、凸部１５０ｂ）を形成する（図１４（Ａ））。図１４（Ａ）の層間樹脂絶縁層１５０の平面図を図１５（Ａ）に示す。図１４（Ａ）は、図１５（Ａ）のａ－ａ断面に相当する。
第１実施例と同様にして層間樹脂絶縁層１５０に無電解銅めっき膜を１５２、電解銅めっき膜１５６を形成する（図１４（Ｂ））。
そして、第１実施例と同様に電解銅めっき膜１５６を、層間樹脂絶縁層１５０の上面が露出するまでバフ研磨する（図１４（Ｃ））。図１４（Ｃ）の層間樹脂絶縁層１５０の平面図を図１５（Ｂ）に示す。図１４（Ｃ）は、図１５（Ｂ）のｃ－ｃ断面に相当する。
　第１実施例の第２改変例に係る多層プリント配線板の製造方法では、層間樹脂絶縁層１５０内に第２凹部１５３ａ及び凸部１５０ａからなるプレーン導体形成用のパターンを設けているため、第２凹部１５３ａに銅めっきを充填する際に、該凹部１５３ａの側壁のみでなく、凸部１５０ｂの側壁からも銅めっきが析出する。このため、プレーン導体１５９を平坦に形成することが容易となる。
[第１実施例の第３改変例]
　第１実施例の第３改変例に係る多層プリント配線板の製造方法について、図１６（Ａ）を参照して説明する。
　第１実施例では、凸部１５０ａの上面がプレーン導体１５９の表面から露出するように形成された。これに対して、第１実施例の第３改変例では、凸部１５０ａの頂部がプレーン導体１５９の表面から露出しないように、プレーン導体形成用の第２凹部１５３ａの深さｈ１よりも凸部１５０ａの高さｈ２が低く形成されている。第１実施例の第３改変例では、第１実施例と比較して、プレーン導体形成用のパターンにおける凸部１５０ａの体積が低減される。その結果、プレーン導体１５９の体積を大きくでき、電源強化などの電気特性の観点で好ましい。
[第１実施例の第４改変例]
　第１実施例の第４改変例に係る多層プリント配線板の製造方法について、図１６（Ｂ）を参照して説明する。
　第１実施例の第３改変例では、円柱状の凸部１５０ａが形成された。これに対して、第１実施例の第４改変例では、円錐状の凸部１５０ｃが形成されている。
[第１実施例の第５改変例]
　第１実施例の第５改変例に係る多層プリント配線板の製造方法について、図１７を参照して説明する。
　第１実施例においては、半田バンプ７８Ｄが形成されている導体回路１５８Ｄを、レーザで設けられた凹部内に形成した。第５改変例では、この導体回路１５８Ｄをセミアディティブ法で形成してもよい。この場合、図１７に示すように、導体回路１５８Ｄは層間絶縁層１５０の表面上に形成される。
[第２実施例]
　引き続き、本発明の第２実施例に係る多層プリント配線板の製造方法について図１８を参照して説明する。
　第１実施例では、レーザにより層間絶縁層に導体回路形成用凹部及びプレーン導体形成用の凹部を形成した。これに対して、第２実施例では、露光・現像により導体回路形成用凹部及びプレーン導体形成用凹部を形成する。
　図１～図５（Ｂ）を参照して上述した第１実施例と同様に層間樹脂絶縁層１５０を形成する。この層間樹脂絶縁層１５０は、感光性樹脂からなる（図１８（Ａ））。導体回路及びプレーン導体のパターンが形成されたマスクを層間樹脂絶縁層１５０上に載置して露光した後に現像を行い、導体回路形成用凹部１５３ｂ、プレーン導体形成用凹部１５３ａ及びビア形成用の開口１５１を一括で行う（図１８（Ｂ））。以降の工程は、第１実施例と同様であるため説明を省略する。
[第３実施例]
　引き続き、本発明の第３実施例に係る多層プリント配線板の製造方法について図１９を参照して説明する。
　第１実施例では、レーザにより層間絶縁層に導体回路形成用凹部及びプレーン導体形成用凹部を形成した。これに対して、第３実施例では、成形型を用いて導体回路形成用凹部及びプレーン導体形成用凹部を形成する（インプリント法）。
　図１～図５（Ｂ）を参照して上述した第１実施例と同様に層間樹脂絶縁層１５０を形成する。そして、導体回路及びプレーン導体及びビアを形成するためのパターンが成形された成形型２１０を所定位置に位置決めする（図１９（Ａ））。成形型２１０を層間樹脂絶縁層１５０に押し当てる（図１９（Ｂ））。その後、成形型２１０を抜くことで、層間樹脂絶縁層１５０に導体回路形成用凹部１５３ｂ、プレーン導体形成用凹部１５３ａ及びビア形成用の開口１５１を成形する（図１９（Ｃ））。以降の工程は、第１実施例と同様であるため説明を省略する。
[第４実施例]
　引き続き、本発明の第４実施例に係る多層プリント配線板及び多層プリント配線板の製造方法について図２０～図２３を参照して説明する。
　第１実施例では、コア基板上に層間樹脂絶縁層をビルドアップ積層した。これに対して、第４実施例では、コア基板の無い、いわゆるコアレスのビルドアップ多層プリント配線板として構成される。
図２３は、第４実施例に係る多層プリント配線板の断面図を示している。
多層プリント配線板１０は、バイアホール６０及び導体回路５８の形成された下層層間樹脂絶縁層５０と、バイアホール１６０、プレーン導体１５９、及び、導体回路１５８の形成された上層層間樹脂絶縁層１５０とを備える。第１実施例と同様にプレーン導体１５９には、層間樹脂絶縁層１５０を構成する樹脂からなる凸部１５０ａが配置されている。上層層間樹脂絶縁層１５０の上層にソルダーレジスト層７０が形成され、ソルダーレジスト層７０の開口部７１から露出している導体回路１５８Ｕ上にバンプ７８Ｕが形成されている。下層層間樹脂絶縁層５０の下層にソルダーレジスト層７０が形成され、該ソルダーレジスト層７０の開口部７１から露出している導体回路３４上にバンプ７８Ｄが形成されている。
　引き続き、図２３を参照して上述した多層プリント配線板１０の製造方法について図２０～図２３を参照して説明する。
 （１）ガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる支持基板３０の上面に導体回路３４を形成する（図２０（Ａ））。
（２）第１実施例の上記（９）工程と同様にコア基板３０の上面に層間樹脂絶縁層５０を形成する（図２０（Ｂ））。
（３）第１実施例の（１０）～（１６）工程と同様に層間樹脂絶縁層５０上に導体回路５８及びバイアホール６０を形成する（図２０（Ｃ））。
（４）ついで、上記（２）と同様の処理を行い、下層層間樹脂絶縁層５０上に上層層間樹脂絶縁層１５０を形成する（図２０（Ｄ））。
（５）第１実施例の（１０）工程と同様にＣＯ2 ガスレーザにて、層間樹脂絶縁層１５０にバイアホール用開口１５１を形成し、更に、第１実施例（２０）工程と同様にエキシマレーザで、層間樹脂絶縁層１５０上に、導体回路形成用の凹部１５３ｂ、及び、プレーン導体形成用のパターン（凹部１５３ａ、凸部１５０ａ）を形成する（図２１（Ａ））。
（６）第１実施例の（２１）、工程と同様に無電解銅めっき膜を１５２を形成し、更に、第１実施例（１５）の工程と同様に電解銅めっき膜１５６を形成し、上記（２２）工程と同様に電解銅めっき膜１５６を、層間樹脂絶縁層１５０の上面（第１面）が露出するまでバフ研磨する（図２１（Ｂ））。
（７）そして、導体回路３４及び層間樹脂絶縁層５０から支持基板３０を剥離する（図２１（Ｃ）。
（８）次に、多層配線基板の両面に、開口７１を備えるソルダーレジスト層７０を形成する（図２２（Ａ））。
（９）ソルダーレジスト層７０を形成した基板を無電解ニッケルめっき液に浸漬して、開口部７１にニッケルめっき層７２を形成する。さらに、その基板を無電解金めっき液に浸漬して、ニッケルめっき層７２上に、金めっき層７４を形成する（図２２（Ｂ））。
（２５）この後、上面のソルダーレジスト層７０の開口７１に、スズ－鉛を含有するはんだペーストを印刷し、下面のソルダーレジスト層の開口にスズ－アンチモンを含有するはんだペーストを印刷した後、リフローすることにより、はんだバンプ７８Ｕ、７８Ｄを有する多層プリント配線板を製造する（図２３）。
引き続き、図１３（Ａ）に示す凸部の径ｆ及び凸部間の間隔ｄと、プレーン導体用の第２凹部に所定の厚みの銅めっきを充填したときに形成される銅めっき表面の凹みの深さとの関係について試験を行った結果について説明する。なお、ここでは深さが約７μｍの第２凹部を形成した。
図２４（Ａ）は、凸部(Post)の径ｆ（１０、２０、３０、５０μｍ）を横軸に、凸部間の間隔（Space）ｄ（１０、２０、３０、５０μｍ）を縦軸に取ったイメージ図である。図２４（Ｂ）は、試験結果のグラフである。縦軸側に凸部間の間隔（Space）及び凸部の径(Post)を取り、横軸側に、厚みが１０μｍ、１５μｍ、２０μｍの銅めっきを充填した際の窪みの平均値（Mean）及びバラツキ（Stdev.）の測定値が挙げられている。
図２５は、第２凹部に充填される銅めっきの厚みを１０μｍに設定した際の写真であり、図２６は、同様の銅めっきの厚みを１５μｍに設定した際の写真であり、図２７は、同様の銅めっきの厚みを２０μｍに設定した際の写真である。
第２凹部に充填される銅めっきの厚みが１０μｍである図２５で、図２５（Ａ）は、凸部間の間隔ｄ：１０μｍ、凸部の径ｆ：１０μｍに設定した場合の写真であり、図２５（Ｂ）は、凸部間の間隔ｄ：２０μｍ、凸部の径ｆ：２０μｍに設定した場合の写真であり、図２５（Ｃ）は、凸部間の間隔ｄ：３０μｍ、凸部の径ｆ：３０μｍに設定した場合の写真であり、図２５（Ｄ）は、凸部間の間隔ｄ：５０μｍ、凸部の径ｆ：５０μｍに設定した場合の写真である。銅めっきの厚みを１０μｍに設定した際には、図２５（Ａ）中に表されているように凸部間の間隔ｄ：１０μｍ、凸部の径ｆ：１０μｍに設定することで、銅めっきの表面をほぼ平坦にすることが可能となる。
第２凹部に充填される銅めっきの厚みが１５μｍである図２６で、図２６（Ａ）は、凸部間の間隔ｄ：１０μｍ、凸部の径ｆ：１０μｍに設定した場合の写真であり、図２６（Ｂ）は、凸部間の間隔ｄ：２０μｍ、凸部の径ｆ：２０μｍに設定した場合の写真であり、図２６（Ｃ）は、凸部間の間隔ｄ：３０μｍ、凸部の径ｆ：３０μｍに設定した場合の写真であり、図２６（Ｄ）は、凸部間の間隔ｄ：５０μｍ、凸部の径ｆ：５０μｍに設定した場合の写真である。銅めっきの厚みを１５μｍに設定した際には、図２６（Ａ）中に表されているように凸部間の間隔ｄ：１０μｍ、凸部の径ｆ：１０μｍ、図２６（Ｂ）中に表されているように凸部間の間隔ｄ：２０μｍ、凸部の径ｆ：２０μｍに設定することで、銅めっきの表面をほぼ平坦にすることが可能となる。
第２凹部に充填される銅めっきの厚み２０μｍの図２７で、図２７（Ａ）は、凸部間の間隔ｄ：１０μｍ、凸部の径ｆ：１０μｍに設定した場合の写真であり、図２７（Ｂ）は、凸部間の間隔ｄ：２０μｍ、凸部の径ｆ：２０μｍに設定した場合の写真であり、図２７（Ｃ）は、凸部間の間隔ｄ：３０μｍ、凸部の径ｆ：３０μｍに設定した場合の写真であり、図２７（Ｄ）は、凸部間の間隔ｄ：５０μｍ、凸部の径ｆ：５０μｍに設定した場合の写真である。銅めっきの厚みを２０μｍに設定した際には、図２７（Ａ）中に表されているように凸部間の間隔ｄ：１０μｍ、凸部の径ｆ：１０μｍ、図２７（Ｂ）中に表されているように凸部間の間隔ｄ：２０μｍ、凸部の径ｆ：２０μｍ、図２７（Ｃ）中に表されているように凸部間の間隔ｄ：３０μｍ、凸部の径ｆ：３０μｍに設定することで、銅めっきの表面をほぼ平坦にすることが可能となる。
３０　基板
３６　スルーホール
５０　層間樹脂絶縁層
５８　導体回路
６０　バイアホール
７０　ソルダーレジスト層
１５０　層間樹脂絶縁層
１５０ａ　凸部
１５１　開口
１５３ａ　プレーン導体形成用の凹部
１５３ｂ　導体回路形成用の凹部
１５８Ｕ、１５８Ｄ　導体回路
１６０　バイアホール

Claims (17)

  1. 第１樹脂絶縁材上又は第１樹脂絶縁材内に第１導体回路を形成することと、
    前記第１樹脂絶縁材及び前記第１導体回路上に第２樹脂絶縁材を形成することと、
    前記第２樹脂絶縁材の第１面側に第２導体回路用の第１凹部を形成することと、
    前記第２樹脂絶縁材の第１面側に第２凹部と凸部とからなるプレーン導体用のパターンを形成することと、
    前記第１凹部及び前記第２凹部に導電材料を充填して、第２導体回路及びプレーン導体を形成することとからなる多層プリント配線板の製造方法。
  2. 前記第２凹部と前記凸部とは同時に形成される請求項１の多層プリント配線板の製造方法。
  3. 前記凸部は、前記第２樹脂絶縁材の第１面に向かってテーパする側面を有する請求項１の多層プリント配線板の製造方法。
  4. 前記凸部の上面と前記第２樹脂絶縁材の第１面とは略同一平面上に位置する請求項１の多層プリント配線板の製造方法。
  5. 前記凸部は千鳥状又は格子状に配置される請求項１の多層プリント配線板の製造方法。
  6. 前記第１凹部及び前記第２凹部をレーザにより形成する請求項１の多層プリント配線板の製造方法。
  7. 前記第２凹部の開口面積は前記第１凹部の開口面積よりも大きい請求項１の多層プリント配線板の製造方法。
  8. 前記導電材料はめっきである請求項１の多層プリント配線板の製造方法。
  9. 前記第２樹脂絶縁材を貫通する開口部を形成した後、該開口部に前記第１導体回路と前記第２導体回路とを電気的に接続するビア導体を形成する請求項１の多層プリント配線板の製造方法。
  10. 前記第１凹部及び前記第２凹部に前記導電材料を充填した後に、前記第２樹脂絶縁材の第１面が露出するように導電材料を除去する請求項１の多層プリント配線板の製造方法。
  11. 前記導電材料の除去をエッチングで行う請求項１０の多層プリント配線板の製造方法。
  12. 前記導電材料の除去を研磨で行う請求項１０の多層プリント配線板の製造方法。
  13. 第１樹脂絶縁材と、該第１樹脂絶縁材上又は第１樹脂絶縁材内に形成された第１導体回路と、前記第１樹脂絶縁材及び前記第１導体回路上に形成され、第２導体回路用の第１凹部及びプレーン導体用のパターンを第１面側に有する第２樹脂絶縁材と、前記第１凹部内に形成されている第２導体回路と、前記パターン内に形成されているプレーン導体と、を備え、
    前記パターンは第２凹部と凸部とから形成されており、
    前記プレーン導体の表面と前記第２樹脂絶縁材の第１面とは略同一平面上に位置する多層プリント配線板。
  14. 前記凸部は、前記第２樹脂絶縁材の第１面に向かってテーパする側面を有することを特徴とする請求項１３の多層プリント配線板。
  15. 前記凸部は、前記第２樹脂絶縁材と一体で形成されていることを特徴とする請求項１３の多層プリント配線板。
  16. 前記凸部は千鳥状又は格子状に配置されていることを特徴とする請求項１３の多層プリント配線板。
  17. 第２樹脂絶縁材上、前記第２導体回路上及び前記プレーン導体上にはソルダーレジスト層が形成されており、前記ソルダーレジスト層の内部には前記第２導体回路の一部を露出する開口が形成されていて、前記開口から露出される前記第２導体回路上には半田バンプが形成されていることを特徴とする請求項１３の多層プリント配線板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016100600A (ja) * 2014-11-26 2016-05-30 インテル コーポレイション 電子パッケージ用の電気インターコネクト
JPWO2022265047A1 (ja) * 2021-06-17 2022-12-22

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5891585B2 (ja) * 2011-01-24 2016-03-23 株式会社ソシオネクスト 半導体装置及び配線基板
US20130168132A1 (en) * 2011-12-29 2013-07-04 Sumsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
US9686854B2 (en) * 2012-09-25 2017-06-20 Denso Corporation Electronic device
US9368439B2 (en) * 2012-11-05 2016-06-14 Nvidia Corporation Substrate build up layer to achieve both finer design rule and better package coplanarity
KR102059402B1 (ko) * 2013-04-15 2019-12-26 삼성전자주식회사 전자소자 패키지 및 이에 사용되는 패키지 기판
JP6385075B2 (ja) * 2013-04-15 2018-09-05 キヤノン株式会社 プリント配線板、プリント回路板及び電子機器
KR20150064445A (ko) * 2013-12-03 2015-06-11 삼성전기주식회사 반도체 패키지용 코어리스 기판 및 그 제조 방법, 이를 이용한 반도체 패키지 제조 방법
KR102107037B1 (ko) * 2014-02-21 2020-05-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2016115823A (ja) * 2014-12-16 2016-06-23 イビデン株式会社 プリント配線板
US9832866B2 (en) * 2015-06-29 2017-11-28 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method of manufacturing the same
US10455708B2 (en) 2015-06-29 2019-10-22 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method for manufacturing the same
JP6779087B2 (ja) * 2016-10-05 2020-11-04 株式会社ディスコ 配線基板の製造方法
CN108135090A (zh) * 2016-12-01 2018-06-08 无锡深南电路有限公司 一种嵌入铜线的线路板产品制作工艺
CN107318228B (zh) * 2017-08-29 2019-09-06 郑州云海信息技术有限公司 一种印制电路板的制造方法及其制造装置
CN113709994B (zh) * 2021-11-01 2022-01-25 四川英创力电子科技股份有限公司 一种在电路板阻焊表面上成型导电层的生产设备及方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288603A (ja) * 1995-04-11 1996-11-01 Dainippon Printing Co Ltd プリント配線板とその製造方法および転写用原版
JPH098465A (ja) * 1995-06-16 1997-01-10 Ibiden Co Ltd 多層プリント配線板
JP2000165049A (ja) * 1998-11-27 2000-06-16 Shinko Electric Ind Co Ltd 多層回路基板の製造方法
JP2000261141A (ja) * 1999-03-08 2000-09-22 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法並びに半導体装置
JP2003051650A (ja) * 2001-08-06 2003-02-21 Ibiden Co Ltd プリント配線板、多層プリント配線板およびその製造方法
JP2005340432A (ja) * 2004-05-26 2005-12-08 Shinko Electric Ind Co Ltd 配線基板の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW256013B (en) * 1994-03-18 1995-09-01 Hitachi Seisakusyo Kk Installation board
KR100194130B1 (ko) * 1994-03-30 1999-06-15 니시무로 타이죠 반도체 패키지
EP1701601B1 (en) * 1996-12-13 2008-06-04 Ibiden Co., Ltd. Multilayer printed wiring board
JP3889856B2 (ja) * 1997-06-30 2007-03-07 松下電器産業株式会社 突起電極付きプリント配線基板の製造方法
EP1139705B1 (en) * 1999-09-02 2006-11-22 Ibiden Co., Ltd. Printed wiring board and method of producing the same
US6343819B1 (en) * 2000-02-24 2002-02-05 Steven Shiozaki Security tag
JP5021473B2 (ja) * 2005-06-30 2012-09-05 イビデン株式会社 プリント配線板の製造方法
US7823762B2 (en) * 2006-09-28 2010-11-02 Ibiden Co., Ltd. Manufacturing method and manufacturing apparatus of printed wiring board
JP5144222B2 (ja) * 2007-11-14 2013-02-13 新光電気工業株式会社 配線基板及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288603A (ja) * 1995-04-11 1996-11-01 Dainippon Printing Co Ltd プリント配線板とその製造方法および転写用原版
JPH098465A (ja) * 1995-06-16 1997-01-10 Ibiden Co Ltd 多層プリント配線板
JP2000165049A (ja) * 1998-11-27 2000-06-16 Shinko Electric Ind Co Ltd 多層回路基板の製造方法
JP2000261141A (ja) * 1999-03-08 2000-09-22 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法並びに半導体装置
JP2003051650A (ja) * 2001-08-06 2003-02-21 Ibiden Co Ltd プリント配線板、多層プリント配線板およびその製造方法
JP2005340432A (ja) * 2004-05-26 2005-12-08 Shinko Electric Ind Co Ltd 配線基板の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016100600A (ja) * 2014-11-26 2016-05-30 インテル コーポレイション 電子パッケージ用の電気インターコネクト
JPWO2022265047A1 (ja) * 2021-06-17 2022-12-22

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