WO2009145441A2 - 인버터 회로 - Google Patents

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WO2009145441A2
WO2009145441A2 PCT/KR2009/001624 KR2009001624W WO2009145441A2 WO 2009145441 A2 WO2009145441 A2 WO 2009145441A2 KR 2009001624 W KR2009001624 W KR 2009001624W WO 2009145441 A2 WO2009145441 A2 WO 2009145441A2
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transistor
transistors
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권오경
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Industry University Cooperation Foundation of Sogang University
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Industry University Cooperation Foundation IUCF HYU
Industry University Cooperation Foundation of Sogang University
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Definitions

  • the present invention relates to an inverter circuit, and more particularly, to a single inverter circuit composed of an N-type or P-type single transistor.
  • the inverter circuit is a circuit for inverting and outputting an input signal and is widely used in various electronic devices such as flat panel display devices.
  • Such an inverter circuit is generally composed of opposite types of transistors (ie, N-type transistors and P-type transistors) commonly connected to the same input terminal and connected in series.
  • 1 is a circuit diagram showing a conventional inverter circuit.
  • a conventional inverter circuit is connected in series between a first power supply VDD and a second power supply VSS, and a transistor P1 having an opposite shape in which a gate electrode is commonly connected to an input terminal IN. N1).
  • the first power source VDD is a high level voltage source
  • the second power source VSS is a low level voltage source having a lower voltage level than the first power source VDD.
  • the second power source VSS may be set to the ground power source GND.
  • the inverter circuit inverts the input signal Vin input to the input terminal IN and outputs the output signal to the output terminal OUT.
  • the P-type transistor P1 turned on in response to the low level input signal Vin is connected between the high power source VDD and the output terminal OUT, and the high level input signal.
  • the N-type transistor N1 which is turned on in response to Vin, is connected between the low level second power supply VSS and the output terminal OUT.
  • the present invention provides first and second transistors connected in series between a first power supply (high level power supply) and a second power supply (low level power supply), and between a gate electrode and a drain electrode of the second transistor.
  • a third transistor connected to the input terminal, an input terminal of the first and third transistors, and an output terminal of the first and second transistors connected to a common node of the first and third transistors.
  • an inverter circuit implemented with transistors of the same type.
  • the first to the third transistor is implemented as a P-type transistor, the first transistor is connected between the first power supply and the output terminal, the second transistor is between the second power supply and the output terminal. Can be connected.
  • first to third transistors are implemented as an N-type transistor, wherein the first transistor is connected between the second power supply and the output terminal, and the second transistor is connected between the first power supply and the output terminal. Can be connected.
  • a first capacitor may be further included between the gate electrode and the source electrode of the second transistor.
  • width W1 / L1 of the channel layer provided in the first transistor may be greater than the width W2 / L2 of the channel layer provided in the second transistor.
  • the inverter circuit of the present invention by configuring a single inverter circuit using the transistors of the same type, it is possible to reduce the manufacturing cost and improve the efficiency of the process.
  • the voltage level of the output signal is fully swinged from the voltage level of the first power supply to the voltage level of the second power supply to output a stable output signal to the output terminal. Can reduce the current. As a result, it is possible to implement an inverter circuit that provides high-speed operation and stable operation characteristics and very low power consumption.
  • 1 is a circuit diagram showing a conventional inverter circuit.
  • FIG. 2 is a circuit diagram showing an inverter circuit according to a first embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing an inverter circuit according to a second embodiment of the present invention.
  • FIG. 4 is a circuit diagram showing an inverter circuit according to a third embodiment of the present invention.
  • FIG. 5 is a circuit diagram showing an inverter circuit according to a fourth embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing an inverter circuit according to a first embodiment of the present invention.
  • an inverter circuit includes a first transistor and a second transistor connected in series between a first power supply VDD as a high level voltage source and a second power supply VSS as a low level voltage source.
  • P1 and P2 and a third transistor P3 connected between the gate electrode and the drain electrode of the second transistor P2, and the first to third transistors P1 to P3 are all implemented as P-type transistors. do.
  • the input terminal IN of the inverter circuit is commonly connected to the gate electrodes of the first and third transistors P1 and P3, and the output terminal OUT is common to the first and second transistors P1 and P2. Connected to the node.
  • the first transistor P1 is connected between the first power supply VDD and the output terminal OUT, and is turned on when a low level input signal Vin is applied to its gate electrode.
  • the terminal OUT is connected to the first power supply VDD. That is, when the low level input signal Vin is applied to the input terminal IN, the high level output signal Vout is output by the first transistor P1.
  • the second transistor P2 is connected between the second power supply VSS and the output terminal OUT, and is turned on in response to a voltage supplied to its gate electrode to turn the output terminal OUT to the second power supply VSS. ).
  • the second transistor P2 has a high level input signal in response to a parasitic capacitor (hereinafter referred to as Cgs2, not shown) formed between its gate electrode and the source electrode and the gate voltage controlled by the third transistor P3.
  • Cgs2 parasitic capacitor
  • the third transistor P3 is connected between the gate electrode and the drain electrode of the second transistor P2, and accurately controls the voltage of the gate electrode of the second transistor P2 to increase the switching accuracy of the second transistor P2. .
  • the third transistor P3 is turned on when a low level input signal Vin is applied to its gate electrode to diode-connect the second transistor P2. As a result, the second transistor P2 is weakly turned on, and at this time, Cgs2 stores a voltage at which the second transistor P2 can be turned on.
  • the third transistor P3 is turned off when a high level input signal Vin is applied to its gate electrode to float a node to which the gate electrode of the second transistor P2 is connected.
  • the high level and low level voltages of the input signal Vin are assumed to be voltages of the first power source VDD and the second power source VSS, respectively.
  • the inverter circuit is set to an initial state by transitioning the input signal Vin to a low level voltage (for example, a ground voltage of 0 V). Then, the first and third transistors P1 and P3 are turned on in response to the input signal Vin.
  • a low level voltage for example, a ground voltage of 0 V.
  • the second transistor P2 diode-connected by the third transistor P3 is weakly turned on, and Cgs2 has a voltage at which the second transistor P2 can be turned on.
  • the gate voltage of the second transistor P2 is the second power supply VSS. It is slightly higher than the voltage of. Therefore, the second transistor P2 is weakly turned on compared to the first transistor P1.
  • the gate voltage of the second transistor P2 at this time is defined as an initial voltage.
  • the first transistor P1 In the state where the gate voltage of the second transistor P2 is set to the initial voltage in this manner, the first transistor P1 is completely turned on by the low level input signal Vin. Accordingly, since the voltage of the output terminal OUT is charged to the voltage level of the first power supply VDD by the first transistor P1, the high level output signal Vout is output to the output terminal OUT. That is, when the low level input signal Vin is input to the input terminal IN, the high level output signal Vout is output to the output terminal OUT. At this time, in order to output a more stable output signal Vout, the width W1 / L1 of the channel layer provided in the first transistor P1 is equal to the length of the channel layer provided in the second transistor P2. It may be formed larger than (W2 / L2).
  • the first and third transistors P1 and P3 are turned off. At this time, the node to which the gate electrode of the second transistor P2 is connected by turning off the third transistor P3 is in a floating state.
  • the second transistor P2 since the voltage at which the second transistor P2 is turned on is stored in Cgs2 in the previous section (the bootstrapping effect of Cgs2), the second transistor P2 remains turned on. Therefore, the output terminal OUT is connected to the second power supply VSS via the second transistor P2. As a result, the output terminal OUT, which has been charged to the voltage level of the first power supply VDD in the previous section, starts to be discharged.
  • the gate voltage of the second transistor P2 is set to a voltage lower than VSS due to the coupling action of Cgs2 corresponding to the discharge of the output terminal OUT. While falling, the second transistor P2 is completely turned on.
  • the voltage of the output terminal OUT drops to the voltage level of the second power supply VSS. do. That is, when the high level input signal Vin is input to the input terminal IN, the low level output signal Vout is output to the output terminal OUT.
  • the inverter circuit of the present invention by configuring the inverter circuit using the transistors (P1 to P3) of the same type implemented in a relatively small area it is possible to reduce the manufacturing cost and improve the efficiency of the process.
  • the inverter circuit of the present invention has the characteristics of high speed and stable operation characteristics and very small power consumption.
  • the bootstrapping effect is generated only by using a parasitic capacitor (that is, Cgs2) formed between the gate electrode and the source electrode of the second transistor, the gate voltage of the second transistor is precisely controlled. It can also form a capacitor of. This will be described later with reference to FIG. 3.
  • a parasitic capacitor that is, Cgs2
  • FIG. 3 is a circuit diagram showing an inverter circuit according to a second embodiment of the present invention.
  • the same parts as in FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a separate capacitor that is, a first capacitor C1 is further formed between the gate electrode and the source electrode of the second transistor P2.
  • the first capacitor C1 performs the bootstrapping action of the Cgs2 described above with reference to FIG. 2 in addition to the Cgs2 to allow the inverter circuit to operate at a higher speed. That is, by further forming the first capacitor C1, an inverter circuit that operates at a higher speed can be implemented.
  • FIG. 4 is a circuit diagram showing an inverter circuit according to a third embodiment of the present invention
  • FIG. 5 is a circuit diagram showing an inverter circuit according to a fourth embodiment of the present invention. 4 to 5, detailed descriptions of parts overlapping with those of FIGS. 2 to 3 will be omitted.
  • the first transistor N1 turned on in response to the high-level input signal Vin has a second power supply. It is connected between the VSS and the output terminal OUT, and the second transistor N2 is connected between the first power supply VDD and the output terminal OUT.
  • the third transistor N3 which diode-connects the second transistor N2 and turns it on weakly turns on the first power source VDD and the second transistor N2. It is connected between the gate electrodes (that is, between the drain electrode and the gate electrode of the second transistor N2).
  • the inverter circuit shown in FIGS. 4 and 5 outputs the low level output signal Vout by the first transistor N1 when the high level input signal Vin is applied, When the input signal Vin is applied, the high level output signal Vout is output by the second transistor N2. Since the rest of the operation principle is the same as that of the inverter circuit shown in FIGS. 2 and 3, a detailed description thereof will be omitted.

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Abstract

본 발명은 N형 또는 P형의 단일형 트랜지스터로 구성된 단일형 인버터 회로에 관한 것이다. 본 발명의 인버터 회로는, 제1 전원(하이레벨 전원)과 제2 전원(로우레벨 전원) 사이에 직렬연결된 제1 및 제2 트랜지스터와, 상기 제2 트랜지스터의 게이트 전극과 드레인 전극 사이에 접속된 제3 트랜지스터를 포함하며, 입력단자는 상기 제1 및 제3 트랜지스터의 게이트 전극에 접속되고, 출력단자는 상기 제1 및 제2 트랜지스터의 공통노드에 접속되며, 상기 제1 내지 제3 트랜지스터는 동일한 형태의 트랜지스터로 구현된다.

Description

인버터 회로
본 발명은 인버터 회로에 관한 것으로, 특히 N형 또는 P형의 단일형 트랜지스터로 구성된 단일형 인버터 회로에 관한 것이다.
인버터 회로는 입력신호를 반전하여 출력하는 회로로써, 평판 표시장치 등의 각종 전자장치에 널리 사용되고 있다.
이러한 인버터 회로는, 동일한 입력단자에 공통으로 접속되며 직렬 연결된 상반된 형태의 트랜지스터(즉, N형 트랜지스터와 P형 트랜지스터)로 구성되는 것이 일반적이다.
도 1은 종래의 인버터 회로를 도시한 회로도이다.
도 1을 참조하면, 종래의 인버터 회로는 제1 전원(VDD)과 제2 전원(VSS) 사이에 직렬연결되며, 게이트 전극이 입력단자(IN)에 공통으로 접속되는 상반된 형태의 트랜지스터(P1, N1)로 구성된다.
여기서, 제1 전원(VDD)은 하이레벨 전압원이고, 제2 전원(VSS)은 제1 전원(VDD)보다 낮은 전압레벨을 가지는 로우레벨 전압원이다. 예를 들어, 제2 전원(VSS)은 접지전원(GND)으로 설정될 수 있다.
이와 같은 인버터 회로는 입력단자(IN)로 입력되는 입력신호(Vin)를 반전하여 출력단자(OUT)로 출력한다.
이를 위해, 로우레벨의 입력신호(Vin)에 대응하여 턴-온되는 P형 트랜지스터(P1)는 하이레벨의 제1 전원(VDD)과 출력단자(OUT) 사이에 접속되고, 하이레벨의 입력신호(Vin)에 대응하여 턴-온되는 N형 트랜지스터(N1)는 로우레벨의 제2 전원(VSS)과 출력단자(OUT) 사이에 접속된다.
전술한 종래의 인버터 회로는 입력신호(Vin)의 전압레벨에 대응하여 상반된 형태의 두 트랜지스터(P1, N1) 중 어느 하나만 턴-온되므로, 누설 전류가 거의 발생하지 않아 소비전력이 작고 동작 속도가 빠르며 제1 전원(VDD)의 전압레벨에서 제2 전원(VSS)의 전압레벨까지 풀스윙이 가능한 장점을 가진다. 하지만, 상반된 형태의 트랜지스터(P1, N1)를 형성해야 하므로, 마스크가 증가되고 공정단계가 추가되는 등 제조비용의 상승과 더불어 공정의 효율성이 저하되는 단점을 가진다.
따라서, N형 또는 P형의 단일형 트랜지스터로 구성되면서 고속동작 및 저전력화를 달성하고 출력신호(Vout)를 안정적으로 출력할 수 있도록 하는 단일형 인버터 회로를 개발할 필요가 있다.
따라서, 본 발명의 목적은 고속동작 및 저전력화를 도모하면서 출력신호를 안정적으로 출력하는 단일형 인버터 회로를 제공하는 것이다.
이와 같은 목적을 달성하기 위하여 본 발명은 제1 전원(하이레벨 전원)과 제2 전원(로우레벨 전원) 사이에 직렬연결된 제1 및 제2 트랜지스터와, 상기 제2 트랜지스터의 게이트 전극과 드레인 전극 사이에 접속된 제3 트랜지스터를 포함하며, 입력단자는 상기 제1 및 제3 트랜지스터의 게이트 전극에 접속되고, 출력단자는 상기 제1 및 제2 트랜지스터의 공통노드에 접속되며, 상기 제1 내지 제3 트랜지스터는 동일한 형태의 트랜지스터로 구현된 인버터 회로를 제공한다.
여기서, 상기 제1 내지 제3 트랜지스터는 P형 트랜지스터로 구현되며, 상기 제1 트랜지스터는 상기 제1 전원과 상기 출력단자 사이에 접속되고, 상기 제2 트랜지스터는 상기 제2 전원과 상기 출력단자 사이에 접속될 수 있다.
또한, 상기 제1 내지 제3 트랜지스터는 N형 트랜지스터로 구현되며, 상기 제1 트랜지스터는 상기 제2 전원과 상기 출력단자 사이에 접속되고, 상기 제2 트랜지스터는 상기 제1 전원과 상기 출력단자 사이에 접속될 수 있다.
또한, 상기 제2 트랜지스터의 게이트 전극과 소스 전극 사이에 접속된 제1 커패시터가 더 포함될 수 있다.
또한, 상기 제1 트랜지스터에 구비된 채널층의 길이 대비 폭(W1/L1)은 상기 제2 트랜지스터에 구비된 채널층의 길이 대비 폭(W2/L2)보다 크게 형성될 수 있다.
이와 같은 본 발명의 인버터 회로에 의하면, 동일한 형태의 트랜지스터들을 이용하여 단일형 인버터 회로를 구성함으로써 제조비용을 감소시키고 공정의 효율성을 향상시킬 수 있다.
또한, 출력신호의 전압레벨을 제1 전원의 전압레벨로부터 제2 전원의 전압레벨까지 풀스윙하여 출력단자로 안정적인 출력신호를 출력하고, 입력신호에 대응한 트랜지스터들의 온/오프 천이시간이 짧아 누설전류를 감소시킬 수 있다. 이에 의해, 고속동작하면서도 안정적인 동작특성과 더불어 소비전력이 매우 작은 특성을 제공하는 인버터 회로를 구현할 수 있다.
도 1은 종래의 인버터 회로를 도시한 회로도.
도 2는 본 발명의 제1 실시예에 의한 인버터 회로를 도시한 회로도.
도 3은 본 발명의 제2 실시예에 의한 인버터 회로를 도시한 회로도.
도 4는 본 발명의 제3 실시예에 의한 인버터 회로를 도시한 회로도.
도 5는 본 발명의 제4 실시예에 의한 인버터 회로를 도시한 회로도.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 의한 인버터 회로를 도시한 회로도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 의한 인버터 회로는 하이레벨 전압원인 제1 전원(VDD)과 로우레벨 전압원인 제2 전원(VSS) 사이에 직렬연결된 제1 및 제2 트랜지스터(P1, P2)와, 제2 트랜지스터(P2)의 게이트 전극과 드레인 전극 사이에 접속된 제3 트랜지스터(P3)를 구비하며, 제1 내지 제3 트랜지스터(P1 내지 P3)는 모두 P형 트랜지스터로 구현된다.
여기서, 인버터 회로의 입력단자(IN)는 제1 및 제3 트랜지스터(P1, P3)의 게이트 전극에 공통으로 접속되고, 출력단자(OUT)는 제1 및 제2 트랜지스터(P1, P2)의 공통노드에 접속된다.
보다 구체적으로, 제1 트랜지스터(P1)는 제1 전원(VDD)과 출력단자(OUT) 사이에 접속되며, 자신의 게이트 전극으로 로우레벨의 입력신호(Vin)가 인가될 때 턴-온되어 출력단자(OUT)를 제1 전원(VDD)에 연결한다. 즉, 입력단자(IN)로 로우레벨의 입력신호(Vin)가 인가되면 제1 트랜지스터(P1)에 의해 하이레벨의 출력신호(Vout)가 출력된다.
제2 트랜지스터(P2)는 제2 전원(VSS)과 출력단자(OUT) 사이에 접속되며,자신의 게이트 전극으로 공급되는 전압에 대응하여 턴-온되어 출력단자(OUT)를 제2 전원(VSS)에 연결한다. 특히, 제2 트랜지스터(P2)는 자신의 게이트 전극과 소스 전극 간에 형성된 기생 커패시터(이후 Cgs2라 함, 미도시)와 제3 트랜지스터(P3)에 의해 제어되는 게이트 전압에 대응하여 하이레벨의 입력신호(Vin)가 인가될 때 출력단자(OUT)를 제2 전원(VSS)의 전압레벨까지 방전시킨다. 즉, 입력단자(IN)로 하이레벨의 입력신호(Vin)가 인가되면 제2 트랜지스터(P2)에 의해 로우레벨의 출력신호(Vout)가 출력된다.
제3 트랜지스터(P3)는 제2 트랜지스터(P2)의 게이트 전극과 드레인 전극 사이에 접속되며, 제2 트랜지스터(P2)의 게이트 전극의 전압을 정확하게 제어하여 제2 트랜지스터(P2)의 스위칭 정확도를 높인다. 이와 같은 제3 트랜지스터(P3)는 자신의 게이트 전극으로 로우레벨의 입력신호(Vin)가 인가될 때 턴-온되어 제2 트랜지스터(P2)를 다이오드 연결시킨다. 이에 의해, 제2 트랜지스터(P2)는 약하게 턴-온되며, 이때 Cgs2에는 제2 트랜지스터(P2)가 턴-온될 수 있는 전압이 저장된다. 그리고, 제3 트랜지스터(P3)는 자신의 게이트 전극으로 하이레벨의 입력신호(Vin)가 인가될 때 턴-오프되어 제2 트랜지스터(P2)의 게이트 전극이 접속되는 노드를 플로우팅시킨다.
이하에서는 전술한 바와 같은 본 발명의 제1 실시예에 의한 인버터 회로의 동작을 설명하기로 한다. 편의상, 입력신호(Vin)의 하이레벨 및 로우레벨 전압은 각각 제1 전원(VDD) 및 제2 전원(VSS)의 전압으로 가정하기로 한다.
우선, 입력신호(Vin)를 로우레벨의 전압(예컨대, 0V의 접지전압)으로 천이시켜 인버터 회로를 초기상태로 설정한다. 그러면, 입력신호(Vin)에 대응하여 제1 및 제3 트랜지스터(P1, P3)가 턴-온된다.
제3 트랜지스터(P3)가 턴-온되면 제3 트랜지스터(P3)에 의해 다이오드 연결된 제2 트랜지스터(P2)는 약하게 턴-온되고, Cgs2에는 제2 트랜지스터(P2)가 턴-온될 수 있는 전압이 저장된다. 단, 제2 트랜지스터(P2)의 게이트 전극이 접속되는 노드는 제3 트랜지스터(P3)를 통해 제2 전원(VSS)과 연결되므로, 제2 트랜지스터(P2)의 게이트 전압은 제2 전원(VSS)의 전압보다는 조금 높은 정도가 된다. 따라서, 제2 트랜지스터(P2)는 제1 트랜지스터(P1)에 비해 약하게 턴-온된다. 이때의 제2 트랜지스터(P2)의 게이트 전압을 초기전압으로 정의한다.
그리고, 이와 같이 제2 트랜지스터(P2)의 게이트 전압이 초기전압으로 설정되어 있는 상태에서, 제1 트랜지스터(P1)는 로우레벨의 입력신호(Vin)에 의해 완전하게 턴-온 상태가 된다. 따라서, 제1 트랜지스터(P1)에 의해 출력단자(OUT)의 전압은 제1 전원(VDD)의 전압레벨까지 충전되므로, 출력단자(OUT)로 하이레벨의 출력신호(Vout)가 출력된다. 즉, 입력단자(IN)로 로우레벨의 입력신호(Vin)가 입력되면, 출력단자(OUT)로는 하이레벨의 출력신호(Vout)가 출력된다. 이때, 보다 안정적인 출력신호(Vout)를 출력하기 위하여, 제1 트랜지스터(P1)에 구비되는 채널층의 길이 대비 폭(W1/L1)은 제2 트랜지스터(P2)에 구비된 채널층의 길이 대비 폭(W2/L2)보다 크게 형성될 수 있다.
이후, 입력신호(Vin)의 전압레벨이 하이레벨로 천이되면, 제1 및 제3 트랜지스터(P1, P3)가 턴-오프된다. 이때, 제3 트랜지스터(P3)의 턴-오프에 의해 제2 트랜지스터(P2)의 게이트 전극이 접속되는 노드는 플로우팅 상태가 된다.
단, 이전 구간에서 Cgs2에는 제2 트랜지스터(P2)가 턴-온될 수 있는 전압이 저장되었으므로(Cgs2의 부트스트래핑(bootstrapping) 효과) 제2 트랜지스터(P2)는 턴-온 상태를 유지한다. 따라서, 출력단자(OUT)는 제2 트랜지스터(P2)를 경유하여 제2 전원(VSS)에 연결된다. 이에 의해, 이전 구간에서 제1 전원(VDD)의 전압레벨로 충전되었던 출력단자(OUT)는 방전되기 시작된다. 그리고, 출력단자(OUT)의 방전에 대응한 Cgs2의 커플링 작용에 의해 제2 트랜지스터(P2)의 게이트 전압이 VSS보다 낮은 전압으로 하강하면서 제2 트랜지스터(P2)는 완전한 턴-온 상태가 되며, 이때 제1 트랜지스터(P1)는 턴-오프 상태이므로 출력단자(OUT)의 전압은 제2 전원(VSS)의 전압레벨까지 하강하게 된다. 즉, 입력단자(IN)로 하이레벨의 입력신호(Vin)가 입력되면, 출력단자(OUT)로는 로우레벨의 출력신호(Vout)가 출력된다.
전술한 바와 같은 본 발명의 인버터 회로에 의하면, 비교적 소면적으로 구현되는 동일한 형태의 트랜지스터들(P1 내지 P3)을 이용하여 인버터 회로를 구성함으로써 제조비용을 감소시키고 공정의 효율성을 향상시킬 수 있다.
또한, 제3 트랜지스터(P3)와 Cgs2를 이용하여 제2 트랜지스터(P2)의 게이트 전압을 정확한 전압범위로 유지함으로써, 출력신호(Vout)의 전압레벨을 제1 전원(VDD)의 전압레벨로부터 제2 전원(VSS)의 전압레벨까지 풀스윙할 수 있다. 따라서, 출력단자(OUT)로 안정적인 출력신호(Vout)를 출력할 수 있다. 또한, 입력신호(Vin)에 대응한 제1 및 제2 트랜지스터(P1, P2)의 온/오프 천이시간이 짧아 천이과정에서의 단락회로(Short Circuit)로 인한 누설전류를 줄일 수 있다. 즉, 본 발명의 인버터 회로는 고속이면서 안정적인 동작특성과 더불어 소비전력이 매우 작은 특성을 가진다.
한편, 도 2에서는 제2 트랜지스터의 게이트 전극과 소스 전극 간에 형성되는 기생커패시터(즉, Cgs2)만으로 부트스트래핑 효과를 발생시켜 제2 트랜지스터의 게이트 전압을 정확하게 제어하고 있지만, 부트스트래핑 작용을 돕기 위한 별도의 커패시터를 더 형성할 수도 있다. 이는 도 3을 참조하여 후술하기로 한다.
도 3은 본 발명의 제2 실시예에 의한 인버터 회로를 도시한 회로도이다. 도 3을 설명할 때, 도 2와 동일한 부분은 동일한 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 3을 참조하면, 제2 트랜지스터(P2)의 게이트 전극과 소스 전극 사이에는 별도의 커패시터, 즉, 제1 커패시터(C1)가 더 형성된다. 제1 커패시터(C1)는 Cgs2와 더불어 도 2에서 전술한 Cgs2의 부트스트래핑 작용을 수행하여 인버터 회로가 보다 빠른 속도로 동작할 수 있도록 한다. 즉, 제1 커패시터(C1)를 더 형성함에 의해, 보다 고속동작하는 인버터 회로를 구현할 수 있다.
한편, 도 2 내지 도 3에서는 P형 트랜지스터(P)만을 이용한 단일형 인버터 회로를 도시하였지만, 상기 P형 트랜지스터들(P)은 N형 트랜지스터들로 대체되어 형성될 수도 있다. 이는 도 4 내지 도 5를 참조하여 후술하기로 한다.
도 4는 본 발명의 제3 실시예에 의한 인버터 회로를 도시한 회로도이고, 도 5는 본 발명의 제4 실시예에 의한 인버터 회로를 도시한 회로도이다. 도 4 내지 도 5를 설명할 때, 도 2 내지 도 3에 대한 설명과 중복되는 부분에 대한 상세한 설명은 생략하기로 한다.
도 4 및 도 5에 도시된 인버터 회로는, 각각 도 2 및 도 3에 도시된 인버터 회로의 P형 트랜지스터들(P)을 N형 트랜지스터들(N)로 대체하여 구현한 것이다. 단, N형 트랜지스터들(N)은 P형 트랜지스터들(P)과는 반대 극성에서 동작하므로, 하이레벨의 입력신호(Vin)에 대응하여 턴-온되는 제1 트랜지스터(N1)는 제2 전원(VSS)과 출력단자(OUT) 사이에 접속되고, 제2 트랜지스터(N2)는 제1 전원(VDD)과 출력단자(OUT) 사이에 접속된다. 그리고, 하이레벨의 입력신호(Vin)가 공급될 때 제2 트랜지스터(N2)를 다이오드 연결시켜 약하게 턴-온시키는 제3 트랜지스터(N3)는 제1 전원(VDD)과 제2 트랜지스터(N2)의 게이트 전극 사이(즉, 제2 트랜지스터(N2)의 드레인 전극과 게이트 전극 사이)에 접속된다.
전술한 바와 같이 도 4 및 도 5에 도시된 인버터 회로는 하이레벨의 입력신호(Vin)가 인가될 때 제1 트랜지스터(N1)에 의해 로우레벨의 출력신호(Vout)를 출력하고, 로우레벨의 입력신호(Vin)가 인가될 때 제2 트랜지스터(N2)에 의해 하이레벨의 출력신호(Vout)를 출력한다. 그리고, 이를 제외한 나머지 동작원리는 도 2 및 도 3에 도시된 인버터 회로와 동일하므로, 상세한 설명은 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.

Claims (5)

  1. 제1 전원(하이레벨 전원)과 제2 전원(로우레벨 전원) 사이에 직렬연결된 제1 및 제2 트랜지스터와,
    상기 제2 트랜지스터의 게이트 전극과 드레인 전극 사이에 접속된 제3 트랜지스터를 포함하며,
    입력단자는 상기 제1 및 제3 트랜지스터의 게이트 전극에 접속되고, 출력단자는 상기 제1 및 제2 트랜지스터의 공통노드에 접속되며, 상기 제1 내지 제3 트랜지스터는 동일한 형태의 트랜지스터로 구현된 인버터 회로.
  2. 제1항에 있어서,
    상기 제1 내지 제3 트랜지스터는 P형 트랜지스터로 구현되며,
    상기 제1 트랜지스터는 상기 제1 전원과 상기 출력단자 사이에 접속되고, 상기 제2 트랜지스터는 상기 제2 전원과 상기 출력단자 사이에 접속된 인버터 회로.
  3. 제1항에 있어서,
    상기 제1 내지 제3 트랜지스터는 N형 트랜지스터로 구현되며,
    상기 제1 트랜지스터는 상기 제2 전원과 상기 출력단자 사이에 접속되고, 상기 제2 트랜지스터는 상기 제1 전원과 상기 출력단자 사이에 접속된 인버터 회로.
  4. 제1항에 있어서,
    상기 제2 트랜지스터의 게이트 전극과 소스 전극 사이에 접속된 제1 커패시터가 더 포함된 인버터 회로.
  5. 제1항에 있어서,
    상기 제1 트랜지스터에 구비된 채널층의 길이 대비 폭(W1/L1)은 상기 제2 트랜지스터에 구비된 채널층의 길이 대비 폭(W2/L2)보다 크게 형성된 인버터 회로.
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