WO2009144993A1

WO2009144993A1 - 固体撮像装置、撮像装置、画素駆動方法

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Publication number: WO2009144993A1
Application number: PCT/JP2009/054949
Authority: WO
Inventors: 成貴工藤
Original assignee: ソニー株式会社
Priority date: 2008-05-30
Filing date: 2009-03-13
Publication date: 2009-12-03
Also published as: US8455809B2; CN102037722A; EP2280536A1; KR20110011629A; CN102037722B; BRPI0912262A2; RU2010147819A; JP5266884B2; RU2479145C2; TW201010419A; KR101553427B1; EP2280536A4; JP2009290658A; US20110062310A1; EP2280536B1

Abstract

　ＣＭＯＳ型の固体撮像装置において、リーク現象に起因する暗電流の抑制と素子の信頼性担保の両立を図ることができるようにする。電子を信号電荷とする画素を駆動するときに、画素の各トランジスタをパルス駆動するための制御信号の負電圧レベルを、電荷蓄積時間が長いほど大きい電圧となるように調整する。好ましくは、信号電荷の蓄積を行なわないときには、負電圧レベルを接地GND にする。リーク現象による暗電流が問題となる電荷蓄積時間が長いときにのみ負電圧レベルを大きくするので、暗電流を抑制する場合でも、画素やその駆動回路のゲート酸化膜へのストレスやトランジスタの特性劣化は抑えられる。

Description

固体撮像装置、撮像装置、画素駆動方法

　本発明は、固体撮像装置、撮像装置、画素駆動方法に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性を有する複数の単位画素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を、アドレス制御により任意選択して電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置やその他の電子機器に用いて好適な、画素駆動技術に関する。

　光や放射線などの外部から入力される電磁波に対して感応性を有する単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

　たとえば、映像機器の分野では、物理量のうちの光（電磁波の一例）を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

　また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。

　このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

　単位画素は、信号電荷を生成する電荷生成部と、電荷生成部で生成された信号電荷に対応する処理対象信号を生成して出力するトランジスタを有して構成された信号出力部を備える。たとえば、電荷生成部として光電変換を行なうフォトダイオードを有する。信号出力部は、フォトダイオードで生成された信号電荷を読み出す読出選択用トランジスタ、読み出された信号電荷を画素信号に変換する増幅用トランジスタ、信号電荷をリセットするリセットトランジスタ、読み出す画素を選択する選択用トランジスタを有する。

　ここで、ＭＯＳ型固体撮像装置では、電荷生成部で生成された信号電荷が、信号出力部側に漏れ出すリーク現象による暗電流の問題がある。特に、長時間蓄積時には暗電流が累積されてその成分が大きくなる。暗電流成分は読出し時に信号電荷と分離できず、そのばらつきが雑音となり、画質を大きく悪化させる。たとえば、画素ごとの暗電流成分のばらつきが固定パターン雑音となり、画像に白点が現われ、擦りガラスを通して撮影したようになる。また、暗電流成分の時間的なばらつきがランダム雑音となる。このことから、ＭＯＳ型固体撮像装置では、暗電流成分を如何に低減するかが問題である。

　このための対策として、たとえば再公表特許：ＷＯ２００３／０８５９６４号公報には、読出選択用トランジスタのゲート（転送ゲートと称する）に印加される電圧を接地電位以下にする、つまり転送ゲートに負電圧を印加して、転送ゲートのチャネルに正孔を蓄積させ、暗電流を低減させる仕組みが提案されている。

　しかしながら、このような負電圧を使用する場合、転送ゲートの負電圧を下げすぎる、つまり転送ゲートの電圧をマイナス方向に大きくすると、画素やその駆動回路のゲート酸化膜へのストレスが増え、また、ホットキャリアによるトランジスタの特性劣化などが生じ、信頼性（製品寿命）に大きく影響を及ぼす。一方、信頼性を考慮して負電圧を上げる（マイナス方向を小さくする）と、リークを防止しきれず、長時間蓄積時に暗電流によるノイズが悪化する。このように、現状では、信頼性とリーク現象の双方を十分に満足させることができず、負電圧をある一定値で最適化することが困難である。

　ある一定の負電圧で使用するために、負電圧の印加される部分のトランジスタのゲート酸化膜の厚膜化や、信頼性耐性を上げるなどの対策を採ることも考えられる。しかしながらこの場合、製造工程数が増えてコスト増加に繋がってしまう。

　本発明は、上記事情に鑑みてなされたものであり、素子の信頼性を担保しつつ、リークを起因とする暗電流を簡易な仕組みで低減することを目的とする。

　本発明の一態様においては、単位画素を駆動するときに、信号出力部の各トランジスタをパルス駆動するための制御信号の低レベル側および高レベル側の内の信号電荷やトランジスタの極性に対応する調整対象側の電圧レベルを、信号電荷の蓄積時間が長いほど大きい電圧となるように調整する。信号電荷の蓄積を行なわないときには、蓄積時間がゼロであるから、調整対象側の電圧レベルは小さい電圧となるように調整される。

　電荷生成部で生成された信号電荷が信号出力部側に漏れ出すリーク現象による暗電流は、電荷蓄積時間が長いほど大きく、ノイズも問題になる。一方、このリーク現象による暗電流は、調整対象側の電圧レベルを大きくすれば少なくなる。

　そこで、本発明の一態様においては、電荷蓄積時間が長いほど調整対象側の電圧レベルが大きくなるように調整するようにした。リーク現象による暗電流が問題となる電荷蓄積時間が長いときにのみ調整対象側の電圧レベルを大きくし、リーク現象による暗電流が問題とならない電荷蓄積時間が短いときや非撮像時には調整対象側の電圧レベルを小さくする。

　リーク現象による暗電流が問題となる電荷蓄積時間が長いときにのみ調整対象側の電圧レベルを大きくするので、暗電流を抑制する場合でも、画素やその駆動回路のゲート酸化膜へのストレスやトランジスタの特性劣化は抑えられる。

　このような仕組みを適用した固体撮像装置は、ワンチップとして形成された形態であってもよいし、画素アレイ部（撮像部）と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。また、固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置として、固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラ（あるいはカメラシステム）や撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

　本発明の一態様によれば、信号電荷の蓄積時間が長いほど大きい電圧となるように調整対象側の電圧レベルを調整するようにした。これにより、素子の信頼性を満足させつつ、リーク現象に起因する暗電流を抑制できるように、調整対象側の電圧レベルを最適な状態に設定できる。暗電流抑制と素子の信頼性担保の両立を図ることができる。電荷蓄積時間に応じて制御信号の電圧レベルを調整する簡易な仕組みで済み、ゲート酸化膜の厚膜化などトランジスタの製造工程に影響を与えずに実現でき製造工程数の増加はない。

図１は、固体撮像装置の基本構成図である。図２は、垂直走査部と画素アレイ部とのインタフェースに着目して、第１実施形態の固体撮像装置を示した図である。図２Ａは、垂直アドレス設定部と垂直駆動部とのインタフェース部分の回路例を説明する図である。図３は、負電源の構成例を示す図である。図４は、負電源から出力される負の出力電圧Ｖout （デジタル負電圧DVSSｗに対応）の調整例を説明する図である。図５は、負電圧調整を実現する第１例の回路構成を示す図である。図５Ａは、負電圧調整を実現する第２例の回路構成を示す図である。図５Ｂは、負電圧調整を実現する第３例の回路構成を示す図である。図６は、単位画素を駆動する制御パルスの動作タイミングの一例を示すタイミングチャートである。図７は、垂直走査部と画素アレイ部とのインタフェースに着目して、第２実施形態の固体撮像装置を示した図である。図８は、垂直走査部と画素アレイ部とのインタフェースに着目して、第３実施形態の固体撮像装置を示した図である。図９は、垂直走査部と画素アレイ部とのインタフェースに着目して、第４実施形態の固体撮像装置を示した図である。図１０は、第４実施形態の負電源から出力される負の出力電圧Ｖout （デジタル負電圧DVSSｗに対応する）の調整例を説明する図である。図１１は、撮像装置（第５実施形態）の概略構成図である。

　以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，Ｃ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。

　なお、以下においては、Ｘ－Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、特に断りのない限り、ＣＭＯＳ固体撮像装置は、全ての単位画素がＮＭＯＳ（ｎチャネル型のＭＯＳ）よりなり、信号電荷は負電荷（電子）であるものとして説明する。ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らないし、単位画素がＰＭＯＳ（ｐチャネル型のＭＯＳ）で構成されていてもよいし、信号電荷は正電荷（正孔・ホール）であってもよい。光や放射線などの外部から入力される電磁波に対して感応性を有する単位画素をライン状もしくはマトリクス状に複数個配列してなりアドレス制御にて信号を読み出す物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

　＜固体撮像装置：基本構成＞
　図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ型の固体撮像装置（ＣＭＯＳイメージセンサ）の基本構成図である。

　固体撮像装置１は、複数個の単位画素３が２次元マトリクス状に配列された画素アレイ部１０を有する。固体撮像装置１は、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。

　図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。後述するように、単位画素３は検知部の一例である受光素子（電荷生成部）としてのフォトダイオードの他にたとえば、電荷転送用やリセット用や増幅用などの３個あるいは４個のトランジスタを有する画素内アンプを有する。単位画素３からは、列ごとに垂直信号線１９を介して画素信号電圧Ｖｘが出力される。画素信号電圧Ｖｘは、リセットレベルＳrst （Ｐ相成分）と信号レベルＳsig （Ｄ相成分）を含む。

　固体撮像装置１はさらに、ＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理機能やデジタル変換機能をなすＡＤ変換部２５０が列並列に設けられているカラムＡＤ変換部２６を有する。“列並列”とは、垂直列の垂直信号線１９（列信号線の一例）に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部（ＡＤ変換部）などが設けられていることを意味する。このような読出方式をカラム読出方式と称する。

　固体撮像装置１はさらに、駆動制御部７、単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流制御部２４と、カラムＡＤ変換部２６にＡＤ変換用の参照信号SLP_ADC を供給する参照信号生成部２７と、出力部２８を備えている。

　駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能の実現のため水平走査部１２（列走査回路）、垂直走査部１４（行走査回路）、および通信・タイミング制御部２０を備えている。

　水平走査部１２は、列アドレスや列走査を制御する水平アドレス設定部１２ａや水平駆動部１２ｂなどを有する。垂直走査部１４は、行アドレスや行走査を制御する垂直アドレス設定部１４ａや垂直駆動部１４ｂなどを有する。水平走査部１２や垂直走査部１４は、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答して行・列の選択動作（走査）を開始する。

　通信・タイミング制御部２０は、端子５ａを介して入力されるマスタークロックCLK0に同期したクロックをデバイス内の各部（走査部１２，１４やカラムＡＤ変換部２６）に供給するタイミングジェネレータ（読出アドレス制御装置の一例）の機能ブロックを備える。さらに、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックを備える。

　たとえば、通信・タイミング制御部２０は、内部クロックを生成するクロック変換部の機能を持つクロック変換部２０ａおよび通信機能や各部を制御する機能を持つシステム制御部２０ｂなどを有する。クロック変換部２０ａは、端子５ａを介して入力されるマスタークロックCLK0に基づき、マスタークロックCLK0よりも高速周波数のパルスを生成する逓倍回路を内蔵しており、カウントクロックＣＫcnt1やカウントクロックＣＫdac1などの内部クロックを生成する。

　出力部２８は、水平信号線１８上の信号（デジタルデータではあるが小振幅）を検出するセンスアンプ２８ａ（Ｓ・Ａ）と、固体撮像装置１と外部とのインタフェース機能をなすインタフェース部２８ｂ（Ｉ／Ｆ部）を有する。インタフェース部２８ｂの出力は出力端５ｃに接続されており、映像データが後段回路に出力される。出力部２８はまた、センスアンプ２８ａとインタフェース部２８ｂとの間に、各種のデジタル演算処理を行なうデジタル演算部を設けてもよい。

　単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ変換部２６の垂直列ごとに設けられているＡＤ変換部２５０と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。

　ＡＤ変換部２５０におけるＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型、スロープ積分型、あるいはランプ信号比較型などとも称されるＡＤ変換方式を採用する。参照信号比較型のＡＤ変換に当たっては、変換開始（比較処理の開始）から変換終了（比較処理の終了）までの時間に基づいてカウント動作有効期間を決定し、その期間を示すカウントイネーブル信号ENに基づきアナログの処理対象信号をデジタルデータに変換する。

　このため、参照信号生成部２７は、ＤＡ変換部２７０（ＤＡＣ；Digital Analog Converter）を有し、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac1に同期して、制御データＣＮ４で示される傾き（変化率）の参照信号SLP_ADC を生成する。カウントクロックＣＫdac1はカウンタ部２５４用のカウントクロックＣＫcnt1と同一にしてもよい。

　ＡＤ変換部２５０は、比較部２５２（COMP）と、アップカウントモードとダウンカウントモードを切替可能なカウンタ部２５４を備える。本例ではさらに、カウンタ部２５４の後段に、スイッチ部２５８とデータ記憶部２５６を備える。比較部２５２は、参照信号生成部２７で生成される参照信号SLP_ADC と、選択行の単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…，Ｈｈ）を経由し得られるアナログの画素信号電圧Ｖｘを比較する。カウンタ部２５４は、比較部２５２の比較出力Coと一定の関係を持つカウントイネーブル信号ENのアクティブ期間をカウントクロックＣＫcnt1でカウントし、カウント結果を保持する。

　通信・タイミング制御部２０から各ＡＤ変換部２５０のカウンタ部２５４には、カウンタ部２５４がＰ相・Ｄ相のカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのかや、Ｐ相のカウント処理における初期値Ｄini の設定やリセット処理など、その他の制御情報を指示する制御信号ＣＮ５が入力されている。

　比較部２５２の一方の入力端子（＋）は、他の比較部２５２の入力端子（＋）と共通に、参照信号生成部２７で生成される参照信号SLP_ADC が入力され、他方の入力端子（－）には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧Ｖｘが個々に入力される。

　カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫcnt1が入力されている。データ記憶部２５６を設けない場合、カウンタ部２５４には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。

　本実施形態では、ＡＤ変換部２５０にてＣＤＳ処理を完結させておくが、リセットレベルＳrst のＰ相データと信号レベルＳsig のＤ相データを個別に出力部２８側に転送し、ＡＤ変換部２５０の後段のデジタル演算部でＣＤＳ処理を行なってもよい。本出願人は、ＡＤ変換部２５０にてＡＤ変換とＣＤＳ処理を行なう参照信号比較型のＡＤ変換方式を種々提案しており、それらも基本的には各実施形態で採用し得るものである。

　水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、本実施形態の固体撮像装置１が構成される。

　固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。

　個々のＡＤ変換部２５０の出力側は、たとえば、カウンタ部２５４の出力を水平信号線１８に接続することができる。あるいは、図示のように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するラッチを具備したメモリ装置としてのデータ記憶部２５６と、カウンタ部２５４とデータ記憶部２５６との間に配されたスイッチ部２５８を備える構成を採ることもできる。スイッチ部２５８は、垂直列ごとにスイッチSWを有する。

　データ記憶部２５６を備える構成を採る場合、スイッチSWには、他の垂直列のスイッチSWと共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。スイッチ部２５８の各スイッチSWは、メモリ転送指示パルスＣＮ８が供給されると、対応するカウンタ部２５４のカウント値をデータ記憶部２５６に転送する。データ記憶部２５６は、転送されたカウント値を保持・記憶する。データ記憶部２５６には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部２５６は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。

　水平走査部１２は、カラムＡＤ変換部２６の各比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、ＡＤ変換部２５０のビット幅分もしくはその２倍幅分（たとえば相補出力とするとき）の信号線を有し、それぞれの出力線に対応したセンスアンプ２８ａを有する出力部２８に接続される。なお、カウンタ部２５４、データ記憶部２５６、スイッチ部２５８、および水平信号線１８はそれぞれ、ｎビットに対応した構成を採っている。

　ここで、本実施形態の固体撮像装置１は、電源系統として、デジタル系統の電源とアナログ系統の電源の２つの電源系統を持って駆動される。固体撮像装置１が形成される半導体チップには、デジタル正電圧DVDD用、デジタルグランド電圧DVSS用、アナログ正電圧AVDD用、アナロググランド電圧AVSS用の各電源端子（図示せず）が設けられる。

　固体撮像装置１は、通信・タイミング制御部２０からの蓄積時間設定TSの指示やマニュアル調整用の電圧設定情報TS-Vout に基づき各部に供給する電源電圧を生成する電源部３００を備える。電源部３００は、デジタル正電圧DVDDやアナログ正電圧AVDDを昇圧してデジタル正電圧DVDDｗやアナログ正電圧AVDDｗを生成する正電源３０２と、デジタル正電圧DVDDに基づきデジタル負電圧DVSSｗやアナログ負電圧AVSSｗを生成する負電源３０４を有する。つまり、駆動制御部７や出力部２８などの各要素の他に電源部３００も、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップものとして固体撮像装置１が構成されている。

　本実施形態では、正電源３０２によりデジタル正電圧DVDDやアナログ正電圧AVDDを昇圧し、さらに負電源３０４によりデジタル負電圧DVSSｗやアナログ負電圧AVSSｗを生成することにより、固体撮像装置１（半導体チップ）の内部で別の電源電圧値を生成している。このような仕組みをとれば、半導体チップ外から供給される電源電圧値が単一でも、チップ内部で複数の電源電圧を作り出すことができる。デジタル負電圧DVSSを使用することで、暗電流起因のノイズを低減できる。

　なお、ここでは、正電源３０２および負電源３０４は、一例として何れも、固体撮像装置１に内蔵される形態で示したが、これらを画素アレイ部１０や駆動制御部７などが形成される半導体領域とは別にしてもよい（後述する撮像装置８を参照）。

　＜画素アレイ部と垂直走査部のインタフェース：第１実施形態＞
　図２は、垂直走査部１４と画素アレイ部１０とのインタフェースに着目して、第１実施形態の固体撮像装置１Ａを示した図である。図２Ａは、垂直アドレス設定部１４ａと垂直駆動部１４ｂとのインタフェース部分の回路例を説明する図である。

　単位画素３は一例として、電荷生成部３２の他に、それぞれ異なる機能をなす４個のトランジスタ（読出選択用トランジスタ３４、リセットトランジスタ３６、垂直選択用トランジスタ４０、増幅用トランジスタ４２）を基本素子として備える。読出選択用トランジスタ３４、リセットトランジスタ３６、増幅用トランジスタ４２はフローティングディフュージョン３８とともに画素信号生成部５（信号出力部）を構成する。そして、画素信号生成部５と垂直選択用トランジスタ４０により、電荷生成部３２で生成された信号電荷に対応する画素信号電圧Ｖｘを生成して出力する信号出力部６が構成される。各トランジスタ３４，３６，４０，４２を纏めて画素トランジスタとも称する。

　転送部を構成する読出選択用トランジスタ３４（転送トランジスタ・読出しトランジスタ）のゲートは、同一行の当該ゲートと共通に転送配線５４に接続され、転送信号TRG で駆動される。初期化部を構成するリセットトランジスタ３６のゲートは、同一行の当該ゲートと共通にリセット配線５６に接続され、リセット信号RST で駆動される。垂直選択用トランジスタ４０（セレクトトランジスタ）のゲートは、同一行の当該ゲートと共通に垂直選択線５８に接続され、垂直選択信号VSELで駆動される。転送配線５４、リセット配線５６、および垂直選択線５８が、図１の行制御線１５である。

　転送信号TRG 、リセット信号RST 、および垂直選択信号VSELは、一般的には、何れもアクティブＨ（ハイ；電源電圧レベル）、インアクティブＬ（ロー：基準レベル）の２値パルスが使用される。電源電圧レベルはたとえば３Ｖ程度とする。基準レベルは、たとえば、０．４～０．７Ｖあるいは接地レベルの０Ｖとするが、場合によっては、一部あるいは全部のパルスについては、－１Ｖ程度の負電位とする。

　フォトダイオードPDなどの受光素子DET で構成される検知部の一例である電荷生成部３２は、受光素子DET の一端（アノード側）が低電位側の基準電位Ｖss（負電位：たとえば－１Ｖ程度）に接続され、他端（カソード側）が読出選択用トランジスタ３４の入力端（典型的にはソース）に接続されている。なお、基準電位Ｖssは接地電位GND としてもよい。読出選択用トランジスタ３４は、出力端（典型的にはドレイン）がリセットトランジスタ３６とフローティングディフュージョン３８と増幅用トランジスタ４２とが接続される接続ノードに接続される。リセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインがリセット電源Ｖrd（通常はアナログ用の電源Ｖdd＝AVDD）と共通にする）にそれぞれ接続される。

　垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートSELVという）が垂直選択線５８に接続されている。画素線５１は、同一列の当該画素線５１と共通に垂直信号線１９に接続される。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが電源Ｖddに、ソースは垂直選択用トランジスタ４０を介して画素線５１に接続され、さらに垂直信号線１９に接続されるようになっている。なおこのような接続構成に限らず、垂直選択用トランジスタ４０と増幅用トランジスタ４２の配置を逆にして、垂直選択用トランジスタ４０は、ドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインに接続され、増幅用トランジスタ４２のソースが画素線５１に接続されるようにしてもよい。

　垂直信号線１９は、その一端がカラムＡＤ変換部２６側に延在するとともに、その経路において、読出電流制御部２４が接続される。読出電流制御部２４は、その詳細は図示を割愛するが、各垂直列に対して負荷ＭＯＳトランジスタを有し、基準電流源部とトランジスタとの間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線１９に対し電流源として機能するようになっている。そして、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。

　垂直走査部１４には、電源電圧として、正電源３０２からデジタル正電圧DVDDｗやアナログ正電圧AVDDｗが正電源端子に供給され、負電源３０４からデジタル負電圧DVSSｗやアナログ負電圧AVSSｗが負電源端子に供給される（ｘは１～３の何れか）。また基準端子が基準電位（接地）に接続される。たとえば、垂直アドレス設定部１４ａは、一例として、デコーダを利用した構成となっている。垂直アドレス設定部１４ａは、正電源端子には正電源３０２からデジタル正電圧DVDD１もしくはアナログ正電圧AVDD１が供給され、基準端子が基準電位（接地：GND ）に接続されている。

　垂直駆動部１４ｂは、各行の行制御線１５（転送配線５４、リセット配線５６、垂直選択線５８）のそれぞれに対して、レベルシフタ１４６（Ｌ／Ｓ）とドライバ１４８を有する。レベルシフタ１４６とドライバ１４８は、正電源端子が図示しない正電源３０２に接続され、負電源端子が負電源３０４に接続されている（詳細は後述する）。

　たとえば、図２Ａに示すように、垂直アドレス設定部１４ａの出力段は、接地側のｎチャネル型のＭＯＳトランジスタ（ｎＭＯＳ１７２）と正電源側のｐチャネル型のＭＯＳトランジスタ（ｐＭＯＳ１７３）が直列接続されたＣＭＯＳインバータを有し、パルスを相補出力する。ＣＭＯＳインバータの入力側がレベルシフタ１４６の非反転入力INとなり、ＣＭＯＳインバータの出力がレベルシフタ１４６の反転入力 xINとなる。

　レベルシフタ１４６は、昇圧型の構成となっており、差動構成を採る第１回路ブロック１８０_1と第２回路ブロック１８０_2との組合せとＣＭＯＳインバータで構成されている。各回路ブロック１８０_1，１８０_2には、垂直アドレス設定部１４ａに供給されるデジタル正電圧DVDD１もしくはアナログ正電圧AVDD１よりも高電圧のアナログ正電圧AVDDｗが正電源３０２から正電源端に供給され、負電源３０４からアナログ負電圧AVSSｗが負電源端に供給される。

　第１回路ブロック１８０_1は負電源側のｎＭＯＳ１８２と正電源側のｐＭＯＳ１８３が直列接続され、第２回路ブロック１８０_2は負電源側のｎＭＯＳ１８４と正電源側のｐＭＯＳ１８５が直列接続されている。第１回路ブロック１８０_1のｎＭＯＳ１８２のドレインを第２回路ブロック１８０_2のｐＭＯＳ１８５のゲートへ接続し、第２回路ブロック１８０_2のｎＭＯＳ１８４のドレインを第１回路ブロック１８０_1のｐＭＯＳ１８３のゲートへ接続した襷掛け接続構造を採っている。ＣＭＯＳインバータは、負電源側のｎＭＯＳ１８６と正電源側のｐＭＯＳ１８７が直列接続されている。第２回路ブロック１８０_2の出力（ｎＭＯＳ１８４とｐＭＯＳ１８５の接続点）がｎＭＯＳ１８６およびｐＭＯＳ１８７のゲートに共通に接続される。

　反転入力 xINがｎＭＯＳ１８２のゲートに供給され、非反転入力INがｎＭＯＳ１８４のゲートに供給される。ｎＭＯＳ１８２のドレインには、反転入力 xINと逆論理の出力パルス（振幅は概ねAVSSｗ～AVDDｗ）が得られ、この出力パルスがｐＭＯＳ１８５のゲートに供給される。ｎＭＯＳ１８４のドレインには、非反転入力INと逆論理の出力パルス（振幅は概ねAVSSｗ～AVDDｗ）が得られ、この出力パルスがｐＭＯＳ１８３のゲートに供給される。つまり、レベルシフタ１４６は、その入力段において相補（差動）入力のインタフェースを持っており、ｎＭＯＳ１８２，１８４のゲートに相補入力パルスの供給を受けることで、出力段において襷掛けの正帰還ループを持つようにされている。

　非反転入力INが第２回路ブロック１８０_2に入力され論理反転され、さらにＣＭＯＳインバータ（ｎＭＯＳ１８６，ｐＭＯＳ１８７）で論理反転されることで、入力と同じ論理でかつ電圧レベルが変換された出力パルスが得られる。本例に則して言えば、レベルシフタ１４６には、ハイレベルがデジタル正電圧DVDD１（もしくはアナログ正電圧AVDD１）で、ローレベルがＧＮＤの入力パルス（転送パルスTRG ，リセットパルスRST ，垂直選択パルスVSEL）が、垂直アドレス設定部１４ａから供給される。そして、レベルシフタ１４６は、その入力パルスを、ハイレベルがアナログ正電圧AVDDｗでローレベルがアナログ負電圧AVSSｗのパルスに変換して出力する。レベルシフタ１４６によって電圧レベルが変換された各パルスは、ドライバ１４８を通って、単位画素３の対応するトランジスタ３４，３６，４２のゲートに供給され、各トランジスタ３４，３６，４２を駆動する。

　第１実施形態の固体撮像装置１Ａにおける垂直駆動部１４ｂでは、レベルシフタ１４６とドライバ１４８の各電源端子に供給される電圧は、以下の通りとなっている。先ず、リセットパルスRST 用のレベルシフタ１４６_1の正電源端子には、正電源３０２からアナログ正電圧AVDD２_1が供給される。転送パルスTRG 用のレベルシフタ１４６_2の正電源端子には、正電源３０２からアナログ正電圧AVDD２_2が供給される。垂直選択パルスVSEL用のレベルシフタ１４６_3の正電源端子には、正電源３０２からアナログ正電圧AVDD２_3が供給される。

　リセットパルスRST 用のドライバ１４８_1の正電源端子には、正電源３０２からアナログ正電圧AVDD３_1が供給される。転送パルスTRG 用のドライバ１４８_2の正電源端子には、正電源３０２からアナログ正電圧AVDD３_2が供給される。垂直選択パルスVSEL用のドライバ１４８_3の正電源端子には、正電源３０２からアナログ正電圧AVDD３_3が供給される。

　垂直アドレス設定部１４ａ用のデジタル正電圧DVDD１（もしくはアナログ正電圧AVDD１）、レベルシフタ１４６用のアナログ正電圧AVDD２_1，AVDD２_2，AVDD２_3，ドライバ１４８用のアナログ正電圧AVDD３_1，AVDD３_2，AVDD３_3の扱いは、たとえば、次のようにする。先ず垂直アドレス設定部１４ａ用の正電源はデジタル用／アナログ用の何れでもよい。一方、垂直駆動部１４ｂ側では、AVDD２_1，AVDD２_2，AVDD２_3，AVDD３_1，AVDD３_2，AVDD３_3を全て共通にする。もちろんこれは一例であり、再公表特許：ＷＯ２００３／０８５９６４号公報に記載のように適宜変更が可能である。

　また第１実施形態の垂直駆動部１４ｂでは、レベルシフタ１４６とドライバ１４８の負電源端子は、リセットパルスRST 用、転送パルスTRG 用、垂直選択パルスVSEL用を区別せずに、全て共通に負電源３０４Ａに接続して、同一のアナログ負電圧AVSS２を供給する。第１実施形態の負電源３０４Ａは、外部の主制御部から蓄積時間の設定情報（蓄積時間設定TS）が入力されており、この情報に基づき出力電圧Ｖout を生成（調整）する。よって、アナログ負電圧AVSS２は、蓄積時間設定TSに応じた負電圧レベルに調整される。

　＜負電源の構成例＞
　図３は、負電源３０４の一構成例を示す図である。負電源３０４は、チャージポンプ回路を採用している。具体的には、負電源３０４は、誤差増幅部３１０と、電源電圧生成部３２０と、平滑容量３３０と、帰還部３４０と、出力電圧制御部３５０を備える。出力電圧Ｖout に対応するアナログ負電圧AVSSｗのマイナス側の最大値は、デバイス（特に画素アレイ部１０の単位画素３のトランジスタ）が破壊（ブレークダウン）しない程度にする。

　電源電圧生成部３２０は、誤差増幅部３１０の出力に基づき出力電圧Ｖout を生成する。出力電圧制御部３５０は、蓄積時間設定TSに基づき、誤差増幅部３１０や帰還部３４０を制御することで、電源電圧生成部３２０で生成される出力電圧Ｖout の大きさを調整する。

　誤差増幅部３１０は、オペアンプ（演算増幅器）などで構成される誤差増幅器３１２と参照電圧Ｖref1（参照信号）を生成する参照信号生成部３１６を有する。誤差増幅器３１２は、非反転入力端（＋）に参照信号生成部３１６から参照電圧Ｖref1が供給され、反転入力端（－）に帰還部３４０から帰還電圧Ｖfb（帰還信号）が供給される。

　電源電圧生成部３２０は、スイッチ３２２_1～３２２_4および容量値Ｃｐのポンプ容量３２４を有する。スイッチ３２２_1は、一端が接地され、他端がポンプ容量３２４の一端３２４ａおよびスイッチ３２２_2の一端と接続されている。スイッチ３２２_2の他端は、平滑容量３３０の一端および帰還部３４０の接続点である当該負電源３０４の出力端子３０４out に接続されている。平滑容量３３０の他端は接地されている。

　スイッチ３２２_3は、一端にデジタル正電圧DVDDが供給され、他端がポンプ容量３２４の他端３２４ｂおよびスイッチ３２２_4の一端と接続されている。スイッチ３２２_4の他端は、誤差増幅器３１２の出力端に接続されている。

　帰還部３４０は、第１の抵抗素子３４２と、第２の抵抗素子３４４と、基準電圧Ｖref0（基準信号）を生成する基準信号生成部３４６を有する。第１の抵抗素子３４２は、一端が出力端子３０４out に接続され、他端が第２の抵抗素子３４４の一端に接続されている。第２の抵抗素子３４４の他端には基準信号生成部３４６から基準電圧Ｖref0が供給される。帰還部３４０は、基準電圧Ｖref0と出力端子３０４out の出力電圧Ｖout （負電圧）間の電圧を抵抗素子３４２，３４４で抵抗分圧して帰還電圧Ｖfbを生成する。誤差増幅部３１０の誤差増幅器３１２は、この帰還電圧Ｖfbと参照電圧Ｖref1の差分を増幅して制御電圧Ｖｏ（０Ｖ～デジタル正電圧DVDDの範囲内）を生成し、スイッチ３２２_4に供給する。全体として負帰還回路が構成されている。

　ここでまず、スイッチ３２２_1，３２２_3をオン、スイッチ３２２_2，３２２_4をオフとして、デジタル正電圧DVDDと接地（GND ）の間をポンプ容量３２４を介して接続することで、ポンプ容量３２４に電荷を充電する。その後、スイッチ３２２_1，３２２_3をオフ、スイッチ３２２_4をオンしてポンプ容量３２４の他端３２４ｂを誤差増幅器３１２の出力端に接続する。０＜制御電圧Ｖｏ＜デジタル正電圧DVDDであるから、ポンプ容量３２４の一端３２４ａは接地に対して負電位になる。このとき、スイッチ３２２_2をオンにすると、ポンプ容量３２４に蓄積された電荷が平滑容量３３０との間で容量分配され、負電荷が平滑容量３３０に蓄積される。その結果、出力端子３０４out に負の出力電圧Ｖout が生成される。この負の出力電圧Ｖout は、アナログ負電圧AVSSｗに対応する。

　この出力電圧Ｖout は、制御電圧Ｖｏに依存するものであり、また、制御電圧Ｖｏは、参照電圧Ｖref1と帰還電圧Ｖfbとで規定されるものであり、帰還電圧Ｖfbは、出力電圧Ｖout 、抵抗素子３４２，３４４の抵抗比、基準電圧Ｖref0で規定されるものである。負電源３０４は、全体として負帰還回路が構成されているので、結果的には、出力電圧Ｖout は、抵抗素子３４２，３４４の抵抗比、基準電圧Ｖref0、参照電圧Ｖref1によって、一定電位に管理される。換言すると、抵抗素子３４２，３４４の抵抗比、基準電圧Ｖref0、参照電圧Ｖref1の何れか（それら複数の組合せでもよい）を調整することで、出力電圧Ｖout を調整できる。

　＜負電圧調整の基本＞
　図４は、負電源３０４から出力される負の出力電圧Ｖout （アナログ負電圧AVSSｗに対応する）の調整例を説明する図である。本実施形態では、負電源３０４は、出力端子３０４out の出力電圧Ｖout を調整可能に構成しているが、その調整は撮像時における蓄積時間設定に応じて行なう。基本的な考え方は、信号出力部６の各トランジスタ３４，３６，４２をパルス駆動するための制御信号（転送信号TRG ，リセット信号RST ，垂直選択信号VSEL）の低レベル側および高レベル側の内の信号電荷の極性に対応する側のレベルが、蓄積時間が長くなるほど大きい電圧となるようにする。

　本実施形態では、信号出力部６の各トランジスタはＮＭＯＳよりなり信号電荷が負電荷（電子）であるものとしていることに対応して、負電荷の極性に対応する負電源３０４の出力電圧Ｖout （アナログ負電圧AVSSｗ）のマイナス側の値が、蓄積時間が長くなるほど大きくなるようにする。電荷蓄積時間設定と連動した画素トランジスタ駆動用の制御信号電圧のレベル設定処理を行なうのである。

　これは、低照度下での撮像時などでは蓄積時間が長くなるほど暗電流起因のノイズが増えるが、デジタル負電圧DVSSｗ（特に読出選択用トランジスタ３４用）のマイナス側の値を大きくすることで、暗電流を低減できることに基づく。

　電荷蓄積時間が長くなるほど暗電流が問題となり得るが、電荷蓄積時間が長くなるにつれて負電圧レベルを大きくすれば暗電流を低減することができ、Ｓ／Ｎを向上し、画質を向上することができる。読出選択用トランジスタ３４に着目したときには、負電圧を利用することで、転送ゲートの振幅を大きくとることができ、電荷生成部３２（フォトダイオード）の飽和信号量を大きくし、ダイナミックレンジを拡大することもできる。暗電流の低減自体もダイナミックレンジの向上につながる。

　たとえば図４（１）に示すように、蓄積時間設定TSと出力端子３０４out の出力電圧Ｖout （負電圧レベル）との関係は、０秒≦TS＜０．５秒では－１．０Ｖ，０．５秒≦TS＜１．０秒では－１．１Ｖ，１．０秒≦TS＜１．５秒では－１．２Ｖ，１．５秒≦TS＜２．０秒では－１．３Ｖ，２．０秒≦TSでは－１．４Ｖというように、蓄積時間が長くなるほど負電圧レベルを大きくする。

　なお、ここでは５段階で負電圧レベルを調整する構成にしているが、その段数は４以下であってもよいし、６以上であってもよい。それぞれに合わせてスイッチ３１８，３４８や参照信号生成部３１６や基準信号生成部３４６などの部材やスイッチ３１８，３４８を制御する制御線が増減するのは言うまでもない。もちろん、考え方としては、無段階で負電圧レベルを調整する構成を採ることも可能である。

　また、信号電荷の蓄積を行なわない非撮像時には、蓄積時間がゼロであるから、負電圧レベルは小さい電圧でよく、マイナス側へレベルを持つことも不要であり、たとえば図４（２）に示すように、基準電位（本例の場合は接地＝０Ｖ）にしてもよい。非撮像時の電圧を基準電位にすれば、画素やその駆動回路のトランジスタへのストレスや特性劣化を確実に抑えることができる。

　なお、図４に示したような、蓄積時間設定TSと出力電圧Ｖout との関係は、予め設定登録して固定のものとしてもよいし、外部の主制御部からの電圧設定情報TS-Vout に基づき適宜変更できるようにしてもよい。温度環境が変われば暗電流の発生状況も変わるが、このような対応をとっておけば、電源部３００が環境条件に応じた自動調整機能を備えていない場合でも、撮像装置８の図示しない操作パネルから、蓄積時間に対する出力電圧Ｖout を実情に合わせて適宜変更（マニュアル調整）できる。

　＜負電圧調整：第１例＞
　図５は、図４に示した負電圧調整を実現する第１例の負電源３０４の回路構成を示す図である。第１例は、基準電圧Ｖref0と参照電圧Ｖref1を一定にしたまま、抵抗素子３４２，３４４の抵抗比を調整することで帰還電圧Ｖfbを調整し、これによって出力電圧Ｖout を調整するものである。

　具体的には、第２の抵抗素子３４４を、抵抗素子とスイッチの組合せで構成されたものとし、スイッチをオン／オフ制御することで、第２の抵抗素子３４４の抵抗値Ｒ_344を調整し、これによって、帰還電圧Ｖfb・出力電圧Ｖout を調整する仕組みにする。複数の抵抗素子の配置の仕方としては直列回路や並列回路や直並列回路など様々な回路構成を採り得る。その様々な抵抗回路構成に対して合成抵抗値を適宜変更するようにスイッチを配置する。以下では、説明を簡単にするため、一例として、複数の抵抗素子が縦続接続されて第２の抵抗素子３４４が構成される例で説明する。

　先ず、第１例の負電源３０４_1において、第２の抵抗素子３４４の部分は、複数個の第２の抵抗素子３４４_1～３４４_x（図ではｘ＝１～５）の縦続接続を有する。基準信号生成部３４６側の第２の抵抗素子３４４_1を除く各第２の抵抗素子３４４_xには、並列にスイッチ３４８_xが接続されている。出力電圧制御部３５０は、各スイッチ３４８_xを制御する制御ロジック３５４を有する。各スイッチ３４８_xの制御入力端には、制御ロジック３５４からスイッチ制御信号SW_xが供給される。

　制御ロジック３５４は、外部からの蓄積時間（電子シャッタ）の設定に応じて、スイッチ３４８_xの何れをオンさせるかを制御する。その結果、第２の抵抗素子３４４の抵抗値Ｒ_344が蓄積時間設定に応じて調整され、結果的に、出力電圧Ｖout が蓄積時間設定に応じて調整される。

　つまり、出力電圧制御部３５０は、第２の抵抗素子３４４にスイッチ３４８_xを設けて抵抗値Ｒ_344を蓄積時間設定に応じて可変にし、抵抗素子３４２，３４４の抵抗分圧比を変えるようにすることで、図４に示すように、蓄積時間設定に応じた負電圧設定を行なう。このように、帰還部３４０の抵抗素子３４２，３４４の抵抗分圧の調整により帰還電圧Ｖfbを調整して負電圧を決定するような回路を用いることにより、小規模の回路で蓄積時間設定に応じた負電圧レベルの調整を容易に、かつ、消費電力への影響もなく実現することができる。

　本例では、抵抗素子３４２，３４４の抵抗分圧の調整により帰還電圧Ｖfbを調整していたが、考え方としては、無段階に抵抗値を調整可能な可変抵抗素子（たとえば半導体素子の動作抵抗を利用する）を使用して無段階で帰還電圧Ｖfb（負電圧レベル）を調整する構成を採ることも可能である。ただし、一般的にそのような可変抵抗素子の抵抗値は温度などの環境の影響を受け、帰還電圧Ｖfb、つまり出力電圧Ｖout の管理精度が悪くなる。この点では、第２の抵抗素子３４４を、第２の抵抗素子３４４_xとスイッチSW_xの組合せで等価的に構成されたものとし、出力電圧制御部３５０でスイッチSW_xをオン／オフ制御する仕組みの方が、帰還電圧Ｖfb・出力電圧Ｖout の管理精度を高くできる利点がある。

　＜負電圧調整：第２例＞
　図５Ａは、図４に示した負電圧調整を実現する第２例の負電源３０４の回路構成を示す図である。第２例は、参照電圧Ｖref1と抵抗素子３４２，３４４の抵抗比を一定にしたまま、基準電圧Ｖref0を調整することで帰還電圧Ｖfb・出力電圧Ｖout を調整するものである。

　具体的には、第２例の負電源３０４_2の基準信号生成部３４６は、それぞれ異なる基準電圧Ｖref0_xを生成する基準信号生成部３４６_xとスイッチ３４８_x（図ではｘ＝１～５）の組合せで構成されている。基準信号生成部３４６_xとスイッチ３４８_xは直列接続されている。出力電圧制御部３５０は、各スイッチ３４８_xを制御する制御ロジック３５４を有する。各スイッチ３４８_xの制御入力端には、制御ロジック３５４からスイッチ制御信号SW_xが供給される。

　制御ロジック３５４は、外部からの蓄積時間（電子シャッタ）の設定に応じて、スイッチ３４８_xの何れをオンさせるかを制御する。その結果、基準信号生成部３４６の基準電圧Ｖref0が蓄積時間設定に応じて調整され、結果的に、出力電圧Ｖout が蓄積時間設定に応じて調整される。

　つまり、出力電圧制御部３５０は、それぞれ異なる基準電圧Ｖref0_xを生成する基準信号生成部３４６_xとスイッチ３４８_xを設けて、基準電圧Ｖref0を蓄積時間設定に応じて可変にすることで、図４に示すように、蓄積時間設定に応じた負電圧設定を行なう。このように、帰還部３４０の基準電圧Ｖref0の調整により負電圧を決定するような回路を用いることにより、小規模の回路で蓄積時間設定に応じた負電圧レベルの調整を容易に、かつ、消費電力への影響もなく実現することができる。また、画素構造によらず使用することができる。

　＜負電圧調整：第３例＞
　図５Ｂは、図４に示した負電圧調整を実現する第３例の負電源３０４の回路構成を示す図である。第３例は、基準電圧Ｖref0と抵抗素子３４２，３４４の抵抗比を一定にしたまま、参照電圧Ｖref1を調整することで制御電圧Ｖｏを調整して出力電圧Ｖout を調整するものである。

　具体的には、第３例の負電源３０４_3の誤差増幅部３１０は、それぞれ異なる参照電圧Ｖref1_xを生成する参照信号生成部３１６_xとスイッチ３１８_x（図ではｘ＝１～５）の組合せで構成されている。参照信号生成部３１６_xとスイッチ３１８_xは直列接続されている。出力電圧制御部３５０は、各スイッチ３１８_xを制御する制御ロジック３５４を有する。各スイッチ３１８_xの制御入力端には、制御ロジック３５４からスイッチ制御信号SW_xが供給される。

　制御ロジック３５４は、外部からの蓄積時間（電子シャッタ）の設定に応じて、スイッチ３１８_xの何れをオンさせるかを制御する。その結果、参照信号生成部３１６の参照電圧Ｖref1が蓄積時間設定に応じて調整され、結果的に、出力電圧Ｖout が蓄積時間設定に応じて調整される。

　つまり、出力電圧制御部３５０は、それぞれ異なる参照電圧Ｖref1_xを生成する参照信号生成部３１６_xとスイッチ３１８_xを設けて、参照電圧Ｖref1を蓄積時間設定に応じて可変にすることで、図４に示すように、蓄積時間設定に応じた負電圧設定を行なう。このように、誤差増幅部３１０の参照電圧Ｖref1の調整により負電圧を決定するような回路を用いることにより、小規模の回路で蓄積時間設定に応じた負電圧レベルの調整を容易に、かつ、消費電力への影響もなく実現することができる。また、画素構造によらず使用することができる。

　なお、図示を割愛するが、図５～図５Ｂに示した電源部３００の各構成例（第１例～第３例）は、任意に組み合わせることができる。

　＜駆動タイミング例＞
　図６は、単位画素３を駆動する制御パルスの動作タイミングの一例を示すタイミングチャートである。垂直アドレス設定部１４ａは、選択行の垂直選択パルスVSELをアクティブＨとして垂直選択用トランジスタ４０をオンさせた状態で（ｔ１０）、リセットパルスRST を所定期間アクティブＨとしてリセットトランジスタ３６をオンさせる（ｔ１２～ｔ１４）。その後、転送パルスTRG を所定期間アクティブＨとして読出選択用トランジスタ３４をオンさせることで、電荷生成部３２に蓄積されている信号電荷をフローティングディフュージョン３８に転送させる（ｔ１６～ｔ１８）。

　この電荷転送が終わると、転送パルスTRG とリセットパルスRST をほぼ同時にアクティブＨとして読出選択用トランジスタ３４とリセットトランジスタ３６をオンさせることで、電荷生成部３２の不要電荷を排出させる（ｔ２０～ｔ２２）。その後、当該選択行の垂直選択パルスVSELをインアクティブＬとし（ｔ２４）、次行の駆動に移行する。これにより、期間ｔ１４～ｔ１６では、垂直信号線１９の画素信号電圧ＶｘはリセットレベルＳrst となる。期間ｔ１８～ｔ２０では、垂直信号線１９の画素信号電圧Ｖｘは信号レベルＳsig となる。

　このような各制御パルスTRG ，RST ，VSELはレベルシフタ１４６に入力される。レベルシフタ１４６には、電源電圧として、正電源３０２からデジタル正電圧DVDDｗが、負電源３０４からアナログ負電圧AVSSｗが入力されており、制御パルスTRG ，RST ，VSELのハイレベルがアナログ正電圧AVDDｗ、ローレベルがアナログ負電圧AVSSｗにレベルシフトされ、ドライバ１４８を通って単位画素３を駆動する。

　ここで、負電源３０４においては、出力電圧制御部３５０は、外部からの蓄積時間（電子シャッタ）の設定に連動して、負の出力電圧Ｖout を調整している。このため、蓄積時間の設定期間に応じてアナログ負電圧AVSSｗが図４に示したように変化する。

　たとえば、フレームレートが１０frame/sec のＣＭＯＳイメージセンサにおける１フレーム蓄積時の蓄積時間は０．１秒、５０frame/sec のＣＭＯＳイメージセンサでは０．０２秒である。このため１秒や２秒蓄積の長時間蓄積を使用する場合は、夜間などの暗い場所での撮影に限られ画像取得時のみであり、使用頻度が非常に少ない。したがって、この期間のみ負電圧を下げても（マイナス側の値を大きくしても）、ゲート酸化膜へのストレスやホットキャリアなどの、トランジスタ特性劣化への影響は殆どなく、暗電流起因のノイズ（白点）を低減させることができる。

　このように、第１実施形態の仕組みによれば、蓄積時間を長く設定した際に、これに連動して負電圧を制御することにより、暗電流起因のノイズを抑制することができる。また、蓄積時間設定に応じて負電圧レベルを制御するだけなので、回路規模や消費電流への影響が殆ど発生しない。

　＜画素アレイ部と垂直走査部のインタフェース：第２実施形態＞
　図７は、垂直走査部１４と画素アレイ部１０とのインタフェースに着目して、第２実施形態の固体撮像装置１Ｂを示した図である。

　第２実施形態の固体撮像装置１Ｂにおける垂直駆動部１４ｂでは、先ず、正電圧側については第１実施形態と同様である。これに対して、第２実施形態の負電源３０４Ｂは、各パルスRST ，TRG ，VSEL別に、第１実施形態の負電源３０４Ａを備えている。各負電源３０４Ａには、外部の主制御部から蓄積時間の設定情報が入力されており、各アナログ負電圧AVSS２_k（ｋは１～３）は、蓄積時間設定に応じた負電圧レベルとなるように調整される。

　負電圧側については先ず、リセットパルスRST 用、転送パルスTRG 用、垂直選択パルスVSEL用のそれぞれでレベルシフタ１４６とドライバ１４８の負電源端子を共通に接続してアナログ負電圧AVSS２を供給するようにしている。一方、各パルスRST ，TRG ，VSEL用には、それぞれ各別のアナログ負電圧AVSS２_1，AVSS２_2，AVSS２_3を供給するようにしている。各トランジスタ３４，３６，４０に別々の負電圧を供給してレベルを最適化することにより、ストレスの低減や特性の最適化を図る。

　たとえば、単位画素３を構成する読出選択用トランジスタ３４、リセットトランジスタ３６、垂直選択用トランジスタ４０は、それぞれに最適な特性のものとされるので、ゲートタサイズ（Ｗ／Ｌ）や閾値電圧Ｖthが異なる場合がある。この場合、第１実施形態のように、各パルスRST ，TRG ，VSEL用を区別せずに同一のアナログ負電圧AVSSｗを供給していると、各トランジスタに対しては負電圧レベルを最適化することはできない。

　これに対して、第２実施形態のように、各パルスRST ，TRG ，VSELの別に負電圧レベルを最適にされたアナログ負電圧AVSSｗ_kを供給することにより、単位画素３を構成する各トランジスタの特性によらず負電圧設定の最適化が可能である。ストレス軽減やトランジスタオフ時のリーク量などの特性の最適化をトランジスタ別に図ることができる。

　＜画素アレイ部と垂直走査部のインタフェース：第３実施形態＞
　図８は、垂直走査部１４と画素アレイ部１０とのインタフェースに着目して、第３実施形態の固体撮像装置１Ｃを示した図である。第３実施形態では、画素アレイ部１０を、単位画素３の内の一部の要素を複数の単位画素３で共有した構成を持つ画素共有構造の単位画素群２が行および列に配列されたものにしている。

　画素アレイ部１０内の単位画素群２を構成する単位画素３の構成は、通常のＣＭＯＳイメージセンサと同様である。ここでは、画素共有構造の一例として、２つの単位画素３の組み合わせで単位画素群２が構成される２画素共有の場合で示す。なお、単位画素３やそれを組み合わせた単位画素群２の構成は一例であり、ここで示すものには限定されない。たとえば、図８に示した構成においては、２つの単位画素３で１つ単位画素群２を構成するが、これに限らず、たとえば、３つや４つや８つの単位画素３で１つ単位画素群２を構成してもよい。

　回路構成的には、単位画素群２は、２つの電荷生成部３２ａ，３２ｂを有し、読出選択用トランジスタ３４を除く、リセットトランジスタ３６、フローティングディフュージョン３８、増幅用トランジスタ４２を共有する構成となっている。なお、共有対象の画素は、隣接しているものとし、隣接方向は、正方格子状に単位画素３が配列されている場合には、画面の垂直方向や水平方向あるいはその両方（すなわち斜め）の何れであってもよい。本実施形態では、行方向（垂直方向）に２つの単位画素３が共有されて１つの単位画素群２が構成されるものとする。

　２つの電荷生成部３２ａ，３２ｂに蓄積された各信号電荷Ｑａ，Ｑｂを共通の画素信号生成部５に移送する手段として機能するべく、独立して読出選択用トランジスタ３４ａ，３４ｂ、転送配線５４ａ，５４ｂが設けられる。これに対して、垂直駆動部１４ｂは、独立してレベルシフタ１４６ａ，１４６ｂやドライバ１４８ａ，１４８ｂを有する。レベルシフタ１４６ａ，１４６ｂには、垂直アドレス設定部１４ａから各別に転送パルスTRGa，TRGbが供給される。

　電荷生成部３２ａと読出選択用トランジスタ３４ａと画素信号生成部５とで第１の単位画素３ａが構成され、電荷生成部３２ｂと読出選択用トランジスタ３４ｂと画素信号生成部５とで第２の単位画素３ｂが構成されると見ることができる。

　つまり、このような構成では、全体としては、５つのトランジスタで単位画素群２が構成されているが、それぞれの電荷生成部３２ａ，３２ｂから見た場合には、４つのトランジスタで単位画素３が構成された４ＴＲ構成である。

　なお、カラー撮像用とする場合には、共有対象となる単位画素３は、同色画素だけに限らず複数色でＦＤＡ構成の電荷－電圧変換部（画素信号生成部５）を共有するように構成してもよいし、同色画素だけでＦＤＡ構成の電荷－電圧変換部（画素信号生成部５）を共有するように構成してもよい。

　第３実施形態の固体撮像装置１Ｃにおける垂直駆動部１４ｂでは、先ず、正電圧側については第１実施形態と同様である。これに対して、第３実施形態の負電源３０４Ｃは、リセットパルスRST 用と垂直選択パルスVSEL用には共通で、転送パルスTRGa用と転送パルスTRGb用には各別に、第１実施形態の負電源３０４Ａを備えている。各負電源３０４Ａには、外部の主制御部から蓄積時間の設定情報が入力されており、各アナログ負電圧AVSS２_k＊（ｋは１～３，＊はｋ＝２のときのａ，ｂ）は、蓄積時間設定に応じた負電圧レベルとなるように調整される。

　負電圧側については先ず、リセットパルスRST 用、転送パルスTRGa用、転送パルスTRGb用、垂直選択パルスVSEL用のそれぞれでレベルシフタ１４６とドライバ１４８の負電源端子を共通に接続してアナログ負電圧AVSS２を供給するようにしている。さらに、リセットパルスRST 用と垂直選択パルスVSEL用は同じアナログ負電圧AVSS２_1にしつつ、転送パルスTRGa用と転送パルスTRGb用には、それぞれ各別のアナログ負電圧AVSS２_2ａ，AVSS２_2ｂを供給するようにしている。少なくとも、各トランジスタ３４ａ，３４ｂに別々の負電圧を供給してレベルを最適化する。

　図８に示すように、単位画素群２内で複数の電荷生成部３２でフローティングディフュージョン３８を共有する構成をとった場合、赤画素と緑画素が配列されるＲ－Ｇｒ行と青画素と緑画素が配列されるＢ－Ｇｂ行でフローティングディフュージョン３８の配置に差が生じるため、電荷生成部３２や読出選択用トランジスタ３４（転送ゲート）の形状や配置が行によって異なる場合がある。この形状や向きの違いにより暗電流の特性にも差が生じるため、各行で別々に負電圧を供給し、レベルを最適化することにより、暗電流の差を低減することができる。このように、フローティングディフュージョン３８を複数の電荷生成部３２で共有する構成をとった場合、各行で別々に負電圧を供給することで、形状・配置の差による暗電流の差を低減することができる。単位画素群２を構成する各トランジスタ形状・配置によらず負電圧設定の最適化が可能である。

　なお、図示しないが、各パルスRST ，TRGa，TRGb，VSEL用にそれぞれ各別のアナログ負電圧AVSS２_1，AVSS２_2ａ，AVSS２_2ｂ，AVSS２_3を供給するようにしてもよい。各パルスRST ，TRGa，TRGb，VSELの別に負電圧レベルを最適にされたアナログ負電圧AVSS２_kを供給することにより、単位画素群２を構成する各トランジスタ形状・配置・特性によらず負電圧設定の最適化が可能である。

　＜画素アレイ部と垂直走査部のインタフェース：第４実施形態＞
　図９および図１０は、第４実施形態の固体撮像装置１Ｄを説明する図である。ここで図９は、垂直走査部１４と画素アレイ部１０とのインタフェースに着目して、第４実施形態の固体撮像装置１Ｄを示した図である。第１実施形態に対する変形例で示すが、第２・第３実施形態に対しても同様に適用できる。図１０は、第４実施形態の負電源３０４Ｄから出力される負の出力電圧Ｖout （アナログ負電圧AVSSｗに対応する）の調整例を説明する図である。

　第４実施形態は、アナログ負電圧AVSSｗを環境条件（たとえば温度や湿度）に応じて自動調整するものである。このため、第４実施形態の負電源３０４Ｄは、第１実施形態の負電源３０４Ａの他に、環境条件検出部３０６を備える。環境条件検出部３０６は、一例としては、固体撮像装置１の周囲温度を検出する温度検出部３０８を有する。

　本実施形態において、温度検出部３０８は、図示しない温度センサを有し、この温度センサを利用して、装置内における所望位置の温度を検出するようにしている。一例としては、単位画素３を構成するトランジスタの周囲温度を検知するべく、画素アレイ部１０の近傍の温度を検知するように温度センサを配するとよい。温度センサとしては、たとえば白金測温抵抗体、サーミスタ、熱電対などで構成された電子式センサを使用することが好ましい。あるは、物体から放射される赤外線を測定し、その赤外線の量から物体の温度を測定する非接触方式のものを用いてもよい。

　温度検出部３０８の温度検知結果は負電源３０４Ａの出力電圧制御部３５０に供給される。出力電圧制御部３５０は、蓄積時間設定TSに基づき出力電圧Ｖout を調整するだけでなく、温度検出部３０８が検出した温度に基づき周囲温度が高いほど出力電圧Ｖout が大きくなるように調整する。

　暗電流は、高温になるほど増加する傾向である。そこで、図９に示すように負電源３０４Ｄに温度検出機能をなす環境条件検出部３０６（温度検出部３０８）を設け、高温時には、より負電圧レベルを下げることで、暗電流起因のノイズ（白点）を改善する。負電圧源に温度検出機能を付加することで、高温時の白点を低減することができる。

　たとえば、図１０に示すように、電荷蓄積時間が０．５秒以上では、２５度の負電圧調整特性（図４（１）と同じ）に対して、さらにΔｙ（ｙは１～４）分だけ負電圧レベルを大きくする。このとき、本例では蓄積時間が長くなるほどΔｙを大きくすることで、蓄積時間が長く、また周囲温度が高くなるほど、相乗的に負電圧レベルが大きくなるようにしている。

　たとえば、Δｙ＝０．０５×ｙにする。この場合、蓄積時間設定TSと出力端子３０４out の出力電圧Ｖout （負電圧レベル）との関係は、０秒≦TS＜０．５秒では－１．０Ｖ，０．５秒≦TS＜１．０秒では－１．１Ｖ－Δ１＝－１．１５Ｖ，１．０秒≦TS＜１．５秒では－１．２Ｖ－Δ２＝－１．３Ｖ，１．５秒≦TS＜２．０秒では－１．３Ｖ－Δ３＝－１．４５Ｖ，２．０秒≦TSでは－１．４Ｖ－Δ４＝－１．６Ｖというように、蓄積時間が長く、また周囲温度が高くなるほど、負電圧レベルが大きくなる。なお、本例の場合、２５度の電圧レベル設定と６０度の電圧レベル設定とで、全体では８段階で負電圧レベルを調整する構成に対応する必要がある。

　＜撮像装置：第５実施形態＞
　図１１は、第５実施形態を説明する図である。第５実施形態は、前述の固体撮像装置１の各実施形態に採用していた負電圧調整の仕組みを、物理情報取得装置の一例である撮像装置に適用したものである。図１１は、その撮像装置８の概略構成図である。

　撮像装置としても、信号出力部６の各トランジスタ駆動用の制御信号の低レベル側および高レベル側の内の信号電荷やトランジスタの極性に対応する側を、電荷蓄積時間が長いほど大きい電圧とすることで暗電流低減を図る仕組みを実現できるようになる。この際、たとえば少なくとも、電荷蓄積時間の設定情報など制御信号の電圧レベル設定に関わる制御は、外部の主制御部において、制御用の指示情報を通信・タイミング制御部２０に対するデータ設定で任意に指定できるようにする。

　具体的には、撮像装置８は、撮影レンズ８０２、光学ローパスフィルタ８０４、色フィルタ群８１２、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６、参照信号生成部２７、カメラ信号処理部８１０を備えている。図中に点線で示しように、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。

　さらに、本実施形態では、正電源３０２や負電源３０４を有する電源部３００を、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６、および参照信号生成部２７が形成される半導体領域（半導体チップ）とは別に設けている。

　撮影レンズ８０２は、蛍光灯や太陽光などの照明下にある被写体Ｚの像を担持する光Ｌを撮像装置側に導光して結像させる。色フィルタ群８１２は、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている。駆動制御部７は、画素アレイ部１０を駆動する。読出電流制御部２４は、画素アレイ部１０から出力される画素信号の動作電流を制御する。カラムＡＤ変換部２６は、画素アレイ部１０から出力された画素信号に対してＣＤＳ処理やＡＤ変換処理などを施す。参照信号生成部２７は、カラムＡＤ変換部２６に参照信号SLP_ADC を供給する。カメラ信号処理部８１０は、カラムＡＤ変換部２６から出力された撮像信号を処理する。

　カラムＡＤ変換部２６の後段に設けられたカメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００を有する。撮像信号処理部８２０は、信号分離部８２２と、色信号処理部８３０と、輝度信号処理部８４０と、エンコーダ部８６０を有する。

　信号分離部８２２は、色フィルタとして原色フィルタ以外のものが使用されているときにカラムＡＤ変換部２６のＡＤ変換機能部から供給されるデジタル撮像信号をＲ（赤），Ｇ（緑），Ｂ（青）の原色信号に分離する原色分離機能を具備する。色信号処理部８３０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて色信号Ｃに関しての信号処理を行なう。輝度信号処理部８４０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて輝度信号Ｙに関しての信号処理を行なう。エンコーダ部８６０は、輝度信号Ｙ／色信号Ｃに基づいて映像信号ＶＤを生成する。

　色信号処理部８３０は、図示を割愛するが、たとえば、ホワイトバランスアンプ、ガンマ補正部、色差マトリクス部などを有する。輝度信号処理部８４０は、図示を割愛するが、たとえば、高周波輝度信号生成部と、低周波輝度信号生成部と、輝度信号生成部を有する。高周波輝度信号生成部は、信号分離部８２２の原色分離機能部から供給される原色信号に基づいて比較的周波数が高い成分までをも含む輝度信号YHを生成する。低周波輝度信号生成部は、ホワイトバランスアンプから供給されるホワイトバランスが調整された原色信号に基づいて比較的周波数が低い成分のみを含む輝度信号YLを生成する。輝度信号生成部は、２種類の輝度信号YH，YLに基づいて輝度信号Ｙを生成しエンコーダ部８６０に供給する。輝度信号YLは露光制御にも利用される。

　エンコーダ部８６０は、色信号副搬送波に対応するデジタル信号で色差信号Ｒ－Ｙ，Ｂ－Ｙをデジタル変調した後、輝度信号処理部８４０にて生成された輝度信号Ｙと合成して、デジタル映像信号ＶＤ（＝Ｙ＋Ｓ＋Ｃ；Ｓは同期信号、Ｃはクロマ信号）に変換する。エンコーダ部８６０から出力されたデジタル映像信号ＶＤは、さらに後段の図示を割愛したカメラ信号出力部に供給され、モニター出力や記録メディアへのデータ記録などに供される。この際、必要に応じて、ＤＡ変換によってデジタル映像信号ＶＤがアナログ映像信号Ｖに変換される。

　本実施形態のカメラ制御部９００は、マイクロプロセッサ（microprocessor）９０２、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、ＲＡＭ（Random Access Memory）９０６、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすものと同様のものである。ＲＡＭ９０６は、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例である。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。

　カメラ制御部９００は、システム全体を制御するものであり、本実施形態では特に、電荷蓄積時間設定と連動した画素トランジスタ駆動用の制御信号電圧のレベル設定処理を行なう機能を持つ。この機能との関係においては、カメラ制御部９００は、画素アレイ部１０を駆動する制御信号の電圧レベルを調整するべく、電源部３００（正電源３０２、負電源３０４）から出力される電源電圧のレベルを調整する蓄積時間設定TSを電源部３００に供給する。ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００において、電荷蓄積時間設定と連動した画素トランジスタ駆動用の制御信号電圧のレベル設定を制御するためのプログラムが格納されている。ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。

　また、カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。

　記録媒体９２４は、たとえば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）のための各種の制御情報の設定値などの様々なデータを登録するなどのために利用される。たとえば、図４に示したような、蓄積時間設定TSと正電源３０２や負電源３０４の出力電圧Ｖout （DVDDｗ，DVSSｗ，AVDDｗ，AVSSｗ）との関係を示す電圧設定情報TS-Vout が記録される。

　メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。

　なお、このような撮像装置８は、駆動制御部７およびカラムＡＤ変換部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。また、図１１では、画素アレイ部１０や駆動制御部７やカラムＡＤ変換部２６や参照信号生成部２７やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。

　ここで、前述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（ＣＤＳ）処理機能を具備したカラムＡＤ変換部２６などの画素アレイ部１０側と密接に関連した信号処理部（カラムＡＤ変換部２６の後段のカメラ信号処理部は除く）が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１の後段に、残りの信号処理部であるカメラ信号処理部８１０を設けて撮像装置８の全体を構成するようにしてもよい。

　または、図示を割愛するが、画素アレイ部１０と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１に加えて、カメラ信号処理部８１０をもモジュール内に設けて、撮像装置８の全体を構成するようにしてもよい。また、固体撮像装置１におけるモジュールの形態として、カメラ信号処理部８１０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８とが同一のものと見なすこともできる。このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

　このような構成の撮像装置８においては、前述の固体撮像装置１の全ての機能を包含して構成されており、前述の固体撮像装置１の基本的な構成および動作と同様とすることができる。露光制御処理において決定されるシャッタ時間が電荷蓄積時間に対応するので、カメラ制御部９００は、その設定情報（蓄積時間設定TS）や電圧設定情報TS-Vout を電源部３００に通知する。正電源３０２は、カメラ制御部９００からの蓄積時間設定TSや電圧設定情報TS-Vout に基づき、デジタル正電圧DVDDｗやアナログ正電圧AVDDｗが、蓄積時間が長いほど大きい電圧レベルとなるように調整することで暗電流低減を図る。負電源３０４は、カメラ制御部９００からの蓄積時間設定TSや電圧設定情報TS-Vout に基づき、デジタル負電圧DVSSｗやアナログ負電圧AVSSｗが、蓄積時間が長いほど大きい電圧レベルとなるように調整することで暗電流低減を図る。

　以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

　また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

　たとえば、信号出力部６が４つのトランジスタ（３４，３６，４０，４２）を有する４ＴＲ構成の画素で説明したが、垂直選択用トランジスタ４０を備えない３ＴＲ構成の画素についても、前記実施形態で説明したと同様の作用・効果を享受できる。この場合でも、たとえば、２個のフォトダイオード（電荷生成部３２）と２個の読出選択用トランジスタ３４に対して、リセットトランジスタ３６と増幅用トランジスタ４２は１個ずつで共有するなど、原理的に同じ動作の画素についても同様に第３実施形態の仕組みを適用できる。

　また、前記実施形態では、ＮＭＯＳより構成されている単位画素で構成されたセンサを一例に説明したが、これに限らず、ＰＭＯＳよりなる画素のものについても、信号電荷やトランジスタの極性に応じて制御信号の電位関係を反転（電位の正負を逆に）して考えることで、前記実施形態で説明したと同様の作用・効果を享受できる。

　すなわち、信号電荷をホールとしたＭＯＳ型の固体撮像装置では、少なくとも読出選択用トランジスタ３４は前記実施形態とは反対導電型のＰＭＯＳトランジスタが用いられる。したがって、電荷生成部３２に電荷を蓄積するときには、ｐチャネル型の読出選択用トランジスタ３４のゲート電圧として正電圧、すなわちこの場合の基準電位である正電源電圧に対してより高いレベルに昇圧した正電圧を印加するように変形すればよい。この場合でも、正電圧レベルを電荷蓄積時間に応じて、蓄積時間が長いほど正電圧レベルがより高くなるように調整する。また、信号電荷の蓄積を行なわない非撮像時には、正電圧レベルは小さい電圧でよく、プラス側へレベルを持つことは不要であり、たとえば基準電位（本例の場合は正電源電圧）にしてもよい。

　また、単位画素３の構成は、前記実施形態で示した状態において、基板や半導体領域の導電型を全て反対導電型に置き替えた構成とすることができる。この場合にも、信号電荷や制御信号の電位関係を、必要に応じて、反転（電位の正負を逆に）するように変形を加えればよい。

Claims

　信号電荷を生成する電荷生成部、および、トランジスタを具備し前記電荷生成部で生成された信号電荷に対応する処理対象信号を生成して出力する信号出力部を有する単位画素を備え、
　前記信号出力部の各トランジスタをパルス駆動するための制御信号の低レベル側および高レベル側の内の前記信号電荷や前記トランジスタの極性に対応する調整対象側が、前記信号電荷の蓄積時間が長いほど大きい電圧とされている
　固体撮像装置。
　前記信号出力部はそれぞれ異なる機能をなす複数のトランジスタを有し、各トランジスタの別に、前記調整対象側が、前記蓄積時間に応じた電圧とされている請求項１に記載の固体撮像装置。
　前記信号出力部は、それぞれ異なる機能をなす複数のトランジスタを有し、かつ、一部のトランジスタは複数の前記単位画素で共有し、共有されない部分には各別のトランジスタを有する構成を持ち、
　同一の機能をなす前記共有されない部分の各トランジスタは、前記調整対象側が、前記蓄積時間に応じた電圧とされている
　請求項１または２に記載の固体撮像装置。
　前記調整対象側が、さらに周囲温度が高いほど大きい電圧とされている請求項１～３の内の何れか一項に記載の固体撮像装置。
　電源電圧を出力する電源部と、
　前記電源部から供給される電源電圧に応じた大きさの前記制御信号を前記トランジスタに供給する駆動部と、
　を備え、
　前記駆動部と前記電源部は、前記電荷生成部および前記信号出力部が配置される半導体領域に一体的に形成されており、
　前記電源部は、前記調整対象側の電源電圧を、前記信号電荷の蓄積時間に基づき調整する
　請求項１～４の内の何れか一項に記載の固体撮像装置。
　前記信号出力部はそれぞれ異なる機能をなす複数のトランジスタを有し、前記電源部は、各トランジスタの別に、前記調整対象側の電源電圧を、前記蓄積時間に応じた電圧となるように調整する請求項５に記載の固体撮像装置。
　前記信号出力部は、それぞれ異なる機能をなす複数のトランジスタを有し、かつ、一部のトランジスタは複数の前記単位画素で共有し、共有されない部分には各別のトランジスタを有する構成を持ち、
　前記電源部は、同一の機能をなす前記共有されない部分の各トランジスタ用の前記調整対象側の電源電圧を、前記蓄積時間に応じた電圧となるように調整する
　請求項５または６に記載の固体撮像装置。
　前記電源部は、前記トランジスタの周囲温度を検知する温度検出部を有し、前記温度検出部が検出した温度に基づき、前記調整対象側の電源電圧を、前記周囲温度が高いほど大きくなるように調整する請求項５～７の内の何れか一項に記載の固体撮像装置。
　前記電源部は、前記信号電荷の蓄積時間と前記調整対象側の電源電圧との関係を変更可能に構成されている請求項５～７の内の何れか一項に記載の固体撮像装置。
　前記電源部は、参照信号と帰還信号の差を増幅する誤差増幅部と、前記誤差増幅部の出力に基づき前記調整対象側の電源電圧を生成する電源電圧生成部と、前記電源電圧生成部が生成した出力電圧に対応する前記帰還信号を前記誤差増幅部へ通知する帰還部と、前記電源電圧生成部で生成される前記電源電圧の大きさを制御する出力電圧制御部を有し、
　前記帰還部は、基準信号を生成する基準信号生成部と、一端が前記電源電圧の出力端に接続された第１の抵抗素子と、一端が前記第１の抵抗素子の他端と接続され他端が前記基準信号生成部の前記基準信号の出力端と接続された第２の抵抗素子を有する
　請求項５～９の内の何れか一項に記載の固体撮像装置。
　第２の抵抗素子は、抵抗素子とスイッチの組合せで構成されたものであり、前記出力電圧制御部は、前記蓄積時間に応じて当該スイッチをオン／オフ制御する請求項１０に記載の固体撮像装置。
　基準信号生成部は、それぞれ異なる基準信号を生成する基準信号生成部とスイッチの組合せで構成されており、前記出力電圧制御部は前記蓄積時間に応じて当該スイッチをオン／オフ制御する請求項１０または１１に記載の固体撮像装置。
　前記誤差増幅部は、それぞれ異なる参照信号を生成する参照信号生成部とスイッチの組合せを有し、前記出力電圧制御部は前記蓄積時間に応じて当該スイッチをオン／オフ制御する請求項１０～１２の内の何れか一項に記載の固体撮像装置。
　前記電源部は、非撮像時には、前記制御信号の低レベル側および高レベル側の内の前記信号電荷や前記トランジスタの極性に対応する側の電源電圧を、基準電位にする請求項５～１３の内の何れか一項に記載の固体撮像装置。
　信号電荷を生成する電荷生成部、および、トランジスタを具備し前記電荷生成部で生成された信号電荷に対応する処理対象信号を生成して出力する信号出力部を有する単位画素が２次元マトリクス状に配列された画素アレイ部と、
　電源電圧を出力する電源部と、
　前記電源部から供給される電源電圧に応じた大きさを持つ、前記信号出力部の各トランジスタをパルス駆動するための制御信号を、前記トランジスタに供給する駆動部と、
　前記駆動部および前記電源部を制御する主制御部と、
　を備え、
　前記主制御部は、前記駆動部を制御して前記信号電荷の蓄積時間を調整するとともに、この蓄積時間の情報を前記電源部に通知し、
　前記電源部は、前記主制御部からの前記蓄積時間の情報に基づき、前記制御信号の低レベル側および高レベル側の内の前記信号電荷や前記トランジスタの極性に対応する調整対象側の電源電圧が、前記信号電荷の蓄積時間が長いほど大きい電圧となるように調整する
　撮像装置。
　信号電荷を生成する電荷生成部、および、トランジスタを具備し前記電荷生成部で生成された信号電荷に対応する処理対象信号を生成して出力する信号出力部を有する単位画素を駆動するに当たり、前記信号出力部の各トランジスタをパルス駆動するための制御信号の低レベル側および高レベル側の内の前記信号電荷や前記トランジスタの極性に対応する側が、前記信号電荷の蓄積時間が長いほど大きい電圧となるように調整する
　画素駆動方法。