WO2009133716A1 - ダイオードおよびそれを備えた光センサ回路並びに表示装置 - Google Patents

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WO2009133716A1
WO2009133716A1 PCT/JP2009/050371 JP2009050371W WO2009133716A1 WO 2009133716 A1 WO2009133716 A1 WO 2009133716A1 JP 2009050371 W JP2009050371 W JP 2009050371W WO 2009133716 A1 WO2009133716 A1 WO 2009133716A1
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diode
photodiode
semiconductor region
diodes
channel
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PCT/JP2009/050371
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Inventor
耕平 田中
クリス ブラウン
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シャープ株式会社
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/105—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PIN type
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/10—Photometry, e.g. photographic exposure meter by comparison with reference light or electric value provisionally void
    • G01J1/16—Photometry, e.g. photographic exposure meter by comparison with reference light or electric value provisionally void using electric radiation detectors
    • G01J1/1626—Arrangements with two photodetectors, the signals of which are compared
    • G—PHYSICS
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    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • G01J1/46—Electric circuits using a capacitor

Definitions

  • the present invention basically relates to a diode structure, and more particularly to a diode structure that can eliminate individual differences in characteristics, a photosensor circuit including the diode, and a display device including the photosensor circuit. Is.
  • a plurality of photosensors are arranged at regular intervals in a display device having a photosensor in a frame region around the display screen or a display panel having a plurality of pixels, and the photosensors are assigned to corresponding pixels.
  • a display device provided inside has been developed. By utilizing the light amount detection function of the optical sensor, these display devices may have various functions such as a backlight dimming function, a touch panel function, an OCR function for character recognition, or a security function such as fingerprint authentication. it can.
  • a PIN photodiode is used as an optical sensor included in the display device as described above.
  • the structure of the PIN photodiode includes a vertical structure in which a P layer, an I layer, and an N layer are stacked in this order on a substrate, and a horizontal type in which the P layer, the I layer, and the N layer are arranged in the in-plane direction on the substrate ( Lateral) structure.
  • the P layer is a semiconductor layer having a high P-type impurity concentration
  • the I layer is an intrinsic semiconductor layer or a semiconductor layer having a low impurity concentration
  • the N layer is a semiconductor layer having a high N-type impurity concentration.
  • the lateral structure is a structure in which the P layer, the I layer, and the N layer do not overlap each other, and as a result, the parasitic capacitance between the layers is reduced, resulting in a sensing speed that is faster than the vertical structure.
  • the lateral structure has an advantage that it can be manufactured by using the same process as a TFT having a configuration such as PNP, PIP, NPN, or NIN.
  • FIG. 17 shows an optical sensor formed by a lateral structure PIN photodiode (see Patent Document 1 below).
  • the optical sensor 81 of FIG. 17 includes a P layer 82, an I layer 83, and an N layer 84 formed on the silicon film 85.
  • the P layer 82, the I layer 83, and the N layer 84 are sequentially arranged along the in-plane direction of the silicon film 85.
  • the silicon film 85 is formed on a glass substrate 90 that serves as a base of the active matrix substrate.
  • the electrode pattern 88 is connected to the P layer 82 via the contact plug 86, and the electrode pattern 89 is connected to the N layer 84 via the contact plug 87.
  • a mask having a pattern for forming the P layer 82 is applied to the silicon film 85, for example, and ion implantation of P-type impurities such as boron is performed, while the N layer 84 is formed. Then, another mask having a pattern for forming n is applied, and ion implantation of N-type impurities such as phosphorus and arsenic is performed.
  • the length W of the long side where the I layer 83 is in contact with the P layer 82 and the N layer 84 is better.
  • the relationship shown in FIG. 18 is established between the short side length L of the I layer 83 (hereinafter referred to as the channel length L) and the current magnitude I.
  • the first problem that it is difficult to manufacture a PIN photodiode having stable characteristics, and the channel width W must be increased in order to increase the light receiving sensitivity. Therefore, there arises a second problem that the occupied area becomes large when the PIN photodiode is formed on the substrate.
  • the first problem is that by providing such an optical sensor 81, the various functions given to the display device vary from device to device.
  • the second problem is that in the case of a display device in which such a photosensor 81 is incorporated in a pixel, the area occupied by the photosensor 81 in the pixel is increased, and thus a high-definition display device with a high pixel density is manufactured. This makes it difficult, or causes the optical sensor 81 to lower the aperture ratio of the pixel. This causes a negative effect such that the display screen becomes a dark display device instead of having the various functions.
  • the channel length L of the I layer 83 is L ⁇ L.
  • the design current I0 with respect to the design value L0 cannot be obtained, corresponding to L0 ⁇ L.
  • a reduced current I0- ⁇ I is obtained. That is, the variation in the channel length L causes a variation in the detection value based on the current generated by the optical sensor 81.
  • the design current I0 is not only decreased, but may increase.
  • the increase occurs, for example, when the mask at the time of forming the N layer 84 is shifted in the opposite direction to the above example and the channel length L becomes larger than the design value L0.
  • the shift of the mask for forming the P layer also causes variations in the channel length L independently of the shift of the mask for forming the N layer.
  • the present invention has been made in view of the above-described problems, and an object of the present invention is to stabilize characteristics in a diode having a lateral structure in which an intrinsic semiconductor region is sandwiched between impurity semiconductor regions, and in a substrate.
  • An object of the present invention is to provide a display device that can be stabilized.
  • the diode according to the present invention (1) a first semiconductor region having a relatively high impurity concentration and exhibiting a first polarity; a channel region which is a semiconductor region having a relatively low impurity concentration; A diode that is in contact with each other and is arranged in order along a specific direction included in the plane of the substrate is defined as a reference diode, and a channel width of the reference diode is defined as a reference diode.
  • the channel length is a length of a channel region formed between the first semiconductor region and the second semiconductor region in a direction parallel to the specific direction included in the plane of the substrate, In other words, it is the length from the boundary between the first semiconductor region and the channel region to the boundary between the channel region and the second semiconductor region.
  • the channel width is the line length at the boundary between the first semiconductor region and the channel region, and is also the line length at the boundary between the channel region and the second semiconductor region.
  • the magnitude of the photocurrent of the photodiode has a maximum value with respect to the channel length, and the photocurrent increases in the range of the channel length from 0 to the maximum value. It shows a change that current decreases.
  • the IV characteristic representing the relationship between the diode current and the voltage applied to the diode changes linearly with respect to the range that is linearly changing with respect to the channel length or the range that can be regarded as linearly changing. It cannot be regarded as being, but has a non-linearly changing range.
  • the diode of the present invention has a channel width W1 smaller than the channel width W and substantially equal to each other without changing the size of each semiconductor region in the direction parallel to the channel length of the reference diode.
  • the diode of the present invention has a range that the channel width W1 and the channel length can take.
  • the electrical connection is appropriately selected from a parallel connection, a series connection, and a combination of these two connections.
  • the layout on the substrate related to the arrangement of the even number of diodes configured as described above is devised as follows. That is, the arrangement directions of the respective semiconductor regions constituting the plurality of diodes are all parallel to the specific direction, and the mutual positional relationship of the respective semiconductor regions is a line-symmetrical or point-symmetrical position as a whole. It is arranged on the substrate so as to be related.
  • the specific direction is equal to the direction parallel to the channel length.
  • the channel length of a diode in which a mask used when forming the first semiconductor region by ion implantation of impurities is located on one side of a line-symmetrical or point-symmetrical positional relationship, for example.
  • the mask is also shifted in the same first direction for the diode (referred to as diode ⁇ ) located on the other side of the line-symmetrical or point-symmetrical positional relationship.
  • the first direction is, for example, a direction from the first semiconductor region to the channel region for the diode ⁇ , and is in a line symmetric or point symmetric positional relationship for the diode ⁇ .
  • the direction is toward the first semiconductor region.
  • the mask for forming the first semiconductor region is shifted in the direction from the channel region toward the first semiconductor region, so that the channel length is increased.
  • the length of the channel length of the diode ⁇ is equal to the length of the diode ⁇ of which the channel length is shortened.
  • the shortening of the channel length in the diode ⁇ is offset by the extension of the channel length in the diode ⁇ .
  • the channel obtained by averaging the shortened channel length of the diode ⁇ and the elongated channel length of the diode ⁇ The length is equal to the channel length of the reference diode.
  • the IV of the diode depends on the degree of mask displacement. Although another problem of characteristic variation occurs, the present invention is not so, and two conflicting characteristic changes cancel each other out. As already described, this is ensured by the condition that “the plurality of diodes are electrically connected to each other, thereby performing the same function as the reference diode”.
  • the channel width W1 of each diode is smaller than the channel width W of the reference diode, the region occupied by the diode on the substrate can be narrowed in a direction parallel to the channel width.
  • the channel length of each channel region of the N diodes is such that the IV characteristic representing the relationship between the diode current and the voltage applied to the diode is linear with respect to the change in channel length. It is selected from a range that can be considered to change.
  • the IV characteristics of the diode that can be considered to change linearly cancel each other out between the diode ⁇ and the diode ⁇ .
  • the above configuration provides a design guideline for the channel length for the diode of the present invention to perform the same function as the reference diode.
  • the channel width W1 can be regarded as a linear change of the IV characteristics of the diode with respect to the change of the channel width. Then, for example, when the channel width W1 is W / N, the IV characteristics of the N diodes constituting the diode of the present invention are linear relations between the channel width W1 and the IV characteristics of the diode. 1 / N of the IV characteristic of the reference diode.
  • each channel width W1 may be set to W / N.
  • N diodes having the channel width W1 of W / N can be connected in parallel to each other.
  • the channel width W1 is selected from a range in which the IV characteristics of the diode can be considered to change linearly with respect to the change in channel width.
  • N 2
  • the diode of the present invention performs the same function as the reference diode.
  • the channel width W1 is selected from a range in which the IV characteristics of the diode can be considered to change linearly with respect to the change in the channel width, and N diodes are electrically connected in parallel, the channel width W1 And N are inversely related.
  • the diode according to the present invention includes a first set in which N / 2 diodes are electrically connected in series, and a second set in which N / 2 diodes are electrically connected in series.
  • the second set and the second set may be electrically connected in parallel so that the channel width W1 is W / 2.
  • the channel width W1 is selected from a range in which the IV characteristics of the diode can be considered to change linearly with respect to the change in channel width.
  • the voltage applied to one diode is the voltage applied to the entire N / 2 diodes.
  • the value obtained by multiplying the number connected in series, that is, the reciprocal of N / 2 is reduced to 2 / N. Therefore, based on the linear relationship between the IV characteristics of the diodes and the channel width, the IV characteristics when N / 2 diodes are electrically connected in series constitute N / 2 diodes. This is the same as the IV characteristic of one diode.
  • the channel width W1 is set to W / 2.
  • the above configuration has two diodes connected in parallel with the channel width W1 set to W / 2. However, this is the same as when the IV characteristics of the reference diode are the same.
  • the N is a diode including a configuration of 2, in other words, is configured by at least two diodes, and the two diodes are used as a first diode and a second diode.
  • the first diode and the second diode are formed in one Si island, and the first semiconductor region or the second semiconductor region is the first diode and the second diode. May be shared.
  • the first semiconductor region is shared by the first diode and the second diode. Then, if the respective second semiconductor regions are electrically connected, the first diode and the second diode are connected in parallel, and the IV characteristics of the diode are affected by changes in channel length and channel width. On the other hand, by appropriately selecting the channel length and the channel width from each range that can be considered to change linearly, a diode that performs the same function as the reference diode can be obtained.
  • the arrangement directions of the semiconductor regions constituting the plurality of diodes are all parallel to the specific direction, and the mutual positional relationship of the semiconductor regions is generally line-symmetric or point-symmetric.
  • the first diode in the first diode, the second semiconductor region, the channel region, and the first semiconductor region are arranged along the specific direction.
  • the second diode has a configuration in which the shared first semiconductor region, channel region, and second semiconductor region are arranged in this order along the specific direction. .
  • the first diode and the second semiconductor region are formed in a single Si island. Two diodes can be built. It is therefore advantageous to reduce the area of the diode that occupies on the substrate.
  • the diode includes a configuration in which N is 4, in other words, is configured by at least four diodes.
  • the four diodes are arranged in the order in which the four diodes are arranged in the specific direction.
  • a third diode and a fourth diode, and the first semiconductor region is shared by the second diode and the third diode
  • the second diode and the fourth diode are structurally equivalent, and the fourth diode is arranged in series with the third diode along the specific direction.
  • the first diode and the third diode are structurally equivalent, and the first diode is arranged in series with the second diode along the specific direction.
  • the first diode and the second diode share the second semiconductor region
  • the third diode and the fourth diode also share the second semiconductor region
  • the first semiconductor regions are electrically connected to each other
  • the second semiconductor regions are also electrically connected to each other. It may be a form.
  • the first to fourth diodes share either the first semiconductor region or the second semiconductor region with adjacent diodes. is doing. Therefore, four diodes can be built in a single Si island. It is therefore advantageous to reduce the area of the diode that occupies on the substrate.
  • the arrangement order of the semiconductor regions (first and second semiconductor regions and channel region) in the second diode and the fourth diode is the same.
  • the arrangement order of the semiconductor regions in the first diode and the third diode is the same.
  • the arrangement of the semiconductor regions in the second diode and the third diode is reverse, that is, symmetrical, and the arrangement of the semiconductor regions in the first diode and the fourth diode. Is also in reverse order, ie symmetric.
  • the configuration described above is as follows: “The arrangement directions of the semiconductor regions constituting the plurality of diodes are all parallel to the specific direction, and the positional relationship between the semiconductor regions is linear as a whole. The above-mentioned condition of “arranged on the substrate so as to have a symmetrical or point-symmetrical positional relationship” is satisfied.
  • the configurations of (6) and (7) above mean that the first to fourth diodes are electrically connected in parallel. Therefore, as already described, by appropriately selecting the channel length and channel width from each range in which the IV characteristics of the diode can be considered to change linearly with changes in the channel length and channel width, the same function as the reference diode is achieved. A diode is obtained.
  • the optical sensor circuit according to the present invention is characterized in that any one of the above-described diodes is used as a photodiode.
  • the arrangement of the semiconductor regions on the substrate is arranged in line symmetry or point symmetry, and functions in the same manner as the reference diode. Therefore, an optical sensor circuit using the diode as a photodiode can have a stable light receiving characteristic that is not affected by the displacement of the mask in the manufacturing process.
  • the photosensor circuit according to the present invention may employ a layout in which the channel width is reduced with respect to the layout on the substrate. it can.
  • the photosensor circuit when the photosensor circuit is incorporated in a pixel of a liquid crystal display device, a plurality of diodes can be dispersed in different pixels one by one, and with respect to the vertical width of the pixel.
  • the ratio occupied by the channel width may be smaller than the ratio occupied by the channel width of the reference diode.
  • a display device is characterized in that the photosensor circuit according to claim 9 is incorporated in at least one of a plurality of pixels constituting a display screen.
  • the light receiving characteristics of the optical sensor circuit are stable without variation depending on the display device, so that the backlight dimming function using the function of the optical sensor, the touch panel function, etc. are stable.
  • a display device can be provided.
  • the display device includes one photosensor circuit for each of a predetermined number of adjacent pixels among the plurality of pixels, and the diode constituting one of the photosensor circuits. And other elements are distributed and arranged in the predetermined number of pixels.
  • the predetermined number is an integer of 2 or more. Accordingly, it is possible to provide a display device in which various functions such as a backlight dimming function using a function of an optical sensor, a touch panel function, an OCR function for character recognition, or a security function such as fingerprint authentication are stable.
  • a display device can be provided.
  • a combination of a configuration described in a certain claim and a configuration described in another claim is limited to a combination of the configuration described in the claim cited in the claim.
  • combinations with configurations described in the claims not cited in the focused claims are possible.
  • FIG. 2 is a circuit diagram showing a configuration of an optical sensor circuit provided, and an explanatory diagram showing a problem that a channel region decreases.
  • It is a schematic block diagram which shows the structure of the display apparatus which concerns on this invention.
  • It is a circuit diagram which shows the structure of the circuit for a display which comprises the pixel circuit provided in 1 pixel of the said display apparatus, and an optical sensor circuit. It is a timing chart which shows operation
  • FIG. 9 is a schematic plan view showing an example of a layout of an optical sensor circuit in which the photodiode of FIG. 8A is built in one pixel.
  • FIG. 9 is a schematic plan view showing an example of a layout of an optical sensor circuit in which the photodiode of FIG. 8B is built in one pixel.
  • It is a circuit diagram which shows the example of the optical sensor circuit using N photodiodes connected in parallel.
  • It is explanatory drawing which shows the example which comprised the group which formed two photodiodes in one Si island, and comprised two or more sets in parallel.
  • FIG. 9 is a schematic plan view showing an example of a layout of an optical sensor circuit in which the photodiode of FIG. 8A is built in one pixel.
  • FIG. 9 is a schematic plan view showing an example of a layout of an optical sensor circuit in which the photodiode of FIG. 8B is built in one pixel.
  • It is a circuit diagram which shows the example of the optical sensor
  • FIG. 4 is a circuit diagram showing an example in which two sets of a plurality of photodiodes connected in series are connected in parallel to form a photodiode and applied to an optical sensor circuit. It is explanatory drawing which shows the example which lays out four photodiodes linearly in one Si island, and comprises a photodiode by connecting in parallel.
  • FIG. 16 is a circuit diagram illustrating a configuration of an optical sensor circuit using the photodiode of FIG. 15. It is a typical top view which shows an example of the layout of the circuit for a display which comprises the pixel circuit provided in 1 pixel of the conventional display apparatus, and an optical sensor circuit. It is a graph which shows the characteristic curve showing the relationship between the photoelectric current which a photodiode receives and generate
  • FIG. 1 (a) and 1 (b) are examples of an optical sensor circuit having the same function.
  • FIG. 1 (a) is an optical sensor circuit using the diode of the present invention, and
  • FIG. ) Shows an optical sensor circuit using a conventional diode.
  • (Reference diode) 1B has a relatively high impurity concentration, and a P (first polarity) type semiconductor region 5a (first semiconductor region) and an intrinsic semiconductor region (relative impurity concentration).
  • a channel region 5b which is a low semiconductor region, and an N (opposite polarity with respect to the first polarity) type semiconductor region 5c (second semiconductor region) having a relatively high impurity concentration are in contact with each other and the substrate It is the structure arranged in order along the specific direction contained in the surface.
  • the photodiode 5 functions in the same manner as the combination of the photodiodes 1 and 2 in FIG. 1A (the diode of the present invention), and serves as a reference channel width for the photodiodes 1 and 2. W and channel length L. Therefore, the photodiode 5 in FIG. 1B is hereinafter referred to as a reference diode 5.
  • the specific direction is a direction in which one impurity semiconductor region, a channel region, and the other impurity semiconductor region constituting the diode are arranged.
  • the diode of the present invention includes N diodes that are even numbers of 2 or more, and one impurity semiconductor region, a channel region, and the other impurity semiconductor region that constitute each diode are included. All the arrangement directions are aligned in parallel with the specific direction.
  • the specific direction is, for example, parallel to the row direction, orthogonal to the column direction, and parallel to the row direction, which will be described later. It is parallel to the reset signal line 8 or row selection signal line 9 and is orthogonal to the power supply line 6 or output signal line 7 parallel to the column direction.
  • the specific direction may be determined in any direction on the substrate as long as the layout relationship with other wirings or elements is not considered.
  • the reference diode 5 generates a photocurrent having an intensity proportional to the channel width W (corresponding to the reference channel width W) and the channel length L when the received light intensity is the same. That is, the light receiving characteristics of the reference diode 5 (IV characteristics representing the relationship between the diode current and the voltage applied to the diode) and the channel width W and the channel length L have a linear relationship. Or, in other words, the channel width W and the channel length L are selected from each range showing a linear change or a change that can be regarded as linear with respect to the IV characteristic.
  • the channel length L of the reference diode 5 is set to L0 in FIG. 18, the channel length L0 is included in a range in which the photocurrent and the channel length can be regarded as linearly changing.
  • the channel length Lp is clearly not included in the range in which the photocurrent and the channel length can be considered to change linearly.
  • the channel length L may be selected from a range of 0 ⁇ L ⁇ Lp or may be selected from a range of Lp ⁇ L.
  • the photocurrent increases when the channel length L decreases, and when the channel length L increases, the photocurrent increases when the channel length L is selected from the former range. Decrease.
  • the photosensor circuit of FIG. 1A includes two photodiodes 1 and photodiodes 2.
  • a P-type semiconductor region 1a, a channel region 1b that is an intrinsic semiconductor region, and an N-type semiconductor region 1c are in contact with each other and are arranged in order along the specific direction.
  • the N-type semiconductor region 2 a, the channel region 2 b that is an intrinsic semiconductor region, and the P-type semiconductor region 2 c are in contact with each other and are sequentially arranged along the specific direction. Yes.
  • each of the regions 1a, 1b, 1c, 2a, 2b, 2c in the direction parallel to the specific direction is equal to the size of the corresponding region 5a, 5b, 5c of the reference diode 5 in the direction parallel to the specific direction. It is the same.
  • the channel width of the photodiode 1 and the photodiode 2 satisfies the condition that the channel width W of the reference diode 5 is smaller than the channel width W. More specifically, the channel widths of the photodiode 1 and the photodiode 2 under the condition that the IV characteristic of the reference diode 5 and the channel width W and the channel length L have a relationship that can be regarded as linear. Are set to W / 2, respectively.
  • the photodiode 1 and the photodiode 2 are configured such that the N-type semiconductor region 1 c and the N-type semiconductor region 2 a having the same polarity are electrically connected, and The P-type semiconductor region 1a and the P-type semiconductor region 2c having the same polarity are electrically connected. That is, the photodiode 1 and the photodiode 2 are electrically connected in parallel.
  • each of the photodiodes 1 and 2 is half the photocurrent (intensity I) generated by the reference diode 5 for the same received light intensity. A photocurrent with an intensity of (I / 2) is generated.
  • the photodiodes 1 and 2 connected in parallel generate a photocurrent having the same intensity as the photocurrent (intensity I) generated by the reference diode 5. That is, the photodiodes 1 and 2 function in the same manner as the reference diode 5.
  • the arrangement directions of the regions 1a, 1b, 1c, 2a, 2b, 2c are all parallel to the specific direction, and the positional relationship between the regions 1a, 1b, 1c, 2a, 2b, 2c Are arranged on the substrate so as to have a line-symmetrical or point-symmetrical positional relationship as a whole.
  • the arrangement of the regions 1a, 1b, and 1c and the arrangement of the regions 2a, 2b, and 2c are line symmetric (mirror symmetry) in the case of FIG.
  • a bias direction (a direction from the P-type semiconductor region 1a toward the N-type semiconductor region 1c) when a forward bias is applied to the photodiode 1
  • a bias when a forward bias is applied to the photodiode 2 The direction (the direction from the P-type semiconductor region 2c toward the N-type semiconductor region 2a) is opposite.
  • the photodiode 1 and the photodiode 2 need only have a layout parallel to the specific direction, and need not be linearly arranged on the same line as shown in FIG. For example, even if the photodiode 1 and the photodiode 2 are arranged on two parallel lines that are parallel to each other in the row direction but are spaced apart from each other, the arrangement relationship is point-symmetric. Is satisfied.
  • the reference diode 5 is always provided. It is possible to stably manufacture a diode having the same IV characteristics.
  • the channel length L of the photodiode 1 is shortened by ⁇ L and becomes La. Even so, in the photodiode 2, the channel length L increases by ⁇ L and becomes Lb. That is, according to the present invention, even if the mask is misaligned, the shortening of the channel length L in the photodiode 1 is offset by the extension of the channel length L in the photodiode 2. That is, the average channel length of the shortened channel length La of the photodiode 1 and the elongated channel length Lb of the photodiode 2 is equal to the original channel length L.
  • the photocurrent increases in the photodiode 2 as much as the photocurrent decreases in the photodiode 1.
  • the magnitude of the photocurrent generated by the photodiodes 1 and 2 is the same as the magnitude of the photocurrent generated by the reference diode 5 regardless of the mask misalignment.
  • the optical sensor circuit using the photodiode having the configuration of the present invention does not have individual differences in IV characteristics (light receiving characteristics), and can uniformly have desired IV characteristics.
  • the display device incorporates a photosensor circuit using photodiodes having a symmetrical layout as described above.
  • the display device 10 includes a transparent substrate 12 on which all the circuit elements constituting various drivers and pixels are integrated.
  • the material of the transparent substrate 12 is, for example, glass.
  • “Monolithically formed” means that a device is formed directly on a glass substrate by a physical process and / or a chemical process, and does not include mounting a semiconductor circuit on the glass substrate. is there.
  • the display device 10 includes an active matrix region 13, a source driver 14, a gate driver 15, a sensor row driver 16, and a sensor reading driver 17.
  • source signal lines and scanning signal lines are formed in a matrix, and there are known elements constituting the pixel, such as a switching element and a pixel electrode for driving the pixel, corresponding to the intersection position of the two lines. Is formed. Further, an optical sensor circuit is provided in each pixel.
  • the source driver 14 supplies a display signal via a source signal line
  • the gate driver 15 supplies a pixel selection signal to each pixel via a scanning signal line.
  • the sensor row driver 16 selects and drives the photosensor circuit for each row, and the sensor reading driver 17 applies a power supply voltage VDD having a constant potential to the photosensor circuit and reads a photodetection signal from the photosensor circuit.
  • FIG. 3 shows a circuit configuration of the pixel circuit 18 provided in one of the pixels constituting the active matrix region 13.
  • the pixel circuit 18 includes a display circuit 18a and a photosensor circuit 18b. Note that the display circuit 18a is provided for each pixel, whereas the photosensor circuit 18b is not necessarily provided for all pixels, and the necessary pixels (in accordance with the resolution required for light detection). For example, it may be provided for every predetermined number of pixels).
  • the display circuit 18 a is formed at or near each intersection of the source signal line 21 and the gate signal line 22 arranged in rows and columns (column direction and row direction), and includes a thin film transistor (hereinafter referred to as TFT) 23,
  • TFT thin film transistor
  • the liquid crystal capacitor 25 is configured between the pixel electrode connected to one end and the common electrode 24 facing the pixel electrode, and the auxiliary capacitor 27 is connected between the common signal line 26.
  • the optical sensor circuit 18b is configured as a 1T (abbreviation of transistor) type circuit using only one transistor.
  • TFT: M1 (corresponding to TFT3 shown in FIG. 1) functions as a source follower transistor (voltage follower transistor).
  • the drain of the TFT M1 is connected to the power supply line 28 (corresponding to the power supply line 6 shown in FIG. 1), and the source is connected to the output signal line 29 (corresponding to the output signal line 7 shown in FIG. 1). Yes.
  • the power supply line 28 and the output signal line 29 are connected to the sensor reading driver 17, and the power supply voltage VDD is applied to the power supply line 28 from the sensor reading driver 17.
  • the gate of the TFT M1 is connected to the cathode (third electrode) of the photodiodes 1 and 2 equivalent to the reference diode 5 (hereinafter, the photodiodes 1 and 2 are collectively referred to as the photodiode 30).
  • One end (second electrode) of an integration capacitor 31 (corresponding to the integration capacitor 4 in FIG. 1) connected in series with the photodiode 30 is connected.
  • the anode (fourth electrode) of the photodiode 30 is connected to a reset signal line (initialization signal input line) 32 to which a reset signal RST is sent from the sensor row driver 16, and the other end (first electrode) of the integration capacitor 31. ) Is connected to a row selection signal line (selection signal input line) 33 to which a row selection signal RWS is sent.
  • the row selection signal RWS has a role of selecting a specific row of the photosensor circuits arranged in a matrix and outputting a detection signal from the photosensor circuit in the specific row.
  • the silicon film for forming the photodiode 30 is formed at the same time as the silicon film for forming an active element such as TFT: M1 is formed on the transparent substrate 12.
  • Each of the regions 1a, 1b, 1c, 2a, 2b, and 2c includes P that constitutes the active element and circuit elements included in the source driver 14, the gate driver 15, the sensor row driver 16, and the sensor reading driver 17. It is formed using a step of forming a type or N type semiconductor region (ion implantation step).
  • the N-type semiconductor region 1c and the N-type semiconductor region 2a can be formed by an N-type semiconductor region forming process (ion implantation process) of an active element.
  • the N-type semiconductor region of the active element is formed by multiple ion implantations having different implantation conditions from those of the N-type semiconductor regions 1c and 2a, the N-type semiconductor region is selected from the multiple ion implantation steps. The optimum ion implantation process for the formation of 1c and 2a is selected.
  • the channel regions 1b and 2b are formed so as to be electrically more neutral than the adjacent impurity semiconductor regions.
  • the above-described mask is provided in the formation region of the channel regions 1b and 2b, or the formed silicon film is electrically
  • the channel regions 1b and 2b can be formed by performing ion implantation also in the formation regions of the channel regions 1b and 2b.
  • the silicon film can be formed of an amorphous silicon film, a polysilicon film, a continuous grain boundary crystal silicon (CGS) film, or the like.
  • the silicon film is preferably formed of a polysilicon film or a CGS film, and particularly preferably formed of a CGS film having the highest electron mobility.
  • a high level reset signal RST is sent from the sensor row driver 16 to the reset signal line 32 in order to reset the gate potential VINT of the TFT: M1.
  • the forward bias is applied to the photodiode 30 during the reset period (t1 to t2), so that the integration capacitor 31 is charged, the gate potential VINT gradually rises, and finally reaches the initialization potential (V DDR ). To do.
  • the gate potential VINT is obtained by subtracting the forward voltage drop (V F ) in the photodiode 30 and the voltage drop ( ⁇ V RST ) caused by the parasitic capacitance of the photodiode 30 from the initialization potential (V DDR ). Value.
  • the light detection result reading period that is, the detection signal reading period (t3 to t4) is entered, and then the high-level row is connected to the other end of the integration capacitor 31 from the sensor row driver 16 via the row selection signal line 33.
  • a selection signal RWS is applied.
  • the gate potential VINT is pushed up through the integration capacitor 31, so that the gate potential VINT is set to a potential obtained by adding the high level potential of the row selection signal RWS to the detection potential (for example, the potential V1 shown in FIG. 4). Become.
  • the potential V1 shown in FIG. 4 corresponds to the bright state when the photodiode 30 receives strong light and the gate potential VINT falls to the lowest level at t3.
  • the threshold voltage for turning on the TFT: M1 is exceeded, so that the TFT: M1 is turned on.
  • a voltage controlled at an amplification factor according to the level of the gate potential VINT that is, according to the light intensity, is detected as a detection signal (for example, VPIX in the bright state shown in FIG. 4) from the source of the TFT: M1.
  • the signal is output and sent to the sensor reading driver 17 via the output signal line 29.
  • the gate potential VINT is pushed up through the integration capacitor 31, so that the gate potential VINT is set to the initialization potential to the high level of the row selection signal RWS. Is substantially equal to the added potential (for example, the potential V2 shown in FIG. 4).
  • the detection signal for example, the dark state VPIX shown in FIG. 4
  • the TFT M1 shows the maximum level.
  • a detection signal having a level corresponding to the intensity of light received by the photodiode 30 is generated, and the detection signal is generated in each pixel in which the photosensor circuit 18b is built. Therefore, by using the light of the backlight that the display device 10 shown in FIG. 2 has as a light source for display, the coordinates on the display screen can be read with respect to the detection target arranged close to the display screen of the display device 10. Detection operations such as character reading or fingerprint reading can be performed.
  • the optical sensor circuit 18b is configured by an extremely small number of elements as compared with a conventional CMOS photosensor circuit described later with reference to FIG. For this reason, since the area occupied by the photosensor circuit 18b in the pixel is small, the 1T photosensor circuit 18b is very advantageous in increasing the aperture ratio of the pixel. Further, if the number of elements is small, the self-parasitic capacitance of the optical sensor circuit 18b is reduced, so that the response speed of the detection operation is increased, and the problem that the dynamic range is reduced by pulling in the parasitic capacitance can be improved. it can.
  • the light detection accuracy varies from display device to display device. There is no problem, and any display device can obtain a desired detection characteristic and can provide an excellent display device that performs bright display.
  • FIG. 6 is an enlarged plan view schematically showing the vicinity of the optical sensor circuit 18b in one pixel composed of red, green, blue (RGB) three-color sub-pixels 35R, 35G, and 35B.
  • RGB red, green, blue
  • the sub-pixels 35R, 35G, and 35B are each provided with the display circuit 18a.
  • the source signal line 21 extends in the column direction between the sub-pixels 35R, 35G, and 35B adjacent to each other in the row direction, and supplies display signals of the respective colors to the TFTs 23 (FIG. 3) that are components of the respective display circuits 18a. To do.
  • the source signal line 21 provided between the sub-pixels 35R and 35G also serves as the power supply line 28, and the source signal line 21 provided between the sub-pixels 35G and 35B35G is It also serves as the output signal line 29.
  • the optical sensor circuit 18b is provided by using one end side region in the column direction of the sub-pixels 35R, 35G, and 35B.
  • the one end side region is partitioned by the reset signal line 32 and the row selection signal line 33 orthogonal to the source signal line 21. Note that the reset signal line 32 and the row selection signal line 33 are provided at regular intervals in the column direction.
  • the TFT: M1 that is a component of the optical sensor circuit 18b is provided in the one end side region of the subpixel 35G, and the photodiodes 1 and 2 as the photodiode 30 are respectively subpixels 35R. And the one end side region of the sub-pixel 35B.
  • a line 36a for connecting the gate of the TFT M1 and the cathode (N layer) of the photodiode 1 is provided, for example, below the source signal line 21 between the sub-pixels 35R and 35G.
  • An extending portion 37a that is a part of the selection signal line 33 extends.
  • An integration capacitor 31a which is a part of the integration capacitor 31 is formed by the overlap of the line 36a and the extending portion 37a.
  • a line 36b that connects the gate of the TFT M1 and the cathode (N layer) of the photodiode 2 is provided, for example, below the source signal line 21 between the sub-pixels 35G and 35B.
  • An extending portion 37 b that is a part of the row selection signal line 33 extends.
  • An integration capacitor 31b which is a part of the integration capacitor 31 is formed by the overlap of the line 36b and the extending portion 37b.
  • the lines 36a and 36b can be formed of Si, for example.
  • the drain of the TFT: M1 is connected to the source signal line 21 also serving as the power supply line 28 via the contact portion 38a, and the source of the TFT: M1 is connected to the source signal line 21 also serving as the output signal line 29 and the contact portion 38b. Connected through. Further, the anode (P layer) of the photodiode 1 is connected to the reset signal line 32 via the contact portion 38c, and the anode (P layer) of the photodiode 2 is also connected to the reset signal line 32 via the contact portion 38d. It is connected.
  • the photosensor circuit 18b is composed of very few components compared to the conventional CMOS photosensor circuit shown in FIG. 7A, which contributes to an improvement in the aperture ratio. It can be seen that bright display is possible.
  • Photosensor elements such as thin-film photodiodes made of low-temperature polysilicon (LPS) have relatively high sensitivity to blue light and relatively low sensitivity to red light. ing. Because of this characteristic, placing the photo sensor element on a red pixel has the demerit that the dynamic range is narrowed due to poor sensitivity, but it has the merit that the signal quality is improved because the stray light that wraps around the pixel is not read. . On the other hand, placing a photosensor element on a blue pixel has the advantage of widening the dynamic range because of its high sensitivity, but it has the disadvantage of reducing signal quality because it tends to pick up stray light.
  • LPS low-temperature polysilicon
  • the photo sensor elements are arranged in both the red pixel and the blue pixel, by combining the above advantages and disadvantages, the photo sensor has a good balance between the dynamic range and the signal quality. ing.
  • FIG. 7 shows a variation of the optical sensor circuit 18b.
  • the photodiode 62 can be replaced with an even number of photodiodes arranged symmetrically of the present invention.
  • FIG. 7C shows a 1T-type optical sensor circuit having the same configuration as the optical sensor circuit 18b already described with reference to FIGS. That is, the constituent elements of the optical sensor circuit 18b shown in FIG. 3 correspond to the constituent elements of the optical sensor circuit shown in FIG. 7C as follows.
  • FIG. 7A shows a 3T-type conventional CMOS photosensor circuit including three TFTs 64, 65 and 66.
  • a photodiode 62 and an integration capacitor 63 are connected in parallel.
  • the anode of the photodiode 62 and one end of the integration capacitor 63 are grounded, while the cathode of the photodiode 62 and the other end of the integration capacitor 63 are connected to the gate of the TFT 65. And connected to the source of the TFT 64.
  • the gate of the TFT 64 is connected to the reset signal line 32 that supplies the reset signal RST, and the drain is connected to the power supply line 28 that supplies the power supply voltage VDD.
  • the source of the TFT 65 and the output signal line 29 are connected via the drain and source of the TFT 66.
  • the gate of the TFT 66 is connected to the row selection signal line 33 that supplies the row selection signal RWS.
  • the integration capacitor 63 is charged by the power supply voltage VDD and holds the gate potential VINT of the TFT 65 at the initialization potential. At this time, a reverse bias is applied to the photodiode 62.
  • the TFT 66 is turned on, and the voltage corresponding to the gate potential VINT of the TFT 65, that is, the maximum in the dark state where the light receiving intensity is 0. In the bright state where the received light intensity is sufficiently strong, a voltage indicating the minimum value is output from the source of the TFT 65 to the output signal line 29 via the TFT 66.
  • FIG. 7B shows a 2T-type photosensor circuit that uses two transistors, reduces the number of components by one from the 3T-type photosensor circuit, and improves the aperture ratio.
  • the TFT 64 that is on / off controlled by the reset signal RST is omitted from the 3T photosensor circuit, and one electrode (second electrode) of the integration capacitor 63 is connected to the gate of the TFT 65 and the photodiode 62.
  • the other electrode (first electrode) of the integration capacitor 63 is connected to a power supply line for supplying the power supply voltage VDD.
  • the reset signal RST is supplied to the anode (fourth electrode) of the photodiode 62 as in the case of the 1T-type photodiode 62.
  • the 2T photosensor circuit is (1) Two drain-source conductive paths are formed in series between the power supply line 6 that supplies the power supply voltage VDD and the output signal line 7 that outputs a photodetection signal of the photosensor circuit. Connected TFT 65 and TFT 66; (2) the row selection signal line 9 for supplying the row selection signal RWS to the gate of the TFT 66 during the reading period of the light detection signal; (3) It changes between a first voltage that applies a forward bias to the photodiode 62 during the reset period of the photodiode 62 and a second voltage that applies a reverse bias to the photodiode 62 during the light detection period.
  • the reset signal line 8 for supplying the reset signal RST, (4)
  • the cathode of the photodiode 62 is connected to the gate of the TFT 65 and is connected to the power supply line 6 via the integration capacitor 63.
  • a high level reset signal RST equal to the power supply voltage VDD is applied to the anode of the photodiode 62 in order to reset the gate potential VINT of the TFT 65.
  • a forward bias is applied to the photodiode 62 during the reset period.
  • the gate potential VINT is an initialization potential obtained by subtracting the forward voltage drop of the photodiode 62 from the power supply voltage VDD.
  • the cathode potential of the photodiode 62 becomes higher than the anode potential, so that the photodiode 62 is reverse-biased. .
  • a photocurrent due to reverse bias flows to the photodiode 62 in accordance with the intensity of light.
  • the gate potential VINT is a voltage obtained by subtracting the voltage applied to the integration capacitor 31 from the power supply voltage VDD. That is, the gate potential VINT falls according to the light intensity.
  • the detection signal reading period starts, and then the high-level row selection signal RWS is applied to the gate of the TFT 66.
  • the TFT 66 is turned on, so that a voltage controlled with an amplification factor corresponding to the level of the gate potential VINT, that is, the light intensity, is output from the source of the TFT 66 as a detection signal.
  • the 2T photosensor circuit is configured with a smaller number of elements than the 3T photosensor circuit, which is advantageous in increasing the aperture ratio of the pixel.
  • the photodiodes 1 and 2 are formed on separate Si islands. In contrast, in the present embodiment, two photodiodes are formed in one Si island.
  • FIG. 8A shows a photodiode 40 equivalent to the photodiodes 1 and 2 shown in FIG.
  • the N-type semiconductor region 1c and the N-type semiconductor region 2a are separate regions and are electrically connected, whereas in the photodiode 40, the N-type semiconductor region 1c and the N-type semiconductor region 2a are shared by the photodiodes 1 and 2.
  • the positional relationship between the semiconductor regions is a line-symmetrical or point-symmetrical positional relationship as a whole. It can be placed on a substrate and can act the same as a reference diode.
  • the area of the photodiode occupying the substrate can be reduced as compared with the case where the two photodiodes are formed on different Si islands. 35B or either of the sub-pixels 35B), it is advantageous for downsizing the pixel or improving the aperture ratio.
  • FIG. 8B shows a photodiode 41 having a configuration in which two photodiodes share a P-type semiconductor region.
  • the arrangement order of the P-type semiconductor region and the N-type semiconductor region is opposite to each other, but the reset signal RST is supplied to the P-type semiconductor region constituting the anode to constitute the cathode. Since the wiring is made so that the integration capacitor is connected to the N-type semiconductor region, the functions are exactly the same.
  • FIG. 9 shows a circuit diagram in which the photodiodes 1 and 2 shown in FIG.
  • the optical sensor circuit shown in FIG. (1) TFT 3 that forms a drain-source conductive path between the power supply line 6 that supplies the power supply voltage VDD and the output signal line 7 that outputs a photodetection signal of the photosensor circuit; and (2) photodetection.
  • the row selection signal line 9 for supplying the row selection signal RWS for raising the gate potential of the TFT 3 through a capacitor during a signal reading period; (3)
  • the reset signal that changes between a first voltage that applies a forward bias to the photodiode 41 during a reset period of the photodiode 41 and a second voltage that applies a reverse bias to the photodiode 41 during a light detection period.
  • a reset signal line 8 for supplying RST.
  • the configuration shown in FIG. (4) The cathode of the photodiode 41 is connected to the conductive path connecting the row selection signal line 9 and the gate of the TFT 3 via the first capacitor CINT as the capacitor, while the anode is the reset signal line 8.
  • the cathode is connected to the conductive path connecting the row selection signal line 9 and the gate of the TFT 3 via the first photodiode connected to the second capacitor CINT and the second capacitor CINT as the capacitor, while the anode is the reset signal.
  • a second photodiode connected to the line 8.
  • FIG. 10 shows an example of a layout of an optical sensor circuit in which the photodiode 40 is built in one pixel (for example, any one of the sub-pixels 35R, 35G, and 35B).
  • a TFT whose drain is connected to the source signal line 21 which also serves as the power supply line 28 and whose source is connected to the source signal line 21 which also serves as the output signal line 29; the N-type semiconductor region of the photodiode 40 is located at the gate of M1. It is connected.
  • the electrode 42 extends from the N-type semiconductor region of the photodiode 40 to the row selection signal line 33 that runs parallel to the specific direction in which the semiconductor regions of the photodiode 40 are arranged. As a result, the integration capacitor 31 is formed.
  • connection wiring is formed so as to straddle the row selection signal line 33 from the reset signal line 32 running parallel to the row selection signal line 33 to the P-type semiconductor regions at both ends of the photodiode 40.
  • FIG. 11 shows an example of a layout of an optical sensor circuit in which the photodiode 41 is built in one pixel (for example, any one of the sub-pixels 35R, 35G, and 35B).
  • the drain is connected to the source signal line 21 that also serves as the power supply line 28, and the source is connected to the source signal line 21 that also serves as the output signal line 29, as in FIG.
  • a bifurcated electrode 43 extends from the gate and is connected to the N-type semiconductor regions at both ends of the photodiode 41.
  • the electrode 43 extends to the row selection signal line 33 through the N-type semiconductor region, and forms an integration capacitor 31 as a result of forming an overlap with the row selection signal line 33.
  • connection wiring is formed so as to straddle the row selection signal line 33 from the reset signal line 32 to the P-type semiconductor region of the photodiode 40.
  • the photodiode of this embodiment has a configuration in which N photodiodes that are an even number of 4 or more are connected in parallel. That is, the cathodes of the N photodiodes are electrically connected, and the anodes are electrically connected. As in the photosensor circuit shown in FIG. 1A, each cathode is connected to the gate of the TFT 3, and the reset signal RST is input to each anode.
  • each of the N photodiodes The channel length L is the same as that of the diode 5, and the channel width is 1 / N of the channel width W of the reference diode 5, that is, W / N.
  • the N photodiodes having the channel width and the channel length set in this manner are electrically connected in parallel, and thus, the same function as the reference diode 5 is achieved.
  • N photodiodes As shown by a frame B in FIG. 12, two photodiodes form one set, and a plurality of sets (N / 2 sets) of photodiodes are arranged in the vertical direction.
  • the two photodiodes forming one set have bias directions opposite to each other, and the cathodes face each other.
  • the arrangement directions of the semiconductor regions constituting the N photodiodes are all parallel to the specific direction, and the mutual positional relationship of the semiconductor regions is line-symmetric or point-symmetric as a whole. It arrange
  • FIG. 13 shows an example in which two sets in which two photodiodes are formed in one Si island are prepared and the two sets of photodiodes are connected in parallel as shown in FIG.
  • the relationship with the specific direction is exactly the same for the N photodiodes constituting the photodiode shown in FIG. That is, the arrangement directions of the semiconductor regions constituting the N photodiodes are all parallel to the specific direction, and the mutual positional relationship of the semiconductor regions is generally line symmetric or point symmetric. It arrange
  • a first group in which N / 2 photodiodes are electrically connected in series and a second group (frame in which N / 2 photodiodes are electrically connected in series). D), and the first set and the second set are electrically connected in parallel.
  • the cathodes of the photodiodes located at each end of the first set and the second set are connected to conductive paths that connect the row selection signal line 9 and the gate of the TFT 3 via the integration capacitor 4, respectively.
  • the anodes of the photodiodes located at the other ends of the first group and the second group are respectively connected to the reset signal line 8.
  • the channel width is selected from a range in which the IV characteristics of the photodiode can be considered to change linearly with respect to the change in the channel width, all the channel widths of the N photodiodes are W / 2. It is. The reason for this is as follows.
  • the voltage applied to one photodiode is connected in series to the voltage applied to the entire N / 2 photodiodes. It becomes a value obtained by multiplying the number, that is, the inverse of N / 2, and decreases to 2 / N. Therefore, the IV characteristic when N / 2 photodiodes are electrically connected in series is not different from the IV characteristic of one diode constituting the N / 2 photodiodes.
  • the first set and the second set are electrically connected in parallel, and the channel width is set to W / 2. This is the same as when two diodes having a channel width of W / 2 are connected in parallel and have the same IV characteristics as the reference diode.
  • the photodiode shown in FIG. 15 has a configuration advantageous for reducing the area of the photodiode occupying on the substrate by forming four photodiodes in one Si island.
  • the configuration is as follows (1) to (7).
  • the four photodiodes are defined as first, second, third, and fourth photodiodes 51, 52, 53, and 54 in the order in which they are arranged along the specific direction, and, for example, a P-type semiconductor region A (first semiconductor region) 55 is shared by the second photodiode 52 and the third photodiode 53.
  • the second photodiode 52 and the fourth photodiode 54 are structurally equivalent, and the fourth photodiode 54 is arranged along the specific direction with the third photodiode 53. Are connected in series.
  • the first photodiode 51 and the third photodiode 53 are structurally equivalent, and the first photodiode 51 is arranged along the specific direction with the second photodiode 52. Are connected in series.
  • the first photodiode 51 and the second photodiode 52 share an N-type semiconductor region (second semiconductor region) 56.
  • the third photodiode 53 and the fourth photodiode 54 also share another N-type semiconductor region (second semiconductor region) 57.
  • the P-type semiconductor region 55 and the P-type semiconductor regions 58 and 59 of the first and fourth photodiodes 51 and 54 are electrically connected to each other. It is connected to the.
  • the N-type semiconductor regions 56 and 57 are also electrically connected to each other.
  • the reset signal RST is supplied to the P-type semiconductor regions 55, 58 and 59, while the N-type semiconductor region 56, 57 is connected to the gate of the TFT 3 and one electrode of the integration capacitor 4.
  • the arrangement order of the semiconductor regions in the second photodiode 52 and the fourth photodiode 54 is the same, and according to the configuration of (3), the first photodiode
  • the arrangement order of the semiconductor regions in 51 and the third photodiode 53 is the same.
  • the arrangement of the semiconductor regions in the second photodiode 52 and the third photodiode 53 is reverse, that is, symmetrical, and the first photodiode 51 and the fourth photodiode are symmetrical.
  • the semiconductor regions in the diode 54 are also arranged in reverse order, that is, symmetrical.
  • the configuration described above is as follows: “The arrangement directions of the semiconductor regions constituting the plurality of photodiodes are all parallel to the specific direction, and the mutual positional relationship of the semiconductor regions is as a whole. The above-mentioned condition of “arranged on the substrate so as to have a line-symmetrical or point-symmetrical positional relationship” is satisfied.
  • the configurations of (6) and (7) above mean that the first to fourth photodiodes 51 to 54 are electrically connected in parallel. Therefore, when the channel width is selected from a range in which the IV characteristics of the photodiode can be considered to change linearly with respect to the change in channel width, the channel length is set to L and the channel width is set to W. By selecting / 4, a photodiode that functions in the same manner as the reference diode 5 is obtained.
  • FIG. 16 is an example in which four photodiodes are connected in parallel.
  • the N-type semiconductor regions are connected to each other to form a P-type. If the semiconductor regions are connected to each other, the number N is not limited to 4, and can be an even number of 4 or more.
  • the “intrinsic semiconductor region” may be a region that is electrically more neutral than the adjacent semiconductor region having the first polarity and the semiconductor region having the second polarity.
  • the “intrinsic semiconductor region” is preferably a region containing no impurities or a region having the same conduction electron density and hole density.
  • the diode of the present invention can be applied to other types of semiconductor elements such as TFTs.
  • the channel width and the channel length can be appropriately selected between the selected channel width and channel length and characteristics, as in the diode of the present invention.
  • the element is such that a linear relationship or a relationship that can be regarded as a linear relationship is established.
  • Such a semiconductor element can be specified as follows.
  • These semiconductors include at least a first semiconductor region having a relatively high impurity concentration, a channel region that is a semiconductor region having a relatively low impurity concentration, and a second semiconductor region having a relatively high impurity concentration.
  • the semiconductor element arranged in order along a specific direction included in the plane of the substrate is a reference semiconductor element, and the channel width of the reference semiconductor element is W.
  • the channel width is smaller than the channel width W and N equal to two or more even numbers having the same channel width W1
  • the direction of arrangement of the semiconductor regions constituting each of the plurality of semiconductor elements is all parallel to the specific direction, and the positional relationship between the semiconductor regions as a whole is a line-symmetrical or point-symmetrical positional relationship.
  • the semiconductor element having the above asymmetric structure is, for example, a TFT whose channel length is defined by an n ⁇ region and a gate end. More specifically, such a TFT corresponds to a TFT having a one-sided GOLD structure in which an LDD region is provided only on the drain side, for example, among TFTs having a GOLD structure.
  • the GOLD structure refers to a structure in which the gate electrode is not only opposed to the channel region, but is further opposed so that the gate electrode overlaps the LDD region.
  • the display device of the present invention may be a display device including an active matrix substrate, and may be not only a liquid crystal display device but also an EL display device.
  • the diode according to the present invention can also be configured as follows. That is, the first semiconductor region having a relatively high impurity concentration and exhibiting the first polarity, the channel region being a semiconductor region having a relatively low impurity concentration, and the first polarity having a relatively high impurity concentration.
  • a second semiconductor region having a polarity opposite to that of the first diode is arranged in contact with each other and arranged in a permutation in the in-plane direction of the substrate, and has a size substantially equal to each semiconductor region of the first diode
  • a second diode having each semiconductor region is symmetrically disposed on the substrate so that the bias direction of the first diode and the bias direction of the second diode are opposite to each other;
  • the first diode and the second diode are electrically connected in parallel, and the first diode or the second diode has a function equivalent to that of a diode whose channel width is doubled. Ord.
  • the second diode when the first semiconductor region, the channel region, and the second semiconductor region are arranged in this order in the in-plane direction of the substrate, According to the condition that “the first diode bias direction and the second diode bias direction are symmetrically arranged on the substrate so as to be opposite to each other”, the second diode The second semiconductor region, the channel region, and the first semiconductor region are arranged in this order along the same direction as the arrangement direction of the respective semiconductor regions of the first diode from the side closer to the diode. It becomes the composition which is.
  • the two first semiconductor regions are electrically connected to each other, and the two second semiconductor regions are connected. They are also electrically connected.
  • the mask used when forming the first semiconductor region by ion implantation of impurities is shifted, for example, in the first direction to shorten the channel length of the first diode. Also for the second diode, the mask shifts in the same first direction.
  • the first direction is a direction from the first semiconductor region to the channel region for the first diode, and a direction from the channel region to the first semiconductor region for the second diode. is there.
  • the channel length of the second diode is increased.
  • a relationship is established in which the length of the channel length of the second diode is equal to the length of the channel length of the first diode.
  • the shortening of the channel length in the first diode is offset by the extension of the channel length in the second diode.
  • the IV of the diode depends on the degree of mask displacement. Although another problem of characteristic variation occurs, the present invention is not so, and two conflicting characteristic changes cancel each other out.
  • the diode when used as a photodiode, the magnitude of the photocurrent generated by the diode by light reception is always proportional to the channel width, while if the channel length range is appropriately selected, It is also almost proportional to the channel length.
  • the above-mentioned condition “acts equivalently to a diode in which the channel width of the first diode or the second diode is doubled” is the range of the channel length in which the IV characteristic of the diode is proportional to the channel length. This means that the configuration is appropriately selected.
  • each of the first diode and the second diode is halved compared to a diode whose channel width is doubled, so that the region occupied by the diode in the substrate is in a direction parallel to the channel width. Can be narrowed.
  • the diode according to the present invention has a relatively high impurity concentration and a first semiconductor region that exhibits the first polarity, and a channel region that is a semiconductor region that has a relatively low impurity concentration.
  • a diode in which a second semiconductor region having a high impurity concentration and a polarity opposite to the first polarity is in contact with each other and arranged in order along a specific direction included in the plane of the substrate is a reference diode
  • the channel width of the reference diode is W
  • the channel width is smaller than the channel width W and equal to each other without changing the size of each semiconductor region in the direction parallel to the channel length of the reference diode.
  • N diodes which are two or more even numbers, and each of the semiconductor regions constituting each of the plurality of diodes is parallel to the specific direction.
  • the respective semiconductor regions are arranged on the substrate so that the mutual positional relationship of the respective semiconductor regions is a line-symmetrical or point-symmetrical positional relationship as a whole, and the plurality of diodes are electrically connected to each other.
  • the configuration is equivalent to that of the reference diode.
  • the mask for forming the first semiconductor region or the mask for forming the second semiconductor region is independently displaced, it always functions as the reference diode. It is possible to manufacture a diode having stable characteristics.
  • the photosensor circuit according to the present invention has a configuration in which any of the above-described diodes is used as a photodiode.
  • the photosensor circuit according to the present invention can have a stable light receiving characteristic that is not affected by the positional deviation of the mask in the manufacturing process.
  • the photosensor circuit is incorporated in a pixel of a liquid crystal display device. Then, there is an effect that a secondary effect such as improving the aperture ratio of the pixel can be obtained.
  • the display device has a configuration in which the photosensor circuit is incorporated in at least one of a plurality of pixels constituting the display screen.
  • the present invention relates to a semiconductor element in which a linear relationship or a relationship that can be regarded as a linear relationship is established between channel width and channel length and characteristics, an electronic circuit using the semiconductor element, and an apparatus including the electronic circuit Can be applied to.

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Abstract

　本発明のダイオードを構成する偶数個のフォトダイオード（１，２）は、各領域（１ａ～１ｃおよび２ａ～２ｃ）を備え、各領域（１ａ～１ｃおよび２ａ～２ｃ）の上記特定方向に沿ったサイズは基準ダイオード（５）と変わらず、チャネル幅は基準ダイオード（５）のチャネル幅Ｗに対し１／２である。また、各領域（１ａ～１ｃおよび２ａ～２ｃ）は、基準ダイオード（５）のチャネル長Ｌに平行な特定方向に平行にレイアウトされ、互いの位置関係は、全体として線対称または点対称となっている。さらに、フォトダイオード（１，２）は、互いに電気的に並列接続されたことによって、上記基準ダイオード（５）と同等の働きをする。これにより、特性を安定させることができ、かつ、基板におけるダイオードの占有面積を小さくすることのできるダイオードの構造を提供する。

Description

ダイオードおよびそれを備えた光センサ回路並びに表示装置
　本発明は、基本的にはダイオードの構造に関し、特に、特性がばらつく個体差を解消し得るダイオードの構造と、そのダイオードを備えた光センサ回路と、その光センサ回路を内蔵した表示装置とに関するものである。
　近年、表示画面周囲の額縁領域に光センサを備えた表示装置や、あるいは複数の画素を有する表示パネルの表示領域に一定間隔で複数の光センサを配置し、しかもその光センサを、対応する画素の内部に設けた表示装置が開発されている。光センサの光量検知機能を利用して、これらの表示装置に、バックライトの調光機能、タッチパネル機能、文字認識のためのＯＣＲ機能、あるいは指紋認証などのセキュリティ機能といった各種機能を持たせることができる。
　上記のような表示装置が具備する光センサとして、例えば、ＰＩＮフォトダイオードが使用される。ＰＩＮフォトダイオードの構造は、基板に対し、Ｐ層、Ｉ層、Ｎ層をこの順に積層した縦型構造と、基板上に、Ｐ層、Ｉ層、Ｎ層を面内方向に並べた横型（ラテラル）構造とに分けることができる。なお、Ｐ層は、Ｐ型の不純物濃度が高い半導体層であり、Ｉ層は、真性半導体層または不純物濃度が低い半導体層であり、Ｎ層は、Ｎ型の不純物濃度が高い半導体層である。
　この内、ラテラル構造は、Ｐ層、Ｉ層およびＮ層の各層が互いに重なりを持たない構造であるため、各層間の寄生容量が小さくなる結果、センシング速度が縦型構造より速くなるというメリットを持っている。また、ラテラル構造は、ＰＮＰ、ＰＩＰ、ＮＰＮ、ＮＩＮのような構成を有するＴＦＴと同じプロセスを用いて製造することができるというメリットも有している。
　図１７に、ラテラル構造のＰＩＮフォトダイオードによって構成された光センサを示す（下掲の特許文献１参照）。図１７の光センサ８１は、シリコン膜８５に形成されたＰ層８２、Ｉ層８３およびＮ層８４を備えている。Ｐ層８２、Ｉ層８３およびＮ層８４は、シリコン膜８５の面内方向に沿って順に配置されている。シリコン膜８５は、アクティブマトリクス基板のベースとなるガラス基板９０上に成膜されている。また、電極パターン８８が、コンタクトプラグ８６を介してＰ層８２に接続され、電極パターン８９が、コンタクトプラグ８７を介してＮ層８４に接続されている。
　このような光センサ８１に逆バイアスをかけ、その状態で光が光センサ８１に照射されると、Ｉ層８３において、照射された光の強さに応じた量の電荷が発生し、電極パターン８９から電極パターン８８に向かって電流が流れる。
　上記ラテラル構造のＰＩＮフォトダイオードを作製する場合、シリコン膜８５に、例えばＰ層８２を形成するためのパターンを持ったマスクをかけ、ホウ素などのＰ型不純物のイオン注入を行う一方、Ｎ層８４を形成するためのパターンを持った別のマスクをかけ、リン、ヒ素などのＮ型不純物のイオン注入を行う。
　また、光センサ８１が、受光によって発生する電流を大きくするためには、Ｉ層８３が、Ｐ層８２およびＮ層８４と接している長辺の長さＷ（図１７参照：以降、チャネル幅Ｗと呼ぶ）を長くするとよい。なお、Ｉ層８３の短辺の長さＬ（以降、チャネル長Ｌと呼ぶ）と電流の大きさＩとの間には、図１８に示す関係が成り立つ。
　すなわち、図１８に示すように、チャネル長Ｌを０から長くしていくと、Ｉ層８３で発生した正孔および電子の再結合が生成を上回るチャネル長であるＬpを境として、０＜Ｌ＜Ｌpの範囲では、電流Ｉが増加し、Ｌ＝Ｌpにおいて、電流は最大となり、Ｌp＜Ｌの範囲では、上記再結合に起因して電流Ｉが減少する。
国際公開ＷＯ　２００６／１２９４２７　Ａ１（２００６年１２月７日公開）
　ところが、上記従来の光センサ８１の構成では、安定した特性を持つＰＩＮフォトダイオードを作製することが困難であるという第１の問題や、受光感度を上げるには、上記チャネル幅Ｗを大きくしなければならないため、基板にＰＩＮフォトダイオードを作り込んだときの占有面積が大きくなるという第２の問題が生じる。
　上記第１の問題は、そのような光センサ８１を備えることによって、表示装置に付与された前記各種機能が、装置毎にばらついてしまうという問題を招く。
　また、上記第２の問題は、そのような光センサ８１を画素に内蔵した表示装置の場合、画素における光センサ８１の占有面積が大きくなるため、画素密度の高い高精細な表示装置の作製を困難にしたり、あるいは、光センサ８１が画素の開口率を下げる要因となるので、前記各種機能を備えている代わりに表示画面が暗い表示装置になるなどの弊害を招く。
　上記第１の問題が生じる理由をさらに説明すると、Ｐ層８２およびＮ層８４を形成するための前述したイオン注入時に、Ｐ層形成用のマスクまたはＮ層形成用のマスクの位置ずれが起き、その結果、チャネル長Ｌが設計値に対してばらつくことが原因である。
　例えば、図１７に示すように、Ｎ層８４の形成時に、マスクがＩ層８３の方へΔＬシフトしたとすると、Ｉ層８３のチャネル長Ｌが、Ｌ－ΔＬとなる。そうすると、図１８に示すように、Ｌ長を０＜Ｌ＜Ｌpの範囲内で設計している場合には、設計値Ｌ0に対する設計電流Ｉ0を得ることができず、Ｌ0－ΔＬに対応して減少した電流Ｉ0－ΔＩが得られることになる。すなわち、チャネル長Ｌのばらつきは、光センサ８１が発生した電流に基づく検出値のばらつきを生む。
　なお、設計電流Ｉ0は、減少する場合だけではなく、逆に増加する場合もある。増加する場合は、例えば、Ｎ層８４の形成時のマスクが、上述の例と反対方向にシフトし、チャネル長Ｌが設計値Ｌ0より大きくなったときなどに発生する。さらに、Ｐ層形成用のマスクのシフトも、Ｎ層形成用のマスクのシフトとは独立して、チャネル長Ｌのばらつきを生む要因となる。
　本発明は、上述の問題点に鑑みてなされたものであり、その目的は、真性半導体領域を不純物半導体領域が挟んだラテラル構造を持つダイオードにおいて、特性を安定させることができ、かつ、基板におけるダイオードの占有面積を小さくすることのできるダイオードの構造を提供するとともに、特性の安定したダイオードを用いることによって、光検出を安定に行うことができる光センサ回路と、光検出を利用した各種機能を安定させることのできる表示装置とを提供することにある。
　本発明に係るダイオードは、上記の課題を解決するために、
　(1)相対的に不純物濃度が高く、第１の極性を示す第１の半導体領域と、相対的に不純物濃度の低い半導体領域であるチャネル領域と、相対的に不純物濃度が高く、第１の極性とは逆極性を示す第２の半導体領域とが、互いに接しており、かつ基板の面内に含まれる特定方向に沿って順に配列されたダイオードを基準ダイオードとし、その基準ダイオードのチャネル幅をＷとしたとき、
　(2)基準ダイオードのチャネル長に平行な上記特定方向の各半導体領域のサイズを変えずに、チャネル幅が上記チャネル幅Ｗより小さく、かつ互いに実質的に等しいチャネル幅Ｗ１を備えた２以上の偶数であるＮ個のダイオードを備え、
　(3)上記Ｎ個のダイオードをそれぞれ構成する各半導体領域の配列の方向が、全て上記特定方向に平行であり、かつ、上記各半導体領域の互いの位置関係が、全体として線対称または点対称の位置関係となるように上記基板上に配置され、
　(4)上記Ｎ個のダイオードが互いに電気的に接続されていることによって、上記基準ダイオードと同等の働きをすることを特徴とする。
　上記の構成において、チャネル長とは、第１の半導体領域と第２の半導体領域との間に形成されたチャネル領域の、基板の面内に含まれる上記特定方向に平行な方向の長さ、言い換えると、第１の半導体領域とチャネル領域との境界から、チャネル領域と第２の半導体領域との境界までの長さのことである。
　また、チャネル幅とは、第１の半導体領域とチャネル領域との境界の線長のことであり、チャネル領域と第２の半導体領域との境界の線長のことでもある。
　上記の「実質的に等しい」とは、Ｎ個のダイオードのチャネル幅Ｗ１を互いに等しく製造しようとしても、製造プロセス上でバラツキが発生する場合に、製造プロセス上のチャネル幅Ｗ１のバラツキを誤差の範囲内で等しいとみなすとの意味である。
　ところで、フォトダイオードの上記光電流の大きさは、上記チャネル長に対して、極大値を持ち、上記チャネル長が０から上記極大値までの範囲では光電流が増加し、極大値を越えると光電流が減少するという変化を示す。
　このように、ダイオード電流とダイオードに印加する電圧との関係を表すＩ－Ｖ特性は、上記チャネル長に対して線形変化している範囲、または線形変化しているとみなせる範囲と、線形変化しているとはみなすことができず、非線形に変化する範囲とを有している。
　これに対し、本発明のダイオードは、「基準ダイオードのチャネル長に平行な方向の各半導体領域のサイズを変えずに、チャネル幅が上記チャネル幅Ｗより小さく、かつ互いに実質的に等しいチャネル幅Ｗ１を備えた２以上の偶数であるＮ個のダイオードを備え」、さらに「複数のダイオードを互いに電気的に接続」したことにより、偶数個のダイオードが、１個の上記基準ダイオードと同等の働きをするように構成されている。
　これは、つまり、ダイオードのＩ－Ｖ特性が、上記チャネル幅と上記チャネル長の双方に依存して変化するものなので、本発明のダイオードは、上記チャネル幅Ｗ１と上記チャネル長とが取り得る範囲をそれぞれ適切に選択し、かつ、電気的な接続を並列接続、直列接続およびこれら両接続の組み合わせから適切に選択した構成であることを意味している。
　上記のように構成された偶数個のダイオードについて、その配置に関する基板上のレイアウトが、以下のように工夫されている。つまり、上記複数のダイオードをそれぞれ構成する各半導体領域の配列の方向が、全て上記特定方向に平行であり、かつ、上記各半導体領域の互いの位置関係が、全体として線対称または点対称の位置関係となるように基板上に配置されている。なお、上記特定方向は、チャネル長に平行な方向に等しい。
　これにより、第１の半導体領域を不純物のイオン注入によって形成する際に使用するマスクが、例えば、線対称または点対称の位置関係の一方の側に位置するダイオード（ダイオードαと呼ぶ）のチャネル長を短くするような第１の方向にシフトした場合、線対称または点対称の位置関係の他方の側に位置するダイオード（ダイオードβと呼ぶ）についても、マスクは同じ第１の方向にシフトする。上記第１の方向とは、すなわち、ダイオードαにとっては、例えば第１の半導体領域からチャネル領域に向かう方向であり、ダイオードβにとっては、線対称または点対称の位置関係にあるから、チャネル領域から第１の半導体領域に向かう方向となる。
　この結果、ダイオードβでは、第１の半導体領域を形成するマスクが、チャネル領域から第１の半導体領域に向かう方向へシフトするので、チャネル長が長くなる。このとき、ダイオードβでチャネル長が長くなった長さは、ダイオードαでチャネル長が短くなった長さに等しい。
　したがって、本発明によれば、マスクの位置ずれが発生しても、ダイオードαにおけるチャネル長の短縮が、ダイオードβにおけるチャネル長の伸長によって相殺される。しかも、各ダイオードでは、基準ダイオードのチャネル長に平行な方向の各半導体領域のサイズが変わっていないので、ダイオードαの短縮されたチャネル長と、ダイオードβの伸長されたチャネル長とを平均したチャネル長は、基準ダイオードのチャネル長に等しくなる。
　なお、チャネル長の短縮に伴うダイオードのＩ－Ｖ特性変化と、チャネル長の伸長に伴うダイオードのＩ－Ｖ特性変化とが相殺し合わないと、マスクの位置ずれの程度によってダイオードのＩ－Ｖ特性がばらつくという別の問題が生じることになるが、本発明は、そうはならず、相反する２種類の特性変化が相殺し合う発明である。このことは、すでに説明したように「上記複数のダイオードが互いに電気的に接続されていることによって、上記基準ダイオードと同等の働きをする」という条件により、保証されている。
　以上のように、本発明によれば、第１の半導体領域を形成するためのマスク、あるいは第２の半導体領域を形成するためのマスクが、それぞれ独立に、どのように位置ずれしたとしても、常に、基準ダイオードと同等の働きをする安定した特性を持つダイオードを製造することができる。
　また、基準ダイオードのチャネル幅Ｗより、各ダイオードのチャネル幅Ｗ１は小さいので、基板においてダイオードが占有する領域を、チャネル幅に平行な方向に狭めることができる。
　本発明に係るダイオードにおいては、上記Ｎ個のダイオードの各チャネル領域のチャネル長は、ダイオード電流とダイオードに印加する電圧との関係を表すＩ－Ｖ特性がチャネル長の変化に対して、線形に変化するとみなせる範囲から選択されている。
　したがって、上記ダイオードαとダイオードβとを例に挙げて説明したように、例えば、ダイオードαにおけるチャネル長の短縮と、ダイオードβにおけるチャネル長の伸長とが相殺し合うと、チャネル長の変化に対して、線形に変化するとみなせるダイオードのＩ－Ｖ特性が、ダイオードαとダイオードβとで相殺し合う。
　すなわち、上記の構成は、本発明のダイオードが上記基準ダイオードと同等の働きをするための、チャネル長に関する設計指針を与えるものである。
　なお、上記チャネル幅Ｗ１については、ダイオードのＩ－Ｖ特性がチャネル幅の変化に対して、線形に変化するとみなすことができる。そうすると、例えばチャネル幅Ｗ１をＷ／Ｎとすると、本発明のダイオードを構成するＮ個のダイオードのそれぞれのＩ－Ｖ特性は、チャネル幅Ｗ１とダイオードのＩ－Ｖ特性との間での線形関係に基づき、基準ダイオードのＩ－Ｖ特性の１／Ｎを示すことになる。
　ダイオードのＩ－Ｖ特性がチャネル幅の変化に対して、線形に変化するので、Ｎは偶数であるという本発明の条件を満たした設計が容易になる。すなわち、それぞれのチャネル幅Ｗ１をＷ／Ｎに設定すればよい。
　本発明に係るダイオードにおいては、上記チャネル幅Ｗ１をＷ／ＮとしたＮ個のダイオードを互いに並列接続した構成とすることができる。
　上記の構成において、ダイオードのＩ－Ｖ特性がチャネル幅の変化に対して、線形に変化するとみなせる範囲から、チャネル幅Ｗ１が選択されていることを前提としている。この前提のもとに、例えばＮ＝２とした場合には、本発明のダイオードを構成する２個のダイオードのチャネル幅Ｗ１を、Ｗ１＝Ｗ／２とし、その２個のダイオードを電気的に並列接続すると、本発明のダイオードは基準ダイオードと同等の働きをする。
　また、Ｎ＝４とした場合には、本発明のダイオードを構成する４個のダイオードのチャネル幅Ｗ１を、Ｗ１＝Ｗ／４とし、その４個のダイオードを電気的に並列接続すると、本発明のダイオードは基準ダイオードと同等の働きをする。
　このように、ダイオードのＩ－Ｖ特性がチャネル幅の変化に対し線形に変化するとみなせる範囲から、チャネル幅Ｗ１を選択し、Ｎ個のダイオードを電気的に並列接続した場合には、チャネル幅Ｗ１とＮとは反比例の関係となる。
　なお、実施の形態としてあとで説明するように、基準ダイオードと同等の働きをするための、チャネル幅および電気的接続の仕方の組み合わせには、いろいろなヴァリエーションがある。
　本発明に係るダイオードは、Ｎ／２個のダイオードを電気的に直列接続した第１の組と、Ｎ／２個のダイオードを電気的に直列接続した第２の組とを備え、上記第１の組と第２の組とを電気的に並列接続し、上記チャネル幅Ｗ１をＷ／２とした構成としてもよい。
　上記の構成において、ダイオードのＩ－Ｖ特性がチャネル幅の変化に対して、線形に変化するとみなせる範囲から、チャネル幅Ｗ１が選択されていることを前提としている。この前提のもとに、チャネル幅Ｗ１をＷ／２としたＮ／２個のダイオードを電気的に直列接続した場合、１個のダイオードにかかる電圧は、Ｎ／２個のダイオード全体にかかる電圧に、直列接続した個数、すなわちＮ／２の逆数を乗算した値となって、２／Ｎに減少する。このため、ダイオードのＩ－Ｖ特性とチャネル幅との間の線形関係に基づき、Ｎ／２個のダイオードを電気的に直列接続した場合のＩ－Ｖ特性は、Ｎ／２個のダイオードを構成する１個のダイオードのＩ－Ｖ特性と変わらない。
　このことをベースとして、上記チャネル幅Ｗ１をＷ／２としているから、ダイオード全体のＩ－Ｖ特性で見ると、上記の構成は、チャネル幅Ｗ１をＷ／２とした２個のダイオードを並列接続し、基準ダイオードのＩ－Ｖ特性と同じにした場合と変わらない。
　本発明に係るダイオードにおいて、上記Ｎが２の構成を含むダイオードであり、言い換えれば、少なくとも２個のダイオードによって構成されており、当該２個のダイオードを第１のダイオードおよび第２のダイオードとするとき、第１のダイオードおよび第２のダイオードは、１つのＳｉアイランドの中に形成され、かつ、上記第１の半導体領域または上記第２の半導体領域が、上記第１のダイオードおよび第２のダイオードによって、共有されている形態でもよい。
　上記の構成において、例えば第１の半導体領域が、第１のダイオードおよび第２のダイオードによって、共有されているとする。そうすると、それぞれの第２の半導体領域を電気的に接続すれば、第１のダイオードおよび第２のダイオードは並列接続されたことになり、ダイオードのＩ－Ｖ特性がチャネル長およびチャネル幅の変化に対し線形に変化するとみなせる各範囲から、チャネル長およびチャネル幅を適宜選択することによって、基準ダイオードと同等の働きをするダイオードが得られる。
　また、「上記複数のダイオードをそれぞれ構成する各半導体領域の配列の方向が、全て上記特定方向に平行であり、かつ、上記各半導体領域の互いの位置関係が、全体として線対称または点対称の位置関係となるように上記基板上に配置され」ているという前記の条件に照らすと、第１のダイオードでは、上記特定方向に沿って、第２の半導体領域、チャネル領域および第１の半導体領域をこの順に配置し、第２のダイオードでは、上記特定方向に沿って、共有された上記第１の半導体領域、チャネル領域および第２の半導体領域をこの順に配置した構成となっていることが判る。
　このように、第１の半導体領域または上記第２の半導体領域が、上記第１のダイオードおよび第２のダイオードによって共有されているので、単一のＳｉアイランドの中に、第１のダイオードおよび第２のダイオードを作り込むことができる。また、それゆえに、基板上で占めるダイオードの面積を縮小するのに有利となる。
　本発明に係るダイオードにおいて、
　(1)上記Ｎが４の構成を含むダイオードであり、言い換えれば、少なくとも４個のダイオードによって構成されており、当該４個のダイオードを、上記特定方向に沿って並んだ順に第１、第２、第３および第４のダイオードとし、かつ、上記第１の半導体領域が、上記第２のダイオードおよび第３のダイオードによって共有されている場合であって、
　(2)上記第２のダイオードと上記第４のダイオードとは構成的に等価であり、上記第４のダイオードは、上記特定方向に沿って、上記第３のダイオードに対し直列接続されて配置され、
　(3)上記第１のダイオードと上記第３のダイオードとは構成的に等価であり、上記第１のダイオードは、上記特定方向に沿って、上記第２のダイオードに対し直列接続されて配置され、
　(4)上記第１のダイオードおよび第２のダイオードは、上記第２の半導体領域を共有し、
　(5)上記第３のダイオードおよび第４のダイオードもまた、上記第２の半導体領域を共有し、
　(6)上記第１の半導体領域同士が相互に電気的に接続され、
　(7)上記第２の半導体領域同士もまた相互に電気的に接続されている、
という形態でもよい。
　上記の(1)(4)および(5)の構成によれば、第１～第４のダイオードは、隣り合うダイオード同士によって、第１の半導体領域および第２の半導体領域のうちいずれかを共有している。したがって、４個のダイオードを単一のＳｉアイランドの中に作り込むことができる。また、それゆえに、基板上で占めるダイオードの面積を縮小するのに有利となる。
　また、上記(2)の構成によれば、第２のダイオードと第４のダイオードにおける各半導体領域（第１、第２の半導体領域およびチャネル領域）の配列順序が同じであり、上記(3)の構成によれば、第１のダイオードと第３のダイオードにおける各半導体領域の配列順序が同じである。これは、見方を変えると、第２のダイオードと第３のダイオードにおける各半導体領域の並びは、逆順、すなわち対称的になっており、第１のダイオードと第４のダイオードにおける各半導体領域の並びも、逆順、すなわち対称的になっているということである。
　したがって、上記の構成は、「上記複数のダイオードをそれぞれ構成する各半導体領域の配列の方向が、全て上記特定方向に平行であり、かつ、上記各半導体領域の互いの位置関係が、全体として線対称または点対称の位置関係となるように上記基板上に配置され」ているという前記条件を満たしている。
　さらに、上記(6)(7)の構成は、第１～第４のダイオードが電気的に並列接続されていることを意味している。よって、既に説明したとおり、ダイオードのＩ－Ｖ特性がチャネル長およびチャネル幅の変化に対し線形に変化するとみなせる各範囲から、チャネル長およびチャネル幅を適宜選択することによって、基準ダイオードと同等の働きをするダイオードが得られる。
　本発明に係る光センサ回路は、上述したいずれかのダイオードをフォトダイオードとして用いたことを特徴とする。
　上述したダイオードは、いずれも、基板上における各半導体領域の配置が線対称または点対称に配置され、基準ダイオードと同等の働きをする。したがって、そのダイオードをフォトダイオードとして用いた光センサ回路は、製造工程におけるマスクの位置ずれによる影響を受けない安定した受光特性を備えることができる。
　また、複数個のダイオードの互いに等しいチャネル幅Ｗ１が、基準ダイオードのチャネル幅Ｗより小さいので、本発明に係る光センサ回路は、基板上のレイアウトに関して、チャネル幅を縮小したレイアウトを採用することができる。
　これにより、例えば、上記光センサ回路を、液晶表示装置の画素に内蔵させた場合、複数個のダイオードを、１つ１つ、異なる画素に分散させることができ、しかも、画素の縦幅に対し、チャネル幅が占める割合が、基準ダイオードのチャネル幅が占める割合より小さくて済む。この結果、画素の開口率を向上させるなどの副次的効果を得ることができる。
　本発明に係る表示装置は、表示画面を構成する複数の画素の少なくとも１つに、請求項９に記載の光センサ回路を内蔵したことを特徴とする。
　これにより、既に説明したように、光センサ回路の受光特性が表示装置によってばらつきを持たず、安定しているので、光センサの機能を利用したバックライトの調光機能、タッチパネル機能などが安定した表示装置を提供することができる。
　さらに、上記表示装置は、上記複数の画素のうち、隣接し合った所定数の複数の画素に対し、上記光センサ回路を１つずつ内蔵し、当該光センサ回路の１つを構成する上記ダイオードおよびその他の素子を、上記所定数の複数の画素に分散して配置したことを特徴とする。
　上記所定数は２以上の整数である。これにより、光センサの機能を利用したバックライトの調光機能、タッチパネル機能、文字認識のためのＯＣＲ機能、あるいは指紋認証などのセキュリティ機能といった各種機能が安定した表示装置を提供することができる。
　しかも、既に説明したように、光センサ回路を構成するフォトダイオードおよび素子が画素に占める割合を小さくできるので、上記各種機能が安定している上に、明るい表示を行うことができる優れたパフォーマンスの表示装置を提供することができる。
　なお、ある着目した請求項に記載された構成と、その他の請求項に記載された構成との組み合わせが、その着目した請求項で引用された請求項に記載された構成との組み合わせのみに限られることはなく、本発明の目的を達成できる限り、その着目した請求項で引用されていない請求項に記載された構成との組み合わせが可能である。
　本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明によって明白になるであろう。
（ａ）は、本発明のダイオードであるフォトダイオードを備えた光センサ回路の構成を示す回路図と、チャネル領域の相殺原理を示す説明図であり、（ｂ）は基準ダイオードとしてのフォトダイオードを備えた光センサ回路の構成を示す回路図と、チャネル領域が減少する問題を示す説明図である。 本発明に係る表示装置の構成を示す概略ブロック図である。 上記表示装置の１画素内に設けられた画素回路を構成する表示用回路および光センサ回路の構成を示す回路図である。 上記光センサ回路の動作を示すタイミングチャートである。 図１の（ａ）のフォトダイオードが有する各半導体領域の電気的接続関係を示す説明図である。 上記光センサ回路を画素内に配置した状態を具体的に示す平面図である。 本発明に係るフォトダイオードを用いた光センサ回路のヴァリエーションを示す回路図であり、（ａ）は３Ｔ方式光センサ回路を示し、（ｂ）は２Ｔ方式光センサ回路を示し、（ｃ）は１Ｔ方式光センサ回路を示している。 １つのＳｉアイランド内に２つのフォトダイオードを形成した例を示す説明図である。 図８の（ｂ）のフォトダイオードを用いた光センサ回路の構成を示す回路図である。 図８の（ａ）のフォトダイオードを１つの画素に内蔵させた光センサ回路のレイアウトの一例を示す模式的な平面図である。 図８の（ｂ）のフォトダイオードを１つの画素に内蔵させた光センサ回路のレイアウトの一例を示す模式的な平面図である。 並列接続したＮ個のフォトダイオードを用いた光センサ回路の例を示す回路図である。 ２つのフォトダイオードを１つのＳｉアイランド内に形成した組を、複数組並列接続してフォトダイオードを構成した例を示す説明図である。 複数個のフォトダイオードを直列接続した組を、２組並列接続してフォトダイオードを構成し、光センサ回路に適用した例を示す回路図である。 ４個のフォトダイオードを１つのＳｉアイランド内にリニアにレイアウトし、並列接続してフォトダイオードを構成する例を示す説明図である。 図１５のフォトダイオードを用いた光センサ回路の構成を示す回路図である。 従来の表示装置の１画素内に設けられた画素回路を構成する表示用回路および光センサ回路のレイアウトの一例を示す模式的な平面図である。 フォトダイオードが受光して発生する光電流と、チャネル長との関係を表した特性曲線を示すグラフである。
符号の説明
　１　　　フォトダイオード（Ｎ個のダイオードの１つ、第１のダイオード）
　１ａ　　Ｐ型半導体領域
　１ｂ　　チャネル領域
　１ｃ　　Ｎ型半導体領域
　２　　　フォトダイオード（Ｎ個のダイオードの１つ、第２のダイオード）
　２ａ　　Ｎ型半導体領域
　２ｂ　　チャネル領域
　２ｃ　　Ｐ型半導体領域
　３　　　ＴＦＴ（その他の素子）
　４　　　積分容量（その他の素子）
　５　　　基準ダイオード
　５ａ　　Ｐ型半導体領域（第１の半導体領域）
　５ｂ　　チャネル領域
　５ｃ　　Ｎ型半導体領域（第２の半導体領域）
１０　　　表示装置
１８ｂ　　光センサ回路
３１　　　積分容量（その他の素子）
３５Ｒ　　副画素
３５Ｇ　　副画素
３５Ｂ　　副画素
４０　　　フォトダイオード
４１　　　フォトダイオード
５１　　　第１のフォトダイオード
５２　　　第２のフォトダイオード
５３　　　第３のフォトダイオード
５４　　　第４のフォトダイオード
　Ｃ　　　枠囲み（ダイオードを直列接続した第１の組）
　Ｄ　　　枠囲み（ダイオードを直列接続した第２の組）
　Ｌ　　　チャネル長
　Ｍ１　　ＴＦＴ（その他の素子）
　Ｗ　　　チャネル幅（基準のチャネル幅）
　〔実施の形態１〕
　本発明の一実施形態について図を参照しながら説明すれば、以下の通りである。
なお、以下で参照する各図は、説明の便宜上、本発明の一実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。また、各図中の部材の寸法は、実際の構成部材の寸法及び各部材の寸法比率等を忠実に表したものではない。このことは、後述する他の実施形態についても同様である。
　図１の（ａ）および図１の（ｂ）は、同じ働きをする光センサ回路の一例であり、図１の（ａ）は本発明のダイオードを用いた光センサ回路、図１の（ｂ）は従来のダイオードを用いた光センサ回路を示している。
　（基準ダイオード）
　図１の（ｂ）のフォトダイオード５は、相対的に不純物濃度が高く、Ｐ（第１の極性）型半導体領域５ａ（第１の半導体領域）と、真性半導体領域（相対的に不純物濃度の低い半導体領域）であるチャネル領域５ｂと、相対的に不純物濃度が高いＮ（第１の極性に対し逆極性）型半導体領域５ｃ（第２の半導体領域）とが、互いに接しており、かつ基板の面内に含まれる特定方向に沿って順に配列された構成である。
　フォトダイオード５は、後述するように、図１の（ａ）のフォトダイオード１および２の組み合わせ（本発明のダイオード）と同等の働きをし、フォトダイオード１および２のための基準となるチャネル幅Ｗおよびチャネル長Ｌを備えている。そこで、図１の（ｂ）のフォトダイオード５のことを、以下、基準ダイオード５と呼ぶ。
　上記特定方向は、すなわち、ダイオードを構成する一方の不純物半導体領域、チャネル領域および他方の不純物半導体領域が配列する方向である。本発明のダイオードは、あとで具体的に説明するように、２以上の偶数であるＮ個のダイオードによって構成され、各ダイオードを構成する一方の不純物半導体領域、チャネル領域および他方の不純物半導体領域が配列する方向は、全て上記特定方向に揃っていて平行である。
　なお、光センサ回路を基板上にマトリクス状に配置した場合にあてはめて考えた場合、上記特定方向は、例えば行方向に平行であり、列方向に直交しており、行方向に平行な後述するリセット信号線８または行選択信号線９に平行であり、列方向に平行な電源供給線６または出力信号線７に直交している。しかし、これは一例であって、他の配線または素子とのレイアウト関係を度外視すれば、基板上のどのような方向に特定方向を定めても構わない。
　また、上記基準ダイオード５は、受光強度が同じとき、チャネル幅Ｗ（基準のチャネル幅Ｗに相当）およびチャネル長Ｌに比例した強度の光電流を発生する。すなわち、基準ダイオード５の受光特性（ダイオード電流とダイオードに印加する電圧との関係を表すＩ－Ｖ特性）と、チャネル幅Ｗおよびチャネル長Ｌとは、線形の関係を有している。あるいは、言い方を変えれば、上記チャネル幅Ｗおよびチャネル長Ｌは、Ｉ－Ｖ特性に対し線形変化または線形とみなせる変化を示す各範囲から選択されている。
　この点を光電流とチャネル長との関係を表した図１８のグラフに基づいてさらに説明する。基準ダイオード５のチャネル長Ｌを図１８のＬ０に設定したとすると、チャネル長Ｌ０は、光電流とチャネル長とが線形変化するとみなせる範囲に含まれている。一方、チャネル長Ｌpは、光電流とチャネル長とが線形変化するとみなせる範囲には明らかに含まれていない。
　なお、チャネル長Ｌを０＜Ｌ＜Ｌpの範囲から選択してもよいし、Ｌp＜Ｌの範囲から選択してもよい。後者の範囲からチャネル長Ｌを選択した場合、前者の範囲からチャネル長Ｌを選択した場合とは逆に、チャネル長Ｌが減少すると、光電流は増加し、チャネル長Ｌが増加すると、光電流は減少する。
　（２個分割型ダイオードの電気的特性）
　一方、図１の（ａ）の光センサ回路は、２個のフォトダイオード１およびフォトダイオード２を備えている。フォトダイオード１においては、Ｐ型半導体領域１ａと、真性半導体領域であるチャネル領域１ｂと、Ｎ型半導体領域１ｃとが、互いに接しており、かつ上記特定方向に沿って順に配列されている。
　同様に、フォトダイオード２においても、Ｎ型半導体領域２ａと、真性半導体領域であるチャネル領域２ｂと、Ｐ型半導体領域２ｃとが、互いに接しており、かつ上記特定方向に沿って順に配列されている。
　上記各領域１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃの上記特定方向に平行な方向のサイズは、基準ダイオード５の対応する各領域５ａ，５ｂ，５ｃの上記特定方向に平行な方向のサイズと同じになっている。
　また、フォトダイオード１およびフォトダイオード２のチャネル幅は、基準ダイオード５の上記チャネル幅Ｗより小さいという条件を満たしている。より具体的には、基準ダイオード５のＩ－Ｖ特性と、チャネル幅Ｗおよびチャネル長Ｌとが、線形とみなせる関係を有しているという条件下では、フォトダイオード１およびフォトダイオード２のチャネル幅は、それぞれＷ／２に設定されている。
　その上、図１の（ａ）および図５に示すように、フォトダイオード１およびフォトダイオード２は、同極性を示すＮ型半導体領域１ｃとＮ型半導体領域２ａとが電気的に接続され、かつ、同極性を示すＰ型半導体領域１ａとＰ型半導体領域２ｃとが電気的に接続されている。すなわち、フォトダイオード１とフォトダイオード２とは電気的に並列接続されている。
　２つのフォトダイオード１，２が並列接続されているから、フォトダイオード１，２のそれぞれには、同じ大きさの電圧がかかり、また基準ダイオード５にかかる電圧の大きさとも同じである。また、チャネル幅が、基準ダイオード５のチャネル幅Ｗの１／２であるから、同じ受光強度に対し、フォトダイオード１，２のそれぞれは、基準ダイオード５が発生する光電流（強度Ｉ）の半分の強度（Ｉ／２）の光電流を発生する。
　そうすると、並列接続されたフォトダイオード１，２は、合計すると、基準ダイオード５が発生する光電流（強度Ｉ）と同じ強度の光電流を発生する。つまり、フォトダイオード１，２は、基準ダイオード５と同等の働きをする。
　（２個分割型ダイオードのレイアウト）
　次に、フォトダイオード１，２を構成する各領域１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃの、基板上におけるレイアウト（配置関係）について説明する。
　上記各領域１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃの配列の方向は、全て上記特定方向に平行であり、かつ、上記各領域１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃの互いの位置関係が、全体として線対称または点対称の位置関係となるように基板上に配置されている。言い換えると、各領域１ａ，１ｂ，１ｃの配置と、各領域２ａ，２ｂ，２ｃの配置とは、図１の（ａ）の場合、線対称（鏡面対称）になっている。
　さらに、言い換えると、フォトダイオード１に順方向バイアスがかかった場合のバイアス方向（Ｐ型半導体領域１ａからＮ型半導体領域１ｃに向かう方向）と、フォトダイオード２に順方向バイアスがかかった場合のバイアス方向（Ｐ型半導体領域２ｃからＮ型半導体領域２ａに向かう方向）とが、逆向きになっている。
　なお、フォトダイオード１およびフォトダイオード２は、上記特定方向に平行なレイアウトを有していさえすればよく、図１の（ａ）に示すような同一線上にリニアに配置されている必要はない。例えば、フォトダイオード１およびフォトダイオード２が、行方向に平行だが、間隔の開いた２本の平行線上のそれぞれに配置されていたとしても、点対称の配置関係になるので、本発明の構成要件を満足している。
　このようなレイアウトにより、Ｐ型半導体領域を一斉に作製するためのマスク（後述）や、あるいはＮ型半導体領域を一斉に作製するためのマスクに位置ずれが生じたとしても、常に、基準ダイオード５と同じＩ－Ｖ特性のダイオードを安定して製造することができる。
　なぜなら、例えば、図１の（ａ）に示すように、Ｎ型半導体領域を一斉に作製するためのマスクに位置ずれが生じた結果、フォトダイオード１において、チャネル長ＬがΔＬ短くなりＬａになったとしても、フォトダイオード２において、チャネル長ＬがΔＬ長くなりＬｂになる。すなわち、本発明によれば、マスクの位置ずれが発生しても、フォトダイオード１におけるチャネル長Ｌの短縮が、フォトダイオード２におけるチャネル長Ｌの伸長によって相殺される。つまり、フォトダイオード１の短縮されたチャネル長Ｌａと、フォトダイオード２の伸長されたチャネル長Ｌｂとを平均したチャネル長は、元のチャネル長Ｌに等しくなる。
　この場合、フォトダイオード１で光電流が減少した分、フォトダイオード２で光電流が増加する。結局、マスクの位置ずれがどのように起きても、フォトダイオード１，２が発生する光電流の大きさは、基準ダイオード５が発生する光電流の大きさと同じになる。
　したがって、本発明の構成を持つフォトダイオードを用いた光センサ回路は、Ｉ－Ｖ特性（受光特性）に個体差を持たず、所望のＩ－Ｖ特性を均一に備えることができる。
　これに対し、基準ダイオード５の場合には、図１の（ｂ）に示すように、マスクに位置ずれが生じると、それに伴ってチャネル長が変化し、ＬがＬcに減少するだけなので、受光特性が変わってしまう。すなわち、Ｉ－Ｖ特性に個体差が生まれる。
　（光センサ回路を内蔵した表示装置）
　本発明に係る表示装置は、上記のように対称的なレイアウトを持つフォトダイオードを使用した光センサ回路を内蔵している。
　まず、表示装置の概略構成を説明する。図２に示すように、本発明に係る表示装置１０は、各種ドライバおよび画素を構成する全ての回路素子が集積された透明基板１２を備えている。透明基板１２の材質は、例えばガラスである。
　なお、上記全ての回路素子は、透明基板１２上にモノリシックに形成されている。「モノリシックに形成」とは、物理的プロセスおよび／または化学的プロセスにより、ガラス基板上に直接に素子が形成されることを意味し、半導体回路がガラス基板に実装されることを含まない意である。
　また、表示装置１０は、アクティブマトリクス領域１３、ソースドライバ１４、ゲートドライバ１５、センサ行ドライバ１６およびセンサ読取ドライバ１７とを備えている。
　アクティブマトリクス領域１３には、ソース信号線および走査信号線がマトリクス状に形成され、両線の交差位置に対応して、画素を駆動するスイッチング素子および画素電極等、画素を構成する周知の要素が形成されている。また、各画素内に光センサ回路が設けられている。
　ソースドライバ１４は、ソース信号線を介して表示信号を供給し、ゲートドライバ１５は、走査信号線を介して各画素に画素選択信号を供給する。
　センサ行ドライバ１６は、光センサ回路を行ごとに選択して駆動し、センサ読取ドライバ１７は、光センサ回路に一定電位の電源電圧ＶＤＤを印加するとともに、光検出信号を光センサ回路から読み出す。
　図３は、アクティブマトリクス領域１３を構成する画素の１つに設けられた画素回路１８の回路構成を示している。画素回路１８は、表示用回路１８ａと、光センサ回路１８ｂとを備えている。なお、表示用回路１８ａは画素毎に設けられているのに対し、光センサ回路１８ｂは全ての画素に必ずしも設ける必要はなく、光検出のために求められる解像度との兼ね合いにより、必要な画素（例えば、所定数の複数画素ごと）に設ければよい。
　表示用回路１８ａは、縦横（列方向および行方向）に列設されるソース信号線２１およびゲート信号線２２の各交点もしくは近傍に形成され、薄膜トランジスタ（以下、ＴＦＴと呼ぶ）２３と、ＴＦＴ２３の一端に接続された画素電極と画素電極に対向する共通電極２４との間に構成される液晶容量２５と、共通信号線２６との間に接続される補助容量２７とから構成されている。
　一方、光センサ回路１８ｂは、トランジスタを１つだけ用いた１Ｔ（トランジスタの略）方式の回路として構成されている。ＴＦＴ：Ｍ１（図１に示すＴＦＴ３に相当）は、ソースフォロワトランジスタ（電圧フォロワトランジスタ）として機能する。ＴＦＴ：Ｍ１のドレインは電源供給線２８（図１に示す前記電源供給線６に相当）に接続され、ソースは出力信号線２９（図１に示す前記出力信号線７に相当）に接続されている。上記電源供給線２８および出力信号線２９は、センサ読取ドライバ１７に接続され、電源供給線２８にはセンサ読取ドライバ１７から前記電源電圧ＶＤＤが印加される。
　また、ＴＦＴ：Ｍ１のゲートには、基準ダイオード５と等価なフォトダイオード１，２（以下、フォトダイオード１，２をフォトダイオード３０と総称する）のカソード（第３電極）が接続されるとともに、フォトダイオード３０と直列に接続された積分容量３１（図１の積分容量４に相当）の一端（第２電極）が接続されている。
　なお、フォトダイオード３０のアノード（第４電極）は、センサ行ドライバ１６からリセット信号ＲＳＴが送られるリセット信号線（初期化信号入力線）３２に接続され、積分容量３１の他端（第１電極）は、行選択信号ＲＷＳが送られる行選択信号線（選択信号入力線）３３に接続されている。なお、行選択信号ＲＷＳは、マトリクス状に並んでいる光センサ回路の特定行を選択し、その特定行にある光センサ回路から検出信号を出力させる役割を持っている。
　（光センサ回路の製造プロセス）
　本実施の形態において、上記フォトダイオード３０を形成するためのシリコン膜は、ＴＦＴ：Ｍ１などのアクティブ素子を形成するためのシリコン膜を透明基板１２上に形成するのと同時に形成されている。また、上記各領域１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃは、上記アクティブ素子や、上記ソースドライバ１４、ゲートドライバ１５、センサ行ドライバ１６およびセンサ読取ドライバ１７に含まれる回路素子を構成するＰ型またはＮ型の半導体領域の形成工程（イオン注入工程）を利用して形成されている。
　例えば、Ｎ型半導体領域１ｃとＮ型半導体領域２ａとは、アクティブ素子のＮ型半導体領域の形成工程（イオン注入工程）によって形成することができる。アクティブ素子のＮ型半導体領域が、Ｎ型半導体領域１ｃおよび２ａとは注入条件の異なる複数回のイオン注入によって形成される場合には、この複数回のイオン注入工程の中から、Ｎ型半導体領域１ｃおよび２ａの形成に最適なイオン注入の工程が選択される。
　チャネル領域１ｂおよび２ｂは、それぞれが隣接する不純物半導体領域よりも電気的に中性に近くなるように形成されている。例えば、Ｎ型半導体領域１ｃおよび２ａ、またはＰ型半導体領域１ａおよび２ｃのイオン注入時に、チャネル領域１ｂおよび２ｂの形成領域に前述したマスクを設けることによって、または、成膜されたシリコン膜が電気的に中性でない場合は、チャネル領域１ｂおよび２ｂの形成領域にもイオン注入を行うことによって、チャネル領域１ｂおよび２ｂを形成することができる。
　なお、シリコン膜は、アモルフアスシリコン膜や、ポリシリコン膜、あるいは連続粒界結晶シリコン（ＣＧＳ；Continuous Grain Silicon）膜等によって形成することができる。ただし、本実施の形態においては、全ての回路素子を透明基板１２上にモノリシックに形成する。このため、電子の移動度の点から、シリコン膜はポリシリコン膜やＣＧＳ膜によって形成するのが好ましく、特に、電子の移動度が最も高いＣＧＳ膜によって形成することが好ましい。
　（光センサ回路の動作；明状態）
　次に、図４を参照して、光センサ回路１８ｂの動作を説明する。
まず、ＴＦＴ：Ｍ１のゲート電位ＶINTをリセットするために、センサ行ドライバ１６からリセット信号線３２にハイレベルのリセット信号ＲＳＴが送られる。これにより、リセット期間（ｔ１～ｔ２）において、フォトダイオード３０に順方向バイアスがかかるので、積分容量３１が充電され、ゲート電位ＶINTは徐々に立ち上がり、最終的に初期化電位（ＶＤＤＲ）に到達する。
　ゲート電位ＶINTが初期化電位に到達した後、リセット信号ＲＳＴをローレベルに落とすと、フォトダイオード３０のカソード電位の方がアノード電位より高くなるので、フォトダイオード３０に逆バイアスがかかる。このときのゲート電位ＶINTは、上記初期化電位（ＶＤＤＲ）から、フォトダイオード３０における順方向電圧降下分（ＶＦ）およびフォトダイオード３０の寄生容量に起因した電圧降下分（ΔＶＲＳＴ）を差し引いた値となる。
　この状態で、フォトダイオード３０に光が照射される光検出期間（ｔ２～ｔ３）では、光の強さに応じて、逆バイアスによる光電流がフォトダイオード３０に流れる。この結果、積分容量３１に保持されていた電荷が、リセット信号線３２を介して放電されるため、ゲート電位ＶINTが次第に下がり、最終的には、光の強さに応じた検出電位まで下がる。
　続いて、光検出結果の読み取り期間、すなわち検出信号読取期間（ｔ３～ｔ４）に入り、その後、積分容量３１の他端に、センサ行ドライバ１６から行選択信号線３３を介してハイレベルの行選択信号ＲＷＳが印加される。これにより、積分容量３１越しにゲート電位ＶINTが突き上げられるので、ゲート電位ＶINTは、上記検出電位に行選択信号ＲＷＳのハイレベルの電位が上乗せされた電位（例えば、図４に示す電位Ｖ１）になる。
　なお、図４に示す電位Ｖ１は、強い光をフォトダイオード３０が受光し、ｔ３において、ゲート電位ＶINTが最も低いレベルに落ちたときの明状態に対応している。
　ゲート電位ＶINTが突き上げられると、ＴＦＴ：Ｍ１がオンになるしきい値電圧を越えるので、ＴＦＴ：Ｍ１がオン状態になる。この結果、ゲート電位ＶINTのレベルに応じた、すなわち光の強さに応じた増幅率で制御された電圧が、検出信号（例えば図４に示す明状態のＶPIX）として、ＴＦＴ：Ｍ１のソースから出力され、出力信号線２９を介してセンサ読取ドライバ１７に送られる。
　（光センサ回路の動作；暗状態）
　一方、上記光検出期間（ｔ２～ｔ３）において、フォトダイオード３０に光が照射されない場合には、フォトダイオード３０に光電流が発生しないため、ゲート電位ＶINTは、初期化電位をほぼ保持し続ける。実際には、わずかにリーク電流が生じるため、ゲート電位ＶINTは、初期化電位より若干低い検出電位になる。
　続いて、上記検出信号読取期間（ｔ３～ｔ４）では、上記と同様に、積分容量３１越しにゲート電位ＶINTが突き上げられるので、ゲート電位ＶINTは、上記初期化電位に行選択信号ＲＷＳのハイレベルの電位が上乗せされた電位とほぼ等しい電位（例えば、図４に示す電位Ｖ２）になる。
　このとき、ＴＦＴ：Ｍ１が出力する検出信号（例えば図４に示す暗状態のＶPIX）は、最大レベルを示す。
　このようにして、フォトダイオード３０が受光した光の強さに応じたレベルを持つ検出信号が生成され、しかも、その検出信号は、光センサ回路１８ｂが内蔵された各画素において生成される。したがって、図２に示す表示装置１０が表示用の光源として備えているバックライトの光を利用して、表示装置１０の表示画面に近接配置された検出対象物について、表示画面上の座標読み取りや、文字読み取り、あるいは指紋読み取りなどの検出動作を行うことができる。
　なお、光センサ回路１８ｂは、図７の（ａ）に基づいて後述する従来のＣＭＯＳ光センサ回路と比較して、非常に少ない数の素子によって構成されている。このため、光センサ回路１８ｂが画素に占める占有面積が小さくなるため、１Ｔ方式の光センサ回路１８ｂは、画素の開口率を大きくするのに非常に有利である。また、素子の数が少なければ、光センサ回路１８ｂの自己寄生容量が小さくなるので、検出動作の反応速度が速くなるとともに、寄生容量の引き込みによって、ダイナミックレンジが低減される問題も改善することができる。
　以上のように、本発明のフォトダイオードを利用して１Ｔ方式の光センサ回路を構成し、その光センサ回路を画素に内蔵して表示装置を構成すると、光検出精度が表示装置毎にばらつくという問題が無く、どの表示装置でも、所望の検出特性を得ることができ、かつ明るい表示を行う優れた表示装置を提供することができる。
　（画素における光センサ回路のレイアウト例）
　上記光センサ回路１８ｂをフルカラー表示を行う液晶表示装置の画素内に設けたときの素子レイアウトの一例について、図６を参照して説明する。
　図６は、赤緑青（ＲＧＢ）三色の副画素３５Ｒ，３５Ｇ，３５Ｂによって構成された１画素における、光センサ回路１８ｂ付近を拡大して模式的に表した平面図である。
　副画素３５Ｒ，３５Ｇ，３５Ｂは、図６には図示していないが、上記表示用回路１８ａをそれぞれ備えている。ソース信号線２１は、互いに行方向に隣接した副画素３５Ｒ，３５Ｇ，３５Ｂの各間を列方向に延び、各表示用回路１８ａの構成要素であるＴＦＴ２３（図３）に各色の表示信号を供給する。
　なお、図６に示す構成例では、副画素３５Ｒ，３５Ｇ間に設けられたソース信号線２１が、前記電源供給線２８を兼ね、副画素３５Ｇ，３５Ｂ３５Ｇ間に設けられたソース信号線２１が、前記出力信号線２９を兼ねている。
　光センサ回路１８ｂは、副画素３５Ｒ，３５Ｇ，３５Ｂの列方向の一端側領域を利用して設けられている。その一端側領域は、ソース信号線２１と直交する前記リセット信号線３２と行選択信号線３３とによって区画されている。なお、リセット信号線３２と行選択信号線３３とは、互いに列方向に一定間隔を置いて設けられている。
　図６に示す構成例では、光センサ回路１８ｂの構成要素であるＴＦＴ：Ｍ１が、副画素３５Ｇの上記一端側領域に設けられ、フォトダイオード３０としてのフォトダイオード１，２が、それぞれ副画素３５Ｒおよび副画素３５Ｂの上記一端側領域に設けられている。
　また、副画素３５Ｒ，３５Ｇ間のソース信号線２１の例えば下層に、ＴＦＴ：Ｍ１のゲートとフォトダイオード１のカソード（Ｎ層）とを接続するライン３６ａが設けられ、ライン３６ａの上に、行選択信号線３３の一部である延伸部３７ａが延び出している。このライン３６ａと延伸部３７ａの重なりにより、前記積分容量３１の一部である積分容量３１ａが形成されている。
　同様に、副画素３５Ｇ，３５Ｂ間のソース信号線２１の例えば下層に、ＴＦＴ：Ｍ１のゲートとフォトダイオード２のカソード（Ｎ層）とを接続するライン３６ｂが設けられ、ライン３６ｂの上に、行選択信号線３３の一部である延伸部３７ｂが延び出している。このライン３６ｂと延伸部３７ｂとの重なりにより、前記積分容量３１の一部である積分容量３１ｂが形成されている。なお、上記ライン３６ａおよび３６ｂを例えばＳｉで形成することができる。
　ＴＦＴ：Ｍ１のドレインは、電源供給線２８を兼ねたソース信号線２１とコンタクト部３８ａを介して接続され、ＴＦＴ：Ｍ１のソースは、出力信号線２９を兼ねたソース信号線２１とコンタクト部３８ｂを介して接続されている。さらに、フォトダイオード１のアノード（Ｐ層）は、リセット信号線３２とコンタクト部３８ｃを介して接続され、フォトダイオード２のアノード（Ｐ層）もまた、リセット信号線３２とコンタクト部３８ｄを介して接続されている。
　図６に示すように、光センサ回路１８ｂは、図７の（ａ）に示す従来のＣＭＯＳ光センサ回路と比較して、非常に少ない構成要素から成っているため、開口率の向上に寄与し、明るい表示を可能にすることがわかる。
　なお、低温ポリシリコン（ＬＰＳ；Low temperature Poly Silicon）で作成した薄膜フォトダイオードのような光センサ素子は、青色光に対する感度が相対的に高く、赤色光に対する感度が相対的に低いという特性を持っている。この特性のため、光センサ素子を赤色画素に置くと、感度が悪いために、ダイナミックレンジが狭くなるというデメリットがあるが、画素に回り込む迷光を読まなくなるので、信号品質が良くなるというメリットがある。一方、光センサ素子を青色画素に置くと、感度が良いために、ダイナミックレンジが広くなるというメリットがあるが、迷光を拾いやすいので、信号品質が落ちるというデメリットがある。
　図６の構成は、光センサ素子を赤色画素と青色画素との双方に配置したので、上記のメリットとデメリットとを併せ持つことにより、ダイナミックレンジと信号品質とのバランスがうまく取れた光センサとなっている。
　（光センサ回路のヴァリエーション；１Ｔ方式）
　図７に、光センサ回路１８ｂのヴァリエーションを示す。図７の（ａ）～（ｃ）に示す光センサ回路６１のいずれにおいても、フォトダイオード６２を、本発明の対称的に配置された偶数個のフォトダイオードで置き換えることができる。
　図７の（ｃ）は、図３，４，６に基づいて既に説明した光センサ回路１８ｂと同じ構成の１Ｔ方式の光センサ回路を示している。すなわち、図３に示す光センサ回路１８ｂの構成要素と、図７の（ｃ）に示す光センサ回路の構成要素とは、以下のように対応している。
　フォトダイオード３０---フォトダイオード６２
　積分容量３１　　　　---積分容量６３
　ＴＦＴ：Ｍ１　　　　---ＴＦＴ６５（ソースフォロワトランジスタ）
　（光センサ回路のヴァリエーション；３Ｔ方式）
　一方、図７の（ａ）は、３つのＴＦＴ６４，６５，６６を備えた３Ｔ方式の従来のＣＭＯＳ光センサ回路である。フォトダイオード６２と積分容量６３とが並列に接続され、フォトダイオード６２のアノードと積分容量６３の一端とは接地される一方、フォトダイオード６２のカソードと積分容量６３の他端とは、ＴＦＴ６５のゲートに接続されるとともに、ＴＦＴ６４のソースに接続されている。
　ＴＦＴ６４のゲートは、前記リセット信号ＲＳＴを供給する前記リセット信号線３２に接続され、ドレインは前記電源電圧ＶＤＤを供給する電源供給線２８に接続されている。
　また、ＴＦＴ６５のソースと、前記出力信号線２９とは、ＴＦＴ６６のドレインおよびソースを介して接続されている。こＴＦＴ６６のゲートは、前記行選択信号ＲＷＳを供給する前記行選択信号線３３に接続されている。
　上記の構成において、ＴＦＴ６４のゲートにリセット信号ＲＳＴが供給されると、積分容量６３は電源電圧ＶＤＤによって充電され、ＴＦＴ６５のゲート電位ＶINTを初期化電位に保持する。また、このとき、フォトダイオード６２には逆バイアスがかかる。
　この状態で、フォトダイオード６２が受光すると、受光強度に応じた強さの光電流が発生するので、積分容量６３に保持された電荷が放電し、ＴＦＴ６５のゲート電位ＶINTは受光強度に応じた電位に下がる。
　次に、検出信号読取期間において、ＴＦＴ６６のゲートに行選択信号ＲＷＳが供給されると、ＴＦＴ６６がオンになり、ＴＦＴ６５のゲート電位ＶINTに応じた電圧、すなわち、受光強度が０の暗状態では最大値を示し、受光強度が充分強い明状態では最小値を示す電圧が、ＴＦＴ６５のソースからＴＦＴ６６を経て、出力信号線２９に出力される。
　（光センサ回路のヴァリエーション；２Ｔ方式）
　次に、図７の（ｂ）は、トランジスタを２つ用い、３Ｔ方式の光センサ回路より構成要素を１つ減らし、開口率の向上を図った２Ｔ方式の光センサ回路を示している。
　２Ｔ方式の光センサ回路では、３Ｔ方式の光センサ回路から、リセット信号ＲＳＴによってオンオフ制御されるＴＦＴ６４を省略し、積分容量６３の一方の電極（第２電極）をＴＦＴ６５のゲートおよびフォトダイオード６２のカソード（第３電極）に接続するとともに、積分容量６３の他方の電極（第１電極）を電源電圧ＶＤＤを供給する電源供給線に接続している。フォトダイオード６２のアノード（第４電極）には、１Ｔ方式のフォトダイオード６２と同様に、リセット信号ＲＳＴが供給されるようになっている。
　すなわち、２Ｔ方式の光センサ回路は、
　(1)電源電圧ＶＤＤを供給する上記電源供給線６と、光センサ回路の光検出信号を出力する出力信号線７との間に、２つのドレインソース導電路を直列に形成するように、直列接続されたＴＦＴ６５およびＴＦＴ６６と、
　(2)上記光検出信号の読取期間中に、上記ＴＦＴ６６のゲートに上記行選択信号ＲＷＳを供給する上記行選択信号線９と、
　(3)上記フォトダイオード６２のリセット期間中に、上記フォトダイオード６２に順方向バイアスをかける第１電圧と、光検出期間中に、上記フォトダイオード６２に逆バイアスをかける第２電圧とに変化する上記リセット信号ＲＳＴを供給する上記リセット信号線８とを備え、
　(4)上記フォトダイオード６２のカソードが、上記ＴＦＴ６５のゲートに接続されているとともに、積分容量６３を介して上記電源供給線６に接続されている。
　以下、２Ｔ方式の光センサ回路の動作を説明する。
まず、ＴＦＴ６５のゲート電位ＶINTをリセットするために、電源電圧ＶＤＤに等しいハイレベルのリセット信号ＲＳＴがフォトダイオード６２のアノードに印加される。これにより、リセット期間において、フォトダイオード６２に順方向バイアスがかかる。ゲート電位ＶINTは、電源電圧ＶＤＤからフォトダイオード６２の順方向電圧降下分を差し引いた初期化電位になる。
　ゲート電位ＶINTが初期化電位に到達した後、リセット信号ＲＳＴをローレベル（例えば０Ｖ）に落とすと、フォトダイオード６２のカソード電位の方がアノード電位より高くなるので、フォトダイオード６２に逆バイアスがかかる。この状態で、フォトダイオード６２に光が照射される光検出期間では、光の強さに応じて、逆バイアスによる光電流がフォトダイオード６２に流れる。この結果、積分容量６３に電荷が溜まるので、ゲート電位ＶINTは、積分容量３１にかかる電圧を電源電圧ＶＤＤから差し引いた電圧となる。すなわち、ゲート電位ＶINTは、光の強さに応じて下降する。
　続いて、検出信号読取期間に入り、その後、ＴＦＴ６６のゲートに、ハイレベルの行選択信号ＲＷＳが印加される。これにより、ＴＦＴ６６がオンになるので、ゲート電位ＶINTのレベルに応じた、すなわち光の強さに応じた増幅率で制御された電圧が、検出信号として、ＴＦＴ６６のソースから出力される。
　このように、２Ｔ方式の光センサ回路は、３Ｔ方式の光センサ回路より少ない数の素子によって構成されているので、画素の開口率を大きくするのに有利である。
　〔実施の形態２〕
　本発明の他の実施形態について図を参照しながら説明すれば、以下の通りである。なお、説明の便宜上、前記実施の形態に登場した構成要素と同等の構成要素には、同じ記号を付し、重複した説明を省略する。このことは、後述する他の実施形態についても同様である。
　（フォトダイオードにおける半導体領域のレイアウト１）
　前記実施の形態１では、図６に示したとおり、フォトダイオード１，２を別々のＳｉアイランドに形成していた。これに対し、本実施の形態では、２つのフォトダイオードが１つのＳｉアイランドの中に形成されている。
　図８の（ａ）は、図５に示すフォトダイオード１，２と等価なフォトダイオード４０を示している。図５に示すフォトダイオード１，２では、Ｎ型半導体領域１ｃとＮ型半導体領域２ａとが別々の領域であり、電気的に接続されているのに対し、フォトダイオード４０では、Ｎ型半導体領域１ｃとＮ型半導体領域２ａとがフォトダイオード１，２によって共有されている。
　このように、２つのフォトダイオードを１つのＳｉアイランドの中に形成した構成であっても、上記各半導体領域の互いの位置関係が、全体として線対称または点対称の位置関係となるように上記基板上に配置することができ、かつ、基準ダイオードと同じ働きをさせることができる。
　これにより、２つのフォトダイオードを別々のＳｉアイランドに形成した場合と比べて、基板上で占めるフォトダイオードの面積を縮小することができるので、例えば、フォトダイオードを１つの画素（例えば、上記副画素３５Ｒまたは副画素３５Ｂのどちらか）に内蔵させる場合に、その画素の小型化、もしくは開口率の向上に有利となる。
　（フォトダイオードにおける半導体領域のレイアウト２）
　図８の（ｂ）は、２つのフォトダイオードが、Ｐ型半導体領域を共有した構成を持つフォトダイオード４１を示している。
　フォトダイオード４０とフォトダイオード４１とは、Ｐ型半導体領域およびＮ型半導体領域の配列順序が正反対になっているが、アノードを構成するＰ型半導体領域にリセット信号ＲＳＴが供給され、カソードを構成するＮ型半導体領域に積分容量が接続されるように配線されているので、働きとして全く同等である。
　図１の（ａ）に示すフォトダイオード１，２を、フォトダイオード４１によって置き換えた回路図を図９に示す。
　すなわち、図９に示す光センサ回路は、
(1)上記電源電圧ＶＤＤを供給する電源供給線６と、光センサ回路の光検出信号を出力する出力信号線７との間に、ドレインソース導電路を形成するＴＦＴ３と、(2)光検出信号の読取期間中に、ＴＦＴ３のゲートの電位を容量を介して突き上げる前記行選択信号ＲＷＳを供給する前記行選択信号線９と、
(3)フォトダイオード４１のリセット期間中に、フォトダイオード４１に順方向バイアスをかける第１電圧と、光検出期間中に、フォトダイオード４１に逆バイアスをかける第２電圧とに変化する前記リセット信号ＲＳＴを供給するリセット信号線８とを備えている。
　上記(1)～(3)の構成を備えた上で、さらに、図９の構成の場合、
(4)上記フォトダイオード４１は、上記容量としての第１の容量ＣINTを介して行選択信号線９とＴＦＴ３のゲートとを接続する導電路にカソードが接続される一方、アノードがリセット信号線８に接続された第１のフォトダイオードと、上記容量としての第２の容量ＣINTを介して行選択信号線９とＴＦＴ３のゲートとを接続する導電路にカソードが接続される一方、アノードがリセット信号線８に接続された第２のフォトダイオードとを備えている。
　（光センサ回路のレイアウト１）
　図１０は、フォトダイオード４０を１つの画素（例えば、上記副画素３５Ｒ，３５Ｇ，３５Ｂのいずれか）に内蔵させた光センサ回路のレイアウトの一例を示している。
　電源供給線２８を兼ねたソース信号線２１にドレインが接続され、出力信号線２９を兼ねたソース信号線２１にソースが接続されたＴＦＴ；Ｍ１のゲートに、フォトダイオード４０のＮ型半導体領域が接続されている。
　フォトダイオード４０の各半導体領域が配列された前記特定方向に平行に走る行選択信号線３３に対して、フォトダイオード４０のＮ型半導体領域から電極４２が延び出すことによって、行選択信号線３３と電極４２との重なりができ、その結果、前記積分容量３１が形成されている。
　さらに、行選択信号線３３に対して平行に走るリセット信号線３２から、フォトダイオード４０の両端のＰ型半導体領域に対して、行選択信号線３３を跨ぐように接続配線が形成されている。
　（光センサ回路のレイアウト２）
　図１１は、フォトダイオード４１を１つの画素（例えば、上記副画素３５Ｒ，３５Ｇ，３５Ｂのいずれか）に内蔵させた光センサ回路のレイアウトの一例を示している。
　ＴＦＴ；Ｍ１においては、図１０と同様に、電源供給線２８を兼ねたソース信号線２１にドレインが接続され、出力信号線２９を兼ねたソース信号線２１にソースが接続されている。ただし、ゲートから二股の電極４３が延び出し、フォトダイオード４１の両端にあるＮ型半導体領域に接続されている。
　上記電極４３は、Ｎ型半導体領域を経て、さらに行選択信号線３３まで延び、行選択信号線３３との重なりを形成する結果、前記積分容量３１を形成している。
　なお、リセット信号線３２から、フォトダイオード４０のＰ型半導体領域に対して、行選択信号線３３を跨ぐように接続配線が形成されている。
　〔実施の形態３〕
　本発明のさらに他の実施形態について図を参照しながら説明すれば、以下の通りである。
　図１２に示すように、本実施形態のフォトダイオードは、４以上の偶数であるＮ個のフォトダイオードを並列接続した構成である。すなわち、Ｎ個のフォトダイオードのカソード同士が電気的に接続されているとともに、アノード同士が電気的に接続されている。なお、図１の（ａ）に示す光センサ回路と同じく、各カソードは上記ＴＦＴ３のゲートに接続され、各アノードには、上記リセット信号ＲＳＴが入力される。
　さらに、前述したように、フォトダイオードのＩ－Ｖ特性がチャネル幅の変化に対して、線形に変化するとみなせる範囲から、チャネル幅が選択されているので、Ｎ個のフォトダイオードのそれぞれは、基準ダイオード５と同じチャネル長Ｌを有し、チャネル幅は、基準ダイオード５のチャネル幅Ｗの１／Ｎ、すなわちＷ／Ｎになっている。このようにチャネル幅およびチャネル長が設定されたＮ個のフォトダイオードを、電気的に並列接続したことによって、前記基準ダイオード５と同等の働きをするようになっている。
　次に、Ｎ個のフォトダイオードの基板におけるレイアウトについて説明する。図１２に枠囲みＢで示すように、２個のフォトダイオードが１セットをなし、複数セット（Ｎ／２セット）のフォトダイオードが縦方向に配列されている。上記１セットをなす２個のフォトダイオードは、バイアス方向が互いに逆向きであり、カソード同士が対向している。
　また、Ｎ個のフォトダイオードをそれぞれ構成する各半導体領域の配列の方向は、全て上記特定方向に平行であり、かつ、上記各半導体領域の互いの位置関係が、全体として線対称または点対称の位置関係となるように基板上に配置されている。
　したがって、Ｎ個のフォトダイオードを基板上で作製する際に、不純物のイオン注入工程にて用いるマスクに位置ずれが生じても、１セットをなす２個のフォトダイオード同士が、それぞれのセット毎に特性の変化を相殺し合うので、常に基準ダイオード５と同じ特性のフォトダイオードを安定して作製することができる。
　図１３は、図８に示すように、２個のフォトダイオードを１つのＳｉアイランド内に形成したセットを２つ用意し、その２セットのフォトダイオードを並列接続した例を示している。
　〔実施の形態４〕
　本発明のさらに他の実施形態について図を参照しながら説明すれば、以下の通りである。
　図１４に示すフォトダイオードを構成するＮ個のフォトダイオードについても、上記特定方向との関係は全く同じである。すなわち、Ｎ個のフォトダイオードをそれぞれ構成する各半導体領域の配列の方向は、全て上記特定方向に平行であり、かつ、上記各半導体領域の互いの位置関係が、全体として線対称または点対称の位置関係となるように基板上に配置されている。
　その上で、Ｎ／２個のフォトダイオードを電気的に直列接続した第１の組（枠囲みＣ）と、Ｎ／２個のフォトダイオードを電気的に直列接続した第２の組（枠囲みＤ）とを備え、上記第１の組と第２の組とが、電気的に並列接続されている。
　上記第１の組および第２の組の各一端に位置するフォトダイオードのカソードは、それぞれ、上記行選択信号線９と上記ＴＦＴ３のゲートとを上記積分容量４を介して接続する導電路に接続される一方、上記第１の組および第２の組の各他端に位置するフォトダイオードのアノードは、それぞれ、上記リセット信号線８に接続されている。
　なお、フォトダイオードのＩ－Ｖ特性がチャネル幅の変化に対して、線形に変化するとみなせる範囲から、チャネル幅が選択されているので、Ｎ個のフォトダイオードの各チャネル幅は、全てＷ／２である。この理由は、以下のとおりである。
　チャネル幅をＷ／２としたＮ／２個のフォトダイオードを電気的に直列接続した場合、１個のフォトダイオードにかかる電圧は、Ｎ／２個のフォトダイオード全体にかかる電圧に、直列接続した個数、すなわちＮ／２の逆数を乗算した値となって、２／Ｎに減少する。このため、Ｎ／２個のフォトダイオードを電気的に直列接続した場合のＩ－Ｖ特性は、Ｎ／２個のフォトダイオードを構成する１個のダイオードのＩ－Ｖ特性と変わらない。
　このことをベースとして、上記第１の組と第２の組とを電気的に並列接続し、上記チャネル幅をＷ／２としているから、フォトダイオード全体の特性で見ると、上記の構成は、チャネル幅をＷ／２とした２個のダイオードを並列接続し、基準ダイオードのＩ－Ｖ特性と同じにした場合と変わらない。
　〔実施の形態５〕
　本発明のさらに他の実施形態について図を参照しながら説明すれば、以下の通りである。
　図１５に示すフォトダイオードは、４個のフォトダイオードを１つのＳｉアイランド内に作り込むことによって、基板上で占めるフォトダイオードの面積を縮小するのに有利な構成を有しており、より具体的には、以下の(1)から(7)のように構成されている。
　(1)当該４個のフォトダイオードを、上記特定方向に沿って並んだ順に第１、第２、第３および第４のフォトダイオード５１，５２，５３，５４とし、かつ、例えばＰ型半導体領域（第１の半導体領域）５５が、上記第２のフォトダイオード５２および第３のフォトダイオード５３によって共有されている。
　(2)上記第２のフォトダイオード５２と上記第４のフォトダイオード５４とは構成的に等価であり、上記第４のフォトダイオード５４は、上記特定方向に沿って、上記第３のフォトダイオード５３に対し直列接続されて配置されている。
　(3)上記第１のフォトダイオード５１と上記第３のフォトダイオード５３とは構成的に等価であり、上記第１のフォトダイオード５１は、上記特定方向に沿って、上記第２のフォトダイオード５２に対し直列接続されて配置されている。
　(4)上記第１のフォトダイオード５１および第２のフォトダイオード５２は、Ｎ型半導体領域（第２の半導体領域）５６を共有している。
　(5)上記第３のフォトダイオード５３および第４のフォトダイオード５４もまた、他のＮ型半導体領域（第２の半導体領域）５７を共有している。
　(6)図１６も併せて参照すればわかるように、上記Ｐ型半導体領域５５と、第１および第４のフォトダイオード５１，５４の各Ｐ型半導体領域５８，５９同士は、相互に電気的に接続されている。
　(7)上記Ｎ型半導体領域５６，５７同士もまた相互に電気的に接続されている。
　なお、図１５のフォトダイオードを上記光センサ回路に用いた場合には、図１６に示すように、Ｐ型半導体領域５５，５８，５９にリセット信号ＲＳＴを供給する一方、Ｎ型半導体領域５６，５７を、ＴＦＴ３のゲートおよび積分容量４の一方の電極に接続する。
　上記(2)の構成によれば、第２のフォトダイオード５２と第４のフォトダイオード５４における各半導体領域の配列順序が同じであり、上記(3)の構成によれば、第１のフォトダイオード５１と第３のフォトダイオード５３における各半導体領域の配列順序が同じである。これは、見方を変えると、第２のフォトダイオード５２と第３のフォトダイオード５３における各半導体領域の並びは、逆順、すなわち対称的になっており、第１のフォトダイオード５１と第４のフォトダイオード５４における各半導体領域の並びも、逆順、すなわち対称的になっているということである。
　したがって、上記の構成は、「上記複数のフォトダイオードをそれぞれ構成する各半導体領域の配列の方向が、全て上記特定方向に平行であり、かつ、上記各半導体領域の互いの位置関係が、全体として線対称または点対称の位置関係となるように上記基板上に配置され」ているという前記条件を満たしている。
　さらに、上記(6)(7)の構成は、第１～第４のフォトダイオード５１～５４が電気的に並列接続されていることを意味している。よって、フォトダイオードのＩ－Ｖ特性がチャネル幅の変化に対して、線形に変化するとみなせる範囲から、チャネル幅が選択されている場合には、チャネル長を上記Ｌに設定し、チャネル幅をＷ／４に選択することによって、基準ダイオード５と同等の働きをするフォトダイオードになる。
　なお、図１５および図１６のフォトダイオードは、４個のフォトダイオードを並列接続した例であるが、上記(6)(7)の構成のように、Ｎ型半導体領域同士を接続し、Ｐ型半導体領域同士を接続すれば、個数Ｎは４に限らず、４以上の偶数とすることができる。
　以上、発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内において、いろいろと変更して実施することができるものである。また、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明において、「真性半導体領域」は、隣接する第１の極性を示す半導体領域および第２の極性を示す半導体領域に比べて電気的に中性に近い領域であれば良い。但し「真性半導体領域」は、不純物を全く含まない領域や、伝導電子密度と正孔密度とが等しい領域であるのが好ましい。
　また、本発明のダイオードをＴＦＴなど、他の種類の半導体素子に適用することも可能である。その場合、当該他の種類の半導体素子は、本発明のダイオードと同様に、チャネル幅およびチャネル長の取り得る範囲をそれぞれ適宜選択すれば、その選択したチャネル幅およびチャネル長と特性との間に、線形関係または線形関係とみなせる関係が成立するような素子である。
　このような半導体素子を下記のように特定することができる。
　相対的に不純物濃度が高い第１の半導体領域と、相対的に不純物濃度の低い半導体領域であるチャネル領域と、相対的に不純物濃度が高い第２の半導体領域とを少なくとも含み、かつこれらの半導体領域が、基板の面内に含まれる特定方向に沿って順に配列された半導体素子を基準半導体素子とし、その基準半導体素子のチャネル幅をＷとしたとき、
　基準半導体素子のチャネル長に平行な上記特定方向の各半導体領域のサイズを変えずに、チャネル幅が上記チャネル幅Ｗより小さく、かつ互いに等しいチャネル幅Ｗ１を備えた２以上の偶数であるＮ個の半導体素子を備え、
　上記複数の半導体素子をそれぞれ構成する各半導体領域の配列の方向が、全て上記特定方向に平行であり、かつ、上記各半導体領域の互いの位置関係が、全体として線対称または点対称の位置関係となるように上記基板上に配置され、
　上記複数の半導体素子が互いに電気的に接続されていることによって、上記基準半導体素子と同等の働きをすること
を特徴とする半導体素子。
　上記の構成によって特定される半導体素子には、別々のマスク（Ｎ用とＰ用）を用いることを考慮して、チャネルを設計しているダイオードがあてはまるだけではなく、チャネル長の両端を別々のレイヤで設計している、すなわち非対称な構造を持つ半導体素子があてはまる。
　上記の非対称な構造を持つ半導体素子とは、例えばｎ-領域とゲート端とでチャネル長が規定されるＴＦＴなどである。より具体的には、そのようなＴＦＴには、ＧＯＬＤ構造を備えたＴＦＴのうち、ＬＤＤ領域を例えばドレイン側にのみ備えた片側ＧＯＬＤ構造を持つＴＦＴが該当する。なお、上記ＧＯＬＤ構造とは、ゲート電極がチャネル領域と対向しているだけではなく、さらにゲート電極がＬＤＤ領域とオーバーラップするように対向した構造を指す。
　また、本発明の表示装置は、アクティブマトリクス基板を備える表示装置であれば良く、液晶表示装置のみならず、ＥＬ表示装置であってもよい。
　なお、本発明に係るダイオードを以下のように構成することもできる。
すなわち、相対的に不純物濃度が高く、第１の極性を示す第１の半導体領域と、相対的に不純物濃度の低い半導体領域であるチャネル領域と、相対的に不純物濃度が高く、第１の極性とは逆極性を示す第２の半導体領域とが、互いに接して、かつ基板の面内方向に順列配置された第１のダイオードと、第１のダイオードの各半導体領域と実質的に等しいサイズの各半導体領域を備えた第２のダイオードとが、第１のダイオードのバイアス方向と、第２のダイオードのバイアス方向とを、互いに逆向きとするように、上記基板上に対称的に配置され、かつ、第１のダイオードと第２のダイオードとが電気的に並列接続され、第１のダイオードまたは第２のダイオードのチャネル幅を２倍にしたダイオードと同等の働きをすることを特徴とするダイオード。
　上記の構成によれば、第１のダイオードにおいて、第１の半導体領域と、チャネル領域と、第２の半導体領域とが、基板の面内方向にこの順で配置されている例を考えると、「第１のダイオードのバイアス方向と、第２のダイオードのバイアス方向とを、互いに逆向きとするように、上記基板上に対称的に配置」するという条件に従って、第２のダイオードでは、第１のダイオードに近い方から、第２の半導体領域と、チャネル領域と、第１の半導体領域とが、第１のダイオードの各半導体領域の配列方向と同じ方向に沿って、この順で配置されている構成となる。
　なお、第１のダイオードと第２のダイオードとが電気的に並列接続されているので、上記の例では、２つの第１の半導体領域同士が電気的に接続され、２つの第２の半導体領域同士も電気的に接続されている。
　上記のように配置された構成では、第１の半導体領域を不純物のイオン注入によって形成する際に使用するマスクが、例えば、第１のダイオードのチャネル長を短くする第１の方向にシフトした場合、第２のダイオードについても、マスクは同じ第１の方向にシフトする。上記第１の方向とは、すなわち、第１のダイオードにとっては、第１の半導体領域からチャネル領域に向かう方向であり、第２のダイオードにとっては、チャネル領域から第１の半導体領域に向かう方向である。
　この結果、第２のダイオードでは、チャネル領域から第１の半導体領域に向かう方向へ第１の半導体領域を形成するマスクがシフトするので、チャネル長が長くなる。このとき、第２のダイオードでチャネル長が長くなった長さは、第１のダイオードでチャネル長が短くなった長さに等しいという関係が成立する。
　したがって、本発明によれば、マスクの位置ずれが発生しても、第１のダイオードにおけるチャネル長の短縮が、第２のダイオードにおけるチャネル長の伸長によって相殺される。
　なお、チャネル長の短縮に伴うダイオードのＩ－Ｖ特性変化と、チャネル長の伸長に伴うダイオードのＩ－Ｖ特性変化とが相殺し合わないと、マスクの位置ずれの程度によってダイオードのＩ－Ｖ特性がばらつくという別の問題が生じることになるが、本発明は、そうはならず、相反する２種類の特性変化が相殺し合う発明である。
　このことは、「第１のダイオードまたは第２のダイオードのチャネル幅を２倍にしたダイオードと同等の働きをする」という条件により、保証されている。より具体的な例を挙げると、上記ダイオードをフォトダイオードとして使用した場合、受光によってダイオードが発生する光電流の大きさは、チャネル幅に常に比例する一方、チャネル長の範囲を適宜選択すれば、チャネル長にもほぼ比例する。
　上述の「第１のダイオードまたは第２のダイオードのチャネル幅を２倍にしたダイオードと同等の働きをする」という条件は、ダイオードのＩ－Ｖ特性がチャネル長に比例するようなチャネル長の範囲を適宜選択した構成であるという意味を表現している。
　以上のように、本発明によれば、第１の半導体領域を形成するためのマスク、あるいは第２の半導体領域を形成するためのマスクが、それぞれ独立に、どのように位置ずれしたとしても、常に、第１のダイオードまたは第２のダイオードのチャネル幅を２倍にしたダイオードと同等の働きをする安定した特性を持つダイオードを製造することができる。
　また、チャネル幅を２倍にしたダイオードと比較すると、第１のダイオードおよび第２のダイオードの各チャネル幅は１／２になるので、基板においてダイオードが占有する領域を、チャネル幅に平行な方向に狭めることができる。
　発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内において、いろいろと変更して実施することができるものである。また、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明に係るダイオードは、以上のように、相対的に不純物濃度が高く、第１の極性を示す第１の半導体領域と、相対的に不純物濃度の低い半導体領域であるチャネル領域と、相対的に不純物濃度が高く、第１の極性とは逆極性を示す第２の半導体領域とが、互いに接しており、かつ基板の面内に含まれる特定方向に沿って順に配列されたダイオードを基準ダイオードとし、その基準ダイオードのチャネル幅をＷとしたとき、基準ダイオードのチャネル長に平行な方向の各半導体領域のサイズを変えずに、チャネル幅が上記チャネル幅Ｗより小さく、かつ互いに等しいチャネル幅Ｗ１を備えた２以上の偶数であるＮ個のダイオードを備え、上記複数のダイオードをそれぞれ構成する各半導体領域の配列の方向が、全て上記特定方向に平行であり、かつ、上記各半導体領域の互いの位置関係が、全体として線対称または点対称の位置関係となるように上記基板上に配置され、上記複数のダイオードが互いに電気的に接続されていることによって、上記基準ダイオードと同等の働きをする構成である。
　それゆえ、第１の半導体領域を形成するためのマスク、あるいは第２の半導体領域を形成するためのマスクが、それぞれ独立に、どのように位置ずれしたとしても、常に、基準ダイオードと同等の働きをする安定した特性を持つダイオードを製造することができるという効果を奏する。
　本発明に係る光センサ回路は、以上のように、上述したいずれかのダイオードをフォトダイオードとして用いた構成である。
　それゆえ、本発明に係る光センサ回路は、製造工程におけるマスクの位置ずれによる影響を受けない安定した受光特性を備えることができ、上記光センサ回路を液晶表示装置の画素に内蔵させた場合などでは、画素の開口率を向上させるなどの副次的効果を得ることができるという効果を奏する。
　本発明に係る表示装置は、以上のように、表示画面を構成する複数の画素の少なくとも１つに、上記光センサ回路を内蔵した構成である。
　それゆえ、光センサの機能を利用した各種機能が安定し、しかも明るい表示を行える優れたパフォーマンスの表示装置を提供することができるという効果を奏する。
　発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内において、いろいろと変更して実施することができるものである。
　本発明は、チャネル幅およびチャネル長と特性との間に、線形関係または線形関係とみなせる関係が成立するような半導体素子と、その半導体素子を用いた電子回路と、その電子回路を備えた装置に適用することができる。

Claims (14)

  1. 　相対的に不純物濃度が高く、第１の極性を示す第１の半導体領域と、相対的に不純物濃度の低い半導体領域であるチャネル領域と、相対的に不純物濃度が高く、第１の極性とは逆極性を示す第２の半導体領域とが、互いに接しており、かつ基板の面内に含まれる特定方向に沿って順に配列されたダイオードを基準ダイオードとし、その基準ダイオードのチャネル幅をＷとしたとき、
    　基準ダイオードのチャネル長に平行な上記特定方向の各半導体領域のサイズを変えずに、チャネル幅が上記チャネル幅Ｗより小さく、かつ互いに実質的に等しいチャネル幅Ｗ１を備えた２以上の偶数であるＮ個のダイオードを備え、
    　上記Ｎ個のダイオードをそれぞれ構成する各半導体領域の配列の方向が、全て上記特定方向に平行であり、かつ、上記各半導体領域の互いの位置関係が、全体として線対称または点対称の位置関係となるように上記基板上に配置され、
    　上記Ｎ個のダイオードが互いに電気的に接続されていることによって、上記基準ダイオードと同等の働きをすること
    を特徴とするダイオード。
  2. 　上記Ｎ個のダイオードの各チャネル領域のチャネル長は、ダイオード電流とダイオードに印加する電圧との関係を表すＩ－Ｖ特性がチャネル長の変化に対して、線形に変化するとみなせる範囲から選択されていること
    を特徴とする請求の範囲第１項に記載のダイオード。
  3. 　上記チャネル幅Ｗ１はＷ／Ｎであり、
    　Ｎ個のダイオードが互いに並列接続されていること
    を特徴とする請求の範囲第１項または第２項に記載のダイオード。
  4. 　Ｎ／２個のダイオードを電気的に直列接続した第１の組と、Ｎ／２個のダイオードを電気的に直列接続した第２の組とを備え、
    　上記第１の組と第２の組とが、電気的に並列接続され、
    　上記チャネル幅Ｗ１はＷ／２であること
    を特徴とする請求の範囲第１項または第２項に記載のダイオード。
  5. 　上記Ｎが２の構成を含むダイオードであり、
    　当該２個のダイオードを第１のダイオードおよび第２のダイオードとするとき、第１のダイオードおよび第２のダイオードは、１つのＳｉアイランドの中に形成され、
    　かつ、上記第１の半導体領域または上記第２の半導体領域が、上記第１のダイオードおよび第２のダイオードによって、共有されていること
    を特徴とする請求の範囲第１項または第２項に記載のダイオード。
  6. 　上記Ｎが４の構成を含むダイオードであり、
    　当該４個のダイオードを、上記特定方向に沿って並んだ順に第１、第２、第３および第４のダイオードとし、かつ、上記第１の半導体領域が、上記第２のダイオードおよび第３のダイオードによって共有されている場合であって、
    　上記第２のダイオードと上記第４のダイオードとは構成的に等価であり、上記第４のダイオードは、上記特定方向に沿って、上記第３のダイオードに対し直列接続されて配置され、
    　上記第１のダイオードと上記第３のダイオードとは構成的に等価であり、上記第１のダイオードは、上記特定方向に沿って、上記第２のダイオードに対し直列接続されて配置され、
    　上記第１のダイオードおよび第２のダイオードは、上記第２の半導体領域を共有し、
    　上記第３のダイオードおよび第４のダイオードもまた、上記第２の半導体領域を共有し、
    　上記第１の半導体領域同士が相互に電気的に接続され、
    　上記第２の半導体領域同士もまた相互に電気的に接続されていること
    を特徴とする請求の範囲第１項または第２項に記載のダイオード。
  7. 　請求の範囲第１項から第６項のいずれか１項に記載のダイオードをフォトダイオードとして用いたこと
    を特徴とする光センサ回路。
  8. 　(1)電源電圧を供給する電源供給線と、光センサ回路の光検出信号を出力する出力信号線との間に、ドレインソース導電路を形成するトランジスタと、
    　(2)上記光検出信号の読取期間中に、上記トランジスタのゲートの電位を容量を介して突き上げる行選択信号を供給する行選択信号線と、
    　(3)上記フォトダイオードのリセット期間中に、上記フォトダイオードに順方向バイアスをかける第１電圧と、光検出期間中に、上記フォトダイオードに逆バイアスをかける第２電圧とに変化するリセット信号を供給するリセット信号線とを備えたこと、
    を特徴とする請求の範囲第７項に記載の光センサ回路。
  9. 　上記フォトダイオードを構成する上記Ｎ個のフォトダイオードのそれぞれのカソードは、上記行選択信号線と上記ゲートとを上記容量を介して接続する導電路に接続される一方、それぞれのアノードが上記リセット信号線に接続されたこと、
    を特徴とする請求の範囲第８項に記載の光センサ回路。
  10. 　上記フォトダイオードは、Ｎ／２個のフォトダイオードを電気的に直列接続した第１の組と、Ｎ／２個のフォトダイオードを電気的に直列接続した第２の組とを備え、
    　上記第１の組および第２の組の各一端に位置するフォトダイオードのカソードは、それぞれ、上記行選択信号線と上記ゲートとを上記容量を介して接続する導電路に接続される一方、上記第１の組および第２の組の各他端に位置するフォトダイオードのアノードは、それぞれ、上記リセット信号線に接続されていること、
    を特徴とする請求の範囲第８項に記載の光センサ回路。
  11. 　(1)電源電圧を供給する電源供給線と、光センサ回路の光検出信号を出力する出力信号線との間に、２つのドレインソース導電路を直列に形成するように、直列接続された第１のトランジスタおよび第２のトランジスタと、
    　(2)上記光検出信号の読取期間中に、上記第２のトランジスタのゲートに行選択信号を供給する行選択信号線と、
    　(3)上記フォトダイオードのリセット期間中に、上記フォトダイオードに順方向バイアスをかける第１電圧と、光検出期間中に、上記フォトダイオードに逆バイアスをかける第２電圧とに変化するリセット信号を供給するリセット信号線とを備え、
    　(4)上記フォトダイオードのカソードが、上記第１のトランジスタのゲートに接続されているとともに、容量を介して上記電源供給線に接続されていること、
    を特徴とする請求の範囲第７項に記載の光センサ回路。
  12. 　表示画面を構成する複数の画素の少なくとも１つに、請求の範囲第７項から第１１項のいずれか１項に記載の光センサ回路を内蔵したこと
    を特徴とする表示装置。
  13. 　上記複数の画素のうち、隣接し合った所定数の複数の画素に対し、上記光センサ回路を１つずつ内蔵し、
    　当該光センサ回路の１つを構成する上記ダイオードおよびその他の素子を、上記所定数の複数の画素に分散して配置したこと
    を特徴とする請求の範囲第１２項に記載の表示装置。
  14. 　上記複数の画素のそれぞれは、赤緑青三色の副画素によって構成され、
    　上記光センサ回路の１つを構成する上記Ｎ個のダイオードを、赤色の副画素と、青色の副画素とに分散して配置したこと、
    を特徴とする請求の範囲第１２項に記載の表示装置。
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