WO2009116202A1 - 実装基板、実装基板セット、およびパネルユニット - Google Patents

実装基板、実装基板セット、およびパネルユニット Download PDF

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WO2009116202A1
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corner
wiring
area
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裕喜 中濱
稲田 紀世史
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シャープ株式会社
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Definitions

  • the present invention relates to a mounting board set that is a mounting board on which a mounting board, circuit elements, and the like are mounted, and a panel unit that is a panel (liquid crystal display panel or the like) including the mounting board set.
  • the mounting substrate 111 (specifically, the base of the mounting substrate 111 and The main substrate 112) is subjected to plastic deformation. More specifically, the inverted U-shaped wall 151 is formed in a partial region of the main board 112 around the circuit element 121.
  • a circuit generated in the mounting substrate 111 that does not include the inverted U-shaped wall 151 as shown in FIGS. 11A and 11B (a cross-sectional view taken along line aa ′ in FIG. 11A).
  • the element 121 is peeled off, for example, the corner of the circuit element 121 where the fillet 152 of the adhesive 131 is difficult to be formed is not peeled off from the mounting substrate 111 (note that an arrow f in the figure means a load).
  • the mounting substrate 111 as described in Patent Document 1 requires a step of plastic deformation, and is limited to a material that can be plastically deformed. Therefore, the manufacturing process of the mounting substrate 111 is troublesome, and a highly versatile material cannot be used for the mounting substrate 111 (the cost of the mounting substrate 111 may increase due to the material cost).
  • the bump 122 is preferably connected to a wiring (not shown) included in the mounting substrate 111, and the wiring is preferably covered with a solder resist film.
  • the mounting surface 112 ⁇ / b> A of the mounting substrate 111 has the inverted U-shaped wall portion 151, it also becomes a cause of peeling and breaking of the solder resist film.
  • the present invention has been made in view of the above situation.
  • the object of the present invention is, when a circuit element is mounted, a simple mounting board that prevents the circuit element from peeling from the mounting board, and a mounting board set that is completed by mounting the circuit element on the mounting board,
  • Another object of the present invention is to provide a panel set in which the mounting board set and a liquid crystal display panel are connected.
  • a mounting board including a supply wiring for supplying current to a circuit element
  • the mounting surface area of the mounting board that overlaps the circuit element to be mounted is defined as a mounting area
  • at least the mounting surface and the non-mounting surface that is the back surface of the mounting surface Reinforcing wiring that overlaps the corner of the mounting area is formed on one surface.
  • the corner of the circuit element overlaps the corner of the mounting area. Therefore, if the vicinity of the corner of the mounting area is bent, the corner of the circuit element may be peeled off from the mounting substrate due to the bending.
  • the reinforcing wiring is positioned so as to overlap with the corner of the mounting area, the vicinity of the corner of the mounting area increases in rigidity and does not bend. Therefore, with such a mounting substrate, even if the circuit element is mounted, the corners of the circuit element are not peeled off from the mounting substrate.
  • the reinforcing wiring advance from the corner of the mounting area to the outside of the mounting area.
  • the bent portion of the mounting board is outside the mounting area where no reinforcing wiring exists. Therefore, the corners of the mounting area are surely not bent, and even if the circuit elements are mounted on the mounting board, the corners of the circuit elements are not peeled off from the mounting board.
  • the mounting substrate satisfy the following conditional expression (1) by extending a line that bisects the angle at the corner of the mounting region to a virtual bisector. 0 ⁇ L / D ⁇ 30 Conditional expression (1)
  • L The longest length from one end of the virtual bisector that overlaps the corner of the mounting area to the outside of the mounting area and overlaps the virtual bisector and reaches the edge of the reinforcing wiring
  • D Reinforcement It is the thickness of the wiring.
  • a region for mounting circuit elements (mounting region) must be ensured with high accuracy.
  • a solder resist film (first protection) by photolithography capable of forming a film with high accuracy Film) is formed.
  • the non-mounting surface does not require film forming accuracy as high as the mounting surface, and thus, for example, a highly rigid cover lay film (second protective film) is formed which is superior to the solder resist film. .
  • a protective film that covers at least the supply wiring on the mounting surface is a first protective film (solder resist film, etc.), and a protective film that covers at least the supply wiring on the non-mounting surface is a second protective film (coverlay film, etc.).
  • a line that bisects the angle at the corner is extended into a virtual bisector. Then, in the mounting substrate, the shortest distance between one end of the reinforcing wiring that overlaps the virtual bisector and one end of the second protective film that overlaps the virtual bisector is the main substrate that is the base of the mounting substrate and the first protective film. It is desirable to form only with.
  • the mounting board can be prevented from bending the mounting area in itself.
  • one end that overlaps the bump of the circuit element in the mounting area is set as an electrode overlapping point, and a group of a plurality of electrode overlapping points is set as an electrode overlapping point group, and a line that bisects the angle at the corner of the mounting area is extended.
  • Reinforcement wiring when a virtual bisector is used, and a line connecting the electrode overlap points adjacent to each other at the shortest distance between the virtual bisectors at the outermost electrode overlap point in the electrode overlap point group It is desirable to advance from the corner of the mounting area to the inside and beyond the boundary line.
  • the reinforcing wiring extends to the center of the mounting area. Therefore, the inside of the mounting area on the mounting substrate is not reliably bent due to the presence of the reinforcing wiring.
  • the reinforcing wiring may also serve as the supply wiring. In such a case, even if the bumps of the circuit elements are relatively large and the bump arrangement pitch is narrow, the area of the reinforcing wiring increases.
  • an adhesive is interposed between the circuit element and the mounting area. If it becomes like this, a mounting area
  • a mounting board set including the above mounting board and a circuit element mounted on the mounting board can also be said to be the present invention.
  • the bump included in the circuit element is a mounting board set connected to the supply wiring connected to the electrode overlapping point, a part of the supply wiring connected to the circuit element is not bent due to the presence of the reinforcing wiring. As a result, peeling between the bumps of the circuit element and the supply wiring is prevented.
  • a panel unit including the above mounting board set and a liquid crystal display panel connected to the mounting board set can also be said to be the present invention.
  • FIG. 3 is a cross-sectional view taken along line A-A ′ of FIG. 2.
  • FIG. 3 is a cross-sectional view taken along line B-B ′ of FIG. 2.
  • FIG. 3 is a plan view showing bumps of a circuit element.
  • FIG. 11 is a perspective view of a conventional mounting board set different from FIG. 10.
  • FIG. 11B is a cross-sectional view taken along the line a-a ′ of FIG. 11A.
  • Mounting board 12 Main board 13 Supply wiring 14 Connection wiring (supply wiring) 15 Solder resist film (first protective film) 16 Coverlay film (second protective film) 17 Reinforcing wiring MA Mounting area PP Corner of mounting area AA Open area IL Virtual bisecting line BL Boundary line WL Bending line 21 Circuit element 22 Bump 31 Adhesive PU Liquid crystal display panel ST Mounting board set UT Panel unit
  • FIG. 5 is a plan view showing a liquid crystal display panel PU built in an electronic device such as a mobile phone and a mounting board set ST connected to the liquid crystal display panel PU.
  • FIG. 2 is an enlarged plan view of the mounting board set ST.
  • There is a unit (a unit in which the liquid crystal display panel PU and the mounting substrate set ST are combined is referred to as a panel unit UT).
  • 3A and 3B are a cross-sectional view taken along line AA ′ and a cross-sectional view taken along line BB ′ in FIG. 2 (the line AA ′ is a virtual bisector described later). IL).
  • the mounting board set ST shown in these drawings includes various circuit elements 21 and a mounting board 11 on which the circuit elements 21 are mounted.
  • the circuit element 21 is an ACF (Anisotropic Conductive Film) or NCF (NCF). Mounted with adhesive 31 such as Non Conductive Film ⁇ .
  • FIG. 1 which is a plan view excluding the circuit element 21 is added to the above drawings, and the mounting substrate 11 will be described in detail.
  • the mounting substrate 11 includes a main substrate 12, a supply wiring 13, a connection wiring 14, a solder resist film (first protective film) 15, a coverlay film (second protective film) 16, and a reinforcing wiring 17.
  • the main board 12 is a member that becomes a base of the mounting board 11 and has flexibility. Therefore, the mounting board 11 including the main board 12 is also referred to as an FPC (Flexible Printed Circuits) board.
  • FPC Flexible Printed Circuits
  • substrate 12 a polyimide resin and PET (polyethylene terephthalate) are mentioned, for example.
  • the supply wiring 13 is connected to, for example, a bump (projection electrode) 22 included in the circuit element 21 and supplies a current from a power source (not shown) to the circuit element 21. Therefore, as shown in FIG. 3B, the bump 22 and the supply wiring 13 are connected.
  • the supply wiring 13 may be formed on at least one of the front surface (mounting surface) 12A and the back surface (non-mounting surface) 12B of the main substrate 12.
  • connection wiring 14 is a wiring formed on the back surface 12B of the main substrate 12, as shown in FIG. 3A, for example, and connects the supply wirings 13 to each other. Note that this connection wiring 14 also plays a role similar to that of the supply wiring 13 in that current is supplied to the circuit element 21, and thus can be said to be a kind of the supply wiring 13.
  • the solder resist film 15 is a resin film formed by photolithography, and protects the supply wiring 13 by covering the surface 12A of the main substrate 12 (more specifically, the solder resist film 15 is provided on the mounting surface 12A by the supply wiring 13). Covering at least).
  • the solder resist film 15 does not cover the entire surface 12A of the main substrate 12, but as shown in FIG. 1, a partial region (opening region) of the surface 12A on the main substrate 12 on which the circuit element 21 is scheduled to be mounted. AA) is not covered. For this reason, photolithography capable of patterning with high accuracy is used in order to secure a region not covered with the solder resist film 15.
  • the cover lay film 16 is a film that covers the wiring (the supply wiring 13 and the connection wiring 14 and the like) formed on the back surface 12B of the main substrate 12 (more specifically, the cover lay film 16 covers the connection wiring 14 on the non-mounting surface 12B. Cover at least the supply wiring 13). Therefore, the coverlay film 16 does not exist in a region where the wiring is not formed on the back surface 12B of the main substrate 12 (for example, a region of the back surface 12B immediately below the circuit element 21).
  • the cover lay film 16 is inferior to the solder resist film obtained by photolithography in patterning accuracy, but is higher in insulation and rigidity than the solder resist film 15.
  • the reinforcing wiring 17 prevents a part of the mounting substrate 11 from being bent, and determines a place where the mounting substrate 11 is bent. As an example, as shown in FIG. 1, the reinforcing wiring 17 overlaps the corner PP of the mounting area MA that is the area of the surface 12 ⁇ / b> A on the main substrate 12 that overlaps the circuit element 21. Specifically, the reinforcing wiring 17 advances from the corner PP of the mounting area MA to the outside of the mounting area MA.
  • the side that deviates from the mounting area MA is bent with the reinforcing wiring 17 as a boundary, not near the corner of the circuit element 21.
  • the reinforcing wiring 17 is positioned so as to overlap the corner of the circuit element 21 so that the vicinity of the corner of the circuit element 21 on the mounting substrate 11 can withstand the load F.
  • the reinforcing wiring 17 allows the partial region of the mounting board 11 to withstand the load F, so that the partial region of the mounting substrate 11 on the side deviating from the mounting region MA with respect to itself as a boundary. By the bend area.
  • the corner of the circuit element 21 is not peeled off from the mounting substrate 11 due to the load F. And if such peeling does not occur, the performance defect (for example, contact failure) of the circuit element 21 does not occur, and the quality as the mounting board set ST is improved.
  • the corners of the circuit elements 21 are peeled off from the mounting substrate 11 occupy most of the connection failures of the circuit elements 21 in the mounting substrate set ST (note that the fillet of the adhesive 31 is unlikely to occur at the corners of the circuit elements 21. (This is one reason why the corner of the circuit element 21 is peeled off from the mounting substrate 11). Therefore, if the corners of the circuit element 21 are not peeled off from the mounting substrate 11, the process defects are reduced, and the high-quality mounting substrate installation ST is used for a long time.
  • the shape of the reinforcing wiring 17 is not particularly limited.
  • it may be a square shape, or may be other polygonal shapes, circular shapes, linear shapes, net shapes, and detour shapes.
  • the mounting substrate 11 it is desirable that the following conditional expression (1) is satisfied.
  • This conditional expression (1) is from one end of the reinforcing wiring 17 that overlaps the corner PP of the mounting area MA to the outside of the mounting area MA and overlaps the virtual bisector IL and reaches the edge of the reinforcing wiring 17. Is standardized by the length of the thickness of the reinforcing wiring 17. Note that “L” in the figure indicates only the interval of + notation described below.
  • the reinforcing wiring 17 overlaps only inside the mounting area MA. Therefore, when the load F is applied to the mounting substrate 11, the mounting substrate 11 does not bend along the bending line WL (see FIG. 2), and the mounting substrate 11 can be bent near the corner of the circuit element 21. As a result, the corners of the circuit element 21 may be peeled off from the mounting substrate 11.
  • the mounting substrate 11 when the value of L / D exceeds the upper limit value, the length of the reinforcing wiring 17 overlapping the virtual bisector IL becomes excessively long, and the reinforcing wiring 17 itself is easily bent. Therefore, when the load F is applied to the mounting substrate 11, the mounting substrate 11 may be bent and the reinforcing wiring 17 may be bent. Then, one end of the reinforcing wiring 17 that overlaps the corner of the circuit element 21 (the corner PP of the mounting area MA) may be bent. If the reinforcing wiring 17 is bent in this way, the mounting board 11 is bent near the corner of the circuit element 21, and the corner of the circuit element 21 may be peeled off from the mounting board 11.
  • the mounting substrate 11 is not bent near the corner of the circuit element 21 and the corner of the circuit element 21 is not peeled off from the mounting substrate 11. As a result, the performance defect of the circuit element 21 does not occur, and the quality as the mounting board set ST is improved.
  • conditional expression (1a) that defines the following conditional ranges is satisfied. 0 ⁇ L / D ⁇ 20 Conditional expression (1a)
  • the shortest distance K between one end of the reinforcing wiring 17 that overlaps the virtual bisector IL and one end of the coverlay film 16 that overlaps the virtual bisector IL is the main substrate 12 and the solder. It is desirable to form only with the resist film 15.
  • the shortest distance K including two members (main substrate 12 and solder resist film 15) having relatively low rigidity is more easily bent than the distance L including relatively high rigidity reinforcing wiring 17. . Therefore, when the load F is applied to the mounting substrate 11, the interval L in the mounting substrate 11 is bent without bending the interval L in the mounting substrate 11. Therefore, the corners of the circuit element 21 are not reliably peeled off from the mounting substrate 11.
  • the reinforcing wiring 17 does not prevent only the corner of the circuit element 21 from being peeled off from the mounting substrate 11.
  • the reinforcing wiring 17 does not bend the inside of the mounting area MA in the mounting substrate 11 and reliably prevents the bumps 22 of the circuit element 21 and the supply wiring 13 from peeling off. .
  • the reinforcing wiring 17 has only to advance from the corner PP of the mounting area MA to the inside of the mounting area MA.
  • the reinforcing wiring 17 that has advanced to the inside of the mounting area MA extends toward the center of the mounting area MA. Therefore, the inside of the mounting area MA on the mounting substrate 11 is not bent due to the presence of the reinforcing wiring 17.
  • the reinforcing wiring 17 is more preferably inward from the corner PP of the mounting area MA and advanced beyond the boundary line BL.
  • the reinforcing wiring 17 extends further to the center side of the mounting area MA than the front end of the supply wiring 13. Therefore, the inside of the mounting area MA on the mounting substrate 11 is not further bent due to the presence of the reinforcing wiring 17.
  • the bumps 22 included in the circuit element 21 may be arranged in a grid as shown in FIG. Then, the electrode overlapping points BP of the mounting area MA corresponding to such circuit elements 21 are arranged in a grid pattern as shown in FIG.
  • the electrodes adjacent to each other with the virtual bisector IL sandwiched between them at the shortest distance A line connecting the overlapping points BP can be said to be a boundary line BL.
  • the boundary line BL is the outermost electrode at the grouped electrode overlapping point BP.
  • the line overlaps the electrode overlapping points BP that are adjacent to each other with the shortest distance between the virtual bisector IL.
  • FIG. 1, FIG. 6, and FIG. 8 are summarized, the following can be said. That is, a group of a plurality of electrode overlapping points BP is used as an electrode overlapping point group, and the reinforcing wiring 17 advances from the corner PP of the mounting area MA so as to overlap the shortest outer peripheral range in the electrode overlapping point group. If this is the case, the inside of the mounting area MA on the mounting substrate 11 is not reliably bent due to the presence of the reinforcing wiring 17.
  • the reinforcing wiring 17 overlaps the shortest outer peripheral range in the electrode overlapping point group while overlapping its corner with the virtual bisector IL. With this configuration, the interior of the mounting area MA near the corner of the circuit element 21 is not reliably bent due to the presence of the reinforcing wiring 17.
  • the reinforcing wiring 17 is formed on the mounting surface 12A of the mounting substrate 11, but is not limited thereto. That is, the supply wiring 17 may be formed on the non-mounting surface 12 ⁇ / b> B of the mounting substrate 11.
  • the bump 22 of the circuit element 21 may be connected to the reinforcing wiring 17. That is, the reinforcing wiring 17 may perform the same function as the supply wiring 13 (in short, the reinforcing wiring 17 may also serve as the supply wiring 13).
  • the reinforcing wiring 17 The area increases. For example, as shown in FIG. 8, when the electrode overlapping points BP of the mounting area MA are dense, it can be useful that the reinforcing line 17 also serves as the supply line 13.
  • the mounting area MA is connected to the circuit element 21 having a relatively high rigidity via the adhesive 31. Therefore, the mounting area MA on the mounting substrate 11 is not bent.
  • the mounting area MA is connected to the relatively high-rigidity circuit element 21 and the reinforcing wiring 17 via the adhesive 31.
  • the reinforcing wiring 17, the adhesive 31, and the circuit element 21 are stacked in this order on the mounting area MA, and a four-layer structure of the mounting area MA, the reinforcing wiring 17, the adhesive 31, and the circuit element 21 is formed. . Therefore, even if the load F is applied to the mounting substrate 11, the mounting area MA that is part of the multilayer structure is not bent.
  • liquid crystal display panel PU was mentioned as a panel, it is not limited to this.
  • it may be an organic EL (electroluminescence) panel or a plasma panel.

Abstract

 回路素子(21)に対して電流供給する供給配線(13)を含む実装基板(11)にあって、回路素子(21)に重なる実装基板(11)の実装面(12A)の領域を実装領域(MA)とすると、実装領域(MA)の隅(PP)に重なる補強配線(17)が実装面(12A)に形成される。

Description

実装基板、実装基板セット、およびパネルユニット
 本発明は、実装基板、回路素子等を実装した実装基板である実装基板セット、および、実装基板セットを備えるパネル(液晶表示パネル等)であるパネルユニットに関するものである。
 昨今の小型の電子機器、例えば、携帯電話等のモバイルツールでは、可撓性を有する実装基板が多用される。そして、このような実装基板には、種々の回路素子が接着剤を介して実装される。ただし、回路素子の実装された実装基板(実装基板セットとも称する)に対して負荷(応力)がかかる場合、それに起因して、回路素子が実装基板から剥離しやすい。
 そこで、図10の断面図に示すように、特許文献1に記載の回路素子121を実装した実装基板111では、回路素子121を囲むように、実装基板111(詳説すると、実装基板111の基体となる主基板112)に塑性変形加工が施される。詳説すると、逆U字型壁部151が、回路素子121周辺の主基板112の一部領域に作成される。
 このようになっていると、図11Aおよび図11B(図11Aのa-a’線矢視断面図)に示されるような、逆U字型壁部151を含まない実装基板111にて生じる回路素子121の剥離、例えば、接着剤131のフィレット152の形成されにくい回路素子121の隅が実装基板111から剥がれない(なお、図中の矢印fは負荷を意味する)。
特開2000-3935号公報
 しかしながら、特許文献1に記載されるような実装基板111は、塑性変形させる工程を要し、さらに、塑性変形可能な材料に限定される。そのため、この実装基板111の製造工程は煩わしく、また、汎用性の高い材料が実装基板111に使用できない(材料費に起因して実装基板111のコストが高くなりかねない)。
 また、図10では図示されていないが、バンプ122は、実装基板111に含まれる配線(不図示)に接続され、その配線は、ソルダーレジスト膜で覆われると望ましい。しかしながら、実装基板111の実装面112Aに逆U字型の壁部151が有ると、ソルダーレジスト膜の剥離および破断の一因にもなる。
 本発明は、上記の状況を鑑みてなされたものである。そして、本発明の目的は、回路素子を実装した場合、その回路素子の実装基板からの剥離を防止する簡易な実装基板、さらに、その実装基板に回路素子を実装して完成する実装基板セット、および、この実装基板セットと、液晶表示パネルとをつなげたパネルセットを提供することにある。
 回路素子に対して電流供給する供給配線を含む実装基板では、実装される回路素子に重なる実装基板の実装面の領域を実装領域とすると、実装面および実装面の裏面である非実装面の少なくとも一方の面に、実装領域の隅に重なる補強配線が形成される。
 通常、実装基板に回路素子が実装されると、実装領域の隅には、回路素子の隅が重なる。そのため、実装領域の隅付近が曲がると、それに起因して、回路素子の隅が実装基板から剥離しかねない。しかし、補強配線が実装領域の隅に重なるように位置すると、実装領域の隅付近は、剛性を増して曲がらなくなる。そのため、このような実装基板であれば、回路素子が実装されたとしても、その回路素子の隅が実装基板から剥がれない。
 なお、補強配線は、実装領域の隅から、実装領域の外側へと進出すると望ましい。このようになっていると、実装基板の曲がる箇所が、補強配線の存在しない実装領域の外側になる。そのため、確実に、実装領域の隅付近が曲がらず、実装基板に回路素子が実装されたとしても、その回路素子の隅が実装基板から剥がれない。
 また、実装領域の隅における角度を2等分する線を延ばして仮想2等分線とし、下記条件式(1)が満たされる実装基板であると望ましい。
  0<L/D≦30 … 条件式(1)
   ただし、
     L :実装領域の隅に重なる仮想2等分線の一端から、実装領域の外側に向
        かい、かつ仮想2等分線に重なって、補強配線の縁に至るまでの最長
        の長さ
     D :補強配線の厚み長
   である。
 回路素子が実装基板に実装された場合に、回路素子の隅が実装基板から剥離する一因としては、例えば、実装領域の隅にかかる負荷が挙げられる。すると、この負荷が実装領域の隅に伝達されぬように、補強配線が形成されるとよい。そのため、補強配線が、実装領域の隅にかかる仮想2等分線に沿って伝達される実装基板への負荷に耐えなくてはならない。そこで、補強配線が一定以上の剛性を有すべく、条件式(1)が満たされる。すなわち、一定以上の剛性を有すべく、補給配線は過剰に長くならない。
 ところで、通常、実装面では、回路素子を実装させるための領域(実装領域)が精度よく確保されなくてはならず、例えば、高精度で成膜可能なフォトリソグラフィーによるソルダーレジスト膜(第1保護膜)が形成される。一方で、非実装面には、実装面ほどの成膜精度は不要であるので、例えば、ソルダーレジスト膜よりも絶縁性に優れ、高剛性のカバーレイフィルム(第2保護膜)が形成される。
 そこで、実装面における供給配線を少なくとも覆う保護膜を第1保護膜(ソルダーレジスト膜等)、非実装面における供給配線を少なくとも覆う保護膜を第2保護膜(カバーレイフィルム等)とし、実装領域の隅における角度を2等分する線を延ばして仮想2等分線とする。すると、実装基板において、仮想2等分線に重なる補強配線の一端と仮想2等分線に重なる第2保護膜の一端との最短間隔は、実装基板の基体である主基板と第1保護膜とだけで形成されると望ましい。
 このようになっていれば、実装領域の隅にかかる仮想2等分線に沿って伝達される実装基板への負荷で、比較的低剛性(可撓性の高い、屈曲性の高い)の実装基板の基体である主基板と第1保護膜とだけで形成される一部領域、すなわち、仮想2等分線に重なる補強配線の一端と仮想2等分線に重なる第2保護膜の一端との最短間隔を含む実装基板が曲がる。その結果、実装領域の隅付近が曲がらず、実装基板に回路素子が実装されたとしても、その回路素子の隅が実装基板から剥がれない。
 また、補強配線が、実装領域の隅から、実装領域の内側へと進出していれば、実装基板は、自身における実装領域の内部を曲げないようにもできる。
 特に、実装領域にて回路素子のバンプに重なる一端を電極重畳点とするとともに、複数の電極重畳点の集まりを電極重畳点群とし、実装領域の隅における角度を2等分する線を延ばして仮想2等分線とし、電極重畳点群での最外の電極重畳点において、仮想2等分線を挟みかつ最短距離で隣り合う電極重畳点同士を結ぶ線を境界線とする場合、補強配線は、実装領域の隅から内側に向かい、境界線を越えて進出すると望ましい。
 このようになっていると、実装領域の中心側まで補強配線は延びる。そのため、実装基板における実装領域の内部が、補強配線の存在によって確実に曲がらない。
 なお、補強配線が、供給配線も兼ねてもかまわない。このようになっていると、回路素子のバンプが比較的多く、バンプの配置ピッチが狭かったとしても、補強配線の面積が増大する。
 また、回路素子と実装領域との間に接着剤が介在すると望ましい。このようになっていれば、実装領域が接着剤を介して高剛性の回路素子につながる。そのため、実装基板における実装領域が曲がらない。
 なお、以上の実装基板と、実装基板に実装された回路素子と、を含む実装基板セットも本発明といえる。
 また、回路素子に含まれるバンプが、電極重畳点につながる供給配線に接続される実装基板セットであれば、回路素子に接続した供給配線の一部分は、補強配線の存在によって曲がらない。その結果、回路素子のバンプと供給配線との剥離が防止される。
 なお、以上の実装基板セットと、実装基板セットにつながる液晶表示パネルと、を含むパネルユニットも本発明といえる。
 本発明の実装基板に回路素子が実装されたとしても、補強配線の存在によって、回路素子の隅付近における実装基板の一部領域が曲がらない。そのため、回路素子の隅が実装基板から剥がれない。
は、表面(実装面)からみた実装基板の平面図である。 は、実装面からみた実装基板セットの平面図である。 は、図2のA-A’線矢視断面図である。 は、図2のB-B’線矢視断面図である。 は、実装基板の曲がる状態を示す断面図である。 は、パネルユニットの平面図である。 は、図1とは異なる実装基板の平面図である。 は、回路素子のバンプを示す平面図である。 は、図1および図6とは異なる実装基板の平面図である。 は、図2とは異なる実装基板セットの平面図である。 は、従来の実装基板セットの断面図である。 は、図10とは異なる従来の実装基板セットの斜視図である。 は、図11Aのa-a’線矢視断面図である。
符号の説明
   11  実装基板
   12  主基板
   13  供給配線
   14  連絡配線(供給配線)
   15  ソルダーレジスト膜(第1保護膜)
   16  カバーレイフィルム(第2保護膜)
   17  補強配線
   MA  実装領域
   PP  実装領域の隅
   AA  開口領域
   IL  仮想2等分線
   BL  境界線
   WL  屈曲線
   21  回路素子
   22  バンプ
   31  接着剤
   PU  液晶表示パネル
   ST  実装基板セット
   UT  パネルユニット
 [実施の形態1]
 実施の一形態について、図面に基づいて説明すれば、以下の通りである。なお、便宜上、ハッチングや部材符号等を省略する場合もあるが、かかる場合、他の図面を参照するものとする。
 図5は携帯電話等の電子機器に内蔵される液晶表示パネルPUと、この液晶表示パネルPUにつながる実装基板セットSTを示す平面図であり、図2は実装基板セットSTを拡大した平面図である(なお、液晶表示パネルPUと実装基板セットSTとの組み合わさったユニットは、パネルユニットUTと称する)。また、図3Aおよび図3Bは、図2におけるA-A’線矢視断面図およびB-B’線矢視断面図である(なお、A-A’線は、後述する仮想2等分線ILでもある)。
 そして、これらの図に示される実装基板セットSTは、種々の回路素子21と、この回路素子21を実装する実装基板11を含む{なお、回路素子21は、ACF(Anisotropic Conductive Film)またはNCF(Non Conductive Film)のような接着剤31で、実装される}。
 ここで、以上の図面に対し、さらに回路素子21を除いて図示した平面図である図1を加えて、実装基板11を詳説する。実装基板11は、主基板12、供給配線13、連絡配線14、ソルダーレジスト膜(第1保護膜)15、カバーレイフィルム(第2保護膜)16、および補強配線17を含む。
 主基板12は、実装基板11の基体となる部材であり可撓性を有する。そのため、主基板12を含む実装基板11は、FPC(Flexible Printed Circuits)基板とも称される。なお、主基板12の材料としては、例えば、ポリイミド樹脂やPET(ポリエチレンテレフタレート)が挙げられる。
 供給配線13は、例えば、回路素子21に含まれるバンプ(突起電極)22につながり、不図示の電源からの電流を回路素子21に供給する。したがって、図3Bに示すように、バンプ22と供給配線13とは接続する。なお、供給配線13は、主基板12の表面(実装面)12Aおよび裏面(非実装面)12Bの少なくとも一方に形成されればよい。
 連絡配線14は、例えば図3Aに示すように、主基板12の裏面12Bに形成される配線であり、供給配線13同士を接続する。なお、この連絡配線14も、回路素子21に電流を供給する点では、供給配線13と同様の役割を果たすので、供給配線13の一種ともいえる。
 ソルダーレジスト膜15は、フォトリソグラフィーで形成される樹脂膜であり、主基板12の表面12Aを覆うことで、供給配線13を保護する(詳説すると、ソルダーレジスト膜15は実装面12Aにおける供給配線13を少なくとも覆う)。
 なお、ソルダーレジスト膜15は、主基板12の表面12A全面を覆うのではなく、図1に示すように、回路素子21の実装を予定される主基板12における表面12Aの一部領域(開口領域AA)を覆わない。そのため、このようなソルダーレジスト膜15に覆われない領域を確保すべく、精度よくパターニング可能なフォトリソグラフィーが用いられる。
 カバーレイフィルム16は、主基板12の裏面12Bに形成される配線(供給配線13および連絡配線14等)を覆うフィルムである(詳説すると、カバーレイフィルム16は非実装面12Bにおける連絡配線14のような供給配線13を少なくとも覆う)。したがって、主基板12の裏面12Bにて配線の形成されない領域(例えば、回路素子21直下の裏面12Bの領域)には、カバーレイフィルム16は存在しない。なお、このカバーレイフィルム16は、パターニング精度はフォトリソグラフィーによるソルダーレジスト膜には劣るものの、絶縁性および剛性はソルダーレジスト膜15よりも高い。
 補強配線17は、実装基板11の一部領域を曲がらないようにするとともに、実装基板11の曲がる箇所を決定づける。一例として、補強配線17は、図1に示すように、回路素子21に重なる主基板12における表面12Aの領域である実装領域MAの隅PPに重なる。詳説すると、補強配線17は、実装領域MAの隅PPから、実装領域MAの外側へと進出する。
 すると、主基板12の表面12Aにて、補強配線17の一部はソルダーレジスト膜15に覆われるととともに、補強配線17の残部はソルダーレジスト膜15に覆われず回路素子21の実装を予定される領域(開口領域)AAに進出する。
 そして、このような補強配線17であれば、例えば、図2および図3Aに示すように、負荷Fが実装基板11にかかった場合に、実装基板11は線(屈曲線)WLに沿って折れ曲がろうとする。そして、実装基板11が折れ曲がると、図4の断面図のようになる。
 詳説すると、図4に示すように、実装基板11において、回路素子21の隅付近ではなく、補強配線17を境にして実装領域MAから乖離する側が曲がる。これは、補強配線17が、回路素子21の隅に重なるように位置することで、実装基板11における回路素子21の隅付近を負荷Fに耐えられるようにしたためである。
 いいかえると、補強配線17は、実装基板11の一部領域を負荷Fに耐えられるようにすることで、自身を境にして実装領域MAから乖離する側の実装基板11の一部領域を負荷Fによって曲がる領域にしている。
 そして、このように回路素子21の隅付近から離れた実装基板11の一部領域が曲がるようになれば、負荷Fに起因して、回路素子21の隅が実装基板11からは剥がれない。そして、このような剥離が生じなければ、回路素子21の性能不良(例えば、接触不良)が起きず、実装基板セットSTとしての品質が向上する。
 なお、回路素子21の隅が実装基板11から剥がれることが、実装基板セットSTでの回路素子21の接続不良の大部分を占める(なお、接着剤31のフィレットが回路素子21の隅に生じにくいことが、実装基板11から回路素子21の隅が剥がれる一因である)。そのため、回路素子21の隅が実装基板11からは剥がれなければ、工程不良が減少し、さらに長時間にわたって高品質な実装基板設置STが使用されることになる。
 ところで、補強配線17の形状は、特に限定されるものではない。例えば、図1に示すように四角状でもよいし、その他の多角形状、円状、線状、網状、および迂回状であってもかまわない。ただし、実装基板11では、以下の条件式(1)が満たされると望ましい。
 詳説すると、実装領域MAの隅PPにおける角度を2等分する線を延ばして仮想2等分線IL(図1参照)とするとともに、下記の条件式(1)が満たされると望ましい(図3Aも参照)。この条件式(1)は、実装領域MAの隅PPに重なる補強配線17の一端から、実装領域MAの外側に向かい、かつ仮想2等分線ILに重なって、補強配線17の縁に至るまでの最長の長さを、補強配線17の厚みの長さで規格化する。なお、図中の“L”は、下記に説明する+表記の間隔のみを示す。
  0<L/D≦30 … 条件式(1)
   ただし、
     L :実装領域MAの隅PPに重なる補強配線17の一端から、実装領域MA
        の外側に向かい、かつ仮想2等分線ILに重なって、補強配線17の縁
        に至るまでの最長の長さ(ただし、仮想2等分線ILに重なって、実装
        領域MAの外側に向かって延びるLは “+”表記され、実装領域MA
        の内側に向かって延びるLは“-”表記される)
     D :補強配線17の厚み長
   である。
 L/D(アスペクト比)の値が下限値以下である場合、例えば、補強配線17は、実装領域MAの内部にしか重ならない。そのため、実装基板11に負荷Fがかかる場合、屈曲線WL(図2参照)に沿って実装基板11が曲がらず、回路素子21の隅付近にて実装基板11が曲がり得る。その結果、回路素子21の隅が実装基板11から剥がれかねない。
 一方、L/Dの値が上限値を上回る場合、仮想2等分線ILに重なる補強配線17の長さが過剰に長くなり、補強配線17自体が撓みやすくなる。そのため、実装基板11に負荷Fがかかる場合、実装基板11が曲がるとともに補強配線17までも曲がりかねない。すると、回路素子21の隅(実装領域MAの隅PP)に重なる補強配線17の一端も曲がりかねない。そして、このようにして、補強配線17が曲がってしまうと、回路素子21の隅付近にて実装基板11が曲がることになり、回路素子21の隅が実装基板11から剥がれかねない。
 したがって、L/Dの値が条件式(1)の範囲内であれば、回路素子21の隅付近にて実装基板11が曲がらず、回路素子21の隅が実装基板11から剥がれない。その結果、回路素子21の性能不良が起きず、実装基板セットSTとしての品質が向上する。
 なお、条件式(1)の条件範囲のなかでも、以下の条件範囲を定めた条件式(1a)が満たされると望ましい。
  0<L/D≦20 … 条件式(1a)
 また、図3Aに示すように、仮想2等分線ILに重なる補強配線17の一端と、仮想2等分線ILに重なるカバーレイフィルム16の一端との最短間隔Kは、主基板12とソルダーレジスト膜15とだけで形成されると望ましい。
 このようになっていると、比較的低剛性な2つの部材(主基板12・ソルダーレジスト膜15)を含む最短間隔Kは、比較的高剛性な補強配線17を含む間隔Lに比べて曲がりやすい。したがって、実装基板11に負荷Fが加わった場合、実装基板11における間隔Lは曲がることなく、実装基板11における間隔Kが曲がる。そのため、回路素子21の隅が実装基板11から確実に剥がれない。
 なお、図3Aに示される実装基板11における一部領域の曲がりやすさを順番付けると、間隔Kを含む実装基板11の一部領域、間隔Lを含む実装基板11の一部領域、カバーレイフィルム16の重なる実装基板11の一部領域、回路素子21の重なる実装基板11の一部領域、の順になる。
 ところで、補強配線17は、回路素子21の隅が実装基板11から剥がれることのみを防止するわけではない。例えば、回路素子21が薄く撓みやすい場合、補強配線17は、実装基板11における実装領域MAの内部を曲がらないようにして、回路素子21のバンプ22と供給配線13との剥離を確実に防止する。
 このような防止のためには、以下のようになっているとよい。すなわち、補強配線17は、実装領域MAの隅PPから、実装領域MAの内側へと進出すればよい。
 このようになっていれば、実装領域MAの内側に進出した補強配線17は、実装領域MAの中心に向かって延びる。そのため、実装基板11における実装領域MAの内部が、補強配線17の存在によって曲がらない。
 さらに、図6に示すように、実装領域MAにて回路素子21のバンプ22に重なる一端を電極重畳点BP、仮想2等分線ILを挟みかつ最短距離で隣り合う電極重畳点BP同士を結ぶ線を境界線BLとすると、補強配線17は、実装領域MAの隅PPから内側に向かい、境界線BLを越えて進出するとさらに望ましい。
 このようになっていると、供給配線13の先端よりもさらに実装領域MAの中心側まで補強配線17は延びる。そのため、実装基板11における実装領域MAの内部が、補強配線17の存在によって一層曲がらない。
 なお、回路素子21に含まれるバンプ22は、図7に示すように、格子状に配置されることもある。そして、このような回路素子21に対応する実装領域MAの電極重畳点BPは、図8に示すように、格子状に並ぶ。このような配置の場合、格子状の群(電極重畳点群)になった電極重畳点BPでの最外の電極重畳点BPにおいて、仮想2等分線ILを挟みかつ最短距離で隣り合う電極重畳点BP同士を結ぶ線が境界線BLともいえる。
 もちろん、図1および図6に示されるような、格子状の配置されていない電極重畳点BPの群であっても、境界線BLは、群になった電極重畳点BPでの最外の電極重畳点BPにおいて、仮想2等分線ILを挟みかつ最短距離で隣り合う電極重畳点BP同士を結ぶ線である。
 なお、図1、図6、図8を総括すると、以下のようにもいえる。すなわち、複数の電極重畳点BPの集まりを電極重畳点群とし、その電極重畳点群における最短の外周範囲に重なるように、補強配線17は、実装領域MAの隅PPから進出する。このようになっていれば、実装基板11における実装領域MAの内部が、補強配線17の存在によって確実に曲がらない。
 また、補強配線17は、電極重畳点群における最短の外周範囲に重なりつつ、自身の隅を仮想2等分線ILに重ねると望ましい。このようになっていれば、回路素子21の隅付近の実装領域MAの内部が、補強配線17の存在によって確実に曲がらない。
 [その他の実施の形態]
 なお、本発明は上記の実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で、種々の変更が可能である。
 例えば、以上では、補強配線17は、実装基板11の実装面12A上に形成されていたが、これに限定されるものではない。すなわち、補給配線17は、実装基板11の非実装面12B上に形成されてもかまわない。
 要は、回路素子21が実装基板11に実装される場合に、回路素子21の隅に重なるように、補強配線17が位置すれば、実装基板11の実装面12Aであっても非実装面12Bであってもかまわない。なお、以上での重なるとは、主基板12の厚み方向における種々部材の重なりを意味する。
 また、図9に示すように、補強配線17に回路素子21のバンプ22がつながってもよい。すなわち、補強配線17が供給配線13と同様の機能を果たしてもよい(要は、補強配線17が供給配線13を兼ねてもよい)。
 このようになっていると、回路素子21の実装基板11からの剥離が防止されるだけでなく、回路素子21のバンプの配置ピッチ(電極重畳点BP)が狭かったとしても、補強配線17の面積が増大する。例えば、図8に示すように、実装領域MAの電極重畳点BPが密になっている場合、補強回線17が供給回線13を兼ねていると有用といえる。
 また、図2~図4に示すように、回路素子21と実装領域MAとの間に接着剤31が介在すると望ましい。このようになっていれば、実装領域MAが接着剤31を介して比較的高剛性の回路素子21につながる。そのため、実装基板11における実装領域MAは曲がらない。
 特に、補強配線17が実装領域MAの内側にまで延びていると、実装領域MAは、接着剤31を介して比較的高剛性な回路素子21および補強配線17につながる。要は、実装領域MA上に、補強配線17、接着剤31、回路素子21がこの順で積み上がり、実装領域MA・補強配線17・接着剤31・回路素子21の4層構造が形成される。そのため、負荷Fが実装基板11にかかったとしても、多層構造の一部となった実装領域MAは、曲がらない。
 なお、図5では、パネルとして液晶表示パネルPUを挙げたが、これに限定されるものではない。例えば、有機EL(electroluminescence)のパネルであっても、プラズマパネルであってもかまわない。

Claims (12)

  1.  回路素子に対して電流供給する供給配線を含む実装基板にあって、
     実装される上記回路素子に重なる上記実装基板の実装面の領域を実装領域とすると、
     上記実装面および上記実装面の裏面である非実装面の少なくとも一方の面に、上記実装領域の隅に重なる補強配線が形成される実装基板。
  2.  上記補強配線は、上記実装領域の隅から、上記実装領域の外側へと進出する請求項1に記載の実装基板。
  3.  上記実装領域の隅における角度を2等分する線を延ばして仮想2等分線とし、
     下記条件式(1)が満たされる請求項2に記載の実装基板。
      0<L/D≦30 … 条件式(1)
       ただし、
         L :上記実装領域の隅に重なる上記仮想2等分線の一端から、上記実装領
            域の外側に向かい、かつ上記仮想2等分線に重なって、上記補強配線
            の縁に至るまでの最長の長さ
         D :上記補強配線の厚み長
       である。
  4.  上記実装面における上記供給配線を少なくとも覆う保護膜を第1保護膜、上記非実装面における上記供給配線を少なくとも覆う保護膜を第2保護膜とし、
     上記実装領域の隅における角度を2等分する線を延ばして仮想2等分線とすると、
     上記仮想2等分線に重なる上記補強配線の一端と上記仮想2等分線に重なる上記第2保護膜の一端との最短間隔は、上記実装基板の基体である主基板と上記第1保護膜とだけで形成される請求項1に記載の実装基板。
  5.  上記補強配線は、上記実装領域の隅から、上記実装領域の内側へと進出する請求項1に記載の実装基板。
  6.  上記実装領域にて上記回路素子のバンプに重なる一端を電極重畳点とするとともに、複数の電極重畳点の集まりを電極重畳点群とし、
     上記実装領域の隅における角度を2等分する線を延ばして仮想2等分線とし、
     上記電極重畳点群での最外の電極重畳点において、仮想2等分線を挟みかつ最短距離で隣り合う上記電極重畳点同士を結ぶ線を境界線とすると、
     上記補強配線は、上記実装領域の隅から内側に向かい、上記境界線を越えて進出する請求項5に記載の実装基板。
  7.  上記補強配線が、上記供給配線も兼ねる請求項1に記載の実装基板。
  8.  上記回路素子と上記実装領域との間に接着剤が介在する請求項1に記載の実装基板。
  9.  請求項1~8のいずれか1項に記載の実装基板と、
     上記実装基板に実装された回路素子と、
    を含む実装基板セット。
  10.  請求項6に記載の実装基板と、
     上記実装基板に実装された回路素子と、
    を含み、
     上記回路素子に含まれるバンプが、上記電極重畳点につながる上記供給配線に接続される実装基板セット。
  11.  請求項9に記載の実装基板セットと、
     上記実装基板セットにつながる液晶表示パネルと、
    を含むパネルユニット。
  12.  請求項10に記載の実装基板セットと、
     上記実装基板セットにつながる液晶表示パネルと、
    を含むパネルユニット。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013191898A (ja) * 2013-07-04 2013-09-26 Rohm Co Ltd 半導体装置
US9117774B2 (en) 2004-09-28 2015-08-25 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
CN106330212A (zh) * 2016-08-31 2017-01-11 联想(北京)有限公司 载波聚合接收装置及射频前端装置
US11842972B2 (en) 2004-09-28 2023-12-12 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5452290B2 (ja) * 2010-03-05 2014-03-26 ラピスセミコンダクタ株式会社 表示パネル
KR20140026844A (ko) * 2012-08-23 2014-03-06 삼성전자주식회사 디바이스로부터의 결제 요청을 인증하는 방법 및 시스템
JP7202785B2 (ja) * 2018-04-27 2023-01-12 新光電気工業株式会社 配線基板及び配線基板の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163475A (ja) * 1997-11-27 1999-06-18 Nec Corp 電子部品を実装したフレキシブル回路基板ユニット
JP2000068328A (ja) * 1998-08-21 2000-03-03 Olympus Optical Co Ltd フリップチップ実装用配線基板
JP2004356144A (ja) * 2003-05-27 2004-12-16 Fujikura Ltd 部品実装フレキシブル回路基板

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4251129B2 (ja) * 2004-10-25 2009-04-08 セイコーエプソン株式会社 実装構造体、電気光学装置及び電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163475A (ja) * 1997-11-27 1999-06-18 Nec Corp 電子部品を実装したフレキシブル回路基板ユニット
JP2000068328A (ja) * 1998-08-21 2000-03-03 Olympus Optical Co Ltd フリップチップ実装用配線基板
JP2004356144A (ja) * 2003-05-27 2004-12-16 Fujikura Ltd 部品実装フレキシブル回路基板

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9117774B2 (en) 2004-09-28 2015-08-25 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
US9721865B2 (en) 2004-09-28 2017-08-01 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
US9831204B2 (en) 2004-09-28 2017-11-28 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
US10522494B2 (en) 2004-09-28 2019-12-31 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
US10818628B2 (en) 2004-09-28 2020-10-27 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
US11355462B2 (en) 2004-09-28 2022-06-07 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
US11842972B2 (en) 2004-09-28 2023-12-12 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
JP2013191898A (ja) * 2013-07-04 2013-09-26 Rohm Co Ltd 半導体装置
CN106330212A (zh) * 2016-08-31 2017-01-11 联想(北京)有限公司 载波聚合接收装置及射频前端装置

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