WO2009000258A1 - Verfahren zur herstellung von substraten - Google Patents

Verfahren zur herstellung von substraten Download PDF

Info

Publication number
WO2009000258A1
WO2009000258A1 PCT/DE2008/001057 DE2008001057W WO2009000258A1 WO 2009000258 A1 WO2009000258 A1 WO 2009000258A1 DE 2008001057 W DE2008001057 W DE 2008001057W WO 2009000258 A1 WO2009000258 A1 WO 2009000258A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
etching
recess
substance
filled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/DE2008/001057
Other languages
English (en)
French (fr)
Inventor
Christian Drabe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV
Original Assignee
Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV filed Critical Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV
Publication of WO2009000258A1 publication Critical patent/WO2009000258A1/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
    • H10W20/023—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
    • H10W20/023—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias
    • H10W20/0245—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias comprising use of blind vias during the manufacture
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
    • H10W20/023—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias
    • H10W20/0249—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias wherein the through-semiconductor via protrudes from backsides of the chips, wafers or substrates during the manufacture
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F71/00—Manufacture or treatment of devices covered by this subclass

Definitions

  • the invention relates to a process for the production of substrates.
  • the substrates can also be used, for example, as semiconductor substrates in various applications, wherein a miniaturized design can be achieved.
  • optical detectors such as e.g. Photodiodes are arranged on substrates according to the invention and contacted electrically conductive, so that their respective measurement signals supplied to an electronic evaluation and also an image of detected image signals is possible.
  • a higher flexibility for the arrangement of such elements is given on the front.
  • TWI via-hole interconnection
  • a silicon substrate is to be machined from front and back.
  • a trench structure is formed on the front side of the semiconductor substrate by an etching process to achieve an electrically conductive connection and an insulation. This trench structure is etched into the surface.
  • the front side is provided with a dielectric layer, which is also formed in the recesses.
  • the so-coated wells are then filled with a substance.
  • contact elements can be formed on the surface.
  • the methods commonly used can be used for technological reasons (breaking strength of the substrates , Selectivities or homogeneities of etchings) or for economic reasons (required processing time for polishing or chemical-mechanical polishing) are not used or only connected with considerable disadvantages.
  • substrates according to the invention it is possible, for example, to use monocrystalline silicon substrates (Si wafers) or those of GaAs, SiGe, SiC or a glass, which may have a sufficiently large thickness, for example up to about 1000 ⁇ m or even below.
  • the selection can be made taking into account the desired thickness of a finished processed substrate.
  • substrates can be used in standard dimensions and processed to an arbitrary target thickness, which can extend into areas of very small thicknesses.
  • etching e.g. Dry etching recesses for buried structures with a minimum depth of e.g. Formed 200 microns.
  • a substrate prepared in this way can then be processed further so that an electrically insulating coating is formed on the front side, which is also formed on the surface, that is to say the inner walls of the depressions.
  • the coating may be an oxide layer, preferably a thermally formed silicon dioxide layer.
  • the wells are completely filled with a substance, preferably an electrically conductive substance.
  • the one or more internally disposed well (s) may be filled with e.g. a metal, polysilicon or doped polysilicon are filled and thus form an electrically conductive connection through the substrate after completion because of the increased electrical conductivity after completion.
  • One or more well (s) can finish on then processed element but also form an insulator.
  • a depression can be filled with an electrically insulating substance, but also for the sake of simplicity with the doped poly-silicon.
  • the insulating effect is achieved by the electrically insulating coating of the inner wall of this recess.
  • the substrate can subsequently be processed on its rear side.
  • the thickness of the semiconductor substrate is reduced from the rear side until the depressions are also exposed on the rear side and electrical potentials which extend through the substrate and are formed by the substrate can be formed. This is e.g. achieved by grinding.
  • an abrasive material removal takes place starting from the rear side, in which a region-wise disruption of a region, for example of the crystal region of the substrate material takes place.
  • a thus reduced in its thickness substrate is then further processed from its back by wet chemical etching and thereby further reduces its thickness.
  • the etching is then carried out with at least two etching stages, in which different etching liquids are used, which have different etch rates for the substances to be removed and an electrically insulating coating.
  • the disturbed, especially in its crystal structure disturbed and then possibly undisturbed region of the substrate is further removed by wet chemical etching first.
  • 3 COOH may be used as the etching liquid, for example HNO3 / HF / CH may be used.
  • the etching front can reach a substance in depressions and / or a coating material, on inner walls of depressions.
  • etching can be continued with a second etching step.
  • An etching liquid e.g. HF used, which has a higher etching rate for the respective substance (s) and / or the coating material of the recess (s), as for the substrate material.
  • etching liquid with corresponding etching rates for example HNO 3 / HF / CH 3 COOH
  • etching liquid with corresponding etching rates, for example HNO 3 / HF / CH 3 COOH, can be used again. So then a flat flat surface can be obtained on the back. But it can also remain on the back of protruding areas of a substance and / or the coating material, with coating material, such as a Oxide, preferably silica, electrical insulation can be formed.
  • etching liquid e.g. HF used, which has a higher etching rate for the respective substance (s) and / or the coating material of the recess (s), as for the substrate material.
  • exposed areas of an electrically conductive substance can be connected to one another in an electrically conductive manner and interconnected as required.
  • the invention makes it possible to provide substrates which can be produced simply, flexibly in a short time and in which the substrate material is free from defects and inhomogeneities.
  • FIG. 1 shows in schematic form a sectional view of a silicon semiconductor substrate with two recesses before mechanical machining with abrasive material removal;
  • FIG. 2 shows in schematic form a sectional view through the silicon semiconductor substrate after the abrasive material removal, with an area where the crystal structure is disturbed;
  • FIG. 3 is a schematic sectional view of the silicon semiconductor substrate after a first etching step in which a coating has been exposed at depressions;
  • Figure 4 shows in schematic form a sectional view of the silicon semiconductor substrate after a second etching step, in which also a substance filled in depressions has been exposed;
  • FIG. 5 is a schematic sectional view of the silicon semiconductor substrate in which a substance filled into depressions has been exposed and substrate material has been etched back, and coating material projects beyond the rear surface and
  • FIG. 6 shows a schematic representation of a sectional view of the silicon semiconductor substrate in which a plane planar rear side has been formed.
  • a semiconductor substrate 1 formed of single-crystal silicon is used as an example of a substrate 1 according to the present invention.
  • FIG. 1 shows, in a schematic form, a silicon semiconductor substrate 1 with blind-hole-shaped depressions formed in the latter, which are subsequently to be exposed after thinning of the silicon semiconductor substrate 1, as will be described in more detail below. It was through Oxidation on the inner wall of the wells formed a coating.
  • the coating material 2 is here silicon dioxide. The remaining free volume was then filled with a substance 3, here doped polysilicon.
  • Figure 2 shows in schematic form an example of the formation of an electrically conductive connection through a silicon semiconductor substrate 1 following a mechanical abrasive grinding and the formed on the backside disturbed crystal region 4. Between the disordered crystal region 4 and the end faces of depressions That is, a gap is maintained so that a region remains in the undisturbed single-crystal silicon as a semiconductor substrate material.
  • etching liquid was used as etching liquid.
  • the doped polysilicon contained in depressions as filled substance 3 was subsequently exposed in a second etching stage, so that an electrically conductive connection between front and back can be produced.
  • the semiconductor substrate 1 shown in FIG. 3 was selectively etched until the coating material 2 the end face was removed, which could be achieved by etching with etching liquid, which has a higher etching rate for the coating material 2.
  • this may be HF.
  • a state as shown in FIG. 4 was achieved.
  • Such a semiconductor substrate 1 can be further etched or otherwise processed in this form.
  • the formation of the semiconductor substrate 1, as shown in FIG. 5, can be removed by further isotropic wet-chemical etching, with, for example, HNO 3 / HF / CH 3 COOH, substrate material and filled substance 3.
  • the coating material 2 present in depressions is removed more slowly during the wet-chemical etching and thus remaining coating material 2 on the rear side of the semiconductor substrate 1 can project beyond the semiconductor substrate 1 and also the filled substance 3.
  • the back can be provided with a coating which can also be electrically conductive.
  • the areas of the coating material 2 projecting beyond the surface can then be electrically insulated.
  • Formations of semiconductor substrates 1 as shown in Figs. 4 and 5 can be obtained by appropriate selection and order of etching liquids in wet chemical etching.
  • etch rate ratio is selected, more or less substrate material will be removed.
  • a filled material 3 and a coating material 2 can be selectively removed more or less, if an etching liquid is used for these different etching rates.
  • a planar planar surface of the back side of the semiconductor substrate 1 can be obtained, as shown in FIG.

Landscapes

  • Weting (AREA)

Abstract

Beim erfindungsgemäßen Verfahren wird eine Verbindung durch das Substrat hindurch geführt, wober zunächst mindestens eine Vertiefung von der Vorderseite des Substrates durch ein Ätzverfahren ausgebildet wird. Dann wird die Innenwand der Vertiefung vollflächig mit einer elektrisch isolierenden Beschichtung versehen und die Vertiefung dann mit einem Stoff ausgefüllt. Anschließend wird ausgehend von der Rückseite des Substrates dessen Dicke mechanisch durch abrasiven Stoffabtrag soweit reduziert, bis ein vorgebbarer Abstand des durch den abrasiven Stoffabtrag gestörten Bereichs des Substrats von der Vertiefung erreicht ist. Danach werden durch nasschemisches Ätzen in zwei bis vier Stufen mit zwei voneinander verschiedenen Ätzflüssigkeiten zuerst Substratwerkstoff und dann Stoff und/oder elektrisch isolierender Beschichtungswerkstoff entfernt, bis die rückseitige Stirnfläche der Vertiefung freigelegt ist. In den zwei Stufen werden Ätzflüssigkeiten eingesetzt, die voneinander abweichende Ätzraten in Bezug auf den Substratwerkstoff, den elektrisch isolierenden Beschichtungswerkstoff und/oder den Stoff aufweisen.

Description

Verfahren zur Herstellung von Substraten
Die Erfindung betrifft ein Verfahren zur Herstellung von Substraten. Die Substrate können auch beispielsweise als Halbleitersubstrate bei verschiedenen Applikationen eingesetzt werden, wobei eine miniaturisierte Ausbildung erreichbar ist. So können beispielsweise optische Detektoren, wie z.B. Photodioden auf erfindungsgemäßen Substraten angeordnet und e- lektrisch leitend kontaktiert werden, so dass ihre jeweiligen Messsignale einer elektronischen Auswertung zugeführt und auch eine Abbildung erfasster Bildsignale möglich ist. Außerdem ist eine höhere Flexibilität für die Anordnung solcher Elemente auf der Vorderseite gegeben.
Häufig werden auf Halbleitersubstraten, wie beispielsweise Siliciumwafern, solche Anordnungen bzw. Arrays ausgebildet, die nur von der Seite kontaktiert werden können. Um diesem Nachteil entgegenzutreten wurden Versuche unternommen elektrisch leitende Verbindungen in miniaturisierter Form durch ein Halbleitersubstrat hin- durch, als so genannte Durchkontaktierung (TWI - Through Wafer Interconnection) auszubilden.
Eine solche Möglichkeit ist in DE 10 2005 039 068 Al beschrieben. Dabei soll ein Siliciumsubstrat von Vor- der- und Rückseite bearbeitet werden. In einem ersten Schritt wird eine Grabenstruktur auf der Vorderseite des Halbleitersubstrates durch ein Ätzverfahren ausgebildet, um eine elektrisch leitende Verbindung und eine Isolation zu erreichen. Diese Grabenstruktur wird in die Oberfläche eingeätzt. Nachfolgend wird die Vorderseite mit einer dielektrischen Schicht versehen, die auch in den Vertiefungen ausgebildet ist.
Die so beschichteten Vertiefungen werden dann mit ei- nem Stoff ausgefüllt. Woraufhin auf der Oberfläche Kontaktelemente ausgebildet werden können.
Die Vertiefungen müssen dann ausgehend von der Rückseite freigelegt werden. Hierzu ist ein Abtrag von einigen hundert Mikrometern von der Rückseite erforderlich. Um dies effektiv zu erreichen, wird dies üblicherweise durch mechanisches Schleifen mit einem abrasiven Stoffabtrag erledigt. Durch die mechanischen Belastungen kommt es zu Störungen des Substrat- Werkstoffs in Bereichen beispielsweise des Kristall- gefüges des jeweiligen Substratwerkstoffs. Solche Defekte (z.B. Versetzungen, Mikrorisse) können die e- lektrischen Eigenschaften negativ beeinflussen, was beispielsweise zu erhöhten elektrischen Leckströmen oder zu einer einseitigen mechanischen Vorzuspannung, und zu einer Verkrümmung der Halbleitersubstrate füh- ren kann.
Üblicherweise schließt sich an das Schleifen von Halbleitersubstraten eine zur weiteren Reduzierung der Dicke des Substrats führende Bearbeitung an, die den Substratwerkstoff mechanisch weniger angreift und belastet. Dies kann durch Polieren, durch chemisch mechanisches Polieren und/oder nasschemisches Entspannungsätzen erfolgen.
Bei im Substrat bzw. einem Halbleitersubstrat ausgebildeten Durchkontaktierungen („vergrabene Strukturen) , die aus bzw. mit vom Substratwerkstoff abweichenden Stoffen gebildet sind und durch die Reduzie- rung der Substratdicke freigelegt werden sollen, können die üblicherweise eingesetzten Verfahren aus technologischen Gründen (Bruchfestigkeit der Substrate, Selektivitäten oder Homogenitäten von Ätzungen) oder aus ökonomischen Gründen (erforderliche Bearbei- tungszeit für Polieren oder chemisch mechanisches Polieren) nicht oder nur mit erheblichen Nachteilen verbunden eingesetzt werden.
Es ist daher Aufgabe der Erfindung Möglichkeiten zur Verfügung zu stellen, mit denen Substrate kostengünstig herstellbar sind, und mit denen eine Beeinträchtigung des Substratwerkstoffs vermeidbar ist.
Erfindungsgemäß wird diese Aufgabe mit einem Verfah- ren, das die Merkmale des Anspruchs 1 aufweist, gelöst.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung können mit den in untergeordneten Ansprü- chen bezeichneten Merkmalen erreicht werden. Für die Herstellung von erfindungsgemäßen Substraten können beispielsweise einkristalline Siliciumsubstra- te (Si-Wafer) oder solche aus GaAS, SiGe, SiC oder einem Glas eingesetzt werden, die eine ausreichend große Dicke, beispielsweise bis zu ca. 1000 μm oder auch darunter aufweisen können. Die Auswahl kann unter Berücksichtigung der gewünschten Dicke eines fertig prozessierten Substrates erfolgen. So können solche Substrate in Standardabmessungen eingesetzt und auf eine beliebige Zieldicke bearbeitet werden, die bis in Bereiche sehr geringer Dicken reichen kann.
Ausgehend von der Vorderseite werden unter Verwendung einer Maske durch Ätzen, z.B. Trockenätzen Vertiefun- gen für vergrabene Strukturen mit einer Mindesttiefe von z.B. 200 μm ausgebildet.
Ein so vorbereitetes Substrat kann dann so weiter bearbeitet werden, dass auf der Vorderseite eine elekt- risch isolierende Beschichtung ausgebildet wird, die auch auf der Oberfläche, also den Innenwänden der Vertiefungen ausgebildet ist. Die Beschichtung kann eine Oxidschicht, bevorzugt eine thermisch gebildete Siliciumdioxidschicht sein.
Dann werden die Vertiefungen mit einem Stoff, bevorzugt einem elektrisch leitenden Stoff vollständig ausgefüllt. Die eine oder auch mehrere innen angeordnete (n) Vertiefung (en) können mit z.B. einem Metall, Polysilicium oder dotiertem Polysilicium ausgefüllt werden und so wegen der erhöhten elektrischen Leitfähigkeit nach der Fertigstellung eine elektrisch leitende Verbindung durch das Substrat hindurch nach der Fertigstellung bilden.
Eine oder mehrere Vertiefung (en) können am fertig prozessierten Element dann aber auch einen Isolator bilden. Dabei kann eine solche Vertiefung mit einem elektrisch isolierendem Stoff, der Einfachheit halber aber ebenfalls mit dem dotierten PolySilicium ausgefüllt werden. Im letztgenannten Fall wird die Isolationswirkung durch die elektrisch isolierende Beschichtung der Innenwand dieser Vertiefung erreicht.
Ggf. nach Fertigstellung von Strukturen auf der Vorderseite kann das Substrat nachfolgend an seiner Rückseite bearbeitet werden. Dabei wird die Dicke des Halbleitersubstrates von der Rückseite reduziert, bis die Vertiefungen auch an der Rückseite freigelegt sind und durch das Substrat hindurch reichende vom Substrat getrennte elektrische Potentiale gebildet werden können. Dies wird z.B. durch Schleifen erreicht. Dabei erfolgt ein abrasiver Stoffabtrag ausgehend von der Rückseite, bei dem eine bereichsweise Störung eines Bereichs, beispielsweise des Kristallbereichs des Substratwerkstoffs erfolgt.
Erfindungsgemäß wird der Stoffabtrag aber nur so lange in dieser Form durchgeführt, bis die in Richtung Rückseite des Substrats weisenden Stirnflächen von
Vertiefungen nicht erreicht sind und ein vorgebbarer Abstand eingehalten ist, in dem kein gestörter Bereich bzw. Kristallbereich vorliegt. Demzufolge verbleibt oberhalb der Stirnflächen von Vertiefungen ein ungestörter Bereich bzw. Kristallbereich.
Ein so in seiner Dicke reduziertes Substrat wird dann weiter ausgehend von seiner Rückseite durch nasschemisches Ätzen bearbeitet und dadurch seine Dicke wei- ter reduziert. Das Ätzen wird dann mit mindestens zwei Ätzstufen durchgeführt, bei denen unterschiedli- che Ätzflüssigkeiten eingesetzt werden, die für die abzutragenden Stoffe und eine elektrisch isolierende Beschichtung unterschiedliche Ätzraten aufweisen.
Dabei wird zuerst der gestörte, insbesondere in seiner Kristallstruktur gestörte und dann ggf. ungestörter Bereich des Substrats durch nasschemisches Ätzen weiter abgetragen. Hierzu kann als Ätzflüssigkeit beispielsweise HNO3/HF/CH3COOH eingesetzt werden. Da- bei kann zumindest soweit geätzt werden, bis die in Richtung Rückseite weisende Stirnfläche von Vertiefungen erreicht sind. Dort kann die Ätzfront einen Stoff in Vertiefungen und/oder einen Beschichtungs- werkstoff, an Innenwänden von Vertiefungen erreichen.
Ist dies erreicht oder es wurde weiter mit der ersten Ätzstufe geätzt und der in Vertiefungen eingefüllte Stoff und/oder Beschichtungswerkstoff teilweise freigelegt, kann mit einer zweiten Ätzstufe weiter geätzt werden. Dabei wird eine Ätzflüssigkeit, z.B. HF eingesetzt, die eine höhere Ätzrate für den/die jeweiligen Stoff (e) und/oder den Beschichtungswerkstoff der Vertiefung (en) aufweist, als für den Substratwerkstoff.
Nachfolgend kann mit einer dritten Ätzstufe, falls dies gewünscht ist, weiter mehr Substratwerkstoff und in die Vertiefungen gefüllter Stoff als Beschichtungswerkstoff abgetragen werden, wofür wieder eine Ätzflüssigkeit mit dementsprechenden Ätzraten, beispielsweise wieder HNO3/HF/CH3COOH eingesetzt werden kann. So kann dann eine ebene plane Oberfläche an der Rückseite erhalten werden. Es können aber auch an der Rückseite überstehende Bereiche eines Stoffes und/oder des Beschichtungswerkstoffes verbleiben, wobei mit Beschichtungswerkstoff, beispielsweise einem Oxid, bevorzugt Siliciumdioxid, eine elektrische Isolierung gebildet werden kann.
In einer vierten Ätzstufe können die überstehenden Bereiche des Beschichtungswerkstoffs entfernt werden. Dabei wird eine Ätzflüssigkeit, z.B. HF eingesetzt, die eine höhere Ätzrate für den/die jeweiligen Stoff (e) und/oder den Beschichtungswerkstoff der Vertiefung (en) aufweist, als für den Substratwerkstoff.
Mit nachfolgend an der Rückseite ausgebildeten Kontaktelementen können freigelegte Bereiche eines e- lektrisch leitenden Stoffs elektrisch leitend miteinander verbunden und je nach Bedarf verschaltet wer- den.
Mit der Erfindung können Substrate zur Verfügung gestellt werden, die einfach, flexibel in kurzer Zeit hergestellt werden können und bei denen Substratwerk- stoff frei von Defekten und Inhomogenitäten ist.
Nachfolgend soll die Erfindung beispielhaft näher erläutert werden.
Dabei zeigen:
Figur 1 in schematischer Form eine Schnittdarstellung eines Silicium-Halbleitersubstrates mit zwei Vertiefungen vor einer mechanischen Bearbeitung mit abrasivem Stoffabtrag;
Figur 2 in schematischer Form eine Schnittdarstellung durch das Silicium-Halbleitersubstrat nach dem abrasiven Stoffabtrag, mit einem Bereich an dem die Kristallstruktur gestört ist; Figur 3 in schematischer Form eine Schnittdarstellung des Silicium-Halbleitersubstrates nach einer ersten Ätzstufe, bei der eine Be- schichtung an Vertiefungen freigelegt worden worden ist;
Figur 4 in schematischer Form eine Schnittdarstellung des Silicium-Halbleitersubstrates nach einer zweiten Ätzstufe, bei der auch ein in Vertiefungen eingefüllter Stoff freigelegt worden ist;
Figur 5 in schematischer Form eine Schnittdarstellung des Silicium-Halbleitersubstrates, bei dem ein in Vertiefungen eingefüllter Stoff frei gelegt und Substratwerkstoff zurück geätzt worden ist und Beschichtungswerk- stoff die rückseitige Oberfläche überragt und
Figur 6 in schematischer Form eine Schnittdarstellung des Silicium-Halbleitersubstrates, bei dem eine plane ebene Rückseite ausgebildet worden ist.
Bei diesen Beispielen wird als ein Beispiel für ein erfindungsgemäßes Substrat 1 ein aus einkristallinem Silicium gebildetes Halbleitersubstrat 1 eingesetzt.
Figur 1 zeigt in schematischer Form ein Silicium- Halbleitersubstrat 1 mit in diesem ausgebildeten sacklochförmigen Vertiefungen, die nachfolgend nach dem Dünnen des Silicium-Halbleitersubstrates 1, wie dies nachfolgend noch genauer beschrieben werden soll, frei gelegt werden sollen. Dabei wurde durch Oxidation an der Innenwand der Vertiefungen eine Be- schichtung ausgebildet. Der Beschichtungswerkstoff 2 ist hier Siliciumdioxid. Das verbliebene freie Volumen wurde dann mit einem Stoff 3, hier dotiertem Po- lysilicium gefüllt.
Figur 2 zeigt in schematischer Form ein Beispiel für die Ausbildung einer elektrisch leitenden Verbindung durch ein Silicium-Halbleitersubstrat 1 im Anschluss an ein mechanisches Schleifen mit abrasivem Stoffabtrag und dem an der Rückseite ausgebildeten gestörten Kristallbereich 4. Zwischen dem gestörten Kristallbereich 4 und den Stirnflächen von Vertiefungen ist ein Abstand eingehalten, so dass ein Bereich verbleibt in dem ungestörtes einkristallines Silicium, als Halbleitersubstratwerkstoff vorhanden ist.
Nachfolgend wurde in einer ersten Ätzstufe weiter Halbleitersubstratwerkstoff nasschemisch entfernt bis zumindest das Siliciumdioxid, als Beschichtungswerkstoff 2 an der in Richtung Rückseite angeordneten Stirnfläche von Vertiefungen freigelegt ist, wie dies in Figur 3 gezeigt ist. Hier wurde HNO3/HF/CH3COOH als Ätzflüssigkeit eingesetzt.
Das in Vertiefungen vorhandene dotierte Polysilicium als eingefüllter Stoff 3, wurde nachfolgend in einer zweiten Ätzstufe freigelegt, so dass eine elektrisch leitende Verbindung zwischen Vorder- und Rückseite hergestellt werden kann.
Dies ist in verschiedenen Möglichkeiten mit den Figuren 4 bis 6 verdeutlicht.
So wurde das in Figur 3 gezeigte Halbleitersubstrat 1 selektiv geätzt bis der Beschichtungswerkstoff 2 an der Stirnfläche entfernt wurde, was durch Ätzen mit Ätzflüssigkeit, die eine höhere Ätzrate für den Be- schichtungswerkstoff 2 aufweist, erreicht werden konnte. Bei Siliciumdioxid kann dies HF sein. Danach wurde ein Zustand erreicht, wie er mit Figur 4 gezeigt ist. Ein solches Halbleitersubstrat 1 kann weiter geätzt oder aber auch in dieser Form anders prozessiert werden.
Es kann aber auch weiter ausgehend von der Rückseite nasschemisch geätzt und dadurch ein weitergehender Stoffabtrag erreicht werden, wie dies den Figuren 5 und 6 entnommen werden kann.
Die Ausbildung des Halbleitersubstrates 1, wie in Figur 5 gezeigt, kann durch weiteres isotropes nasschemisches Ätzen, mit z.B. HNO3/HF/CH3COOH, Substratwerkstoff und eingefüllter Stoff 3 entfernt werden. Der in Vertiefungen vorhandene Beschichtungswerkstoff 2 wird langsamer beim nasschemischen Ätzen entfernt und so kann verbliebener Beschichtungswerkstoff 2 an der Rückseite des Halbleitersubstrates 1 das Halbleitersubstrat 1 und auch den eingefüllten Stoff 3 überragen. In einer solchen Ausbildung kann die Rückseite mit einer Beschichtung versehen werden, die auch e- lektrisch leitend sein kann. Die die Oberfläche überragenden Bereiche des Beschichtungswerkstoffs 2 können dann elektrisch isolieren.
Ausbildungen von Halbleitersubstraten 1, wie sie in den Figuren 4 und 5 gezeigt sind, können durch geeignete Auswahl und Reihenfolge von Ätzflüssigkeiten beim nasschemischen Ätzen erhalten werden.
Bei einer Ätzflüssigkeit mit höherer Ätzrate für den Substratwerkstoff werden eingefüllter Stoff 3 und/oder der Beschichtungswerkstoff 2 weniger entfernt und können die Oberfläche an der Rückseite ü- berragen.
Wird ein anderes Ätzratenverhältnis gewählt, wird mehr oder ggf. weniger Substratwerkstoff entfernt. Dabei kann auch ein eingefüllter Stoff 3 und ein Beschichtungswerkstoff 2 selektiv mehr oder weniger entfernt werden, wenn eine Ätzflüssigkeit mit für diese unterschiedlichen Ätzraten eingesetzt wird.
In einem letzten/vierten Ätzschritt, der beispielsweise mit HF als Ätzflüssigkeit durchgeführt wird, kann eine ebene plane Oberfläche der Rückseite des Halbleitersubstrats 1 erhalten werden, wie dies in Figur 6 gezeigt ist.

Claims

Patentansprüche
1. Verfahren zur Herstellung von Substraten, bei denen eine Verbindung von einer Vorderseite des Substrates (1) durch das Substrat (1) hindurch bis zu seiner Rückseite geführt ist,
dabei in das Substrat (1) mindestens eine Vertiefung von der Vorderseite des Substrates (1) mit einer vorgebbaren Mindesttiefe durch ein Ätzverfahren ausgebildet wird, dann
die Vertiefung (en) mit einem Stoff ausgefüllt und/oder
die Innenwand der Vertiefung (en) vollflächig mit einer elektrisch isolierenden Beschichtung versehen und dann mit einem Stoff ausgefüllt wird/werden;
dadurch gekennzeichnet, dass
anschließend ausgehend von der Rückseite des Substrates (1) dessen Dicke mechanisch durch abrasiven Stoffabtrag soweit reduziert wird, bis ein vorgebbarer Abstand des durch den abrasiven Stoffabtrag gestörten Bereichs (4) des Substrats
(1) von der Vertiefung erreicht ist und im An- schluss daran durch nasschemisches Ätzen in zwei Stufen mit zwei voneinander verschiedenen Ätzflüssigkeiten zuerst Substratwerkstoff und dann Stoff und/oder elektrisch isolierender Beschich- tungswerkstoff (2) entfernt werden bis mindestens die in Richtung Rückseite des Substrats (1) weisende Stirnfläche der Vertiefung (en) freigelegt ist; wobei
in den zwei Stufen Ätzflüssigkeiten eingesetzt werden, die voneinander abweichende Ätzraten für den Substratwerkstoff in der ersten Ätzstufe und für den Stoff, den elektrisch isolierenden Be- Schichtungswerkstoff (2) und/oder de darin eingefüllten Stoff (3) in der zweiten Ätzstufe aufweisen.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der abrasive Stoffabtrag durch mecha- nisches Schleifen und/oder chemisch mechanisches
Polieren durchgeführt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass in der ersten Ätzstufe HNO3/HF/CH3COOH und in der zweiten Ätzstufe HF als Ätzflüssigkeit eingesetzt werden.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein kristallines Substrat (1) eingesetzt wird.
5. Verfahren nach einem der vorhergehenden Ansprü- che, dadurch gekennzeichnet, dass ein Halbleitersubstratwerkstoff eingesetzt wird.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass durch das Substrat (1) mittels der Vertiefung (en) eine elekt- risch leitende Verbindung von einer Vorderseite durch das Substrat (1) hindurch bis zu seiner Rückseite ausgebildet wird.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in einer dritten Ätzstufe weiterer Substratwerkstoff zumindest soweit entfernt wird, bis eine plane ebene Oberfläche der Rückseite des Substrats (1) ausgebildet worden ist.
8. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass HNO3/HF/CH3COOH oder HF in der dritten Ätzstufe als Ätzflüssigkeit eingesetzt wird.
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein aus einkristallinem Silicium, GaAs, SiGE, SiC oder Glas gebildetes Substrat (1) eingesetzt wird.
10. Verfahren nach einem der vorhergehenden Ansprü- che, dass nasschemisches Ätzen in mindestens einer vierten Ätzstufe durchgeführt wird.
11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass als dielektrischer Stoff und Beschichtungswerkstoff (2) SiIi- ciumdioxid und als Stoff (3) ein Metall, Polysi- licium oder dotiertes Polysilicium eingesetzt wird.
12. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Kontakt- element elektrisch leitend mit dem freigelegten elektrisch leitenden Stoff an der Rückseite des Substrates (1) kontaktiert wird.
PCT/DE2008/001057 2007-06-22 2008-06-16 Verfahren zur herstellung von substraten Ceased WO2009000258A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
DE102007030241.1 2007-06-22
DE102007030241 2007-06-22
DE102007039754.4 2007-08-17
DE102007039754A DE102007039754A1 (de) 2007-06-22 2007-08-17 Verfahren zur Herstellung von Substraten

Publications (1)

Publication Number Publication Date
WO2009000258A1 true WO2009000258A1 (de) 2008-12-31

Family

ID=40030878

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2008/001057 Ceased WO2009000258A1 (de) 2007-06-22 2008-06-16 Verfahren zur herstellung von substraten

Country Status (2)

Country Link
DE (1) DE102007039754A1 (de)
WO (1) WO2009000258A1 (de)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1391924A1 (de) * 2002-03-19 2004-02-25 Seiko Epson Corporation Halbleiterbauelement und verfahren zu seiner herstellung, leiterplatte und elektronische vorrichtung
US20050029630A1 (en) * 2003-03-25 2005-02-10 Yoshihide Matsuo Manufacturing method for semiconductor device, semiconductor device, and electronic apparatus
US20050153479A1 (en) * 2004-01-09 2005-07-14 Seiko Epson Corporation Method of manufacturing a semiconductor device
US20060043599A1 (en) * 2004-09-02 2006-03-02 Salman Akram Through-wafer interconnects for photoimager and memory wafers
US20060138629A1 (en) * 2004-12-24 2006-06-29 Seiko Epson Corporation Method of manufacturing semiconductor device, semiconductor device, stacked semiconductor device, circuit board and electronic instrument
US20060267206A1 (en) * 2004-08-20 2006-11-30 Kazumasa Tanida Semiconductor chip manufacturing method, semiconductor chip, semiconductor device manufacturing method, and semiconductor device
US20070049016A1 (en) * 2005-09-01 2007-03-01 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19816245A1 (de) * 1998-04-11 1999-10-21 Fraunhofer Ges Forschung Verfahren zur Kontaktierung eines elektrischen Bauelements und elektrisches Bauelement
US7276787B2 (en) * 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
DE102005039068A1 (de) 2005-08-11 2007-02-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleitersubstrat und Verfahren zur Herstellung

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1391924A1 (de) * 2002-03-19 2004-02-25 Seiko Epson Corporation Halbleiterbauelement und verfahren zu seiner herstellung, leiterplatte und elektronische vorrichtung
US20050029630A1 (en) * 2003-03-25 2005-02-10 Yoshihide Matsuo Manufacturing method for semiconductor device, semiconductor device, and electronic apparatus
US20050153479A1 (en) * 2004-01-09 2005-07-14 Seiko Epson Corporation Method of manufacturing a semiconductor device
US20060267206A1 (en) * 2004-08-20 2006-11-30 Kazumasa Tanida Semiconductor chip manufacturing method, semiconductor chip, semiconductor device manufacturing method, and semiconductor device
US20060043599A1 (en) * 2004-09-02 2006-03-02 Salman Akram Through-wafer interconnects for photoimager and memory wafers
US20060138629A1 (en) * 2004-12-24 2006-06-29 Seiko Epson Corporation Method of manufacturing semiconductor device, semiconductor device, stacked semiconductor device, circuit board and electronic instrument
US20070049016A1 (en) * 2005-09-01 2007-03-01 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces

Also Published As

Publication number Publication date
DE102007039754A1 (de) 2008-12-24

Similar Documents

Publication Publication Date Title
DE19840421C2 (de) Verfahren zur Fertigung von dünnen Substratschichten und eine dafür geeignete Substratanordnung
DE102016114912B4 (de) Halbleiterstruktur und Verfahren zu deren Herstellung
DE60103181T2 (de) Strukturierter vergrabener isolator
DE69329376T2 (de) Verfahren zur Herstellung einer SOI-Transistor-DRAM
DE69901142T2 (de) Verfahren zur Herstellung einer Halbleiterschaltung mit Kupfer-Verbindungsleitungen
DE69231803T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE102019117277B4 (de) Verfahren zum Ausbilden dünner SOI-Substrate und SOI-Substrat
DE68927353T2 (de) Verfahren zur Herstellung einer Planarisolierung
DE69025300T2 (de) Integrierte Schaltung mit einer planarisierten dielektrischen Schicht
DE4331798A1 (de) Verfahren zur Herstellung von mikromechanischen Bauelementen
DE19860780A1 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung
DE2328090C2 (de) Verfahren zur Herstellung eines Halbleiterkondensators
EP2010449B1 (de) Mikromechanisches bauelement mit waferdurchkontaktierung sowie entsprechendes herstellungsverfahren
DE102014215009B4 (de) Herstellungsverfahren für eine piezoelektrische Schichtanordnung und entsprechende piezoelektrische Schichtanordnung
DE10054190C2 (de) Verfahren zum Einebnen einer Isolierung in Form eines flachen Grabens
EP1915777B1 (de) Halbleitersubstrat und Verfahren zur Herstellung
EP1019958A1 (de) Verfahren zur ausbildung einer grabenstruktur in einem siliziumsubstrat
DE10244077B4 (de) Verfahren zur Herstellung von Halbleiterbauteilen mit Durchkontaktierung
DE112013001393T5 (de) Verfahren zum Dünnen der aktiven Siliziumschicht eines Substrats vom Typ "Silizium-auf-lsolator" (SOI))
DE102016216870B4 (de) Verfahren zum Herstellen eines mikromechanischen Bauteils mit einer freigestellten Drucksensoreinrichtung
DE69837251T2 (de) Elektrochemische Abscheidung von Metallen in Halbleiteranordnungen
DE102011013228B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements für 3D-Integration
DE69034230T2 (de) Planare Isoliertechnik für integrierte Schaltungen
DE102007039754A1 (de) Verfahren zur Herstellung von Substraten
DE102009014507B4 (de) Verfahren zur Bildung eines elektrischen Kontakts zwischen einem Trägerwafer und der Oberfläche einer oberen Siliziumschicht eines Silizium-auf-Isolator-Wafers und elektrische Vorrichtung mit einem solchen elektrischen Kontakt

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08784258

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 08784258

Country of ref document: EP

Kind code of ref document: A1