WO2008113749A2 - Verfahren zur erzeugung eines digital modulierten hochfrequenzsignals - Google Patents

Verfahren zur erzeugung eines digital modulierten hochfrequenzsignals Download PDF

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WO2008113749A2
WO2008113749A2 PCT/EP2008/053055 EP2008053055W WO2008113749A2 WO 2008113749 A2 WO2008113749 A2 WO 2008113749A2 EP 2008053055 W EP2008053055 W EP 2008053055W WO 2008113749 A2 WO2008113749 A2 WO 2008113749A2
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frequency
data stream
clock signal
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low
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Nikolaus Demharter
Philipp Höcht
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Siemens Aktiengesellschaft
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C1/00—Amplitude modulation
    • H03C1/02—Details

Definitions

  • the invention relates to a method for generating a high-frequency signal modulated as a function of a low-frequency digital data stream. Furthermore, the invention relates to a circuit arrangement in which with such a method a modulated depending on a low-frequency digital data stream high-frequency signal can be generated. Moreover, the invention relates to a magnetic resonance tomography system with such a circuit arrangement.
  • modulated high frequency signals are required in a certain way. Typical application examples can be found, inter alia, in communications technology and in medical technology.
  • modulated radio-frequency signals are required within magnetic resonance systems.
  • defined radio-frequency pulses must be radiated into the body or the body part of the patient to be examined, which is located in a precisely defined magnetic field. This stimulates the nuclear spins of the atoms in the object under investigation.
  • the signals emitted by the nuclear spins in succession are detected and acquired as raw data from which the desired magnetic resonance images can be generated.
  • the individual radio-frequency pulses have a precisely specified frequency which corresponds to the resonance frequency of the atoms to be excited in the present magnetic field.
  • this resonance frequency for excitation of the conventionally excited Hi atoms is 123 MHz.
  • the most varied sequences of radio-frequency pulses are emitted for different examinations, with each individual radio-frequency pulse having a precisely defined time length, amplitude and shape to achieve a particular effect.
  • the parameters required for this purpose are specified in the form of a digital data stream, which is mixed with a mixing frequency MF, so that, overall, the high-frequency signal modulated in the desired manner, for B. the required series of required high frequency pulses results.
  • FIG. 1 shows a typical scheme for such a digital modulation.
  • a reference signal RS for example a system clock, which can also be used for synchronization with other units of the overall system
  • a NCO Numerical Controlled Oscillator
  • a mixing frequency MF which can be freely selected in stages (ie an unmodulated high-frequency signal) the desired mixing frequency).
  • this may be said resonant frequency of 123 MHz.
  • the mixing frequency MF is generated by means of a phase accumulator and a subsequent conversion of the phase into sine and / or cosine vectors.
  • Such NCOs are well known and therefore need not be further explained here.
  • the mixing frequency MF is then fed to a digital mixing stage MS in order to mix it with the low-frequency data stream NF, which ultimately determines the pulse shape of the desired high-frequency signal HF.
  • the "mixed" high-frequency signal modulated in the desired manner on the basis of the digital low-frequency input signal NF is then present at the output, which-if filtered -can be fed, for example, to a digital-to-analog converter for conversion into an analog signal 1 also shows the registers which are usually used in front of and behind the mixer MS, which are also clocked by the reference signal RS, which serve only to reduce the length of the entire logic path and thus to achieve the fastest possible logic in a known manner.
  • the usual scheme shown in Figure 1 has disadvantages.
  • a clock signal is initially provided whose frequency is at least four times as high as the frequency of the high-frequency signal to be generated.
  • This clock signal is then used to mix the low-frequency data stream with a cyclic number series representing a continuous sine or cosine sequence, preferably a particularly trivial one.
  • a cyclic number series representing a continuous sine or cosine sequence, preferably a particularly trivial one.
  • mixing of the low-frequency data stream with a simple cyclic number series is possible with a very low logical effort and in a fast manner.
  • the only requirement is that the clock signal needed to generate the number series have a correspondingly higher frequency than the desired high-frequency signal actually has to have. However, this requirement is easily met.
  • a corresponding circuit arrangement requires a data input for receiving the low-frequency digital data stream, a clock signal generator for generating a clock signal whose frequency is at least four times as high as the frequency of the high-frequency signal to be generated, a component group coupled to the clock signal generator, which is designed to control the low-frequency data stream using the clock signal with a cyclic number series representing a continuous sine or cosine sequence and an output for outputting the high-frequency signal.
  • the component group required for the mixing of the low-frequency data stream with the cyclic number series can be constructed very simply. Due to the low demand for logic resources, the circuit group can be particularly preferably implemented in a freely programmable logic circuit (FPGA), so that even tailored individual circuit arrangements that are not manufactured in mass production, are inexpensive to produce.
  • FPGA freely programmable logic circuit
  • a four-row number series is used as the cyclic number series to represent the sine or cosine series.
  • a series of numbers consisting of the terms "1", “0", “-1”, "0".
  • Such a series of numbers simply describes the two extreme values of a sine or cosine sequence and the zero crossings. Ie. the entire sine or cosine sequence is described in the most trivial way by four nodes.
  • the frequency of the clock signal is exactly four times as high as the frequency of the high-frequency signal to be generated.
  • the component group for mixing the low-frequency data stream with a trivial number series representing a continuous sine or cosine sequence can, for example, in a particularly simple case, for example, be a multiplexer exhibit.
  • the inputs of this multiplexer can then be connected in such a way that they represent the nodes of the sine or cosine sequence. That is, the inputs are each assigned to the digital data stream, wherein at each input, the digital data stream is to be multiplied by a precisely defined factor (possibly zero) corresponding to a member of the particular series, with the individual members of the series form the nodes of the sine or cosine sequence to be represented.
  • the multiplexer has four inputs, two of the inputs having a constant input signal " 0 ", one of the inputs with the low-frequency data stream itself and an input with the inverted low-frequency data stream are applied.
  • This multiplexer can then be controlled using the clock signal in an appropriate manner, so that the inputs are connected in accordance with the sine or cosine sequence to an output of the multiplexer.
  • the component group may preferably comprise a counter which, based on the clock signal, generates a simple, cyclically incremented numerical sequence, for example a sequence of numbers "0", "1",
  • This counter is coupled to a control input of the multiplexer.
  • the multiplexer is driven on the basis of this cyclic number sequence in such a way that in a cyclic sequence, first acted upon by the low-frequency data stream input, then acted upon with zero input, then acted upon by the inverted low-frequency data stream input and then again a zero-loaded input an output of the multiplexer are switched through. It is clear that the series can of course start at each of the entrances. It is only important that an order is met, so that in fact a mixture of the low-frequency data stream takes place with a number series, the represents a sine or cosine sequence.
  • the component group is particularly preferred in a freely programmable logic circuit, i. H. in an FPGA module, realized.
  • the circuit should be constructed so that the clock signal is variably adjustable so as to be able to generate high-frequency signals with different carrier frequencies.
  • PLL phase-locked loop, phase-locked loop
  • the clock signal generator is installed in the freely programmable logic circuit. This is especially useful when using a PLL circuit.
  • the clock signal generator itself can be triggered by an external fixed or variable reference signal, for example a system clock.
  • the clock signal generator is dynamically reconfigurable to vary the frequency of the clock signal.
  • a variation of the frequency at a fixed reference signal ie at a fixed system clock, possible.
  • FIFO First In First Out
  • another circuit can be used instead of such a FIFO component as long as it adapts the input data rate of the low-frequency data stream to the variable clock frequency and prevents meta-stabilities.
  • the output signal of the multiplexer already represents the desired high-frequency output signal in digital form and can be converted into an analogue high-frequency signal.
  • only the output of the multiplexer needs to be coupled to a digital-to-analog converter.
  • the digital-to-analog converter can be triggered by the clock signal in a suitable manner.
  • registers are possible in order to shorten the logical paths and thus to make the circuit as fast as possible.
  • a register may also be located directly at the output, i. H. behind the multiplexer and before the digital-to-analog converter, be interposed.
  • the invention therefore also encompasses a magnetic resonance tomography system which, in addition to all customary components known to the person skilled in the art for generating the magnetic resonance excitation signal, comprises the previously described circuit arrangement.
  • the usual components of the magnetic resonance tomography system include, inter alia, a so-called scanner with a radio-frequency antenna arranged around a patient space, a magnet for generating a basic magnetic field and various gradient coils for generating magnetic field gradients.
  • this also includes a high-frequency supply and a control device which controls the magnetic field gradients and the high-frequency supply suitable and in particular ensures the low-frequency data stream.
  • control device also includes corresponding devices for data acquisition in order to detect and process the magnetic resonance signals with the aid of the antenna and / or special receive antennas and to reconstruct the magnetic resonance images therefrom.
  • corresponding devices for data acquisition in order to detect and process the magnetic resonance signals with the aid of the antenna and / or special receive antennas and to reconstruct the magnetic resonance images therefrom.
  • all of these components are known to the skilled person and therefore need not be explained in detail here.
  • the high-frequency supply should have the circuit arrangement according to the invention explained in detail here.
  • FIG. 1 shows a schematic block diagram of a circuit arrangement for generating a high-frequency signal modulated in dependence on a low-frequency digital data stream according to the prior art
  • FIG. 2 shows a schematic block diagram of a preferred embodiment of a circuit arrangement according to the invention
  • FIG. 3 shows a representation of the reference signal and the trivial number sequence generated therefrom within the circuit arrangement according to FIG. 2 for describing a continuous sine / cosine sequence
  • FIG. 4 shows a table for explaining the mixing of the low-frequency digital data stream with the trivial number series for generating a digital high-frequency signal in the circuit arrangement according to FIG. 2,
  • FIG. 5a shows a graphical representation of the values of the low-frequency data stream and the trivial number series from the table in FIG. 4,
  • FIG. 5b shows a graph of the high-frequency values from the table in FIG. 4.
  • the low-frequency digital data stream NF with a mixing frequency MF generated by an NCO is mixed digitally into the desired high-frequency signal HF in a mixer stage MS which requires relatively complex logic resources.
  • FIG. 2 shows a particularly simple and therefore preferred structure for implementing a circuit arrangement 1 according to the invention.
  • the core of this circuit arrangement 1 is a multiplexer 3, which has four inputs eo, ei, ⁇ 2, ⁇ 3 and in a conventional manner two control inputs Si, S2.
  • the low-frequency digital data stream NF is applied.
  • the logic input value "0" is simply applied to the second input ei at the third input e2, preceded by an inverter 9, to which the low-frequency digital data stream NF is applied on the input side Low frequency data stream NF 'on.
  • a fixed logic signal "0" is again applied.
  • the input of this counter is in turn connected to the clock output TA of a PLL 5, which serves as a clock generator 5 here.
  • This PLL 5 is triggered by a reference signal RS, for example a system clock RS.
  • This system clock RS may, for example, have a frequency of 100 MHz.
  • the PLL 5 generates a clock signal T with four times the frequency of the actually desired high-frequency signal HF. Since a high-frequency signal HF for use as a magnetic resonance signal in a Hi-measurement in a 3-tesla magnetic resonance tomograph must have a carrier frequency of 123 MHz, a clock frequency of 492 MHz is therefore required for this purpose.
  • the counter 4 then counts up cyclically in this cycle, thus generating a cyclic sequence of values "0", “1", “2", “3", “0”, “1”, “2”, “3”. .. etc.
  • This sequence of numbers is given in binary coded form to the two inputs So, Si of the multiplexer 3.
  • either the first input eo, the second input ei, the third input e2 or the fourth input e3 are switched to the output a of the multiplexer 3. That is, when applied to the control input Si, So of the multiplexer 3, the digital number "0", so the low-frequency digital data stream NF is directly switched through. If the number "1" is present, then the logical "0" is switched through. If the number "2" is applied, then the low-frequency digital data stream NF is switched through in an inverted form. If the number "3" finally arrives, then the logical "0" is switched through again, after which the counter 4 starts again with a "0". and the same sequence is repeated.
  • This process corresponds to an amplitude modulation of the digital data stream with a mixing frequency at the digital level, which corresponds to a quarter of the clock frequency T.
  • This can be seen with reference to FIG. Plotted there is in the upper line, the clock signal T and below the generated based on this clock signal in the multiplexer 3 trivial number series "1", “0", “-1”, "0”, which describes a continuous sine or cosine sequence.
  • the frequency of this number series ZR is exactly one quarter of the clock frequency T, which is to be seen here from the fact that the period P ZR of the trivial number series ZR is exactly four times as long as the period P ⁇ of the clock signal T.
  • the trivial number series ZR represents the Sine and cosine vectors at 0 °, 90 °, 180 ° and 270 °. That is, the sine or cosine sequence is described using four simple nodes.
  • Transducer would result in the high-frequency signal HF 'represented by the dashed line in FIG. 5b.
  • This signal HF ' has the required carrier frequency in the amount of a quarter of the frequency of the clock signal T and is amplitude-modulated according to the low-frequency data stream NF.
  • the low-frequency data stream NF is initially sent through a register 7.
  • Another register 7 is located behind the output a of the multiplexer 3. These registers in turn serve to reduce the length of the combinational logic paths in order to achieve the fastest possible logic.
  • the registers 7, 8 are preferably also triggered by the clock signal T of the PLL 5 here.
  • the clock can be variably set. Therefore, on the input side, the low-frequency data stream is initially buffered in a conventional FIFO module 6 in order to achieve an adaptation to different clock frequencies.
  • the high-frequency signal HF is then applied to the high-frequency input HFE of a digital-to-analog converter 10, which converts it into an analog high-frequency signal HF 'and outputs it to its analog high-frequency output HFA'.
  • the triggering of this digital-to-analog converter 10 also takes place with the aid of the clock signal T of the PLL 5.
  • all components or logic components of the circuit arrangement 1 are implemented in an FPGA 2. This has a data input DE for the low-frequency data stream NF and a reference signal input RE for receiving the system clock as a reference signal RS, which is then forwarded to the PLL 5.
  • this FPGA 2 has a high-frequency output HFA for outputting the digital high-frequency signal HF and a clock signal output TAE for outputting the clock signal TA of the PLL 5 as a trigger signal for the clock input TE of the digital-to-analog converter 10.
  • the PLL 5 within the FPGA 2 is preferably designed to be dynamically reconfigurable in order to be able to generate a clock signal T with a variable frequency. However, if only a fixed mixer frequency or carrier frequency for the high-frequency signal HF is required, the PLL 5 can also be parameterized for a fixed output frequency.
  • the externally supplied system clock, d. H. the reference signal RS is also freely selectable in its frequency, but as a rule monofrequent for an application.
  • the circuit arrangement according to the invention has several advantages.
  • an FPGA can be used to generate the necessary high frequency, whereby the PLL, which is already present in most FPGAs, can be used for clock generation.
  • the PLL which is already present in most FPGAs
  • a higher clock rate of the modulator can be achieved. This is particularly necessary if particularly high-frequency signals are to be generated.
  • a clock signal T with a variably adjustable frequency it is ultimately possible to generate high-frequency signals with a variable frequency, without the need for a broad (ie working with broad data words) and thus a correspondingly slow logic.

Landscapes

  • Magnetic Resonance Imaging Apparatus (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Es wird ein Verfahren zur Erzeugung eines in Abhängigkeit von einem niederfrequenten digitalen Datenstrom (NF) modulierten Hochfrequenzsignals (HF, HF') beschrieben. Hierzu wird ein Taktsignal (T) bereitgestellt, dessen Frequenz mindestens viermal so hoch ist wie die Frequenz des zu erzeugenden Hochfrequenzsignals (HF, HF'). Dieses Taktsignal (T) wird dann zum Mischen des niederfrequenten Datenstroms (NF) mit einer eine kontinuierliche Sinus- oder Cosinusfolge repräsentierenden zyklischen Zahlenreihe (ZR) genutzt. Darüber hinaus werden eine Schaltungsanordnung (1), in der mit einem solchen Verfahren ein in Abhängigkeit von einem niederfrequenten digitalen Datenstrom (NF) moduliertes Hochfrequenzsignal (HF) erzeugt werden kann, und ein Magnetresonanztomographiesystem mit einer solchen Schaltungsanordnung (1) beschrieben.

Description

Beschreibung
Verfahren zur Erzeugung eines digital modulierten Hochfrequenzsignals
Die Erfindung betrifft ein Verfahren zur Erzeugung eines in Abhängigkeit von einem niederfrequenten digitalen Datenstrom modulierten Hochfrequenzsignals. Weiterhin betrifft die Erfindung eine Schaltungsanordnung, in der mit einem solchen Verfahren ein in Abhängigkeit von einem niederfrequenten digitalen Datenstrom moduliertes Hochfrequenzsignal erzeugt werden kann. Darüber hinaus betrifft die Erfindung ein Magnetresonanztomographiesystem mit einer solchen Schaltungsanordnung.
In einer Vielzahl von technischen Systemen werden in bestimmter Weise modulierte Hochfrequenzsignale benötigt. Typische Anwendungsbeispiele finden sich u. a. in der Nachrichtenübertragungstechnik und in der Medizintechnik. Im medizintechni- sehen Bereich werden beispielsweise modulierte Hochfrequenzsignale innerhalb von Magnetresonanzsystemen benötigt. Um mit Hilfe eines Magnetresonanztomographieverfahrens ein Bild zu erzeugen, müssen nämlich definierte Hochfrequenzpulse in den Körper bzw. den zu untersuchenden Körperteil des Patienten eingestrahlt werden, der sich in einem genau definierten Magnetfeld befindet. Dadurch werden die Kernspins der Atome im Untersuchungsobjekt angeregt. Die in Folge ausgesandten Signale der Kernspins werden erfasst und als Rohdaten akqui- riert, aus denen die gewünschten Magnetresonanzbilder erzeugt werden können. Dabei ist es erforderlich, dass die einzelnen Hochfrequenzpulse eine genau spezifizierte Frequenz aufweisen, die der Resonanzfrequenz der anzuregenden Atome im vorliegenden Magnetfeld entspricht. Bei einem Magnetfeld von 3 Tesla liegt diese Resonanzfrequenz zur Anregung der üblicher- weise angeregten Hi-Atome bei 123 MHz. In der Regel werden für verschiedene Untersuchungen verschiedenste Sequenzen von Hochfrequenzpulsen ausgesendet, wobei jeder einzelne Hochfrequenzpuls eine genau definierte zeitliche Länge, Amplitude und Form aufweisen sollte, um eine bestimmte Wirkung zu erreichen. Üblicherweise werden die hierzu notwendigen Parameter in Form eines digitalen Datenstroms vorgegeben, welcher mit einer Mischfrequenz MF gemischt wird, so dass sich insge- samt das in der gewünschten Weise modulierte Hochfrequenzsignal, z. B. die erforderliche Serie von benötigten Hochfrequenzpulsen, ergibt.
In Figur 1 ist ein typisches Schema für eine solche digitale Modulation dargestellt. Auf Basis eines Referenzsignals RS, beispielsweise eines Systemtakts, welcher auch zur Synchronisierung mit anderen Einheiten des Gesamtsystems dienen kann, wird in einem NCO (Numerical Controlled Oscillator; numerisch gesteuerter Oszillator) eine in Stufen frei wählbare Misch- frequenz MF (d. h. ein unmoduliertes Hochfrequenzsignal mit der gewünschten Mischfrequenz) erzeugt. Bei Verwendung in einem Magnetresonanzsystem kann dies beispielsweise die genannte Resonanzfrequenz von 123 MHz sein. Innerhalb des NCOs wird dabei die Mischfrequenz MF mittels eines Phasenakkumulators und einer anschließenden Wandlung der Phase in Sinus- und/oder Cosinusvektoren erzeugt. Derartige NCOs sind allgemein bekannt und brauchen daher hier nicht weiter erläutert zu werden. Die Mischfrequenz MF wird dann einer digitalen Mischstufe MS zugeführt, um sie mit dem niederfrequenten Da- tenstrom NF, welcher letztlich die Pulsform des gewünschten Hochfrequenzsignals HF vorgibt, zu mischen. Am Ausgang liegt dann das „gemischte", in der gewünschten Weise auf Basis des digitalen niederfrequenten Eingangssignals NF modulierte Hochfrequenzsignal an, welches - eventuell gefiltert - bei- spielsweise einem Digital-Analog-Wandler zur Wandlung in ein analoges Signal zugeführt werden kann. In Figur 1 sind auch die üblicherweise vor und hinter der Mischstufe MS eingesetzten Register dargestellt, welche ebenfalls vom Referenzsignal RS getaktet werden. Diese dienen lediglich dazu, die Länge des gesamten Logikpfades zu reduzieren und so in bekannter Weise eine möglichst schnelle Logik zu erreichen. Das in Figur 1 dargestellte übliche Schema hat jedoch Nachteile. Zum einen sind für die Mischung des niederfrequenten Datenstroms NF mit der Mischfrequenz MS digitale Multiplizierer erforderlich. Diese Multiplizierer sind typi- scherweise in ihrer Taktfrequenz begrenzt und benötigen viele Logikressourcen. Daher ist beispielsweise eine Realisierung in frei programmierbaren Logikschaltkreisen, sog. FPGA- Bausteinen (FPGA = Field Programmable Gate Array) , schwierig. Insbesondere mit steigender Genauigkeitsanforderung, d. h. mit einer größeren Bit-Breite und einer höheren Geschwindigkeit, machen sich diese Nachteile extrem bemerkbar.
Ein weiterer wesentlicher Nachteil besteht darin, dass die Feinheit der Abstufung der variablen Modulationsfrequenz MF von der Breite des Phasenakkumulators im NCO abhängt. Ebenso hängt die Genauigkeit der Sinus- und/oder Cosinusvektoren von der Bit-Breite des Phasenwandlers ab. Mit steigender Genauigkeitsanforderung sinkt daher die erzielbare Taktrate des NCOs und der Verbrauch an Logikressourcen nimmt auch hierfür dra- matisch zu.
Daher wurde bisher oft auf eine solche digitale Modulation mit hohen Taktfrequenzen und besonders hohen Frequenzen bezüglich des Hochfrequenzsignals verzichtet und stattdessen eine analoge Mischung durchgeführt.
Ebenso wurde auf eine kostengünstige Nutzung von FPGAs verzichtet und es werden alternativ sog. ASSP (Application Spe- cific Standard Products) verwendet, die eine dedizierte, d. h. nicht frei programmierbare Hardware zur Verfügung stellen und daher in der Regel spezifisch für den jeweiligen Einsatz gefertigt werden müssen. Aufgrund der speziellen Konzipierung für den individuellen Einsatzzweck sind solche ASSP aber nur in großen Stückzahlen wirtschaftlich. Im Übrigen ist auch in solchen logischen Bausteinen der Phasenakkumulator des NCO in der Regel auf 32 Bit limitiert. Damit gelten für solche ASSP prinzipiell die gleichen Limitierungen wie sie oben anhand von Figur 1 beschrieben wurden. Es ist daher eine Aufgabe der vorliegenden Erfindung, ein einfaches und kostengünstiges Verfahren und eine entsprechende Schaltungsanordnung zur Erzeugung eines in Abhängigkeit von einem niederfrequenten digitalen Datenstrom modulierten Hochfrequenzsignals anzugeben, welches insbesondere auch bei hohen Geschwindigkeiten und hohen Frequenzen nur relativ geringe Logikressourcen benötigt.
Diese Aufgabe wird durch ein Verfahren gemäß Patentanspruch 1 und durch eine Schaltungsanordnung gemäß Patentanspruch 12 gelöst .
Bei dem erfindungsgemäßen Verfahren wird zunächst ein Takt- signal bereitgestellt, dessen Frequenz mindestens viermal so hoch ist wie die Frequenz des zu erzeugenden Hochfrequenzsignals. Dieses Taktsignal wird dann genutzt, um den niederfrequenten Datenstrom mit einer eine kontinuierliche Sinus- oder Cosinusfolge repräsentierenden, vorzugsweise besonders trivi- alen, zyklischen Zahlenreihe zu mischen. Wie später noch detailliert erläutert wird, ist ein Mischen des niederfrequenten Datenstroms mit einer einfachen zyklischen Zahlenreihe mit sehr geringem logischem Aufwand und auf schnelle Weise möglich. Das einzige Erfordernis besteht darin, dass das zur Erstellung der Zahlenreihe benötigte Taktsignal eine entsprechend höhere Frequenz aufweist als das gewünschte Hochfrequenzsignal eigentlich aufweisen muss. Dieses Erfordernis ist jedoch problemlos zu erfüllen.
Eine entsprechende Schaltungsanordnung benötigt einen Dateneingang zum Empfang des niederfrequenten digitalen Datenstroms, einen Taktsignalgenerator zur Erzeugung eines Taktsignals, dessen Frequenz mindestens viermal so hoch ist wie die Frequenz des zu erzeugenden Hochfrequenzsignals, eine mit dem Taktsignalgenerator gekoppelte Bauelementegruppe, welche ausgebildet ist, um den niederfrequenten Datenstrom unter Nutzung des Taktsignals mit einer eine kontinuierliche Sinusoder Cosinusfolge repräsentierenden, zyklischen Zahlenreihe zu mischen, sowie einen Ausgang zur Ausgabe des Hochfrequenzsignals .
Wie nachfolgend gezeigt wird, kann dabei die Bauelementegrup- pe, die für die Mischung des niederfrequenten Datenstroms mit der zyklischen Zahlenreihe benötigt wird, sehr einfach aufgebaut sein. Aufgrund des geringen Bedarfs an Logikressourcen lässt sich die Schaltungsgruppe besonders bevorzugt in einem frei programmierbaren Logikschaltkreis (FPGA) implementieren, so dass auch speziell zugeschnittene einzelne Schaltungsanordnungen, welche nicht in Großserie gefertigt werden, kostengünstig produzierbar sind.
Die abhängigen Ansprüche sowie die nachfolgende Beschreibung enthalten jeweils besonders vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung. Dabei kann das erfindungsgemäße Verfahren auch analog den abhängigen Ansprüchen der Schaltungsanordnung weitergebildet sein und umgekehrt.
Besonders bevorzugt wird als zyklische Zahlenreihe eine vier- gliedrige Zahlenreihe verwendet, um die Sinus- oder Cosinusfolge zu repräsentieren. Dabei bietet es sich im trivialsten Fall an, eine Zahlenreihe zu verwenden, die aus den Gliedern „1", „0", „-1", „0" besteht. Mit einer solchen Zahlenreihe werden einfach die beiden Extremwerte einer Sinus- bzw. Cosinusfolge sowie die Nulldurchgänge beschrieben. D. h. die gesamte Sinus- bzw. Cosinusfolge wird auf trivialste Weise durch vier Stützstellen beschrieben.
Bei Verwendung einer solchen zyklischen Zahlenreihe mit vier Gliedern reicht es aus, wenn die Frequenz des Taktsignals genau viermal so hoch ist wie die Frequenz des zu erzeugenden Hochfrequenzsignals .
Die Bauelementegruppe zum Mischen des niederfrequenten Datenstroms mit einer trivialen, eine kontinuierliche Sinus- oder Cosinusfolge repräsentierenden Zahlenreihe kann hierzu in einem besonders einfachen Fall beispielsweise einen Multiplexer aufweisen. Es können dann die Eingänge dieses Multiplexers jeweils so beschaltet sein, dass diese die Stützstellen der Sinus- bzw. Cosinusfolge repräsentieren. Das heißt, die Eingänge sind jeweils mit dem digitalen Datenstrom belegt, wobei an jedem Eingang der digitale Datenstrom mit einem genau definierten Faktor (ggf. auch Null) zu multiplizieren ist, welcher einem Glied der bestimmten Zahlenreihe entspricht, wobei die einzelnen Glieder der Zahlenreihe jeweils die Stützstellen der zu repräsentierenden Sinus- oder Cosinusfolge bilden.
Beispielsweise weist der Multiplexer bei der bereits genannten bevorzugten, weil besonders trivialen, zyklischen Zahlenreihe mit den Gliedern „1", „0", „-1" und „0" vier Eingänge auf, wobei zwei der Eingänge mit einem konstanten Eingangs- signal „0", einer der Eingänge mit dem niederfrequenten Datenstrom selbst und ein Eingang mit dem invertierten niederfrequenten Datenstrom beaufschlagt sind.
Dieser Multiplexer kann dann unter Nutzung des Taktsignals in geeigneter Weise angesteuert werden, so dass die Eingänge entsprechend der Sinus- oder Cosinusfolge auf einen Ausgang des Multiplexers durchgeschaltet werden. Hierzu kann vorzugsweise die Bauelementegruppe einen Zähler umfassen, welcher auf Basis des Taktsignals eine einfache, zyklisch hochgezähl- te Zahlenfolge, beispielsweise eine Zahlenfolge „0", „1",
„2", „3" , „0", „1", „2", „3", ... erzeugt. Dieser Zähler wird mit einem Steuereingang des Multiplexers gekoppelt. Der Multiplexer wird auf Basis dieser zyklischen Zahlenfolge so angesteuert, dass in einer zyklischen Folge zunächst der mit dem niederfrequenten Datenstrom beaufschlagte Eingang, dann ein mit Null beaufschlagter Eingang, dann der mit dem invertierten niederfrequenten Datenstrom beaufschlagte Eingang und dann wieder ein mit Null beaufschlagter Eingang auf einen Ausgang des Multiplexers durchgeschaltet werden. Es ist klar, dass die Reihe selbstverständlich bei jedem der Eingänge beginnen kann. Wesentlich ist nur, dass eine Reihenfolge eingehalten wird, so dass tatsächlich eine Mischung des niederfrequenten Datenstroms mit einer Zahlenreihe erfolgt, die eine Sinus- oder Cosinusfolge repräsentiert. Ebenso ist selbstverständlich auch eine Durchschaltung in der umgekehrten Reihenfolge möglich, d. h. zunächst auf einen Eingang mit dem invertierten niederfrequenten Datenstrom, dann auf einen mit Null beaufschlagten Eingang, dann auf den Eingang mit dem niederfrequenten Datenstrom selbst und dann wieder auf einen mit Null beaufschlagten Eingang. Dies entspricht letztlich nur einem Start der Folge mit dem invertierten Eingang.
Wie bereits erwähnt, ist die Bauelementegruppe besonders bevorzugt in einem frei programmierbaren Logikschaltkreis, d. h. in einem FPGA-Baustein, realisiert.
Vorzugsweise sollte die Schaltung so aufgebaut sein, dass das Taktsignal variabel einstellbar ist, um so Hochfrequenzsignale mit unterschiedlichen Trägerfrequenzen erzeugen zu können.
Als Taktsignalgenerator bietet sich die Verwendung einer sog. PLL-Schaltung (PLL = Phase-Locked-Loop; phasengekoppelter Re- gelkreis) an, welche eine sehr präzise Erzeugung eines variabel einstellbaren, aber feststehenden Hochfrequenzsignals erlaubt. Derartige PLL-Schaltungen sind dem Fachmann bekannt und brauchen daher nicht näher erläutert zu werden.
Vorzugsweise ist der Taktsignalgenerator in dem frei programmierbaren Logikschaltkreis mit installiert. Dies bietet sich vor allem bei Verwendung einer PLL-Schaltung an. Der Taktsignalgenerator selbst kann von einem externen festen oder variablen Referenzsignal, beispielsweise einem Systemtakt, ge- triggert werden.
Insbesondere bei dem Aufbau eines Taktsignalgenerators in einer FPGA ist der Taktsignalgenerator zur Variation der Frequenz des Taktsignals dynamisch rekonfigurierbar aufgebaut. Somit ist auch eine Variation der Frequenz bei festem Referenzsignal, d. h. bei festem Systemtakt, möglich. Eingangsseitig wird der von der Schaltungsanordnung empfangene niederfrequente digitale Datenstrom vorzugsweise zunächst einem FIFO-Bauelement (FIFO = „First In First Out") zugeführt, welches zur Pufferung des niederfrequenten Datenstroms dient und so eine Anpassung an unterschiedliche Taktfrequenzen ermöglicht. Damit ist insbesondere das Problem einer möglichen Metastabilität bei asynchronen Taktübergängen gelöst. Alternativ kann anstelle eines solchen FIFO-Bauelements auch eine andere Schaltung genutzt werden, solange sie die Ein- gangsdatenrate des niederfrequenten Datenstroms an die variable Taktfrequenz anpasst und MetaStabilitäten verhindert.
Das Ausgangssignal des Multiplexers stellt bereits das gewünschte Hochfrequenz-Ausgangssignal in digitaler Form dar und kann in ein analoges Hochfrequenzsignal umgewandelt werden. Hierzu braucht lediglich der Ausgang des Multiplexers mit einem Digital-Analog-Wandler gekoppelt zu werden. Der Di- gital-Analog-Wandler kann dabei durch das Taktsignal in geeigneter Weise getriggert werden.
Auch bei der erfindungsgemäßen Schaltung ist wie bei den herkömmlichen Schaltungen der Einsatz von zusätzlichen Registern möglich, um die logischen Pfade zu verkürzen und somit die Schaltung möglichst schnell zu machen. Beispielsweise kann ein solches Register auch direkt am Ausgang, d. h. hinter dem Multiplexer und vor dem Digital-Analog-Wandler, zwischengeschaltet werden.
Wie bereits eingangs erläutert, kann ein derart erzeugtes Hochfrequenzsignal insbesondere als Magnetresonanz- Anregungssignal in einem Magnetresonanztomographiesystem genutzt werden. Durch die Erfindung ist daher auch ein Magnetresonanztomographiesystem umfasst, welches neben allen üblichen, dem Fachmann bekannten Komponenten zur Erzeugung des Magnetresonanz-Anregungssignals die zuvor beschriebene Schaltungsanordnung umfasst. Zu den üblichen Komponenten des Magnetresonanztomographiesystems gehören u. a. ein so genannter Scanner mit einer um einen Patientenraum angeordneten Hochfrequenzantenne, einem Magneten zur Erzeugung eines Grundmagnetfelds sowie verschie- denen Gradientenspulen zur Erzeugung von Magnetfeldgradienten. Weiterhin gehören hierzu auch eine Hochfrequenzversorgung sowie eine Steuereinrichtung, welche die Magnetfeldgradienten und die Hochfrequenzversorgung passend ansteuert und insbesondere für den niederfrequenten Datenstrom sorgt. Eben- so gehören zu einer solchen Steuereinrichtung auch entsprechende Einrichtungen zur Datenakquisition, um mit Hilfe der Antenne und/oder spezieller Empfangsantennen die Magnetresonanzsignale zu erfassen, zu verarbeiten und hieraus die Magnetresonanzbilder zu rekonstruieren. Alle diese Komponenten sind dem Fachmann aber bekannt und brauchen daher hier nicht im Einzelnen erläutert zu werden. Zum Aufbau eines erfindungsgemäßen Magnetresonanztomographiesystems sollte die Hochfrequenzversorgung jedoch die im Einzelnen hier erläuterte erfindungsgemäße Schaltungsanordnung aufweisen.
Die Erfindung wird im Folgenden unter Hinweis auf die beigefügten Figuren anhand von Ausführungsbeispielen noch einmal näher erläutert. Dabei sind gleiche oder ähnliche Komponenten mit gleichen Bezugsziffern versehen. Es zeigen:
Figur 1 eine schematische Blockdarstellung einer Schaltungsanordnung zur Erzeugung eines in Abhängigkeit von einem niederfrequenten digitalen Datenstroms modulierten Hochfrequenzsignals gemäß dem Stand der Technik,
Figur 2 eine schematische Blockdarstellung eines bevorzugten Ausführungsbeispiels einer erfindungsgemäßen Schaltungsanordnung,
Figur 3 eine Darstellung des Referenzsignals und der daraus innerhalb der Schaltungsanordnung gemäß Figur 2 erzeugten trivialen Zahlenfolge zur Beschreibung einer kontinuierlichen Sinus-/Cosinusfolge, Figur 4 eine Tabelle zur Erläuterung der Mischung des niederfrequenten digitalen Datenstroms mit der trivialen Zahlenreihe zur Erzeugung eines digitalen Hochfrequenzsignals in der Schaltungsanordnung gemäß Figur 2,
Figur 5a eine graphische Darstellung der Werte des niederfrequenten Datenstroms und der trivialen Zahlenreihe aus der Tabelle in Figur 4,
Figur 5b eine graphische Darstellung der Hochfrequenzwerte aus der Tabelle in Figur 4.
Figur 1 wurde bereits eingangs zur Verdeutlichung der Nachteile der bisher verwendeten Schaltungsanordnungen zur
Erzeugung von in Abhängigkeit von einem niederfrequenten digitalen Datenstrom modulierten Hochfrequenzsignalen eingehend erläutert. Bei einer solchen herkömmlichen Schaltungsanordnung wird der niederfrequente digitale Datenstrom NF mit ei- ner von einem NCO erzeugten Mischfrequenz MF in einer Mischerstufe MS, welche relativ aufwändige Logikressourcen benötigt, digital zu dem gewünschten Hochfrequenzsignal HF gemischt .
Figur 2 zeigt im Gegensatz hierzu einen besonders einfachen und daher bevorzugten Aufbau zur Realisierung einer erfindungsgemäßen Schaltungsanordnung 1.
Kernpunkt dieser Schaltungsanordnung 1 ist ein Multiplexer 3, welcher vier Eingänge eo, ei, θ2, θ3 und in üblicher Weise zwei Steuereingänge Si, S2 aufweist.
An einem ersten Eingang eo wird der niederfrequente digitale Datenstrom NF angelegt. Dem zweiten Eingang ei wird einfach konstant der logische Wert „0" angelegt. Am dritten Eingang e2 ist ein Inverter 9 vorgeschaltet, an welchem eingangssei- tig der niederfrequente digitale Datenstrom NF angelegt ist. Somit liegt an diesem Eingang e2 letztlich der invertierte niederfrequente Datenstrom NF' an. Am vierten Eingang e3 wird wiederum ein festes logisches Signal „0" angelegt.
Der Steuereingang des Multiplexers 3, welcher hier in übli- eher Weise aus zwei logischen (Teil-) Steuereingängen Si und S2 besteht, auf welche jeweils ein logisches Signal „0" oder „1" geschaltet werden kann, ist mit einem Zähler 4 verbunden. Der Eingang dieses Zählers ist wiederum mit dem Taktausgang TA einer PLL 5 verbunden, welche hier als Taktgenerator 5 dient.
Getriggert wird diese PLL 5 durch ein Referenzsignal RS, beispielsweise einen Systemtakt RS. Dieser Systemtakt RS kann beispielsweise eine Frequenz von 100 MHz aufweisen.
Die Funktionsweise dieser Schaltungsanordnung 1 ist wie folgt:
Die PLL 5 erzeugt ein Taktsignal T mit der vierfachen Fre- quenz des eigentlich gewünschten Hochfrequenzsignals HF. Da ein Hochfrequenzsignal HF für einen Einsatz als Magnetresonanzsignal bei einer Hi-Messung in einem 3-Tesla-Magnetreso- nanztomographen eine Trägerfrequenz von 123 MHz aufweisen muss, wird hierfür folglich eine Taktfrequenz von 492 MHz be- nötigt.
Der Zähler 4 zählt dann in diesem Takt zyklisch hoch und erzeugt so eine zyklische Folge von Werten „0", „1", „2", „3", „0", „1", „2", „3" ... usw. Diese Zahlenfolge wird in binär ko- dierter Form auf die beiden Eingänge So, Si des Multiplexers 3 gegeben.
In Abhängigkeit von der jeweils anliegenden digitalen Zahl am Steuereingang (bzw. den Steuereingängen So, Si) wird entweder der erste Eingang eo, der zweite Eingang ei, der dritte Eingang e2 oder der vierte Eingang e3 auf den Ausgang a des Multiplexers 3 durchgeschaltet. Das heißt, wenn am Steuereingang Si, So des Multiplexers 3 die digitale Zahl „0" anliegt, so wird der niederfrequente digitale Datenstrom NF direkt durchgeschaltet. Liegt die Zahl „1" an, so wird die logische „0" durchgeschaltet. Liegt die Zahl „2" an, so wird der niederfrequente digitale Datenstrom NF in invertierter Form durchgeschaltet. Liegt schließlich die Zahl „3" an, so wird wieder die logische „0" durchgeschaltet. Danach beginnt der Zähler 4 wieder mit einer „0" und die gleiche Sequenz wird wiederholt .
Dieser Vorgang entspricht einer Amplitudenmodulation des digitalen Datenstroms mit einer Mischfrequenz auf digitaler Ebene, welche einem Viertel der Taktfrequenz T entspricht. Dies lässt sich anhand von Figur 3 ersehen. Aufgetragen ist dort in der oberen Zeile das Taktsignal T und darunter die auf Basis dieses Taktsignals im Multiplexer 3 erzeugte triviale Zahlenreihe „1", „0", „-1", „0", die eine kontinuierliche Sinus- bzw. Cosinusfolge beschreibt. Die Frequenz dieser Zahlenreihe ZR ist genau ein Viertel der Taktfrequenz T, was hier daran zu sehen ist, dass die Periode PZR der trivialen Zahlenreihe ZR genau viermal so lang ist wie die Periode Pτ des Taktsignals T. Die triviale Zahlenreihe ZR repräsentiert dabei die Sinus- und Cosinusvektoren bei 0°, 90°, 180° und 270°. Das heißt, die Sinus- bzw. Cosinusfolge wird mit Hilfe von vier einfachen Stützstellen beschrieben.
Die Wirkungsweise dieser einfachen Mischung im Multiplexer 3 lässt sich noch einmal anhand der Figuren 4, 5a und 5b verdeutlichen .
In der Tabelle in Figur 4 ist in der obersten Reihe jeweils der Wert der trivialen Zahlenreihe ZR dargestellt. In der zweiten Zeile ist der zu den jeweiligen Zeitpunkten vorliegende Wert des niederfrequenten digitalen Datenstroms NF angegeben. Sowohl der Wert der trivialen Zahlenreihe ZR als auch der Wert des niederfrequenten Datenstroms NF sind noch einmal graphisch in Figur 5a aufgetragen. In der dritten Zeile der Tabelle von Figur 4 ist schließlich das am Ausgang a des Multiplexers anliegende Signal, welches letztlich einer Multiplikation des jeweiligen Werts in der ersten Zeile mit dem Wert aus der zweiten Zeile ergibt, angegeben. Hierbei handelt es sich um das bereits modulierte digitale Hochfrequenzsignal HF. Diese Werte sind noch einmal graphisch in Fi- gur 5b aufgetragen. In einem nachfolgenden Digital-Analog-
Wandler würde sich das in Figur 5b durch die gestrichelte Linie dargestellte Hochfrequenzsignal HF' ergeben. Dieses Signal HF' weist die benötigte Trägerfrequenz in Höhe von einem Viertel der Frequenz des Taktsignals T auf und ist gemäß dem niederfrequenten Datenstrom NF amplitudenmoduliert.
Für die in der vorbeschriebenen Weise durchgeführte Mischung ist jedoch kein aufwändiger Multiplizierer erforderlich, sondern der dargestellte Inverter 9 und Multiplexer 3 reichen gemeinsam mit dem einfachen Zähler 4 aus.
Vor dem Multiplexer 3 wird der niederfrequente Datenstrom NF zunächst noch durch ein Register 7 geschickt. Ein weiteres Register 7 befindet sich hinter dem Ausgang a des Multiple- xers 3. Diese Register dienen wiederum zur Reduzierung der Länge der kombinatorischen Logikpfade, um eine möglichst schnelle Logik zu erreichen. Die Register 7, 8 werden hier bevorzugt ebenfalls durch das Taktsignal T der PLL 5 getrig- gert .
Wie bereits erwähnt, kann mit Hilfe der PLL 5 der Takt variabel eingestellt werden. Daher wird eingangsseitig zunächst der niederfrequente Datenstrom in einem üblichen FIFO- Baustein 6 gepuffert, um so eine Anpassung an unterschiedli- che Taktfrequenzen zu erreichen.
Das Hochfrequenzsignal HF wird dann auf den Hochfrequenzeingang HFE eines Digital-Analog-Wandlers 10 gegeben, der dieses in ein analoges Hochfrequenzsignal HF' umwandelt und an sei- nem analogen Hochfrequenzausgang HFA' ausgibt. Die Triggerung dieses Digital-Analog-Wandlers 10 erfolgt ebenfalls mit Hilfe des Taktsignals T der PLL 5. Abgesehen vom Digital-Analog-Wandler 10 sind sämtliche Bausteine bzw. Logikkomponenten der Schaltungsanordnung 1 in einem FPGA 2 realisiert. Dieser weist einen Dateneingang DE für den niederfrequenten Datenstrom NF und einen Referenzsignal- eingang RE zum Empfang des Systemtakts als Referenzsignal RS auf, welcher dann an die PLL 5 weitergeleitet wird. Als Ausgänge besitzt dieser FPGA 2 einen Hochfrequenzausgang HFA zur Ausgabe des digitalen Hochfrequenzsignals HF und einen Taktsignalausgang TAE zur Ausgabe des Taktsignals TA der PLL 5 als Triggersignal für den Takteingang TE des Digital-Analog- Wandlers 10.
Die PLL 5 innerhalb des FPGA 2 ist vorzugsweise dynamisch re- konfigurierbar aufgebaut, um so ein Taktsignal T mit variab- ler Frequenz erzeugen zu können. Falls jedoch nur eine feste Mischerfrequenz bzw. Trägerfrequenz für das Hochfrequenzsignal HF erforderlich ist, kann die PLL 5 aber auch für eine feste Ausgangsfrequenz parametrisiert werden. Der extern zugeführte Systemtakt, d. h. das Referenzsignal RS, ist eben- falls in seiner Frequenz frei wählbar, aber in der Regel für eine Anwendung monofrequent .
Wie anhand des Ausführungsbeispiels leicht ersichtlich ist, hat die erfindungsgemäße Schaltungsanordnung mehrere Vortei- Ie. Zum einen kann zur Erzeugung der nötigen Hochfrequenz ein FPGA eingesetzt werden, wobei die in den meisten FPGA ohnehin vorhandene PLL zur Takterzeugung genutzt werden kann. Durch den Verzicht auf einen in digitalen Schaltungsanordnungen sonst üblichen NCO mit einem breiten Phasenakkumulator und breiten Sinus- bzw. Cosinusvektoren kann eine höhere Taktrate des Modulators erreicht werden. Dies ist insbesondere dann erforderlich, wenn besonders hochfrequente Signale erzeugt werden sollen. Durch die Verwendung eines Taktsignals T mit variabel einstellbarer Frequenz können letztlich Hochfre- quenzsignale mit variabler Frequenz erzeugt werden, ohne dass hierfür eine breite (d. h. mit breiten Datenworten arbeitende) und damit eine entsprechend langsame Logik erforderlich ist . Es wird abschließend noch einmal darauf hingewiesen, dass es sich bei dem vorhergehenden, detailliert beschriebenen Verfahren sowie bei den dargestellten Schaltungsanordnungen nur um Ausführungsbeispiele handelt, welche vom Fachmann in verschiedenster Weise modifiziert werden können, ohne den Bereich der Erfindung zu verlassen. Die Erfindung wurde vorstehend exemplarisch anhand eines Magnetresonanztomographiesystems im medizinischen Bereich beschrieben. Dennoch ist die Erfindung auch in beliebigen anderen Anwendungsgebieten bzw. Systemen einsetzbar, in denen ein moduliertes Hochfrequenzsignal benötigt wird.

Claims

Patentansprüche
1. Verfahren zur Erzeugung eines in Abhängigkeit von einem niederfrequenten digitalen Datenstrom (NF) modulierten Hochfrequenzsignals (HF, HF') mit folgenden Verfahrensschritten: Bereitstellung eines Taktsignals (T) , dessen Frequenz mindestens viermal so hoch ist wie die Frequenz des zu erzeugenden Hochfrequenzsignals (HF, HF' ) , - Nutzung des Taktsignals (T) zum Mischen des niederfrequenten Datenstroms (NF) mit einer eine kontinuierliche Sinusoder Cosinusfolge repräsentierenden zyklischen Zahlenreihe (ZR) .
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die zyklische Zahlenreihe (ZR) eine viergliedrige Zahlenreihe (ZR) ist.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die zyklische Zahlenreihe (ZR) aus den Gliedern „lλ\ „0",
„-1", „0" besteht.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass unter Nutzung des Taktsignals (T) ein Multiplexer (3) mit vier Eingängen (eo, ei, θ2, θ3) angesteuert wird, wobei zwei der Eingänge (ei, θ3) mit einem konstanten Eingangsignal „0", ein Eingang (eo) mit dem niederfrequenten Datenstrom (NF) und ein Eingang mit dem invertierten niederfrequenten Datenstrom (NF' ) beaufschlagt sind und dabei die Ansteuerung so erfolgt, dass in einer zyklischen Folge der mit dem niederfrequenten Datenstrom beaufschlagte Eingang (eo) , dann ein mit „0" beaufschlagter Eingang (ei) , dann der mit dem invertierten niederfrequenten Datenstrom beaufschlagte Eingang (θ3) und dann wieder ein mit „0" beaufschlagter Eingang (θ3) auf einen Aus- gang (a) durchgeschaltet werden.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass auf Basis des Taktsignals (T) zunächst eine Zahlenfolge zyklisch hochgezählt wird und diese zyklische Zahlenfolge zur Ansteuerung des Multiplexers (3) genutzt wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Taktsignal (T) variabel ist.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch ge- kennzeichnet, dass das Taktsignal (T) mit Hilfe einer PLL-
Schaltung (5) erzeugt wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der niederfrequente Datenstrom (NF) zu- nächst in einem FIFO-Bauelement (6) gepuffert wird.
9. Verfahren nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, dass das Ausgangssignal (HF) des Multiplexers (3) in ein analoges Hochfrequenzsignal (HF' ) umgewandelt wird.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass das Taktsignal (T) auch zur Ansteuerung eines Digital-/Analog-Wandlers (10) zur Umwandlung des Aus- gangssignals (HF) des Multiplexers (3) in ein analoges Hochfrequenzsignal (HF') genutzt wird.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass das Hochfrequenzsignal (HF, HF' ) als Mag- netresonanz-Anregungssignal in einem Magnetresonanztomographiesystem genutzt wird.
12. Schaltungsanordnung (1) zur Erzeugung eines in Abhängigkeit von einem niederfrequenten digitalen Datenstrom (NF) mo- dulierten Hochfrequenzsignals (HF, HF' ) , umfassend einen Dateneingang (DE) zum Empfang des niederfrequenten digitalen Datenstroms (NF) , einen Taktsignalgenerator (5) zur Erzeugung eines Taktsignals (T) , dessen Frequenz mindestens viermal so hoch ist wie die Frequenz des zu erzeugenden Hochfrequenzsignals (HF, HF'), - eine mit dem Taktsignalgenerator (6) gekoppelte Bauelementegruppe (3, 4), welche ausgebildet ist, um den niederfrequenten Datenstrom (NF) unter Nutzung des Taktsignals (T) mit einer eine kontinuierliche Sinus- oder Cosinusfolge repräsentierenden zyklischen Zahlenreihe (ZR) zu mischen, - einen Ausgang (HFA, HFA' ) zur Ausgabe des Hochfrequenzsignals (HF, HF' ) .
13. Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, dass die Bauelementegruppe (3, 4) einen Multiplexer (3) umfasst.
14. Schaltungsanordnung nach Anspruch 13, dadurch gekennzeichnet, dass der Multiplexer (3) vier Eingänge (eo, ei, θ2, θ3) aufweist, wobei zwei der Eingänge (ei, θ3) mit einem kon- stanten Eingangsignal „0", ein Eingang (eo) mit dem niederfrequenten Datenstrom (NF) und ein Eingang (θ2) mit dem invertierten niederfrequenten Datenstrom (NF' ) beaufschlagt sind.
15. Schaltungsanordnung nach Anspruch 14, dadurch gekennzeichnet, dass die Bauelementegruppe (3, 4) einen Zähler (4) umfasst, welcher auf Basis des Taktsignals (T) eine zyklische Zahlenfolge erzeugt, und der Zähler (4) so mit einem Steuereingang (si, S2) des
Multiplexers gekoppelt ist, dass der Multiplexer (3) auf Basis dieser zyklischen Zahlenfolge so angesteuert wird, dass in einer zyklischen Folge der mit dem niederfrequenten Datenstrom (NF) beaufschlagte Eingang (eo) , dann ein mit „0" be- aufschlagter Eingang (ei) , dann der mit dem invertierten niederfrequenten Datenstrom (NF' ) beaufschlagte Eingang (θ2) und dann wieder ein mit „0" beaufschlagter Eingang (θ3) auf einen Ausgang (a) des Multiplexers (3) durchgeschaltet werden.
16. Schaltungsanordnung nach einem der Ansprüche 12 bis 15, gekennzeichnet durch ein dem Dateneingang (DE) zum Empfang des niederfrequenten digitalen Datenstroms (NF) nachgeschaltetes FIFO-Bauelement (6) .
17. Schaltungsanordnung nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass die Bauelementegruppe (3, 4) in einem frei programmierbaren Logikschaltkreis (2) aufgebaut ist .
18. Schaltungsanordnung nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, dass der Taktsignalgenerator (5) eine PLL-Schaltung (5) umfasst.
19. Schaltungsanordnung nach Anspruch 17 und 18, dadurch gekennzeichnet, dass der Taktsignalgenerator (5) in dem frei programmierbaren Logikschaltkreis (2) mit integriert ist.
20. Schaltungsanordnung nach einem der Ansprüche 12 bis 19, dadurch gekennzeichnet, dass der Taktsignalgenerator (5) von einem Referenzsignal (RS) gesteuert wird.
21. Schaltungsanordnung nach einem der Ansprüche 12 bis 20, dadurch gekennzeichnet, dass der Taktsignalgenerator (5) so aufgebaut ist, dass er zur Variation der Frequenz des Taktsignals (T) dynamisch rekonfigurierbar ist.
22. Schaltungsanordnung nach einem der Ansprüche 12 bis 21, gekennzeichnet durch einen dem Ausgang (a) des Multiplexers (3) nachgeschalteten Digital-/Analog-Wandler (10) .
23. Schaltungsanordnung nach Anspruch 22, dadurch gekennzeichnet, dass ein Ausgang (TA) des Taktsignalgenerators (5) mit einem Taktsignaleingang (TE) des Digital-/Analog-Wandlers (10) verbunden ist.
24. Magnetresonanztomographiesystem mit einer Schaltungsanordnung (1) nach einem der Ansprüche 12 bis 23 zur Erzeugung eines hochfrequenten Magnetresonanz-Anregungssignals.
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