WO2008053709A1

WO2008053709A1 - Dispositif et procédé de test de sélection de circuit intégré semi-conducteur

Info

Publication number: WO2008053709A1
Application number: PCT/JP2007/070255
Authority: WO
Inventors: Hiroaki Inoue; Masamichi Takagi; Masayuki Mizuno
Original assignee: Nec Corporation
Priority date: 2006-11-02
Filing date: 2007-10-17
Publication date: 2008-05-08
Also published as: US20100077259A1; US8301936B2; JPWO2008053709A1

Description

明細書

半導体集積回路選別試験装置および方法

技術分野

[0001] 本発明は、複数の演算装置 (CPU)を有する半導体集積回路の CPUを、同時並列に選別試験する半導体集積回路選別試験装置に関する。

背景技術

[0002] 半導体の微細化の進展により半導体集積回路の集積度が向上し、その結果、内部に複数のプロセッサを有する半導体集積回路が現実味をおびている。

[0003] 図 1は、複数の CPUを有する半導体集積回路の CPUを、半導体集積回路外部の試験装置によって同時並列に選別試験する場合の構成例を模式的に示している。この例は、スキャン試験装置 6から、半導体集積回路 5の有する CPU10— ;!〜 10— n のそれぞれに対して、スキャンイン信号 300— ;!〜 300— nとスキャンアウト信号 302 一；!〜 302— nとが入出力される構成とされている。

[0004] 力、かる構成において、スキャン試験装置 6は、選別試験用のスキャンデータを、スキヤンイン信号 301—;!〜 301—nによって CPU内部のフリップフロップ回路に設定し、そして、スキャンアウト信号 302—；!〜 302— nによって、その実行結果を取得する。得られた実行結果は、シミュレータ等で計算された比較データと比較され、その結果、もし実行結果が異なる場合には、半導体集積回路 5は破棄される。

[0005] このように、スキャン試験装置 6は、単体 CPUの選別試験を同時並列に行うことが可能である。

[0006] しかしな力 Sら、図 1に示した方式は、以下の問題点を有している。

[0007] 半導体集積回路の選別試験時間が、単体 CPU内部のフリップフロップ回路に選別試験用のスキャンデータを設定する時間によって律速されているため、非常に遅い。

[0008] 全ての CPUに独立にスキャンイン信号およびスキャンアウト信号を接続する必要があるため、ハードウェアコストが非常に大きくなる。

[0009] この問題に対処する技術として、特許文献 1に記載のような複数の CPUコアを利用した回路がある。特許文献 1には、図 1に示した構成と同様に、複数のコアのそれぞれの全ラッチに対して、スキャンチェインを接続した回路が開示されている。したがつて、特許文献 1には、図 1に示した構成と同じ問題があった。

[0010] 次に、図 2は、単体 CPU試験の高速化を実現するための構成の一典型例を示す図である。図 2に示す例は、半導体集積回路 5に含まれる CPU10に対して、メモリ 7 に含まれる試験プログラム 71および試験演算結果 72を利用した比較試験を行う比較試験装置 8からなる。

[0011] 力、かる構成において、 CPU10は、メモリバス 4を介して、試験プログラム 71を実行し、そして、その実行結果を試験演算結果 72に格納する。その後、比較試験装置 8は、比較試験装置信号 400によって、試験演算結果 72を取得することで、該 CPUが正しく動作した力、どうかを検査する。

[0012] これにより、実速度動作による、単体 CPU10の非常に高速な検査が可能となり、その結果、複数の CPUを有する半導体集積回路の選別試験の高速化も実現できる。

[0013] しかしな力 Sら、図 2に示した方式は、以下の問題点を有している。

[0014] メモリに格納される試験演算結果 72のみによって CPU10を検査するので、その網羅率が非常に低い。

[0015] また、試験演算結果 72と比較可能なデータを用意するためには、実速度動作を網羅する、大規模シミュレーションが必要となるため、非常にコストがかかる。

[0016] この問題に対処する技術として、特許文献 2には、 CPUが持つ機能をテストする方法と、そのテストプログラムを選択する方法が開示されている。したがって、特許文献 2には、図 2の構成と同じ問題があった。

[0017] また、特許文献 3には、複数の CPUに対して、それぞれの CPUからの出力信号を比較して、 CPUの自己診断機能を提供する方法が開示されている。かかる構成において、比較に利用されている信号は、バスの書き込みデータ、制御回路から出力されるアドレス信号および演算器が出力する演算フラグといった CPU内部信号である。したがって、内部信号を比較するため、既存 CPUの改造に必要となる開発コストの増カロといった問題や、比較対象信号が演算結果ないしメモリアクセス情報だけのため、前記情報も含む命令実行情報との比較とは異なり、網羅率が低下するといつた問題があった。特許文献 1 :特開 2006— 153538号公報

特許文献 2 :特開平 8— 235023号公報

特許文献 3：特開平 6 - 161798号公報

発明の開示

発明が解決しょうとする課題

[0018] 上記で述べたように、複数の CPUを有する半導体集積回路の選別試験において、網羅率の向上と、その試験速度の向上はトレードオフ関係にあり、両者を同時に満足するような選別試験は実現不可能であった。

[0019] したがって、本発明の目的は、複数の CPUを有する半導体集積回路の選別試験において、プログラムの利用による実速度動作の高速性を有しつつ、網羅的に検査可能な半導体集積回路選別試験装置、方法、およびコンピュータプログラムプロダクトを提供することにある。

課題を解決するための手段

[0020] 本発明の半導体集積回路選別試験装置は、各演算装置への命令の供給を同期させ、また各演算装置へのデータの供給を同期させる命令'データ信号同期手段と、各演算装置から出力された命令実行情報を比較し、演算装置のいずれかが異なる命令実行情報を出力したことを判定するトレース比較手段とを有する。

[0021] また、本発明の半導体集積回路選別試験方法は、各演算装置からの命令読み出し要求が揃うと、メモリから命令を読み出し、該命令を各演算装置に同期して出力し、各演算装置の命令実行情報の出力信号を比較し、演算装置のいずれかが異なる命令実行情報を出力したことを判定する。

[0022] また、本発明の他の半導体集積回路選別試験方法は、各演算装置からのデータ読み出し要求が揃うと、メモリからデータを読み出し、該データを各演算装置に同期して出力し、各演算装置の命令実行情報の出力信号を比較し、前記演算装置のいずれかが異なる命令実行情報を出力したことを判定する。

[0023] 本発明によれば、複数の CPUを有する半導体集積回路の選別試験を、プログラムの利用によって高速に実行でき、さらに、命令レベルのトレース情報を比較することによって、より網羅的に実現することができる。 [0024] また、 CPU同士のトレース情報の比較により、事前に選別試験用の比較データを準備する必要がない。すなわち、本来 CPU上で動作するプログラムのデバッグのために設けられたトレース情報機構を、半導体集積回路の選別試験に利用することで、より安価で、より高速で、より網羅的な検査が可能となる。

[0025] このように、トレース情報同士の不一致をみることで、エラーのある CPUを特定することが可能となる。これは、命令'データ信号同期手段によって、各 CPUが完全に同期して動作することになり、その結果、 CPUの動作を出力するトレースポート同士の比較が容易に'網羅的に実行可能となっている点、また、トレースポートという従来の実動作環境でのソフトウェアデバッグ機構をそのまま利用しているため、高速な選別試験が可能となっている点、が大きな理由である。

図面の簡単な説明

[0026] [図 1]図 1は従来のシステム構成の一例を示す図である。

[図 2]図 2は従来のシステム構成の他の例を示す図である。

[図 3]図 3は本発明の一実施形態の半導体集積回路選別試験装置の構成を示す図である。

[図 4]図 4は図 3の命令 ·データ信号同期回路の構成を示す図である。

[図 5]図 5は図 3の命令'データ同期信号回路の動作例を説明する図である。

[図 6]図 6は図 3の命令'データ同期信号回路の他の動作例を説明する図である。

[図 7]図 7は図 3の命令'データ同期信号回路の他の動作例を説明する図である。

[図 8]図 8は図 3の命令'データ同期信号回路の他の動作例を説明する図である。

[図 9]図 9は図 3のトレース比較回路の構成を示す図である。

[図 10]図 10は本実施形態におけるトレース情報の構成を示す図である。

[図 11]図 11は本実施形態におけるトレース情報の構成の他の例を示す図である。

[図 12]図 12は図 3のトレース比較手回路の動作を示す図である。

[図 13]図 13は図 3のトレース比較手回路の他の動作を示す図である。

[図 14]図 14は図 3のトレース比較回路の構成の変形例を示す図である。

符号の説明

[0027] 1 半導体集積回路メモリ

トレース試験装置

メモリバス

10— n CPU

命令 ·データ信号同期回路トレース比較回路

命令同期回路

データ同期回路

トレース解釈回路

トレース不一致回路

トレース圧縮回路

トレース試験プログラム

トレース試験データ

〜； 101—n CPU命令信号

〜； 102— n CPUデータ信号

〜； 103— n トレース信号

同期エラー信号

トレース試験装置信号

発明を実施するための最良の形態

[0028] 図 3は本発明の一実施形態による半導体集積回路選別試験装置の構成を示す図である。図 3を参照すると、本実施形態の半導体集積回路選別試験装置は、演算装置である CPU10-l〜CPU10_nと命令.データ信号同期回路 11とトレース比較回路 12を有する半導体集積回路 1と、トレース試験プログラム 21とトレース試験データ 2 2を含むメモリ 2と、トレース試験装置 3とを備える。

[0029] 本実施形態において、 CPU10-l〜CPU10_n、半導体集積回路 1、メモリ 2、命令 •データ信号同期回路 11、トレース比較回路 12は、それぞれ、別パッケージ構成だけでなぐ SoC (System-on-Chip)内部の回路構成あるいは別チップによる SiP ( System-in-Package)構成、さらにその組み合わせからなる構成をとつてもよい。 [0030] CPU10-l〜CPU10_nは、信号処理プロセッサ、 VLIW (Very Long Instructi on Word)プロセッサ、構成可能プロセッサ等の、プログラム動作が可能な演算装置であれば何でもよい。これら CPUは、 CPU命令信号 101— l〜101—nを通じて命令の供給を受け、 CPUデータ信号 102—；!〜 102— nを通じて命令 'データ信号同期回路 11とデータの授受を行う。また、その実行した結果をトレース情報としてトレース信号 103—；!〜 103— nによりトレース比較回路 12に出力する。命令'データ信号同期回路 11は、 CPU10-l〜CPU10_nに同期して命令ないしデータを供給する機能を有する。トレース比較回路 12は、 CPU10-l〜CPU10_nからの対応するトレース情報同士を比較する機能を有する。

[0031] なお、命令 ·データ信号同期回路 11とトレース比較回路 12の機能はソフトウェアで実現してもよい。

[0032] また、命令 ·データ信号同期回路 11とトレース比較回路 12は同期エラー信号 104 により互いにエラー通知を行う。命令 'データ信号同期回路 11は、クロックやリセット、割り込み等の CPUで利用される信号線を制御してもよい。

[0033] メモリ 2は、コスト的に見合うのであれば、マルチチップ構成やマルチバンク構成をとつてもかまわない。

[0034] 本実施形態では、トレース試験プログラム 21は、 CPU10-l〜CPU10_nによって実行される命令列からなる。また、トレース試験データ 22は、トレース試験プログラム 21によって参照されるデータ列からなる。

[0035] 図 4は命令'データ信号同期回路 11の第 1の構成例を示す図である。この命令'データ信号同期回路 11はメモリバス 4を介してメモリ 2に接続され、同期エラー信号 104 を介してトレース比較回路 12に接続され、 CPU命令信号 101—；!〜 101— nおよび CPUデータ信号 102—；!〜 102— nを介して CPU10-1〜CPU10- nに接続される、命令同期用の命令同期回路 13と、データ同期用のデータ同期回路 14とを含む。また、命令同期回路 13とデータ同期回路 14お互いの動作状況を監視可能な信号 (不図示）を備えている。

[0036] ここで、メモリ 2から読み出される命令はトレース試験プログラム 21であり、また、参照されるデータはトレース試験データ 22である。無論、それ以外の範囲の命令'データを参照しても構わない。例えば、トレース試験プログラム 21は、ベンチマークプログラムのようなものであってもよいし、 CPUの試験網羅率を上げるために新規に作られたものでもよし、顧客ソフトウェアや OS (Operating System)のような既存のソフトゥエア資産であってもよい。トレース試験データ 22は、そのプログラム内のデータセクシヨンであってもよ!/、し、そのプログラムが参照するファイルのようなものであってもよ!/ヽし、共有のデータであってもよい。

[0037] 命令同期回路 13は、 CPU命令信号 101―〜 101— nからの命令読み出し要求を待ち、全ての CPUからの要求が揃った段階で、メモリバス 4を介して、メモリ 2から命令の読み出しを行う。そして、読み出された命令は、 CPU命令信号 101―〜 101— nを通じて、各 CPU10-l〜CPU10_nに互いに同期して供給される。なお、全ての C PUからの要求が揃わない場合ないし異なる場合、あるいは、揃ったとしても参照するアドレスが異なる場合には、同期エラー信号 104によって、その旨をトレース比較回路 12に通知する。これにより、複数 CPUへの命令供給を同期して行うことが可能とな

[0038] データ同期回路 14は、データの読み出しおよび書き込みについての同期化を行う。データの読み出しに関しては、 CPUデータ信号 102—；!〜 102— nからのデータ読み出し要求を待ち、全ての CPUの要求が揃った段階で、メモリバス 4を介してメモリ 2 力もデータの読み出しを行う。読み出されたデータは、 CPUデータ信号 102—；!〜 1 02— nを通じて各 CPU10-l〜CPU10_nに互いに同期して供給される。なお、全ての CPUからの要求が揃わない場合ないし異なる場合、あるいは、揃ったとしても参照するアドレスが異なる場合には、同期エラー信号 104によってその旨をトレース比較回路 12に通知する。また、データの書き込みに関しては、 CPUデータ信号 102— 1 〜； 102— nからのデータ書き込み要求を待ち、全ての CPUの要求が揃った段階で、メモリバス 4を介してメモリ 2へのデータの書き込みを行う。そして、完了信号が、 CPU データ信号 102— ;!〜 102— nを通じて各 CPU10-l〜CPU10_nに互いに同期して供給される。なお、全ての CPUからの要求が揃わない場合ないし異なる場合、あるいは、揃ったとしても参照するアドレスないしデータが異なる場合には、同期エラー信号 104によってその旨をトレース比較回路 12に通知する。これにより、複数 CPUへのデータ供給を同期して行うことが可能となる。

[0039] ここで、命令とデータのそれぞれの同期させる理由は、 CPUの動作トレースを、各サイクルで CPU間で完全に一致させるためである。トレース比較回路 12に、そのサイタルのズレを補正するバッファのような回路があれば、完全同期でなくても構わな!/、

[0040] トレース試験装置 3は、トレース比較回路 12から、 CPU選別試験での不一致の発生の有無や、また不一致が発生した場合には該当する CPUの情報といった、選別対象となる半導体集積回路 1からの出力をトレース試験装置信号 200によって受け取り、その内容に応じて、選別試験の停止や続行、再開などを制御する。

[0041] 図 5は、図 4の命令 ·データ信号同期回路 11の動作を説明するための図である。図

5において、矢印脇の Sと数字からなる符号はステップ番号を表している。ここで、 CP U10-l CPU10_nは、一般的な CPUで採用されている、命令とデータバスを分離したハーバード方式をとつているとする。したがって、命令とデータの両者を同期化する必要がある。

[0042] CPU10— 1は、 CPU命令信号 101— 1で命令の読み出し要求を出力する（ステツプ Sl)。 CPU10— 2は、 CPU命令信号 101— 2で命令読み出し要求を出力する（ステツプ S2)。命令同期回路 13は、全ての命令読み出し要求が揃った段階で、メモリバス 4を介してメモリ 2から命令を読み出す (ステップ S3)。命令同期回路 110は、読み出した命令を、 CPU命令信号 101-l CPU101-nによって CPU10_1 CPU1 0-nに供給する。

[0043] 図 6は、図 2の命令 ·データ信号同期回路 11の動作の他の例を説明するための図である。図 6において、矢印脇の Sと数字からなる符号は、ステップ番号を表している

[0044] CPU10— 1は、 CPUデータ信号 102— 1によってデータ読み出し要求を出力する

(ステップ S l)。 CPU10— nは、 CPUデータ信号 102— nによってデータ読み出し要求を出力する（ステップ S2)。データ同期回路 14は、全てのデータ読み出し要求が揃った段階で、メモリバス 4を介してメモリ 2からデータを読み出す (ステップ S3)。データ同期回路 14は、読み出したデータを、 CPUデータ信号 102—；! 102— nによつて CPU10—；!〜 10— nに同期して供給する（ステップ S4)。

[0045] 図 7は、図 4の命令 ·データ信号同期回路 11の動作の他の例を説明するための図である。図 7において、矢印脇の Sと数字からなる符号は、ステップ番号を表している

〇

[0046] ここで、 CPU10—；!〜 10— nは、一般的な CPUで採用されている、命令とデータバスを分離したハーバード方式をとつているとする。したがって、命令とデータの両者を同期させる必要がある。

[0047] CPU10— 1は、 CPUデータ信号 102— 1によってデータ書き込み要求とデータを出力する（ステップ Sl)。 CPU10— nは、 CPUデータ信号 102— nによってデータ書き込み要求とデータを出力する（ステップ S2)。データ同期回路 14は、全てのデータ書き込み要求が揃った段階で、メモリバス 4を介してメモリ 2へデータを書き込む (ステップ S3)。データ同期回路 14は、メモリ 2へのデータ書き込み完了後に、 CPUデータ信号 102—；!〜 102— nによって CPU10—；!〜 10— nに完了を通知する（ステップ S 4)。

[0048] 図 8は、図 4の命令 ·データ信号同期回路 11の動作の他の例を説明するための図である。図 8において、矢印脇の Sと数字からなる符号はステップ番号を表している。

[0049] ここで、 CPU10—；!〜 10— nは、一般的な CPUで採用されている、命令とデータバスを分離したハーバード方式をとつているとする。したがって、命令とデータの両者を同期化する必要がある。

[0050] CPU10— 1は、 CPUデータ信号 102— 1によってデータ書き込み要求とデータを出力する（ステップ Sl)。 CPU10— nは、 CPU命令信号 101— nによって命令読み出し要求を出力する (ステップ S2)。命令同期回路 13とデータ同期回路 14は、お互いの要求受理状況を監視し、その結果、お互いの要求が揃わず、かつ、異なる要求が来ていることを認知する (ステップ S3)。命令同期回路 13とデータ同期回路 14は同期エラー信号 104によってトレース比較回路 12にエラー情報を通知する。

[0051] 図 9はトレース比較回路 12の構成例を示す図である。図 9に示すように、トレース比較回路 12は、トレース試験装置信号 200を介して、比較結果出力先のトレース試験装置 3と接続され、同期エラー信号 104によって命令 ·データ同期信号回路 11に接続され、 CPUトレース信号 103—；!〜 103— nによって CPU10—；!〜 10— nに接続されたトレース解釈回路 15と、トレース情報同士の不一致を判定するトレース不一致判定回路 16を含む。また、トレース解釈回路 15とトレース不一致判定回路 16はお互 V、の協調動作に必要な信号 (不図示)を備える。

[0052] トレース解釈回路 15は、 CPUトレース信号 103— 1からのトレース情報を解釈し、これを実際に実行された命令列へと変換する。この変換は、単一の CPUのソフトウェアデバッグで利用されていた、トレース情報力命令列へ変換する既存技術で対応可能である。以下では、どの命令でエラーが発生したかを判別するために、命令列での比較を前提にするカ、単純に不一致だけを判定するのであれば、トレース情報そのもので比較しても構わない。

[0053] 次に、この変換された命令列は、トレース不一致判定回路 16からの通知に基づいて、トレース試験装置信号 200としてトレース試験装置 3に出力される。なお、トレース解釈回路 15は、内部にバッファを備えて、命令列を保存しておいてもよい。また、不一致を起こした CPUの命令列だけでなぐ比較のために、一致している CPUの命令歹 IJを出力してもよい。これにより、不一致判定後に、どの CPUがどの時点で動作不良となつたかを診断することが可能となる。ただし、トレース解釈回路 15は、選別試験という観点からは、オプション構成としてもよい。

[0054] トレース不一致判定回路 16は、 CPUトレース信号 103— 1— 103— nからのトレース情報同士を、比較器を用いて、一致しているかどうかを高速に比較する。すなわち、実際の CPUに供給される周波数にて比較が可能である。もし不一致が検出された場合には、トレース解釈回路 15に不一致を起こした CPU番号を通知する。同様に、同期エラー信号 104によって通知があった場合には、その情報をトレース解釈回路 1 5に通知する。そして、不一致を起こした CPUに関する情報を、トレース試験装置信号 200としてトレース試験装置 3に出力する。これにより、どの CPUが不一致を起こした力、を診断することが可能となる。

[0055] なお、トレース比較回路 12に、バッファのような回路を設けることで、サイクル毎のズレを回避し、その結果、命令'データ信号同期回路 11での同期供給を、そのズレ分回避することも可能である。あるいは、そのバッファによって、トレース列をシーケンス全体として比較してもよい。

[0056] 図 10は、本実施形態におけるトレース情報の構成の一例を示す図である。ここでは、トレース情報は、 1命令トレース情報が原則として 1パケットで表現される。例えば、 1 パケットは、実行された命令に関する、命令コード自身を表す nビットと、アドレス自身を表す nビットと、データ自身を表す nビット含む。ここで、 1命令によって、複数のメモリアクセスが実行される場合には、メモリアクセスについて、 1パケットが出力される。

[0057] 図 11は、本実施形態におけるトレース情報の構成の他の例を示す図である。本例は図 10と異なり、 1命令トレースが複数パケットで表現されるため、ハードウェアコストを抑えることが可能となる。例えば、 1パケットは、実行された命令に関する、種類を表す kビットと、アドレスおよびデータの一部を表す nビット含む。ここで、トレースの種類は、実行された命令が、条件付で実行されなかったかという示す条件付非実行、通常の実行を示す単純実行、アドレス出力が行われたことを示すアドレス出力実行、データ出力が行われたことを示すデータ出力実行、アドレスおよびデータ出力が行われたことを示すアドレス 'データ出力実行、分岐が行われたことを示す分岐実行からなり、また、その他に、このパケットが事前のパケットの継続情報を示す継続種類、命令実行が待ち状態になっていることを示す Wait種類からなる。

[0058] 図 12は、図 9のトレース比較回路 12の動作の一例を説明するための図である。図 1 2において、矢印脇の Sと数字からなる符号はステップ番号を表している。

[0059] CPU10—；!〜 10— nから CPUトレース信号 103—；!〜 103— nを介してトレース情報が入力される（ステップ S l)。トレース不一致判定回路 16は、ステップ S1で入力されたトレース情報同士に不一致があることを検出し、そして、トレース試験装置信号 2 00によって、トレース試験装置 3にその CPU番号を通知する。トレース不一致判定回路 16はまた、トレース解釈回路 15に対して、不一致を起こした CPU番号を通知する。トレース解釈回路 15は、不一致を起こした CPU全てに関するトレース情報を、トレース試験装置信号 200によってトレース試験装置 3に出力する。

[0060] 図 13は、図 9のトレース比較回路 12の動作の他の例を説明するための図である。

図 13において、矢印脇の Sと数字からなる符号はステップ番号を表している。

[0061] CPU10— ;!〜 101— n力、ら、 CPUトレース信号 103— ;!〜 10— nによってトレース情報が入力される (ステップ S l)。トレース不一致判定回路 16は、同期エラー信号 10 4によって、不一致を起こした CPU情報を通知される（ステップ S2)。トレース不一致判定回路 16は、トレース試験装置信号 200によってトレース試験装置 3にその CPU 番号を通知する（ステップ S3)。トレース不一致判定回路 16は、トレース解釈回路 15 に対して、不一致を起こした CPU番号を通知する（ステップ S4)。トレース解釈回路 1 5は、不一致を起こした CPU全てに関するトレース情報を、トレース試験装置信号 20 0によってトレース試験装置 3に供給する。

[0062] 図 14は、トレース比較回路 12の他の構成例を示す図である。

[0063] 図 14に示すように、トレース比較回路 12はトレース解釈回路 15とトレース不一致判定回路 16とトレース圧縮回路 17を備えている。トレース圧縮回路 17は、不一致を起こした CPUの情報と、不一致を起こした CPUから出力された命令実行情報の詳細を圧縮する。一般に、外部のトレース試験装置 3への出力には、非常に高い通信性能が要求されるため、このトレース圧縮回路 17によって、そのような通信性能を抑えることが可能となる。

[0064] なお、以上説明した半導体集積回路選別試験装置の機能は、その機能を実現するためのプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行するものであってもよい。コンピュータ読み取り可能な記録媒体とは、フレキシブルディスク、光磁気デイスク、 CD— ROM等の記録媒体、コンピュータシステムに内蔵されるハードディスク装置等の記憶装置を指す。さらに、コンピュータ読み取り可能な記録媒体は、インターネットを介してプログラムを送信する場合のように、短時間、動的にプログラムを保持するもの (伝送媒体もしくは伝送波）、その場合のサーバとなるコンピュータ内の揮発性メモリのように、一定時間プログラムを保持しているものを含む。

[0065] この出願は 2006年 11月 2日に出願された日本出願特願 2006— 299091号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

[0066] 以上、本発明の好ましい実施形態を特定の用語を用いて説明した力そのような記載は例示のみを目的としており、種々の変形および修正が以下の特許請求の範囲力も外れることなく可能であることが理解されるべきである。

Claims

請求の範囲

[1] 命令実行情報の出力信号を持ち、プログラムで動作可能な演算装置を複数有する半導体集積回路の選別試験装置であって、

前記各演算装置への命令の供給を同期させ、また前記各演算装置へのデータの供給を同期させる命令 ·データ信号同期手段と、

前記各演算装置から出力された命令実行情報同士を比較し、前記演算装置のいずれかが異なる命令実行情報を出力したか否かを判定するトレース比較手段とを有する半導体集積回路選別試験装置。

[2] 前記トレース比較手段は判定結果をトレース試験装置に出力する、請求項 1に記載の半導体集積回路選別試験装置。

[3] 前記命令'データ信号同期手段は、前記各演算装置への命令の供給を同期させる命令同期手段と、前記各演算装置へのデータの供給を同期させるデータ同期手段を含む、請求項 1または 2に記載の半導体集積回路選別試験装置。

[4] 前記命令同期手段および前記データ同期手段は、全ての演算装置からの要求情報が揃わない場合または該要求情報が異なる場合、その旨を同期エラー信号によつて前記前記トレース比較手段に通知する、請求項 1から 3のいずれか 1項に記載の半導体集積回路選別試験装置。

[5] 前記トレース比較手段は、前記各演算装置の命令実行情報の出力信号同士の比較の結果、不一致を起こした演算装置の情報を出力する不一致判定手段を含む、請求項 1から 4のいずれか 1項に記載の半導体集積回路選別試験装置。

[6] 前記トレース比較手段は、前記各演算装置の命令実行情報の出力信号同士を比較するトレース不一致判定手段と、前記各演算装置の命令実行情報を解釈し、前記トレース不一致判定手段から不一致が通知されると、不一致を起こした演算装置の情報と、不一致を起こした演算装置の命令実行情報の詳細を出力するトレース解釈手段とを含む、請求項 1から 4のいずれか 1項に記載の半導体集積回路選別試験装置。

[7] 前記トレース解釈手段から出力された、不一致を起こした演算装置の情報と、不一致を起こした演算装置の命令実行情報の詳細を圧縮するトレース圧縮手段をさらに有する、請求項 6に記載の半導体集積回路選別試験装置。

[8] 前記トレース不一致判定手段は、前記命令'データ信号同期手段からの不一致情報も参照する、請求項 5から 7のいずれか 1項に記載の半導体集積回路選別試験装置。

[9] 命令実行情報の出力信号を持ち、プログラムで動作可能な演算装置を複数有する半導体集積回路の選別試験方法であって、

各演算装置からの命令読み出し要求が揃うと、メモリから命令を読み出し、該命令を各演算装置に同期して出力し、

前記各演算装置の命令実行情報の出力信号同士を比較し、前記演算装置のいずれかが異なる命令実行情報を出力したか否かを判定する

半導体集積回路選別試験方法。

[10] 命令実行情報の出力信号を持ち、プログラムで動作可能な演算装置を複数有する半導体集積回路の半導体集積回路選別試験方法であって、

演算装置からのデータ読み出し要求が揃うと、メモリからデータを読み出し、該データを各演算装置に同期して出力し、

半導体集積回路選別試験方法。

[11] 前記判定することは、前記各演算装置から出力された命令実行情報同士の比較の結果、不一致を起こした演算装置の情報を出力することを含む、請求項 9または 10 に記載の半導体集積回路選別試験方法。

[12] 前記判定することは、前記各演算装置から出力された命令実行情報同士を比較し、前記各演算装置から出力された命令実行情報を解釈し、不一致が通知されると、不一致を起こした演算装置の情報と、不一致を起こした演算装置から出力された命令実行情報の詳細を出力することを含む、請求項 9または 10に記載の半導体集積回路選別試験方法。

[13] 前記判定するステップは、不一致を起こした演算装置の情報と、不一致を起こした演算装置から出力された命令実行情報の詳細を圧縮することをさらに有する、請求項項 1122にに記記載載のの半半導導体体集集積積回回路路選選別別試試験験方方法法。。

[[1144]] ココンンピピュューータタにに、、命命令令実実行行情情報報のの出出力力信信号号をを持持ちち、、ププロロググララムムでで動動作作可可能能なな演演算算装装置置をを複複数数有有すするる半半導導体体集集積積回回路路のの選選別別試試験験をを実実行行ささせせるるココンンピピュューータタププロロググララムムププ口口ダダククトトででああっってて、、

前前記記ココンンピピュューータタにに所所定定のの動動作作をを行行わわせせるるソソフフトトウウェェアア命命令令とと、、該該ソソフフトトウウェェアア命命令令をを記記録録ししたた、、ココンンピピュューータタ読読みみ取取りり可可能能なな媒媒体体ととをを有有しし、、

前前記記所所定定のの動動作作がが

各各演演算算装装置置かかららのの命命令令読読みみ出出しし要要求求がが揃揃ううとと、、メメモモリリかからら命命令令をを読読みみ出出しし、、該該命命令令をを各各演演算算装装置置にに同同期期ししてて出出力力すするるスステテッッププとと、、

前前記記各各演演算算装装置置のの命命令令実実行行情情報報のの出出力力信信号号同同士士をを比比較較しし、、前前記記演演算算装装置置ののいいずずれれかかがが異異ななるる命命令令実実行行情情報報をを出出力力ししたたかか否否かかをを判判定定すするるスステテッッププとと

をを有有すするるココンンピピュューータタププロロググララムムププロロダダククトト。。

[[1155]] ココンンピピュューータタにに、、命命令令実実行行情情報報のの出出力力信信号号をを持持ちち、、ププロロググララムムでで動動作作可可能能なな演演算算装装置置をを複複数数有有すするる半半導導体体集集積積回回路路のの半半導導体体集集積積回回路路選選別別試試験験をを実実行行ささせせるるココンンビビュュ

前記コンピュータに所定の動作を行わせるソフトウェア命令と、該ソフトウェア命令を記録した、コンピュータ読み取り可能な媒体とを有し、

前記所定の動作が

演算装置からのデータ読み出し要求が揃うと、メモリからデータを読み出し、該データを各演算装置に同期して出力する命令ステップと、

前記各演算装置の命令実行情報の出力信号同士を比較し、前記演算装置のいずれかが異なる命令実行情報を出力したか否かを判定するステップと

を有するコンピュータプログラムプロダクト。

請求項 1から 8のいずれかに記載の半導体集積回路選別試験装置を内蔵した半導体集積回路。