JPH076049A - 多重プロセッサにおける割込み同期化方式 - Google Patents
多重プロセッサにおける割込み同期化方式Info
- Publication number
- JPH076049A JPH076049A JP5143280A JP14328093A JPH076049A JP H076049 A JPH076049 A JP H076049A JP 5143280 A JP5143280 A JP 5143280A JP 14328093 A JP14328093 A JP 14328093A JP H076049 A JPH076049 A JP H076049A
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- Japan
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- processor
- interrupt
- memory access
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Abstract
(57)【要約】
【目的】複数のプロセッサを同一クロックで動作させ、
これらプロセッサの出力を比較することによってプロセ
ッサの故障を検出する多重プロセッサに於いて、プロセ
ッサ外からの非同期割込みを複数プロセッサに簡便に伝
達すること。 【構成】割込みをプロセッサの外部で保持する割込み同
期化回路５と規定回数以上プロセッサが動いたら、定期
的にメモリアクセスが発生するようにカウンタを設け
る。そしてメモリアクセスのアクセス終了応答をプロセ
ッサが取り込むときに、アクセスエラーの形で該保持さ
れた割込みをプロセッサに伝える。
これらプロセッサの出力を比較することによってプロセ
ッサの故障を検出する多重プロセッサに於いて、プロセ
ッサ外からの非同期割込みを複数プロセッサに簡便に伝
達すること。 【構成】割込みをプロセッサの外部で保持する割込み同
期化回路５と規定回数以上プロセッサが動いたら、定期
的にメモリアクセスが発生するようにカウンタを設け
る。そしてメモリアクセスのアクセス終了応答をプロセ
ッサが取り込むときに、アクセスエラーの形で該保持さ
れた割込みをプロセッサに伝える。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサを同
一クロックで動作させ、これらプロセッサの出力を比較
することによってプロセッサの故障を検出する多重プロ
セッサに関わり、特にプロセッサ外からの非同期割込み
を複数プロセッサに簡便に伝達する方法に関する。
一クロックで動作させ、これらプロセッサの出力を比較
することによってプロセッサの故障を検出する多重プロ
セッサに関わり、特にプロセッサ外からの非同期割込み
を複数プロセッサに簡便に伝達する方法に関する。
【０００２】
【従来の技術】一般にマイクロプロセッサは、内部回路
にパリティ等の誤り検出コードを設けないので、内部の
障害を検出することが出来ない。そこでこのようなマイ
クロプロセッサを用いて、高信頼計算機を実現するに
は、図４に示すような相互比較方式の多重プロセッサを
用いて、プロセッサ内部で発生する誤りを検出する。即
ちマスタプロセッサＭと参照用プロセッサＲを同じよう
に動作させて、出力を比較することにより、プロセッサ
の誤りを検出する方法が提案されている。相互比較方式
は、単純な割には誤り検出のカバレッジが大きく有用な
方式である。この方式で重要なことは、複数のプロセッ
サを同じように動かすことであり、このために少なくと
も一致したクロックを用いる必要がある。更に、リセッ
ト信号や割込みなど非同期信号によって不連続になるタ
イミングで複数のプロセッサを同期させる必要がある。
このための常套手段としては、図４に示すように非同期
信号９をプロセッサがサンプリングするクロックpclkで
同期化して、十分なセットアップを持って各プロセッサ
に与えることである。しかしながら、最近の高性能プロ
セッサは、非常に高速のクロックを用いるため外部の回
路で十分なセットアップ時間を確保することが難しく、
またプロセッサ内部で更に内部クロックへの同期化を行
っている場合には、その同期化誤差によって割込みタイ
ミングがプロセッサ間でずれてしまい、その後のプロセ
ッサ出力が異なってしまう。これによってプロセッサが
障害を起こしていないにも関わらず相互比較回路が不一
致エラーを検出してしまうという問題が発生する。
にパリティ等の誤り検出コードを設けないので、内部の
障害を検出することが出来ない。そこでこのようなマイ
クロプロセッサを用いて、高信頼計算機を実現するに
は、図４に示すような相互比較方式の多重プロセッサを
用いて、プロセッサ内部で発生する誤りを検出する。即
ちマスタプロセッサＭと参照用プロセッサＲを同じよう
に動作させて、出力を比較することにより、プロセッサ
の誤りを検出する方法が提案されている。相互比較方式
は、単純な割には誤り検出のカバレッジが大きく有用な
方式である。この方式で重要なことは、複数のプロセッ
サを同じように動かすことであり、このために少なくと
も一致したクロックを用いる必要がある。更に、リセッ
ト信号や割込みなど非同期信号によって不連続になるタ
イミングで複数のプロセッサを同期させる必要がある。
このための常套手段としては、図４に示すように非同期
信号９をプロセッサがサンプリングするクロックpclkで
同期化して、十分なセットアップを持って各プロセッサ
に与えることである。しかしながら、最近の高性能プロ
セッサは、非常に高速のクロックを用いるため外部の回
路で十分なセットアップ時間を確保することが難しく、
またプロセッサ内部で更に内部クロックへの同期化を行
っている場合には、その同期化誤差によって割込みタイ
ミングがプロセッサ間でずれてしまい、その後のプロセ
ッサ出力が異なってしまう。これによってプロセッサが
障害を起こしていないにも関わらず相互比較回路が不一
致エラーを検出してしまうという問題が発生する。
【０００３】
【発明が解決しようとする課題】本発明は、上記問題に
鑑みて行われたものであり、本発明の目的は、高速なク
ロックで動作しているプロセッサを容易に同期化する方
式を提供することにある。
鑑みて行われたものであり、本発明の目的は、高速なク
ロックで動作しているプロセッサを容易に同期化する方
式を提供することにある。
【０００４】
【課題を解決するための手段】割込みを高速なプロセッ
サクロックに同期させる代わりにより低速な外部インタ
フェイスのクロックに同期化して、プロセッサに取り込
めるようにすればよい。つまり、割込みをプロセッサの
外部で保持しておき、メモリアクセスのアクセス終了応
答をプロセッサが取り込むときに、アクセスエラーある
いはリードデータの意図的パリティエラーの形で該割込
みをプロセッサに伝えるようにする。しかしこのままで
は、メモリアクセスがあるまで割込みがプロセッサに取
り込まれなくなる。そこで、規定回数以上プロセッサが
動いたら、定期的にメモリアクセスが発生するようにカ
ウンタを設ける。本来割込みは、非同期に発生する事象
をプロセッサに伝える非常に有効な手段であるが、プロ
セッサが高速になると割込みという手段ではなく、短周
期の定期的ポーリングによって非同期に発生する事象を
プロセッサに伝えても、応答速度やプロセッサの負荷は
たいしたオーバヘッドにならない。
サクロックに同期させる代わりにより低速な外部インタ
フェイスのクロックに同期化して、プロセッサに取り込
めるようにすればよい。つまり、割込みをプロセッサの
外部で保持しておき、メモリアクセスのアクセス終了応
答をプロセッサが取り込むときに、アクセスエラーある
いはリードデータの意図的パリティエラーの形で該割込
みをプロセッサに伝えるようにする。しかしこのままで
は、メモリアクセスがあるまで割込みがプロセッサに取
り込まれなくなる。そこで、規定回数以上プロセッサが
動いたら、定期的にメモリアクセスが発生するようにカ
ウンタを設ける。本来割込みは、非同期に発生する事象
をプロセッサに伝える非常に有効な手段であるが、プロ
セッサが高速になると割込みという手段ではなく、短周
期の定期的ポーリングによって非同期に発生する事象を
プロセッサに伝えても、応答速度やプロセッサの負荷は
たいしたオーバヘッドにならない。
【０００５】
【作用】カウンタをプロセッサ内部に持てるときは、カ
ウンタが規定回数以上になると、内部キャッシュメモリ
を持つプロセッサでは、強制的にキャッシュミスヒット
を起こさせることによって、プロセッサ外部にメモリア
クセスを発生させることが出来る。また、カウンタをプ
ロセッサ内部に持てないときは、カウンタが規定回数以
上になると、内部キャッシュメモリを強制的にディセー
ブルにすることによって、プロセッサ外部にメモリアク
セスを発生させることが出来る。
ウンタが規定回数以上になると、内部キャッシュメモリ
を持つプロセッサでは、強制的にキャッシュミスヒット
を起こさせることによって、プロセッサ外部にメモリア
クセスを発生させることが出来る。また、カウンタをプ
ロセッサ内部に持てないときは、カウンタが規定回数以
上になると、内部キャッシュメモリを強制的にディセー
ブルにすることによって、プロセッサ外部にメモリアク
セスを発生させることが出来る。
【０００６】
【実施例】以下、図面を用いて実施例を詳細に説明す
る。
る。
【０００７】図１に本発明を適用した多重プロセッサの
全体構成を示す。１−１及び１−２は、マイクロプロセ
ッサであり、図示していないメモリより命令を読みだし
て命令を実行する。ここで１−１は、マスタプロセッサ
と呼び、メモリに対する実際の制御信号を出力する。こ
れに対して１−２は、参照用プロセッサと呼びマスタプ
ロセッサがアクセスしたメモリのデータは取り込むが、
出力は、後述の比較器だけに出力する。信号線７，８は
それぞれプロセッサの内部回路用クロック（pclk）と外
部インタフェイス用クロック（bclk）である。プロセッ
サ内部の論理回路は、pclk７に同期して動作し、割込み
信号もpclk７でサンプリングされて、プロセッサ内部に
取り込まれる。２−１と２−２はそれぞれプロセッサ１
−１と１−２から出力される信号であり、例えばアドレ
スやデータ及びメモリアクセスに必要な制御信号であ
る。３は、比較器であり、プロセッサ１−１及び１−２
から信号２−１及び２−２が出力される毎にこの値を比
較して不一致を検出する。不一致が検出されるとその結
果を信号線１２を介して、構成制御回路４に伝える。４
は、構成制御回路であり、比較器３で不一致が検出され
ると上位のソフトウエアに通知して当該計算機の動作を
停止して、システムの構成制御を行う。これらの構成制
御方法については、当業者周知の事柄であるので本実施
例では、これ以上細かく説明しない。５は、割込み信号
９をプロセッサの外部インタフェイス用クロックbclk８
に同期化する割込み同期化回路である。６は、論理和素
子であり、割込み同期化回路５に取り込まれた割込み信
号とメモリなどからのエラー信号１１の論理和を取って
プロセッサにアクセスエラー信号１０として伝える。信
号線１０は、プロセッサにアクセスエラーを伝えるアク
セスエラー信号線であり、メモリアクセスを行ったとき
にメモリ側でパリティエラー等の障害が発生した時に、
メモリアクセス応答信号（図示していない）と共にプロ
セッサに伝えられる。アクセスエラー信号線等の信号
は、bclk８に同期している必要がある。アクセスエラー
がつたえられると、プロセッサはアクセスエラー処理プ
ログラムにジャンプして要因解析等を行う。
全体構成を示す。１−１及び１−２は、マイクロプロセ
ッサであり、図示していないメモリより命令を読みだし
て命令を実行する。ここで１−１は、マスタプロセッサ
と呼び、メモリに対する実際の制御信号を出力する。こ
れに対して１−２は、参照用プロセッサと呼びマスタプ
ロセッサがアクセスしたメモリのデータは取り込むが、
出力は、後述の比較器だけに出力する。信号線７，８は
それぞれプロセッサの内部回路用クロック（pclk）と外
部インタフェイス用クロック（bclk）である。プロセッ
サ内部の論理回路は、pclk７に同期して動作し、割込み
信号もpclk７でサンプリングされて、プロセッサ内部に
取り込まれる。２−１と２−２はそれぞれプロセッサ１
−１と１−２から出力される信号であり、例えばアドレ
スやデータ及びメモリアクセスに必要な制御信号であ
る。３は、比較器であり、プロセッサ１−１及び１−２
から信号２−１及び２−２が出力される毎にこの値を比
較して不一致を検出する。不一致が検出されるとその結
果を信号線１２を介して、構成制御回路４に伝える。４
は、構成制御回路であり、比較器３で不一致が検出され
ると上位のソフトウエアに通知して当該計算機の動作を
停止して、システムの構成制御を行う。これらの構成制
御方法については、当業者周知の事柄であるので本実施
例では、これ以上細かく説明しない。５は、割込み信号
９をプロセッサの外部インタフェイス用クロックbclk８
に同期化する割込み同期化回路である。６は、論理和素
子であり、割込み同期化回路５に取り込まれた割込み信
号とメモリなどからのエラー信号１１の論理和を取って
プロセッサにアクセスエラー信号１０として伝える。信
号線１０は、プロセッサにアクセスエラーを伝えるアク
セスエラー信号線であり、メモリアクセスを行ったとき
にメモリ側でパリティエラー等の障害が発生した時に、
メモリアクセス応答信号（図示していない）と共にプロ
セッサに伝えられる。アクセスエラー信号線等の信号
は、bclk８に同期している必要がある。アクセスエラー
がつたえられると、プロセッサはアクセスエラー処理プ
ログラムにジャンプして要因解析等を行う。
【０００８】図２にプロセッサの内部構成を示す。１０
０は、コアプロセッサであり、いわゆるレジスタや演算
器から成るデータ処理部である。１０１は、プロセッサ
に内蔵されるキャッシュメモリであり、１０２は、キャ
ッシュメモリ制御回路である。１０３は、プロセッサか
らのメモリアクセスを制御するバス制御回路である。１
０４は、コアプロセッサ１００から出されるキャッシュ
メモリアクセス回数を数えるカウンタであり、規定回数
を超えるとキャッシュメモリ制御回路１０２に対して次
のキャッシュメモリアクセスをミスヒットとするように
信号線１０６を介して指示する。キャッシュ制御回路１
０２は、ミスヒットが発生すると、信号線１０７を介し
てこれをカウンタ１０４に伝え、カウンタ１０４は、計
数をクリアする。
０は、コアプロセッサであり、いわゆるレジスタや演算
器から成るデータ処理部である。１０１は、プロセッサ
に内蔵されるキャッシュメモリであり、１０２は、キャ
ッシュメモリ制御回路である。１０３は、プロセッサか
らのメモリアクセスを制御するバス制御回路である。１
０４は、コアプロセッサ１００から出されるキャッシュ
メモリアクセス回数を数えるカウンタであり、規定回数
を超えるとキャッシュメモリ制御回路１０２に対して次
のキャッシュメモリアクセスをミスヒットとするように
信号線１０６を介して指示する。キャッシュ制御回路１
０２は、ミスヒットが発生すると、信号線１０７を介し
てこれをカウンタ１０４に伝え、カウンタ１０４は、計
数をクリアする。
【０００９】続いて本実施例の動作について説明する。
マスタプロセッサ１−１と参照用プロセッサ１−２は、
図示していないリセット信号により初期化された後、同
一のクロックpclk７とbclk８に従って全く同じ動作を行
う。即ち、マスタプロセッサ１−１がメモリにアクセス
し、リードデータを両方のプロセッサが取り込んで処理
する。そしてキャッシュメモリ１０１にある程度データ
が蓄積されると、プロセッサ内部だけで処理を行うよう
になるが、プロセッサ内のカウンタ１０４は、コアプロ
セッサ１００が、キャッシュメモリ１０１をアクセスす
る毎にカウントアップされる。この時割込み９が発生す
ると、該割込みは、割込み同期化回路５でbclk８に同期
化された後、一旦５内に保持される。
マスタプロセッサ１−１と参照用プロセッサ１−２は、
図示していないリセット信号により初期化された後、同
一のクロックpclk７とbclk８に従って全く同じ動作を行
う。即ち、マスタプロセッサ１−１がメモリにアクセス
し、リードデータを両方のプロセッサが取り込んで処理
する。そしてキャッシュメモリ１０１にある程度データ
が蓄積されると、プロセッサ内部だけで処理を行うよう
になるが、プロセッサ内のカウンタ１０４は、コアプロ
セッサ１００が、キャッシュメモリ１０１をアクセスす
る毎にカウントアップされる。この時割込み９が発生す
ると、該割込みは、割込み同期化回路５でbclk８に同期
化された後、一旦５内に保持される。
【００１０】カウンタ１０４が規定値を越えるとカウン
タは、信号線１０６によってキャッシュ制御回路１０２
に次のキャッシュメモリアクセスをミスヒットにするよ
うに指示する。これに従ってキャッシュ制御回路１０７
は、コアプロセッサ１００からのアクセスをミスヒット
としBIU103に対してメモリアクセスを要求する。同時
に、ミスヒットが発生したことを信号線１０７を介し
て、カウンタに伝える。これによってカウンタは、初期
化される。BIU103が行ったメモリアクセスに対する応答
があるときに、割込み同期化回路に割込みが保持されて
いれば、信号線１０を介してアクセスエラー応答がプロ
セッサに伝えられる。プロセッサは、アクセスエラー処
理プログラムによって該エラーが割込みによって生じた
ことを特定した後、所謂割込み処理プログラムにジャン
プして、従来と同様の割込み処理を行う。割込み処理が
終了するとアクセスエラーになったアクセスのリトライ
を行ってから復帰する。
タは、信号線１０６によってキャッシュ制御回路１０２
に次のキャッシュメモリアクセスをミスヒットにするよ
うに指示する。これに従ってキャッシュ制御回路１０７
は、コアプロセッサ１００からのアクセスをミスヒット
としBIU103に対してメモリアクセスを要求する。同時
に、ミスヒットが発生したことを信号線１０７を介し
て、カウンタに伝える。これによってカウンタは、初期
化される。BIU103が行ったメモリアクセスに対する応答
があるときに、割込み同期化回路に割込みが保持されて
いれば、信号線１０を介してアクセスエラー応答がプロ
セッサに伝えられる。プロセッサは、アクセスエラー処
理プログラムによって該エラーが割込みによって生じた
ことを特定した後、所謂割込み処理プログラムにジャン
プして、従来と同様の割込み処理を行う。割込み処理が
終了するとアクセスエラーになったアクセスのリトライ
を行ってから復帰する。
【００１１】また、カウンタ１０４が規定値を越えなく
ても、本来のキャッシュミスヒットが発生すれば、上記
と同じ動作が成される。
ても、本来のキャッシュミスヒットが発生すれば、上記
と同じ動作が成される。
【００１２】続いて第２の実施例を図を用いて説明す
る。
る。
【００１３】図３に本発明を適用した多重プロセッサの
全体構成を示す。この中でプロセッサ１，比較器２など
は、前記実施例と同様なので説明を省略する。但しプロ
セッサ内には、カウンタ１０４を持たない。１２は、マ
スタプロセッサ１−１より出力される命令実行の経過を
示す信号線１３からプロセッサ１−１で実行された命令
数を数えるカウンタである。カウンタ１２は、命令実行
回数が規定回数を超えるとプロセッサ１−１と１−２に
対して次の命令実行時には、キャッシュメモリをディセ
ーブルにして、外部アクセスを発生するように信号線１
５を介して指示する。プロセッサ１−１は、外部アクセ
スが発生すると、信号線１４を介してこれをカウンタ１
２に伝え、カウンタ１２は、計数をクリアする。
全体構成を示す。この中でプロセッサ１，比較器２など
は、前記実施例と同様なので説明を省略する。但しプロ
セッサ内には、カウンタ１０４を持たない。１２は、マ
スタプロセッサ１−１より出力される命令実行の経過を
示す信号線１３からプロセッサ１−１で実行された命令
数を数えるカウンタである。カウンタ１２は、命令実行
回数が規定回数を超えるとプロセッサ１−１と１−２に
対して次の命令実行時には、キャッシュメモリをディセ
ーブルにして、外部アクセスを発生するように信号線１
５を介して指示する。プロセッサ１−１は、外部アクセ
スが発生すると、信号線１４を介してこれをカウンタ１
２に伝え、カウンタ１２は、計数をクリアする。
【００１４】続いて本実施例の動作について説明する。
マスタプロセッサ１−１と参照用プロセッサ１−２は、
図示していないリセット信号により初期化された後、同
一のクロックpclk７とbclk８に従って全く同じ動作を行
う。即ち、マスタプロセッサ１−１がメモリにアクセス
し、リードデータを両方のプロセッサが取り込んで処理
する。そしてキャッシュメモリ１０１にある程度データ
が蓄積されると、プロセッサ内部だけで処理を行うよう
になるが、カウンタ１２は、プロセッサ１が、１命令実
行する毎にカウントアップされる。この時割込み９が発
生すると、該割込みは、割込み同期化回路５でbclk８に
同期化された後、一旦５内に保持される。
マスタプロセッサ１−１と参照用プロセッサ１−２は、
図示していないリセット信号により初期化された後、同
一のクロックpclk７とbclk８に従って全く同じ動作を行
う。即ち、マスタプロセッサ１−１がメモリにアクセス
し、リードデータを両方のプロセッサが取り込んで処理
する。そしてキャッシュメモリ１０１にある程度データ
が蓄積されると、プロセッサ内部だけで処理を行うよう
になるが、カウンタ１２は、プロセッサ１が、１命令実
行する毎にカウントアップされる。この時割込み９が発
生すると、該割込みは、割込み同期化回路５でbclk８に
同期化された後、一旦５内に保持される。
【００１５】カウンタ１２が規定値を越えるとカウンタ
１２は、信号線１５によってプロセッサ１−１と１−２
に対してキャッシュをディセーブルにするように指示す
る。これに従ってプロセッサは、コアプロセッサ１００
からのアクセスを直接ＢＩＵ１０３に送り、メモリアク
セスを要求する。ＢＩＵ１０３からメモリアクセスが出
たことを信号線１４を介して、カウンタ１２に伝える。
これによってカウンタ１２は、初期化される。以降は第
１の実施例と同じくBIU103が行ったメモリアクセスに対
する応答があるときに、割込み同期化回路に割込みが保
持されていれば、信号線１０を介してアクセスエラー応
答がプロセッサに伝えられる。プロセッサは、アクセス
エラー処理プログラムによって該エラーが割込みによっ
て生じたことを特定した後、所謂割込み処理プログラム
にジャンプして、従来と同様の割込み処理を行う。割込
み処理が終了するとアクセスエラーになったアクセスの
リトライを行ってから復帰する。
１２は、信号線１５によってプロセッサ１−１と１−２
に対してキャッシュをディセーブルにするように指示す
る。これに従ってプロセッサは、コアプロセッサ１００
からのアクセスを直接ＢＩＵ１０３に送り、メモリアク
セスを要求する。ＢＩＵ１０３からメモリアクセスが出
たことを信号線１４を介して、カウンタ１２に伝える。
これによってカウンタ１２は、初期化される。以降は第
１の実施例と同じくBIU103が行ったメモリアクセスに対
する応答があるときに、割込み同期化回路に割込みが保
持されていれば、信号線１０を介してアクセスエラー応
答がプロセッサに伝えられる。プロセッサは、アクセス
エラー処理プログラムによって該エラーが割込みによっ
て生じたことを特定した後、所謂割込み処理プログラム
にジャンプして、従来と同様の割込み処理を行う。割込
み処理が終了するとアクセスエラーになったアクセスの
リトライを行ってから復帰する。
【００１６】また、カウンタ１２が規定値を越えなくて
も、本来のメモリアクセスが発生すれば、上記と同じ動
作が成される。
も、本来のメモリアクセスが発生すれば、上記と同じ動
作が成される。
【００１７】本実施例では、プロセッサに割込みを伝え
る手段として、メモリアクセスエラー信号を用いたが、
その他にリードデータにパリティエラーを注入する方法
もある。
る手段として、メモリアクセスエラー信号を用いたが、
その他にリードデータにパリティエラーを注入する方法
もある。
【００１８】
【発明の効果】本発明に依れば、高速なクロックに同期
させる必要のある割込み同期化回路の代わりに比較的ク
ロックの低いインタフェイスを用いることが出来るの
で、相互比較方式を容易に構成出来るようになる。ま
た、割込み用のピンを用いずにメモリアクセス応答を用
いるので、マスタプロセッサと参照用プロセッサの両方
に配線しなければならない信号線が少なくてすむので、
信号線の配線長が問題と成る高速プロセッサの実装が軽
減される。
させる必要のある割込み同期化回路の代わりに比較的ク
ロックの低いインタフェイスを用いることが出来るの
で、相互比較方式を容易に構成出来るようになる。ま
た、割込み用のピンを用いずにメモリアクセス応答を用
いるので、マスタプロセッサと参照用プロセッサの両方
に配線しなければならない信号線が少なくてすむので、
信号線の配線長が問題と成る高速プロセッサの実装が軽
減される。
【図１】本発明による相互比較方式の多重プロセッサの
構成図である。
構成図である。
【図２】プロセッサの内部構成図である。
【図３】本発明による相互比較方式の多重プロセッサの
構成図である。
構成図である。
【図４】従来の相互比較方式の多重プロセッサの構成図
である。
である。
１…プロセッサ、３…比較器、５…割込み同期化回路、
６…論理和素子、１２…カウンタ、１４…カウンタクリ
ア信号、１００…コアプロセッサ、１０１…キャッシュ
メモリ、１０２…キャッシュ制御回路、１０４…カウン
タ、１０７…カウンタクリア信号。
６…論理和素子、１２…カウンタ、１４…カウンタクリ
ア信号、１００…コアプロセッサ、１０１…キャッシュ
メモリ、１０２…キャッシュ制御回路、１０４…カウン
タ、１０７…カウンタクリア信号。
Claims (4)
- 【請求項１】キャッシュメモリを有する複数のプロセッ
サを同一あるいは同期したクロックによって動作させ、
プロセッサの出力を比較することによって、プロセッサ
内の誤りを検出する多重プロセッサにおいて、該プロセ
ッサは、一定の期間内にキャッシュミスヒットを発生さ
せることによってプロセッサ外部にメモリアクセスを行
うミスヒット発生手段と、割込み情報を保持する割込み
保持手段と該割込み保持手段に接続され該割込み保持手
段に割込みが保持されているときには該ミスヒット発生
手段によって発生したメモリアクセスの応答としてメモ
リアクセスエラーを発生する割込み通達手段を有するこ
とを特徴とする多重プロセッサにおける割込み同期化方
式。 - 【請求項２】請求項１において、ミスヒット発生手段は
プロセッサが所定の回数のキャッシュメモリアクセスを
行った場合にミスヒットを発生させ、ミスヒットが発生
した時にクリアされることを特徴とする多重プロセッサ
における割込み同期化方式。 - 【請求項３】請求項１において、割込み伝達手段はアク
セスエラー応答を発生させることによってメモリアクセ
スエラーを発生することを特徴とする多重プロセッサに
おける割込み同期化方式。 - 【請求項４】請求項１において、割込み伝達手段はリー
ドデータにパリティを注入することによってメモリアク
セスエラーを発生することを特徴とする多重プロセッサ
における割込み同期化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143280A JPH076049A (ja) | 1993-06-15 | 1993-06-15 | 多重プロセッサにおける割込み同期化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143280A JPH076049A (ja) | 1993-06-15 | 1993-06-15 | 多重プロセッサにおける割込み同期化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076049A true JPH076049A (ja) | 1995-01-10 |
Family
ID=15335071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5143280A Pending JPH076049A (ja) | 1993-06-15 | 1993-06-15 | 多重プロセッサにおける割込み同期化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH076049A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003517340A (ja) * | 1998-10-21 | 2003-05-27 | デカ・プロダクツ・リミテッド・パートナーシップ | 個人用乗物のための故障許容設計 |
| WO2009040879A1 (ja) * | 2007-09-25 | 2009-04-02 | Fujitsu Limited | 情報処理装置及び制御方法 |
| US8301936B2 (en) | 2006-11-02 | 2012-10-30 | Nec Corporation | Apparatus and method for performing a screening test of semiconductor integrated circuits |
-
1993
- 1993-06-15 JP JP5143280A patent/JPH076049A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003517340A (ja) * | 1998-10-21 | 2003-05-27 | デカ・プロダクツ・リミテッド・パートナーシップ | 個人用乗物のための故障許容設計 |
| JP4684418B2 (ja) * | 1998-10-21 | 2011-05-18 | デカ・プロダクツ・リミテッド・パートナーシップ | 個人用乗物のための故障許容設計 |
| US8301936B2 (en) | 2006-11-02 | 2012-10-30 | Nec Corporation | Apparatus and method for performing a screening test of semiconductor integrated circuits |
| WO2009040879A1 (ja) * | 2007-09-25 | 2009-04-02 | Fujitsu Limited | 情報処理装置及び制御方法 |
| US8181064B2 (en) | 2007-09-25 | 2012-05-15 | Fujitsu Limited | Information processing apparatus for inhibiting instructions, saving and restoring internal information in response to abnormality in redundant processor system |
| JP5299281B2 (ja) * | 2007-09-25 | 2013-09-25 | 富士通株式会社 | 情報処理装置及び制御方法 |
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