WO2008026967A2 - Method for producing complementary vertical bipolar transistors for integrated circuits - Google Patents

Method for producing complementary vertical bipolar transistors for integrated circuits Download PDF

Info

Publication number
WO2008026967A2
WO2008026967A2 PCT/RU2007/000466 RU2007000466W WO2008026967A2 WO 2008026967 A2 WO2008026967 A2 WO 2008026967A2 RU 2007000466 W RU2007000466 W RU 2007000466W WO 2008026967 A2 WO2008026967 A2 WO 2008026967A2
Authority
WO
WIPO (PCT)
Prior art keywords
layer
conductivity
type
polycrystalline silicon
silicon
Prior art date
Application number
PCT/RU2007/000466
Other languages
French (fr)
Russian (ru)
Other versions
WO2008026967A3 (en
Inventor
Mikhail Ivanovich Lukasevich
Original Assignee
Samsung Electronics Co., Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co., Ltd filed Critical Samsung Electronics Co., Ltd
Publication of WO2008026967A2 publication Critical patent/WO2008026967A2/en
Publication of WO2008026967A3 publication Critical patent/WO2008026967A3/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8228—Complementary devices, e.g. complementary transistors
    • H01L21/82285—Complementary vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
    • H01L27/0826—Combination of vertical complementary transistors

Definitions

  • the invention relates to microelectronics, and in particular, to the field of creating integrated circuits (ICs) using complementary bipolar transistors NPN and PNP with carriers of different types of conductivity.
  • CMOS technology due to the unique properties of bipolar transistors, their noise immunity, low noise, high gain, the ability to work at high loads.
  • PNP type with carriers of different types of conductivity as part of a single IC opens up great opportunities for developers of IP, especially when creating analog and digital-analog ICs.
  • most of the analog ICs in the world are manufactured using bipolar transistors.
  • bipolar transistors in analog circuits are associated with continuous progress in reducing the size of bipolar transistors with a vertical structure due to methods of self-alignment and self-formation of transistor regions [1].
  • the closest technical solution to the invention is a method for manufacturing complementary vertical bipolar transistors as part of integrated circuits [2], which includes forming a first type of conductivity on a silicon substrate in the places of subsequent location of the hidden layers in the transistor regions of a hidden layer of the second type of conductivity with impurity concentration slightly exceeding the impurity concentration in the substrate, the creation of hidden layers of the first and second types of conductivity, the deposition of an epitaxial layer of the second type of conductivity, the formation of insulation areas between the regions of transistors, the creation on the surface of the first layer of a dielectric with windows for the subsequent formation of pockets of the first and second types conductivity of complementary transistors, areas of contacts to collectors of transistors and base areas of transistors, doping through ma sku photoresist of the pocket of the second transistor with an impurity of the active base, the formation of a thin layer of silicon oxide on silicon in the windows of the first dielectric, deposition of the first layer of polycrystalline silicon, doping with an impurity of the first type of conduct
  • FIG. 1.1.-1.5 presents the main stages of manufacturing complementary bipolar transistors according to the method presented in [2].
  • FIG. 1.1 a section of the structure is shown after the formation of a first type of conductivity on a silicon substrate 1 of a hidden layer of the second type of conductivity 2, slightly exceeding the concentration in the substrate in the regions of transistors, and then creating hidden layers of the first 3 and second 4 types of conductivity, deposition of an epitaxial layer of the second type of conductivity 5, formation lateral insulation between the regions of transistors 6, creating on the surface of the first layer of dielectric 7 with windows 8 for the location of the areas of the pockets 10 and 11 and windows 9 for the location of contact areas to the collectors 12 and 13 of the corresponding first and second types of conductivity over hidden layers of the same type of conductivity, the base region of the second type of conductivity 14 in the pocket the first type of conductivity and the formation on the surface of pockets in the dielectric windows of a thin layer of silicon oxide 15.
  • FIG. 1.2 The section of the structure after deposition of the first layer of polycrystalline silicon 16, doping of polycrystalline silicon with an impurity of the second type of conductivity, creation of a second dielectric layer 17 on polycrystalline silicon, the formation of a second layer of dielectric 17 and above the thin layer of dielectric 17 from a first layer of polycrystalline silicon 16 and above it with a second dielectric layer 17 to thin silicon oxide on the surface with the formation of electrodes base 18, emitter 19 and collector 20.
  • figure 1.3 The section of the structure after liquid etching of thin oxide to silicon 21 and simultaneously lateral etching of thin oxide under a polycrystalline silicon layer by a predetermined value of 22 is shown.
  • FIG. 1.4 the section of the structure after deposition of the second layer of polycrystalline silicon 23 covering the electrodes 18.19, 20 and the etched portions of thin oxide under the first layer of polycrystalline silicon is shown.
  • FIG. 1.5 The section of the structure after oxidation of the second layer of polycrystalline silicon to silicon with the formation of silicon oxide 24 is presented, with the preservation of polycrystalline silicon in the etched sections 25 under the first layer of polycrystalline silicon, followed by removal of the oxide by plasma-chemical etching from horizontal sections of the structure and preservation in the vertical sections.
  • FIG. 1.6 a section of the structure after removal of the oxide by plasma-chemical etching from horizontal sections of the structure and its preservation in the vertical sections 26, deposition of the third layer of polycrystalline silicon doped with an impurity of the second type of conductivity, the formation by methods of lithography and plasma-chemical etching of the emitter 27 and base 28 transistor electrodes from the third polycrystalline silicon.
  • FIG. 1.7 the section of the structure after deposition of the third layer of the dielectric 22, the formation of contact windows 23 and the metal wiring 24 is shown.
  • the structure used in the prototype [2] solves the problem of self-compatibility of the electrodes of the base and emitter of the transistor, and provides the ability to obtain submicron sizes of the areas of the emitters.
  • the method has a significant drawback, not providing the possibility of obtaining equal in width submicron sizes of the emitter regions of both lateral transistors.
  • the width of the emitter region of the first transistor is determined by the size of the window in the first polycrystalline silicon layer, which practically corresponds to the minimum size on lithography and cannot be made smaller, while the size of the emitter region of the second transistor can be significantly smaller than the size on lithography.
  • the objective of the invention is to increase the speed of integrated circuits through the use of complementary transistors, in which the minimum size of the emitter regions, which determines the speed, can be obtained less the minimum size on lithography, as a result of the fact that the actual size of the emitter regions of both types of transistors is determined by the etching of a thin layer of silicon oxide under the emitter electrode by an arbitrarily small calculated value of submicron or ultra submicron size, further filled with polycrystalline silicon.
  • a method for manufacturing complementary vertical bipolar transistors as part of integrated circuits which includes forming a first type of conductivity on a silicon substrate in places of subsequent location of the hidden layers of transistors of a hidden second type of conductivity layer with an impurity concentration slightly higher than the impurity concentration in the substrate , creation of hidden layers of the first and second type of conductivity, deposition of an epitaxial layer of the second type of conductivity and, the formation of insulation regions between the regions of the transistor collectors, the creation of complementary transistors on the surface of the first pockets of the first and second types of conductivity pockets, the contact areas for the transistor collectors and the base regions of the transistors, the formation of the base region of the second transistor through the photoresist mask, the formation on silicon in the windows of the first dielectric of a thin layer of silicon oxide, the deposition of the first layer of polycrystalline silicon I, doping it with an impurity of the first type of conductivity, creating a second dielectric layer on polycrystalline silicon, forming electrodes from
  • polycrystalline silicon is doped with an impurity of the first type of conductivity at the locations of the emitter electrode and the collector electrode of the second transistor, as well as an impurity of the second type of conductivity at the locations of the emitter electrode and the collector electrode of the first transistor,
  • the specified implementation of the proposed method leads to the fact that the size of the areas of the emitters of the first and second transistors is determined by the value of the end etching of a thin layer of silicon oxide by an arbitrarily small amount, which allows the formation of complementary transistors with the size of the emitter region in the region of ultra submicron sizes smaller than the minimum size on lithography .
  • FIG. 2.1.-2.7 The main stages of manufacturing the structure of a bipolar transistor are presented.
  • FIG. 2.1 The section of the structure after the formation of a first type of conductivity type 1 on a silicon substrate of a hidden layer of the second type of conductivity 2, slightly exceeding the concentration in the substrate at the locations of the transistors, and then create hidden layers of the first 3 and second 4 types of conductivity, deposition of an epitaxial layer of the second type of conductivity 5, the formation of lateral insulation between the regions of the transistors 6, create on the surface of the first layer of dielectric 7 with windows 8 under the location of the areas pockets 10 and 11 and areas of contact to the collectors 12 and 13 of the corresponding first and second types of conductivity over hidden layers of the same type of conductivity, the base region of the second type of conductivity 14 in the pocket of the first type of conductivity and the base region of the first type of conductivity 32 in the pocket of the first type of conductivity forming a thin layer of silicon oxide on the surface of the pockets in the dielectric windows 15.
  • Fig.2.2. shows a section of the structure after deposition of the first layer of polycrystalline silicon 16, doping of polycrystalline silicon with an impurity of the first type of conductivity at the locations of the emitter and collector electrode in the pocket of the first type of conductivity (transistor on the left in the figure), as well as an impurity of the second type of conductivity at the locations of the emitter and collector electrode in the pocket of the second type of conductivity (transistor on the right), creating a second dielectric layer 17 on polycrystalline silicon, forming by lithography and plasma-chemical etching of the electrodes of the emitters 33 and contacts to the collectors 34 from the first layer of polycrystalline silicon to a thin layer of silicon oxide.
  • Fig.2.4. presents a section of the structure after deposition of the second layer of polycrystalline silicon, filling the etched area of a thin layer of silicon oxide under the electrodes of the emitters 33 and electrodes to the contacts to the collector 34.
  • Fig.2.5. presents a section of the structure after deposition of the second layer of polycrystalline silicon, filling the etched area of a thin layer of silicon oxide under the electrodes of the emitters 33 and electrodes to the contacts to the collector 34.
  • the section of the structure after oxidation of the second layer of polycrystalline silicon to silicon with the formation of silicon oxide 24 is presented, with the preservation of polycrystalline silicon in the etched sections 25 under the first layer of polycrystalline silicon, followed by removal of the oxide by plasma-chemical etching from horizontal sections of the structure and preservation in vertical sections.
  • Fig.2.6 The section of the structure after removal of oxide by plasma-chemical etching from horizontal sections of the structure and its preservation in vertical sections 26, deposition of a third layer of polycrystalline silicon doped with an impurity of the first type of conductivity (transistor on the right) and second type of conductivity (transistor on the left), formation by lithography and plasma-chemical etching methods is presented base 28 electrodes of transistors of the third polycrystalline silicon.
  • Fig.2.7 the section of the structure after deposition of the third layer of the dielectric 29, the formation of contact windows 30 and the creation of the metal wiring 31 is shown.
  • Subsequent deposition of the second layer of polycrystalline silicon fills the etched gap under the first layer polycrystalline silicon, which subsequently makes the contact of the first layer of polycrystalline silicon with silicon. It is important that the gap is completely filled with polycrystalline silicon, for which the thickness of the polycrystalline silicon layer should exceed half the thickness of a thin layer of silicon oxide.
  • an epitaxial layer of p type conductivity is increased (with a resistivity of 0.7 Ohm cm, 1.75 ⁇ m thick).
  • the p-type conductivity lateral isolation regions are formed through boron implantation masks with a dose of 10 ⁇ kyl / cm2, then silicon nitride masks are created by pyrolytic deposition and lithography, and the first dielectric layer 0.6 ⁇ m thick is formed by thermal oxidation around the base and contact areas of the collector
  • pockets of p - and p - type are created by ion doping of phosphorus with a dose of 60 ⁇ kyl / cm2 and boron with a dose of 50 ⁇ kyl / cm2 and subsequent thermal weakly oxidizing annealing environment at a temperature of HOO 0 C for 60 min create areas of deep collector n
  • Boron and phosphorus with doses of 5 ⁇ kyl / cm2 are implanted through ion masking through photoresist masks to form p- and p-type base regions.
  • Thermal oxidation creates a layer of thin silicon oxide with a thickness of 500 A
  • the first layer of polycrystalline silicon is deposited with a thickness of 0.25 ⁇ m at a temperature of 640 ° C, implanted with arsenic through masks with a dose of 1500 ⁇ kyl / cm2 and boron with a dose of 600 ⁇ kyl / sq2 ., and a pyrolytic method at 75O 0 C precipitates a dielectric layer 0.3 ⁇ m thick.
  • emitter electrodes are formed from a dielectric and polycrystalline silicon to a thin layer of silicon oxide, thin silicon oxide is removed in an aqueous solution of HP (1: 4) to silicon, and at the same time, thin oxide is etched under the first layer of polycrystalline silicon towards 0.15 ⁇ m.
  • a second layer of polycrystalline silicon with a thickness of 300 A is precipitated, annealed in water vapor at a temperature of 850 ° C to oxidize it to silicon, and then the oxide is removed by reactive ion etching from horizontal sections. Thermal annealing at 95O 0 C for
  • the emitter region is formed in silicon and the contacts to the transistor collectors are aligned by diffusion of impurities from polycrystalline silicon doped with arsenic, respectively.
  • a third layer of polycrystalline silicon 0.3 microns thick is precipitated. It is doped with photoresist masks with boron with a dose of 600 ⁇ kyl / cm2 and phosphorus with a dose of 600 ⁇ kyl / cm2 in transistors, for example, and annealed at 850 0 C for 30 minutes, forming with diffusion impurities in the passive base region of transistors.
  • a layer of pyrolytic oxide of 0.5 ⁇ m is precipitated to passivate the structure.

Abstract

The invention relates to microelectronics, in particular to producing integrated circuits (IC) using complementary bipolar transistors NPN and PNP provided with carriers of different conductivity types. The processing speed of integrated circuits is obtainable by using complementary transistors, the minimum size of the emitter areas of which, determining processing speed, is less than the minimum size in a lithography, due to the fact that the actual size of the emitter areas of both types of transistors is determined by the size of etching of an oxide silicon thin layer under the electrode of an emitter at an indefinitely small calculated value of submicron or ultra submicron size, which is subsequently fillable with polycrystal silicon.

Description

Способ изготовления комплементарных вертикальных биполярных транзисторов в составе интегральных схем A method of manufacturing complementary vertical bipolar transistors as part of integrated circuits
Изобретение относится к микроэлектронике, а именно, к области создания интегральных схем (ИС) с использованием комплементарных биполярных транзисторов NPN и PNP с носителями разного типа проводимости.The invention relates to microelectronics, and in particular, to the field of creating integrated circuits (ICs) using complementary bipolar transistors NPN and PNP with carriers of different types of conductivity.
Биполярная технология все еще остается популярной, наряду сBipolar technology is still popular, along with
КМОП технологией, благодаря уникальным свойствам биполярных транзисторов, их помехоустойчивости, низкому уровню шумов, высоким коэффициентам усиления, возможности работы на высокие нагрузки. А сочетание двух типов биполярных транзисторов NPN иCMOS technology, due to the unique properties of bipolar transistors, their noise immunity, low noise, high gain, the ability to work at high loads. A combination of two types of bipolar transistors NPN and
PNP типа с носителями разного типа проводимости в составе одной ИС открывает широкие возможности разработчикам ИС, особенно при создании аналоговых и цифроаналоговых ИС. По настоящее время большая часть аналоговых ИС в мире выпускается с использованием биполярных транзисторов.PNP type with carriers of different types of conductivity as part of a single IC opens up great opportunities for developers of IP, especially when creating analog and digital-analog ICs. To date, most of the analog ICs in the world are manufactured using bipolar transistors.
При этом прочные позиции, занимаемые биполярными транзисторами в аналоговых схемах, связаны с непрерывным прогрессом в уменьшении размеров биполярных транзисторов с вертикальной структурой благодаря методам самосовмещения и самоформирования областей транзистора [1] .Moreover, the strong positions occupied by bipolar transistors in analog circuits are associated with continuous progress in reducing the size of bipolar transistors with a vertical structure due to methods of self-alignment and self-formation of transistor regions [1].
Наиболее близким техническим решением к изобретению является способ изготовления комплементарных вертикальных биполярных транзисторов в составе интегральных схем [2], включающий формирование на кремниевой подложке первого типа проводимости в местах последующего расположения скрытых слоев в областях транзисторов скрытого слоя второго типа проводимости с концентрацией примеси, незначительно превышающей концентрацию примеси в подложке, создание скрытых слоев первого и второго типа проводимости, осаждение эпитаксиального слоя второго типа проводимости, формирование областей изоляции между областями транзисторов, создание на поверхности первого слоя диэлектрика с окнами для последующего формирования областей карманов первого и второго типов проводимости комплементарных транзисторов, областей контактов к коллекторам транзисторов и базовых областей транзисторов, легирование через маску фоторезиста кармана второго транзистора примесью активной базы, формирование на кремнии в окнах первого диэлектрика тонкого слоя окисла кремния, осаждение первого слоя поликристаллического кремния, легирование его примесью первого типа проводимости, создание на поликристаллическом кремнии второго слоя диэлектрика, формирование методами литографии и плазмохимического травления до тонкого слоя окисла кремния электродов из первого слоя поликристаллического кремния, защищенного вторым слоем диэлектрика, используемых в качестве базового электрода первого транзистора и электродов эмиттера и коллектора второго транзистора, удаление тонкого слоя окисла кремния в жидкостном травителе до кремния и одновременно вытравливание его частично на расчетную величину под первым слоем поликристаллического кремния, легирование через маску фоторезиста кармана первого транзистора примесью активной базы, формирование пристеночного диэлектрика, изолирующего торцы электродов из первого слоя поликристаллического кремния, защищенного вторым слоем диэлектрика, путем осаждения второго слоя поликристаллического кремния и его окисления до кремния с последующим удалением полученного окисла кремния плазмохимическим травлением с горизонтальных участков структуры, осаждение третьего слоя поликристаллического кремния, легирование его примесью второго типа проводимости, формирование методами литографии и плазмохимического травления из третьего слоя поликристаллического кремния эмиттерного и коллекторного электродов первого транзистора и базового электрода второго транзистора, создание в процессе термического отжига мелкозалегающих слоев эмиттера, активной и пассивной базы и контакта к коллектору диффузией примеси из первого и второго слове поликристаллического кремния, осаждение третьего слоя диэлектрика, формирование контактных окон в нем к электродам эмиттера, базы и коллектора и формирование металлизации.The closest technical solution to the invention is a method for manufacturing complementary vertical bipolar transistors as part of integrated circuits [2], which includes forming a first type of conductivity on a silicon substrate in the places of subsequent location of the hidden layers in the transistor regions of a hidden layer of the second type of conductivity with impurity concentration slightly exceeding the impurity concentration in the substrate, the creation of hidden layers of the first and second types of conductivity, the deposition of an epitaxial layer of the second type of conductivity, the formation of insulation areas between the regions of transistors, the creation on the surface of the first layer of a dielectric with windows for the subsequent formation of pockets of the first and second types conductivity of complementary transistors, areas of contacts to collectors of transistors and base areas of transistors, doping through ma sku photoresist of the pocket of the second transistor with an impurity of the active base, the formation of a thin layer of silicon oxide on silicon in the windows of the first dielectric, deposition of the first layer of polycrystalline silicon, doping with an impurity of the first type of conductivity, the creation of a second dielectric layer on polycrystalline silicon, lithography and plasma-chemical etching to thin a layer of silicon oxide electrodes from the first layer of polycrystalline silicon, protected by a second layer of dielectric, used as the first electrode of the first transistor and the electrodes of the emitter and collector of the second transistor, removing a thin layer of silicon oxide in the liquid etchant to silicon and simultaneously etching it partially to the calculated value under the first layer of polycrystalline silicon, doping through the photoresist mask of the pocket of the first transistor with an admixture of an active base, forming a wall dielectric insulating the ends of the electrodes from the first layer of polycrystalline silicon, protected by a second dielectric layer, by deposition the second layer of polycrystalline silicon and its oxidation to silicon, followed by removal obtained silicon oxide by plasma-chemical etching from horizontal sections of the structure, deposition of the third layer of polycrystalline silicon, doping with an impurity of the second type of conductivity, formation of emitter and collector electrodes of the first transistor and the base electrode of the second transistor by the method of lithography and plasma-chemical etching from the third layer of polycrystalline silicon, creation of a second transistor in the process annealing of shallow layers of the emitter, active and passive base and contact to the collector ffuziey impurity of the first and second polysilicon word depositing a third dielectric layer, forming contact holes therein to the electrodes of the emitter, base and collector metallization and formation.
На фиг. 1.1.-1.5. представлены основные этапы изготовления комплементарных биполярных транзисторов по способу, представленному в [2].In FIG. 1.1.-1.5. presents the main stages of manufacturing complementary bipolar transistors according to the method presented in [2].
На фиг. 1.1. представлен разрез структуры после формирования на кремниевой подложке первого типа проводимости 1 скрытого слоя второго типа проводимости 2, незначительно превышающий концентрацию в подложке в областях транзисторов, а затем создания скрытых слоев первого 3 и второго 4 типов проводимости, осаждения эпитаксиального слоя второго типа проводимости 5, формирования боковой изоляции между областями транзисторов 6, создания на поверхности первого слоя диэлектрика 7 с окнами 8 под расположение областей карманов 10 и 11 и окнами 9 под расположение областей контакта к коллекторам 12 и 13 соответственного первого и второго типов проводимости над скрытыми слоями одноименного типа проводимости, области базы второго типа проводимости 14 в кармане первого типа проводимости и формирования на поверхности карманов в окнах диэлектрика тонкого слоя окисла кремния 15.In FIG. 1.1. a section of the structure is shown after the formation of a first type of conductivity on a silicon substrate 1 of a hidden layer of the second type of conductivity 2, slightly exceeding the concentration in the substrate in the regions of transistors, and then creating hidden layers of the first 3 and second 4 types of conductivity, deposition of an epitaxial layer of the second type of conductivity 5, formation lateral insulation between the regions of transistors 6, creating on the surface of the first layer of dielectric 7 with windows 8 for the location of the areas of the pockets 10 and 11 and windows 9 for the location of contact areas to the collectors 12 and 13 of the corresponding first and second types of conductivity over hidden layers of the same type of conductivity, the base region of the second type of conductivity 14 in the pocket the first type of conductivity and the formation on the surface of pockets in the dielectric windows of a thin layer of silicon oxide 15.
На фиг. 1.2. представлен разрез структуры после осаждения первого слоя поликристаллического кремния 16, легирования поликристаллического кремния примесью второго типа проводимости, создания на поликристаллическом кремнии второго слоя диэлектрика 17, формирования методами литографии и плазмохимического травления электрода из первого слоя поликристаллического кремния 16 и над ним второго слоя диэлектрика 17 до тонкого окисла кремния на поверхности с образованием электродов базы 18 , эмиттера 19 и коллектора 20.In FIG. 1.2. The section of the structure after deposition of the first layer of polycrystalline silicon 16, doping of polycrystalline silicon with an impurity of the second type of conductivity, creation of a second dielectric layer 17 on polycrystalline silicon, the formation of a second layer of dielectric 17 and above the thin layer of dielectric 17 from a first layer of polycrystalline silicon 16 and above it with a second dielectric layer 17 to thin silicon oxide on the surface with the formation of electrodes base 18, emitter 19 and collector 20.
На фиг.1.3. представлен разрез структуры после жидкостного травления тонкого окисла до кремния 21 и одновременно бокового травления тонкого окисла под слой поликристаллического кремния на заданную величину 22.In figure 1.3. The section of the structure after liquid etching of thin oxide to silicon 21 and simultaneously lateral etching of thin oxide under a polycrystalline silicon layer by a predetermined value of 22 is shown.
На фиг. 1.4. представлен разрез структуры после осаждения второго слоя поликристаллического кремния 23 покрывающего электроды 18,19, 20 и вытравленные участки тонкого окисла под первым слоем поликристаллического кремния. На фиг. 1.5. представлен разрез структуры после окисления второго слоя поликристаллического кремния до кремния с образованием окисла кремния 24, с сохранением поликристаллического кремния в вытравленных участках 25 под первым слоем поликристаллического кремния, с последующим удалением окисла плазмохимическим травлением с горизонтальных участков структуры и сохранением на вертикальных участка.In FIG. 1.4. the section of the structure after deposition of the second layer of polycrystalline silicon 23 covering the electrodes 18.19, 20 and the etched portions of thin oxide under the first layer of polycrystalline silicon is shown. In FIG. 1.5. The section of the structure after oxidation of the second layer of polycrystalline silicon to silicon with the formation of silicon oxide 24 is presented, with the preservation of polycrystalline silicon in the etched sections 25 under the first layer of polycrystalline silicon, followed by removal of the oxide by plasma-chemical etching from horizontal sections of the structure and preservation in the vertical sections.
На фиг. 1.6. представлен разрез структуры после удаления окисла плазмохимическим травлением с горизонтальных участков структуры и сохранением его на вертикальных участках 26, осаждения третьего слоя поликристаллического кремния, легированного примесью второго типа проводимости, формирование методами литографии и плазмохимического травления эмиттерного 27 и базового 28 электродов транзисторов из третьего поликристаллического кремния.In FIG. 1.6. a section of the structure after removal of the oxide by plasma-chemical etching from horizontal sections of the structure and its preservation in the vertical sections 26, deposition of the third layer of polycrystalline silicon doped with an impurity of the second type of conductivity, the formation by methods of lithography and plasma-chemical etching of the emitter 27 and base 28 transistor electrodes from the third polycrystalline silicon.
На фиг. 1.7. представлен разрез структуры после осаждения третьего слоя диэлектрика 22, формирования контактных окон в нем 23 и металлической разводки 24.In FIG. 1.7. the section of the structure after deposition of the third layer of the dielectric 22, the formation of contact windows 23 and the metal wiring 24 is shown.
Структура, используемая в прототипе [2], решает проблему самосовмещаемости электродов базы и эмиттера транзистора, и обеспечивает возможность получения субмикронных размеров областей эмиттеров.The structure used in the prototype [2], solves the problem of self-compatibility of the electrodes of the base and emitter of the transistor, and provides the ability to obtain submicron sizes of the areas of the emitters.
Однако способ обладает существенным недостатком, не обеспечивая возможности получения равных по ширине субмикронных размеров областей эмиттеров обоих латеральных транзисторов.However, the method has a significant drawback, not providing the possibility of obtaining equal in width submicron sizes of the emitter regions of both lateral transistors.
В [2] размер ширины области эмиттера первого транзистора определяется размером окна в первом слое поликристаллического кремния, что практически соответствует минимальному размеру на литографии и не может быть выполнен меньшим, при этом размер области эмиттера второго транзистора может быть существенно меньшим размера на литографии.In [2], the width of the emitter region of the first transistor is determined by the size of the window in the first polycrystalline silicon layer, which practically corresponds to the minimum size on lithography and cannot be made smaller, while the size of the emitter region of the second transistor can be significantly smaller than the size on lithography.
Это приводит к получению разных параметров транзисторов, особенно по быстродействию, и ограничивает возможность повышения быстродействия обоих латеральных транзисторов. Задачей изобретения является повышение быстродействия интегральных схем за счет использования комплементарных транзисторов, у которых минимальный размер эмиттерных областей, определяющий быстродействие, может быть получен меньше минимального размера на литографии, в результате того, что реальный размер эмиттерных областей обоих типов транзисторов задается величиной травления тонкого слоя окисла кремния под электродом эмиттера на сколь угодно малую расчетную величину субмикронного или ультра субмикронного размера, в дальнейшем заполняемую поликристаллическим кремнием.This leads to different parameters of the transistors, especially in terms of speed, and limits the possibility of increasing the speed of both lateral transistors. The objective of the invention is to increase the speed of integrated circuits through the use of complementary transistors, in which the minimum size of the emitter regions, which determines the speed, can be obtained less the minimum size on lithography, as a result of the fact that the actual size of the emitter regions of both types of transistors is determined by the etching of a thin layer of silicon oxide under the emitter electrode by an arbitrarily small calculated value of submicron or ultra submicron size, further filled with polycrystalline silicon.
Для достижения названного технического результата в способе изготовления комплементарных вертикальных биполярных транзисторов в составе интегральных схем [2], включающем формирование на кремниевой подложке первого типа проводимости в местах последующего расположения скрытых слоев транзисторов скрытого слоя второго типа проводимости с концентрацией примеси, незначительно превышающей концентрацию примеси в подложке, создание скрытых слоев первого и второго типа проводимости, осаждение эпитаксиального слоя второго типа проводимости, формирование областей изоляции между областями коллекторов транзисторов, создание на поверхности первого слоя диэлектрика с окнами для последующего формирования областей карманов первого и второго типов проводимости комплементарных транзисторов, областей контактов к коллекторам транзисторов и базовых областей транзисторов, формирование через маску фоторезиста базовой области второго транзистора, формирование на кремнии в окнах первого диэлектрика тонкого слоя окисла кремния, осаждение первого слоя поликристаллического кремния, легирование его примесью первого типа проводимости, создание на поликристаллическом кремнии второго слоя диэлектрика, формирование методами литографии и плазмохимического травления до тонкого слоя окисла кремния электродов из первого слоя поликристаллического кремния, защищенного вторым слоем диэлектрика, удаление тонкого слоя окисла кремния в жидкостном травителе до кремния и одновременно вытравливание его частично на расчетную величину под первым слоем поликристаллического кремния, формирование пристеночного диэлектрика, изолирующего торцы электродов из первого слоя поликристаллического кремния, защищенного вторым слоем диэлектрика, путем осаждения второго слоя поликристаллического кремния и его окисления до кремния с последующим удалением полученного окисла кремния плазмохимическим травлением с горизонтальных участков структуры, осаждение третьего слоя поликристаллического кремния, легирование его примесью второго типа проводимости, формирование методами литографии и плазмохимического травления электродов из третьего слоя поликристаллического кремния, создание в процессе термического отжига мелкозалегающих областей эмиттера, пассивной базы и контакта к коллектору диффузией примеси из первого и второго слоев поликристаллического кремния, осаждение третьего слоя диэлектрика, формирование контактных окон в нем к электродам эмиттера, базы и коллектора и формирование металлизации, предложены следующие операции, являющиеся отличительными признаками предлагаемого способа:To achieve the named technical result in a method for manufacturing complementary vertical bipolar transistors as part of integrated circuits [2], which includes forming a first type of conductivity on a silicon substrate in places of subsequent location of the hidden layers of transistors of a hidden second type of conductivity layer with an impurity concentration slightly higher than the impurity concentration in the substrate , creation of hidden layers of the first and second type of conductivity, deposition of an epitaxial layer of the second type of conductivity and, the formation of insulation regions between the regions of the transistor collectors, the creation of complementary transistors on the surface of the first pockets of the first and second types of conductivity pockets, the contact areas for the transistor collectors and the base regions of the transistors, the formation of the base region of the second transistor through the photoresist mask, the formation on silicon in the windows of the first dielectric of a thin layer of silicon oxide, the deposition of the first layer of polycrystalline silicon I, doping it with an impurity of the first type of conductivity, creating a second dielectric layer on polycrystalline silicon, forming electrodes from the first layer of polycrystalline silicon using lithography and plasma-chemical etching to a thin layer of silicon oxide, protected by the second layer of dielectric, removing a thin layer of silicon oxide in the liquid etcher to silicon and simultaneously etching it partially to the calculated value under the first layer of polycrystalline silicon, forming a wall dielectric insulating the ends of the electrodes from the first layer of polycrystalline silicon, protected by the second layer of dielectric, by deposition of the second layer of polycrystalline silicon and its oxidation to silicon, followed by removal of the obtained silicon oxide by plasma-chemical etching from horizontal sections of the structure, the deposition of the third layer of polycrystalline silicon, doping with an impurity of the second type of conductivity, the formation of lithography and plasma-chemical etching of electrodes from the third layer of polycrystalline silicon, the formation of fine-lying emitter regions, a passive base and contact of the collector with diffusion of an impurity the first and second layers of polycrystalline silicon, the deposition of the third layer of the dielectric, the formation of contact windows in it to ektrodam emitter, base and collector metallization and formation, the following operations are proposed, which are distinctive features of the proposed method:
• наряду с формированием методом легирования через маску фоторезиста базовой области второго транзистора примесью второго типа проводимости, формируют базовую область первого транзистора примесью первого типа проводимости,• along with the formation by doping through a photoresist mask of the base region of the second transistor with an impurity of the second type of conductivity, the base region of the first transistor with an impurity of the first type of conductivity is formed,
• проводят легирование поликристаллического кремния примесью первого типа проводимости в местах расположения эмиттерного электрода и коллекторного электрода второго транзистора, а также примесью второго типа проводимости в местах расположения эмиттерного электрода и коллекторного электрода первого транзистора,• polycrystalline silicon is doped with an impurity of the first type of conductivity at the locations of the emitter electrode and the collector electrode of the second transistor, as well as an impurity of the second type of conductivity at the locations of the emitter electrode and the collector electrode of the first transistor,
• используют электроды из первого слоя поликристаллического кремния, защищенные вторым слоем диэлектрика, в качестве электродов к эмиттерным областям и областям контактов к коллектору первого и второго транзистора,• use electrodes from the first layer of polycrystalline silicon, protected by a second dielectric layer, as electrodes to the emitter regions and the contact areas to the collector of the first and second transistor,
• легируют третий слой поликристаллического кремния примесью второго типа проводимости в области второго транзистора, а также примесью первого типа проводимости в области первого транзистора,• alloy the third layer of polycrystalline silicon with an impurity of the second type of conductivity in the region of the second transistor, as well as an impurity of the first type of conductivity in the region of the first transistor,
• и затем формируют из него методами литографии и плазмохимического травления базовые электроды первого и второго транзисторов. Таким образом, отличительными признаками изобретения является то, что• and then form the base electrodes of the first and second transistors from it using lithography and plasma-chemical etching methods. Thus, the distinguishing features of the invention is that
• наряду с формированием методом легирования через маску фоторезиста базовой области второго транзистора примесью второго типа проводимости, формируют базовую область первого транзистора примесью первого типа проводимости,• along with the formation by doping through a photoresist mask of the base region of the second transistor with an impurity of the second type of conductivity, the base region of the first transistor with an impurity of the first type of conductivity is formed,
• проводят легирование поликристаллического кремния примесью первого типа проводимости в местах расположения эмиттерного электрода второго транзистора, а также примесью второго типа проводимости в местах расположения эмиттерного электрода первого транзистора,• doping polycrystalline silicon with an impurity of the first type of conductivity at the locations of the emitter electrode of the second transistor, as well as an admixture of the second type of conductivity at the locations of the emitter electrode of the first transistor,
• используют электроды из первого слоя поликристаллического кремния, защищенные вторым слоем диэлектрика, в качестве электродов к эмиттерным областям первого и второго транзистора,• use electrodes from the first layer of polycrystalline silicon, protected by a second layer dielectric, as electrodes to the emitter regions of the first and second transistor,
• легируют третий слой поликристаллического кремния примесью второго типа проводимости в области второго транзистора, а также примесью первого типа проводимости в области первого транзистора,• alloy the third layer of polycrystalline silicon with an impurity of the second type of conductivity in the region of the second transistor, as well as an impurity of the first type of conductivity in the region of the first transistor,
• и затем формируют из него методами литографии и плазмохимического травления базовые электроды первого и второго транзисторов. Проведенные патентные исследования показали, что совокупность признаков изобретения является новой, что доказывает новизну заявляемого способа. Кроме того, патентные исследования показали, что в литературе отсутствуют данные, показывающие влияние отличительных признаков изобретения на достижение технического результата, что подтверждает изобретательский уровень предлагаемого способа.• and then form the base electrodes of the first and second transistors from it using lithography and plasma-chemical etching methods. Patent studies have shown that the totality of the features of the invention is new, which proves the novelty of the proposed method. In addition, patent studies have shown that in the literature there are no data showing the influence of the distinguishing features of the invention on the achievement of a technical result, which confirms the inventive step of the proposed method.
Указанное выполнение предлагаемого способа приводит к тому, что размер областей эмиттеров первого и второго транзисторов определяется величиной торцевого травления тонкого слоя окисла кремния на сколь угодно малую величину, что позволяет формировать комплементарные транзисторы с размером области эмиттера в области ультра субмикронных размеров, меньших минимального размера на литографии.The specified implementation of the proposed method leads to the fact that the size of the areas of the emitters of the first and second transistors is determined by the value of the end etching of a thin layer of silicon oxide by an arbitrarily small amount, which allows the formation of complementary transistors with the size of the emitter region in the region of ultra submicron sizes smaller than the minimum size on lithography .
На фиг. 2.1.-2.7. представлены основные этапы изготовления структуры биполярного транзистора.In FIG. 2.1.-2.7. The main stages of manufacturing the structure of a bipolar transistor are presented.
На фиг. 2.1. представлен разрез структуры после формирования на кремниевой подложке первого типа проводимости 1 скрытого слоя второго типа проводимости 2, незначительно превышающий концентрацию в подложке в местах расположения транзисторов, а затем создания скрытых слоев первого 3 и второго 4 типов проводимости, осаждения эпитаксиального слоя второго типа проводимости 5, формирования боковой изоляции между областями транзисторов 6, создания на поверхности первого слоя диэлектрика 7 с окнами 8 под расположение областей карманов 10 и 11 и областей контакта к коллекторам 12 и 13 соответственного первого и второго типов проводимости над скрытыми слоями одноименного типа проводимости, области базы второго типа проводимости 14 в кармане первого типа проводимости и области базы первого типа проводимости 32 в кармане первого типа проводимости формирования на поверхности карманов в окнах диэлектрика тонкого слоя окисла кремния 15.In FIG. 2.1. The section of the structure after the formation of a first type of conductivity type 1 on a silicon substrate of a hidden layer of the second type of conductivity 2, slightly exceeding the concentration in the substrate at the locations of the transistors, and then create hidden layers of the first 3 and second 4 types of conductivity, deposition of an epitaxial layer of the second type of conductivity 5, the formation of lateral insulation between the regions of the transistors 6, create on the surface of the first layer of dielectric 7 with windows 8 under the location of the areas pockets 10 and 11 and areas of contact to the collectors 12 and 13 of the corresponding first and second types of conductivity over hidden layers of the same type of conductivity, the base region of the second type of conductivity 14 in the pocket of the first type of conductivity and the base region of the first type of conductivity 32 in the pocket of the first type of conductivity forming a thin layer of silicon oxide on the surface of the pockets in the dielectric windows 15.
На фиг.2.2. представлен разрез структуры после осаждения первого слоя поликристаллического кремния 16, легирование поликристаллического кремния примесью первого типа проводимости в местах расположения эмиттерного и коллекторного электрода в кармане первого типа проводимости (транзистор слева на фигуре), а также примесью второго типа проводимости в местах расположения эмиттерного и коллекторного электрода в кармане второго типа проводимости (транзистор справа), создания на поликристаллическом кремнии второго слоя диэлектрика 17, формирования методами литографии и плазмохимического травления электродов эмиттеров 33 и контактов к коллекторам 34 из первого слоя поликристаллического кремния до тонкого слоя окисла кремния. На фиг.2.3. представлен разрез структуры после травления тонкого слоя окисла кремния до кремния 21 и одновременно бокового (торцевого) травления тонкого слоя окисла кремния под слоем поликристаллического кремния на заданную величину 22. На фиг.2.4. представлен разрез структуры после осаждения второго слоя поликристаллического кремния, заполняющего подтравленный участок тонкого слоя окисла кремния под электродами эмиттеров 33 и электродами к контактам к коллектору 34. На фиг.2.5. представлен разрез структуры после окисления второго слоя поликристаллического кремния до кремния с образованием окисла кремния 24, с сохранением поликристаллического кремния в вытравленных участках 25 под первым слоем поликристаллического кремния, с последующим удалением окисла плазмохимическим травлением с горизонтальных участков структуры и сохранением на вертикальных участках.In Fig.2.2. shows a section of the structure after deposition of the first layer of polycrystalline silicon 16, doping of polycrystalline silicon with an impurity of the first type of conductivity at the locations of the emitter and collector electrode in the pocket of the first type of conductivity (transistor on the left in the figure), as well as an impurity of the second type of conductivity at the locations of the emitter and collector electrode in the pocket of the second type of conductivity (transistor on the right), creating a second dielectric layer 17 on polycrystalline silicon, forming by lithography and plasma-chemical etching of the electrodes of the emitters 33 and contacts to the collectors 34 from the first layer of polycrystalline silicon to a thin layer of silicon oxide. In Fig.2.3. the section of the structure after etching a thin layer of silicon oxide to silicon 21 and simultaneously lateral (end) etching of a thin layer of silicon oxide under a polycrystalline silicon layer by a predetermined value of 22 is shown. In Fig.2.4. presents a section of the structure after deposition of the second layer of polycrystalline silicon, filling the etched area of a thin layer of silicon oxide under the electrodes of the emitters 33 and electrodes to the contacts to the collector 34. In Fig.2.5. The section of the structure after oxidation of the second layer of polycrystalline silicon to silicon with the formation of silicon oxide 24 is presented, with the preservation of polycrystalline silicon in the etched sections 25 under the first layer of polycrystalline silicon, followed by removal of the oxide by plasma-chemical etching from horizontal sections of the structure and preservation in vertical sections.
На фиг.2.6. представлен разрез структуры после удаления окисла плазмохимическим травлением с горизонтальных участков структуры и сохранением его на вертикальных участках 26, осаждения третьего слоя поликристаллического кремния, легированного примесью первого типа проводимости (транзистор справа) и второго типа проводимости (транзистор слева), формирование методами литографии и плазмохимического травления базовых 28 электродов транзисторов из третьего поликристаллического кремния. На фиг.2.7. представлен разрез структуры после осаждения третьего слоя диэлектрика 29, формирования контактных окон в нем 30 и создания металлической разводки 31.In Fig.2.6. The section of the structure after removal of oxide by plasma-chemical etching from horizontal sections of the structure and its preservation in vertical sections 26, deposition of a third layer of polycrystalline silicon doped with an impurity of the first type of conductivity (transistor on the right) and second type of conductivity (transistor on the left), formation by lithography and plasma-chemical etching methods is presented base 28 electrodes of transistors of the third polycrystalline silicon. In Fig.2.7. the section of the structure after deposition of the third layer of the dielectric 29, the formation of contact windows 30 and the creation of the metal wiring 31 is shown.
Боковое (торцевое) травление слоя тонкого окисла кремния под первым слоем поликристаллического кремния (фиг.2.3.) осуществляется на расчетную величину, задающую необходимый размер области эмиттера (фиг.2.4.).Lateral (end) etching of a thin silicon oxide layer under the first polycrystalline silicon layer (Fig. 2.3.) Is carried out by a calculated value that sets the required size of the emitter region (Fig. 2.4.).
Последующее осаждение второго слоя поликристаллического кремния заполняет подтравленный зазор под первым слоем поликристаллического кремния, что и осуществляет в последующем контакт первого слоя поликристаллического кремния с кремнием. Важно, чтобы зазор полностью был заполнен поликристаллическим кремнием, для чего толщина слоя поликристаллического кремния должна превышать половину толщины тонкого слоя окисла кремния.Subsequent deposition of the second layer of polycrystalline silicon fills the etched gap under the first layer polycrystalline silicon, which subsequently makes the contact of the first layer of polycrystalline silicon with silicon. It is important that the gap is completely filled with polycrystalline silicon, for which the thickness of the polycrystalline silicon layer should exceed half the thickness of a thin layer of silicon oxide.
При термическом отжиге вначале происходит легирование участков второго слоя поликристаллического кремния из легированного первого слоя поликристаллического кремния, а затем примесь диффундирует в кремний, образуя области эмиттера под эмиттерным электродом и области подлегирования контактов к коллектору под коллекторным электродом.During thermal annealing, first, doping of sections of the second layer of polycrystalline silicon from the doped first layer of polycrystalline silicon occurs, and then the impurity diffuses into silicon, forming the emitter region under the emitter electrode and the region of contacting the collector under the collector electrode.
Для обеспечения качественного контакта к коллектору необходимо, чтобы электрод контакта к коллектору располагался над кремнием. Пример :B монокристаллической пластине КДБ 12(100)To ensure high-quality contact to the collector, it is necessary that the contact electrode to the collector is located above silicon. Example: In a single-crystal plate KDB 12 (100)
(концентрация ~юl5 атомов в смЗ ) через маску фоторезиста ионной имплантацией фосфора с дозой Iмккyл/cм2 формируют вначале области скрытого слоя п-типа, отжигают его ( максимальная концентрация ~ ю 16 атомов в смЗ), а затем создают скрытый слой п- типа диффузией сурьмы с сопротивлением 40 Oм/cм2 (максимальная концентрация ~ юl 9 атомов в смЗ) и скрытый слой р - типа имплантацией бора сопротивлением 100 oм/cм2 (максимальная концентрация ~ iO19 атомов в смЗ), совмещая их с ранее сформированным слоем п- типа проводимости в областях транзистор и скрытого слоя р- типа под областью изоляции.(concentration ~ 10 5 atoms in cm3) through the photoresist mask by ion implantation of phosphorus with a dose of Imkkyl / cm2, first form areas of a hidden p-type layer, anneal it (maximum concentration of ~ 16 atoms in cm3), and then create a hidden p-type layer by diffusion antimony with a resistance of 40 Ohm / cm2 (maximum concentration ~ 10 l atoms in cm3) and a hidden p-type layer by implantation of boron with a resistance of 100 ohm / cm2 (maximum concentration ~ 19 O atoms in cm3), combining them with a previously formed p- type of conductivity in the areas of the transistor and the hidden layer r- t ipa under the isolation area.
Методом хлоридной эпитаксии наращивают эпитаксиальный слой п -типа проводимости (омностью 0.7 Ом. см, толщиной 1.75 мкм). Через маски фоторезиста имплантацией бора с дозой 10 мккyл/cм2 формируют области боковой изоляции р-типа проводимости, затем создают маски нитрида кремния методом пиролитического осаждения и литографии, и термическим окислением образуют первый слой диэлектрика толщиной 0,6 мкм вокруг областей базы и контакта к коллектору, имплантацией бора с дозой 1,5 мккyл/cм2 и фосфора с дозой 1,5 мккул /cм2 создают карманы п - и р - типа, ионным легированием фосфора с дозой 60 мккyл/cм2 и бора с дозой 50 мккyл/cм2 и последующего термического отжига в слабо окислительной среде при температуре HOO0C в течении 60 мин создают области глубокого коллектора п- и р- типа..By the method of chloride epitaxy, an epitaxial layer of p type conductivity is increased (with a resistivity of 0.7 Ohm cm, 1.75 μm thick). The p-type conductivity lateral isolation regions are formed through boron implantation masks with a dose of 10 μkyl / cm2, then silicon nitride masks are created by pyrolytic deposition and lithography, and the first dielectric layer 0.6 μm thick is formed by thermal oxidation around the base and contact areas of the collector By implanting boron with a dose of 1.5 μkyl / cm2 and phosphorus with a dose of 1.5 μkul / cm2, pockets of p - and p - type are created by ion doping of phosphorus with a dose of 60 μkyl / cm2 and boron with a dose of 50 μkyl / cm2 and subsequent thermal weakly oxidizing annealing environment at a temperature of HOO 0 C for 60 min create areas of deep collector n- and p- type ..
Через маски фоторезиста ионным легированием имплантируют бор и фосфор с дозами 5 мккyл/cм2 для формирования областей базы р- и п - типа. Термическим окислением создают слой тонкого окисла кремния толщиной 500 А , затем методом разложения моносилана осаждают первый слой поликристаллического кремния толщиной 0,25 мкм при температуре 640° С , через маски имплантируют его мышьяком с дозой 1500 мккyл/cм2 и бором с дозой 600 мккyл/кв2., а пиролитическим методом при 75O0C осаждают слой диэлектрика толщиной 0.3 мкм. Методом реактивно-ионного (РИТ) травления формируют из диэлектрика и поликристаллического кремния эмиттерные электроды до тонкого слоя окисла кремния, удаляют тонкий окисел кремния в водном растворе HP (1 :4) до кремния и одновременно вытравливают тонкий окисел под первым слоем поликристаллического кремния в сторону на 0.15 мкм.Boron and phosphorus with doses of 5 μkyl / cm2 are implanted through ion masking through photoresist masks to form p- and p-type base regions. Thermal oxidation creates a layer of thin silicon oxide with a thickness of 500 A, then, by the method of monosilane decomposition, the first layer of polycrystalline silicon is deposited with a thickness of 0.25 μm at a temperature of 640 ° C, implanted with arsenic through masks with a dose of 1500 μkyl / cm2 and boron with a dose of 600 μkyl / sq2 ., and a pyrolytic method at 75O 0 C precipitates a dielectric layer 0.3 μm thick. Using reactive-ion (RIT) etching, emitter electrodes are formed from a dielectric and polycrystalline silicon to a thin layer of silicon oxide, thin silicon oxide is removed in an aqueous solution of HP (1: 4) to silicon, and at the same time, thin oxide is etched under the first layer of polycrystalline silicon towards 0.15 μm.
Осаждают второй слой поликристаллического кремния толщиной 300 А, отжигом в парах воды при температуре 8500C окисляют его до кремния, а затем удаляют методом реактивно-ионного травления окисел с горизонтальных участков. Термическим отжигом при 95O0C в теченииA second layer of polycrystalline silicon with a thickness of 300 A is precipitated, annealed in water vapor at a temperature of 850 ° C to oxidize it to silicon, and then the oxide is removed by reactive ion etching from horizontal sections. Thermal annealing at 95O 0 C for
30 мин в азоте формируют в кремнии области эмиттера и подлегироание контактов к коллекторам транзисторов диффузией примесей из поликристаллического кремния, легированного соответственно мышьяком. Осаждают третий слой поликристаллического кремния толщиной 0.3 мкм. Легируют его через маски фоторезиста бором с дозой 600 мккyлoн/cм2 и фосфором с дозой 600 мккyл/cм2 соответственно в п- р-п и р-п-р транзисторах и отжигают при 850 0 C в течении 30 мин., формируя при этом диффузией примесей области пассивной базы транзисторов. При 7500C осаждают слой пиролитического окисла 0.5 мкм для пассивации структуры. Методами литографии и реактивного ионного травления формируют контактные окна в пассивирующем диэлектрике к базовому и эмиттерному электродам, и к области контакта к коллектору. Далее формируют металлические электроды в контактных окнах осаждением пленки алюминия с примесью кремния толщиной 0.6 мкм с использованием процессов литографии и травления. Литература: 1. Патент РФ JNЬ2106719 2.. Патент США N<>5175607 30 minutes in nitrogen, the emitter region is formed in silicon and the contacts to the transistor collectors are aligned by diffusion of impurities from polycrystalline silicon doped with arsenic, respectively. A third layer of polycrystalline silicon 0.3 microns thick is precipitated. It is doped with photoresist masks with boron with a dose of 600 μkyl / cm2 and phosphorus with a dose of 600 μkyl / cm2 in transistors, for example, and annealed at 850 0 C for 30 minutes, forming with diffusion impurities in the passive base region of transistors. At 750 ° C, a layer of pyrolytic oxide of 0.5 μm is precipitated to passivate the structure. Using lithography and reactive ion etching methods, contact windows are formed in a passivating dielectric to the base and emitter electrodes, and to the contact area to the collector. Next, metal electrodes are formed in the contact windows by deposition of an aluminum film with an admixture of silicon with a thickness of 0.6 μm using lithography and etching processes. Literature: 1. RF patent JN2106719 2 .. US patent N <> 5175607

Claims

Формула изобретения Claim
1. Способ изготовления комплементарных вертикальных биполярных транзисторов в составе интегральных схем, включающий формирование на кремниевой подложке первого типа проводимости в местах последующего расположения скрытых слоев транзисторов скрытого слоя второго типа проводимости с концентрацией примеси, незначительно превышающей концентрацию примеси в подложке, создание скрытых слоев первого и второго типа проводимости, осаждение эпитаксиального слоя второго типа проводимости, формирование областей изоляции между областями коллекторов транзисторов, создание на поверхности первого слоя диэлектрика с окнами для последующего формирования областей карманов первого и второго типов проводимости комплементарных транзисторов, областей контактов к коллекторам транзисторов и базовых областей транзисторов, формирование через маску фоторезиста базовой области второго транзистора, формирование на кремнии в окнах первого диэлектрика тонкого слоя окисла кремния, осаждение первого слоя поликристаллического кремния, легирование его примесью первого типа проводимости, создание на поликристаллическом кремнии второго слоя диэлектрика, формирование методами литографии и плазмохимического травления до тонкого слоя окисла кремния электродов из первого слоя поликристаллического кремния, защищенного вторым слоем диэлектрика, удаление тонкого слоя окисла кремния в жидкостном травителе до кремния и одновременно вытравливание его частично на расчетную величину под первым слоем поликристаллического кремния, формирование пристеночного диэлектрика, изолирующего торцы электродов из первого слоя поликристаллического кремния, защищенного вторым слоем диэлектрика, путем осаждения второго слоя поликристаллического кремния и его окисления до кремния с последующим удалением полученного окисла кремния плазмохимическим травлением с горизонтальных участков структуры, осаждение третьего слоя поликристаллического кремния, легирование его примесью второго типа проводимости, формирование методами литографии и плазмохимического травления электродов из третьего слоя поликристаллического кремния, создание в процессе термического отжига мелкозалегающих областей эмиттера, пассивной базы и контакта к коллектору диффузией примеси из первого и второго слоев поликристаллического кремния, осаждение третьего слоя диэлектрика, формирование контактных окон в нем к электродам эмиттера, базы и коллектора и формирование металлизации, о т л и ч а ю щ и й с я т е м , что наряду с формированием методом легирования через маску фоторезиста базовой области второго транзистора примесью второго типа проводимости, формируют базовую область первого транзистора примесью первого типа проводимости, проводят легирование поликристаллического кремния примесью первого типа проводимости в местах расположения эмиттерного электрода и коллекторного электрода второго транзистора, а также примесью второго типа проводимости в местах расположения эмиттерного электрода и коллекторного электрода первого транзистора, используют электроды из первого слоя поликристаллического кремния, защищенные вторым слоем диэлектрика, в качестве электродов к эмиттерным областям и областям контактов к коллектору первого и второго транзистора, легируют третий слой поликристаллического кремния примесью второго типа проводимости в области второго транзистора, а также примесью первого типа проводимости в области первого транзистора, и затем формируют из него методами литографии и плазмохимического травления базовые электроды первого и второго транзисторов.1. A method of manufacturing complementary vertical bipolar transistors as part of integrated circuits, comprising forming on a silicon substrate a first type of conductivity in places of subsequent location of the hidden layers of transistors of a hidden layer of the second type of conductivity with an impurity concentration slightly exceeding the impurity concentration in the substrate, creating hidden layers of the first and second type of conductivity, deposition of an epitaxial layer of the second type of conductivity, the formation of areas of isolation between the areas of coll transistor vectors, creating on the surface of the first dielectric layer with windows for the subsequent formation of pocket regions of the first and second types of conductivity of complementary transistors, contact areas to transistor collectors and base areas of transistors, forming the base region of the second transistor through a photoresist mask, forming the first dielectric on silicon in the windows a thin layer of silicon oxide, the deposition of the first layer of polycrystalline silicon, alloying it with an impurity of the first type of conductivity, creating a second dielectric layer on polycrystalline silicon, forming electrodes from lithium and plasma-chemical etching to a thin layer of silicon oxide electrodes from the first layer of polycrystalline silicon, protected by a second dielectric layer, removing a thin layer of silicon oxide in the liquid etchant to silicon and simultaneously etching it partially by an estimated value under the first layer of polycrystalline silicon, the formation of a wall dielectric insulating the ends of the electrodes from the first layer of polycrystalline silicon protected by a second dielectric layer by deposition of a second layer of polycrystalline silicon and its oxidation to silicon, followed by removal of the obtained silicon oxide by plasma-chemical etching from horizontal sections of the structure, deposition of a third layer of polycrystalline silicon, doping with an impurity of the second type of conductivity, formation by lithography and plasma-chemical methods etching electrodes from the third layer of polycrystalline silicon, creating in the process of thermal firing of shallow areas of the emitter, passive base and contact to the collector by diffusion of impurities from the first and second layers of polycrystalline silicon, deposition of the third layer of the dielectric, the formation of contact windows in it to the electrodes of the emitter, base and collector and the formation of metallization, and st with that, along with the formation by the doping method through the photoresist mask of the base region of the second transistor with an impurity of the second type of conductivity, the base region of the first transistor with an impurity of the first type of For example, polycrystalline silicon is doped with an impurity of the first type of conductivity at the locations of the emitter electrode and the collector electrode of the second transistor, as well as with an impurity of the second type of conductivity at the locations of the emitter electrode and the collector electrode of the first transistor, electrodes from the first layer of polycrystalline silicon are used, protected by a second dielectric layer , as electrodes to the emitter regions and contact areas to the collector of the first and second transistor, alloy the third layer of polycrystalline silicon with an impurity of the second type of conductivity in the region of the second transistor, and an impurity of the first type of conductivity in the region of the first transistor, and then base electrodes of the first and second transistors are formed from it by lithography and plasma-chemical etching methods.
2. Способ по п.l, отличающийся тем, что толщина тонкого слоя окисла кремния составляет от 100 А до 1000 А, а толщина третьего слоя поликристаллического кремния составляет, по крайней мере, больше половины толщины тонкого слоя окисла кремния.2. The method according to claim 1, characterized in that the thickness of the thin layer of silicon oxide is from 100 A to 1000 A, and the thickness of the third layer of polycrystalline silicon is at least more than half the thickness of the thin layer of silicon oxide.
3. Способ по п. L, отличающийся тем, что расчетная величина частичного вскрытия тонкого слоя окисла кремния под электродом эмиттера из первого слоя поликристаллического кремния составляет от 100 А до 5000 А.3. The method according to p. L, characterized in that the estimated value of the partial opening of a thin layer of silicon oxide under the electrode of the emitter from the first layer of polycrystalline silicon is from 100 A to 5000 A.
4. Способ по п.l, отличающийся тем, что в качестве примеси первого типа проводимости используют элементы третьей группы таблицы Менделеева, а в качестве примеси второго типа проводимости используют элементы пятой группы таблицы Менделеева.4. The method according to claim 1, characterized in that elements of the third group of the periodic table are used as an impurity of the first type of conductivity, and elements of the fifth group of the periodic table are used as an impurity of the second type of conductivity.
5. Способ по п.l и п.4, отличающийся тем, что в качестве легирующей примеси второго типа проводимости при легировании первого слоя поликристаллического кремния используют мышьяк, а в качестве легирующей примеси первого типа проводимости при легировании второго слоя поликристаллического кремния используют бор. 5. The method according to claim 1 and claim 4, characterized in that arsenic is used as the dopant of the second conductivity type when doping the first polycrystalline silicon layer, and boron is used as the dopant of the first conductivity type when doping the second layer of polycrystalline silicon.
PCT/RU2007/000466 2006-08-31 2007-08-28 Method for producing complementary vertical bipolar transistors for integrated circuits WO2008026967A2 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
RU2006131310/28A RU2006131310A (en) 2006-08-31 2006-08-31 METHOD FOR PRODUCING COMPLETE VERTICAL BIPOLAR TRANSISTORS IN COMPOSITION OF INTEGRAL CIRCUITS
RU2006131310 2006-08-31

Publications (2)

Publication Number Publication Date
WO2008026967A2 true WO2008026967A2 (en) 2008-03-06
WO2008026967A3 WO2008026967A3 (en) 2008-07-10

Family

ID=39136394

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/RU2007/000466 WO2008026967A2 (en) 2006-08-31 2007-08-28 Method for producing complementary vertical bipolar transistors for integrated circuits

Country Status (2)

Country Link
RU (1) RU2006131310A (en)
WO (1) WO2008026967A2 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5175607A (en) * 1990-04-26 1992-12-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US5411898A (en) * 1991-03-13 1995-05-02 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a complementary bipolar transistor
RU2111578C1 (en) * 1997-05-13 1998-05-20 Научно-производственный комплекс "Технологический центр" Московского института электронной техники Complementary bipolar transistor structure of integrated circuit
US5955775A (en) * 1994-07-12 1999-09-21 Sony Corporation Structure of complementary bipolar transistors
RU2244985C1 (en) * 2003-05-22 2005-01-20 Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" Method for manufacturing complementary vertical bipolar transistors as parts of integrated circuits

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5175607A (en) * 1990-04-26 1992-12-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US5411898A (en) * 1991-03-13 1995-05-02 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a complementary bipolar transistor
US5955775A (en) * 1994-07-12 1999-09-21 Sony Corporation Structure of complementary bipolar transistors
RU2111578C1 (en) * 1997-05-13 1998-05-20 Научно-производственный комплекс "Технологический центр" Московского института электронной техники Complementary bipolar transistor structure of integrated circuit
RU2244985C1 (en) * 2003-05-22 2005-01-20 Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" Method for manufacturing complementary vertical bipolar transistors as parts of integrated circuits

Also Published As

Publication number Publication date
WO2008026967A3 (en) 2008-07-10
RU2006131310A (en) 2008-03-10

Similar Documents

Publication Publication Date Title
CA1086868A (en) Method of manufacturing a semiconductor device utilizing doped oxides and controlled oxidation
EP0118513B1 (en) Process for forming a cmos structure
CA1075371A (en) Semiconductor diffusion process
EP0033495B1 (en) Process for fabricating a high speed bipolar transistor
EP0076106B1 (en) Method for producing a bipolar transistor
EP0314600B1 (en) Self-aligned polysilicon emitter and contact structure for high performance bipolar transistors
JPH0241170B2 (en)
JPS59501433A (en) Integrated circuit contact manufacturing method
JP3131436B2 (en) Method for manufacturing semiconductor device
EP0104079B1 (en) Integrated circuit contact structure
WO2008026967A2 (en) Method for producing complementary vertical bipolar transistors for integrated circuits
RU2279733C2 (en) Structure of bipolar transistor with emitter of sub-micron dimensions, and method for manufacturing said structure
RU2244985C1 (en) Method for manufacturing complementary vertical bipolar transistors as parts of integrated circuits
KR920001032B1 (en) Manufacturing method of semiconductor device
JPH0243336B2 (en)
JPS61296767A (en) Manufacture of semiconductor device
KR100755671B1 (en) A semiconductor device having a uniform nickel alloy silicide layer and method for fabricating the same
JP4058710B2 (en) Integrated circuit fabrication method
RU2106037C1 (en) Method for producing vertical p-n-p transistor as part of integrated circuit
RU2234162C2 (en) Method for manufacturing self-scaled bipolar transistor
JP2576664B2 (en) Method for manufacturing NPN transistor
JPH0778833A (en) Bipolar transistor and its manufacture
KR0154307B1 (en) Method of fabricating semiconductor device
RU2141149C1 (en) Process of manufacture of bipolar cos/mos structure
KR100403355B1 (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
NENP Non-entry into the national phase in:

Ref country code: DE

NENP Non-entry into the national phase in:

Ref country code: RU

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC

122 Ep: pct application non-entry in european phase

Ref document number: 07834981

Country of ref document: EP

Kind code of ref document: A2