RU2244985C1

RU2244985C1 - Method for manufacturing complementary vertical bipolar transistors as parts of integrated circuits

Info

Publication number: RU2244985C1
Application number: RU2003115006/28A
Authority: RU
Inventors: А.Н. Долгов (RU); А.Н. Долгов; А.Н. Еременко (RU); А.Н. Еременко; М.И. Клычников (RU); М.И. Клычников; Д.Г. Кравченко (RU); Д.Г. Кравченко; М.И. Лукасевич (RU); М.И. Лукасевич; Н.М. Манжа (RU); Н.М. Манжа; С.Л. Хмельницкий (RU); С.Л. Хмельницкий
Original assignee: Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон"
Priority date: 2003-05-22
Filing date: 2003-05-22
Publication date: 2005-01-20

Abstract

FIELD: microelectronics; integrated circuits using npn and pnp complementary bipolar transistors with carriers of different polarity of conductivity.

SUBSTANCE: proposed method provides for determining size of transistor emitter and base by degree of etching of silicon oxide thin layer to value as small as wished thereby enabling formation of complementary pair of transistors integrated in one transistor with emitter of one transistor being of ultra-submicron size and base of other transistor, of submicron size. Electrodes for base and emitter of transistor structure are formed on silicon oxide and actual area of electrodes-to-silicon contact that governs base and emitter size depends on amount of butt-end etching of silicon oxide to submicron or ultra-submicron size of as small value as desired.

EFFECT: enhanced speed of integrated circuits using proposed transistors.

7 cl, 12 dwg

Description

Изобретение относится к микроэлектронике, а именно к технологии изготовления интегральных схем (ИС) с использованием комплементарных биполярных транзисторов NPN и PNP с носителями разного типа проводимости.The invention relates to microelectronics, and in particular to a technology for manufacturing integrated circuits (ICs) using complementary bipolar transistors NPN and PNP with carriers of different types of conductivity.

Биполярная технология все еще остается популярной, наряду с КМОП технологией, благодаря уникальным свойствам биполярных транзисторов, их помехоустойчивости, низкому уровню шумов, высоким коэффициентам усиления, возможности работы на высокие нагрузки. А сочетание двух типов биполярных транзисторов NPN и PNP типа с носителями разного типа проводимости в составе одной ИС открывает широкие возможности разработчикам ИС, особенно при создании аналоговых и цифроаналоговых ИС. По настоящее время большая часть аналоговых ИС в мире выпускается с использованием комплементарных биполярных транзисторов [1 - ICE “Status 2000”].Bipolar technology is still popular, along with CMOS technology, due to the unique properties of bipolar transistors, their noise immunity, low noise, high gain, the ability to work at high loads. And the combination of two types of bipolar transistors NPN and PNP type with carriers of different types of conductivity as part of a single IC opens up great opportunities for IC developers, especially when creating analog and digital-analog ICs. To date, most of the analog ICs in the world are manufactured using complementary bipolar transistors [1 - ICE “Status 2000”].

При этом прочные позиции, занимаемые биполярными транзисторами в аналоговых схемах, связаны с перманентным прогрессом в уменьшении размеров биполярных транзисторов с вертикальной структурой благодаря методам самосовмещения.In this case, the strong positions occupied by bipolar transistors in analog circuits are associated with permanent progress in reducing the size of bipolar transistors with a vertical structure due to self-alignment methods.

В способе [2] представлена последовательность изготовления самосовмещенных комплементарных вертикальных транзисторов NPN и PNP типа, включающая осаждение эпитаксиального слоя n-типа проводимости, имплантацию примеси алюминия для создания кармана PNP транзистора, имплантацию примеси бора и фосфора для создания областей глубокого коллектора NPN и PNP транзисторов, формирование областей внешней базы NPN и PNP транзисторов, формирование областей внутренней базы и областей эмиттера NPN и PNT транзисторов.The method [2] presents the sequence of manufacturing self-aligned complementary vertical NPN and PNP transistors, including deposition of an n-type epitaxial layer of conductivity, implantation of an aluminum impurity to create a pocket of a PNP transistor, implantation of boron and phosphorus impurities to create deep collector regions of NPN and PNP transistors, the formation of areas of the external base of NPN and PNP transistors, the formation of areas of the internal base and emitter areas of NPN and PNT transistors.

Данный способ обеспечивает создание самосовмещенных областей коллектора и базы, областей базы и эмиттера, однако не все главные области самосовмещены, например не самосовмещаются контакты эмиттера и базы, области активной и пассивной базы. Кроме того, размеры основных областей транзистора, например размер контактных окон к базе, расстояние между электродами к эмиттеру и к базе, размер самой базы, существенно больше минимального размера на литографии, так как в них, кроме размера на литографии, входит учет многих факторов, таких как уход размеров при травлении, точность совмещения в тех операциях, где не использовано самосовмещение, учет шага по металлу.This method provides the creation of self-aligned areas of the collector and base, areas of the base and emitter, however, not all main areas are self-aligned, for example, the contacts of the emitter and base, areas of the active and passive base are not self-aligned. In addition, the dimensions of the main areas of the transistor, for example, the size of the contact windows to the base, the distance between the electrodes to the emitter and the base, the size of the base itself, are significantly larger than the minimum size on lithography, since in addition to the size on lithography, they include many factors, such as size loss during etching, alignment accuracy in those operations where self-alignment is not used, metal step accounting.

Эти проблемы преодолеваются при использовании методов суперсамосовмещенной технологии биполярных транзисторов [3].These problems are overcome when using the methods of super-self-combined technology of bipolar transistors [3].

Наиболее близким техническим решением к изобретению является способ изготовления комплементарных вертикальных биполярных транзисторов в составе интегральных схем [4], включающий формирование на кремниевой подложке первого типа проводимости скрытых слоев первого и второго типа проводимости, осаждение эпитаксиального слоя второго типа проводимости, формирование боковой изоляции между областями транзисторов, создание на поверхности первого слоя диэлектрика с окнами под дальнейшее расположение областей карманов первого и второго типов проводимости, областей контактов к коллекторам транзисторов и формирование базовых областей первого и второго типа проводимости, осаждение первого слоя поликристаллического кремния, легирование поликристаллического кремния примесью первого типа проводимости, создание на поликристаллическом кремнии второго слоя диэлектрика, формирование методами литографии и плазмохимического травления электродов из первого слоя поликристаллического кремния, покрытых вторым слоем диэлектрика и используемых в качестве базовых электродов на поверхности кармана второго типа проводимости, и электродов эмиттера и коллектора на поверхности кармана первого типа проводимости, формирование пристеночного диэлектрика, изолирующего торцы электродов из первого слоя поликристаллического кремния, осаждение второго слоя поликристаллического кремния, легирование его примесью второго типа проводимости, формирование методами литографии и плазмохимического травления базового и коллекторного электродов из второго поликристаллического кремния соответственно в области карманов второго и электрода эмиттера в области кармана первого типов проводимости, проведение термического отжига структуры, осаждение третьего слоя диэлектрика, формирование контактных окон в нем и металлизации.The closest technical solution to the invention is a method for manufacturing complementary vertical bipolar transistors as part of integrated circuits [4], including forming on the silicon substrate of the first type of conductivity hidden layers of the first and second type of conductivity, deposition of an epitaxial layer of the second type of conductivity, formation of side insulation between the transistor regions , creation on the surface of the first layer of a dielectric with windows for a further arrangement of the pocket areas of the first and second type of conductivity, the areas of contacts to the collectors of transistors and the formation of base regions of the first and second type of conductivity, the deposition of the first layer of polycrystalline silicon, doping of polycrystalline silicon with an impurity of the first type of conductivity, the creation of a second dielectric layer on polycrystalline silicon, the formation of electrodes from the first layer by lithography and plasma-chemical etching polycrystalline silicon coated with a second dielectric layer and used as base electrodes on the surface of the pocket of the second type of conductivity, and the electrodes of the emitter and collector on the surface of the pocket of the first type of conductivity, the formation of a wall dielectric insulating the ends of the electrodes from the first layer of polycrystalline silicon, the deposition of the second layer of polycrystalline silicon, doping with an impurity of the second type of conductivity, the formation of lithography and plasma chemical etching base and collector electrodes of the second polycrystalline silicon, respectively, in the pockets of the second and an emitter electrode in the pocket region of the first types of conductivity, thermal annealing of the structure, deposition of the third dielectric layer, formation of contact windows in it and metallization.

На фиг.1.1.-1.5. представлены основные этапы изготовления комплементарных биполярных транзисторов по способу, представленному в [4]. На фиг.1.1. представлен разрез структуры после формирования на кремниевой подложке первого типа проводимости 1 скрытых слоев первого 2 и второго 3 типа проводимости, осаждения эпитаксиального слоя 4 второго типа проводимости, формирования боковой изоляции 5 между областями транзисторов, создания на поверхности первого слоя диэлектрика 6 с окнами 7 под расположение областей контактов к коллекторам транзисторов первого 8 и второго 9 типа проводимости, создания областей карманов первого 10 и второго 11 типов проводимости и базовых областей первого 12 и второго 13 типов проводимости.In Fig.1.1.-1.5. presents the main stages of manufacturing complementary bipolar transistors according to the method presented in [4]. In Fig.1.1. a section of the structure is presented after the formation of the first type of conductivity type 1 on the silicon substrate of the hidden layers of the first 2 and second type 3 of the conductivity, deposition of the epitaxial layer 4 of the second type of conductivity, the formation of lateral insulation 5 between the regions of the transistors, the creation on the surface of the first layer of dielectric 6 with windows 7 under the location areas of contacts to the collectors of transistors of the first 8 and second 9 types of conductivity, creating pockets of the first 10 and second 11 types of conductivity and base areas of the first 12 and second There are 13 types of conductivity.

На фиг.1.2. представлен разрез структуры после осаждения первого слоя поликристаллического кремния 14, легирования поликристаллического кремния примесью первого типа проводимости, создания на поликристаллическом кремнии второго слоя диэлектрика 15, формирования методами литографии и плазмохимического травления электродов из первого слоя поликристаллического кремния и второго слоя диэлектрика, используемых в качестве базовых электродов 16 на поверхности кармана второго типа проводимости, и электродов эмиттера 17 и коллектора 18 на поверхности кармана первого типа проводимости транзистора.In Fig.1.2. The section of the structure after deposition of the first layer of polycrystalline silicon 14, doping of polycrystalline silicon with an impurity of the first type of conductivity, creation of a second dielectric layer 15 on polycrystalline silicon, formation of electrodes from the first layer of polycrystalline silicon and the second dielectric layer used as base electrodes by lithography and plasma chemical etching methods is presented 16 on the surface of the pocket of the second type of conductivity, and the electrodes of the emitter 17 and collector 18 on the surface of mana first conductivity type transistor.

На фиг.1.3 представлен разрез структуры после формирования пристеночного диэлектрика 19, изолирующего торцы электродов из второго диэлектрика и первого слоя поликристаллического кремния: путем осаждения слоя диэлектрика на всю структуру и последующего удаления горизонтальных 19а и наклонных участков диэлектрика 19а с помощью вертикального реактивного травления. Удаляемые при вертикальном травлении горизонтальные и наклонные участки диэлектрика 19а обозначены светлым тоном, не удаляемые вертикальные участки диэлектрика обозначены темным фоном 19.Figure 1.3 shows a section of the structure after the formation of a wall dielectric 19, insulating the ends of the electrodes from the second dielectric and the first layer of polycrystalline silicon: by deposition of the dielectric layer on the entire structure and the subsequent removal of horizontal 19a and inclined sections of the dielectric 19a using vertical reactive etching. The horizontal and inclined portions of the dielectric 19a removed by vertical etching are indicated by a light tone; non-removable vertical portions of the dielectric are indicated by a dark background 19.

На фиг.1.4. представлен разрез структуры после осаждения второго слоя поликристаллического кремния, легирования его примесью второго типа проводимости, формирования методами литографии и плазмохимического травления из второго поликристаллического кремния эмиттерного 20 и коллекторного 22 электродов транзисторов соответственно в области кармана второго типа проводимости и базовых электродов в области кармана первого типа проводимости, термического отжига структуры с образованием областей эмиттера второго типа проводимости 23а и первого типа проводимости 23.In figure 1.4. the section of the structure after deposition of the second layer of polycrystalline silicon, doping with an impurity of the second type of conductivity, formation of emitter 20 and collector 22 transistor electrodes from the second polycrystalline silicon by means of lithography and plasma-chemical etching from the second polycrystalline silicon, respectively, in the pocket region of the second conductivity type and base electrodes in the pocket region of the first conductivity type is shown thermal annealing of the structure with the formation of emitter regions of the second conductivity type 23a and the first type p ovodimosti 23.

На фиг.1.5. представлен разрез структуры после осаждения третьего слоя диэлектрика 24, формирования контактных окон в нем 25 и металлической разводки 26.In Fig.1.5. The section of the structure after deposition of the third layer of the dielectric 24, the formation of contact windows 25 and the metal wiring 26 is shown.

Способ, указанный в прототипе [4], решает многие проблемы по самосовмещаемости областей, отмеченные в аналоге [3]. Однако размеры областей структуры транзистора, получаемые способом [4], не обеспечивают требования создания микросхем с ультрасубмикронными размерами эмиттерных областей и базовых областей субмикронного диапазона.The method specified in the prototype [4], solves many problems on the self-compatibility of the areas noted in the analogue [3]. However, the sizes of the regions of the transistor structure obtained by the method [4] do not satisfy the requirements for creating microcircuits with ultrasubmicron sizes of emitter regions and base regions of the submicron range.

Это связано с тем, что минимальный размер эмиттера в [4] не может быть меньше минимального размера на литографии (фиг.1., электрод эмиттера, транзистор справа). Это вытекает из способа изготовления электрода эмиттера, методом литографии. А размеры базовых областей в способе повторяют размер области кармана коллектора, в которую вписывается область эмиттера и базовые электроды, что в сумме составляет несколько микрон.This is due to the fact that the minimum emitter size in [4] cannot be less than the minimum size on lithography (Fig. 1, emitter electrode, transistor on the right). This stems from the manufacturing method of the emitter electrode by lithography. And the sizes of the base regions in the method repeat the size of the collector’s pocket region into which the emitter region and the base electrodes fit, which in total amounts to several microns.

Все это приводит к увеличению размеров транзисторов, к росту значений его паразитных базовых и эмиттерных емкостей и как результат к снижению быстродействия ИС, выполненных на данных транзисторах.All this leads to an increase in the size of transistors, to an increase in the values of its parasitic base and emitter capacities, and as a result to a decrease in the speed of ICs made on these transistors.

Задачей изобретения является повышение быстродействия ИС на биполярных транзисторах за счет использования новой структуры транзисторов, электроды к базе и эмиттеру в которой формируются на окисле кремния (по типу затвора МОП транзистора), а реальная площадь контакта электродов с кремнием, определяющая размер базы и эмиттера, задается величиной торцевого травления окисла кремния на сколь угодно малую величину субмикронного или ультрасубмикронного размера.The objective of the invention is to increase the performance of ICs on bipolar transistors by using a new structure of transistors, the electrodes to the base and emitter of which are formed on silicon oxide (by the type of gate of the MOS transistor), and the real contact area of the electrodes with silicon, which determines the size of the base and emitter, is specified the value of end etching of silicon oxide by an arbitrarily small value of submicron or ultrasubmicron size.

Для достижения названного технического результата в способе изготовления комплементарных вертикальных биполярных транзисторов в составе интегральных схем, включающем формирование на кремниевой подложке первого типа проводимости скрытых слоев первого и второго типа проводимости, осаждение эпитаксиального слоя второго типа проводимости, формирование боковой изоляции между областями транзисторов, создание на поверхности первого слоя диэлектрика с окнами для последующего формирования областей карманов первого и второго типов проводимости комплементарных транзисторов, областей контактов к коллекторам и базовых областей транзисторов, осаждение первого слоя поликристаллического кремния, легирование поликристаллического кремния примесью, создание на поликристаллическом кремнии второго слоя диэлектрика, формирование методами литографии и плазмохимического травления электродов из первого слоя поликристаллического кремния, защищенного вторым слоем диэлектрика, используемых в качестве базового электрода первого транзистора и электродов эмиттера и коллектора другого транзистора, формирование пристеночного диэлектрика, изолирующего торцы электродов из первого слоя поликристаллического кремния, защищенного вторым слоем диэлектрика, осаждение второго слоя поликристаллического кремния, легирование его примесью, формирование методами литографии и плазмохимического травления из второго слоя поликристаллического кремния эмиттерного и коллекторного электродов первого транзистора и базового электрода второго транзистора, создание мелкозалегающих слоев эмиттера, пассивной базы и контакта к коллектору диффузией примеси из первого и второго слоев поликристаллического кремния в процессе термического отжига, осаждение третьего слоя диэлектрика, формирование контактных окон в нем к электродам эмиттера, базы и коллектора и металлизации, до создания скрытых слоев первого и второго типа проводимости в местах их последующего расположения формируют скрытый слой второго типа проводимости с концентрацией примеси, незначительно превышающей концентрацию примеси в подложке, перед осаждением первого слоя поликристаллического кремния через маску фоторезиста легируют второй транзистор примесью активной базы, формируют на кремнии в окнах первого диэлектрика обоих транзисторах тонкий слой окисла кремния, плазмохимическое травление электродов из первого слоя поликристаллического кремния производят до тонкого слоя окисла кремния, удаляют тонкий слой окисла кремния в жидкостном травителе до кремния и одновременно вытравливают его частично на расчетную величину под первым слоем поликристаллического кремния, через маску фоторезиста легируют область первого транзистора примесью активной базы, формируют пристеночный диэлектрик, изолирующий торцы электродов из первого слоя поликристаллического кремния, путем осаждения третьего слоя поликристаллического кремния и его окисления до кремния, с последующим удалением полученного окисла кремния плазмохимическим травлением с горизонтальных участков структуры.To achieve the named technical result in a method for manufacturing complementary vertical bipolar transistors as part of integrated circuits, including forming on the silicon substrate of the first type of conductivity hidden layers of the first and second type of conductivity, deposition of an epitaxial layer of the second type of conductivity, formation of side insulation between the transistor regions, creating on the surface the first dielectric layer with windows for the subsequent formation of pockets of the first and second types of wires range of complementary transistors, collector contact areas and base areas of transistors, deposition of the first layer of polycrystalline silicon, doping of polycrystalline silicon with an impurity, creation of a second dielectric layer on polycrystalline silicon, formation of electrodes from the first layer of polycrystalline silicon protected by a second layer of dielectric by lithography and plasma-chemical etching, used as the base electrode of the first transistor and electrodes of the emitter and collector d of another transistor, the formation of a wall dielectric that insulates the ends of the electrodes from the first layer of polycrystalline silicon, protected by a second layer of dielectric, the deposition of the second layer of polycrystalline silicon, doping with an impurity, the formation of emitter and collector electrodes of the first transistor and collector electrodes from the second layer of polycrystalline silicon the electrode of the second transistor, the creation of shallow layers of the emitter, the passive base and contact to collector diffusion of impurities from the first and second layers of polycrystalline silicon during thermal annealing, deposition of the third layer of the dielectric, the formation of contact windows in it to the electrodes of the emitter, base and collector and metallization, until hidden layers of the first and second conductivity type are formed in their subsequent locations a hidden layer of the second type of conductivity with an impurity concentration slightly higher than the impurity concentration in the substrate, before the deposition of the first layer of polycrystalline silicon the second transistor is doped with an active base impurity through a photoresist mask, a thin layer of silicon oxide is formed on silicon in the windows of the first dielectric of both transistors, plasma-chemical etching of the electrodes from the first layer of polycrystalline silicon is performed to a thin layer of silicon oxide, a thin layer of silicon oxide in the liquid etchant is removed to silicon and at the same time, it is partially etched out at a calculated value under the first layer of polycrystalline silicon, the region of the first transistor is doped through a photoresist mask pa doped active base form parietal insulator insulating the ends of the electrodes of the first layer of polycrystalline silicon by depositing a third layer of polycrystalline silicon and its oxidation into silicon, followed by removal of the silicon oxide by plasma etching from the horizontal portions structure.

Таким образом, отличительными признаками изобретения является то, что до создания скрытых слоев первого и второго типов проводимости в местах их последующего расположения формируют скрытый слой второго типа проводимости с концентрацией примеси, незначительно превышающей концентрацию примеси в подложке, перед осаждением первого слоя поликристаллического кремния через маску фоторезиста легируют второй транзистор примесью активной базы и формируют на кремнии в окнах первого диэлектрика обоих транзисторах тонкий слой окисла кремния, плазмохимическое травление электродов из первого слоя поликристаллического кремния производят до тонкого слоя окисла кремния, удаляют тонкий слой окисла кремния в жидкостном травителе до кремния и одновременно вытравливают его частично на расчетную величину под первым слоем поликристаллического кремния, через маску фоторезиста легируют область первого транзистора примесью активной базы, формируют пристеночный диэлектрик, изолирующий торцы электродов из первого слоя поликристаллического кремния, путем осаждения третьего слоя поликристаллического кремния и его окисления до кремния, с последующим удалением полученного окисла кремния плазмохимическим травлением с горизонтальных участков структуры.Thus, the distinguishing features of the invention is that before the creation of hidden layers of the first and second types of conductivity in places of their subsequent location, a hidden layer of the second type of conductivity with an impurity concentration slightly higher than the impurity concentration in the substrate is formed before the first layer of polycrystalline silicon is deposited through a photoresist mask alloy the second transistor with an admixture of the active base and form on silicon in the windows of the first dielectric of both transistors a thin layer of silicon oxide, plasmochemical etching of the electrodes from the first layer of polycrystalline silicon is carried out to a thin layer of silicon oxide, a thin layer of silicon oxide in the liquid etchant is removed to silicon and at the same time it is partially etched out under the calculated value under the first layer of polycrystalline silicon, the region of the first transistor is doped with an active base impurity through a mask, form a wall dielectric, insulating the ends of the electrodes from the first layer of polycrystalline silicon, by deposition of a third layer of poly crystalline silicon and its oxidation to silicon, followed by removal of the obtained silicon oxide by plasma-chemical etching from horizontal sections of the structure.

Проведенные патентные исследования показали, что совокупность признаков изобретения является новой, что доказывает новизну заявляемого способа. Кроме того, патентные исследования показали, что в литературе отсутствуют данные, показывающие влияние отличительных признаков изобретения на достижение технического результата, что подтверждает изобретательский уровень предлагаемого способа.Patent studies have shown that the totality of the features of the invention is new, which proves the novelty of the proposed method. In addition, patent studies have shown that in the literature there are no data showing the influence of the distinguishing features of the invention on the achievement of a technical result, which confirms the inventive step of the proposed method.

Указанное выполнение предлагаемого способа приводит к тому, что размеры эмиттера и базы транзисторов определяются величиной торцевого травления диэлектрика на сколь угодно малую величину, что позволяет формировать комплементарную пару транзисторов с размером эмиттера одного транзистора в области ультрасубмикронных размеров и второго транзистора с субмикронным размером базы.The indicated implementation of the proposed method leads to the fact that the dimensions of the emitter and the base of the transistors are determined by the value of the end etching of the dielectric by an arbitrarily small amount, which allows one to form a complementary pair of transistors with the emitter size of one transistor in the region of ultrasubmicron sizes and a second transistor with submicron base size.

На фиг.2.1.-2.6. представлены основные этапы способа изготовления комплементарных вертикальных биполярных транзисторов в составе интегральных схем.In figure 2.1.-2.6. presents the main steps of the method of manufacturing complementary vertical bipolar transistors as part of integrated circuits.

На фиг.2.1. представлен разрез структуры после формирования на кремниевой подложке 1 областей скрытого слоя второго типа проводимости с концентрацией примеси 27, незначительно превышающей концентрацию в подложке, а затем создания в этих областях скрытых слоев первого 2 и второго 3 типов проводимости, осаждения эпитаксиального слоя 4 второго типа проводимости, формирования боковой изоляции 5 между областями транзисторов, создания на поверхности первого слоя диэлектрика 6 с окнами 7 под расположение областей карманов 10 и 11 и областей контактов к коллекторам 8, 9 соответственно первого и второго типов проводимости над скрытыми слоями одноименного типа проводимости, области базы второго типа проводимости 13 в кармане первого типа проводимости и формирования на поверхности карманов в окнах диэлектрика тонкого слоя окисла кремния 28.In Fig.2.1. a section of the structure is shown after the formation of regions of a hidden layer of the second conductivity type on a silicon substrate 1 with an impurity concentration of 27 slightly exceeding the concentration in the substrate, and then the creation of hidden layers of the first 2 and second 3 types of conductivity in these regions, deposition of an epitaxial layer 4 of the second conductivity type, the formation of lateral insulation 5 between the regions of the transistors, creating on the surface of the first layer of dielectric 6 with windows 7 for the location of the areas of the pockets 10 and 11 and the contact areas to the collector tori 8, 9 of the first and second types of conductivity above hidden layers of the same type of conductivity, the base region of the second type of conductivity 13 in the pocket of the first type of conductivity and the formation of a thin layer of silicon oxide on the surface of the pockets in the dielectric windows 28.

На фиг.2.2. представлен разрез структуры после осаждения первого слоя поликристаллического кремния 14, легирования поликристаллического кремния примесью второго типа проводимости, создания на поликристаллическом кремнии второго слоя диэлектрика 15, формирования методами литографии и плазмохимического травления второго слоя диэлектрика и первого слоя поликристаллического кремния до тонкого окисла кремния на поверхности с образованием электродов базы 16, эмиттера 17 и коллектора 18.In Fig.2.2. The section of the structure after deposition of the first layer of polycrystalline silicon 14, doping of polycrystalline silicon with an impurity of the second type of conductivity, creation of a second dielectric layer 15 on polycrystalline silicon, formation of a second dielectric layer and the first chemical layer of polycrystalline silicon to thin silicon oxide on the surface with the formation of electrodes of base 16, emitter 17 and collector 18.

На фиг.2.3. представлен разрез структуры после травления тонкого окисла до кремния 29 и одновременно бокового травления тонкого окисла под слой поликристаллического кремния на заданную величину 30.In Fig.2.3. a section of the structure after etching of thin oxide to silicon 29 and simultaneously lateral etching of thin oxide under a polycrystalline silicon layer by a predetermined value of 30 is shown.

На фиг.2.4. представлен разрез структуры после осаждения дополнительного третьего слоя поликристаллического кремния, покрывающего поверхность структуры 31 и заполняющего вытравленные участки тонкого окисла под первым слоем поликристаллического кремния 32.In Fig.2.4. a section of the structure is shown after deposition of an additional third layer of polycrystalline silicon, covering the surface of the structure 31 and filling the etched portions of thin oxide under the first layer of polycrystalline silicon 32.

На фиг.2.5. представлен разрез структуры после прокисления дополнительного третьего слоя поликристаллического кремния с образованием слоя окисла кремния и последующего удаления его с горизонтальных и наклонных участков структуры. Светлым фоном 19а выделены участки окисла кремния, которые удаляются при последующем плазмохимическом травлении.In Fig.2.5. The section of the structure after acidification of an additional third layer of polycrystalline silicon with the formation of a layer of silicon oxide and its subsequent removal from horizontal and inclined sections of the structure is presented. The light background 19a highlighted areas of silicon oxide, which are removed during subsequent plasma-chemical etching.

Темным фоном 19 выделены участки окисла кремния, используемые в качестве пристеночного диэлектрика, защищающего торцевые участки первого слоя поликристаллического кремния.Dark background 19 highlights the portions of silicon oxide used as a wall dielectric protecting the end portions of the first layer of polycrystalline silicon.

Участки дополнительного третьего слоя поликристаллического кремния 32, под первым слоем поликристаллического кремния, не прокисляются и обеспечивают контакт первого слоя поликристаллического кремния с кремнием.The portions of the additional third layer of polycrystalline silicon 32, under the first layer of polycrystalline silicon, are not acidified and provide contact of the first layer of polycrystalline silicon with silicon.

На фиг.2.6. представлен разрез структуры после осаждения второго слоя поликристаллического кремния, легирования его примесью первого типа проводимости, формирования методами литографии и плазмохимического травления эмиттерного и базовых электродов транзисторов из второго поликристаллического кремния.In Fig.2.6. The section of the structure after deposition of the second layer of polycrystalline silicon, doping with an impurity of the first type of conductivity, and the formation of emitter and base electrodes of transistors from the second polycrystalline silicon by lithography and plasma chemical etching is presented.

На фиг.2.7. представлен разрез структуры после осаждения третьего слоя диэлектрика, формирования контактов в нем и металлической разводки.In Fig.2.7. The section of the structure after deposition of the third dielectric layer, formation of contacts in it and metal wiring is presented.

Введение тонкого окисла кремния на первом этапе (на фиг.2.1.) позволяет на последующем этапе (фиг.2.2.) при плазмохимическом травлении первого слоя поликристаллического кремния до тонкого окисла кремния контролировать окончания процесса, в то время как в прототипе (на фиг.1.2.) контроль окончания процесса проблематичен (в силу равных скоростей травления поликристаллического кремния и кремния). Травление тонкого окисла кремния осуществляется в жидкостных травителях с высокой селективностью к кремнию.The introduction of thin silicon oxide in the first stage (figure 2.1.) Allows the next stage (figure 2.2.) During plasma-chemical etching of the first layer of polycrystalline silicon to thin silicon oxide to control the end of the process, while in the prototype (figure 1.2 .) control of the end of the process is problematic (due to the equal etching rates of polycrystalline silicon and silicon). Fine silicon oxide is etched in liquid etchants with high selectivity to silicon.

Боковое (торцевое) травление тонкого окисла кремния под первым слоем поликристаллического кремния (фиг.2.3.) осуществляется на расчетную величину, задающую необходимый размер области эмиттера (фиг.2.4., транзистор справа), и одновременно на ту же величину с каждой стороны увеличивается эмиттерное окно другого транзистора (фиг.2.4., транзистор слева), образующее размер области базы.Lateral (end) etching of thin silicon oxide under the first layer of polycrystalline silicon (Fig. 2.3.) Is carried out by a calculated value that specifies the required size of the emitter region (Fig. 2.4., The transistor on the right), and at the same time the emitter increases on each side by the same amount the window of another transistor (Fig. 2.4., the transistor on the left), forming the size of the base region.

Последующее осаждение дополнительного (третьего) слоя поликристаллического кремния заполняет подтравленный зазор под первым слоем поликристаллического кремния, что и осуществляет в последующем контакт первого слоя поликристаллического кремния с кремнием, образуя области базы и эмиттера.Subsequent deposition of an additional (third) layer of polycrystalline silicon fills the etched gap under the first layer of polycrystalline silicon, which subsequently makes the first layer of polycrystalline silicon come into contact with silicon, forming the base and emitter regions.

Легирование дополнительного слоя поликристаллического кремния осуществляется из первого слоя примесью второго типа проводимости.The additional layer of polycrystalline silicon is doped from the first layer with an impurity of the second type of conductivity.

В результате область базы в транзисторе (расположенном слева на фиг.2.4.) выполняется равной ширине размера эмиттерного окна (обычно субмикронного размера, равного минимальному размеру на литографии), увеличенного на две величины травления под слой поликристаллического кремния, минимальное значение которого определяется толщиной тонкого окисла кремния, реально составляющей десятки или сотни ангстрем.As a result, the base region in the transistor (located on the left in Fig. 2.4.) Is equal to the width of the emitter window (usually of a submicron size equal to the minimum size on lithography), increased by two etching values under the polycrystalline silicon layer, the minimum value of which is determined by the thickness of the thin oxide silicon, actually constituting tens or hundreds of angstroms.

Пример: В монокристаллической пластине КДБ 12(100) через маски фоторезиста формируют вначале области скрытого слоя n-типа проводимости ионной имплантацией фосфора с дозой 1 мкКл/см², а затем скрытые слои р- и n-типа проводимости ионной имплантацией бора с сопротивлением 100 Ом/см² и диффузией сурьмы с сопротивлением 40 Ом/см², совмещаемые с ранее сформированным слоем n-типа проводимости. Методом хлоридной эпитаксии наращивают эпитаксиальный слой n-типа проводимости (омностью 0.7 Ом·см, толщиной 1.75 мкм).Example: In a single-crystal plate KDB 12 (100), first, the regions of a hidden layer of n-type conductivity by ion implantation of phosphorus with a dose of 1 μC / cm ² are formed through photoresist masks, and then hidden layers of p- and n-type conductivity by ion implantation of boron with a resistance of 100 Ohm / cm ² and diffusion of antimony with a resistance of 40 Ohm / cm ² , combined with a previously formed layer of n-type conductivity. By the method of chloride epitaxy, an n-type conductivity epitaxial layer is grown (with a resistivity of 0.7 Ohm · cm, a thickness of 1.75 μm).

Через маску фоторезиста ионным легированием бора с дозой 10 мкКл/см² формируют области боковой изоляции р-типа проводимости, затем через маску нитрида кремния, формируемого методом пиролитического осаждения и литографии, образуют первый слой диэлектрика методом локального окисления кремния толщиной 0,8 мкм вокруг областей транзисторов. Ионным легированием фосфора и бора с дозой 60 мкКл/см² создают области глубокого коллектора и ионным легированием бора и фосфора с дозой 1 мкКл/см² формируют области карманов р-типа и n-типа проводимости для размещения комплементарных биполярных транзисторов. Термическим отжигом в слабо окислительной среде при температуре 1100°С в течение 60 мин формируются требуемые глубины областей. Через маску фоторезиста ионным легированием имплантируют фосфор с дозой 5 мкКл/см² для формирования областей базы n-типа проводимости. В открытых областях транзисторов термическим окислением создают тонкий окисел кремния толщиной 500

, затем методом разложения моносилана осаждают первый слой поликристаллического кремния толщиной 0,25 мкм при температуре 640°С, имплантируют его бором с дозой 600 мкКл/см², а пиролитическим методом при 750°С осаждают слой диэлектрика толщиной 0,35 мкм. Методом реактивно-ионного травления (РИТ) формируют из диэлектрика и поликристаллического кремния базовые электроды NPN транзистора и эмиттерный и коллекторный электроды PNP транзистора: травят методом реактивно-ионного травления второй диэлектрик до поликристаллического кремния, затем методом реактивно-ионного травления травят первый слой поликристаллического кремния до тонкого слоя окисла кремния, удаляют тонкий окисел кремния в водном растворе HF (1:4) до кремния и одновременно вытравливают тонкий окисел под первым слоем поликристаллического кремния в сторону на 0.25 мкм.Regions of p-type conductivity are formed through a photoresist mask by ion-doping boron with a dose of 10 μC / cm ² , then through the mask of silicon nitride formed by pyrolytic deposition and lithography, the first dielectric layer is formed by the method of local silicon oxidation with a thickness of 0.8 μm around the regions transistors. Ion doping of phosphorus and boron with a dose of 60 μC / cm ² creates areas of deep collector and ionic alloying of boron and phosphorus with a dose of 1 μC / cm ² form pockets of p-type and n-type conductivity to accommodate complementary bipolar transistors. By thermal annealing in a weakly oxidizing medium at a temperature of 1100 ° C for 60 min, the required depths of the regions are formed. Phosphorus is implanted with a dose of 5 μC / cm ² through a photoresist mask to form regions of the n-type base of conductivity. In the open areas of transistors, thermal oxidation creates a thin silicon oxide with a thickness of 500

then, by the method of monosilane decomposition, the first layer of polycrystalline silicon is deposited with a thickness of 0.25 μm at a temperature of 640 ° C, implanted with boron with a dose of 600 μC / cm ² , and a dielectric layer of 0.35 μm thick is deposited with a pyrolytic method at 750 ° C. Using reactive ion etching (RIT), the base electrodes of an NPN transistor and emitter and collector electrodes of a PNP transistor are formed from a dielectric and polycrystalline silicon: the second dielectric is etched by reactive ion etching to polycrystalline silicon, then the first layer of polycrystalline silicon is etched by reactive ion etching a thin layer of silicon oxide, remove thin silicon oxide in an aqueous HF solution (1: 4) to silicon and simultaneously etch a thin oxide under the first layer of polycrystal silicon side to 0.25 microns.

Осаждают дополнительный третий слой поликристаллического кремния толщиной 300

, окисляют его в парах воды при температуре 850°С до кремния, а затем удаляют методом реактивно-ионного травления окисел с горизонтальных участков. Ионным легированием через маску фоторезиста формируют базу р-типа NPN с Е=40 кэВ и дозой 5 мкКл/см².An additional third layer of polycrystalline silicon with a thickness of 300 is deposited

, oxidize it in water vapor at a temperature of 850 ° C to silicon, and then remove the oxide from horizontal sections by reactive ion etching. Ion doping through a photoresist mask forms a p-type base NPN with E = 40 keV and a dose of 5 μC / cm ² .

Осаждают второй слой поликристаллического кремния толщиной 0.25 мкм. Легируют его мышьяком с дозой 1500 мкКл/см² и отжигают при 950°С в течение 40 мин, формируя при этом диффузией примесей из первого слоя поликристаллического кремния, легированного бором, области пассивной базы NPN и области эмиттера PNP транзистора, а из второго слоя поликристаллического кремния, легированного мышьяком, эмиттерные области NPN и области пассивной базы PNP.A second layer of polycrystalline silicon 0.25 μm thick is precipitated. It is doped with arsenic with a dose of 1500 μC / cm ² and annealed at 950 ° C for 40 min, while forming by diffusion of impurities from the first layer of polycrystalline silicon doped with boron, the region of the passive base NPN and the emitter region of the PNP transistor, and from the second layer of polycrystalline arsenic doped silicon, NPN emitter regions and PNP passive base regions.

При 750°С осаждают слой пиролитического окисла 0.5 мкм. Методами литографии и РИТ травления формируют контактные окна в диэлектрике к базовым, эмиттерным и коллекторным электродам комплементарных транзисторов. Далее формируют металлическую разводку осаждением пленки алюминия с примесью кремния толщиной 0.6 мкм и последующими процессами литографии и травления.At 750 ° C, a layer of pyrolytic oxide of 0.5 μm is precipitated. Using lithography and RIT etching, contact windows in the dielectric are formed to the base, emitter and collector electrodes of complementary transistors. Then a metal wiring is formed by deposition of an aluminum film with an admixture of silicon 0.6 μm thick and subsequent lithography and etching processes.

Пример, описанный выше, является частным случаем, в котором используется предлагаемый способ. Предлагаемый способ может использоваться для создания ИС с любым набором биполярных транзисторов, не выходя за пределы патентных притязаний.The example described above is a special case in which the proposed method is used. The proposed method can be used to create ICs with any set of bipolar transistors, without going beyond patent claims.

Литература:Literature:

1. ICE “Status 2000”.1. ICE “Status 2000”.

2. Патент US 5151378.2. Patent US 5151378.

3. Патент РФ 2099814.3. RF patent 2099814.

4. Патент US 5175607.4. Patent US 5175607.

Claims

1. A method of manufacturing complementary vertical bipolar transistors as part of integrated circuits, comprising forming on the silicon substrate the first type of conductivity of the hidden layers of the first and second type of conductivity, depositing an epitaxial layer of the second type of conductivity, forming side insulation between the regions of the transistors, creating on the surface of the first layer of a dielectric with windows for the subsequent formation of the areas of the pockets of the first and second types of conductivity of complementary transistors, areas of cont acts to collectors and base regions of transistors, deposition of the first layer of polycrystalline silicon, doping of polycrystalline silicon with an impurity, creation of a second dielectric layer on polycrystalline silicon, the formation of lithography and plasma-chemical etching of electrodes from the first layer of polycrystalline silicon, protected by a second dielectric layer used as the base electrode the first transistor and the electrodes of the emitter and collector of another transistor, the formation of a wall die an electrician that insulates the ends of the electrodes from the first layer of polycrystalline silicon, protected by a second layer of dielectric, the deposition of the second layer of polycrystalline silicon, doping with an impurity, the formation of lithium and plasma-chemical etching methods from the second layer of polycrystalline silicon emitter and collector electrodes of the first transistor and the base electrode of the second transistor, creating shallow layers of the emitter, passive base and contact to the collector by diffusion of impurities from the first and second layers polycrystalline silicon during thermal annealing, deposition of the third layer of the dielectric, the formation of contact windows in it to the electrodes of the emitter, base and collector and metallization, characterized in that in the creation of hidden layers of the first and second types of conductivity in places of their subsequent location form a hidden layer of the second type of conductivity with an impurity concentration slightly higher than the impurity concentration in the substrate, before the deposition of the first layer of polycrystalline silicon through a photoresist mask The second transistor is doped with an active base impurity and a thin layer of silicon oxide is formed on silicon in the windows of the first dielectric of both transistors, plasma-chemical etching of the electrodes from the first layer of polycrystalline silicon is carried out to a thin layer of silicon oxide, a thin layer of silicon oxide in the liquid etchant is removed to silicon and etched simultaneously partially by the calculated value under the first layer of polycrystalline silicon, through the photoresist mask, the region of the first transistor is doped with an impurity of the active base, f rmiruyut parietal dielectric, insulating the ends of the electrodes of the first layer of polycrystalline silicon by depositing a third layer of polycrystalline silicon and its oxidation into silicon, followed by removal of the silicon oxide by plasma etching horizontal portions structure.

2. The method according to claim 1, in which the thickness of the thin oxide is selected equal to 100-1000

and the thickness of the third layer of polycrystalline silicon should be more than half the thickness of a thin dielectric.

3. The method according to claim 1, in which the removal of thin silicon oxide in a liquid etchant to silicon and simultaneously etching it partially under the first layer of polycrystalline silicon is carried out up to 5000

.

4. The method according to claim 1, in which the first layer of polycrystalline silicon is doped with an impurity of the second type of conductivity, and the second layer of polycrystalline silicon is doped with an impurity of the first type of conductivity.

5. The method according to claim 1 or 4, in which arsenic is used as an impurity of the second type of conductivity.

6. The method according to claim 1 or 5, in which annealing to create shallow layers of the emitter and the base of complementary transistors is carried out in two stages, the first annealing is carried out before doping the second polycrystalline layer at high annealing temperatures, the second annealing at lower temperatures after doping the second polycrystalline layer silicon.

7. The method according to claim 1, in which the first layer of polycrystalline silicon is doped with an impurity of the first type of conductivity, and the second layer of polycrystalline silicon is doped with an impurity of the second type of conductivity.