KR0154307B1 - Method of fabricating semiconductor device - Google Patents
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Abstract
본 발명은 양호한 특성을 갖는 매몰층을 갖는 바이폴라 소자의 제조방법에 관한 것으로서, 그 방법은 제1도전형의 반도체기판(10)상에 소정패턴의 절연막(12)을 형성하여 매몰층 형성영역을 정의하는 공정과; 상기 절연막(12)을 마스크로 사용하여 상기 매몰층 형성영역내에 불순물 이온을 주입하여서 제2도전형의 제1이온주입층(14)을 형성하는 공정과; 이어 상기 절연막(12)을 마스크로 사용하여 상기 매몰층 형성영역내 반도체기판(10)의 표면에 근접하여 불순물 이온을 주입하여서 상기 제1이온주입층(14)의 위쪽으로 제2도전형의 제2이온주입층(16)을 형성하는 공정과; 적절한 조성을 갖는 에천트용액을 사용하여 상기 절연막(12)내에 분포된 불순물이온을 제거하는 공정과; 열처리를 통하여 상기 제1, 2이온주입층(14, 16)내의 이온들이 확산되어서 제2도전형의 매몰층(20)을 형성하는 공정과; 상기 절연막(12)을 마스크로 사용하여 이온주입 및 열처리에 의해서 상기 매몰층(20)내에 제1도전형의 기저영역(22)을 형성하는 공정을 포함한다. 상술한 제조방법에 의하면, 상기 기저영역(22)이 종래의 기저영역보다 두껍기 때문에(P'xjPxj) 수직적인 PNP 트랜지스터의 콜렉터 저항(Rc)을 최소화할 수 있어서 그 트랜지스터의 포화상태의 전압(Vsat) 등의 특성치를 향상시킬 수 있으며, 또한 기생 NPN 트랜지스터의 동작을 억제하는 능력이 향상된다. 또한, 상기 기저영역(22)의 아래에 있는 상기 매몰층(20)이 종래의 매몰층의 두께보다 두껍기 때문에(N'xjNxj) 기생 PNP 트랜지스터의 동작을 억제할 수 있는 능력이 향상될 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a bipolar device having a buried layer having good characteristics. The method includes forming an insulating layer 12 having a predetermined pattern on a semiconductor substrate 10 of a first conductive type. Defining process; Forming a first ion implantation layer (14) of a second conductivity type by implanting impurity ions into the buried layer formation region using the insulating film (12) as a mask; Subsequently, impurity ions are implanted close to the surface of the semiconductor substrate 10 in the buried layer forming region by using the insulating film 12 as a mask to form a second conductive type upper portion of the first ion implantation layer 14. Forming a two ion implantation layer 16; Removing impurity ions distributed in the insulating film 12 using an etchant solution having an appropriate composition; Forming a second buried layer (20) by diffusing ions in said first and second ion implantation layers (14, 16) through heat treatment; Forming the base region 22 of the first conductivity type in the buried layer 20 by ion implantation and heat treatment using the insulating film 12 as a mask. According to the above-described manufacturing method, since the base region 22 is thicker than the conventional base region (P'xjPxj), the collector resistance Rc of the vertical PNP transistor can be minimized, so that the voltage Vsat of the transistor is saturated. ), And the ability to suppress the operation of parasitic NPN transistors can be improved. In addition, since the buried layer 20 under the base region 22 is thicker than the thickness of the conventional buried layer (N'xjNxj), the ability to suppress the operation of the parasitic PNP transistor can be improved.
Description
제1도는 종래의 제조방법에 의해서 제조된 반도체장치의 구조를 보여주고 있는 단면도.1 is a cross-sectional view showing the structure of a semiconductor device manufactured by a conventional manufacturing method.
제2a도 내지 제2e도는 제1도의 반도체장치를 제조하는 방법을 보여주는 순차적인 제조공정도.2A through 2E are sequential manufacturing process diagrams showing a method of manufacturing the semiconductor device of FIG.
제3도는 본 발명의 제조방법에 의해서 제조된 반도체장치의 구조를 보여주고 있는 단면도.3 is a cross-sectional view showing the structure of a semiconductor device manufactured by the manufacturing method of the present invention.
제4a도 내지 제4f도는 제4도의 반도체장치를 제조하는 방법을 보여주는 순차적인 제조공정도.4A through 4F are sequential manufacturing process diagrams showing a method of manufacturing the semiconductor device of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 반도체기판 12 : 산화막10 semiconductor substrate 12 oxide film
14 : 제1이온주입층 16 : 제2이온주입층14: first ion implantation layer 16: second ion implantation layer
18 : 열산화막 20 : 매몰층18: thermal oxide film 20: buried layer
22 : P형 기저영역(p type bottom) 24 : 에피택셜층22: p type bottom 24: epitaxial layer
26 : P+형 불순물영역 30 : 소자격리영역26: P + type impurity region 30: device isolation region
본 발명은 반도체장치의 제조방법에 관한 것으로서, 구체적으로는 양호한 전기적 특성을 갖는 매몰층을 갖는 바이폴라 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a bipolar device having an buried layer having good electrical characteristics.
최근들어 수직구조를 갖는 PNP소자를 포함하는 바이폴라 장치에 있어서, 매몰층(a buried layer)을 형성하기 위해 널리 사용되는 도펀트(dopant)로서는 안티몬(stibium) 또는 비소(arsenic) 이온이 사용되어 왔다. 그러나, 안티몬 또는 비소이온들은 불순물의 확산도(diffusivity)가 낮아서 깊은 접합(deep function)이 제한받게 된다.In recent years, in bipolar devices including PNP devices having a vertical structure, antimony (stibium) or arsenic ions have been used as dopants widely used to form a buried layer. However, antimony or arsenic ions have a low diffusivity of impurities, which limits their deep function.
제1도는 종래의 반도체장치의 구조를 보여주고 있는 단면도로서, 그 구조는 P형 반도체기판(10)상에 형성된 소자분리영역(30)에 의해서 활성영역과 비활성영역이 정의되고, 그리고 상기 활성영역에 N+형 매몰층(20)이 형성되어 있다. 또한, 상기 매몰층(20)의 상부에 P형 기저영역(bottom region:22)이 형성되어 있고, 상기 기저영역(22)상에는 N-형 에피택셜층(24)이 성장되며, 그리고 이 에피택셜층(24) 내에 P+형 불순물영역(26)이 형성되어 있다.1 is a cross-sectional view showing a structure of a conventional semiconductor device, in which an active region and an inactive region are defined by an isolation region 30 formed on a P-type semiconductor substrate 10, and the active region An N + -type buried layer 20 is formed. Further, a P-type bottom region 22 is formed on the buried layer 20, and an N − type epitaxial layer 24 is grown on the bottom region 22, and the epitaxial layer is grown. The P + type impurity region 26 is formed in the shir layer 24.
이러한 구조를 갖는 반도체장치는, 상기 기저영역(22)의 두께(Pxj)가 얇기 때문에, 내부에 구현된 수직구조의 PNP 소자의 콜렉터 저항(Rc)을 줄일 수 없어서 그 소자의 포화상태의 전압(Vsat) 등의 특성치가 저하되었으며, 그리고 기생 NPN(N--P-N+) 트랜지스터의 동작을 억제시키는 능력도 한계가 있었다.In the semiconductor device having such a structure, since the thickness Pxj of the base region 22 is thin, the collector resistance Rc of the PNP element of the vertical structure implemented therein cannot be reduced, so that the voltage of the saturated state of the element ( Characteristics such as Vsat) and the like, and the ability to suppress the operation of parasitic NPN (N -- PN + ) transistors was limited.
또한, 상기 기저영역(22)의 아래에 있는 상기 매몰층(20)의 두께(Nxj)가 얇기 때문에, 상기 반도체장치내의 기생 PNP 트랜지스터의 동작을 억제할 수 있는 능력도 떨어지는 문제점이 있었다.In addition, since the thickness Nxj of the buried layer 20 under the base region 22 is thin, there is a problem that the ability to suppress the operation of the parasitic PNP transistor in the semiconductor device is also inferior.
상술한 구조를 갖는 반도체장치의 제조방법을 제2a도 내지 제2e도에 의거하여 상세히 설명한다.A method of manufacturing a semiconductor device having the above-described structure will be described in detail with reference to FIGS. 2A to 2E.
제2a도에 의하면, P형의 실리콘기판(10)상에 산화막(12)을 형성한 다음, 이 기술분야에서 잘 알려진 포토리소그라피 기술을 이용하여 상기 산화막(12)을 패터닝하여 매몰층의 영역을 정의한다.Referring to FIG. 2A, an oxide film 12 is formed on a P-type silicon substrate 10, and then the oxide film 12 is patterned using photolithography techniques well known in the art to form a buried region. define.
제2b도에 있어서, 상기 패턴화된 산화막(12)을 마스크로 이용하여서, N+형 매몰층을 형성하기 위한 이온주입공정을 실행하면, 상기 실리콘기판(10)의 노출된 표면을 통하여 소정깊이에서 매몰층형성을 위한 이온주입층(14)이 형성된다. 즉, 상기 이온주입공정은, 입자직경이 큰 비소 또는 안티몬(As 또는 Sb) 이온이 상기 실리콘기판(10)의 저부에 주입되어서, 상기 이온주입층(14)을 형성하는 공정이다. 또한 상기 이온주입층(14)은 열처리에 의해서 확산되어서 제2c도에 도시된 N+형 매몰층(20)이 형성된다.In FIG. 2B, when the ion implantation process for forming the N + type buried layer is performed using the patterned oxide film 12 as a mask, a predetermined depth is achieved through the exposed surface of the silicon substrate 10. FIG. In the implantation layer 14 for forming a buried layer is formed. That is, the ion implantation step is a step of forming the ion implantation layer 14 by implanting arsenic or antimony (As or Sb) ions having a large particle diameter into the bottom of the silicon substrate 10. In addition, the ion implantation layer 14 is diffused by heat treatment to form the N + buried layer 20 shown in Figure 2c.
이어, 제2c도에 도시된 바와같이, 상기 패턴화된 산화막(12)을 마스크로 사용하여 P형 기저영역을 형성하기 위한 이온주입공정을 실행하면, 상기 실리콘기판(10)의 노출된 표면에 이온주입층(15)이 형성된다.Subsequently, as shown in FIG. 2C, when the ion implantation process for forming the P-type base region is performed using the patterned oxide film 12 as a mask, an exposed surface of the silicon substrate 10 is formed. An ion implantation layer 15 is formed.
다음은 상기 이온주입층(15)의 형성후, 제2d도에 도시된 바와같이, 적절한 조성을 갖는 에천트용액(etchant)을 사용하여 상기 산화막(12) 내에 분포된 불순물이온들을 식각하여 제거하고, 이어서 열산화공정을 실행하면, 상기 노출된 반도체기판(10)의 표면상에 산화막(18)이 형성된다. 이때, 상기 열산화공정은 고온의 분위기하에서 실행되기 때문에, 상기 이온주입층(15)은 확산되어서 제2d도에서 참조번호 22에 의해서 표시된 바와같은 프로파일을 갖는 P형 기저영역(22)이 형성된다. 상기 N+형 매몰층(20)은 상기 불순물 이온주입층(14)의 확산에 의해서 형성되고, 그리고 상기 P형 기저영역(22)은 상기 불순물 이온주입층(15)의 확산에 의해 형성된다. 이때, N+형 매몰층(20)의 접합은 As 또는 Sb의 확산속도 때문에 제한을 받게 되고, 이에 따라 P형 기저영역(22)의 접합도 제한을 받게 된다.Next, after the formation of the ion implantation layer 15, as shown in Figure 2d, by using an etchant having an appropriate composition (etchant) to remove and remove the impurity ions distributed in the oxide film 12, Subsequently, when the thermal oxidation process is performed, an oxide film 18 is formed on the exposed surface of the semiconductor substrate 10. At this time, since the thermal oxidation process is performed under a high temperature atmosphere, the ion implantation layer 15 is diffused to form a P-type base region 22 having a profile as indicated by reference numeral 22 in FIG. 2d. . The N + type buried layer 20 is formed by diffusion of the impurity ion implantation layer 14, and the P type base region 22 is formed by diffusion of the impurity ion implantation layer 15. At this time, the bonding of the N + -type buried layer 20 is limited due to the diffusion rate of As or Sb, thereby limiting the bonding of the P-type base region 22.
이후의 공정들은 통상적인 바이폴라 소자의 제조공정들로서, 아래에서 간단히 설명한다.The following processes are conventional bipolar device fabrication processes, which will be briefly described below.
제2f도를 참고하여, 상기 산화막(12, 18)들을 모두 제거한 다음, 상기 반도체기판(10)의 표면상에 N-형 에피택셜층(24)을 형성하고, 그리고 상기 에피택셜층(24)상에 산화막을 형성 및 패턴화하여서 소자격리영역을 정의한다. 이어서, 상기 패턴화된 산화막을 마스크로 사용하여서, 붕소(boron) 이온을 주입 및 확산하여서 소자격리영역(30)을 형성한다.Referring to FIG. 2F, after the oxide films 12 and 18 are removed, an N − type epitaxial layer 24 is formed on the surface of the semiconductor substrate 10, and the epitaxial layer 24 is formed. The device isolation region is defined by forming and patterning an oxide film on the substrate. Subsequently, using the patterned oxide film as a mask, boron ions are implanted and diffused to form the device isolation region 30.
또한, 상기 에피택셜층(24) 내에 선택적으로 불순물이온을 주입하여서 P+형 영역(26)을 형성하고, 도면에서는 도시되어 있지 않지만 금속배선공정 등을 실행하여 반도체소자의 제조가 완료된다.In addition, the P + type region 26 is formed by selectively implanting impurity ions into the epitaxial layer 24, and although not shown in the figure, a metal wiring process or the like is performed to complete the manufacture of the semiconductor device.
이와같이 제조된 반도체장치는 상술한 문제점들을 갖고 있기 때문에, 그러한 문제점들을 해결하기 위하여 하기의 방법이 개발되었다.Since the semiconductor device manufactured as described above has the problems described above, the following method has been developed to solve such problems.
이 방법은 매몰층(20)의 소오스로 입자직경이 작은 인(phosphorus)을 사용하여 상기 매몰층을 반도체기판내 깊이 형성한 다음, 그 위에 기저영역(22)을 두껍게 형성하는 방법이다.In this method, the buried layer is formed deep in the semiconductor substrate by using phosphorus having a small particle diameter as a source of the buried layer 20, and then the base region 22 is thickly formed thereon.
이러한 방법은, 그러나, 에피택셜층(24)의 형성 공정중에 NPN 소자의 매몰층(20)의 불순물이온들이 외부방향으로 확산되는 정도가 심해져서 그 NPN소자의 내압특성이 열화되는 문제점이 발생된다.This method, however, causes a problem that the impurity ions of the buried layer 20 of the NPN element are diffused outward during the formation process of the epitaxial layer 24, thereby deteriorating the breakdown voltage characteristics of the NPN element. .
따라서, 본 발명은 상술한 제반문제점을 해결하기 위해 제안된 것으로서 매몰층과 그 위에 형성되는 기저영역이 각각 두껍게 형성된 반도체장치의 제조방법을 제공하는데 있다.Accordingly, the present invention has been proposed to solve the above-mentioned problems, and provides a method of manufacturing a semiconductor device in which a buried layer and a base region formed thereon are thickened, respectively.
본 발명의 다른 목적은 반도체기판내로의 두번의 이온주입 및 열처리에 의해서 두꺼운 매몰층이 형성될 수 있는 반도체장치의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device in which a thick buried layer can be formed by two ion implantation and heat treatment into a semiconductor substrate.
상술한 목적을 달성하기 위한 본 발명의 일특징에 의하면, 수직으로 형성된 PNP 및 NPN소자를 구비한 반도체장치의 제조방법은, 제1도전형의 반도체기판상에 소정패턴의 절연막을 형성하여 매몰층 형성영역을 정의하는 공정과; 상기 절연막을 마스크로 사용하여 상기 매몰층 형성영역내에 불순물 이온을 주입하여서 제2도전형의 제1이온주입층을 형성하는 공정과; 이어 상기 절연막을 마스크로 사용하여 상기 매몰층 형성영역내 반도체기판의 표면에 근접하여 불순물 이온을 주입하여서 상기 제1이온주입층의 위쪽으로 제2도전형의 제2이온주입층을 형성하는 공정과; 적절한 조성을 갖는 에천트용액을 사용하여 상기 절연막내에 분포된 불순물이온을 제거하는 공정과; 열처리를 통하여 상기 제1, 2이온주입층내의 이온들이 확산되어서 제2도전형의 매몰층을 형성하는 공정과; 상기 절연막을 마스크로 사용하여 이온주입 및 열처리에 의해서 상기 매몰층내에 제1도전형의 기저영역을 형성하는 공정을 포함한다.According to one aspect of the present invention for achieving the above object, a manufacturing method of a semiconductor device having a vertically formed PNP and NPN element, the buried layer by forming an insulating film of a predetermined pattern on the first conductive semiconductor substrate Defining a formation region; Forming a first ion implantation layer of a second conductivity type by implanting impurity ions into the buried layer formation region using the insulating film as a mask; Subsequently forming a second ion implantation layer of a second conductivity type above the first ion implantation layer by implanting impurity ions near the surface of the semiconductor substrate in the buried layer formation region using the insulating film as a mask; ; Removing impurity ions distributed in the insulating film using an etchant solution having an appropriate composition; Forming a second conductive buried layer by diffusing ions in the first and second ion implantation layers through heat treatment; And forming a base region of the first conductivity type in the buried layer by ion implantation and heat treatment using the insulating film as a mask.
이 방법에 있어서, 상기 열처리는 상기 반도체기판의 표면에 열산화막(18)을 형성하는 공정을 포함한다.In this method, the heat treatment includes forming a thermal oxide film 18 on the surface of the semiconductor substrate.
이 방법에 있어서, 상기 반도체기판은 실리콘기판이고, 그리고 상기 절연막은 산화막이다.In this method, the semiconductor substrate is a silicon substrate, and the insulating film is an oxide film.
이 방법에 있어서, 상기 제1이온주입층은 인이온이 주입되어 있고, 그리고 상기 제2이온주입층은 안티몬 또는 비소이온이 주입되어 있다. 또한, 이 방법에 있어서 상기 불순물이온의 제거공정은 HF용액을 사용한다.In this method, the first ion implantation layer is implanted with phosphorus ions, and the second ion implantation layer is implanted with antimony or arsenic ion. In this method, the impurity ion removal step uses HF solution.
이하, 본 발명의 실시예를 첨부도면 제3도와 제4a도 내지 제4f도에 의거하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 3 and 4a to 4f.
제3도를 참고하면, 본 발명의 신규한 제조방법에 의해서 제조된 반도체 장치는, 입자직경이 작은 이온이 주입된 층과 입자직경이 큰 이온이 주입된 층의 확산에 의해서 형성된 매몰층(20)의 두께(N'xj)가 비교적 두껍게 형성되고 그리고 P형 기저영역(22)의 두께(P'xj)도 비교적 두껍게 형성되어 있는 구조를 갖는다. 이러한 구조적인 특징에 의해서, 수직적으로 구현되어 있는 NPN 소자와 수직구조의 PNP 소자의 특성치를 만족시킬 수 있는 효과를 기대할 수 있다.Referring to FIG. 3, the semiconductor device manufactured by the novel manufacturing method of the present invention includes a buried layer 20 formed by diffusion of a layer implanted with ions having a small particle diameter and a layer implanted with ions with a large particle diameter. ), The thickness N'xj is formed relatively thick, and the thickness P'xj of the P-type base region 22 is formed relatively thick. By this structural feature, it is possible to expect the effect of satisfying the characteristics of the vertically implemented NPN device and the vertical structure PNP device.
구체적으로, 본 발명의 반도체장치에 있어서, 상기 기저영역(22)의 두께가 종래의 기저영역보다 두껍기 때문에(P'xjPxj) 수직구조의 PNP소자의 콜렉터 저항(Rc)을 최소화할 수 있어서 그 트랜지스터의 포화상태의 전압(Vsat) 등의 특성치를 향상시킬 수 있고, 제4f도에서 도시된 기생 NPN 트랜지스터의 동작을 억제하는 능력이 향상되며, 그리고 상기 기저영역(22)의 아래에 있는 상기 매몰층(20)이 두께가 종래의 매몰층보다 두껍기 때문에(N'xjNxj) 기생 PNP 트랜지스터의 동작을 억제할 수 있는 능력이 향상될 수 있다.Specifically, in the semiconductor device of the present invention, since the thickness of the base region 22 is thicker than that of the conventional base region (P'xjPxj), the collector resistance Rc of the PNP element of the vertical structure can be minimized, and the transistor The characteristic value such as the voltage Vsat in saturation state can be improved, the ability to suppress the operation of the parasitic NPN transistor shown in FIG. 4F is improved, and the buried layer under the base region 22 is improved. Since the thickness 20 is thicker than the conventional buried layer (N'xjNxj), the ability to suppress the operation of the parasitic PNP transistor can be improved.
다음은 상술한 구조를 갖는 반도체장치의 제조방법을 상세히 설명한다.Next, a method of manufacturing a semiconductor device having the above-described structure will be described in detail.
제4a도 내지 제4f도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 보여주는 순차적인 공정도로서, 제1도에 도시된 구성요소와 동일한 기능을 갖는 제4도의 구성부품들에 대해서는 동일한 참조번호를 병기한다.4A through 4F are sequential process diagrams showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, wherein like reference numerals are used for components of FIG. 4 having the same functions as those shown in FIG. Staging.
제4a도에 의하면, P형의 실리콘기판(10)상에 산화막(12)을 형성한 다음, 이 기술분야에서 잘 알려진 포토리소그라피 기술을 이용하여 상기 산화막(12)을 패터닝하여 매몰층의 영역을 정의한다.Referring to FIG. 4A, an oxide film 12 is formed on a P-type silicon substrate 10, and then the oxide film 12 is patterned using photolithography techniques well known in the art to form a buried region. define.
제4b도에 있어서, 상기 패턴화된 산화막(12)을 마스크로 이용하여서, 제1차 이온주입공정을 실행하며, 상기 실리콘기판(10)의 노출된 표면을 통하여 소정깊이에서 매몰층형성을 위한 제1이온주입층(14)이 형성된다. 즉, 상기 제1차 이온주입공정은, 입자직경이 작은 인(phosphorus) 이온이 약 120KeV 이상의 높은 에너지에 의해 상기 실리콘기판(10)의 저부에 주입되어서, 상기 제1이온주입층(14)을 형성하는 공정이다.In FIG. 4B, the first ion implantation process is performed using the patterned oxide film 12 as a mask, and the buried layer is formed at a predetermined depth through the exposed surface of the silicon substrate 10. Referring to FIG. The first ion implantation layer 14 is formed. That is, in the first ion implantation process, phosphorus ions having a small particle diameter are implanted into the bottom of the silicon substrate 10 by high energy of about 120 KeV or more, thereby providing the first ion implanted layer 14 with the first ion implanted layer 14. It is a process of forming.
이어, 제4c도에 도시된 바와같이, 상기 패턴화된 산화막(12)을 마스크로 사용하여 제2차이온주입공정을 실행하면, 상기 실리콘기판(10)의 노출된 표면에 매몰층형성을 위한 제2이온주입층(16)이 형성된다. 즉, 상기 제2차이온주입공정은, 입자직경이 큰 안티몬(stibium) 또는 비소(arsenic) 이온이 약 50KeV 이하의 낮은 에너지에 의해 상기 실리콘기판(10)의 표면에 근접하여 주입되어서, 상기 제2이온주입층(16)을 형성하는 공정이다.Subsequently, as illustrated in FIG. 4C, when the second ion implantation process is performed using the patterned oxide film 12 as a mask, a buried layer may be formed on the exposed surface of the silicon substrate 10. The second ion implantation layer 16 is formed. That is, in the second ion implantation process, antimony or arsenic ions having a large particle diameter are implanted close to the surface of the silicon substrate 10 by a low energy of about 50 KeV or less. It is a process of forming the bi-ion injection layer 16.
다음은 상기 제1, 2이온주입층의 형성후, 제4d도에 도시된 바와같이, 적절한 조성을 갖는 에천트용액을 사용하여 상기 산화막(12)내에 분포된 불순물이온(상기 제1, 2차 이온주입공정에 의해서 주입된 불순물이온)들을 식각하여 제거하고, 이어서 열산화공정을 실행하여 상기 노출된 반도체기판(10)의 표면상에 산화막(18)을 형성한다. 이때, 상기 열산화공정은 고온의 분위기하에서 실행되기 때문에, 상기 제1, 2이온주입층(14, 16)들은 확산되어서 제4d도에서 참조번호 20에 의해서 표시된 바와같은 프로파일을 갖는 N+형 매몰층을 형성한다. 이러한 열처리공정에서, 불순물의 확산도(diffusivity)가 큰 인이온들은 깊은 매몰층접합을 가능하게 하며, 그리고 불순물의 확산도가 작은 비소 또는 안티몬이온들은 상기 반도체기판의 표면쪽으로 고루게 확산된다. 또한, 상술한 식각공정에서 사용되는 에천트용액으로서는 HF용액을 사용한다.Next, after the formation of the first and second ion implantation layers, impurity ions distributed in the oxide film 12 using an etchant solution having an appropriate composition as shown in FIG. 4d (the first and secondary ions). Impurity ions implanted by the implantation process are etched away, and then a thermal oxidation process is performed to form an oxide film 18 on the exposed surface of the semiconductor substrate 10. At this time, since the thermal oxidation process is carried out under a high temperature atmosphere, the first and second ion implantation layers 14 and 16 are diffused to have an N + type investment having a profile as indicated by reference numeral 20 in FIG. 4d. Form a layer. In this heat treatment process, phosphorus ions having a high diffusivity of impurities enable deep buried layer bonding, and arsenic or antimony ions having a low diffusion of impurities evenly diffuse onto the surface of the semiconductor substrate. In addition, HF solution is used as an etchant solution used in the etching process mentioned above.
이 실시예에서는 상기 반도체기판(10)의 표면상에 고온산화막(18)을 형성시키는 공정에서 불순물이온들이 분포된 프로파일을 갖는 상기 매몰층(20)이 동시에 형성되는 것을 예시하고 있다.In this embodiment, the buried layer 20 having a profile in which impurity ions are distributed is simultaneously formed in the process of forming the high temperature oxide film 18 on the surface of the semiconductor substrate 10.
그러나, 기타의 후속하는 막형성공정에서도 상술한 매몰층(20)의 프로파일이 형성될 수 있고, 또는 상기 제1, 2이온주입층의 형성직후에 열처리 공정에 의해서 형성될 수도 있다.However, the profile of the buried layer 20 described above may also be formed in other subsequent film forming processes, or may be formed by a heat treatment process immediately after the formation of the first and second ion implantation layers.
계속해서, 제4e도를 참고하면, 상기 패턴화된 산화막(12)을 마스크로 사용하여 붕소(boron) 이온을 약 30-200KeV 범위내의 에너지에 의해 실행되는 제3차 이온주입공정 및 열처리공정을 실행하면, 상기 매몰층(20)내에 P형 기저영역(22)이 형성된다. 이러한 제3차 이온주입공정에 의해서 형성된 상기 기저영역(22)은 상기 매몰층(20)의 프로파일에 비례해서 형성된다.Subsequently, referring to FIG. 4E, a third ion implantation process and a heat treatment process are performed in which boron ions are carried out by energy in the range of about 30-200 KeV using the patterned oxide film 12 as a mask. In execution, a P-type base region 22 is formed in the buried layer 20. The base region 22 formed by the third ion implantation process is formed in proportion to the profile of the buried layer 20.
이후의 공정들은 통상적인 바이폴라 소자의 제조공정들로서, 아래에서 간단히 설명한다.The following processes are conventional bipolar device fabrication processes, which will be briefly described below.
제4f도를 참고하여, 상기 산화막(12, 18)들을 모두 제거한 다음, 상기 반도체기판(10)의 표면상에 N-형 에피택셜층(24)을 형성하고, 그리고 상기 에피택셜층(24)상에 산화막을 형성 및 패턴화하여서 소자격리영역을 정의한다. 이어서, 상기 패턴화된 산화막을 마스크로 사용하여서, 붕소(boron) 이온을 주입 및 확산하여서 소자격리영역(30)을 형성한다.Referring to FIG. 4F, after the oxide films 12 and 18 are removed, an N − type epitaxial layer 24 is formed on the surface of the semiconductor substrate 10, and the epitaxial layer 24 is formed. The device isolation region is defined by forming and patterning an oxide film on the substrate. Subsequently, using the patterned oxide film as a mask, boron ions are implanted and diffused to form the device isolation region 30.
또한, 상기 에피택셜층(24) 내에 선택적으로 불순물이온을 주입하여서 P+형 영역(26)을 형성하고, 도면에서는 도시되어 있지 않지만 금속배선공정 등을 실행하여 반도체소자의 제조가 완료된다.In addition, the P + type region 26 is formed by selectively implanting impurity ions into the epitaxial layer 24, and although not shown in the figure, a metal wiring process or the like is performed to complete the manufacture of the semiconductor device.
상술한 제조방법에 의해서 제조된 반도체장치에 있어서, 상기 기저영역(22)의 두께가 종래의 기저영역보다 두껍기 때문에(P'xjPxj) 수직적인 PNP 트랜지스터의 콜렉터 저항(Rc)을 최소화할 수 있어서 그 트랜지스터의 포화상태의 전압(Vsat) 등의 특성치를 향상시킬 수 있으며, 또한 기생 NPN 트랜지스터의 동작억제능력이 향상된다.In the semiconductor device manufactured by the above-described manufacturing method, since the thickness of the base region 22 is thicker than that of the conventional base region (P'xjPxj), the collector resistance Rc of the vertical PNP transistor can be minimized. Characteristic values such as the voltage Vsat in the saturation state of the transistor can be improved, and the operation inhibiting ability of the parasitic NPN transistor is improved.
또한, 본 발명의 제조방법에 의해서 제조된 반도체장치에 있어서 상기 기저영역(22)의 아래에 있는 상기 매몰층(20)의 두께가 종래의 매몰층의 두께보다 두껍기 때문에(N'xjNxj) 기생 PNP 트랜지스터의 동작을 억제할 수 있는 능력이 향상될 수 있다In addition, in the semiconductor device manufactured by the manufacturing method of the present invention, the thickness of the buried layer 20 under the base region 22 is thicker than that of the conventional buried layer (N'xjNxj). Parasitic PNP The ability to suppress the operation of the transistor can be improved
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