KR940007452B1 - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
제 1 도는 종래의 자기 정합된(self-aligned) 트랜지스터의 단면도.1 is a cross-sectional view of a conventional self-aligned transistor.
제 2 도는 본 발명의 트랜지스터의 단면도.2 is a cross-sectional view of a transistor of the present invention.
제 3 도는 본 발명의 트랜지스터의 제조 공정도이다.3 is a manufacturing process diagram of the transistor of the present invention.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 자기 정합된 베이스 전극, 베이스 접촉 영역, 활성 베이스 영역 및 에미터 영역을 갖고 선택적으로 n형 콜렉터 층을 베이스 영역 하부에 형성시키는 쌍극형(bipolar) 반도체 장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, in particular a bipolar having a self-aligned base electrode, a base contact region, an active base region and an emitter region and optionally forming an n-type collector layer below the base region. A method for manufacturing a semiconductor device.
종래의 쌍극형 반도체 장치는 아이소플레너(Isoplanar)형 자기 정합된 트랜지스터로 되어 있었다. 상기 트랜지스터는 에미터-베이스 접합의 주변부가 다결정 실리콘으로 된 베이스 전극으로부터 에미터 전극을 분리시키는 열 산화층의 모서리에서 끝난다. 여기서 열 산화층은 다공성이고 표면상태가 화학적으로 증착시킨 산화층이기 때문에 이 열 산화층은 질화막의 표면 상태와 비교하면 불안정하여 에미터와 베이스 사이에 항복 전압이 감소하고, 누설 전류가 발생하며 또한 장치의 회수율과 신뢰성이 저하되는 문제점이 있었다. 한편, 상기 트랜지스터의 진성 베이스 영역은 낮은 에너지로 이온 주입하여 형성되지만 채널링(channeling)효과로 인하여 베이스 폭을 축소하기 어렵고 진성 베이스 저항을 줄이기가 어렵다. 따라서 고속의 스위칭 속도를 요구하는 소자에 사용하기 어려운 단점이 있다.The conventional bipolar semiconductor device has been an isoplanar type self-aligned transistor. The transistor terminates at the edge of the thermal oxide layer separating the emitter electrode from the base electrode of the polycrystalline silicon at the periphery of the emitter-base junction. Since the thermal oxide layer is porous and the surface state is chemically deposited oxide layer, the thermal oxide layer is unstable compared with the surface state of the nitride film so that the breakdown voltage between the emitter and the base decreases, leakage current occurs, and the recovery rate of the device. And there was a problem that the reliability is lowered. Meanwhile, the intrinsic base region of the transistor is formed by ion implantation with low energy, but it is difficult to reduce the base width and reduce the intrinsic base resistance due to the channeling effect. Therefore, there is a disadvantage in that it is difficult to use in devices requiring a high switching speed.
따라서 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 에미터-베이스 접합 부위를 질화막과 산화막으로 피복하여 성능이 안정되고 생산수율이 높으며, 또한 베이스 폭을 감소하게 하기 위하여 선택적으로 n형 콜렉터 층을 베이스-콜렉터 접합 밑에 형성하여 채널링 효과 및 에미터 푸시(push)효과등을 억제할 수 있기 때문에 고속의 스위치 동작을 할 수 있는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.Therefore, the present invention has been made to solve the above problems, by coating the emitter-base junction with a nitride film and an oxide film to stabilize the performance, high production yield, and also to selectively reduce the base width n-type collector It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of high-speed switch operation because a layer can be formed under a base-collector junction to suppress channeling effects and emitter push effects.
상기한 목적을 달성하기 위하여, 본 발명은 P형 실리콘 기판 상에 n형 매몰층, n형 에피택셜층 및 전계확산층이 차례로 형성된 웨이퍼를 준비하는 공정, 상기한 에피택셜층 및 전계 확산층 위에 고농도로 도핑된 다결정 실리콘층과 제 1 산화막을 증착하는 공정, 상기한 산화막 위에 레지스터 패턴을 형성한 후 산화막을 식각하는 공정, 상기한 제 1 산화막을 통하여 노출된 다결정 실리콘층을 선택적으로 식각하는 공정, 레지스트 패턴을 마스크로 하여 선택적으로 n형 에피택셜층에 고에너지, 저농도의 n형 불순물 이온을 주입하는 공정, 레지스트 패턴을 제거한 후 상기한 다결정 실리콘층의 측면이 수직이 되도록 식각하는 공정, 접촉 베이스 영역을 형성하기 위하여 상기한 다결정 실리콘 층에 포함된 P형 불순물을 n형 에피택셜층으로 확산시켜 베이스 접촉 영역을 형성하는 공정, 기판의 전표면 상에 질화막과 제 2 산화막을 증착하는 공정, 상기한 질화막과 제 2 산화막을 모서리 부분만 남기고 차례로 식각하는 공정, 제 2 산화막을 마스크로 하여 이온 주입법으로 P형 불순물을 n형 에피택셜층으로 주입하여 P형 활성 베이스 영역을 형성하는 공정, 기판의 전표면 상에 고농도로 도핑된 다결정 실리콘 층을 적층한 후 레지스트 패턴을 형성하여 노출된 다결정 실리콘층을 식각하는 공정, 및 레지스트 패턴을 제거한 후 상기한 제 2 다결정 실리콘층을 통하여 n형 불순물을 확산시켜 에미터 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.In order to achieve the above object, the present invention provides a process for preparing a wafer in which an n-type buried layer, an n-type epitaxial layer, and an electric field diffusion layer are sequentially formed on a P-type silicon substrate, and at a high concentration on the epitaxial layer and the field diffusion layer. Depositing the doped polycrystalline silicon layer and the first oxide film, forming a resist pattern on the oxide film, and then etching the oxide film, selectively etching the exposed polycrystalline silicon layer through the first oxide film, and resist Selectively implanting high-energy, low-concentration n-type impurity ions into the n-type epitaxial layer using the pattern as a mask, etching the side surface of the polycrystalline silicon layer to be vertical after removing the resist pattern, and contact base region P-type impurities included in the polycrystalline silicon layer to diffuse into the n-type epitaxial layer to form a base A process of forming a contact area, a process of depositing a nitride film and a second oxide film on the entire surface of the substrate, a process of sequentially etching the nitride film and the second oxide film with only a corner portion thereof, and an ion implantation method using the second oxide film as a mask Injecting a P-type impurity into an n-type epitaxial layer to form a P-type active base region, stacking a highly doped polycrystalline silicon layer on the entire surface of the substrate, and then forming a resist pattern to expose the exposed polycrystalline silicon layer And removing the resist pattern and then diffusing n-type impurities through the second polycrystalline silicon layer to form an emitter region.
본 발명에 따르면, 이중 다결정 실리콘을 사용하여 자기 정합으로 베이스 전극, 베이스 접촉 영역, 활성 베이스 영역 및 에미터 영역을 갖는 구조에서 에미터-베이스 접합 부위를 질화막과 산화막으로 피복하여 성능이 안정되도록 하였다. 또한 자기 정합으로 베이스-콜렉터 접합 부분 밑에 선택적으로 n형 콜렉터 층을 형성하여 베이스폭의 감소, 진성 베이스 저항 감소, 베이스 푸시-아웃(push-out)효과 억제 등을 실현시켜 고속의 스위칭 속도를 필요로 하는 곳에 사용할 수 있게 되었다.According to the present invention, in a structure having a base electrode, a base contact region, an active base region, and an emitter region by self-alignment using double polycrystalline silicon, the emitter-base junction portion is coated with a nitride film and an oxide film to stabilize the performance. . In addition, self-alignment forms an optional n-type collector layer underneath the base-collector junction to reduce base width, reduce intrinsic base resistance, and suppress base push-out effects, requiring fast switching speeds. It became available to place.
이하, 첨부한 도면에 따라 본 발명의 상세한 설명을 한다.Hereinafter, a detailed description of the present invention according to the accompanying drawings.
제 1 도는 종래의 방법으로 제조된 아이소플래너(Isoplanar)형 자기 정합형 트랜지스터 단면도를 나타낸다. 도면을 보면 P형 실리콘 기판(1) n형 매몰층(2), 매몰층 위에 성장된 n형 에피택셜 층으로 된 콜렉터 영역(3)이 나타나 있다. 또한 전계 산화층(4), P형 도전성 불순물로 높게 도핑된 P+형 베이스 접촉 영역(5), P형 활성 베이스 영역(6), n형 도전성 불순물로 높게 도핑된 n+형 에미터 영역(7), 다결정 실리콘으로 된 P형 베이스 전극(8), 다결정 실리콘의 산화층(9), 에미터 전극(10)이 나타나 있다. 도면에 도시된 것처럼 베이스-에미터 접합(J)의 주변부는 다결정 실리콘으로 된 베이스 전극(8)으로부터 에미터 전극(10)을 분리시키는 열 산화층(9)의 모서리에서 끝난다. 다결정 실리콘의 열 산화층은 다공성이고 이것의 표면 상태는 화학적으로 증착시킨 산화층이다. 이 산화막을 질화막의 표면 상태와 비교해 보면 불안정하다.1 shows a cross-sectional view of an isoplanar type self-matching transistor manufactured by a conventional method. In the figure, a n-type buried layer 2 of a P-type silicon substrate 1 and a collector region 3 made of an n-type epitaxial layer grown on the buried layer are shown. In addition, the field oxide layer 4, the P + type base contact region 5 highly doped with P type conductive impurities, the P type active base region 6, and the n + type emitter region 7 highly doped with n type conductive impurities ), A P-type base electrode 8 made of polycrystalline silicon, an oxide layer 9 of polycrystalline silicon, and an emitter electrode 10 are shown. As shown in the figure, the periphery of the base-emitter junction J ends at the edge of the thermal oxidation layer 9 separating the emitter electrode 10 from the base electrode 8 of polycrystalline silicon. The thermal oxide layer of polycrystalline silicon is porous and its surface state is a chemically deposited oxide layer. This oxide film is unstable in comparison with the surface state of the nitride film.
따라서 에미터와 베이스 사이에 항복 전압이 감소하고, 누설 전류가 발생하며 또한 장치의 회수율과 신뢰성이 저하되는 문제점이 있었다. 한편, 상기 트랜지스터의 진성 베이스 영역은 낮은 에너지로 이온 주입하여 형성되지만 채널링(channeling)효과로 인하여 베이스 폭을 축소하기 어렵고 진성 베이스 저항을 줄이기가 어렵다. 따라서 고속의 스위칭 속도를 요구하는 소자에 사용하기 어려운 단점이 있다.Therefore, there is a problem that the breakdown voltage is reduced between the emitter and the base, leakage current is generated, and the recovery and reliability of the device are lowered. Meanwhile, the intrinsic base region of the transistor is formed by ion implantation with low energy, but it is difficult to reduce the base width and reduce the intrinsic base resistance due to the channeling effect. Therefore, there is a disadvantage in that it is difficult to use in devices requiring a high switching speed.
제 2 도는 본 발명에 의하여 제조된 트랜지스터의 단면도를 나타낸 것으로, 제 3 도의 제조 공정도를 참조하여 상세히 설명한다.2 is a cross-sectional view of a transistor manufactured according to the present invention, which will be described in detail with reference to the manufacturing process diagram of FIG.
우선 P형 실리콘 기판(1)상에 n+형 매몰층(2)과 n형 에피택셜층(3) 및 전계 산화층(4)을 확산 및 에피택셜 성장 기술을 사용하여 제 3 도a와 같이 차례로 형성하는데, 이때 매몰층(2)은 전계 산화층(4)과 pn접합에 의하여 인접된 층과 분리된다.First, the n + type buried layer 2, the n type epitaxial layer 3 and the field oxide layer 4 on the P type silicon substrate 1 are sequentially spread as shown in FIG. 3A using diffusion and epitaxial growth techniques. In this case, the buried layer 2 is separated from the adjacent layer by the pn junction with the field oxide layer 4.
상기한 바와 같이 형성된 층(3, 4)위에 다결정 실리콘을 두께가 약 3000~4000Å 정도로 증착시키고, 이온 주입법을 이용하여 다결정 실리콘층(8) 속으로 붕속 이온(B+) 또는 디플루오르화 붕소 이온(BF2 +)을 상당량 주입하여 다결정 실리콘층(8)위에 화학적 진공 증착법으로 제 1 산화막(9)을 3000~4000Å정도 증착시킨다. 제 1 산화막(9)을 증착시킨 후 사진 식각 방법으로 에미터가 형성될 부위에 레지스트 패턴(13)을 형성시키면 제 3 도B와 같이 된다. 이때 상기한 레지스트 패턴(13)을 형성하는데 사용되는 석판 인쇄 마스크가 본 발명에서 사용되는 유일한 마스크이다.Polycrystalline silicon is deposited on the layers 3 and 4 formed as described above with a thickness of about 3000 to 4000 mm 3, and boron ions (B + ) or boron difluoride ions into the polycrystalline silicon layer 8 by ion implantation. a first oxide film (9) by injecting a large amount (BF 2 +) by chemical vacuum deposition method on the polycrystalline silicon layer 8 is deposited about 3000 ~ 4000Å. After the first oxide film 9 is deposited, the resist pattern 13 is formed on the portion where the emitter is to be formed by a photolithography method, as shown in FIG. 3B. At this time, the lithographic mask used to form the resist pattern 13 is the only mask used in the present invention.
패턴(13)을 형성한 후 제 1 산화막(9)을 반응성 이온 식각 방법으로 식각시키면 다결정 실리콘층(8)이 제 1 산화막(9)에 의하여 노출되는데, 패턴화된 제 1 산화막(9)과 패턴(13)을 마스크로 사용하여 노출된 다결정 실리콘층(8)을 반응성 이온 식각 방법으로 식각시키면 제 3 도c와 같이 된다. 그리고 패턴화된 제 1 산화막(9)과 패턴(13) 그리고 다결정 실리콘층(8)을 마스크로 하여 n형 불순물인 인 이온(PH3)을 100KeV 내지 200KeV정도로 이온 주입법에 의하여 상당량 주입한다. 이 상태가 제 3 도c의 14도에 도시되어 있다.After the pattern 13 is formed, the first oxide film 9 is etched by the reactive ion etching method to expose the polycrystalline silicon layer 8 by the first oxide film 9. When the exposed polycrystalline silicon layer 8 using the pattern 13 as a mask is etched by the reactive ion etching method, it is as shown in FIG. 3C. Then, using the patterned first oxide film 9, the pattern 13, and the polycrystalline silicon layer 8 as a mask, a large amount of n-type impurity phosphorus ions PH 3 are implanted at about 100 KeV to 200 KeV by ion implantation. This state is shown in FIG. 14 of FIG.
산화막(9)위에 레지스트 패턴(13)을 제거한 후 패턴화된 산화막(9)을 마스크로 하여 노출된 다결정 실리콘층(8)을 습식 식각 또는 건식 식각 방법에 의하여 선택적으로 식각하는데 식각된 부위가 비등방성 식각 방법으로 식각되도록 한다. 그 측면 식각면은 수직 방향이고 그 폭은 약 2,000~3,500Å이다. 그 다음 다결정 실리콘층(8)내에 주입된 도핑 물질인 붕소를 n형 에피택셜층(3)으로 산화 확산시켜 두께가 500~2,000Å이고, 그 접합 길이가 1,000~3,000Å정도되도록 P형 베이스 접촉 영역(5)을 형성시키면서 선택적으로 n형 에피택셜층(3)에 이온 주입된 n형 불순물은 확산되어 제 3 도d와 같이 된다.After removing the resist pattern 13 on the oxide film 9, the polycrystalline silicon layer 8 exposed using the patterned oxide film 9 as a mask is selectively etched by a wet etching method or a dry etching method. Etch it with an isotropic etching method. Its side etching surface is vertical and its width is about 2,000 ~ 3,500Å. Then, boron, a doping material implanted in the polycrystalline silicon layer 8, is oxidized and diffused into the n-type epitaxial layer 3 so as to have a thickness of 500 to 2,000 microns and a junction length of about 1,000 to 3,000 microns. The n-type impurity selectively implanted into the n-type epitaxial layer 3 while forming the region 5 is diffused to become as shown in FIG.
다음으로 기판 위의 모든 표면 상에 두께 500~1,500Å정도의 질화막(11)을 증착한 후 제 2 산화막(12)과 질화막(11)을 차레로 식각시키면 에미터의 모서리 부분의 질화막(11)과 산화막(12)만 남게 된다. 다음 공정으로 1013~1015atoms/㎠ 정도의 붕소를 30~40KeV로 n형 에피택셜층(3)에 주입한다. 상기 이온 주입 공정에 있어서 제 1 산화막(9)이 마스크로 사용되고, 붕소를 n형 에피택셜층(3)에 선택적으로 주입한 후 기판을 어닐링하면 제 3 도f처럼 n형 에피택셜층(3)에 선택적으로 주입한 후 기판을 어닐링하면 제 3 도(f)처럼 3,000~4,000Å정도 깊이의 P형 활성 베이스 영역(6)이 형성된다. 이 어닐링 처리에 의하여 활성 베이스 영역(6)이 확장되어 베이스 접촉 영역(5)에 접하게 된다.Next, after depositing the nitride film 11 having a thickness of about 500 to 1,500 상 에 on all surfaces on the substrate, the second oxide film 12 and the nitride film 11 are sequentially etched to form the nitride film 11 at the edge of the emitter. Only the oxide film 12 remains. In the next step, boron of 10 13 to 10 15 atoms / cm 2 is injected into the n-type epitaxial layer 3 at 30 to 40 KeV. In the ion implantation process, the first oxide film 9 is used as a mask, and if boron is selectively implanted into the n-type epitaxial layer 3 and then the substrate is annealed, the n-type epitaxial layer 3 as shown in FIG. After selectively implanting into the substrate, the substrate is annealed to form a P-type active base region 6 having a depth of about 3,000 to 4,000 Å as shown in FIG. By this annealing treatment, the active base region 6 is extended to come into contact with the base contact region 5.
다음은 다결정 실리콘층(10)을 기판의 표면 상에 전체적으로 증착한 뒤 약 1015~1016atoms/㎠량의 비소(As)이온 또는 포스핀(Ph)을 120~150KeV로 상기 다결정 실리콘층(10)전체에 주입하면 제 3 도g와 같이 된다.Next, the polycrystalline silicon layer 10 is entirely deposited on the surface of the substrate, and then about 10 15 to 10 16 atoms / cm 2 of arsenic (As) ions or phosphine (Ph) is 120 to 150 KeV. 10) When injected into the whole, it becomes like 3rd g.
다음은 에미터 접촉 전극을 형성하기 위한 공정으로서, 사진 석판 인쇄술로 다결정 실리콘층(10)위에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 다결정 실리콘층(10)을 플라즈마 이온 에칭한뒤 레지스트 패턴을 제거한다. 레지스트 패턴을 제거한 후 어닐링하면 다결정 실리콘층(10)에 주입된 비소 혹은 포스핀은 P형 활성 베이스 영역(6)의 상부에 깊이 500~2,000메Å정도까지 확산되어 제 3 도h와 같이 에미터 영역(7)이 형성된다. 이때, 에미터 영역(7)이 질화막(11)의 아래 부분으로 확장되어 베이스-에미터 접합(J)이 질화막(11)으로 보호되고, 베이스 접촉 전극(8)과 에미터 접촉 전극(10)은 산화막(9)에 의하여 서로 분리된다.Next, as a process for forming an emitter contact electrode, a resist pattern is formed on the polycrystalline silicon layer 10 by photolithography, and the resist pattern is used as a mask to plasma-etch the polycrystalline silicon layer 10 and then to resist Remove the pattern. When the resist pattern is removed and annealed, the arsenic or phosphine injected into the polycrystalline silicon layer 10 is diffused to a depth of about 500 to 2,000 micrometers on the upper portion of the P-type active base region 6 to emitter as shown in FIG. Region 7 is formed. At this time, the emitter region 7 extends to the lower portion of the nitride film 11 so that the base-emitter junction J is protected by the nitride film 11, and the base contact electrode 8 and the emitter contact electrode 10 are formed. Are separated from each other by the oxide film 9.
따라서 본 발명에 따르면 본 발명의 반도체 장치를 제조하는데 사용되는 마스크는 레지스트 패턴을 형성하기 위하여 사용되는 마스크 뿐이고 전극이 모두 자기 정합되어 형성되므로 정교하게 트랜지스터를 제조하는 것이 용이할 뿐 아니라 경비도 절감되고, 회수율도 커지게 된다.Therefore, according to the present invention, the mask used to manufacture the semiconductor device of the present invention is only a mask used to form a resist pattern, and since the electrodes are all formed by self-aligning, it is not only easy to manufacture a transistor precisely, but also cost is reduced. The recovery rate also increases.
또한 에미터와 베이스 접합부가 질화막으로 피복되어 보호되므로 고품질, 고속, 고신뢰성을 갖는 반도체 장치를 제공할 수 있으며 자기 정합으로 베이스-콜렉터 접합 부분 밑에 선택적으로 n형 콜렉터 층을 형성하여 베이스 폭의 감소, 진성 베이스 저항 감소, 베이스 푸시-아웃 효과 억제 등을 실현시켜 고속의 스위칭 속도를 필요로 하는 곳에 사용할 수 있다. 또한 에미터 영역을 형성할때 비소 이온 혹은 포스핀 이온을 다결정 실리콘층을 통하여 이온 주입하므로 얕은 접합을 얻을 수 있고 선택적으로 이온 주입된 n형 콜렉터층이 있어서 더욱 고속 성능의 소자를 얻을 수 있다.In addition, since the emitter and the base junction are covered and protected by a nitride film, it is possible to provide a semiconductor device having high quality, high speed, and high reliability, and the self-alignment forms an n-type collector layer selectively under the base-collector junction to reduce the base width. In addition, it reduces the intrinsic base resistance and suppresses the base push-out effect, so it can be used where a high switching speed is required. In addition, when the emitter region is formed, arsenic ions or phosphine ions are ion implanted through the polycrystalline silicon layer to obtain a shallow junction, and an ion implanted n-type collector layer may be used to obtain a faster device.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910016021A KR940007452B1 (en) | 1991-09-13 | 1991-09-13 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
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| KR1019910016021A KR940007452B1 (en) | 1991-09-13 | 1991-09-13 | Manufacturing method of semiconductor device |
Publications (2)
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Family
ID=19319934
Family Applications (1)
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| KR1019910016021A KR940007452B1 (en) | 1991-09-13 | 1991-09-13 | Manufacturing method of semiconductor device |
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1991
- 1991-09-13 KR KR1019910016021A patent/KR940007452B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930006966A (en) | 1993-04-22 |
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