WO2008012332A1 - Bauelement mit einem dünnfilmtransistor und cmos-transistoren sowie verfahren zur herstellung - Google Patents

Bauelement mit einem dünnfilmtransistor und cmos-transistoren sowie verfahren zur herstellung Download PDF

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Definitions

  • the invention relates to a component in which thin-film transistors and CMOS transistors are integrated.
  • Components of this type are used for example as a semiconductor memory, wherein the thin-film transistor serves as a switching transistor for a CMOS transistors comprehensive memory cell.
  • Such a memory is known for example from US52988782A.
  • Object of the present invention is to provide a semiconductor device with CMOS transistors, in which a thin-film transistor is integrated.
  • An electrical component which comprises a crystalline semiconductor body with CMOS transistors formed therein.
  • the CMOS transistors are surrounded for the electrical isolation of isolation regions, which are each designed as field oxide regions or as STI regions (shallow trench isolation). In at least one location, one of the isolation areas is enlarged in terms of area so far that space is created there for a thin-film transistor arranged directly above the isolation area is.
  • the gate of the CMOS transistors and the gate of the thin-film transistor are both structured from a common polysilicon layer and therefore have identical layer thicknesses, identical crystal structures and equal doping.
  • the body of the thin film transistor and its source and drain are then formed, separated from the gate by a gate dielectric layer, in a further polysilicon layer over the gate of the thin film transistor.
  • the thin film transistor is fully isolated from the CMOS transistors. No leakage currents to the semiconductor body, which form the substrate of the CMOS transistors, can occur.
  • the thin-film transistor like the CMOS transistors, can therefore be operated at different operating and switching voltages. The insulation is guaranteed up to the breakdown voltage of the isolation area. A correspondingly thick selected isolation region can therefore serve to set a sufficiently high or desired breakdown voltage between the thin-film transistor and the semiconductor body.
  • the thin-film transistor For the thin-film transistor, breakdown voltages of approx. 20 V can be achieved. Threshold voltages from approx. 2V can be realized.
  • the thin-film transistor can be connected to the CMOS transistors and fulfill a wide variety of tasks for the component.
  • the thin-film transistor can be used as a high-speed switching transistor, as a variable resistor, as a diode or even as a symmetrical transistor.
  • the thin-film transistor exhibits a low parasitic capacitance and exhibits only a short lifetime of the minority Carrier, which allows a fast switching process and thus a fast switching transistor.
  • CMOS transistor For the production of the device according to the invention only an additional process step (mask step) is required for additional integration of the thin-film transistor in the manufacturing process of the formed in the semiconductor body CMOS transistor.
  • the method starts with the generation of the isolation regions by local thermal oxidation or by creating a trench and filling it with deposited dielectric, in particular with oxide.
  • the active area of isolation areas are kept free and isolate the individual CMOS transistors through the isolation areas electrically against each other.
  • a sufficiently high area is provided above the isolation area, which is made sufficiently large as a base for the at least one thin-film transistor.
  • the gate electrode of the thin-film transistor of the first polysilicon layer also becomes deposited over the gate structurally structured isolation area.
  • the first polysilicon layer is also referred to below as the poly-1-level.
  • a second polysilicon layer which also serves as a poly-2-plane for structural elements of the CMOS transistors for conventional CMOS transistors, is applied and patterned. In this case, the body, source and drain of the thin-film transistor are patterned over the gate electrode of the thin-film transistor from the poly-2 plane. Between the poly-I and poly-2 level, a further gate dielectric is produced in the region of the thin-film transistor, in particular an oxide is grown or deposited.
  • the method of fabricating the device may comprise, for the CMOS part of the device, forming a capacitance consisting of the poly-1 plane as the first capacitor electrode, a dielectric, and the poly-2 plane as the second capacitor electrode.
  • a capacitance consisting of the poly-1 plane as the first capacitor electrode, a dielectric, and the poly-2 plane as the second capacitor electrode.
  • CMOS capacitance simultaneously serve as a gate dielectric for the thin-film transistor, so that no additional process step is required here.
  • the first and second polysilicon layers can be deposited undoped, the first also doped.
  • the second polysilicon layer two different dopants are required: first, a relatively high doping for conductive set structure elements of the CMOS transistor and a contrast weaker for the body of the thin-film transistor.
  • the second polysilicon layer is first provided with a suitable doping for the body of the thin-film transistor, preferably a weak p-type doping with a
  • Doping strength of 10 16 to 10 17 cm "3 provided by an appropriate dose of dopant is implanted.
  • an absorber layer preferably a resist layer, is applied and patterned such that it covers the region of the body of the thin-film transistor which is arranged directly above the corresponding gate electrode.
  • an absorber layer preferably a resist layer
  • Production and structuring of the absorber layer constitute an additional mask step, which extends the method according to the invention in comparison with a conventional CMOS method.
  • the further method steps for completing the component are adapted by a corresponding modification of the conventional CMOS technique and do not require any further additional method step for the integration of the thin-film transistor into the production of the CMOS component.
  • the doping of source and drain for both types of components takes place by introducing a correspondingly high doping into the respective regions of the semiconductor body (for the CMOS transistors) or into the corresponding regions of the second polysilicon layer (for the thin-film transistor).
  • the doping type, doping method and doping strength of the respective source and drain do not differ for both transistor types, so that the method can be carried out in one step through a doping or implantation mask with correspondingly formed mask openings.
  • a device according to the invention is produced with a thin-film transistor which has an n-doped gate, an n + doping for source and drain and a p doping for the body, this is an enhancement type transistor.
  • this is in the ground state, when no BIAS is applied to the gate of the thin film transistor, in the off state.
  • an inversion channel are generated by the majority charge carriers are displaced there, so that the minority carriers, here the electrons, determine the conductivity of the channel.
  • the height of the current flowing through the inversion channel is proportional to the applied gate voltage, so that the thin film transistor of the invention can be used as a variable resistor. It turns out, however, that such a thin-film transistor has a relatively high leakage current.
  • a transition region with a doping gradient is therefore created in each case between source / drain and body of the thin-film transistor. This is achieved in a simple manner by the corresponding mask openings being positioned in the production of the source / drain doping such that a lead-in strip remains between the source or drain and the body and remains undoped in this doping step.
  • This initially undoped strip within the second polysilicon layer can be made transitional by allowing the high doping of the source / drain regions to diffuse in this initial undoped region in a later thermal step. This thermal step may be part of the CMOS process, so no separate temperature treatment is required.
  • a transition region with doping gradient ensures a uniform field distribution, which substantially reduces the leakage current of the thin-film transistor.
  • a transition region in the order of about 1 micron has proved to be advantageous.
  • the temperature budget which acts on the component with the remaining method steps of the CMOS process, leads to an outdiffusion in the range of the order of magnitude of this lead-in strip of approximately 1 ⁇ m.
  • the width of the Vorhaltestrovs can be adjusted accordingly.
  • a suitable gate length is eg 10 ⁇ m and less.
  • the second polysilicon layer may be used in the CMOS technique to fabricate device structures selected from resistor, capacitor electrode, electrical lead, and field plate. In the case of the component, the second polysilicon layer is used correspondingly for the production of at least one of these structures.
  • a device according to the invention with integrated thin-film transistor can also be produced with p + -doped source and drain.
  • an enhancement type thin film transistor is realized which is nonconductive without applying the voltage at the gate.
  • the second polysilicon layer in the region of the thin-film transistor is continuously p- or p + -doped, a depletion zone results due to the work function and the n + -doped gate, which is only enriched by an applied negative gate voltage to enrich the majority charge carriers (holes). in the area of the channel and thus creates a line.
  • FIG. 1 shows a component according to the invention in a schematic cross section
  • FIG. 2 shows the thin-film transistor in plan view
  • FIG. 3 shows various process stages in the manufacture of the component
  • FIG. 4 shows an interconnection of the thin-film transistor as a blocking diode.
  • FIG. 1 shows a possible embodiment of a component according to the invention in schematic cross section.
  • HVAC for example a
  • CMOS transistors are realized, of which in the figure by way of example a low-voltage MOS transistor is shown.
  • the active regions of the CMOS transistors are separated by insulating regions IG.
  • the insulating regions can be designed as field oxides or as STI (shallow trench isolation).
  • a further isolation region IG ' is realized which has a sufficient base area to accommodate a thin-film transistor thereon.
  • the region of the thin-film transistor is designated TFT in the figure.
  • Thin-film transistor TFT and CMOS transistor each have a gate G 0 , G B , which is structured in the same process step of the same (first) polysilicon layer.
  • the polysilicon layer is in a thickness of, for example 0.3 ⁇ m doped or undoped deposited, then doped accordingly, for example by implantation of phosphorus-containing ions or substances.
  • the first polysilicon layer for the gate G B is applied to a thin layer of a gate dielectric GD B , for example on a deposited or thermally generated oxide layer, while the gate G 0 of the thin-film transistor TFT is applied directly to the insulating layer Can set up area IG '.
  • the thin-film transistor TFT further consists of a thin layer of a gate dielectric GD 0 and above a further (second) polysilicon layer PS2, which overlaps the gate G 0 .
  • source S and drain D are realized by correspondingly high doping of the p + or n + type.
  • the second polysilicon layer PS2 has a weaker body doping, in the example chosen a p-doping.
  • the CMOS transistor is completed by highly doped regions for source S B and drain D B on either side of gate G B.
  • FIG. 3 the most important steps in the production of the component according to the invention are illustrated and explained on the basis of various characteristic process stages.
  • active areas AG B are defined and free of insulating areas IG, which are realized as field oxide or STI area.
  • insulating areas IG which are realized as field oxide or STI area.
  • a larger-area insulating region IG ' is realized.
  • the first polysilicon layer PS1 is produced over a large area and doped or undoped in a thickness of, for example, 0.3 ⁇ m which is suitable for the gate electrodes.
  • doping is subsequently carried out, for example a p + doping is generated by implantation of phosphorus-containing ions or substances.
  • a p + doping is generated by implantation of phosphorus-containing ions or substances.
  • the two gate electrodes are structured.
  • FIG. 3B shows the arrangement at this process stage.
  • a spacer structure SP in the conventional known manner is realized around the gate electrode G B of the CMOS transistor.
  • the same spacer technique can also be used for the thin-film transistor, but is not required there.
  • a gate dielectric GD 0 is generated for the gate on the TFT side.
  • This dielectric in particular an oxide, can in turn be deposited or thermally generated. In the case of a deposition of the gate dielectric, this can take place over the whole area, in order then to serve in the next step as an etching stop for the structuring of the second polysilicon layer.
  • the second polysilicon layer PS2 is deposited over the whole area in a thickness of, for example, 0.1 to 0.3 ⁇ m.
  • the initially undoped layer is then provided in a first step with a doping, which is suitable as body doping for the thin-film transistor TFT.
  • a doping which is suitable as body doping for the thin-film transistor TFT.
  • a p-doping is introduced by implantation.
  • the source and drain regions for both transistor types are defined together by generating an implantation mask, in which case For example, by structuring a resist layer by introducing a high doping for source and drain regions by implantation, whereby again n + or p + doping can be generated.
  • the implantation with respect to the gate electrode GD B is self-adjusting.
  • mask openings are created whose respective edge facing the gate electrode G 0 is not directly adjacent to the gate electrode, but is separated from the gate by a lead-out strip TA.
  • FIG. 2 shows the finished thin-film transistor TFT in plan view.
  • the recessed area of the doping TA which corresponds to the VorhaltestNeill the implantation mask to recognize. This ensures that the source and drain are each offset by an offset of length L OFF from the edge of the gate G.
  • the second polysilicon layer in the region of the thin-film transistor outside of source S and drain D has only the body doping, that is to say, for example, the p-type doping mentioned.
  • Gate G and the second polysilicon layer PS2 are each striped in the region of the thin-film transistor TFT in such a way that they cross over one another.
  • FIG. 3D shows the arrangement in schematic cross section at this process stage.
  • FIG. 3D shows a further detail of the method according to the invention, in which the second polysilicon layer PS2 is used not only for producing the source, drain and body of the thin-film transistor, but also for producing component structures in the region of the CMOS transistor, for example for producing conductive connections that run, for example, directly over the insulating areas IG. In the region of the CMOS transistor, additional structures can also be generated in steps in between under the second polysilicon layer.
  • Both types of transistors usually perform their full function in usually several thermal steps, which can be carried out at various later stages of the process.
  • the dopings for the source and drain of the CMOS transistor are activated.
  • the introduced temperature budget leads to a diffusion of the dopants from the source and drain in the direction of the body, a region TA (see FIG. 2) being produced in the area of the lead-in strip in which a doping gradient is formed, which forms a smooth transition between the surface generated high doping of the source and drain towards the relatively weak body doping.
  • An advantageous body doping is in the range of 10 16 to 10 17 cm -3 .
  • the dopant gradient in the transition region TA results in a uniform field distribution which avoids high field peaks between the gate and source or drain, thus also ensuring that the resulting thin-film transistor has a having reduced leakage current.
  • the leakage current can be set to a desired value over the width of the transition region or over the offset length with which the openings in the mask are offset from the gate during the doping of the source and drain of the thin-film transistor, and in particular by increasing the opening length L O FF be lowered.
  • FIG. 4 shows a possible connection of the thin-film transistor as a blocking diode.
  • source S and gate G are connected to the same potential or electrically connected to each other.
  • this transistor blocks the current flow if there is a positive potential at terminal T2, but 0 V or a negative potential at terminal T1.
  • the thin-film transistor can thus fulfill a diode function, which allows the current to pass only in one direction.
  • a component according to the invention may alternatively or in addition to the illustrated low-voltage transistor also comprise a high-voltage CMOS transistor in whose manufacturing process the fabrication of the thin-film transistor can be integrated just as well.
  • the method according to the invention does not exclude that further method steps are carried out before, between and after the mentioned method steps in order to adapt the method to the process steps for the high-voltage CMOS technique in this case.
  • a high-voltage CMOS transistor may include a drain-side drift region that extends between gate and drain. Over the drift region, a further isolation region may extend, wherein the gate electrode of the CMOS transistor is then partially located on this additional isolation region.
  • the structure of the thin-film transistor is shown in Figure 1 only in principle and may differ in details thereof. Nor is that
  • CMOS transistor and thin-film transistor in a common process, wherein compared to the known CMOS process for the integration of the thin-film transistor only one additional step is required. This facilitates the fabrication of the device and results in a fully isolated thin film transistor that is almost completely decoupled from the substrate and the active device structures implemented therein.
  • the device can be used in standardized CMOS
  • the thin-film transistor can be used as a high-speed switching transistor, with source / drain breakdown voltages of about 20 V can be achieved.
  • the thin film transistor can serve as a fast switching transistor for a semiconductor memory device comprising the CMOS transistors.

Landscapes

  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Es wird ein elektrisches Bauelement angegeben, in dessen kristallinem Halbleiterkörper (HLK) mehrere CMOS-Transistoren (Sb, Db, Gb, GDb) in Hoch- oder Niedervolttechnik ausgebildet sind. Die einzelnen CMOS-Transistoren sind durch Isolationsgebiete (IG, IG') voneinander getrennt. Auf einem Isolationsgebiet (IG') ist ein Dünnfilmtransistor (S, D, Gd, GDd) ausgebildet, dessen Gate (Gd) zusammen mit dem Gate (Gb) der CMOS-Transistoren aus der gleichen Polysiliziumschicht realisiert ist. Das Gate-Oxid (GDd) des Dünnfilmtransistors kann ebenso wie eine zweite Polysiliziumschicht (PS2) für Source (S), Drain (D) und Body des Dünnfilmtransistors zusammen mit bereits im CMOS-Prozess vorhandenen Strukturelementen erzeugt werden.

Description

Beschreibung
Bauelement mit einem Dünnfilmtransistor und CMOS-Transistoren sowie Verfahren zur Herstellung
Die Erfindung betrifft ein Bauelement, in dem Dünnfilmtransistoren und CMOS-Transistoren integriert sind. Bauelemente dieser Art werden beispielsweise als Halbleiterspeicher eingesetzt, wobei der Dünnfilmtransistor als Schalttransistor für eine CMOS-Transistoren umfassende Speicherzelle dient.
Ein solcher Speicher ist beispielsweise aus der US52988782A bekannt .
Aufgabe der vorliegenden Erfindung ist es, ein Halbleiterbauelement mit CMOS-Transistoren anzugeben, in das ein Dünnfilmtransistor integriert ist.
Diese Aufgabe wird erfindungsgemäß durch ein Bauelement mit den Merkmalen von Anspruch 1 gelöst. Vorteilhafte
Ausgestaltungen der Erfindung sowie insbesondere ein integriertes Herstellungsverfahren des Bauelements sind weiteren Ansprüchen zu entnehmen.
Es wird ein elektrisches Bauelement angegeben, das einen kristallinen Halbleiterkörper mit darin ausgebildeten CMOS- Transistoren umfasst. Die CMOS-Transistoren sind zur elektrischen Trennung von Isolationsgebieten umgeben, die jeweils als Feldoxidgebiete oder als STI-Gebiete (Shallow Trench Isolation) ausgebildet sind. An zumindest einer Stelle ist eines der Isolationsgebiete flächenmäßig so weit vergrößert, dass dort Platz für einen direkt über dem Isolationsgebiet angeordneten Dünnfilmtransistor geschaffen ist. Das Gate der CMOS-Transistoren und das Gate des Dünnfilmtransistors sind beide aus einer gemeinsamen Polysiliziumschicht strukturiert und weisen daher gleiche Schichtdicken, gleiche Kristallstrukturen und gleiche Dotierung auf.
Der Body des Dünnfilmtransistors sowie dessen Source und Drain sind dann, vom Gate durch eine Gate-Dielektrikumschicht getrennt, in einer weiteren Polysiliziumschicht über dem Gate des Dünnfilmtransistors ausgebildet.
Im angegebenen Bauelement ist der Dünnfilmtransistor voll gegenüber den CMOS-Transistoren isoliert. Es können keine Leckströme zum Halbleiterkörper, welcher das Substrat der CMOS-Transistoren ausbilden, auftreten. Der Dünnfilmtransistor ist daher ebenso wie die CMOS-Transistoren bei unterschiedlichen Betriebs- und Schaltspannungen betreibbar. Die Isolation ist bis zur Durchbruchspannung des Isolationsgebiets gewährleistet. Ein entsprechend dick gewähltes Isolationsgebiet kann daher zur Einstellung einer ausreichend hohen bzw. gewünschten Durchbruchspannung zwischen dem Dünnfilmtransistor und dem Halbleiterkörper dienen.
Für den Dünnfilmtransistor können Durchbruchspannungen von ca. 20 V erreicht werden. Es können Thresholdspannungen ab ca. 2V realisiert werden. Der Dünnfilmtransistor kann mit den CMOS-Transistoren verschaltet sein und diverse unterschiedlichste Aufgaben für das Bauelement erfüllen. Der Dünnfilmtransistor kann als Hochgeschwindigkeits-Schalt- transistor, als variabler Widerstand, als Diode oder selbst wieder als symmetrischer Transistor eingesetzt werden. Der Dünnfilmtransistor zeigt eine niedrige parasitäre Kapazität und weist eine nur geringe Lebensdauer der Minoritäts- Ladungsträger auf, was einen schnellen Schaltvorgang und damit einen schnellen Schalttransistor ermöglicht.
Zur Herstellung des erfindungsgemäßen Bauelements wird zur zusätzlichen Integration des Dünnfilmtransistors in den Herstellungsprozess des im Halbleiterkörper ausgebildeten CMOS-Transistor nur ein zusätzlicher Verfahrensschritt (Maskenschritt) benötigt. Das Verfahren startet mit der Erzeugung der Isolationsgebiete durch lokale thermische Oxidation oder durch Erzeugen eines Grabens und Befüllen desselben mit abgeschiedenem Dielektrikum, insbesondere mit Oxid. Dabei werden die aktiven Gebiet von Isolationsgebieten frei gehalten und die einzelnen CMOS-Transistoren durch die Isolationsgebiete elektrisch gegeneinander isolieren. Zumindest in einem Bereich der Isolationsgebiete wird eine ausreichend hohe Fläche über dem Isolationsgebiet vorgehalten, die als Unterlage für den zumindest einen Dünnfilmtransistor flächenmäßig ausreichend groß ausgebildet ist.
Im selben Schritt, in dem die erste Polysiliziumschicht zur Herstellung der Gate-Elektrode über einem auf dem aktiven Gebiet des CMOS-Transistors aufgebrachten Gate-Dielektrikum abgeschieden und strukturiert wird, wird auch die Gate-Elektrode des Dünnfilmtransistors aus der ersten Polysilizium- schicht über dem flächig ausgebildeten Isolationsgebiet strukturiert. Die erste Polysiliziumschicht wird im Folgenden auch als Poly-1-Ebene bezeichnet. In einem der nächsten Schritte des Verfahrens wird eine zweite Polysiliziumschicht, die auch für herkömmliche CMOS-Transistoren als Poly-2-Ebene für Strukturelemente der CMOS-Transistoren dient, aufgebracht und strukturiert. Über der Gate-Elektrode des Dünnfilmtransistors wird dabei aus der Poly-2-Ebene Body, Source und Drain des Dünnfilmtransistors strukturiert. Zwischen PoIy-I- und Poly-2-Ebene wird im Bereich des Dünnfilmtransistors ein weiteres Gate-Dielektrikum erzeugt, insbesondere ein Oxid aufgewachsen oder abgeschieden.
Das Verfahren zur Herstellung des Bauelements kann für den CMOS-Teil des Bauelements die Herstellung einer Kapazität umfassen, die aus der Poly-1-Ebene als erste Kondensatorelektrode, einem Dielektrikum und der Poly-2-Ebene als zweite Kondensatorelektrode besteht. In diesem Fall kann das
Dielektrikum für diese „CMOS-Kapazität" gleichzeitig als Gate-Dielektrikum für den Dünnfilmtransistor dienen, sodass hier kein zusätzlicher Verfahrensschritt erforderlich ist.
Die erste und zweite Polysiliziumschicht können undotiert abgeschieden werden, die erste auch dotiert. In der zweiten Polysiliziumschicht sind zwei unterschiedliche Dotierungen erforderlich: Einmal eine relativ hohe Dotierung für leitfähig eingestellte Strukturelemente des CMOS Transistors und eine demgegenüber schwächere für den Body des Dünnfilmtransistors .
Daher wird die zweiten Polysiliziumschicht zunächst mit einer für den Body des Dünnfilmtransistors geeigneten Dotierung, vorzugsweise einer schwachen p-Dotierung mit einer
Dotierungsstärke von 1016 bis 1017 cm"3 versehen, indem eine entsprechende Dosis Dotierstoff implantiert wird.
Anschließend wird eine Absorberschicht, vorzugsweise eine Resist-Schicht aufgebracht und so strukturiert, dass sie den Bereich des Bodys des Dünnfilmtransistors abdeckt, welcher direkt über der entsprechenden Gate-Elektrode angeordnet ist. Bei der anschließenden Dotierung der übrigen Bereiche der zweiten Polysiliziumschicht verhindert die Absorberschicht die Dotierung des Bodys .
Herstellung und Strukturierung der Absorberschicht stellen einen zusätzlichen Maskenschritt dar, der das erfindungsgemäße Verfahren gegenüber einem herkömmlichen CMOS-Verfahren erweitert. Die weiteren Verfahrensschritte zur Vervollständigung des Bauelements werden durch entsprechende Abwandlung der herkömmlichen CMOS-Technik angepasst und erfordern für die Integration des Dünnfilmtransistors in die Herstellung des CMOS-Bauelements keinen weiteren zusätzlichen Verfahrensschritt .
Im nächsten Schritt erfolgt die Dotierung von Source und Drain für beide Bauelementtypen, indem eine entsprechend hohe Dotierung in die jeweiligen Bereiche des Halbleiterkörpers (für die CMOS-Transistoren) bzw. in die entsprechenden Bereiche der zweiten Polysiliziumschicht (für den Dünnfilmtransistor) eingebracht wird. Dotierungstyp, Dotierungs- verfahren und Dotierungsstärke der jeweiligen Source und Drain unterscheiden sich für beide Transistortypen nicht, sodass das Verfahren in einem Schritt durch eine Dotierungsoder Implantationsmaske mit entsprechend ausgebildeten Maskenöffnungen durchgeführt werden kann.
Wird ein erfindungsgemäßes Bauelement mit einem Dünnfilmtransistor erzeugt, der ein n-dotiertes Gate, eine n+- Dotierung für Source und Drain und eine p-Dotierung für den Body aufweist, so handelt es sich hierbei um einen Transistor vom Anreicherungstyp. Ein solcher ist im Grundzustand, wenn an das Gate des Dünnfilmtransistors kein BIAS angelegt wird, im Off-Zustand. Durch Anlegen eines positiven Potenzials an die Gate-Elektrode relativ zum Body kann ein Inversionskanal erzeugt werden, indem dort die Majoritätsladungsträger verdrängt werden, so dass die Minoritätsladungsträger, hier die Elektronen, die Leitfähigkeit des Kanals bestimmen.
Die Höhe des durch den Inversionskanal fließenden Stroms ist proportional zur anliegenden Gate-Spannung, sodass der erfindungsgemäße Dünnfilmtransistor als variabler Widerstand verwendet werden kann. Es zeigt sich jedoch, dass ein solcher Dünnfilmtransistor einen relativ hohen Leckstrom aufweist.
Es wurde nun gefunden, dass der Leckstrom im Wesentlichen von der Feldstärke im Bereich zwischen dem Inversionskanal und der Drain abhängig ist, da diese dort sehr hoch ist. In einer Ausgestaltung der Erfindung wird daher jeweils zwischen Source/Drain und Body des Dünnfilmtransistors ein Übergangsgebiet mit einem Dotierungsgradient geschaffen. Dies gelingt in einfacher Weise, indem bei der Herstellung der Source/ Drain-Dotierung die entsprechenden Maskenöffnungen so positioniert sind, dass zwischen Source bzw. Drain und Body ein Vorhaltestreifen verbleibt, der in diesem Dotierungsschritt undotiert bleibt. Dieser anfänglich undotierte Streifen innerhalb der zweiten Polysiliziumschicht kann zum Übergangsbereich gemacht werden, indem man in einem späteren thermischen Schritt die hohe Dotierung der Source/Drain- Bereiche in diesem anfänglich undotierten Bereich eindiffundieren lässt. Dieser thermische Schritt kann Bestandteil des CMOS-Prozesses sein, sodass keine separate Temperaturbehandlung erforderlich ist.
Ein Übergangsbereich mit Dotierungsgradient sorgt für eine gleichmäßige Feldverteilung, die den Leckstrom des Dünnfilmtransistors wesentlich reduziert. Ein Übergangsbereich in der Größenordnung von ca. 1 μm hat sich als vorteilhaft erwiesen. Das Temperaturbudget, welches mit den restlichen Verfahrensschritten des CMOS-Prozesses auf das Bauelement einwirkt, führt zu einer Ausdiffusion im Bereich der Größenordnung dieses Vorhaltestreifens von ca. 1 μm. In Abhängigkeit von der Struktur der Polysiliziumschicht und insbesondere der gewählten Kanalbreite kann die Breite des Vorhaltestreifens entsprechend angepasst werden. Eine geeignete Gatelänge liegt z.B. bei lOμm und weniger.
Die zweite Polysiliziumschicht kann in der CMOS-Technik zur Herstellung von Bauelementstrukturen dienen, welche ausgewählt sind aus Widerstand, Kondensatorelektrode, elektrischer Zuleitung und Feldplatte. Beim Bauelement wird die zweite Polysiliziumschicht entsprechend für die Herstellung zumindest einer dieser Strukturen eingesetzt.
Ein erfindungsgemäßes Bauelement mit integriertem Dünnfilmtransistor kann auch mit p+-dotierter Source und Drain erzeugt werden. Auch dabei wird ein Dünnfilmtransistor vom Anreicherungstyp realisiert, der ohne Anlegen der Spannung am Gate nicht leitend ist. Obwohl die zweite Polysiliziumschicht im Bereich des Dünnfilmtransistors durchgehend p- bzw. p+- dotiert ist, ergibt sich aufgrund der Arbeitsfunktion und dem n+-dotierten Gate eine Verarmungszone, die erst durch anliegende negative Gate-Spannung zu einer Anreicherung der Majoritätsladungsträger (Löcher) im Bereich des Kanals führt und damit eine Leitung erzeugt.
Im Folgenden wird die Erfindung anhand von Ausführungs- beispielen und dazugehörigen Figuren näher erläutert. Die
Figuren dienen allein der Veranschaulichung der Erfindung und sind daher nur schematisch und nicht maßstabsgetreu ausgeführt . Figur 1 zeigt ein erfindungsgemäßes Bauelement im schematischen Querschnitt,
Figur 2 zeigt den Dünnfilmtransistor in der Draufsicht,
Figur 3 zeigt verschiedene Verfahrensstufen bei der Herstellung des Bauelements, und
Figur 4 zeigt eine Verschaltung des Dünnfilmtransistors als Sperrdiode .
Figur 1 zeigt eine mögliche Ausgestaltung eines erfindungsgemäßen Bauelements im schematischen Querschnitt. In einem gemeinsamen Halbleiterkörper HLK, beispielsweise einem
Siliziumwafer oder einem Wafer mit einer epitaxialen Schicht, sind CMOS-Transistoren realisiert, von denen in der Figur beispielhaft ein Niedervolt-MOS-Transistor dargestellt ist. Die aktiven Gebiete der CMOS-Transistoren sind durch isolierende Gebiete IG voneinander getrennt. Die isolierenden Gebiete können als Feldoxide oder als STI (Shallow Trench Isolation) ausgeführt sein. In Nachbarschaft zu einem der CMOS-Transistoren oder an einer anderen davon entfernten Stelle des Halbleiterkörpers ist ein weiteres Isoliergebiet IG' realisiert, welches eine ausreichende Grundfläche aufweist, um darauf einen Dünnfilmtransistor aufzunehmen. Der Bereich des Dünnfilmtransistors ist in der Figur mit TFT bezeichnet .
Dünnfilmtransistor TFT und CMOS-Transistor weisen jeweils ein Gate G0, GB auf, das im selben Verfahrensschritt aus der gleichen (ersten) Polysiliziumschicht strukturiert ist. Die Polysiliziumschicht wird in einer Dicke von beispielsweise 0,3 μm dotiert oder undotiert abgeschieden, anschließend entsprechend dotiert, beispielsweise durch Implantation phos- phorhaltiger Ionen oder Stoffe. Im Bereich des CMOS-Transi- stors ist die erste Polysiliziumschicht für das Gate GB auf eine dünne Schicht eines Gate-Dielektrikums GDB, beispielsweise auf einer abgeschiedenen oder thermisch erzeugten Oxidschicht aufgebracht, während das Gate G0 des Dünnfilmtransistors TFT direkt auf dem isolierenden Gebiet IG' aufsetzen kann .
Der Dünnfilmtransistor TFT besteht weiterhin aus einer dünnen Schicht eines Gate-Dielektrikums GD0 und darüber einer weiteren (zweiten) Polysiliziumschicht PS2, die das Gate G0 überlappt. Beiderseits des Gates sind durch entsprechende hohe Dotierung vom p+- oder n+-Typ Source S und Drain D realisiert. Im übrigen Bereich, also direkt oberhalb des Gates, weist die zweite Polysiliziumschicht PS2 eine schwächere Body-Dotierung auf, im gewählten Beispiel eine p-Dotierung.
Der CMOS-Transistor wird durch hoch dotierte Gebiete für Source SB und Drain DB beiderseits des Gates GB vervollständigt .
In der Figur 3 sind anhand verschiedener charakteristischer Verfahrensstufen die wichtigsten Schritte bei der Herstellung des erfindungsgemäßen Bauelements dargestellt und erläutert. Im Bereich des CMOS-Transistors sind aktive Gebiete AGB definiert und frei von isolierenden Gebieten IG, die als Feldoxid oder STI-Gebiet realisiert sind. Im Bereich des Dünnfilmtransistor TFT ist ein großflächigeres isolierendes Gebiet IG' realisiert. Im nächsten Schritt wird ein Gate- Dielektrikum GDB für den im Bulk-Material des Halbleiterkörpers HLK realisierten CMOS-Transistors ganzflächig abgeschieden. Anschließend wird die erste Polysiliziumschicht PSl in einer für die Gate-Elektroden geeigneten Dicke von beispielsweise 0,3 μm großflächig und dotiert oder undotiert erzeugt. Anschließend wird nachträglich dotiert, beispiels- weise eine p+-Dotierung durch Implantation phosphorhaltiger Ionen oder Stoffe erzeugt. Möglich ist es jedoch auch, die Gate-Elektroden für CMOS- und Dünnfilmtransistor unterschiedlich zu dotieren. Im nächsten Schritt werden die beiden Gate-Elektroden strukturiert. Figur 3B zeigt die Anordnung auf dieser Verfahrensstufe.
Im nächsten Schritt wird um die Gate-Elektrode GB des CMOS- Transistors eine Spacer-Struktur SP in herkömmlicher bekannter Weise realisiert. Für den Dünnfilmtransistor kann ebenfalls die gleiche Spacer-Technik eingesetzt werden, ist dort jedoch nicht erforderlich. Im nächsten Schritt wird ein Gate-Dielektrikum GD0 für das Gate auf der TFT-Seite erzeugt. Dieses Dielektrikum, insbesondere ein Oxid, kann wiederum abgeschieden oder thermisch erzeugt werden. Im Fall einer Abscheidung des Gate-Dielektrikums kann diese ganzflächig erfolgen, um dann im übernächsten Schritt als Ätzstopp für die Strukturierung der zweiten Polysiliziumschicht zu dienen.
Die zweite Polysiliziumschicht PS2 wird ganzflächig in einer Dicke von beispielsweise 0,1 bis 0,3 μm abgeschieden. Die zunächst undotierte Schicht wird anschließend in einem ersten Schritt mit einer Dotierung versehen, die als Body-Dotierung für den Dünnfilmtransistor TFT geeignet ist. Dazu wird insbesondere eine p-Dotierung mittels Implantation eingebracht.
Im nächsten oder einem der nächsten Schritte werden die Source- und Drain-Gebiete für beide Transistortypen gemeinsam definiert, indem eine Implantationsmaske erzeugt wird, bei- spielsweise durch Strukturieren einer Resist-Schicht, indem eine hohe Dotierung für Source- und Drain-Gebiete mittels Implantation eingebracht wird, wobei auch hier wiederum n+- oder p+-Dotierung erzeugt werden kann. Im Bereich des CMOS- Transistors ist die Implantation bezüglich der Gate-Elektrode GDB selbstjustierend. Im Bereich des Dünnfilmtransistors TFT werden Maskenöffnungen geschaffen, deren jeweilige zur Gate- Elektrode G0 weisende Kante nicht direkt an die Gate-Elektrode angrenzt, sondern um einen Vorhaltestreifen TA vom Gate entfernt ist.
Figur 2 zeigt den fertigen Dünnfilmtransistor TFT in der Draufsicht. Deutlich ist der von der Dotierung ausgesparte Bereich TA, der dem Vorhaltestreifen der Implantationsmaske entspricht, zu erkennen. Damit wird erreicht, dass Source und Drain jeweils um einen Offset der Länge LOFF von der Kante des Gates G entfernt sind.
Nach der Implantation weist die zweite Polysiliziumschicht im Bereich des Dünnfilmtransistors außerhalb von Source S und Drain D nur die Body-Dotierung auf, also beispielsweise die genannte p-Dotierung. Gate G und die zweite Polysiliziumschicht PS2 sind im Bereich des Dünnfilmtransistors TFT jeweils streifenförmig so strukturiert, dass sie einander überkreuzen. An jeweils einem äußeren Ende von Source S,
Drain D und Gate G sind diese aktiven Gebiete des Transistors über Kontakte elektrisch angeschlossen, insbesondere über Source-Kontakte SK, Drain-Kontakte DK und Gate-Kontakte GK. Diese können in einem späteren Schritt durch Herausstruk- turieren von Kontaktlöchern und Befüllen dieser Kontaktlöcher mittels leitfähigen Materials und insbesondere mit Wolfram angeschlossen werden. Figur 3D zeigt die Anordnung im schematischen Querschnitt auf dieser Verfahrensstufe. Figur 3D zeigt ein weiteres Detail des erfindungsgemäßen Verfahrens, bei dem die zweite Polysi- liziumschicht PS2 nicht nur zur Herstellung von Source, Drain und Body des Dünnfilmtransistors verwendet wird, sondern auch zur Herstellung von Bauelementstrukturen im Bereich des CMOS- Transistors, beispielsweise zum Herstellen von leitfähigen Verbindungen, die beispielsweise direkt über den isolierenden Gebieten IG verlaufen. Im Bereich des CMOS-Transistors können zusätzlich unter der zweiten Polysiliziumschicht noch weitere Strukturen in dazwischen liegenden Schritten erzeugt werden.
Die volle Funktion erhalten beide Transistortypen in üblicherweise mehreren thermischen Schritten, die auf verschie- denen späteren Verfahrensstufen durchgeführt werden können. Dabei werden die Dotierungen für Source und Drain des CMOS- Transistors aktiviert. Im Bereich des Dünnfilmtransistors führt das eingebrachte Temperaturbudget zu einer Diffusion der Dotierstoffe aus Source und Drain in Richtung Body, wobei im Bereich des Vorhaltestreifens ein Gebiet TA (siehe Figur 2) erzeugt wird, in dem sich ein Dotiergradient ausbildet, der einen weichen Übergang zwischen der hohen Dotierung von Source und Drain hin zur relativen schwachen Body-Dotierung erzeugt .
Eine vorteilhafte Body-Dotierung liegt im Bereich von 1016 bis 1017 cm"3. Der Dotierstoffgradient im Übergangsbereich TA bewirkt eine gleichmäßige Feldverteilung, die hohe Feldspitzen zwischen Gate und Source bzw. Drain vermeidet. Damit wird auch erreicht, dass der erhaltene Dünnfilmtransistor einen erniedrigten Leckstrom aufweist. Über die Breite des Übergangsbereichs bzw. über die Offsetlänge, mit der die Öffnungen in der Maske bei der Dotierung von Source und Drain des Dünnfilmtransistors gegen das Gate versetzt sind, kann der Leckstrom auf einen gewünschten Wert eingestellt und insbesondere durch Vergrößerung der Öffset- länge LOFF erniedrigt werden.
Figur 4 zeigt eine mögliche Verschaltung des Dünnfilmtransistors als Sperrdiode. Dazu werden Source S und Gate G auf gleiches Potenzial gelegt oder elektrisch leitend miteinander verbunden. Für n+-dotierte Source und Drain blockiert dieser Transistor den Stromfluss, wenn am Anschluss T2 ein positives Potenzial, am Anschluss Tl dagegen 0 V oder ein negatives Potenzial anliegt. Bei Polaritätsumkehr, also bei positivem Potenzial am Anschluss Tl, kann ein Strom von Tl nach T2 fließen. In dieser Verschaltung kann der Dünnfilmtransistor also eine Diodenfunktion erfüllen, die den Strom nur in eine Richtung passieren lässt.
Bei entgegengesetzter Dotierung, wenn also Source S und Drain D p+-dotiert sind, wird bei ansonsten gleicher Verschaltung einer Sperrwirkung bei umgekehrter Polarität erhalten.
Zur Verbesserung der Sperrwirkung ist es möglich, mehrere Dünnfilmtransistoren entsprechend der in Figur 4 gezeigten Verschaltung hintereinander zu verschalten, also den Anschluss T2 eines ersten Dünnfilmtransistors mit dem Anschluss Tl eines zweiten Dünnfilmtransistors zu verbinden.
In allen Fällen erhält man mit der in Figur 4 dargestellten Verschaltung einen floatenden Body, dessen Potenzial wesentlich durch den in Vorwärtsrichtung vorgespannten Halbleiterübergang bestimmt ist. In Vorwärtsrichtung ist die Gate- Elektrode auf demselben Potenzial wie die Drain, wobei sich ein Inversionskanal ausbildet. Im Sperrfall sind Gate, Source und Body auf nahezu dem gleichen Potenzial und erzeugen dadurch die Sperrwirkung.
Die Erfindung ist nicht auf die in den Figuren dargestellten Ausführungsbeispiele beschränkt. Insbesondere kann ein erfindungsgemäßes Bauelement alternativ oder zusätzlichzu dem dargestellten Niedervolttransistor auch einen Hochvolt-CMOS- Transistor umfassen, in dessen Herstellungsprozess sich die Herstellung des Dünnfilmtransistors genauso gut integrieren lässt. Das erfindungsgemäße Verfahren schließt nicht aus, dass vor, zwischen und nach den genannten Verfahrensschritten weitere Verfahrensschritte durchgeführt werden, um hier im konkreten Fall das Verfahren an die Prozessschritte für die Hochvolt-CMOS-Technik anzupassen .
So kann ein Hochvolt-CMOS-Transistor insbesondere ein drain- seitiges Driftgebiet umfassen, das sich zwischen Gate und Drain erstreckt. Über dem Driftgebiet kann sich ein weiteres Isolationsgebiet erstrecken, wobei sich die Gate-Elektrode des CMOS-Transistors dann teilweise auf diesem zusätzlichen Isolationsgebiet befindet. Auch die Struktur des Dünnfilmtransistors ist in Figur 1 nur vom Prinzip her dargestellt und kann in Details davon abweichen. Ebenso wenig ist die
Strukturierung der zweiten Polysiliziumschicht auf der Seite des Dünnfilmtransistors auf die in Figur 2 dargestellte Geometrie beschränkt.
In allen Fällen gelingt es mit der Erfindung jedoch, CMOS- Transistor und Dünnfilmtransistor in einem gemeinsamen Prozess zu fertigen, wobei gegenüber dem bekannten CMOS- Prozess für die Integration des Dünnfilmtransistors nur ein zusätzlicher Schritt erforderlich ist. Dies erleichtert die Herstellung des Bauelements und führt zu einem voll isolierten Dünnfilmtransistor, der fast vollständig vom Substrat und den darin realisierten aktiven Bauelementstrukturen entkop- pelt ist. Das Bauelement kann in standardisierter CMOS-
Technologie hergestellt werden, ohne dass deren Parameter, mit Ausnahme der Maskenstrukturen, angepasst werden müssen. Der Dünnfilmtransistor kann als Hochgeschwindigkeits-Schalt- transistor eingesetzt werden, wobei Source/Drain-Breakdown- Spannungen von ungefähr 20 V erreichbar sind. In Verbindung mit dem CMOS-Transistor kann der Dünnfilmtransistor als schneller Schalttransistor für ein die CMOS-Transistoren umfassendes Halbleiterspeicherbauelement dienen.

Claims

Patentansprüche
1. Elektrisches Bauelement mit einem Substrat, das einen kristallinen Halbleiterkörper (HLK) umfasst mit mehreren in dem Halbleiterkörper ausgebildeten
CMOS Transistoren, die dazwischen ausgebildete Isolationsgebieten (IG) zur gegenseitigen elektrischen Trennung aufweisen und Feldoxidgebiete oder STI Gebiete umfassen, bei dem eines der Isolationsgebiete flächenmäßig gegenüber den anderen vergrößert ist und darauf ein
Dünnfilmtransistor angeordnet ist, bei dem das Gate (G0) des Dünnfilmtransistors und das Gate (GB) des CMOS Transistors aus der gleichen
Polysilsiliziumschicht (PSl) strukturiert sind und daher die gleiche Schichtdicke und Kristallstruktur aufweisen .
2. Verfahren zur Herstellung eines Bauelements mit CMOS Transistoren und zumindest einem Dünnfilmtransistor bei dem in einem Halbleiterkörper (HLK) die aktiven Gebiete für die CMOS Transistoren durch Isolationsgebiete (IG) gegeneinander elektrisch isoliert werden, indem Feldoxidgebiete oder STI
Gebiete erzeugt werden, wobei zumindest ein flächiges Isolationsgebiet als Unterlage für den zumindest einen Dünnfilmtransistor flächenmäßig größer ausgebildet wird als zur reinen Isolation zwischen den CMOS Transistoren erforderlich, bei dem im selben und gemeinsamen Verfahren sowohl das Gate (GB) der CMOS Transistoren über einer Schicht eines Gatedielektrikums (GDB) als auch gleichzeitig das Gate (G0) des Dünnfilmtransistors auf dem flächigen Isolationsgebiet durch Abscheidung und Strukturierung einer ersten Polysiliziumschicht (PSl) für eine PoIy-I Ebene erzeugt werden, bei dem eine zweite Polysiliziumschicht (PS2) aufgebracht und zu Source (S) , Body (B) und Drain (D) des Dünnfilmtransistors strukturiert werden, wobei gleichzeitig Strukturelemente der Poly-2 Ebene der CMOS Transistoren mit erzeugt werden.
3. Verfahren nach Anspruch 2, bei dem die erste Polysiliziumschicht (PSl) nach der Abscheidung n+ dotiert wird.
4. Verfahren nach Anspruch 2 oder 3, bei dem vor dem Aufbringen der zweiten Polysiliziumschicht (PS2) über dem Gate (G0) des Dünnfilmtransistors ein Gatedielektrikum (GD0) erzeugt wird.
5. Verfahren nach einem der Ansprüche 2 bis 4, bei dem aus den Schichten für die erste Polysiliziumschicht (PSl), das Gatedielektrikum (GD0) und die zweite Polysiliziumschicht (PSl) an anderer Stelle des Bauelements eine Kondensator erzeugt wird, der die beiden Polysilizium- schichten als Kondensatorelektroden und das Gatedielektrikum dazwischen als Kondensatordielektrikum nutzt.
6. Verfahren nach einem der Ansprüche 2 bis 5, bei dem die zweite Polysiliziumschicht (PS2) undotiert abgeschieden wird bei dem darin anschließend eine schwache p-Dotierung erzeugt wird.
7. Verfahren nach Anspruch 6, bei dem die schwache p-Dotierung in der gesamten zweiten Polysiliziumschicht (PS2) erzeugt wird, bei dem die zweite Polysiliziumschicht schließlich zur
Herstellung leitender Strukturen in vorgesehenen Bereichen der CMOS Transistoren hoch dotiert wird, bei dem die genannte hohe Dotierung im Bereich des Body (B) mit einer dort aufgebrachten Absorbermaske verhindert wird.
8. Verfahren nach einem der Ansprüche 6 oder 7, bei dem die schwache p-Dotierung im Body in einer Dotierungsstärke von 1016 bis 1017 cm"3 erzeugt wird.
9. Verfahren nach einem der Ansprüche 2 bis 8, bei dem zur Herstellung von Source (S) und Drain (D) sowohl entsprechende Bereiche des Halbleiterkörpers (HLK) für die CMOS Transistoren als auch entsprechende Bereiche der zweiten Polysiliziumschicht (PS2) für den Dünnfilmtransistor in einem gemeinsamen Schritt hochdotiert werden.
10. Verfahren nach Anspruch 9, bei dem zur Dotierung von Source (S) und Drain (D) des Dünnfilmtransistors eine Dotierungsmaske mit Maskenöffnungen für Source und Drain verwendet wird, wobei das Gate (G0) und beiderseits des Gates ein Vorhaltestreifen (TA) von der Dotierung abgeschattet werden.
11. Verfahren nach Anspruch 10, bei dem der Leckstrom des Dünnfilmtransistors durch eine geeignete Bemessung des Vorhaltestreifens (TA) eingestellt wird.
12. Verfahren nach Anspruch 11, bei dem in einem thermischen Schritt die hohe Source und Drain Dotierung des Dünnfilmtransistors in den durch den Vorhaltestreifen (TA) der Dotierungsmaske undotierten Bereich der zweiten Polysiliziumschicht (PS2) eindiffundiert wird und dort einen Dotierungsgradienten erzeugt.
13. Verfahren nach Anspruch 12, bei dem der Dotierungsgradient durch Diffusion aus den hochdotierten Source und Drain in einem thermischen Schritt erzeugt wird, mit dem gleichzeitig Source und Drain der CMOS Transistoren aktiviert werden.
14. Verfahren nach einem der Ansprüche 2 bis 13, bei dem in der zweiten Polysiliziumschicht (PS2) Bauelementstrukturen der CMOS Transistoren ausgebildet werden, die ausgewählt sind aus Widerstand, Kondensatorelektrode, elektrische Zuleitung und Feldplatte.
15. Verfahren nach einem der Ansprüche 3 bis 14, bei dem Source und Drain des Dünnfilmtransistors p+ dotiert werden, wobei ein Transistor vom Anreicherungstyp mit Akkumulationskanal erhalten wird.
16. Verfahren nach einem der Ansprüche 3 bis 14, bei dem Source und Drain des Dünnfilmtransistors n+ dotiert werden, wobei ein Transistor vom Anreicherungstyp mit Inversionskanal erhalten wird.
17. Verwendung eines Dünnfilmtransistors in einem
Bauelement nach Anspruch 1 als Sperrdiode, bei der Source und Gate elektrisch miteinander verbunden oder auf gleiches Potential gelegt werden.
18. Verwendung nach Anspruch 16, wobei mehrere Dünnfilmtransistoren zur Erhöhung der Sperrwirkung in Serie geschaltet werden.
19. Verwendung eines Dünnfilmtransistors in einem Bauelement nach Anspruch 1 als von der Gatespannung abhängiger variabler Widerstand innerhalb einer die CMOS Transistoren umfassenden Verschaltung.
20. Verwendung eines Dünnfilmtransistors in einem Bauelement nach Anspruch 1 als schnellen Schalttransistor für ein CMOS Transistoren umfassendes Halbleiterspeicherbauelement .
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