WO2007138958A1 - 電気回路 - Google Patents

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    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
    • H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive

Definitions

  • the present invention relates to an electric circuit including a fuse element for performing output trimming or the like.
  • a technique for incorporating a fuse element into a part of the circuit is used in order to fine-tune the circuit configuration after manufacturing the device.
  • the power supply Vcc when the power supply Vcc is connected to the internal circuit 10 via the fuse element 12, the power supply Vcc of the fuse element 12 is connected to the internal circuit 10.
  • a control line 16 is drawn out from one end a toward an electrode 14 provided outside the semiconductor device.
  • the fuse element 12 is blown to the internal circuit 10 by setting the electrode 14 to a negative potential so that a current sufficient to blow the fuse element 12 flows.
  • the power supply Vcc can be disconnected.
  • the fuse element may be electrically reconnected due to the influence of changes in the external environment or the like. In such a case, the adjustment of the circuit function by cutting the fuse element is not normal, and the required output and characteristics cannot be obtained.
  • One aspect of the present invention is an electric circuit including an element formed on a semiconductor substrate, wherein the switching element and the switching element are connected in series, and the switching element is in a conductive state.
  • a fuse element that changes its resistance value by a voltage
  • a comparator that changes an output signal when the terminal voltage of the fuse element is less than a predetermined reference voltage and when the terminal voltage is greater than or equal to the reference voltage
  • a latch circuit that holds the change of the output signal.
  • FIG. 1 is a circuit diagram showing a configuration of an electric circuit in an embodiment of the present invention.
  • FIG. 2 is a plan view showing a configuration of a fuse element and a resistance element in the embodiment of the present invention.
  • FIG. 3 is a timing chart showing the operation of the electric circuit in the embodiment of the present invention.
  • FIG. 4 is a timing chart showing the operation of the electric circuit in the embodiment of the present invention.
  • FIG. 5 is a timing chart showing the operation of the electric circuit in the embodiment of the present invention.
  • FIG. 6 is a circuit diagram showing a configuration of another example of the electric circuit in the embodiment of the present invention.
  • FIG. 7 is a circuit diagram showing a configuration of a conventional electric circuit.
  • an electric circuit 100 includes an internal circuit 20, a fuse element 22, a field effect transistor 24, a comparator 26, and a latch circuit 28.
  • the electric circuit 100 can be formed on a semiconductor substrate using planar technology or the like.
  • the fuse element 22 also has a resistance element force that is equivalent to a polysilicon layer formed on the semiconductor substrate.
  • the fuse element 22 preferably includes a polysilicon layer having a wide portion 22a and a narrow portion 22b.
  • the resistance value of the fuse element 22 is adjusted by adjusting the cross-sectional area and length of the narrow portion 22b, and the fuse element 22 is adjusted by flowing a predetermined current through the fuse element 22 through the cross-sectional area of the fuse element 22. Set so that it is easy to blow.
  • the first terminal of the fuse element 22 is connected to the power supply Vcc.
  • the second terminal of the fuse element 22 is connected to the non-inverting input terminal (+) of the comparator 26.
  • the field effect transistor 24 is a switching element for controlling the current flowing through the fuse element 22.
  • the field effect transistor 24 is used as a switching element having a high input impedance.
  • the field effect transistor 24 is an N-channel type.
  • the drain D of the field effect transistor 24 is connected to the second terminal of the fuse element 22, and the source S is grounded.
  • the gate G of the field effect transistor 24 is connected to the electrode T via the control line.
  • the electrode T is provided to apply the control signal V to the gate G of the field effect transistor 24.
  • the electrode T is exposed to the outside when the electric circuit 100 is in a bare chip state, and the user conducts conduction between the drain and the source of the field effect transistor 24 by setting the electrode T to a positive potential with respect to the source S.
  • the current flowing through the fuse element 22 can be controlled.
  • the comparator 26 includes a current mirror type differential amplifier.
  • the comparator 26 is inputted to the voltage A inputted to the non-inverting input terminal (+) and the inverting input terminal (one).
  • the output signal S of the comparator 26 is input to the latch circuit 28.
  • the latch circuit 28 includes, for example, a flip-flop.
  • the latch circuit 28 receives the output signal S of the comparator 26, and the output signal S maintains the steady voltage value.
  • the output signal S is maintained at a high level while the output signal S
  • the output signal s changes to low level according to the change when the voltage drops below the threshold voltage.
  • Comparator 26 outputs until reset signal S is input to its reset terminal.
  • the output signal S is output to the internal circuit 20.
  • the internal circuit 20 includes a predetermined electric circuit.
  • the internal circuit 20 controls the output signal S
  • FIG. 3 to 5 are timing charts for explaining the operation of the electric circuit 100.
  • FIG. 3 shows a state in which no voltage is applied from the electrode T to the gate G of the field effect transistor 24, or a state in which a voltage is applied to the gate G but the fuse element 22 is not sufficiently blown. It is a timing chart about.
  • the reference voltage V is applied to the inverting input terminal (one) of the comparator 26.
  • the drain-source of the transistor 24 becomes conductive, and a current flows through the fuse element 22.
  • the voltage V is applied to such an extent that the fuse element 22 is not sufficiently melted.
  • the output signal S of the comparator 26 is maintained at a steady voltage value.
  • the output signal S of the latch circuit 28 is maintained at a low level.
  • FIG. 4 shows that when a voltage is applied to the gate G of the field effect transistor 24, the resistance value of the fuse element 22 is high until it slightly exceeds the lower limit for changing the output signal S of the comparator 26.
  • the reference voltage V is applied to the inverting input terminal (one) of the comparator 26.
  • the latch circuit 28 outputs the output signal S of the comparator 26.
  • the output signal S of the latch circuit 28 is low level.
  • the resistance value of the fuse element 22 changes the output signal S of the comparator 26.
  • the output signal S of the latch circuit 28 is the reset signal S even in such a state that the fuse element 22 returns to the state where it is electrically reconnected.
  • FIG. 5 shows a state in which when a voltage is applied to the gate G of the field effect transistor 24, the resistance value of the fuse element 22 sufficiently exceeds the lower limit for changing the output signal S of the comparator 26.
  • the reference voltage V is applied to the inverting input terminal (one) of the comparator 26.
  • the terminal voltage A of the fuse element 22 input to the input terminal (+) must be less than the reference voltage V.
  • the value power also decreases in a pulsed manner. Therefore, the latch circuit 28 latches the change in the output signal S of the comparator 26, and the output signal S of the latch circuit 28 is latched as shown in FIG.
  • the resistance value of the fuse element 22 changes the output signal S of the comparator 26.
  • the fuse element 22 rarely returns to a state where it is electrically reconnected due to changes in the external environment. However, even if the fuse element 22 returns to a state where it is electrically reconnected, the output signal S of the latch circuit 28 remains at the low level until the reset signal S is input.
  • the fuse element 22 when the resistance value of the fuse element 22 is increased to a predetermined resistance value or more by the fusing process for the fuse element 22, the fuse element 22 is then electrically connected.
  • the output signal S of the latch circuit 28 even if it is reconnected to
  • FIG. 6 is a diagram showing a configuration of the electric circuit 102 in a modification of the above embodiment.
  • a circuit for generating the reference voltage V is embodied.
  • the resistance element 30 includes a resistance element such as a polysilicon layer formed on a semiconductor substrate.
  • the resistance element 30 can be configured in the same manner as the fuse element 22 shown in the plan view of FIG.
  • the first terminal of the resistance element 30 is connected to the power supply Vcc.
  • the second terminal of the resistive element 30 is connected to the inverting input terminal (one) of the comparator 26.
  • the field effect transistor 32 is a switching element for controlling the current flowing through the resistance element 30.
  • the field effect transistor 32 is used as a switching element having a high input impedance.
  • the field effect transistor 32 is an N-channel type.
  • the drain D of the field effect transistor 32 is connected to the second terminal of the resistance element 30, and the source S is grounded.
  • the gate G of the field effect transistor 32 is connected to the electrode T2 through the control line.
  • the electrode T2 is provided to apply the control signal V to the gate G of the field effect transistor 32.
  • the electrode T2 is, for example, in a state where the electric circuit 102 is exposed to the outside when the electric circuit 102 is in a bare chip state.
  • the current flowing through the resistance element 30 can be controlled by conducting between the drain and the source.
  • the reference voltage V is applied.
  • the resistance value of the resistance element 30 slightly higher than the resistance value of the fuse element 22 before fusing, the currents flowing between the drain and source of the field effect transistors 32 and 24 become equal. In this way, the voltage A applied to the non-inverting input terminal (+) of the comparator 26 is made higher than the reference voltage V input to the inverting input terminal (-).
  • the offset voltage is always output from the comparator 26 in the steady state before the fusing, and the output signal S from the comparator 26 due to the fluctuation of the voltage applied to the electrodes ⁇ and T2 and the change of the external environment.
  • the electric circuit 102 can be stably operated.
  • the field effect transistor 24 and the field effect transistor 32 may have different element capacities.
  • the operating point of the electric circuit 102 can be changed. That is, the control signal V applied to the gate G of the field effect transistor 24, the output signal S of the comparator 26,
  • the resistance element 30 and the field effect transistor 32 are preferably formed on the same semiconductor substrate as the fuse element 22 and the field effect transistor 24. By forming these elements on the same semiconductor substrate, characteristics such as resistance values of the resistance element 30 and the fuse element 22 and characteristics such as mutual conductance between the field effect transistor 32 and the field effect transistor 24 are obtained. Mutual relationships can be easily adjusted.

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Abstract

　スイッチング素子（電界効果トランジスタ）と、スイッチング素子と直列に接続され、スイッチング素子を導通状態とすることによってその抵抗値を変化させるヒューズ素子と、ヒューズ素子の端子電圧が基準電圧未満の場合と基準電圧以上の場合とにおいて出力信号を変化させるコンパレータと、コンパレータからの出力信号の変化を保持するラッチ回路と、を備える。

Description

明 細 書
電気回路
技術分野
[0001] 出力のトリミング等を行うためのヒューズ素子を備えた電気回路に関する。
背景技術
[0002] 半導体基板上に形成された素子を含む電気回路において、装置製造後に回路構 成を微調整するために回路の一部にヒューズ素子を組み込む技術が用いられて 、る
[0003] 例えば、図 7に示すように、内部回路 10に対してヒューズ素子 12を介して電源 Vcc が接続された構成にぉ 、て、ヒューズ素子 12の電源 Vccが接続されて 、な 、側の一 端 aから半導体装置の外部に設けられる電極 14に向けて制御ライン 16を引き出す。 内部回路 10に電源 Vccを印加する必要がない場合、ヒューズ素子 12が溶断する程 度の電流が流れる程度に電極 14を負電位にすることによって、ヒューズ素子 12が溶 断されて内部回路 10と電源 Vccとの接続を切ることができる。
発明の開示
発明が解決しょうとする課題
[0004] ヒューズ素子の切断が不十分である場合、外部環境等の変化の影響によってヒュ ーズ素子が電気的に再接続された状態となることがある。このような場合、ヒューズ素 子の切断による回路の機能の調整が正常ではなくなり、必要な出力や特性を得るこ とができなくなる。
課題を解決するための手段
[0005] 本発明の 1つの態様は、半導体基板上に形成された素子を含む電気回路であって 、スイッチング素子と、前記スイッチング素子と直列に接続され、前記スイッチング素 子を導通状態とすることによってその抵抗値を変化させるヒューズ素子と、前記ヒユー ズ素子の端子電圧が所定の基準電圧未満の場合と前記基準電圧以上の場合と〖こ おいて出力信号を変化させるコンパレータと、前記コンパレータ力 の出力信号の変 化を保持するラッチ回路と、を備える。 図面の簡単な説明
[0006] [図 1]本発明の実施の形態における電気回路の構成を示す回路図である。
[図 2]本発明の実施の形態におけるヒューズ素子及び抵抗素子の構成を示す平面図 である。
[図 3]本発明の実施の形態における電気回路の作用を示すタイミングチャートである
[図 4]本発明の実施の形態における電気回路の作用を示すタイミングチャートである
[図 5]本発明の実施の形態における電気回路の作用を示すタイミングチャートである
[図 6]本発明の実施の形態における電気回路の別例の構成を示す回路図である。
[図 7]従来の電気回路の構成を示す回路図である。
発明を実施するための最良の形態
[0007] 本発明の実施の形態における電気回路 100は、図 1に示すように、内部回路 20、ヒ ユーズ素子 22、電界効果トランジスタ 24、コンパレータ 26及びラッチ回路 28を含ん で構成される。電気回路 100は、プレーナ技術等を用いて半導体基板上に形成する ことができる。
[0008] ヒューズ素子 22は、半導体基板上に形成されたポリシリコン層等力もなる抵抗要素 力も構成される。ヒューズ素子 22は、例えば、図 2の平面図に示すように、幅が広い 部分 22aと幅が狭い部分 22bとを有するポリシリコン層を含んで構成することが好適 である。幅が狭い部分 22bの断面積及び長さを調整することによってヒューズ素子 22 の抵抗値を調整すると共に、ヒューズ素子 22の断面積をヒューズ素子 22に所定の電 流を流すことによってヒューズ素子 22が溶断され易くなるように設定する。ヒューズ素 子 22の第 1の端子は電源 Vccに接続される。ヒューズ素子 22の第 2の端子はコンパ レータ 26の非反転入力端子（+ )に接続される。
[0009] 電界効果トランジスタ 24は、ヒューズ素子 22に流れる電流を制御するためスィッチ ング素子である。電界効果トランジスタ 24は、入力インピーダンスが高いスイッチング 素子として用いられる。ここでは、電界効果トランジスタ 24は Nチャネル型としている。 電界効果トランジスタ 24のドレイン Dはヒューズ素子 22の第 2の端子に接続され、ソ ース Sは接地される。また、電界効果トランジスタ 24のゲート Gは、制御ラインを介して 電極 Tに接続される。
[0010] 電極 Tは、電界効果トランジスタ 24のゲート Gに制御信号 Vを印加するために設け
G
られる。電極 Tは、電気回路 100がベアチップの状態においては外部に露出された 状態にあり、ユーザは電極 Tをソース Sに対して正電位とすることによって電界効果ト ランジスタ 24のドレイン一ソース間を導通させてヒューズ素子 22を流れる電流を制御 することができる。
[0011] コンパレータ 26は、カレントミラー型の差動増幅器を含んで構成される。コンパレー タ 26は、非反転入力端子（+ )に入力される電圧 A と反転入力端子（一）に入力され
IN
る基準電圧 V とを比較して、電圧 A と基準電圧 V との関係に基づいて出力信号
REF IN REF
S を出力する。コンパレータ 26の出力信号 S はラッチ回路 28へ入力される。
OUT OUT
[0012] ラッチ回路 28は、例えば、フリップ'フロップを含んで構成される。ラッチ回路 28は、 コンパレータ 26の出力信号 S を受けて、出力信号 S が定常電圧値を維持して
OUT OUT
いる間は出力信号 S をハイレベルに維持し、出力信号 S が定常電圧値力も所定
CNT OUT
の閾値電圧以上低下した場合にその変化に応じて出力信号 s をローレベルに変
CNT
化させる。コンパレータ 26は、そのリセット端子にリセット信号 S が入力されるまで出
RST
力信号 S のレベルを保持する。出力信号 S は、内部回路 20へ出力される。
CNT CNT
[0013] 内部回路 20は、所定の電気回路を含む。内部回路 20は、出力信号 S を制御信
CNT
号として受けて、その機能が変更できるように構成されて 、る。
[0014] 次に、電気回路 100の機能について説明する。図 3〜図 5は、電気回路 100の作 用を説明するタイミングチャートである。
[0015] 図 3は、電極 Tから電界効果トランジスタ 24のゲート Gに電圧が印加されていない状 態、又は、ゲート Gに電圧が印加されたがヒューズ素子 22の溶断が不十分であった 状態についてのタイミングチャートである。
[0016] 図 3 (a)に示すように、コンパレータ 26の反転入力端子（一）には基準電圧 V が印
EF
カロされている。図 3 (b)に示すように、時刻 T1において、電極 Tに電界効果トランジス タ 24のドレイン ソース間を導通させる程度の電圧 Vが印加されると、電界効果トラ
G ンジスタ 24のドレイン—ソース間が導通し、ヒューズ素子 22に電流が流れる。ここで は、ヒューズ素子 22の溶断が不十分となる程度の電圧 Vが印加されているので、コ
G
ンパレータ 26の非反転入力端子（+ )に入力されるヒューズ素子 22の端子電圧 A
IN
は大きく変化せず、電圧 A は基準電圧 V 以上に維持される。したがって、図 3 (c)
IN EF
に示すように、コンパレータ 26の出力信号 S は定常電圧値に維持され、図 3 (d)に
OUT
示すように、ラッチ回路 28の出力信号 S はノ、ィレベルに維持される。
CNT
[0017] 図 4は、電界効果トランジスタ 24のゲート Gに電圧を印加したときに、ヒューズ素子 2 2の抵抗値がコンパレータ 26の出力信号 S を変化させる下限を少し超えるまで高
OUT
くなつた場合の各信号の変化を示すタイミングチャートである。
[0018] 図 4 (a)に示すように、コンパレータ 26の反転入力端子（一）には基準電圧 V が印
EF
カロされている。図 4 (b)に示すように、時刻 T2において、電極 Tに電界効果トランジス タ 24のドレイン ソース間を導通させる程度の電圧 Vが印加されると、電界効果トラ
G
ンジスタ 24のドレイン—ソース間が導通し、ヒューズ素子 22に電流が流れる。ここで は、ヒューズ素子 22の溶断が進行し、コンパレータ 26の非反転入力端子（+ )の出力 信号 S が変化する程度の電圧 Vが印加される。コンパレータ 26の非反転入力端
OUT G
子（+ )に入力されるヒューズ素子 22の端子電圧 A は基準電圧 V 未満になるまで
IN REF
低下し、図 4 (c)に示すように、コンパレータ 26の出力信号 S は定常電圧値からパ
OUT
ルス状に低下する。したがって、ラッチ回路 28ではコンパレータ 26の出力信号 S
OUT
の変化がラッチされ、図 4 (d)に示すように、ラッチ回路 28の出力信号 S はローレ
CNT
ベルに維持される。
[0019] このように、ヒューズ素子 22の抵抗値がコンパレータ 26の出力信号 S を変化させ
OUT
る下限を少し超える程度までしか変化しな力つた場合、その後、外部環境の変化等 によってヒューズ素子 22の抵抗値が再び低下することがある。本実施の形態におけ る電気回路 100によれば、このようにヒューズ素子 22が電気的に再接続されたような 状態に戻った状態においても、ラッチ回路 28の出力信号 S はリセット信号 S が入
CNT RST
力されるまでローレベルを保持する。
[0020] 図 5は、電界効果トランジスタ 24のゲート Gに電圧を印加したときに、ヒューズ素子 2 2の抵抗値がコンパレータ 26の出力信号 S を変化させる下限を十分に超えるまで
OUT 高くなつた場合の各信号の変化を示すタイミングチャートである。
[0021] 図 5 (a)に示すように、コンパレータ 26の反転入力端子（一）には基準電圧 V が印
EF
カロされている。図 5 (b)に示すように、時刻 T3において、電極 Tに電界効果トランジス タ 24のドレイン ソース間を導通させる程度の電圧 Vが印加されると、電界効果トラ
G
ンジスタ 24のドレイン—ソース間が導通し、ヒューズ素子 22に電流が流れる。ここで は、ヒューズ素子 22の溶断が十分に進行し、コンパレータ 26の非反転入力端子（+ ) の出力信号 S が変化する程度の電圧 Vが印加される。コンパレータ 26の非反転
OUT G
入力端子（+ )に入力されるヒューズ素子 22の端子電圧 A は基準電圧 V 未満に
IN REF
なるまで低下し、図 5 (c)に示すように、コンパレータ 26の出力信号 S は定常電圧
OUT
値力もパルス状に低下する。したがって、ラッチ回路 28ではコンパレータ 26の出力 信号 S の変化がラッチされ、図 5 (d)に示すように、ラッチ回路 28の出力信号 S
OUT CNT
はローレベルに維持される。
[0022] このように、ヒューズ素子 22の抵抗値がコンパレータ 26の出力信号 S を変化させ
OUT
る下限を十分に超える程度まで変化した場合、その後、外部環境の変化等によって ヒューズ素子 22が電気的に再接続されたような状態に戻ることは少ない。しかしなが ら、もしヒューズ素子 22が電気的に再接続されたような状態に戻ったとしても、ラッチ 回路 28の出力信号 S はリセット信号 S が入力されるまでローレベルを保持する。
CNT RST
[0023] このように、本実施の形態によれば、ヒューズ素子 22に対する溶断処理によって、ヒ ユーズ素子 22の抵抗値がー且所定の抵抗値以上まで大きくなると、その後、ヒューズ 素子 22が電気的に再接続されたような状態となってもラッチ回路 28の出力信号 S
CNT
はヒューズ素子 22が溶断されたときの状態と同じレベルに保持される。したがって、 外部環境の変化による影響を受けることなぐ内部回路 20の機能を安定に維持する ことができる。
[0024] <変形例>
図 6は、上記実施の形態の変形例における電気回路 102の構成を示す図である。 本変形例では、基準電圧 V を発生させるための回路が具体化されている。本変形
EF
例の電気回路 102において、上記実施の形態における電気回路 100と同じ構成要 素には同一の符号を付して説明を省略する。 [0025] 抵抗素子 30は、半導体基板上に形成されたポリシリコン層等カゝらなる抵抗要素から 構成される。抵抗素子 30は、例えば、図 2の平面図に示したヒューズ素子 22と同様 に構成することができる。抵抗素子 30の第 1の端子は電源 Vccに接続される。抵抗 素子 30の第 2の端子はコンパレータ 26の反転入力端子（一）に接続される。
[0026] 電界効果トランジスタ 32は、抵抗素子 30に流れる電流を制御するためスイッチング 素子である。電界効果トランジスタ 32は、入力インピーダンスが高いスイッチング素子 として用いられる。ここでは、電界効果トランジスタ 32は Nチャネル型としている。電界 効果トランジスタ 32のドレイン Dは抵抗素子 30の第 2の端子に接続され、ソース Sは 接地される。また、電界効果トランジスタ 32のゲート Gは、制御ラインを介して電極 T2 に接続される。
[0027] 電極 T2は、電界効果トランジスタ 32のゲート Gに制御信号 V を印加するために設
G2
けられる。電極 T2は、例えば、電気回路 102がベアチップの状態においては外部に 露出された状態にあり、ユーザは電極 T2を電界効果トランジスタ 32のソース Sに対し て正電位とすることによって電界効果トランジスタ 32のドレイン ソース間を導通させ て抵抗素子 30を流れる電流を制御することができる。
[0028] 電極 T2に制御信号 V を印加することによって電界効果トランジスタ 32のドレイン
G2
—ソース間が導通し、抵抗素子 30に電流が流れる。このとき、抵抗素子 30の抵抗値 と制御信号 V を調整することによって、コンパレータ 26の反転入力端子（一）に所定
G2
の電圧値の基準電圧 V が印加される。
EF
[0029] 例えば、抵抗素子 30の抵抗値を溶断前のヒューズ素子 22の抵抗値よりも僅か〖こ高 くしておくことによって、電界効果トランジスタ 32及び 24のドレイン-ソース間に流れる 電流が等しくなるように制御を行った場合に、コンパレータ 26の非反転入力端子（+ )に印加される電圧 A を反転入力端子（―）に入力される基準電圧 V よりも高くす
IN REF
ることができる。これによつて、溶断前の定常状態においてコンパレータ 26から常に オフセット電圧が出力されることとなり、電極 Τ, T2に印加される電圧の変動や外部 環境の変化の影響によるコンパレータ 26からの出力信号 S のばらつきを抑制でき
OUT
、電気回路 102を安定に動作させることが可能となる。
[0030] また、電界効果トランジスタ 24と電界効果トランジスタ 32の素子容量を異ならせるこ とによって、電気回路 102の動作点を変更することができる。すなわち、電界効果トラ ンジスタ 24のゲート Gに印加する制御信号 Vと、コンパレータ 26の出力信号 S と、
G OUT
の関係を調整することができる。
抵抗素子 30及び電界効果トランジスタ 32は、ヒューズ素子 22及び電界効果トラン ジスタ 24と同一の半導体基板上に形成することが好適である。これらの素子を同一 の半導体基板上に形成することによって、抵抗素子 30とヒューズ素子 22との抵抗値 等の特性、及び、電界効果トランジスタ 32と電界効果トランジスタ 24との相互コンダク タンス等の特性の互 、の関係を容易に調整することができる。

Claims

請求の範囲
[1] 電気回路であって、
スイッチング素子と、
前記スイッチング素子と直列に接続され、前記スイッチング素子を導通状態とするこ とによってその抵抗値を変化させるヒューズ素子と、
前記ヒューズ素子の端子電圧が所定の基準電圧未満の場合と前記基準電圧以上 の場合とにおいて出力信号を変化させるコンパレータと、
前記コンパレータ力もの出力信号の変化を保持するラッチ回路と、
を備え、半導体基板上に形成された素子を含むことを特徴とする。
[2] 請求項 1に記載の電気回路であって、
前記基準電圧は、前記ヒューズ素子と同一の半導体基板上に形成された抵抗素子 及びスイッチング素子の直列回路によって生成されることを特徴とする電気回路。
[3] 請求項 2に記載の電気回路であって、
前記ヒューズ素子と前記抵抗素子との抵抗値が異なることを特徴とする電気回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI417892B (zh) * 2008-06-10 2013-12-01 Hynix Semiconductor Inc 用於半導體裝置之監視電路

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03205851A (ja) * 1990-01-08 1991-09-09 Nec Corp 半導体集積回路
JPH0468555A (ja) * 1990-07-10 1992-03-04 Nec Corp トリミング回路
JPH04162661A (ja) * 1990-10-26 1992-06-08 Nec Corp コード設定回路
JP2000031283A (ja) * 1998-04-30 2000-01-28 Texas Instr Inc <Ti> シリアル・インタフェ―ス溶融を備えたヒステリシス的ヒュ―ズ制御回路
JP2003209174A (ja) * 2001-11-06 2003-07-25 Yamaha Corp ヒューズを有する半導体装置及び半導体装置の製造方法
JP2005116003A (ja) * 2003-10-03 2005-04-28 Toshiba Corp 半導体集積回路
JP2005332964A (ja) * 2004-05-20 2005-12-02 Victor Co Of Japan Ltd 半導体集積回路装置のヒューズ素子回路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03205851A (ja) * 1990-01-08 1991-09-09 Nec Corp 半導体集積回路
JPH0468555A (ja) * 1990-07-10 1992-03-04 Nec Corp トリミング回路
JPH04162661A (ja) * 1990-10-26 1992-06-08 Nec Corp コード設定回路
JP2000031283A (ja) * 1998-04-30 2000-01-28 Texas Instr Inc <Ti> シリアル・インタフェ―ス溶融を備えたヒステリシス的ヒュ―ズ制御回路
JP2003209174A (ja) * 2001-11-06 2003-07-25 Yamaha Corp ヒューズを有する半導体装置及び半導体装置の製造方法
JP2005116003A (ja) * 2003-10-03 2005-04-28 Toshiba Corp 半導体集積回路
JP2005332964A (ja) * 2004-05-20 2005-12-02 Victor Co Of Japan Ltd 半導体集積回路装置のヒューズ素子回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI417892B (zh) * 2008-06-10 2013-12-01 Hynix Semiconductor Inc 用於半導體裝置之監視電路

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