WO2007105376A1 - 集積回路、及び集積回路システム - Google Patents

集積回路、及び集積回路システム Download PDF

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WO2007105376A1
WO2007105376A1 PCT/JP2007/050817 JP2007050817W WO2007105376A1 WO 2007105376 A1 WO2007105376 A1 WO 2007105376A1 JP 2007050817 W JP2007050817 W JP 2007050817W WO 2007105376 A1 WO2007105376 A1 WO 2007105376A1
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integrated circuit
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PCT/JP2007/050817
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English (en)
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Tomohiko Kitamura
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G—PHYSICS
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines

Definitions

  • SDRAM Synchronous Dynamic Random Access Memory
  • Patent Document 1 is a technique for selectively switching data processing devices that access SDRAM when a plurality of data processing devices including a CPU (Central Processing Unit) access a shared SDRAM. This prevents the SDRAM from malfunctioning when the control signal to the SDRAM is interrupted at the time of switching, causing the data processing device to access the SDRAM stably.
  • a CPU Central Processing Unit
  • Patent Document 2 is a technique for improving the efficiency of use of a data bus when a plurality of processors share and access a synchronous DRAM.
  • a time slot that can be accessed by each processor is set in advance.
  • Each processor accesses the synchronous DRAM in the set time slot.
  • the access order to the SDRAM of each processor is predetermined.
  • a technique is known in which the command address of each access request is sequentially input to the SDRAM in accordance with the arbitration rules. This is because the SDRAM accepts the read / write command and address input and reads / writes data after a predetermined clock, and reads / writes data to / from one command address. By inputting the next command or address before the operation is completed, the data transfer is controlled to be performed continuously, and the data bus usage efficiency can be improved.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-102779
  • Patent Document 2 Japanese Patent Laid-Open No. 7-311730
  • an integrated circuit having only a new functional part is manufactured and connected to the existing integrated circuit.
  • the SDRAM used in the integrated circuit is shared by the new integrated circuit, and the access efficiency of these integrated circuits is controlled with the same data bus usage efficiency as when transferring data with a single integrated circuit. There is a request.
  • the present invention has been made in view of the above situation.
  • processors and the like in a plurality of integrated circuits share a recording device such as an SDRAM, arbitration of access requests for each processor's equal power is performed.
  • An object of the present invention is to provide an integrated circuit and an integrated circuit system that allow access to a recording device so as to improve data transfer efficiency.
  • an integrated circuit includes a plurality of master circuits that share an external recording device and issue an access request including an address for data transfer to the recording device, An integrated circuit chip that controls access of the plurality of master circuits by selectively allowing one of the plurality of master circuits to access the recording device, and has a master circuit power external to the chip. Until the data transfer based on the access request of the input interface for accepting the access request and the access request of one of the plurality of master circuits selected to access the recording device is completed, the external master is completed.
  • the recording apparatus is a SDRAM (Synchronous Dynamic Random Access Memory).
  • the integrated circuit according to the present invention is a processor that accesses the same recording device such as SDRAM in a recording device such as SDRAM that can output an address or the like prior to actual data transfer. Even when an external integrated circuit including a master circuit such as the above is connected, it is possible to control access to the recording device from each master circuit so that the master circuit in the external integrated circuit is in its own chip. it can.
  • the internal master circuit When an internal master circuit is selected as an access target to a recording device such as SDRAM, and an access request from an external master circuit is received by the end of data transfer of the master circuit, the internal master circuit Output the address related to the access request of the external master circuit during the data transfer of the internal master circuit before the start of the data transfer in order to perform the data transfer of the external master circuit continuously after the data transfer Determine the output timing of the corresponding address. Therefore, it is not possible to output the address related to the data transfer of the master circuit in the other integrated circuit until the data transfer of the master circuit in one integrated circuit is completed as in the prior art. Data transfer similar to that in the own chip can be performed.
  • the integrated circuit chip has an output interface for outputting timing information for instructing an output timing of an address to the recording device to the outside of the chip
  • the access control circuit sequentially selects the master circuit that accesses the recording device when the plurality of master circuits and the external master circuit power access request are received, which is the master circuit that issued the received access request.
  • An arbitration circuit that determines the output timing of the address, and an access signal generation circuit that generates an access signal based on an access request of the plurality of master circuits.
  • the arbitration circuit accesses the recording device.
  • the external master the external master When the circuit is selected, the timing information indicating the output timing of the determined address is output as the output interface power, and when the plurality of master circuits are selected, the selected master circuit is indicated.
  • Arbitration result information may be sent to the access signal generation circuit, and the access signal generation circuit may generate an access signal based on an access request of the master circuit indicated by the arbitration result information and send it to the recording device. Good.
  • the arbitration circuit when the arbitration circuit causes the external integrated circuit connected to the chip to access the recording device, it transmits at least the output timing of the address to the external integrated circuit. Since the access signal generation circuit controls only the data transfer related to the access request of the master circuit within its own chip, even if the number of integrated circuits connected to the outside increases, the processing related to the data transfer is shared for each integrated circuit. Can be done.
  • the integrated circuit according to the present invention includes a plurality of master circuits that share an external recording device and issue an access request including an address for data transfer to the recording device.
  • An integrated circuit chip that controls access to the plurality of master circuits by selectively allowing one of the master circuits to access the recording device, and the master circuit power outside the own chip also accepts access requests.
  • the master device Based on the input interface, the plurality of master circuits, and the external master circuit, each access request received, the master device selects one of the plurality of master circuits and stores the data in the recording device. It is determined that the external master circuit is to perform data transfer and then the external master circuit is to perform data transfer, and at a predetermined time from the data transfer timing of each master circuit.
  • the predetermined condition is that an access request from an external master circuit is accepted following an access request of the internal master circuit power, and data transfer based on the access request of the internal master circuit is performed before the external master circuit.
  • the subsequent data transfer is performed as soon as possible after the end of the previous data transfer.
  • the access control circuit relates to the subsequent data transfer while the previous data transfer period is being performed and whether the output period of the address related to the subsequent data transfer overlaps or not. Since the output timing can be determined so as to output the address, even if the target to access the recording device is changed between the internal master circuit and the external master circuit, Data transfer can be performed by internal and external master circuits with similar data transfer efficiency.
  • the integrated circuit according to the present invention includes a plurality of master circuits that share an external recording device and issue an access request including an address for data transfer to the recording device.
  • An integrated circuit chip that controls access to the plurality of master circuits by selectively allowing one of the master circuits to access the recording device, and outputs the access request to the outside of the chip.
  • the interface an input interface for receiving timing information indicating the output timing of the address related to the output access request, and the access request from each of the plurality of master circuits, and the access request is received according to a predetermined rule.
  • Output interface force Sequentially output to outside, the input interface force
  • the timing information Put, based on the timing information received, Te, characterized in that it comprises an access control circuit for controlling such that I line access to the master circuit initiates an access request the output.
  • the integrated circuit according to the present invention includes the input interface that can accept the output timing of the address related to the access request from the master circuit in the own chip even by an external force.
  • the integrated circuit of the present invention is connected to an existing integrated circuit that can output the output timing of the address corresponding to the access request corresponding to the master circuit power in its own chip, the integrated circuit power and data The transfer timing can be accepted and the recording device can be accessed at that timing.
  • An access control circuit, and the second integrated circuit chip includes an address including an address for data transfer to the recording device.
  • a plurality of master circuits for issuing access requests; an output interface for outputting the access requests to the first integrated circuit chip; an input interface for receiving the timing information from an external force; and receiving the access requests from the plurality of master circuits.
  • the access request is sequentially output from the output interface to the first integrated circuit chip according to a predetermined rule, the input interface power is received, the timing information is received, and the output is performed based on the received timing information. And an access control circuit that controls the master circuit that has issued the access request to perform access.
  • the data processing device is a data processing device including a first integrated circuit chip, a second integrated circuit chip, and a recording device, and the first integrated circuit chip transfers data to the recording device.
  • An access control circuit for controlling access The second integrated circuit chip includes a plurality of master circuits for issuing an access request including an address for data transfer to the recording device, an output interface for outputting the access request to the first integrated circuit chip, and an output An input interface for receiving timing information indicating the output timing of the address related to the access request, and the access request from each of the plurality of master circuits, and sequentially receiving the access request from the output interface according to a predetermined rule.
  • An output that outputs to the first integrated circuit chip accepts the input interface power, receives the timing information, and controls access to the master circuit that issued the output access request based on the received timing information. And a control circuit. .
  • the first integrated circuit chip and the second integrated circuit chip pass the access request in the second integrated circuit chip and the address related to the access request of the master circuit in the second integrated circuit chip. Are connected to each other so that timing information indicating the output timing can be exchanged. Therefore, the access timings of the master circuits in both chips are arbitrated according to a predetermined arbitration rule in the first integrated circuit, and the data transfer by the master circuits in both chips is continuously performed. Can be determined.
  • the second integrated circuit chip can transfer data to the master circuit in its own chip based on the designated timing of the first integrated circuit chip force, and the data transfer processing is shared for each integrated circuit chip. It can be carried out.
  • FIG. 1 shows a configuration diagram of an integrated circuit system according to an embodiment.
  • FIG. 2 (a) shows an example of access request information stored in the buffer of the arbitration circuit 120 in the case of only the main LSI 100 according to the embodiment.
  • (B) shows an example of access request information stored in the buffer of the arbitration circuit 220 when an access request is issued from the main LSI 100 and the sub LSI 200 according to the embodiment, and
  • (c) shows the embodiment.
  • FIG. 3 is a timing chart showing changes over time in controlling data transfer when an access request is accepted only from main LSI 100.
  • FIG. 4 is a timing chart showing temporal changes in data control when an access request is received from the main LSI 100 and the sub LSI 200.
  • FIG. 1 shows a configuration diagram of an integrated circuit system composed of a main LSKLarge Scale Integration) and a sub LSI according to an embodiment, and an SDRAM shared by the main LSI and the sub LSI.
  • the masters A to C and masters a to c in the figure have a CPU that uses the SDRAM 300 as a main memory, and a DSP (Digital Signal P each master circuit in the main LSI 100 and the sub LSI 200 shares the SDRAM 300.
  • a DSP Digital Signal P each master circuit in the main LSI 100 and the sub LSI 200 shares the SDRAM 300.
  • the data processing apparatus including the main LSI 100 and the sub LSI 200 includes a clock supply circuit (not shown) and supplies a clock signal to the main LSI 100, the sub LSI 200, and the SDRAM 300.
  • the SDRAM 300 is a clock synchronous DRAM, and includes a clock input terminal, an address input terminal, a data input / output terminal, a command input terminal, and control terminals such as activation control.
  • the SDRAM 300 includes a command signal line connected to the command input terminal, an address signal line connected to the address input terminal, a data signal line connected to the data input / output terminal, and a control signal line connected to the control terminal.
  • the access signal generation circuit 130 of the main LSI 100 and the access signal generation circuit 230 of the sub LSI 200 are connected.
  • the SDRAM 300 accepts a command signal indicating a command (Write or Read), an address signal indicating an address, and a data signal indicating data from the main LSI 100 and the sub LSI 200 at a timing based on the clock.
  • the main LSI 100 in FIG. 1 includes a master ALL, a master B 112, a master C 113, an arbitration circuit 120, and an access signal generation circuit 130, is connected to the SDRAM 300, and is further connected to the ij LSI 200.
  • the master circuits of master Al 1, master B 112, and master C 113 are a CPU, a DSP, and the like, and each independently transfers data to SDRAM 300.
  • Each master circuit is connected to the arbitration circuit 120 through Req-A, Req-B, Req-C Req signal lines, and Ack-A, Ack-B, Ack-C Ack signal lines, respectively.
  • Each master circuit uses Com-A, Com-B, Com-C Com signal lines for sending commands to SDR AM300, Data-A, Data-B, for sending / receiving data to / from SDR AM300,
  • the data signal line of Data-c and the Add signal line of Add-A, Add-B, and Add-C for specifying the address of the SDRAM 300 are connected to the access signal generation circuit 130.
  • each master circuit When each master circuit requests data transfer, it sends an access request including information such as a command and data transfer amount to the arbitration circuit 120 through each Req signal line.
  • Each master circuit receives a response signal for the transmitted access request from the arbitration circuit 120 through each Ack signal line.
  • Each master circuit needs to send the command, address, and data related to the transmitted access request to the access signal generation circuit 130 through each Com signal line, Add signal line, and Data signal line, and then transfer data. If the response signal is received from the arbitration circuit 120, the next access request is sent to the arbitration circuit 120.
  • the arbitration circuit 120 is connected to each master circuit (A to C) by the Req signal line and the Ack signal line, and is an access signal generation circuit with a timing control signal line for transmitting the access timing including the arbitration result. Connected with 130.
  • the arbitration circuit 120 also includes an external Req signal line for accepting an access request from the sub LSI 200 to the SDRAM 300, and the SD The timing control signal line for transmitting the access timing to the RAM 300 is connected to the sub LSI 200.
  • timing control signal line in main LSI 100 is provided with a signal line for transmitting access timing for each master circuit (A to C).
  • the arbitration circuit 120 accepts an access request from each master circuit through each Req signal line, and also accepts an access request from the sub LSI 200.
  • the arbitration circuit 120 stores the access request information indicating the access request in a buffer (not shown) in the order received.
  • the buffer uses, for example, a FIFO buffer.
  • the access request information stored in the buffer includes information for identifying the access request source, the type of command, and data related to the access request. This information is associated with the transfer amount information.
  • the arbitration circuit 120 uses the data transfer amount of the access request information stored in the buffer and the clock cycle required for data transfer of each access request information based on the predetermined number of bits that can be transmitted in parallel. Calculate the number. Based on the timing based on the clock signal and the calculated number of clock cycles, the arbiter circuit 120 receives a command signal and a command signal from the master circuit or sub LSI 200 that is sequentially selected so that data transfer related to each access request is continuously performed. And the timing for sending the address signal to the SDRAM 300 is determined.
  • the arbitration circuit 120 determines whether or not the data transfer based on each access request is completed, regardless of whether or not the master circuit that issued the access request to transfer data has an internal master circuit power.
  • the command related to the access request of the master circuit selected as the target of data transfer after the data transfer during the output of the data signal related to each data transfer
  • the output timing of the command signal and address signal is determined so that the signal and address signal are output.
  • the arbitration circuit 120 determines the timing control signal line corresponding to the master circuit. Is sent to the access signal generation circuit 130. If the selected master circuit is the master circuit of the sub LSI 200, a timing control signal indicating the determined timing is sent to the gij LSI 200.
  • the arbitration circuit 120 transmits the access control timing to the access signal generation circuit 130 and the sub LSI 200 by outputting the timing control signal at a low level.
  • the access signal generation circuit 130 is connected to each master circuit by each Com signal line, Add signal line, and Data signal line, and the arbitration circuit 120 is a timing control signal line for each master circuit.
  • the SDRAM 300 is connected with a command signal line, an address signal line, a data signal line, and a control signal line.
  • the access signal generation circuit 130 receives commands, addresses, and data related to access requests through the Com signal line, the Add signal line, and the Data signal line of each of the masters Al1, master B112, and master C113. Is stored in a buffer (not shown). The access signal generation circuit 130 generates an access signal for performing data transfer with the SDRAM 300 based on the stored command, address, and data.
  • the generated access signal is a signal indicating each of the command, address, and data, a control signal for activating the SDRAM 300, and a burst transfer during writing to the end.
  • This is a command signal such as NOP (NO OPERATION).
  • the access signal generation circuit 130 receives the low-level timing control signal from the arbitration circuit 120, the access signal generation circuit 130 indicates an access signal (hereinafter, referred to as a command from the master circuit indicated by the timing control signal including the arbitration result information).
  • "Command signal” and an access signal indicating the address hereinafter referred to as "address signal” are sent to the SDRAM 300 through the command signal line and the address signal line.
  • an access signal indicating data hereinafter referred to as a “data signal” is sent through the data signal line at the predetermined timing described above and one clock after the command signal is transmitted. To send.
  • the IJLSI 200 shown in the figure like the main LSI 100, includes a master a 211, a master b 212, a master c 213, an arbitration circuit 220, and an access signal generation circuit 230.
  • the SDRA M300 is connected. .
  • Masters a to c are CPUs, DSPs, etc., similar to masters A to C described above.
  • Each master circuit has its own Req signal line (Req-a, Req-b, Req-c) and Ack signal. Lines (Ack-a, Ack-b, Ack-c) are connected to the arbitration circuit 220, and each Com signal line (Com-a, Com-b, Com-c), Add signal line (Add-a, Add) -Connected to the access signal generation circuit 230 by b, Add-c) and Data signal lines (Data-a, Data-b, Data-c).
  • each master circuit When transferring data to SDRAM 300, each master circuit sends an access request to arbitration circuit 220 through each Req signal line, and receives a response signal from arbitration circuit 220 through each Ack signal line. Each master circuit sends a command, an address, and data related to the access request sent to the arbitration circuit 220 to the access signal generation circuit 230 through each signal line.
  • the arbitration circuit 220 is connected to the master circuits (a to c) through the respective Req signal lines and Ack signal lines, and is connected to the main LSI 100 through the external Req signal lines and the timing control signal lines.
  • the access signal generation circuit 230 is connected by a signal line for transmitting master specifying information indicating a master circuit to which data is to be transferred to the SDRAM 300.
  • Arbitration circuit 220 accepts access requests sent out by master circuits (a to c), stores access request information in the order in which they are accepted, stores them in a buffer, for example, the order in which access requests are accepted, etc. Master circuits (a to c) that cause SDRAM 300 to perform data transfer are sequentially selected according to a pre-designed arbitration rule.
  • the arbitration circuit 220 stores the master circuit based on the selection result when the low-level timing control signal is received from the main LSI 100, and identifies the master circuit to the access signal generation circuit 230.
  • the master identification information indicating is sent.
  • the arbitration circuit 220 shall send out the next access request when it receives the timing control signal at the LOW level.
  • the access signal generation circuit 230 is connected to each master circuit (a to c) by each Com signal line, Add signal line, and Data signal line, and the arbitration circuit 220 receives master identification information.
  • the SDRAM 300 is connected by a command signal line, an address signal line, and a data signal line, and each signal line is the same as described above.
  • the access signal generation circuit 230 receives commands, addresses, and data from each master circuit (a to c) through each Com signal line, Add signal line, and Data signal line, and accesses the SDRAM300. Each access signal is generated and stored in a buffer.
  • the access signal generation circuit 230 receives the master specifying information from the arbitration circuit 220, and sends each access signal of the command and address of the master circuit indicated by the master specifying information to the SDRAM 300 through each signal line, and according to the command For example, in the case of a data write request, the data signal is sent to the SDRAM 300 through the data signal line at a timing one clock after the command input.
  • Fig. 2 (a) shows an example of access request information stored in the FIFO buffer by the arbitration circuit 120 that also accepts the master circuit (A to C) power. Show that the access request was accepted in the order of B 112 and master CI 13! /.
  • the acceptance order 11 shows the order in which the arbitration circuit 120 accepts the access request for convenience of explanation, and it is assumed that the access request information from which the router has been taken out does not remain in the buffer.
  • the Req signal line 12 is information for identifying the transmission source of the access request, and indicates the Req signal line that has accepted the access request.
  • Command 13 is a command indicating reading or writing of data to / from SDRAM 300. It is a For example, in the case of a data write request, it is indicated by “Write”, and for the sake of convenience of description, a character for identifying the master circuit is added, such as “WriteA”.
  • the transfer amount 14 indicates the amount of data that each master circuit needs to transfer to the SDRAM 300, and in this embodiment, the unit of the data amount is expressed in bytes.
  • the number of bits that can be transmitted in parallel is 16 bits.
  • the number of data transfer cycles is 2.
  • Fig. 2 (b) shows an example of access request information received from the arbitration circuit 220-power master circuit (ac) of the sub LSI 200 and stored in the buffer.
  • the master b212, master It shows that the access request was accepted in the order of a211 and master c213.
  • the access request information 20 shown in the figure is the same as the access request information 10 shown in FIG.
  • Figure 2 (c) shows an example of access request information received from the arbitration circuit 120-power master circuit (AC) and sub-LSI 200 of the main LSI 100 and stored in the buffer.
  • the master Al This indicates that access requests were accepted in the order of l1, ⁇ ijLSI200, and master C113.
  • the access request information 30 shown in the figure is the same as the access request information 10 shown in Fig. 2 (a), detailed description thereof is omitted.
  • the SDRAM 300 used in this operation example is a DDR SDRAM (Double Data Rate Synchronous DRAM), and in the timing charts shown in FIGS. 3 and 4, ck and / ck * are used for the S DRAM 300 to operate.
  • This is a clock
  • / CK * is a signal with the same period as CK and a phase opposite to CK
  • ck is shown as a solid line
  • / ck * is shown as a dotted line.
  • the SDRAM300 controls data input / output in synchronization with both rising and falling edges of the clock (ck), and the command is the rising edge of the clock (ck) and the falling edge of the clock (/ ck *). Latch in synchronization with the timing of the intersection. If the burst length is 4 cycles and the data write is requested, data write starts 1 clock after the Write command is input. Shall.
  • FIG. 3 is a timing chart showing a temporal change in which the arbitration circuit 120 that receives the access request from the masters A to C of the main LSI 100 controls data transfer to the SDRAM 300 related to the access request.
  • each access signal in response to a data write request from the master All 1 has a command signal WRITE-A, an address Write the signal as ADD-A and the data signal as AO.
  • the arbitration circuit 120 sequentially receives the write request shown in the access request information 10 in FIG. 2 (a) through the Req signal lines of the masters A to C and stores them in the buffer. Every time a write request is received, the arbitration circuit 120 receives the write request. Based on the data transfer amount and the number of bits that can be transmitted in parallel, the number of cycles required for data transfer is calculated.
  • the arbitration circuit 120 also identifies the master circuit for the Req signal line force that received the access request, determines the timing for inputting the command and address from the specified master circuit to the SDRAM 300, and arbitrates at the determined timing. A timing control signal including the result information is sent to the access signal generation circuit 130.
  • the arbitration circuit 120 identifies the master A that first transmitted the access request via the Req-A signal line.
  • the arbitration circuit 120 sends a low-level timing control signal to the access signal generation circuit 130 via the timing control signal line corresponding to the master Al 11 at the timing T1 in FIG.
  • the access signal generation circuit 130 inputs the command signal WRITE-A and address signal ADD-A of the master A1 11 to the SDRAM 300 at the timing of the rising edge T2 of the clock (ck). To do.
  • the access signal generation circuit 130 has a command signal WRITE-A and Data signals AO and A1 are input to SDRAM300 at the timing of the rising edge and falling edge of clock (ck) from T4 one clock after the input of address signal ADD-A.
  • the arbitration circuit 120 specifies the master B 112 as a master circuit to be accessed by the SDRAM 300 next to the master A 111.
  • the input of the master Bl 11 data signal starts from the rising edge of T6 when the master Al 11 data signal input ends.
  • the timing control signal of the LOW level is sent to the access signal generation circuit 130 through the timing control signal line corresponding to the master B 112 at the timing of T3.
  • the access signal generation circuit 130 When receiving the timing control signal, the access signal generation circuit 130 inputs the command signal WRITE-B of the master B 112 and the address signal ADD-B to the SDRAM 300 at the timing of the rising edge T4 of the clock (ck). The access signal generation circuit 130 generates the NOP signal until the next timing control signal is received, and inputs the NOP signal to the SDRAM 300 at the timing of the rising edge T6 of the clock (ck).
  • the access signal generation circuit 130 receives the command signal WRITE-B and address signal ADD-B of the master B112 at the timing of the rising edge and falling edge of the clock (ck) from T6 one clock after the input. Input the data signals B0 to B3 to the SDRAM300.
  • the access signal generation circuit 130 Upon receipt of the timing control signal, the access signal generation circuit 130 inputs the command signal WRITE-C and address signal A DD-C of the master C113 to the SDRAM 300 at the timing of the rising edge T8 of the clock (ck). . Also, the rising edge and falling edge of the clock (ck) from T10 one clock after the input of command signal WRITE-C and address signal ADD-C. The data signals C0 and C1 of the master CI 13 are input to the SDRAM 300 at the timing of the edge.
  • the SDRAM 300 latches each access signal input at each timing described above at a timing based on the clock.
  • FIG. 4 is a timing chart showing a temporal change in which the arbitration circuit 120 that receives an access request from the master circuit of the main LSI 100 and the sub LSI 200 controls data transfer to the SDRAM 300 related to the access request.
  • this is a result of controlling the data transfer from each master circuit of the main LSI 100 and the sub LSI 200 to the SDRAM 300 based on the arbitration circuit 120 of the main LSI 100. Show and speak.
  • the access request information 20 shown in FIG. 2 (b) indicates the access request accepted by the arbitration circuit 220 of the sub LSI 200 as described above.
  • the arbitration circuit 220 is the earliest through the Reqb signal line.
  • the master b212 that sent the access request is selected, an access request including information on the command “Writeb” and transfer amount “8 bytes” is sent to the main LSI 100 through the external Req signal line, and the selection result indicating the master b212 is displayed.
  • the arbitration circuit 120 of the main LSI 100 identifies the master Al 11 that received the access request first in the access request information 30 of FIG. 2 (c).
  • the arbitration circuit 120 sends a low-level timing control signal to the access signal generation circuit 130 through the timing control signal line corresponding to the master A111 at T1 in FIG.
  • the circuit 130 inputs the command signal WRITE-A and the address signal ADD-A to the SDRAM 300 at the timing of T2.
  • the access signal generation circuit 130 generates the data signal AO at the timing of the rising edge and falling edge of the clock (ck) of T4 one clock after the input of the command signal WRITE-A and the address signal ADD-A.
  • Al is input to SDRAM300.
  • the arbitration circuit 120 sets the sub LSI 200 as the access target because the Req signal line indicating the transmission source of the next access request is “external Req” in the access request information 30 of FIG. To identify.
  • the arbitration circuit 120 Since the data transfer cycle of the master All 1 is 2 cycles, the arbitration circuit 120 has the T3 register so that the data of the sub LSI 200 can be input from the rising edge of the clock (ck) of T6 when the input ends. At timing, a low-level timing control signal is sent to the sub LSI 200.
  • the arbitration circuit 220 of the sub LSI 200 When the arbitration circuit 220 of the sub LSI 200 receives the timing control signal from the main LSI 100, the arbitration circuit 220 identifies the master b212 based on the stored selection result, and sends master identification information indicating the master b212 to the access signal generation circuit 230. .
  • the access signal generation circuit 220 receives the master identification information
  • the command signal WRITE-b and address signal ADD-b of the master b212 indicated by the master identification information are transferred to the rising edge T4 of the clock (ck). Input to SDRAM300 at timing.
  • the access signal generation circuit 230 receives the data b0 to b3 of the master b212 at the timing of the rising edge and falling edge of the clock from T6 one clock after the input of the command signal WRITE-b and the address signal ADD-b. Input to SDRAM300.
  • the access signal generation circuit 130 of the main LSI 100 receives the next access control signal at the timing of the rising edge T4 of the clock (ck) after the input of the command signal WRITE-A and the address signal ADD-A. NOP signal is input to SDRAM300 until is input.
  • the arbitration circuit 120 of the main LSI 100 specifies the master C 113 as an access target from the access request information 30 in FIG. 2 (c).
  • the arbitration circuit 120 Since the data transfer cycle of the gijLSI200 is 4 cycles, the arbitration circuit 120 starts the data transfer of the master C113 from the rising edge of the clock (ck) of T10 when the data transfer ends.
  • a low-level timing control signal is sent to the access signal generation circuit 130 through the timing control signal line corresponding to the master C113.
  • the access signal generation circuit 130 When receiving the timing control signal, the access signal generation circuit 130 inputs the command signal WRITE-C of the master C113 and the address signal A DD-C to the SDRAM 300 at the timing of the rising edge T8 of the clock (ck).
  • the access signal generation circuit 130 receives the rising edge and the rising edge of the clock (ck) from T10 one clock after the input of the command signal WRITE-C and address signal ADD-C of the master C113. Input master CI 13 data CO, C1 to SDRAM300 at falling edge timing
  • FIG. 4 When the example of FIG. 4 shown in the above-described embodiment is realized by using the conventional technique, it is shown in FIG.
  • the data transfer period of each master circuit selected as the target to access the SDRAM the command and address output period related to the access request of the master circuit to transfer data following the data transfer, It is possible to output commands and addresses related to the subsequent data transfer in parallel with the previous data transfer, and as a result, as in the case of a single integrated circuit. Therefore, the data transfer of each master circuit selected as the SDRAM access target can be continuously performed, and the data transfer efficiency can be improved as compared with the conventional case.
  • FIG. 5 shows a configuration diagram of an integrated circuit system according to a modification of the above-described embodiment.
  • the arbitration circuit on the main LSI 100 side determines the access timing of each access request based only on the arbitration result, and based on the timing V, the main LSI 100 and the sub LSI 200
  • the access timing of each access request is determined by the access signal generation circuit of the main LSI 100, and data is transferred to the SDRAM 300.
  • the arbitration circuit 121 of the main LSI 100 sequentially selects the master circuit or the sub LSI 200 to be accessed by the SDRAM 300 according to a predetermined rule, but the access signal generation circuit 131 of the main LSI 100 Sends only arbitration result information indicating the selection result, and sends a response signal to the sub-LSI 200 indicating that the access request has been accepted.
  • the arbitration circuit 221 of the sub-LSI 200 identifies the master circuit (a to c) that is the source of the access request corresponding to the response signal, as in the embodiment, and The specific information is sent to the access signal generation circuit 231.
  • the access signal generation circuit 231 generates a command, address, and data access signal for the master circuit indicated in the master identification information, and sends it to the access signal generation circuit 131 of the main LSI 100.
  • the access signal generation circuit 131 of the main LSI 100 generates an access signal for the master circuit (A to C) in its own chip as in the embodiment, and transmits the generated access signal and the sub LSI 200. Based on the arbitration result information, the access signal thus transmitted is sent to the SDRAM 300 so that the data transfer related to each access request is continuously performed.
  • the LSI according to the present invention has been described based on the embodiment.
  • the present invention can be modified as follows, and the present invention is of course not limited to the LSI shown in the above-described embodiment.
  • the arbitration circuit 120 has been described using the arbitration rule that specifies the master circuit that accesses the SDRAM 300 in the order in which the access requests are received.
  • the arbitration rule may be a rule in which the priority of the master circuit to which the access request should be prioritized is determined by the user, or information indicating the arbitration rule is acquired from the sub-LSI 200, and the access request according to the acquired rule
  • the arbitration may be changed dynamically.
  • each master circuit power is accepted by the master circuit power, the master circuit for accessing the SDRAM 300 is specified, and the command, address, and data of the master circuit specified by the arbitration circuit are transferred to the SDRAM.
  • the operation of sending and controlling access has been described as being performed by the arbitration circuit and the access signal circuit. However, a configuration in which these operations are performed by one circuit may be used.
  • the power described as supplying the clock to the main LSI 100 and the sub LSI 200 is supplied to the main LSI 100, and the main LSI 100 to the sub LSI 200 is used for phase adjustment.
  • a clock may be output, and the iiLSI 200 may perform access at a timing based on the clock.
  • the arbitration circuit 120 has been described as determining the data transfer timing in its own chip.
  • the access signal generation circuit 130 must determine the data transfer timing in its own chip. It is good.
  • the arbitration circuit 120 sends only the arbitration result information to the access signal generation circuit 130 for access to the master circuit in its own chip, and the access signal generation circuit 130 is the master in the order indicated by the arbitration result information. Signals such as commands with circuit power are sent at a timing based on the clock.
  • the arbitration circuit 120 also has a function of monitoring the status of data transfer between the access signal generation circuit 130 and the SDRAM 300. Based on the status of data transfer to the SDRAM 300, the arbitration circuit 120 is connected to the master circuit of the own chip and the sub LSI 200. The access timing of the sub LSI 200 is determined and an access control signal is sent so that data transfer related to the access request can be continuously performed. To do.
  • the SDRAM 300 is a DDR SDRAM.
  • the command input force is not limited to this as long as it is a clock-synchronized recording device that transfers data at a predetermined timing.
  • the arbitration circuit 120 of the main LSI 100 and the access signal generation circuit 130 are described as being connected through the timing control signal line for each master circuit (A to C). As long as the access timing can be transmitted, either serial transmission or other parallel transmission can be used.
  • the access signal generation circuit 130 of the main LSI 100 outputs a control signal to the SDRAM 300 based on the timing control signal.
  • the access signal generation circuit of the gijLSI 200 A control signal may be output from 230 to the SDRAM 300.
  • each master circuit of the main LSI 100 and the sub LSI 200 has been described as sending an access request including the data transfer amount to the arbitration circuit. However, the data transfer amount of each master circuit is described. If is a fixed length, each master circuit does not send V and the data transfer amount to the arbitration circuit in response to the access request!
  • the integrated circuit system and the integrated circuit according to the present invention can be used for information equipment such as an image processing apparatus.

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Abstract

　本発明に係る主ＬＳＩは、ＳＤＲＡＭへのアクセス要求を送出する複数のマスタ回路と、副ＬＳＩのマスタ回路からアクセス要求を受付ける入力インタフェースと、自チップ内のマスタ回路からと入力インタフェースからアクセス要求を受付け、所定の調停規則に従って、逐次、ＳＤＲＡＭへアクセスさせるマスタ回路を選択し、各マスタ回路のデータ転送に係るアドレスの出力タイミングを決定する調停回路と、決定されたタイミングで選択したマスタ回路にＳＤＲＡＭへのアクセスを行わせるアクセス信号生成回路とを備える。

Description

明 細 書
集積回路、及び集積回路システム
技術分野
[0001] 本発明は、メモリの共有に関し、特に、複数の集積回路で外部メモリを共有する技 術に関する。
背景技術
[0002] SDRAM(Synchronous Dynamic Random Access Memory)等のメモリを共有する技 術が特許文献に開示されて 、る。
特許文献 1は、 CPU(Central Processing Unit)等を備えた複数のデータ処理装置 がーつの SDRAMを共有してアクセスする場合に、 SDRAMにアクセスするデータ 処理装置を選択的に切替える技術であり、その切替え時に SDRAMへの制御信号 が中断されて不定状態となることによる SDRAMの誤動作を防止し、各データ処理 装置に安定して SDRAMへのアクセスを行わせるものである。
[0003] 特許文献 2は、複数のプロセッサが同期式 DRAMを共有してアクセスする場合に、 データバスの使用効率を向上させるための技術であり、各プロセッサがアクセスでき るタイムスロットを予め設定し、各プロセッサは設定されたタイムスロットにおいて同期 式 DRAMへアクセスするものである。
また、単一の集積回路に複数のプロセッサ等を搭載し、 SDRAMを共有する場合 において、これらの各プロセッサ等力 アクセス要求が出された際、各プロセッサ等の SDRAMへのアクセス順序を予め定めた調停規則に従い、各アクセス要求のコマン ドゃアドレスを順次 SDRAMへ入力する技術が知られている。これは、 SDRAMがプ 口セッサ等力 読み出しや書き込みのコマンドやアドレスの入力を受付けて力 所定 クロック後にデータの読み出し又は書き込みを行うことを考慮し、一つのコマンドゃァ ドレスに対するデータの読み出し又は書き込みが終了するまでに次のコマンドやアド レスを入力することで、データ転送を連続して行うように制御するものであり、データ バスの使用効率を向上させることができる。
特許文献 1 :特開 2004— 102779号公報 特許文献 2：特開平 7— 311730号公報
発明の開示
発明が解決しょうとする課題
[0004] ところで、近年のデジタル情報機器等は、高機能化及び多機能化が求められてお り、既存の集積回路に他の機能を付加したい場合がある。
このような場合、効率的及び経済的理由から、新たな機能を付加した集積回路を製 造し直すより、新たな機能部分のみの集積回路を製造して既存の集積回路に接続し 、既存の集積回路で用いていた SDRAMを新たな集積回路に共用させ、単一の集 積回路でデータ転送する場合と同様のデータバスの使用効率で、これらの集積回路 力 のアクセスを制御した 、と 、う要望がある。
[0005] し力しながら、上述した既存の集積回路は、外部の集積回路を接続することを想定 して製造されておらず、上記特許文献の技術を用いて、新たに製造した集積回路に よる SDRAMのアクセスまで含めて調停したとしても、一方の集積回路力ものァクセ ス要求に係るデータ転送が終了するまでは他方の集積回路のアクセス要求に係るコ マンド等を出力できない。
[0006] 本発明は、上記の状況に鑑みてなされたものであり、複数の集積回路内のプロセッ サ等が SDRAM等の記録デバイスを共有する場合に、各プロセッサ等力 のァクセ ス要求を調停し、データ転送効率を従来より向上させるように記録デバイスヘアクセ スさせる集積回路及び集積回路システムを提供することを目的とする。
課題を解決するための手段
[0007] 上記課題を解決するために、本発明に係る集積回路は、外部の記録装置を共有し 、前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数 のマスタ回路を含み、前記複数のマスタ回路のうち、一つのマスタ回路に前記記録 装置へ選択的にアクセスさせることにより、前記複数のマスタ回路のアクセスを制御 する集積回路チップであって、自チップの外部のマスタ回路力 アクセス要求を受付 ける入力インタフ ースと、前記記録装置にアクセスさせるべく選択した前記複数の マスタ回路のうちの一のマスタ回路のアクセス要求に基づくデータ転送が終了するま でに、前記外部のマスタ回路からのアクセス要求を受付けた場合、当該データ転送 中に当該外部のマスタ回路からのアクセス要求に係るアドレスを出力するように、当 該アドレスの出力タイミングを決定し、当該外部のマスタ回路に当該決定したタイミン グに応じて前記記録装置へアクセスさせるよう制御するアクセス制御回路とを含むこ とを特徴する。前記記録装置は、 SDRAM(Synchronous Dynamic Random Access M emory)であることを特徴とする。
発明の効果
[0008] 上述の構成によって、本発明に係る集積回路は、実際のデータ転送に先行してァ ドレス等を出力できる SDRAM等の記録装置においては、同一の SDRAM等の記 録装置にアクセスするプロセッサ等のマスタ回路を含む外部の集積回路が接続され た場合でも、その外部の集積回路内のマスタ回路が自チップ内にある様に、各マスタ 回路からの記録装置へのアクセスを制御することができる。つまり、 SDRAM等の記 録装置へのアクセス対象として内部のマスタ回路が選択され、そのマスタ回路のデー タ転送終了までに外部のマスタ回路のアクセス要求を受付けた場合、当該内部のマ スタ回路のデータ転送に連続して当該外部のマスタ回路のデータ転送を行わせるた めに、当該データ転送開始より前の内部のマスタ回路のデータ転送中に当該外部の マスタ回路のアクセス要求に係るアドレスを出力するよう当該アドレスの出力タイミン グ決定する。従って、従来技術の様に一方の集積回路におけるマスタ回路のデータ 転送が終了するまで、他方の集積回路におけるマスタ回路のデータ転送に係るアド レスを出力できないということがないため、外部のマスタ回路が自チップ内にある場合 と同様のデータ転送を行うことができる。
[0009] また、前記集積回路チップは、前記集積回路チップは、前記記録装置へのアドレス の出力タイミングを指示するためのタイミング情報を、 自チップの外部に出力する出 力インタフェースを有し、前記アクセス制御回路は、前記複数のマスタ回路及び前記 外部のマスタ回路力 アクセス要求を受け付けた場合に、当該受付けたアクセス要 求を発したマスタ回路の中力 前記記録装置にアクセスさせるマスタ回路を逐次選 択し、前記アドレスの出力タイミングの決定を行う調停回路と、前記複数のマスタ回路 のアクセス要求に基づくアクセス用信号を生成するアクセス信号生成回路を含み、前 記調停回路は、前記記録装置にアクセスさせるマスタ回路として、前記外部のマスタ 回路を選択した場合には、決定した前記アドレスの出力タイミングを指示する前記タ イミング情報を前記出力インタフェース力 出力し、前記複数のマスタ回路を選択し た場合には、当該選択したマスタ回路を示す調停結果情報を前記アクセス信号生成 回路へ送出し、前記アクセス信号生成回路は、前記調停結果情報が示すマスタ回路 のアクセス要求に基づくアクセス用信号を生成して前記記録装置へ送出することとし てもよい。
[0010] この構成によれば、調停回路は、自チップに接続された外部の集積回路に記録装 置へアクセスさせる場合には、外部の集積回路には少なくともアドレスの出力タイミン グだけを伝達し、アクセス信号生成回路は自チップ内のマスタ回路力ものアクセス要 求に係るデータ転送だけを制御するため、外部に接続する集積回路が増えた場合 でも、集積回路毎にデータ転送に係る処理を分担して行うことができる。
[0011] また、本発明に係る集積回路は、外部の記録装置を共有し、前記記録装置にデー タ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路を含み、前 記複数のマスタ回路のうち、一つのマスタ回路に前記記録装置へ選択的にアクセス させることにより、前記複数のマスタ回路のアクセスを制御する集積回路チップであつ て、自チップの外部のマスタ回路力もアクセス要求を受付ける入力インタフェースと、 前記複数のマスタ回路と前記外部のマスタ回路力 受付けた各アクセス要求に基づ き、所定条件下で、前記複数のマスタ回路のいずれかを選択して前記記録装置にデ ータ転送を行わせ、続、て前記外部のマスタ回路にデータ転送を行わせるよう決定 するとともに、各マスタ回路のデータ転送タイミングより所定時間先行して当該マスタ 回路のアクセス要求に係るアドレスの出力タイミングを、いずれかのマスタ回路による データ転送が行われる期間と重複するか否かにかかわらず決定し、当該決定した出 力タイミングに応じて当該マスタ回路に前記記録装置へアクセスさせるよう制御する アクセス制御回路とを含むことを特徴とする。
[0012] 所定条件とは、内部のマスタ回路力 のアクセス要求に続いて外部のマスタ回路か らのアクセス要求を受付け、内部のマスタ回路のアクセス要求に基づくデータ転送を 外部のマスタ回路より先に行わせる場合において、後のデータ転送を先のデータ転 送終了後できるだけ早く行うという条件である。この構成によれば、上記条件下にお いて、アクセス制御回路は、先のデータ転送期間と後のデータ転送に係るアドレスの 出力期間が重複する力否か関係なぐ先のデータ転送が行われている間に後のデ ータ転送に係るアドレスを出力するよう出力タイミングを決定することができるので、内 部のマスタ回路と外部のマスタ回路との間で記録装置へアクセスさせる対象が遷移し た場合でも、単一の集積回路の場合と同様のデータ転送効率で内部及び外部のマ スタ回路にデータ転送を行わせることができる。
[0013] また、本発明に係る集積回路は、外部の記録装置を共有し、前記記録装置にデー タ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路を含み、前 記複数のマスタ回路のうち、一つのマスタ回路に前記記録装置へ選択的にアクセス させることにより、前記複数のマスタ回路のアクセスを制御する集積回路チップであつ て、自チップの外部へ前記アクセス要求を出力する出力インタフェースと、出力した アクセス要求に係るアドレスの出力タイミングを指示するタイミング情報を外部力 受 付ける入力インタフェースと、前記複数の各マスタ回路から前記アクセス要求を受付 け、所定の規則に従って当該アクセス要求を前記出力インタフェース力 逐次外部 へ出力し、前記入力インタフェース力 前記タイミング情報を受付け、受付けたタイミ ング情報に基づ 、て、当該出力したアクセス要求を発したマスタ回路にアクセスを行 わせるよう制御するアクセス制御回路とを含むことを特徴とする。
[0014] この構成によれば、本発明に係る集積回路は、 自チップ内のマスタ回路からのァク セス要求に係るアドレスの出力タイミングを外部力も受付けることができる入力インタ フェースを備えているため、本発明の集積回路が、自チップ内のマスタ回路力ものァ クセス要求に対応するアドレスの出力タイミングを出力することができる既存の集積回 路と接続された場合には、その集積回路力もデータ転送タイミングを受付けてそのタ イミングで記録装置にアクセスすることができる。
[0015] また、本発明に係る集積回路システムは、外部の記録装置を第一集積回路チップ と第二集積回路チップとで共有する集積回路システムであって、前記第一集積回路 チップは、前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発す る複数のマスタ回路と、前記第二集積回路チップ内のマスタ回路から前記記録装置 にデータ転送するためのアクセス要求を受付ける入力インタフェースと、前記記録装 置へのアドレスの出力タイミングを指示するためのタイミング情報を第二集積回路チ ップに出力する出力インタフェースと、前記記録装置にアクセスさせるべく選択した前 記複数のマスタ回路のうちの一のマスタ回路のアクセス要求に基づくデータ転送が 終了するまでに、前記第二集積回路チップ内のマスタ回路からのアクセス要求を受 付けた場合、当該データ転送中に当該第二集積回路チップのマスタ回路力 のァク セス要求に係るアドレスを出力するように、当該アドレスの出力タイミングを決定し、当 該第二集積回路チップのマスタ回路に当該決定したタイミングに応じて前記記録装 置へアクセスさせるよう制御するアクセス制御回路とを備え、前記第二集積回路チッ プは、前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する 複数のマスタ回路と、前記第一集積回路チップへ前記アクセス要求を出力する出力 インタフェースと、前記タイミング情報を外部力 受付ける入力インタフェースと、前記 複数の各マスタ回路から前記アクセス要求を受付け、所定の規則に従って当該ァク セス要求を前記出力インタフェースから、逐次、前記第一集積回路チップへ出力し、 前記入力インタフェース力 前記タイミング情報を受付け、受付けたタイミング情報に 基づ 、て、当該出力したアクセス要求を発したマスタ回路にアクセスを行わせるよう 制御するアクセス制御回路とを備えることを特徴とする。
また、本発明に係るデータ処理装置は、第一集積回路チップと第二集積回路チッ プと記録装置を備えるデータ処理装置であって、前記第一集積回路チップは、前記 記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数のマスタ 回路と、前記第二集積回路チップ内のマスタ回路力 前記アクセス要求を受付ける 人力インタフェースと、前記記録装置へのアクセスタイミングを指示するためのタイミ ング情報を第二集積回路チップに出力する出力インタフェースと、前記記録装置に アクセスさせるべく選択した前記複数のマスタ回路のうちの一のマスタ回路のァクセ ス要求に基づくデータ転送が終了するまでに、前記第二集積回路チップ内のマスタ 回路力 のアクセス要求を受付けた場合、当該データ転送中に当該第二集積回路 チップのマスタ回路力 のアクセス要求に係るアドレスを出力するように、当該アドレ スの出力タイミングを決定し、当該第二集積回路チップのマスタ回路に当該決定した タイミングに応じて前記記録装置へアクセスさせるよう制御するアクセス制御回路とを 備え、前記第二集積回路チップは、前記記録装置にデータ転送するためのアドレス を含むアクセス要求を発する複数のマスタ回路と、前記第一集積回路チップへ前記 アクセス要求を出力する出力インタフェースと、出力したアクセス要求に係るアドレス の出力タイミングを指示するタイミング情報を外部力 受付ける入力インタフェースと、 前記複数の各マスタ回路から前記アクセス要求を受付け、所定の規則に従って当該 アクセス要求を前記出力インタフェースから、逐次、前記第一集積回路チップへ出力 し、前記入力インタフェース力 前記タイミング情報を受付け、受付けたタイミング情 報に基づ 、て、当該出力したアクセス要求を発したマスタ回路にアクセスを行わせる よう制御するアクセス制御回路とを備えることを特徴とする。
[0017] この構成によれば、第一集積回路チップと第二集積回路チップは、第二集積回路 チップ内のアクセス要求の受け渡しと、第二集積回路チップにおけるマスタ回路のァ クセス要求に係るアドレスの出力タイミングを示すタイミング情報の受け渡しができる ように相互に接続されている。そのため、第一集積回路で両チップ内のマスタ回路の アクセス要求を所定の調停規則に従って調停し、両チップ内のマスタ回路によるデ ータ転送が連続して行われるように各マスタ回路のアクセスタイミングを決定すること ができる。また、第二集積回路チップは、第一集積回路チップ力も指示されたタイミン グに基づいて自チップ内のマスタ回路にデータ転送させることができ、データ転送処 理を集積回路チップ毎に分担して行うことができる。
図面の簡単な説明
[0018] [図 1]実施の形態に係る集積回路システムの構成図を示している。
[図 2](a)は実施の形態に係る主 LSI100だけの場合に、調停回路 120のバッファに 格納したアクセス要求情報の一例を示して 、る。（b)は実施の形態に係る主 LSI100 と副 LSI200からアクセス要求が出された場合の、調停回路 220のバッファに格納し たアクセス要求情報の一例を示しており、（c)は実施の形態に係る主 LSI100と副 LSI 200からアクセス要求が出された場合の、調停回路 120のバッファに格納したァクセ ス要求情報の一例を示して 、る。
[図 3]主 LSI100からのみアクセス要求を受付けた場合の、データ転送を制御する時 間的変化を示すタイミングチャートである。 [図 4]主 LSIlOO及び副 LSI200からアクセス要求を受付けた場合の、データ! 制御する時間的変化を示すタイミングチャートである。
圆 5]実施の形態の変形例に係る集積回路システムの構成図を示している。
[図 6]実施の形態の図 4の例を従来技術を用いて表した図である。
符号の説明
[0019] 100 主 LSI
111 マスタ A
112 マスタ B
113 マスタ C
120、 121 主 LSIの調停回路
130、 131 主 LSIのアクセス信号生成回路
200 副 LSI
211 マスタ a
212 マスタ b
213 マスタ c
220、 221 副 LSIの調停回路
230、 231 副 LSIのアクセス信号生成回路
300 SDRAM
発明を実施するための最良の形態
[0020] <実施の形態 >
<概要 >
図 1は、実施の形態に係る主 LSKLarge Scale Integration)と副 LSIで構成される集 積回路システムの構成図と、主 LSIと副 LSIで共有する SDRAMとを示して 、る。
[0021] 同図の主 LSI100と副 LSI200は、例えばデジタル情報機器の画像処理等の演算 処理を行うデータ処理装置に搭載されるものであり、両 LSIは同一装置内部に搭載さ れるものである。
また、同図のマスタ A〜C及びマスタ a〜cは、 SDRAM300を主記憶として用いる CPUや、画像データ等を同図に示す SDRAM300に格納する DSP(Digital Signal P rocessor)等であり、主 LSI100と副 LSI200内の各マスタ回路は SDRAM300を共 有する。
[0022] 本発明に係る主 LSI100及び副 LSI200を搭載するデータ処理装置は、各 LSI内 の各マスタ回路から SDRAM300へのアクセス要求 (Read要求、又は Write要求)が出 された場合、主 LSI100でこれらのアクセス要求を調停し、 SDRAM300へのァクセ スタイミングを決定する。各 LSIはその調停結果とアクセスタイミングに基づ 、て SDR AM300へアクセスを行う。
[0023] 尚、主 LSI100及び副 LSI200を搭載するデータ処理装置は、図示しないクロック 供給回路を備えており、主 LSI100、副 LSI200、及び SDRAM300へクロック信号 を供給しているものとする。
<構成>
1.SDRAM300
SDRAM300は、クロック同期型の DRAMであり、クロック入力端子、アドレス入力 端子、データ入出力端子、コマンド入力端子、起動制御等の制御用端子を備えてい る。 SDRAM300は、コマンド入力端子に接続されたコマンド信号線、アドレス入力 端子に接続されたアドレス信号線、データ入出力端子に接続されたデータ信号線、 及び制御用端子に接続された制御信号線により、主 LSI100のアクセス信号生成回 路 130及び副 LSI200のアクセス信号生成回路 230と接続されている。
[0024] 尚、データ信号線は SDRAM300との間でデータを並列伝送するための複数本の 信号線が用意されているものとする。
SDRAM300は、主 LSI100及び副 LSI200からコマンド (Write又は Read)を示すコ マンド信号、アドレスを示すアドレス信号、及びデータを示すデータ信号を対応する 各端子力もクロックに基づくタイミングで受付ける。
[0025] また、受付けたコマンド信号で示されるコマンドに応じて、予め設定されたタイミング で、アドレス信号で示されるアドレスに格納されているデータの読出しを行い、又はァ ドレス信号で示されるアドレスにデータ信号で示されるデータの書き込みを行う。 尚、本実施の形態では、例えば、 Readコマンドの場合にはコマンド入力から 2クロッ ク後のタイミングでデータの読み出しを開始し、 Writeコマンドの場合にはコマンド入 力から 1クロック後のタイミングでデータの書き込みを開始するものとする。
[0026] 2. 主 LSI100
図 1の主 LSI100は、マスタ Al l l、マスタ B112、マスタ C113、調停回路 120、及 びアクセス信号生成回路 130を備え、 SDRAM300と接続されており、更に、畐 ijLSI 200とも接続されている。
以下、各部について説明する。
[0027] くマスタ A〜C>
マスタ Al l 1、マスタ B112、及びマスタ C113のマスタ回路は、上述した様に CPU や DSP等であり、各々独立して SDRAM300へデータ転送を行う。
各マスタ回路は、 Req- A、 Req- B、 Req- Cの Req信号線、及び Ack- A、 Ack- B、 Ack- Cの Ack信号線で調停回路 120と各々接続されており、更に、各マスタ回路は、 SDR AM300へコマンドを送出するための Com- A、 Com- B、 Com- Cの Com信号線、 SDR AM300との間でデータを送受信するための Data-A、 Data-B、 Data-cの Data信号線 、及び SDRAM300のアドレスを指定するための Add-A、 Add-B、 Add-Cの Add信号 線でアクセス信号生成回路 130と接続されている。
[0028] 各マスタ回路は、データ転送を要求する際、各々の Req信号線を通じて、コマンド及 びデータ転送量等の情報を含むアクセス要求を調停回路 120へ送出する。
また、各マスタ回路は、各々の Ack信号線を通じて、送出したアクセス要求に対する 応答信号を調停回路 120から受付ける。各マスタ回路は、送出したアクセス要求に 係るコマンド、アドレス、及びデータを、各々の Com信号線、 Add信号線、及び Data信 号線を通じてアクセス信号生成回路 130へ送出し、続けてデータ転送する必要があ れば、調停回路 120から応答信号を受付けた際に次のアクセス要求を調停回路 120 へ送出する。
[0029] く調停回路 120 >
調停回路 120は、上述した様に、各マスタ回路 (A〜C)と Req信号線及び Ack信号 線で接続され、調停結果を含むアクセスタイミングを伝達するためのタイミング制御信 号線でアクセス信号生成回路 130と接続されている。また、調停回路 120は、副 LSI 200から SDRAM300へのアクセス要求を受付けるための外部 Req信号線、及び SD RAM300へのアクセスタイミングを伝達するためのタイミング制御信号線で副 LSI20 0と接続されている。
[0030] 尚、主 LSI100内のタイミング制御信号線は、マスタ回路 (A〜C)毎にアクセスタイミ ングを伝達するための信号線を用意しているものとする。
調停回路 120は、各マスタ回路から各々の Req信号線を通じてアクセス要求を受付 け、また、副 LSI200からもアクセス要求を受付ける。調停回路 120は、アクセス要求 を示すアクセス要求情報を受付けた順に図示しないバッファへ格納する。
[0031] 尚、バッファは、本実施の形態では、例えば FIFOバッファを用い、バッファに格納 するアクセス要求情報は、アクセス要求元を識別するための情報と、コマンドの種類と 、アクセス要求に係るデータ転送量の情報とを対応づけた情報である。
また、調停回路 120は、アクセス要求情報をバッファへ格納後、例えばアクセス要 求を受付けた順等の予め設計された調停規則に従い、アクセス要求情報に基づい て、マスタ回路 (A〜C)及び副 LSI200の!、ずれか一つを SDRAM300にデータ転 送を行わせる対象として選択する。
[0032] 更に、調停回路 120は、バッファに格納したアクセス要求情報のデータ転送量と既 定の並列伝送可能なビット数に基づ 、て、各アクセス要求情報のデータ転送に要す るクロックサイクル数を算出する。調停回路 120は、クロック信号に基づくタイミングと 算出したクロックサイクル数とに基づいて、各アクセス要求に係るデータ転送が連続し て行なわれるように、逐次選択するマスタ回路又は副 LSI200からのコマンド信号及 びアドレス信号を SDRAM300に送出するタイミングを決定する。
[0033] つまり、調停回路 120は、データ転送すべきアクセス要求を発したマスタ回路が内 部のマスタ回路力否かを問わず、また、各アクセス要求に基づくデータ転送の終了を 判断することなぐ各アクセス要求に基づくデータ転送をできるだけ連続して行うため に、各データ転送に係るデータ信号の出力中に、当該データ転送の次にデータ転送 する対象として選択されたマスタ回路のアクセス要求に係るコマンド信号及びアドレ ス信号を出力するようにコマンド信号及びアドレス信号の出力タイミングを決定する。
[0034] また、調停回路 120は、そのタイミングを決定した際、選択したマスタ回路が主 LSI 100におけるマスタ回路であれば、そのマスタ回路に対応するタイミング制御信号線 を通じて決定したタイミングを示すタイミング制御信号をアクセス信号生成回路 130 へ送出し、選択したマスタ回路が副 LSI200のマスタ回路であれば、 gijLSI200へ決 定したタイミングを示すタイミング制御信号を送出する。
[0035] 尚、本実施の形態では、調停回路 120はタイミング制御信号を LOWレベルにして 出力することによりアクセス信号生成回路 130及び副 LSI200へアクセスタイミングを 伝達するものとする。
くアクセス信号生成回路 130>
アクセス信号生成回路 130は、上述した様に、各マスタ回路とは、各々の Com信号 線、 Add信号線及び Data信号線で接続され、調停回路 120とはマスタ回路毎のタイミ ング制御信号線で接続されており、 SDRAM300とは、コマンド信号線、アドレス信 号線、データ信号線、及び制御信号線で接続されている。
[0036] アクセス信号生成回路 130は、マスタ Al l 1、マスタ B112、及びマスタ C113の各 々の Com信号線、 Add信号線、及び Data信号線を通じて、アクセス要求に係るコマン ド、アドレス、及びデータを受付け、図示しないバッファに格納する。アクセス信号生 成回路 130は、格納したコマンド、アドレス、及びデータに基づいて SDRAM300と の間でデータ転送を行うためのアクセス用信号を生成する。
[0037] ここで、生成するアクセス用信号は、コマンド、アドレス、データの各々を示す各信 号、及び SDRAM300をアクティブ状態にする制御信号や、書込み中のバースト転 送を最後まで行わせるための NOP(NO OPERATION)等のコマンド信号である。 また、アクセス信号生成回路 130は、調停回路 120から LOWレベルのタイミング制 御信号を受付けた際、調停結果情報を含むタイミング制御信号で示されるマスタ回 路からのコマンドを示すアクセス用信号 (以下、「コマンド信号」と言う。）と、アドレスを 示すアクセス用信号 (以下、「アドレス信号」と言う。）を、コマンド信号線とアドレス信号 線を通じて SDRAM300へ送出する。また、データ書き込み要求の場合には、上述 した所定タイミング、コマンド信号を送出から 1クロック後のタイミングで、データを示す アクセス用信号 (以下、「データ信号」と言う。）をデータ信号線を通じて SDRAM300 へ送出する。
[0038] 3.副 LSI200 同図の畐 IJLSI200は、主 LSI100と同様に、マスタ a211、マスタ b212、マスタ c213 、調停回路 220、及びアクセス信号生成回路 230を含んで構成されており、 SDRA M300【こ接続されて!ヽる。
<マスタ a〜c >
マスタ a〜cは、上述したマスタ A〜Cと同様に、 CPUや DSP等であり、各マスタ回 路は、各々の Req信号線 (Req- a、 Req- b、 Req- c)及び Ack信号線 (Ack- a、 Ack- b、 Ack -c)で調停回路 220と接続され、各々の Com信号線 (Com- a、 Com- b、 Com- c)、 Add信 号線 (Add- a、 Add- b、 Add- c)、及び Data信号線 (Data- a、 Data- b、 Data- c)でアクセス 信号生成回路 230と接続されて 、る。
[0039] 各マスタ回路は、 SDRAM300へデータ転送する際、各 Req信号線を通じて調停 回路 220へアクセス要求を送出し、調停回路 220から各 Ack信号線を通じて応答信 号を受付ける。また、各マスタ回路は、調停回路 220に送出したアクセス要求に係る コマンド、アドレス、及びデータを、各々の信号線を通じてアクセス信号生成回路 230 へ送出する。
[0040] <調停回路 220 >
調停回路 220は、上述した様にマスタ回路 (a〜c)と各々の Req信号線及び Ack信号 線で接続され、主 LSI100とは外部 Req信号線及びタイミング制御信号線で接続され ている。また、アクセス信号生成回路 230とは SDRAM300へデータを転送すべきマ スタ回路を示すマスタ特定情報を伝達するための信号線で接続されている。
[0041] 調停回路 220は、マスタ回路 (a〜c)によって送出されたアクセス要求を受付け、受 付けた順にアクセス要求情報を図示しな 、バッファに格納し、例えばアクセス要求を 受付けた順等の予め設計された調停規則に従って、 SDRAM300にデータ転送を 行わせるマスタ回路 (a〜c)を逐次選択する。
また、選択したマスタ回路のアクセス要求情報のコマンド、データ転送量、アドレス を示す情報を主 LSI100へ送出するとともに、その選択結果を記憶する。
[0042] 調停回路 220は、主 LSI100から LOWレベルのタイミング制御信号を受付けた際、 記憶して 、る選択結果に基づ 、てマスタ回路を特定し、アクセス信号生成回路 230 へ特定したマスタ回路を示すマスタ特定情報を送出する。 尚、主 LSI100へ複数のアクセス要求を送出する必要がある場合、調停回路 220 は、 LOWレベルのタイミング制御信号を受付けた際に、次のアクセス要求を送出する ものとする。
[0043] <アクセス信号生成回路 230 >
アクセス信号生成回路 230は、上述した様に、各マスタ回路 (a〜c)とは各 Com信号 線、 Add信号線、 Data信号線で接続され、調停回路 220とはマスタ特定情報を受付 けるための信号線で接続されている。また、 SDRAM300とは、コマンド信号線、アド レス信号線、データ信号線で接続されており、各信号線は上述と同様である。
[0044] アクセス信号生成回路 230は、各マスタ回路 (a〜c)からコマンド、アドレス、データを 各々の Com信号線、 Add信号線、 Data信号線を通じて受付け、 SDRAM300〖こァク セスするための各アクセス用信号を生成してバッファに格納する。
また、アクセス信号生成回路 230は、調停回路 220からマスタ特定情報を受付け、 マスタ特定情報で示されるマスタ回路のコマンド及びアドレスの各アクセス用信号を 各々の信号線を通じて SDRAM300へ送出し、コマンドに応じたタイミング、例えば データ書き込み要求の場合にはコマンド入力から 1クロック後のタイミングで、データ 信号線を通じてデータ信号を SDRAM300へ送出する。
くデータ >
図 2(a)は、調停回路 120が、マスタ回路 (A〜C)力も受付けて FIFOバッファに格納 したアクセス要求情報の一例を示しており、同図に示す様に、マスタ Al l 1、マスタ B 112、マスタ CI 13の順にアクセス要求を受付けたことを示して!/、る。
[0045] アクセス要求情報 10は、受付順 11、 Req信号線 12、コマンド 13、転送量 14を対応 付けた†青報である。
ここで、受付順 11は、調停回路 120がアクセス要求を受付けた順を説明の便宜上 示したものであり、ノ ッファカも取り出されたアクセス要求情報はバッファには残らな いものとする。
[0046] Req信号線 12は、アクセス要求の送出元を識別するための情報であり、アクセス要 求を受付けた Req信号線を示して 、る。
また、コマンド 13は、 SDRAM300に対するデータの読出し又は書込みを示すコマ ンドである。例えば、データ書込み要求の場合には" Write"で示し、説明の便宜上" WriteA"等の様に、マスタ回路を識別する文字を付して表すこととする。
[0047] 転送量 14は、各マスタ回路が SDRAM300に転送する必要のあるデータ量を示し ており、本実施例ではデータ量の単位はバイトで表すものとする。
尚、本実施形態の場合、並列伝送可能なビット数は 16ビットとする。例えば、 4バイ トのデータを転送する場合にはデータの転送サイクル数は 2となる。
図 2(b)は、副 LSI200の調停回路 220力 マスタ回路 (a〜c)から受付けてバッファ に格納したアクセス要求情報の一例を示しており、同図に示す様に、マスタ b212、マ スタ a211、マスタ c213の順にアクセス要求を受付けたことを示している。
[0048] 同図のアクセス要求情報 20は、上述した図 2(a)のアクセス要求情報 10と同様であ るため詳細説明を省略する。
図 2(c)は、主 LSI100の調停回路 120力 マスタ回路 (A〜C)及び副 LSI200から 受付けてバッファに格納したアクセス要求情報の一例を示しており、同図に示す様に 、マスタ Al l 1、畐 ijLSI200、マスタ C113の順にアクセス要求を受付けたことを示して いる。
[0049] 同図のアクセス要求情報 30も、上述した図 2(a)のアクセス要求情報 10と同様であ るため詳細説明を省略する。
<動作 >
以下、上述の構成を備える主 LSI100及び副 LSI200の動作について図 2、図 3及 び図 4を用いて説明する。
[0050] 尚、本動作例で用いる SDRAM300は、 DDR SDRAM(Double Data Rate Synchron ous DRAM)であり、図 3及び図 4に示すタイミングチャートにおいて、 ck及び/ ck *は S DRAM300が動作するためのクロックであり、 /CK *は CKと同周期で、位相が CKと 逆位相の信号であり、 ckを実線、 /ck *を点線で示している。また、 SDRAM300は、 データの入出力をクロック (ck)の立ち上がりと立ち下がりの両エッジに同期して制御し 、コマンドはクロック (ck)の立ち上がりエッジとクロック (/ck*)の立ち下りエッジの交点の タイミングに同期してラッチするものとする。また、バースト長が 4サイクル、データ書込 み要求の場合には Writeコマンド入力から 1クロック後にデータの書き込みを開始する ものとする。
(1LSIの動作）
図 3は、主 LSI100のマスタ A〜Cからのアクセス要求を受付けた調停回路 120が、 アクセス要求に係る SDRAM300へのデータ転送を制御する時間的変化を示すタイ ミングチャートである。
[0051] これは、図 2(a)に例示したアクセス要求情報 10に基づいて、主 LSI100の調停回 路 120力 マスタ A〜Cによる SDRAM300へのデータ転送を制御した結果を示して いる。尚、 SDRAM300は予めアクティブ状態に設定されているものとし、図 3のタイミ ングチャートにおいて、例えば、マスタ Al l 1からのデータ書込み要求に対する各ァ クセス用信号は、コマンド信号を WRITE-A、アドレス信号を ADD-A、データ信号を AO の様に記載する。
[0052] 以下、調停回路 120及びアクセス信号生成回路 130の動作を説明する。
調停回路 120は、図 2(a)のアクセス要求情報 10に示す Write要求を、マスタ A〜C の各々の Req信号線を通じて順次受付けてバッファに格納し、 Write要求を受付ける 毎に、その Write要求に係るデータ転送量と並列伝送可能なビット数に基づ 、てデ一 タ転送に要するサイクル数を算出する。
[0053] 調停回路 120は、アクセス要求を受付けた Req信号線力もマスタ回路を特定し、特 定したマスタ回路から SDRAM300へコマンド及びアドレスを入力するタイミングを決 定し、その決定したタイミングで、調停結果情報を含むタイミング制御信号をアクセス 信号生成回路 130へ送出する。
図 2(a)の例では、調停回路 120は、 Req-A信号線を介して最初にアクセス要求を送 信したマスタ Aを特定する。
[0054] 調停回路 120は、マスタ Aのデータ転送を開始するために、図 3の T1のタイミングで 、マスタ Al 11に対応するタイミング制御信号線を通じて LOWレベルのタイミング制御 信号をアクセス信号生成回路 130へ送出し、アクセス信号生成回路 130は、タイミン グ制御信号を受付けると、クロック (ck)の立ち上がりエッジ T2のタイミングで、マスタ A1 11のコマンド信号 WRITE- A及びアドレス信号 ADD- Aを SDRAM300に入力する。
[0055] また、アクセス信号生成回路 130は、図 3に示す様に、コマンド信号 WRITE-A及び アドレス信号 ADD-Aの入力から 1クロック後の T4からクロック (ck)の立ち上がりエッジ 及び立ち下がりエッジのタイミングでデータ信号 AO, A1を SDRAM300に入力する。 調停回路 120は、図 2(a)の例において、マスタ A111の次に SDRAM300にァクセ スさせるマスタ回路として、マスタ B112を特定する。
[0056] 調停回路 120は、マスタ Al l 1のデータ転送サイクル数が 2サイクルなので、マスタ Al 11のデータ信号の入力が終了する T6の立ち上がりエッジからマスタ Bl 12のデ ータ信号の入力が開始できるように、 T3のタイミングでマスタ B 112に対応するタイミ ング制御信号線を通じて LOWレベルのタイミング制御信号をアクセス信号生成回路 130へ送出する。
[0057] アクセス信号生成回路 130は、タイミング制御信号を受付けると、クロック (ck)の立ち 上がりエッジ T4のタイミングでマスタ B112のコマンド信号 WRITE- B及びアドレス信号 ADD-Bを SDRAM300に入力する。また、アクセス信号生成回路 130は、次のタイミ ング制御信号を受付けるまで NOP信号を生成し、クロック (ck)の立ち上がりエッジ T6 のタイミングで NOP信号を SDRAM300に入力する。
[0058] 続いて、アクセス信号生成回路 130は、マスタ B112のコマンド信号 WRITE- B及び アドレス信号 ADD-Bを入力から 1クロック後の T6からクロック (ck)の立ち上がりエッジ 及び立ち下がりエッジのタイミングでデータ信号 B0〜B3を SDRAM300へ入力する 続 ヽて、調停回路 120ίま、図 2(a)の f列【こお!/ヽて、マスタ B112の次【こ SDRAM300 にアクセスさせるマスタ回路として、マスタ C113を特定する。マスタ B112のデータ転 送サイクルが 4サイクルなので、データ信号の入力が終了する T10のクロック (ck)の立 ち上がりエッジで、マスタ C113のデータ信号の送出が開始できるように、 T7のタイミ ングでマスタ C113に対応するタイミング制御信号線を通じて LOWレベルのタイミング 制御信号を送出する。
[0059] アクセス信号生成回路 130は、タイミング制御信号を受付けると、クロック (ck)の立ち 上がりエッジ T8のタイミングで、マスタ C113のコマンド信号 WRITE- Cとアドレス信号 A DD- Cを SDRAM300に入力する。また、コマンド信号 WRITE- Cとアドレス信号 ADD -Cの入力から 1クロック後の T10からクロック (ck)の立ち上がりエッジ及び立ち下がりェ ッジのタイミングで、マスタ CI 13のデータ信号 C0、 C1を SDRAM300に入力する。
[0060] SDRAM300は、上述した各タイミングで入力された各アクセス用信号をクロックに 基づくタイミングでラッチする。
(2LSIの動作）
図 4は、主 LSI100及び副 LSI200のマスタ回路からのアクセス要求を受付けた調 停回路 120が、アクセス要求に係る SDRAM300へのデータ転送を制御する時間的 変化を示すタイミングチャートである。
[0061] これは、図 2(c)に例示したアクセス要求情報 30に基づいて、主 LSI100の調停回 路 120力 主 LSI100及び副 LSI200の各マスタ回路から SDRAM300へのデータ 転送を制御した結果を示して ヽる。
尚、図 2(b)に示すアクセス要求情報 20は、上述した様に、副 LSI200の調停回路 2 20が受付けたアクセス要求を示しており、調停回路 220は、 Reqbの信号線を通じて 最先にアクセス要求を送出したマスタ b212を選択し、コマンド" Writeb"と転送量" 8 バイド'の情報を含むアクセス要求を、外部 Req信号線を通じて主 LSI100に送出し、 更に、マスタ b212を示す選択結果を記憶する。
[0062] 以下、図 4を用いて、主 LSI100及び副 LSI200の各調停回路とアクセス信号生成 回路の動作にっ 、て説明する。
主 LSI100の調停回路 120は、図 2(c)のアクセス要求情報 30で最先にアクセス要 求を受付けたマスタ Al 11を特定する。
調停回路 120は、上述した 1LSIの場合の動作と同様、図 4の T1で、マスタ A111に 対応するタイミング制御信号線を通じて LOWレベルのタイミング制御信号をアクセス 信号生成回路 130へ送出し、アクセス信号生成回路 130は、 T2のタイミングでコマン ド信号 WRITE- Aとアドレス信号 ADD- Aを SDRAM300に入力する。
[0063] また、アクセス信号生成回路 130は、コマンド信号 WRITE-Aとアドレス信号 ADD-A の入力から 1クロック後の T4のクロック (ck)の立ち上がりエッジ及び立ち下がりエッジの タイミングで、データ信号 AO, Alを SDRAM300に入力する。
続いて、調停回路 120は、図 2(c)のアクセス要求情報 30において、次のアクセス要 求の送出元を示す Req信号線が"外部 Req"であるため、副 LSI200をアクセス対象と して特定する。
[0064] 調停回路 120は、マスタ Al l 1のデータ転送サイクルが 2サイクルであるため、その 入力が終了する T6のクロック (ck)の立ち上がりエッジから副 LSI200のデータを入力 できるように、 T3のタイミングで、 LOWレベルのタイミング制御信号を副 LSI200に送 出する。
副 LSI200の調停回路 220は、主 LSI100からタイミング制御信号を受付けると、記 憶している選択結果に基づいてマスタ b212を特定し、マスタ b212を示すマスタ特定 情報をアクセス信号生成回路 230へ送出する。
[0065] アクセス信号生成回路 220は、マスタ特定情報を受付けると、マスタ特定情報で示 されるマスタ b212のコマンド信号 WRITE-bとアドレス信号 ADD-bをクロック (ck)の立 ち上がりエッジ T4のタイミングで SDRAM300に入力する。
また、アクセス信号生成回路 230は、コマンド信号 WRITE-bとアドレス信号 ADD-b の入力から 1クロック後の T6からクロックの立ち上がりエッジ及び立ち下りエッジのタイ ミングで、マスタ b212のデータ b0〜b3を SDRAM300に入力する。
[0066] 尚、主 LSI100のアクセス信号生成回路 130は、コマンド信号 WRITE-A及びアドレ ス信号 ADD-Aの入力後、クロック (ck)の立ち上がりエッジ T4のタイミングで、次のァク セス制御信号が入力されるまで NOP信号を SDRAM300へ入力する。
続いて、主 LSI100の調停回路 120は、図 2(c)のアクセス要求情報 30から、マスタ C 113をアクセス対象として特定する。
[0067] 調停回路 120は、 gijLSI200のデータ転送サイクルが 4サイクルなので、データ転 送が終了する T10のクロック (ck)の立ち上がりエッジからマスタ C113のデータ転送を 開始するために、 T7のタイミングで、マスタ C113に対応するタイミング制御信号線を 通じて LOWレベルのタイミング制御信号をアクセス信号生成回路 130へ送出する。 アクセス信号生成回路 130は、タイミング制御信号を受付けるとクロック (ck)の立ち 上がりエッジ T8のタイミングで、マスタ C113のコマンド信号 WRITE- Cとアドレス信号 A DD- Cを SDRAM300に入力する。
[0068] アクセス信号生成回路 130は、マスタ C113のコマンド信号 WRITE-Cとアドレス信 号 ADD- Cの入力から 1クロック後の T10からクロック (ck)の立ち上がりエッジ及び立ち 下がりエッジのタイミングでマスタ CI 13のデータ CO, C1を SDRAM300へ入力する
<考察 >
上述の実施の形態で示した図 4の例を、従来技術を用いて実現した場合、図 6の様 に示される。
[0069] 図 6の場合、主 LSI100のマスタ Aのアクセス要求に基づくデータ転送が終了する までは、次にデータ転送すべき副 LSI200のマスタ bのアクセス要求に係るコマンド及 びアドレス信号を SDRAM300へ出力しない。そのため、主 LSI100と畐 IJLSI200の 各マスタ回路から出力されたアクセス要求に基づくデータ転送が連続して行われな い。
[0070] 上記実施の形態は、図 4に示す様に、主 LSI100の調停回路 120が、 自チップ内 及び副 LSI200のマスタ回路からのアクセス要求を受付けた場合にお!、て、 自チップ のマスタ Aのデータ転送終了後、続けて副 LSI200のマスタ bのデータ転送を行わせ るために、マスタ bのデータ転送タイミングより所定時間前に当該データ転送に係るコ マンド及びアドレスを出力するようタイミングを決定しており、マスタ bからマスタ Cにァ クセス対象が切替った場合も同様である。
[0071] このように、 SDRAMにアクセスさせる対象として選択された各マスタ回路のデータ 転送期間と、当該データ転送に後続してデータ転送させるマスタ回路のアクセス要 求に係るコマンドとアドレスの出力期間とが重複している力否かを問わないため、先 のデータ転送と並列して後のデータ転送に係るコマンドとアドレスを出力することがで き、結果として、単一の集積回路の場合と同様、 SDRAMのアクセス対象として選択 された各マスタ回路のデータ転送を連続して行うことができ、従来と比較してデータ 転送効率を向上させることができる。
[0072] 尚、上述した実施の形態では、データ書込みの場合について説明した力 データ 読出しの場合も同様である。
<変形例>
図 5は、上述した実施の形態の変形例に係る集積回路システムの構成図を示して いる。 上述した実施の形態に係る集積回路システムは、主 LSI100側の調停回路が調停 結果だけでなぐ各アクセス要求のアクセスタイミングを決定し、そのタイミングに基づ V、て、主 LSI100及び副 LSI200の各アクセス信号生成回路から SDRAM300ヘア クセスするものとして説明した力 本変形例では、各アクセス要求のアクセスタイミング を主 LSI100のアクセス信号生成回路で決定し、 SDRAM300へデータ転送を行う
[0073] 以下、本変形例の集積回路システムについて説明する。
本変形例に係る主 LSI100の調停回路 121は、実施の形態と同様に、所定の規則 に従って、 SDRAM300にアクセスさせるマスタ回路又は副 LSI200を逐次選択する が、主 LSI 100のアクセス信号生成回路 131には選択結果を示す調停結果情報の みを送出し、副 LSI200にはアクセス要求を受付けたことを示す応答信号を送出する
[0074] 副 LSI200の調停回路 221は、応答信号を受付けた際、実施の形態と同様に、そ の応答信号に対応するアクセス要求の送出元のマスタ回路 (a〜c)を特定し、マスタ 特定情報をアクセス信号生成回路 231へ送出する。
アクセス信号生成回路 231は、マスタ特定情報に示されるマスタ回路のコマンド、ァ ドレス、データの各アクセス用信号を生成し、主 LSI100のアクセス信号生成回路 13 1へ送出する。
[0075] 主 LSI100のアクセス信号生成回路 131は、実施の形態と同様に自チップ内のマ スタ回路 (A〜C)のアクセス用信号を生成し、生成したアクセス用信号と副 LSI200か ら送出されたアクセス用信号を、調停結果情報に基づき、各アクセス要求に係るデー タ転送が連続して行われるように SDRAM300へ送出する。
<補足 >
以上、本発明に係る LSIについて実施形態に基づいて説明したが、以下のように 変形することもでき、本発明は上述の実施形態で示した LSIに限られないことは勿論 である。
[0076] (1)本実施の形態では、調停回路 120は、アクセス要求を受付けた順に SDRAM 300へアクセスするマスタ回路を特定する調停規則を用いて説明したが、調停規則 は、例えば、アクセス要求を優先すべきマスタ回路の優先順位をユーザによって定め た規則であってもよいし、副 LSI200から調停規則を示す情報を取得し、その取得し た規則に応じてアクセス要求の調停を動的に変化させてもよい。
[0077] (2)上述した実施の形態では、アクセス要求を各マスタ回路力も受付け、 SDRAM 300にアクセスさせるマスタ回路を特定し、調停回路によって特定されたマスタ回路 のコマンド、アドレス、データを SDRAMへ送出してアクセスを制御する動作を、調停 回路とアクセス信号回路で分担して行うものとして説明したが、これらの動作を 1つの 回路が行う構成であってもよ 、。
[0078] (3)上述した実施の形態では、主 LSIに 1つの副 LSIを接続した場合について説明 したが、副 LSIが 2個以上ある場合、主 LSIの調停回路は、副 LSIの各々力 ァクセ ス要求を受付け、所定の調停規則に従って調停し、調停結果とアクセスタイミングを 示すタイミング制御信号を各副 LSIに送出し、各々の副 LSIは、各 LSI内でアクセス 用信号を生成し、タイミング制御信号で示されるタイミングでアクセス用信号を SDRA Mに送出することとしてちょ 、。
[0079] (4)上述した実施の形態では、主 LSI100、副 LSI200にクロックを供給するものと して説明した力 主 LSI100にクロックを供給し、主 LSI100から副 LSI200には位相 調整のためのクロックを出力し、畐 iiLSI200はそのクロックに基づくタイミングでァクセ スを行うこととしてもよい。
(5)上述した実施の形態では、調停回路 120が自チップ内のデータ転送タイミング を決定するものとして説明した力 自チップ内のデータ転送タイミングの決定は、ァク セス信号生成回路 130が行うこととしてもよい。この場合、調停回路 120は、 自チップ 内のマスタ回路のアクセスについては、調停結果情報のみをアクセス信号生成回路 130に送出し、アクセス信号生成回路 130は調停結果情報で示される順序で、マス タ回路力ものコマンド等の信号をクロックに基づくタイミングで送出する。また、調停回 路 120は、アクセス信号生成回路 130と SDRAM300の間におけるデータ転送の状 況を監視する機能を有し、 SDRAM300へのデータ転送状況に基づき、自チップ内 及び副 LSI200のマスタ回路からのアクセス要求に係るデータ転送を連続して行うこ とができるように、副 LSI200のアクセスタイミングを決定し、アクセス制御信号を送出 する。
[0080] (6)上述した実施の形態では、 SDRAM300が DDR SDRAMである場合について説 明したが、 SDR SDRAM(Single Data Rate Synchronous DRAM)等の外部クロック〖こ同 期して動作する DRAMでもよ 、し、コマンド入力力も所定タイミングでデータ転送を行 うクロック同期型の記録デバイスであればこれに限らない。
(7)上述した実施の形態では、主 LSI100の調停回路 120とアクセス信号生成回路 130とは、マスタ回路 (A〜C)毎のタイミング制御信号線を通じて接続されているもの として説明した力 マスタ回路のアクセスタイミングを伝達することができれば、シリア ル伝送でも他のパラレル伝送でもよ 、。
[0081] (8)上述した実施の形態では、主 LSI100のアクセス信号生成回路 130が、タイミン グ制御信号に基づいて、 SDRAM300に対する制御信号を出力するものとして説明 したが、 gijLSI200のアクセス信号生成回路 230から SDRAM300に対して制御信 号を出力してもよい。
(9)上述した実施の形態では、主 LSI100及び副 LSI200の各マスタ回路は、デー タ転送量を含めたアクセス要求を調停回路に送出するものとして説明したが、各マス タ回路のデータ転送量が固定長である場合には、各マスタ回路はアクセス要求にお V、てデータ転送量を調停回路に送出しな 、こととしてもよ!/、。
産業上の利用可能性
[0082] 本発明に係る集積回路システム及び集積回路は、画像処理装置等の情報機器に 利用され得る。

Claims

請求の範囲
[1] 外部の記録装置を共有し、前記記録装置にデータ転送するためのアドレスを含む アクセス要求を発する複数のマスタ回路を含み、前記複数のマスタ回路のうち、一つ のマスタ回路に前記記録装置へ選択的にアクセスさせることにより、前記複数のマス タ回路のアクセスを制御する集積回路チップであって、
自チップの外部のマスタ回路力 アクセス要求を受付ける入力インタフェースと、 前記記録装置にアクセスさせるべく選択した前記複数のマスタ回路のうちの一のマ スタ回路のアクセス要求に基づくデータ転送が終了するまでに、前記外部のマスタ回 路からのアクセス要求を受付けた場合、当該データ転送中に当該外部のマスタ回路 力 のアクセス要求に係るアドレスを出力するように、当該アドレスの出力タイミングを 決定し、当該外部のマスタ回路に当該決定したタイミングに応じて前記記録装置へ アクセスさせるよう制御するアクセス制御回路とを
を含む集積回路チップ。
[2] 前記集積回路チップは、前記記録装置へのアドレスの出力タイミングを指示するた めのタイミング情報を、自チップの外部に出力する出力インタフェースを有し、 前記アクセス制御回路は、前記複数のマスタ回路及び前記外部のマスタ回路から アクセス要求を受け付けた場合に、当該受付けたアクセス要求を発したマスタ回路の 中から前記記録装置にアクセスさせるマスタ回路を逐次選択し、前記アドレスの出力 タイミングの決定を行う調停回路と、前記複数のマスタ回路のアクセス要求に基づく アクセス用信号を生成するアクセス信号生成回路を含み、
前記調停回路は、前記記録装置にアクセスさせるマスタ回路として、前記外部のマ スタ回路を選択した場合には、決定した前記アドレスの出力タイミングを指示する前 記タイミング情報を前記出力インタフェースから出力し、前記複数のマスタ回路を選 択した場合には、当該選択したマスタ回路を示す調停結果情報を前記アクセス信号 生成回路へ送出し、
前記アクセス信号生成回路は、前記調停結果情報が示すマスタ回路のアクセス要 求に基づくアクセス用信号を生成して前記記録装置へ送出すること
を特徴とする請求項 1記載の集積回路チップ。
[3] 外部の記録装置を共有し、前記記録装置にデータ転送するためのアドレスを含む アクセス要求を発する複数のマスタ回路を含み、前記複数のマスタ回路のうち、一つ のマスタ回路に前記記録装置へ選択的にアクセスさせることにより、前記複数のマス タ回路のアクセスを制御する集積回路チップであって、
自チップの外部のマスタ回路力 アクセス要求を受付ける入力インタフェースと、 前記複数のマスタ回路と前記外部のマスタ回路力 受付けた各アクセス要求に基 づき、所定条件下で、前記複数のマスタ回路のいずれかを選択して前記記録装置に データ転送を行わせ、続、て前記外部のマスタ回路にデータ転送を行わせるよう決 定するとともに、各マスタ回路のデータ転送タイミングより所定時間先行して当該マス タ回路のアクセス要求に係るアドレスの出力タイミングを、いずれかのマスタ回路によ るデータ転送が行われる期間と重複する力否かにかかわらず決定し、当該決定した 出力タイミングに応じて当該マスタ回路に前記記録装置へアクセスさせるよう制御す るアクセス制御回路とを
を含む集積回路チップ。
[4] 外部の記録装置を共有し、前記記録装置にデータ転送するためのアドレスを含む アクセス要求を発する複数のマスタ回路を含み、前記複数のマスタ回路のうち、一つ のマスタ回路に前記記録装置へ選択的にアクセスさせることにより、前記複数のマス タ回路のアクセスを制御する集積回路チップであって、
自チップの外部へ前記アクセス要求を出力する出力インタフェースと、 出力したアクセス要求に係るアドレスの出力タイミングを指示するタイミング情報を 外部から受付ける入力インタフェースと、
前記複数の各マスタ回路から前記アクセス要求を受付け、所定の規則に従って当 該アクセス要求を前記出力インタフェース力 逐次外部へ出力し、前記入力インタフ エース力も前記タイミング情報を受付け、受付けたタイミング情報に基づいて、当該出 力したアクセス要求を発したマスタ回路にアクセスを行わせるよう制御するアクセス制 御回路と
を含む集積回路チップ。
[5] 画 己録装 は、 ¾ DRAM (synchronous Dynamic Random Access Memory)であ ることを特徴とする請求項 1記載の集積回路チップ。
外部の記録装置を第一集積回路チップと第二集積回路チップとで共有する集積回 路システムであって、
前記第一集積回路チップは、
前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数 のマスタ回路と、
前記第二集積回路チップ内のマスタ回路力 アクセス要求を受付ける入力インタフ エースと、
前記記録装置へのアドレスの出力タイミングを指示するためのタイミング情報を第二 集積回路チップに出力する出力インタフェースと、
前記記録装置にアクセスさせるべく選択した前記複数のマスタ回路のうちの一のマ スタ回路のアクセス要求に基づくデータ転送が終了するまでに、前記第二集積回路 チップ内のマスタ回路力 のアクセス要求を受付けた場合、当該データ転送中に当 該第二集積回路チップのマスタ回路力 のアクセス要求に係るアドレスを出力するよ うに、当該アドレスの出力タイミングを決定し、当該第二集積回路チップのマスタ回路 に当該決定したタイミングに応じて前記記録装置へアクセスさせるよう制御するァクセ ス制御回路とを備え、
前記第二集積回路チップは、
前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数 のマスタ回路と、
前記第一集積回路チップへ前記アクセス要求を出力する出力インタフェースと、 前記タイミング情報を外部から受付ける入力インタフェースと、
前記複数の各マスタ回路から前記アクセス要求を受付け、所定の規則に従って当 該アクセス要求を前記出力インタフェースから、逐次、前記第一集積回路チップへ出 力し、前記入力インタフェース力も前記タイミング情報を受付け、受付けたタイミング 情報に基づ 、て、当該出力したアクセス要求を発したマスタ回路にアクセスを行わせ るよう制御するアクセス制御回路とを備える
ことを特徴とする集積回路システム。 第一集積回路チップと第二集積回路チップと記録装置を備えるデータ処理装置で あって、
前記第一集積回路チップは、
前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数 のマスタ回路と、
前記第二集積回路チップ内のマスタ回路力 前記アクセス要求を受付ける入カイ ンタフェースと、
前記記録装置へのアクセスタイミングを指示するためのタイミング情報を第二集積 回路チップに出力する出力インタフェースと、
前記記録装置にアクセスさせるべく選択した前記複数のマスタ回路のうちの一のマ スタ回路のアクセス要求に基づくデータ転送が終了するまでに、前記第二集積回路 チップ内のマスタ回路力 のアクセス要求を受付けた場合、当該データ転送中に当 該第二集積回路チップのマスタ回路力 のアクセス要求に係るアドレスを出力するよ うに、当該アドレスの出力タイミングを決定し、当該第二集積回路チップのマスタ回路 に当該決定したタイミングに応じて前記記録装置へアクセスさせるよう制御するァクセ ス制御回路とを備え、
前記第二集積回路チップは、
前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数 のマスタ回路と、
前記第一集積回路チップへ前記アクセス要求を出力する出力インタフェースと、 出力したアクセス要求に係るアドレスの出力タイミングを指示するタイミング情報を 外部から受付ける入力インタフェースと、
前記複数の各マスタ回路から前記アクセス要求を受付け、所定の規則に従って当 該アクセス要求を前記出力インタフェースから、逐次、前記第一集積回路チップへ出 力し、前記入力インタフェース力も前記タイミング情報を受付け、受付けたタイミング 情報に基づ 、て、当該出力したアクセス要求を発したマスタ回路にアクセスを行わせ るよう制御するアクセス制御回路とを備える
ことを特徴とするデータ処理装置。
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