WO2007063604A1

WO2007063604A1 - プラズマディスプレイパネル及びプラズマディスプレイ装置

Info

Publication number: WO2007063604A1
Application number: PCT/JP2005/022211
Authority: WO
Inventors: Akira Otsuka; Takashi Sasaki; Akihiro Takagi
Original assignee: Fujitsu Hitachi Plasma Display Limited
Priority date: 2005-12-02
Filing date: 2005-12-02
Publication date: 2007-06-07
Also published as: US20090231309A1; CN101297388A; JPWO2007063604A1

Description

明細書

プラズマディスプレイパネル及びプラズマディスプレイ装置

技術分野

[0001] 本発明は、プラズマディスプレイパネル（PDP)及びプラズマディスプレイ装置（PD P装置）の技術に関し、特に、 PDPの表示駆動及び電極などの構造に関する。背景技術

[0002] 従来、 PDPの発光効率を向上する方法として、表示セルにおけるトリガ放電を用いた長ギャップ放電が知られている。例えば、第 1基板（前面基板)側に第 1 (X)及び第 2 (Y)電極を有し、第 2基板 (背面基板)側にアドレス電極となる第 3 (A)電極を有する PDPに、更に X— Y電極間に Z (第 4)電極が設けられ、 Z電極と Xまたは Y電極との間でトリガ放電を行わせる四電極型 PDP装置がある。

[0003] また、特開平 11一 238462号公報（特許文献 1)には、表示セルの電極構造として、基板に対してフロート状の電極（島状の導電体）を設ける例について記載されている。

特許文献 1：特開平 11一 238462号公報 (第 3図、第 4図）

発明の開示

発明が解決しょうとする課題

[0004] 従来の PDPの技術において、表示セルにおける長ギャップ放電は発光効率が高レ、が、放電開始電圧が高い。前記四電極型 PDP装置の駆動方法では、放電開始電圧を下げるために、表示電極間の Z電極に電圧を印加して、放電開始直後に電圧を 0にするトリガ放電を用いている。

[0005] しかし、従来の構成では、トリガ放電だけでパルスを止める制御が難しぐまた表示セルの容量負荷による消費電力の増大があり、結果的に効率を低減させていた。換言すれば、微小なトリガ放電を低消費電力で安定して発生させることは難しかった。

[0006] 前記特開平 11一 238462号公報（特許文献 1)の技術では、前記フロート状の電極でトリガ放電相当の放電を発生させてレ、るが、そのフロート状の電極間の放電ギヤップカ表示電極間のギャップ（主放電ギャップ）と同じになる構造である。この構造では、主放電の維持電圧があまり低下しないため、発光効率の向上が小さい。

[0007] 本発明は以上のような問題に鑑みてなされたものであり、その目的は、 PDP装置の技術において、フロート状の電極を用いた PDPで、低消費電力で安定したトリガ放電を発生させることができ、発光効率のよい構造を提供することにある。

課題を解決するための手段

[0008] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。前記目的を達成するために、本発明は、 PDP及びその駆動回路を備え、サブフィールド法を用い、 PDPの各表示セルの X— Y電極間で維持放電 (繰り返し放電）を行わせることにより表示を行う AC型カラー PDP装置の技術であって、 PDPにフロート電極を設け、以下に示す構造を有することを特徴とする。 PDPパネルは、第 1 (横）の方向と第 2 (縦）の方向のマトリックス状に配置した複数の表示セルで構成され、その垂直方向を第 3の方向とする。

[0009] 本発明の技術では、主に PDPの構造において、表示セル内の領域で、主放電のための電極の対と容量結合したフロート電極の対を主放電ギャップ付近に形成し、トリガ放電のために用いる。フロート電極の形状及び配置等により、主放電ギャップ (第 1ギャップ）とトリガ放電ギャップ (第 2ギャップ）とを独立に設計し、かつ、トリガ放電の強度を任意に設計できる PDP構造を提供する。特に、誘電体層（絶縁層）中、表示面で見て、フロート電極面が、第 1ギャップを形成する表示電極面と一部重なり第 1ギヤップ上に突出するように配置する。

[0010] 本 PDP装置では、 PDPの各表示セルにおいて、主放電のための電極の対である第 1及び第 2電極 (特に透明な第 1及び第 2表示電極）と容量結合した第 1及び第 2フロート電極を設け、駆動回路からの第 i及び第 2電極間の電圧パルスの印加により、第 1及び第 2フロート電極間で微小なトリガ放電を発生させる。そしてトリガ放電に次レ、で第 1及び第 2表示電極間の主放電に発展させる。表示電極とフロート電極との容量結合のため、放電（トリガ放電）による壁電荷により電界が弱まり、自動的に短い放電で終息する。トリガ放電が発生すれば、表示電極間の長ギャップ放電が発生し、これにより発光効率が向上する。

[0011] (1) 本 PDPは、例えば誘電体層中に第 1 (X)、第 2 (Y)、及び第 3 (A)電極を有する PDPであって、第 1、第 2、及び第 3電極を含んで構成される各表示セルにおいて以下の構造を有する。第 1電極と第 2電極、特にその表示電極は、第 1の方向に伸びそのエッジが第 2の方向で対向して第 1の放電のための第 1ギャップ（長ギャップ）を形成する。第 1及び第 2電極と対応して、以下のような構造を持つ、第 4電極（第 1 (X )フロート電極と称する）及び第 5電極（第 2 (Y)フロート電極と称する）の 2つの島状の電極を有する。

[0012] 誘電体層中で、第 1ギャップ及び表示電極付近の領域で、第 3の方向に少し離れた位置に前記第 1及び第 2フロート電極を有する。第 1フロート電極と第 2フロート電極は対向して第 2ギャップ (短ギャップ）を形成する。また、第 1及び第 2フロート電極は、表示面で見て第 1及び第 2電極 (表示電極）と部分的に重なる面領域 (第 2領域）と、重ならない面領域 (第 1領域）とを持ち、前記第 2領域によって、第 1及び第 2電極 (表示電極）との間で静電容量 (Cf)をもって容量結合する。第 1及び第 2フロート電極間の第 2ギャップのエッジ間距離 (Lz)は、第 1及び第 2電極 (表示電極）間の第 1 ギャップのエッジ間距離 (Lg)よりも小さい（Lzく Lg)。即ちフロート電極が第 1ギヤップ上で表示電極面に重ならない面領域 (第 1領域)を持って突出する。

[0013] 駆動回路側から PDPに対し、サスティン期間で、第 1及び第 2電極 (表示電極）間に放電維持電圧パルス（サスティンノルス）乃至それに準ずる電圧パルスを印加することにより、フロート電極間（第 2ギャップ）に第 1の放電（トリガ放電）を発生させ、第 1 の放電が終息すると共に、第 1及び第 2電極間（第 1ギャップ）に、より強度の大きい第 2の放電（主放電）を発生させる。これにより対象表示セルでの発光を行わせる。前記サスティンパルスは、サスティン電圧 Vsによる X, Yで逆極性となる正負パルスの繰り返しを含むパルスである。

[0014] そして、上記 PDPで、誘電体層及び電極群の形状や配置や材料などによって、第 1の放電の強度が第 2の放電の強度の 1/5以下であること、もしくは、第 1の放電の電流が第 2の放電の電流の 1/5以下であることを特徴とする。

[0015] (2) また、上記（1)と同様の PDPであって、前記放電の強度もしくは電流による定義を以下とする。本 PDPは、表示セルにおける、第 1及び第 2電極 (表示電極）—フロート電極間の結合容量 (Cf)が、第 2の放電の発生する第 1及び第 2電極 (表示電極）の放電絶縁層容量 (Cdm)の 1/5以下であることを特徴とする。

[0016] (3) 上記（1)または（2)の PDPにおいて、表示セルにおいて、表示面で、第 1及び第 2フロート電極の面積が、容量結合される部分を含む第 1及び第 2電極 (表示電極）の面積よりも小さいことを特徴とする。

[0017] 但し、上記電極面積の設計については、電極面の形状が比較的単純な長方形の場合などにはそのまま有効であるが、形状が複雑な場合などには、例えば、フロート電極における前記第 1領域、前記第 2領域、及び第 1領域と第 2領域との接続部分（第 3領域)などを考慮して設計する。

[0018] (4) 上記（1)〜（3)の PDPにおいて、表示セルにおける第 1及び第 2フロート電極の第 1の方向の幅 (Wf)が、第 2の方向の位置に応じて変化し、第 1及び第 2電極 (表示電極）間の第 1ギャップのエッジ付近で小さいことを特徴とする。

[0019] 換言すれば、第 1及び第 2フロート電極は、第 1ギャップ上の第 1領域と、表示電極上の第 2領域と、第 1領域と第 2領域との接続部分となる、前記第 1ギャップのエッジ付近で小さくなる部分を含む第 3領域とを有する形状である。

[0020] (5) 上記（1)〜（3)の PDPにおいて、表示セルにおける第 1及び第 2フロート電極の第 1の方向の幅 (Wf)が、第 2の方向の位置に応じて変化し、表示面で第 1及び第

2電極 (表示電極）間の第 1ギャップのエッジが第 1及び第 2フロート電極に重なる部分が無レ、こと（覆われてレ、なレ、こと）を特徴とする。

[0021] 換言すれば、フロート電極は、第 1ギャップ上の第 1領域と、表示電極上の第 2領域と、第 1ギャップのエッジを経由しない位置にある第 3領域とを有する形状である。

[0022] また、例えば、フロート電極間の第 2ギャップのエッジは、第 1ギャップと同様に第 1 の方向に伸びる（第 2の方向で対向する）形状にする。また、例えば、第 2ギャップのエッジが第 1ギャップ上で第 2の方向に伸びる（第 1の方向で対向する）形状などとしてもよい。

[0023] (6) 他の構成として以下を特徴とする。本 PDPは、第 1基板側と第 2基板側とが放電空間及び隔壁等を介して組み合わされて成る。第 1基板には、第 1の方向に伸びるように、維持放電が行われる電極となる、第 1 (X)電極と第 2 (Y)電極との対を、複数、略平行に有し、第 1及び第 2電極群が誘電体層（絶縁層）で覆われる。第 2基板には、第 2の方向に伸びるように、アドレス電極となる第 3 (A)電極を、複数、略平行に有する。第 1基板と第 2基板の間は、例えば第 2の方向に伸びる隔壁により区切られ、各色の蛍光体層を有し、第 1、第 2、及び第 3電極により表示セルが構成される。

[0024] 第 1電極と第 2電極が対向する領域を含んだ各表示セルにおいて、以下の構造を有する。第 1及び第 2電極は、駆動回路側と接続される直線状の金属などによる第 1 及び第 2バス電極と、第 1及び第 2バス電極と電気的に接続される透明な第 1及び第 2表示電極とを有して構成される。前記表示電極は、前記バス電極から表示セル内側へ突出する面領域を持つ。第 1表示電極と第 2表示電極の間で第 1ギャップ（=主放電ギャップ =相対的に長ギャップ）が形成される。更に、第 1表示電極と容量結合された第 1フロート電極と、第 2表示電極と容量結合された第 2フロート電極とを有する。第 1フロート電極と第 2フロート電極の間で、第 1ギャップ上で、第 1ギャップよりも短い第 2ギャップ（=トリガ放電ギャップ =相対的に短ギャップ）が形成される。

[0025] 駆動回路側から第 1電極と第 2電極との間に電圧（サスティンパルス）が印加されることにより、第 2ギャップで第 1の放電（トリガ放電）が発生し、次いで第 1ギャップで第 2 の放電（主放電）が発生する。放電メカニズムとしては、放電空間における壁電荷の蓄積による電界低下により第 1の放電が終息すると共に、第 2の放電が発生する。

[0026] そして、第 1の放電の強度が第 2の放電の強度の 1/5以下となるように、前記容量結合に対応した各電極の形状、配置、材料などが構成される。

[0027] (7) 本 PDP装置は、上記（1)〜（6)のいずれかの PDPと、その PDPの第 1、第 2、及び第 3電極に対する電圧を印加する各駆動回路とを備える。本 PDP装置は、サスティン期間に、駆動回路側から PDPの第 1及び第 2電極へ電圧を印加することで、自動的にフロート電極間のトリガ放電を発生させ、表示電極間の主放電へ移行させる。発明の効果

[0028] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、 PDP装置の技術において、フロート状の電極を用いた PDPで、低消費電力で安定したトリガ放電を発生させ発光効率のよい構造を提供できる。

図面の簡単な説明 [0029] [図 1]本発明の一実施の形態である PDP装置における全体の構成を示す図である。

[図 2]本発明の一実施の形態である PDP装置における PDPの画素単位の構造を示す分解斜視図である。

[図 3]本発明の実施の形態 1である PDP装置における表示セルの電極構造を示す平面図である。

[図 4]本発明の実施の形態 1である PDP装置における表示セルの構造を示す断面図である。

[図 5]本発明の実施の形態 1である PDP装置における表示セルの各容量を示す説明図である。

[図 6]本発明の実施の形態 2である PDP装置における表示セルの電極構造を示す平面図である。

[図 7]本発明の実施の形態 3である PDP装置における表示セルの電極構造を示す平面図である。

[図 8]本発明の実施の形態 4である PDP装置における表示セルの電極構造を示す平面図である。

発明を実施するための最良の形態

[0030] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。図 1〜図 8は、本実施の形態について示すものである。

[0031] 本実施の形態では、概要として、表示セルの X， Y電極において、バス電極及び表示電極に加えて、トリガ放電のためのフロート電極を設け、フロート電極間のトリガ放電ギャップ (Lz)を表示電極間の主放電ギャップ (Lg)よりも小さく形成し、またトリガ放電に係わる絶縁層の厚み (W2)を主放電に係わる絶縁層の厚み (W1 )よりも薄く設計する。これにより表示セルのサスティン駆動において主放電よりも低い電圧で放電 (トリガ放電）を開始させ次いで主放電に移行させるようにした構成である。また、トリガ放電が主放電よりも強度が小さくなるように、フロート電極と表示電極との間の容量（ Cf)を、主放電膜容量 (Cdm)よりも少なくとも 1/5以下に小さくなるように構成する。

[0032] (実施の形態 1 ) 図 1〜図 2は、本実施の形態 1の PDP装置 100における基本構成を示す。図 1は、 PDP40に対する駆動回路 30を含む PDP装置 100の全体構成を示す。図 2は、 PD P40の一構成例を画素単位で示す。図 3〜図 5は、実施の形態 1の PDP装置 100における表示セル 10単位の構造を示す。

[0033] 実施の形態 1では、図 3,図 4に示すように PDP40の各表示セルにおける電極等の構造を設計する。特に誘電体層 43中における表示電極（51b, 52b)に対するフロート電極（51c， 52c)の設計が特徴である。

[0034] まず、本実施の形態 1の PDP装置 100の基本構成を説明する。図 1において、本 P DP装置 100は、表示パネル部である PDP40、駆動回路 30、制御回路 20、電源回路 80などを有する構成である。 PDP40に対して駆動回路 30が接続され、駆動回路 30に制御回路 20が接続される。なお制御回路 20等を含めて駆動回路 30と呼ぶ場合もある。電源回路 80は、制御回路 20等に対し、サスティン電圧 Vs、アドレス電圧 V a等、駆動及び制御に必要な電圧を供給する。

[0035] PDP装置 100のハードウェア構成として、例えば、図示しないシャーシ部に対し PD P40背面が貼り合わせられ、シャーシ部背面側に制御回路 20などの各回路部を実装した ICや電源回路部などが配置された PDPモジュールを有する。シャーシ部背面側回路部と、 PDP40の電極の端部とが、駆動回路 30に対応するドライバモジュールにより接続される。このような構成の PDPモジュール力外部筐体に収容され、 PDP 装置セットが構成される。

[0036] 制御回路 20は、入力される表示信号 (D)、インタフェース信号等に基づき、駆動回路 30を制御するための制御信号を形成し、これにより駆動回路 30を制御する。制御回路 20は、駆動回路 30に対する表示データの供給を制御する表示データ制御部、及び、表示処理タイミングを制御するタイミング信号を生成し駆動回路 30へ供給するタイミング制御部などを有する。制御回路 20は、表示信号 (D)を信号処理して PDP 40に供給するための表示データを生成して表示データ制御部のメモリに格納し、その表示データをもとにアドレス回路 33等を制御する。

[0037] 駆動回路 30は、 X駆動回路 31、 Y駆動回路 32、アドレス回路 33を有する。駆動回路 30では、制御回路 20からの制御信号に従って PDP40の電極群を駆動する。 X駆動回路 31は、 PDP40の X電極を駆動する。 Y駆動回路 32は、 PDP40の Y電極を駆動する。 Y駆動回路 32は、走查駆動回路 (スキャンドライバ）を含み、これにより、走查電極となる Y電極を駆動する。アドレス回路 33は、表示データの信号をもとに、 PD P40のアドレス（A)電極を駆動する。 PDP40では、 A， X, Y電極が交差する各領域により、表示セル 10が形成されている。

[0038] 図 2において、 PDP40は、主に前面基板 41と背面基板 42との二枚のガラスを主とする基板によって構成されている。 PDP40は、前面基板 41側と背面基板 42側とが、隔壁 48等を介して対向するように貼り合わせられ、その間の空間（放電空間 47となる )において排気及び放電ガスが封入され封止されることにより構成される。

[0039] 前面基板 41上には、第 1の方向に、第 1 (X)電極及び第 2 (Y)電極の組を複数本、略平行に備える。 X, Y電極は、維持放電が行われるサスティン電極となる。また Y電極が走査電極の役割もはたす。前面基板 41上の X, Y電極は、誘電体層（絶縁層ともいう） 43、及び保護層 44で覆われる。

[0040] また、背面基板 42上には、 X, Y電極の伸びる第 1の方向と直交する第 2の方向に、第 3 (A)電極であるアドレス電極 53が複数本、略平行に配置されている。アドレス電極 53は、金属製のほぼ直線形状であり、誘電体層 45で覆われる。

[0041] 前面基板 41と背面基板 42との間には、例えば第 2の方向のストライプ状に区分された領域を形成するための複数の隔壁 48が形成されている。隔壁 48で区分される領域で、各電極で交差する領域を含んで、表示セル 10が形成される。隔壁 48で区分された領域には、誘電体層 45上及び隔壁 48側面に、 R (赤）， G (緑）， B (青）の各色の蛍光体層 {46r， 46g, 46b}が区別して塗布される。これら R， G， Bの表示セル 1 0のセットにより画素が構成される。表示セル 10は、第 2の方向に長い形状であり、 R ， G, Bの表示セル 10のセットにより、正方形に近い形状の画素となる。なお、第 1の方向にも隔壁を設けた、ボックス型の表示セル 10の形態なども可能である。

[0042] 前面基板 41において、各 X， Y電極は、本例ではバス電極と表示電極（放電電極、透明電極などとも称する）とにより構成され、更に、フロート電極を有して構成される。バス電極は、駆動回路 30側と電気的に接続される、金属製の直線バー形状の電極である。表示電極は、バス電極に対し電気的に接続され、主放電ギャップを形成する、 IT〇（酸化インジウムスズ)層膜などによる透明な電極である。フロート電極は、誘電体層 43中に独立した、透明な電極である。なおフロート電極は、金属製なども可能である。 X, Υ電極に対応したフロート電極を、それぞれ、 Xフロート電極 51 c、 Yフロート電極 52cとする。

[0043] 本例では、前面基板 41上、第 3の方向に対し、 X表示電極 51b及び Y表示電極 52 bが形成され、その上に Xバス電極 51 a及び Yバス電極 52aが形成されている。更にその上に少し離れて、 Xフロート電極 51 c及び Yフロート電極 52cが形成されている。 X電極は、 Xバス電極 51 a、 X表示電極 51b、及び Xフロート電極 51 cをセットとする。 Y電極も同様である。誘電体層 43は、本例では、フロート電極の形成に対応して、第 1の誘電体層 43— 1と、第 2の誘電体層 43— 2との 2層により構成されている。誘電体層 43及び誘電体層 45は、 SiOなどで構成される。保護層 44は、 Mg〇などで構成さ

2

れる。

[0044] PDP装置 100における PDP40の駆動方法はサブフィールド法を用いる。 PDP40 の一表示画面に対応する 1フィールド（例えば 16.7ms)は、時分割される複数のサブフィールド（SF)である、 SFl〜SFn (nは例えば 10)から成る。各 SFは、順に、リセット期間 (Tr)，アドレス期間 (Ta)，サスティン期間 (Ts)を有する。各 SFは、サスティン期間（Ts)即ち維持放電回数の違いにより重み付けが与えられており、これら SFの点灯 Z非点灯の組合せパターンにより、各表示セル 10での階調表示が行われる。

[0045] PDP40の表示駆動では、まず、リセット期間（Tr)のリセット動作として、残存電荷の均一化などが行われ、次に、アドレス期間 (Ta)のアドレス動作として、アドレス回路 3 3及び Y駆動回路 32からの駆動（アドレスパルス及びスキャンパルスの印加）により、 A—Y電極間の放電が行われ、これにより点灯対象の表示セル 10におけるデータメモリが行われる。そしてサスティン期間（Ts)のサスティン動作として、 X駆動回路 31 及び Y駆動回路 32からの駆動（サスティンパルスの印カロ）により、 X—Y電極間での維持放電 (繰り返し放電）が行われ、点灯対象の表示セル 10での放電発光が発生する。

[0046] 次に、本実施の形態の特徴を説明する。本 PDP装置 100では、従来の三電極 (X, Υ, A)、面放電 (X— Y間放電）、及びカラー（R, G, B)対応の PDP技術を基本として、図 3及び図 4のように、 PDP40の表示面側である前面基板 41側の構造を製造する。

[0047] 図 3は、 PDP40の表示平面側、第 3の方向から見た、表示セル 10に対応した面領域の電極構造を示す。本領域で、隔壁 48やアドレス電極 53の位置などは省略して示している。図 4は、図 3に対応して、 PDP40の第 3の方向の断面で見た、表示セル 10に対応した一部領域の層構造を示す。前面基板 41、背面基板 42、放電空間 47 などは、誘電体層 43などに比べて第 3の方向の長さが大きいため、省略して示している。

[0048] 本 PDP40では、図 3のように、各表示セル 10において、表示電極（51b, 52b)に、一部重なる位置で、フロート電極（51c, 52c)を設けている。フロート電極（51c, 52c )間のギャップ（Lz)は、表示電極（51b, 52b)間のギャップ（Lg)よりも短レ、。また図 4 のように、前面基板 41側の誘電体層 43中に、フロート電極（51c, 52c)を設けている。本表示セル 10対応領域では、各放電ギャップの中心を境に X側と Y側とで対称な構造である。

[0049] PDP40の製造にぉレ、て、前面基板 41上（背面側）に、第 1ギャップである長ギヤップ（Lg)を形成する X, Y表示電極（51b, 52b)と、 X, Yバス電極（51a, 52a)とを形成する。その上に、透明な第 1の誘電体層 43— 1 (誘電率（ ε ) =4、膜厚 (W1) =4 μ πι)を形成後に、透明な島状の X， Υフロート電極（51c, 52c)を形成する。 X, Yフロート電極（51c， 52c)は、対応する X， Y表示電極（51b, 52b)に、第 1の方向での幅 Lfで重なり、 X， Yフロート電極（51c, 52c)間に、第 2ギャップ（Lz)が形成される。第 2ギャップ (Lz)は、第 1ギャップ (Lg)よりも短レ、。その後、全面に、第 2の誘電体層 43 _ 2及び保護層 44力例えば約 0.7 x m蒸着され、アドレス電極 53、隔壁 48、及び各蛍光体層 {46r, 46g， 46b}等が形成された背面基板 42側と組み合わされる。そして、組み合わされた基板等及び放電空間 47における封止、排気、放電ガス封入などが行われ、 PDP40力 S完成する。

[0050] 表示セル 10の点灯の際には、 SFにおいてリセット及びアドレス動作後のサスティン期間（Ts)において、駆動回路 30側から PDP40の対象となる X, Y電極、即ち X, Y バス電極（51a, 52a)に対し、放電維持電圧パルス（サスティンパルス）を印加する。サスティンパルスは、主にサスティン電圧 Vsによる正負のパルスの繰り返し力も成る。これにより、点灯対象の表示セル 10では、初めに、フロート電極（51 c, 52c)間で微小な第 1の放電（トリガ放電）が発生し、続いて表示電極（51b, 52b)間での第 2の放電（主放電）が発生する。

[0051] 図 3及び図 4において、 Wfは、フロート電極（51 c， 52c)の第 1の方向の幅である。

Wbは、表示電極（51b， 52b)の第 1の方向の幅である。 Lgは、表示電極間ギャップであり、表示電極（51b， 52b)が第 2の方向で対向するエッジの間の距離である。 Lz は、フロート電極間ギャップであり、フロート電極（51 c, 52c)が第 2の方向で対向するエッジの間の距離である。 Lfは、第 2の方向における表示電極（51b, 52b)とフロート電極（51 c, 52c)の重なり幅である。 Lsは、表示放電幅であり、表示電極（51b, 52b)におけるバス電極（51 a, 52a)力ら第 2の方向に突出する領域の長さ（Lb)において、フロート電極（51 c, 52c)との重なり幅（Lf)を除いた長さである。 Lbは、表示電極（51b, 52b)の第 2の方向の長さ（バス電極からの突出部分の長さ）である。 Lcは、フロート電極（51 c, 52c)の第 2の方向の長さである。 W1は、第 1の誘電体層 43— 1 (第 1の絶縁層）の厚さであり、 W2は、第 2の誘電体層 43— 2及び保護層 44を合わせた層（第 2の絶縁層）の厚さである。

[0052] 重なり面を有するため、 0 < Lf < Lb, Lcである。また、実施の形態 1では、 Wf >Wb

(または Wf Wb)、 Lcく Lbである。また放電容量に係わる絶縁層で W1 >W2である。表示セル 10において表示面で見て、 X, Yそれぞれ、フロート電極（51 c, 52c) の面積（Lc X Wf)が表示電極（51b， 52b)の面積（Lb X Wb)よりも小さくなるようにする。また、フロート電極（51 c， 52c)における表示電極（51b, 52b)と重なる部分の面積（Lf X Wb)力重ならない部分の面積よりも小さい。表示電極（51b， 52b)とフロート電極（51 c， 52c)の厚さは略同じであり、絶縁層の厚さ（Wl , W2)に比べ小さい

[0053] 表示セル 10における放電の特性の決定に係わる容量 (静電容量）に関して、以下のように定義する。図 5は、その定義に対応する各容量を示す説明図である。誘電率を εで表す。以下、第 2の誘電体層 43— 2と保護層 44とを含めて 1つの絶縁層（第 2 の絶縁層）として考え、特に第 2の絶縁層を Mg〇のみにより構成される層であると仮定して計算する。

[0054] Co: Coは、 X— Y電極間の容量、即ち前面基板 41及び誘電体層 43のみでフロート電極が無いと想定した場合の容量であり、主に X, Y電極面積と、第 1ギャップ (L g)、前面基板 41の ε、誘電体層 43 (第 1及び第 2の絶縁層）の構成により決まる。

[0055] Cf: Cfは、トリガ放電容量であり、即ち表示電極とフロート電極との間の容量結合における容量であり、表示電極とフロート電極の重なり面積（^LfXWb)と、第 1の絶縁層の εに比例し、第 1の絶縁層の厚さ (W1)に反比例する。

[0056] Cz: Czは、フロート電極間容量であり、即ちフロート電極（51c, 52c)間での、 X, Y表示電極（5 lb, 52b)が無いと想定した場合の容量である。

[0057] Cdm: Cdmは、主放電膜容量 (放電絶縁層容量)であり、即ち表示面でフロート電極（51c, 52c)に覆われていない表示電極（51b, 52b)の部分（主放電面積）の容量 (放電面膜容量)であり、その主放電面積 (Ls X Wb)と、誘電体層 43 (第 1及び第 2の絶縁層）の εに比例し、その厚さ (W1+W2)に反比例する。

[0058] Cdf: Cdfは、フロート電極膜容量であり、フロート電極（51c, 52c)の面積（LcX Wf)と、第 2の絶縁層の εに比例し、その厚さ (W2)に反比例する。

[0059] また、 Χ—Υ電極間の印加電圧をサスティン電圧 Vsとする。フロート電極（51c, 52 c)間の電圧 (フロート電極間で放電が開始される電圧）を、フロート電極間電圧 Vzとする。

[0060] 上記において、じ >〇∑(〇 2に対し十分に大きレ、）でぁるならば、フロート電極間電圧 Vzは、下記式（1)となる。これにより、フロート電極（51c, 52c)間の第 2ギヤップ（Lz)には略 Vsの電圧が掛カる。

[0061] Vz= Vs X Cf/ (Cf + 2Cz) = Vs ··· (1)

X_Y電極への電圧 (Vs)の印加により、フロート電極（51c， 52c)間の第 2ギャップ（ Lz)で放電が発生すると、 Cfと Cdfの容量分割により、フロート電極（51c, 52c)の電位は急激に低下して、フロート電極（51c, 52c)間の放電が停止する。このフロート電極（51c, 52c)間の放電で空間電荷 (放電空間 47におけるイオンなど）が形成されると、 X_Y電極間の放電開始電圧が低下し、大きな放電が起きる。そのため、フロート電極（51c, 52c)間の第 1の放電をトリガ放電、続く X— Y電極間の第 2の放電を主放電と呼ぶ。

[0062] 上記トリガ放電により、それより低い電圧で表示電極（51b， 52b)間の第 1ギャップ（ Lg)での長ギャップ放電が主放電として発生する。そのため、表示セル 10において、空間電荷密度の低い放電となり、紫外線発光効率が向上、即ち蛍光体層 46からの可視光発光効率が向上する。

[0063] 発光効率向上のためには、トリガ放電強度が主放電強度に較べて小さいことが必要であり、少なくとも 1/5以下であることが望ましい。本実施の形態では、 PDP40の表示電極（51b, 52b)とフロート電極（51c, 52c)の形状及び配置などについて上記条件を満たすように設計される。

[0064] トリガ放電強度を主放電強度に較べて小さくするためには、主放電の絶縁膜容量（

=主放電膜容量 Cdm)に対して、 X, Yそれぞれにおけるフロート電極（51c, 52c)と表示電極（5 lb, 52b)との間の容量（=トリガ放電容量 Cf)を小さくすればよい。主放電膜容量 Cdmをトリガ放電容量 Cfの 5倍以上にすると（Cdm > 5 X Cf)、主放電による壁電荷量の 1/5のトリガ放電壁電荷量で、トリガ電極となる X, Yフロート電極（51c , 52c)上の電位が X, Y表示電極（51b, 52b)上の電位と同じになる。即ち、トリガ放電強度を主放電強度の 1/5程度に低減することができる。

[0065] 本 PDP装置 100では、誘電体層 43中、表示面で表示電極（51b, 52b)とフロート電極（51c, 52c)がー部重なり、主放電ギャップ（Lg)上でフロート電極（51c， 52c) エッジが内側に突出してフロート電極（51c， 52c)間が短ギャップ（Lz)となり、かつ、表示電極（51b, 52b)とフロート電極（51c, 52c)に係わる各容量（Cdm, Cfを含む )に関して上記 1/5以下という条件を満たすように形成される。

[0066] 本実施の形態で、第 1の誘電体層 43_ 1の厚さ（W1)が 4 x m/ ε =4であり、第 2 の絶縁層が1^§0のみで厚さ（ 2)が0.7〃111/ £ = 10であり、また、 Lz = 50, Lg= 10 0， Ls = 120， 1^=20 (ぃずれも単位は 111)とすると、主放電膜容量 Cdmとトリガ放電容量 Cfの比（Cdm： Cf)は、下記式（2)となる。

[0067] Cdm : Cf = ( 120 X 4/4)： (20 X 4/4) = 6 : 1 · · · (2)

即ち、トリガ放電が主放電の 1/6の強度のときに、ほぼ表面電位が等しくなり、その放電が停止（終息)する。 [0068] 本実施の形態では、第 1の誘電体層 43— 1の εが低ぐ厚さ（W1)が薄レ、が、それでも、トリガ放電が無い場合 (従来 PDP)の長ギャップ放電 (Lgでの放電）の維持電圧は 200V以上の高い電圧となり、結果的に放電ピーク電流が高ぐ発光効率が低下する。一方、フロート電極（51c, 52c)によるトリガ放電が有る場合 (本 PDP40)は、長ギヤップ (Lg)において 180V程度で維持放電が発生し、放電電流'強度が従来よりも低下することにより、発光効率を 10%程度向上することができる。

[0069] また、主放電膜容量 Cdmとフロート電極膜容量 Cdfの比（Cdm : Cdf)は、下記式（ 3)となる。

[0070] Cdm : Cdf = (120 X 4/4)： (45 X 10/0.7) = 1 : 5 · · · (3)

即ち、フロート電極膜容量 Cdfが主放電膜容量 Cdmより 5倍大きいが、放電電流は約 1/6であるため、第 2の絶縁層が MgOのみであっても、放電集中による Mg〇のスノッタ（放電空間 47でのイオンの衝突）は軽減される。

[0071] 上記計算では第 2の絶縁層を MgOのみによる層とした力 S、誘電体層 43領域のこの第 2の絶縁層領域において、複数の性質の異なる層を設けた構成、例えば薄いガラスなどの膜と MgOとの複合膜の構成、あるいは保護層 44を設けない構成や逆に保護層 44のみ設ける構成なども可能である。

[0072] 実施の形態 1の構成によれば、特に、トリガ電極となるフロート電極（51c, 52c)は、主放電のための表示電極（51b, 52b)と Cfで容量結合しており、トリガ放電を発生させるための特別な電圧パルス（従来の四電極構造 PDP装置における Z電極へのトリガパルス）を使用しない。本実施の形態によれば、主放電強度とトリガ放電強度を独立に設計でき、低い電圧で短ギャップ (Lz)での弱いトリガ放電を発生させることができる。また、低い電圧で長ギャップ (Lg)での主放電を発生させる。従って、表示セル 1 0における発光効率が高い。本 PDP装置 100において発光効率の高い表示を行うことができるため、表示の輝度/コントラストを向上したり、消費電力を低減したりすることがでさる。

[0073] (実施の形態 2)

実施の形態 2では、実施の形態 1と同様の基本構成において、図 6に示すように、 P DP40の前面基板 41側の電極構造を製造する。各フロート電極（51d, 52d)は、表示電極（5 lb, 52b)の対向するエッジの部分に掛かる面積を少なくした形状である。即ち、フロート電極（51d， 52d)は、トリガ放電のギャップ（Lz)を形成し表示電極（51 b, 52b)面に重ならない面部分（第 1領域）と、表示電極（51b, 52b)面に重なり容量結合する面部分 (第 2領域）と、前記第 1及び第 2領域を接続し、表示電極（51b, 52 b)の対向エッジ（主放電ギャップ (Lg)のエッジ）を経由する部分 (第 3領域）とを有する形状である。

[0074] 実施の形態 2では、上記第 3領域を小さくしたことから、実施の形態 1に比べ、 PDP 40の表示電極（51b, 52b)とフロート電極（51d, 52d)のパターニングの位置合わせ精度による容量 Cfの変動を小さくすることができ、装置の製造が容易になる。即ち、実施の形態 2の場合、前記パターニングの位置合わせで仮に少しズレがある場合でも、フロート電極（51d, 52d)におけるトリガ放電に主要に寄与する上記第 1領域の面積が略変わらない。これにより上記効果及び放電の安定が期待できる。

[0075] (実施の形態 3)

実施の形態 3では、実施の形態 1と同様の基本構成において、図 7に示すように、 P DP40の前面基板 41側の電極構造を製造する。各フロート電極（51e, 52e)は、表示電極（5 lb, 52b)の対向するエッジの部分に掛かる面積を無くした形状である。即ち、フロート電極（51e, 52e)は、トリガ放電のギャップ（Lz)を形成し表示電極（51b, 52b)面に重ならない面部分（第 1領域）と、表示電極（51b, 52b)面に重なり容量結合する面部分 (第 2領域）と、前記第 1及び第 2領域を接続し、表示電極（51b, 52b) の対向エッジを経由せず表示電極（51b, 52b)の横の領域（第 1の方向で傍にある領域)を第 2の方向へ伸びるように経由する部分 (第 3領域）とを有する形状である。

[0076] 実施の形態 3では、実施の形態 2と同様に、表示電極（51b, 52b)とフロート電極（ 51e, 52e)とのパターユング位置合わせズレに対しより強くなると共に、表示面において、主放電ギャップ（Lg)のエッジ付近にフロート電極（51e， 52e)が掛かっていなレ、（重なり面が無レ、)ため、低レ、電圧で安定した放電を行うことができる。

[0077] (実施の形態 4)

実施の形態 4では、実施の形態 1と同様の基本構成において、図 8に示すように、 P DP40の前面基板 41側の電極構造を製造する。各フロート電極（51f, 52f)は、表示電極（51b, 52b)の対向するエッジの部分に掛かる面積を無くし、かつ、そのトリガ放電ギャップ (Lz)を形成するエッジが第 2の方向に伸び第 1の方向で対向するようにした形状である。即ち、フロート電極（51f, 52f)は、トリガ放電のギャップ（Lz)を形成し表示電極（51b, 52b)面に重ならない主要面部分（第 1領域）と、表示電極（51b, 5 2b)面に重なり容量結合する面部分 (第 2領域）と、前記第 1及び第 2領域を接続し、表示電極（51b, 52b)の対向エッジを経由せず表示電極（51b, 52b)の横の領域を経由する部分 (第 3領域)とを有する形状である。これにより実施の形態 3などと同様の効果を得る。

[0078] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲で種々変更可能であることは言うまでもなレ、。

産業上の利用可能性

[0079] 本発明は、 PDP装置などのディスプレイ装置に利用可能である。

Claims

請求の範囲

[1] 誘電体層中に第 1の方向に伸びる第 1及び第 2電極を有するプラズマディスプレイノネノレであって、

前記第 1及び第 2電極を含んで構成される各表示セルにおいて、

前記第 1電極と第 2電極は、そのエッジが第 1の方向に伸び第 2の方向で対向して第 1ギャップを形成し、

前記第 1及び第 2電極と対応して、前記誘電体層中に、第 1フロート電極及び第 2フロート電極を有し、

前記第 1フロート電極は、前記第 1電極と離れつつ表示面で部分的に重なって前記第 1電極との間での静電容量を持ち、前記第 2フロート電極は、前記第 2電極と離れつつ表示面で見て部分的に重なって前記第 2電極との間での静電容量を持ち、前記第 1フロート電極と第 2フロート電極は、そのエッジが第 2の方向で対向し前記第 1ギャップ上に伸びて前記第 1ギャップよりも小さい第 2ギャップを形成し、

前記第 1及び第 2電極間に電圧パルスが印加されることにより、前記第 2ギャップに第 1の放電を発生させ、次いで前記第 1ギャップに第 2の放電を発生させるものであり前記第 1の放電の強度が前記第 2の放電の強度の 1/5以下であること、もしくは、前記第 1の放電の電流が前記第 2の放電の電流の 1/5以下であること、を特徴とするプラズマディスプレイパネノレ。

[2] 誘電体層中に第 1の方向に伸びる第 1及び第 2電極を有するプラズマディスプレイノネノレであって、

前記第 1フロート電極は、前記第 1電極と離れて表示面で部分的に重なって前記第 1電極との間での静電容量を持ち、前記第 2フロート電極は、前記第 2電極と離れて表示面で部分的に重なって前記第 2電極との間での静電容量を持ち、前記第 1フロート電極と第 2フロート電極は、そのエッジが第 2の方向で対向し前記第 1ギャップ上に伸びて前記第 1ギャップよりも小さい第 2ギャップを形成し、

前記第 1及び第 2電極間に電圧パルスが印加されることにより、前記第 2ギャップに第 1の放電を発生させ、次いで前記第 1ギャップに第 2の放電を発生させるものであり前記第 1フロート電極と前記第 1電極との間の静電容量及び前記第 2フロート電極と前記第 2電極との間の静電容量が、前記第 2の放電の発生する前記第 1及び第 2 電極の放電絶縁層容量の 1/5以下であることを特徴とするプラズマディスプレイパネル。

[3] 請求項 2記載のプラズマディスプレイパネルにぉレヽて、

前記表示セルにおいて、表示面で、前記第 1フロート電極の面積が前記第 1電極の面積よりも小さぐ前記第 2フロート電極の面積が前記第 2電極の面積よりも小さいことを特徴とするプラズマディスプレイパネル。

[4] 請求項 2記載のプラズマディスプレイパネルにぉレ、て、

前記表示セルにおいて、表示面で、前記第 1及び第 2フロート電極は、前記第 1の方向の幅が前記第 2の方向の位置に応じて変化し、前記第 1ギャップのエッジ付近で小さいことを特徴とするプラズマディスプレイパネル。

[5] 請求項 2記載のプラズマディスプレイパネルにぉレ、て、

前記表示セルにおいて、表示面で、前記第 1及び第 2フロート電極は、前記第 1の方向の幅が前記第 2の方向の位置に応じて変化し、前記第 1ギャップのエッジに重なる部分が無いことを特徴とするプラズマディスプレイパネル。

[6] 請求項 2記載のプラズマディスプレイパネルにぉレ、て、

前記表示セルにおいて、表示面で、前記第 1及び第 2フロート電極は、前記第 1の方向の幅が前記第 2の方向の位置に応じて変化し、前記第 2ギャップのエッジが前記第 1ギャップ上で前記第 2の方向に伸び前記第 1の方向で対向する形状であることを特徴とするプラズマディスプレイパネル。

[7] 請求項 2記載のプラズマディスプレイパネルにぉレヽて、前記第 1及び第 2電極と前記第 1及び第 2フロート電極との間に誘電体層を有し、前記第 1及び第 2フロート電極上に保護層のみを有することを特徴とするプラズマディスプレイパネノレ。

[8] 第 1基板側と第 2基板側とが放電空間を介して対向し組み合わされて成り、

前記第 1基板上に、第 1の方向に伸び誘電体層で覆われる第 1電極と第 2電極との複数の対を有し、

前記第 2基板上に、第 2の方向に伸び誘電体層で覆われる第 3電極を複数有し、前記第 1基板と第 2基板の間は、隔壁により区切られ、各色の蛍光体層を有し、前記隔壁で区切られた領域において前記第 1、第 2及び第 3電極を含んで表示セルが構成されるプラズマディスプレイパネルであって、

前記第 1電極と第 2電極が対向する領域を含んだ各表示セルにおいて、前記第 1電極は、直線状の第 1バス電極と、前記第 1バス電極と電気的に接続され前記表示セル内側へ突出する透明な第 1表示電極とを有して構成され、

前記第 2電極は、直線状の第 2バス電極と、前記第 2バス電極と電気的に接続され前記表示セル内側へ突出する透明な第 2表示電極とを有して構成され、

前記第 1表示電極と第 2表示電極の間で第 1ギャップが形成され、

前記誘電体層中、前記第 1表示電極と容量結合された第 1フロート電極と、前記第

2表示電極と容量結合された第 2フロート電極とを有し、

前記第 1フロート電極と前記第 2フロート電極の間で前記第 1ギャップよりも短い第 2 ギャップが形成され、

前記第 1電極と第 2電極との間に電圧が印加されることにより、前記第 2ギャップでトリガ放電が発生し、次いで前記第 1ギャップで主放電が発生するものであり、前記トリガ放電の強度が前記主放電の強度の 1/5以下となるように構成されることを特徴とするプラズマディスプレイパネル。

[9] 第 1基板上で誘電体層中に第 1の方向に伸びる第 1及び第 2電極と、第 2基板上でアドレス電極となる第 3電極とを有するプラズマディスプレイパネルと、

前記第 1電極に対する電圧を印加する第 1駆動回路と、

前記第 2電極に対する電圧を印加する第 2駆動回路と、前記第 3電極に対する電圧を印加する第 3駆動回路とを備えるプラズマディスプレィ装置であって、

前記第 1、第 2、及び第 3電極を含んで構成される各表示セルにおいて、前記第 1電極と第 2電極は、そのエッジが第 1の方向に伸び第 2の方向で対向して第 1ギャップを形成し、

前記第 1フロート電極は、前記第 1電極と離れて表示面で見て部分的に重なって前記第 1電極との間で容量結合し、

前記第 2フロート電極は、前記第 2電極と離れて表示面で見て部分的に重なって前記第 2電極との間での容量結合し、

前記第 1フロート電極と第 2フロート電極は、そのエッジが第 2の方向で対向して前記第 1ギャップよりも小さい第 2ギャップを形成し、

前記第 1及び第 2駆動回路から前記第 1及び第 2電極間に電圧パルスを印加することにより、前記第 2ギャップに第 1の放電を発生させ、次いで前記第 1ギャップに第 2 の放電を発生させるものであり、

前記第 1の放電の強度が前記第 2の放電の強度の 1/5以下であること、もしくは、前記第 1の放電の電流が前記第 2の放電の電流の 1/5以下であること、を特徴とするプラズマディスプレイ装置。