WO2007000953A1 - 半導体集積回路開発支援システム - Google Patents

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WO2007000953A1
WO2007000953A1 PCT/JP2006/312654 JP2006312654W WO2007000953A1 WO 2007000953 A1 WO2007000953 A1 WO 2007000953A1 JP 2006312654 W JP2006312654 W JP 2006312654W WO 2007000953 A1 WO2007000953 A1 WO 2007000953A1
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WO
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tester
test
semiconductor integrated
integrated circuit
terminal device
Prior art date
Application number
PCT/JP2006/312654
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English (en)
French (fr)
Inventor
Masayuki Satoh
Original Assignee
Genesis Technology Inc.
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318314—Tools, e.g. program interfaces, test suite, test bench, simulation hardware, test compiler, test program languages
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31912—Tester/user interface

Definitions

  • the present invention relates to a support system for developing a semiconductor integrated circuit.
  • the procedure for developing a semiconductor integrated circuit that is, the procedure for producing a design capability, is generally as follows.
  • a semiconductor integrated circuit we first design a system that is an operation-level design centered on functional operation. Next, logic design at the logic gate level and circuit design that expresses it at the element level are performed. Then, a mask is manufactured, and a wafer manufacturing process called a pre-process for forming a semiconductor integrated circuit on the wafer using the mask is started.
  • the wafer manufactured in the previous process is tested by a probe test to determine pass / fail, the wafer is divided into chips (semiconductor integrated circuits), and the non-defective chips that are determined to be good by the probe test are selected. And then assemble it into a package.
  • chips semiconductor integrated circuits
  • This assembly is debugged by characterization, and if the characteristics are found to satisfy the desired value, it is transferred to mass production after final testing with a test program based on the final test specifications.
  • tester For each of these tests, a device called a tester is used. Testers are expensive devices that cost tens of millions to hundreds of millions of dollars per unit, and selecting testers with high usage costs is an important issue for users.
  • the tester is composed of a test head, a tester body, a controller, and the like.
  • the test head is connected to the input / output terminals of the semiconductor integrated circuit to be tested and incorporates a plurality of interface boards called pin electronics that input / output signals to / from the semiconductor integrated circuit.
  • the tester architecture includes a shared resource method in which a timing generator circuit and a pattern generator circuit are shared by a plurality of pins, a per-pin method in which each pin has a timing generator circuit and shares a pattern generator circuit, There is a method that has a timing generation circuit and a pattern generation circuit for each pin (hereinafter referred to as “full per-pin method”).
  • Each tester includes a power supply that supplies power to the semiconductor integrated circuit, a DC measurement system that evaluates the DC (Direct Current) characteristics of the input and output terminals of the semiconductor integrated circuit, and a DAC (Digital (Analog Converter)
  • testers are controlled by a test program that operates under an OS (Operating System) of a CPU (Central Processing Unit).
  • This test program is written in a so-called tester language.
  • the tester language is generally different for different tester architectures.
  • This tester language initially included an assembler-style language called machine's word to directly control the hardware.
  • tester control languages have been devised as highly productive, and FORTRAN and BASIC formats have come to be used.
  • PASCAL which is a structural language, was used extensively, but now C language is becoming mainstream.
  • a circuit design company called a fabless company and a tool for evaluating functions of a semiconductor integrated circuit designed by a circuit design company on a computer such as a workstation.
  • a company called EDA (Engineering 'Design Automation) Vendor a test company that converts test programs related to semiconductor integrated circuits designed by circuit design companies into programs that testers can execute' It is manufactured by a mask manufacturing company that manufactures masks based on circuit design data designed by the company, and a wafer manufacturing company called test company that manufactures (manufactures) semiconductor integrated circuits using the manufactured masks. Test with your own tester Such as appeared only owe test 'Fuabu and call Bareru company, the horizontal component of the development of the semiconductor integrated circuit by these professional company Work is progressing.
  • Patent Document 1 a test company proposes a tester language to an EDA vendor, a circuit design company, and a wafer production company, and then the EDA vendor provides a semiconductor integrated circuit to the circuit design company. After that, a circuit design company designs a semiconductor integrated circuit with a desired logic function and verifies the logic function with a virtual tester (a tester is represented on the computer). After that, the test program produced in the tester language is transmitted to the test company via the Internet, and the test company selects the available tester based on the test program. It is disclosed.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-270305 (paragraphs 0033 to 0035, 06)
  • Patent Document 1 has a problem in that many specialized companies intervene before selecting a tester, which makes the work complicated or inefficient, and thus expensive. It was.
  • the present invention has been made in view of the above problems, and an object thereof is to provide an efficient support system for the development of a semiconductor integrated circuit including selection of a tester.
  • a semiconductor integrated circuit development support system includes a control device held by a tester of a test of a semiconductor integrated circuit by a tester, and a control device held by the requester of the test.
  • a semiconductor integrated circuit development support system comprising a terminal device connected to a device via a network, wherein the control device has a storage unit and a processing unit, and the storage unit is necessary for the test.
  • a tester language program that specifies and converts parameters to be used for the tester, and tester data that includes an allowable range of operation data of the tester that includes the parameters required for testing with respect to the plurality of testers.
  • the processing unit transmits the tester language program to the terminal device in response to a request from the terminal device, and the tester language program.
  • Test that was created in Te based ⁇
  • an arbitrary part of the test program is analyzed to extract operation data of the tester, and the operation data and the tester data stored in the storage unit are obtained. A usable tester is extracted by comparison.
  • an efficient support system can be realized for the development of a semiconductor integrated circuit including the selection of a tester.
  • FIG. 1 is an overall configuration diagram of a semiconductor integrated circuit development support system.
  • FIG. 2 A screen display example of the display unit 21 in the terminal device 20 of the circuit design company 2
  • FIG. 3 A table showing an example of specifications for each tester.
  • FIG. 4 A diagram showing a basic configuration common to each type of tester.
  • FIG. 5 is a diagram showing an example of a tester language TL.
  • FIG. 6 (a) is a schematic diagram showing an RTL-type semiconductor integrated circuit.
  • (B) is a schematic diagram showing a state where a multiplexer (MUX) 62 is attached to each flip-flop 61 when the SCAN method is used for the semiconductor integrated circuit L shown in (a).
  • MUX multiplexer
  • FIG. 7 is a diagram showing a configuration of a shuttle service chip.
  • FIG. 8 is a flowchart showing the overall operation flow of the semiconductor integrated circuit development support system 1000.
  • FIG. 9 is a flowchart showing processing when extracting tester resources.
  • FIG. 10 is a flowchart showing processing when performing tester search and test cost calculation in step S808 of FIG.
  • FIG. 11 is a flowchart showing a process for calculating a chip area increase rate when using DFT by the SCAN method.
  • FIG. 12 Flow chart showing the test cost calculation process when using the shuttle service.
  • FIG. 13 is a flowchart showing a process for calculating the test cost of the entire shuttle S in step S 1204 of FIG.
  • FIG. 14 is a flowchart showing a process for creating a defective gate map.
  • FIG. 15 (a) is a diagram showing a navigation window 25a before parameter correction, and (b) is a diagram showing a navigation window 25a after parameter correction.
  • FIG. 16 is an explanatory diagram showing conversion of commands used in the tester.
  • FIG. 17 is a flowchart showing processing relating to selection of a function definition.
  • FIG. 1 is an overall configuration diagram of a semiconductor integrated circuit development support system.
  • the semiconductor integrated circuit development support system 1000 is composed of a test company (a test contractor) 1, a circuit design company (a test client) 2 and a wafer production company 3. Each of these devices has an Internet connection with each other. Connected with network 4 of.
  • circuit design company 2 and one wafer manufacturing company 3 are shown in the figure, but there may be a plurality of them.
  • a mask manufacturing company or a test jig manufacturing company may be involved in the development of a semiconductor integrated circuit.
  • the test company 1 is provided with a control device 10 for testing a semiconductor integrated circuit, and owns a plurality of types of testers (not shown).
  • the control device 10 is a computer device such as a computer, a communication unit 11 for communicating with an external device, a keyboard.
  • An input unit 12 configured to input data and input data
  • an output unit 13 configured to output data such as a display unit
  • a storage unit 14 storing various data
  • a CPU Central Processing
  • processing unit 15 configured to perform various arithmetic processes
  • memory 16 that is an arithmetic area of the processing unit 15 are provided.
  • the circuit design company 2 is specialized in circuit design of semiconductor integrated circuits and includes a terminal device 20.
  • the terminal device 20 is a computer device such as a personal computer, and includes a display unit 21 that displays a screen.
  • Wafer manufacturing company 3 is to manufacture a wafer that is the basis of a semiconductor integrated circuit, and includes a terminal device 30 that is a computer device such as a personal computer.
  • FIG. 2 is a screen display example of the display unit 21 in the terminal device 20 of the circuit design company 2 (see FIG. 1 as appropriate).
  • the outline of each screen (window) will be explained, and details will be described later.
  • each screen (window) is displayed at the same time, but may be displayed separately. Even if not specifically shown, the communication device of the terminal device 20 is all the control device 10.
  • the authentication window 22 is a screen on which the user of the terminal device 20 inputs a user name and password for authentication for communication.
  • the interactive editor window 23 is used to input parameters (such as applied voltage values) required for testing semiconductor integrated circuits using the interactive editor (editor that creates a test program using the tester language) disclosed by test company 1. This is a screen for creating a test program.
  • the interactive editor is stored in the storage unit 14 of the control device 10.
  • the test pattern window 24 is a screen on which the circuit design company 2 inputs a test pattern used for verifying the semiconductor integrated circuit.
  • the test pattern represents the set values of each parameter along the time series when simulating to verify the semiconductor integrated circuit.
  • the circuit design company 2 creates a test pattern by a method called a time-driven method in which a test pattern is described by extracting the timing information and logic value of the change point by monitoring the logic change point.
  • a time-driven method is useful at the design stage, but there is a problem that the tester cannot be read as it is. For this reason, it is necessary to divide the test pattern at a fixed period and convert it to a method called the rate method that describes the test pattern as 1ZO information for the test pattern 'step, and make it readable by the tester.
  • the circuit design company 2 is configured to input a test pattern in a time-driven manner and convert the test pattern into a late method in the test company 1.
  • test company 1 performs a virtual test on the computer by combining the test pattern of the rate method and the RTL-format semiconductor integrated circuit data described later, and the result is sent to circuit design company 2 via the Internet.
  • an efficient support system can be realized for the development of semiconductor integrated circuits.
  • test patterns expressed in a time-driven manner are sometimes simply referred to as “patterns”.
  • test pattern window 24 is displayed when the circuit design company 2 inputs the pattern file name, and the pattern format (text, VCD (Value Change Dump), WGL (Waveform eneration Language) This is a screen for inputting a pattern in a time-driven manner by selecting “No, SflL (Standard Test Interface Language)”.
  • the navigation window 25 displays a list of available testers and the test costs when using each tester based on the data sent from the control device 10 of the test company 1, and selects a finance (payment) item. This is a screen for selecting the tester to be actually used.
  • a semiconductor integrated circuit is described in an RTL (Register Transister Logi Directly Connected Transistor Logic Circuit) format. This is a screen for inputting the RTL file name of the semiconductor integrated circuit and instructing it.
  • RTL Registered Transister Logi Directly Connected Transistor Logic Circuit
  • Design window 27 shows the rate of increase in the area of the semiconductor integrated circuit when DFT (Design for Testability) is adopted for the semiconductor integrated circuit based on the data received from the control device 10 of the test company 1. If you wish to use DFT, it is a screen that gives instructions along with the input of the RTL file name.
  • DFT Design for Testability
  • Shuttle window 28 is a screen for instructing calculation of a test cost when each shuttle service is used.
  • the defective gate map window 29 is a screen for displaying defective portions (positions of defective gates) on the wafer.
  • FIG. 3 is a table showing an example of specifications for each tester. This table is stored in the storage unit 14 (see Fig. 1), and shows the specifications for each tester, such as the maximum operating frequency and the number of pins.
  • FIG. 4 is a diagram showing a basic configuration common to testers of each method.
  • the tester 300 includes a power supply 301 that supplies a power supply voltage to the semiconductor integrated circuit L to be tested, a driver 302 that inputs a signal to an input terminal of the semiconductor integrated circuit L, a semiconductor Output terminal force of integrated circuit L Comparator 303 that compares the output signal with the expected value signal, pattern generator 304 that generates test data and expected value to be input to semiconductor integrated circuit L, and semiconductor integrated circuit L Input power of input signal!
  • a timing generator 305 for generating timing
  • a controller 306 for performing each control by a test program
  • a DC test circuit 307 for performing a DC test such as voltage level detection of an output pin.
  • the power supply unit 301 and the DC test circuit 307 are not different for each tester as in the test program, and the method for measuring the semiconductor integrated circuit L is changed. It is unnecessary and can be a common description.
  • FIG. 5 is a diagram showing an example of the tester language TL.
  • each tester resource (tester operation data including parameters necessary for tester operation) in the tester description 50 corresponds to each C language function form 52.
  • the C function type 52 is “VS ⁇ number of mute, applied voltage, voltage range, measurement current range, upper limit clamp current, lower limit clamp current ⁇ ”.
  • each parameter such as the number of units (unit number of power supply) at the displayed position! ,. If it is not entered, the default parameters specified by the semiconductor integrated circuit development support system 1000 are entered, so the producer who creates the test program does not need to understand all the parameters. The same is true for other tester resources!
  • FIG. 6A is a schematic diagram showing a semiconductor integrated circuit in the RTL format.
  • a combinational circuit 67 and a plurality of flip-flops (FF) 61 that perform a predetermined logic operation are alternately arranged between an input terminal 68 and an output terminal 69. All other flip-flops 61 are connected by a clock line 66.
  • the flip-flop 61 can be synchronized, signals input from the input terminal 68 can be processed in order, and signals can be output from the output terminal 69.
  • FIG. 6 (b) shows a case where a multiplexer (MUX) 62 is attached to each flip-flop 61 when the SCAN method is used for the semiconductor integrated circuit L shown in FIG. 6 (a). It is a schematic diagram showing the state of.
  • MUX multiplexer
  • One multiplexer 62 is attached to one flip-flop 61.
  • the multiplexer 62 is composed of three gates of AND gates 621 and 622 and an OR gate 623, and the test circuit line 63, the SCAN circuit line 64 and the combinational circuit line 65 are connected as shown in the figure.
  • each flip-flop in the semiconductor integrated circuit L in FIG. Lop 61 can be linked in a chained manner, and the position of the defective gate can be specified during testing. Details of this SCAN method are described in Japanese Patent Laid-Open No. 2003-149300.
  • FIG. 7 is a diagram showing a configuration of the shuttle service chip.
  • the enlarged view 71 is an enlarged view of a part of the wafer 70.
  • FIG. 8 is a flowchart showing the overall operation flow of the semiconductor integrated circuit development support system 1000.
  • the test company 1 publishes a homepage (HP) about introduction of a tester used for testing a semiconductor integrated circuit using the control device 10 (step S801).
  • Circuit design company 2 uses the terminal device 20 to create circuit design data related to the semiconductor integrated circuit to be manufactured (step S802). Based on the circuit design data, circuit design company 2 manufactures wafers to Ueno and manufacturing company 3. The request, that is, information to that effect is transmitted to the terminal device 30 of the wafer production company 3 (step S803).
  • the circuit design company 2 uses the terminal device 20 to search the Internet to find a tester for testing the semiconductor integrated circuit to be manufactured, and the test company 1's home page. You can access and use an interactive editor through the Internet. An interactive editor can also be downloaded from the control device 10 and used. (Step S804). Even if you are not an interactive editor, you can download another test program creation tool.
  • the circuit design Company 2 can use this environment by entering the user name and password in the authentication window 22 (see Fig. 2) of the display unit 21. As a result, the security level of information communication can be increased.
  • the circuit design company 2 uses the terminal device 20 to refer to the display unit 21 and to convert the circuit design data into the circuit design data while using the interactive editor window 23 (see Fig. 2). Based on this, create a test program that describes the test items of the semiconductor integrated circuit, create a pattern in text, VCD, WGL, or STIL format (step S805). The data is transmitted to the control device 10 of the test company 1 (step S806). In step S806, the test pattern window 24 (see Fig. 2) is used, and the format of the no-turn file and four intermediate forces are selected and transmitted.
  • test program created using the interactive editor is a statement method description based on the electrical measurement method, and has the characteristic that the meaning of the command statement can be easily recognized from the description content.
  • step S807 the test company 1 extracts the test program power tester resource received from the circuit design company 2 by the processing unit 15 of the control device 10 (details will be described later in FIG. 9).
  • the processing unit 15 of the control device 10 also generates a late test pattern for the pattern force received from the circuit design company 2.
  • This test pattern force is also stored in the control device in advance so that hardware capable of generating a timing signal at the speed or specification required for the test (hereinafter referred to as timing resource) is used. Extract medium power.
  • the length of each pattern required for the test is extracted by the hardware used by the pattern generator.
  • the processing unit 15 extracts necessary data by analyzing the whole test pattern or an arbitrary part (for example, about 10%). With recent test patterns related to circuit design data based on RTL synchronization, it is possible to guarantee acquisition of necessary information by analysis of several to several tens of percent. Analyzing the entire test pattern is time consuming and expensive. However, if only a few prayers are completed, the labor savings for test company 1 can be realized.
  • test company 1 uses the control device 10 to search (extract) an available tester and The test cost for each tester is calculated (step S808: details are shown later in Fig. 10).
  • step S808 If DFT is used in step S808, it is possible to lower the test cost by extracting a cheaper tester, and at the same time, calculate the chip area increase rate by using DFT. The information can then be presented to the circuit design company 2, the details of which are given later in Figure 11.
  • step S808 the calculation of the test cost when the shuttle service is used will be described later with reference to FIGS.
  • the test company 1 uses the control device 10 to transmit the usable tester and the test cost for each tester to the terminal device 20 of the circuit design company 2 (step S809).
  • the circuit design company 2 displays the received usable tester and each test cost on the display unit 21 by the terminal device 20 (see the navigation window 25 in FIG. 2).
  • circuit design company 2 When circuit design company 2 wishes to execute a virtual test, it designates the circuit design data (RTL file) name in virtual test window 26 of display unit 21 using terminal device 20, and performs virtual test. By checking the item and sending it to the control device 10, the test company 1 is requested to execute the virtual test (step S810).
  • RTL file circuit design data
  • the test company 1 uses the control device 10 to execute a virtual test by the processing unit 15 based on the test program, test pattern, and circuit design data, and the result is the terminal device 20 of the circuit design company 2. (Step S811).
  • circuit design company 2 can modify the test programs and test patterns as appropriate. it can.
  • the rate method means a pattern generation method opposite to a pattern generation method called a time driven method or a time event method. Specifically, while the time event method monitors the logic change point and extracts the timing information and logic value of the change point to generate the pattern, the rate method delimits the pattern at a fixed period.
  • the test pattern is generated as I / O information for Noturn 'step. Also, here, even if the test pattern used is not all, it can be an arbitrary part (several percent to several tens of percent) as long as it is within a range where defects can be found sufficiently. Thus, each work can be shortened and efficiency improved.
  • the circuit design company 2 uses the terminal device 20 to select a tester to be used for the actual test and sends it to the control device 10 of the test company 1 to request a test (step S8 12).
  • test company 1 prepares for the test work such as converting the test program into a tester operation program or preparing a tool (step S813).
  • Wafer manufacturing company 3 receives a wafer creation request from circuit design company 2 (step S8 03), creates a wafer (step S814), and delivers the wafer to test company 1. (Step S815).
  • Test company 1 then performs wafer tests using control device 10, tester, test program (converted to operation program if necessary), test pattern, circuit design data, jigs and tools ( In step S816, the wafer and test results are transferred to the circuit design company 2 (step S817).
  • the test result may be transmitted from the control device 10 to the terminal device 20.
  • control device 10 registers various information such as tester resources and test results in the storage unit 14 (step S818).
  • test company 1 can grasp the trends in circuit design company 2's demands regarding the tester's frequency, pin count, pattern length, timing resources, etc. Cost testers can be properly developed.
  • FIG. 9 is a flowchart showing processing when extracting tester resources in step S807 of FIG.
  • the processing unit 15 inputs the test program, that is, stores the test program (see the interactive editor window 23 in FIG. 2) received from the terminal device 20 of the circuit design company 2 in the storage unit 14 ( Step S901).
  • step S904 If the line is a Pin statement (Yes in step S904), the processing unit 15 extracts the value of the number of pins from the Pin statement and stores it in the storage unit 14 (step S905).
  • step S904 If the sentence is not the action power Pin statement (No in step S904), the processing unit 15 proceeds to step S906, and determines whether the line is a VS sentence power failure power, that is, a program power related power failure. .
  • step S906 If the line is a VS sentence (Yes in step S906), the processing unit 15 extracts the value of the number of power sources in the VS sentence and stores it in the storage unit 14 (step S907).
  • the processing unit 15 determines whether or not the line is the last line (step S908), and if it is not the last line (No), returns to step S903 and repeats the process, and if it is the last line (Yes), End processing.
  • control device 10 can also extract tester resources by the test program power.
  • FIG. 10 is a flowchart showing processing when performing tester search and test cost calculation in step S808 of FIG.
  • the processing unit 15 inputs tester resources and the like, that is, stores the tester resources and timing resources extracted in step S807 of FIG. 8 in the storage unit 14 (step S1001).
  • the processing unit 15 acquires tester information from the storage unit 14, that is, acquires data relating to the tester specifications (see FIG. 3) (step S1002).
  • step S1005 If the condition is satisfied (Yes) in step S1005, the processing unit 15 outputs the output unit 1 The tester (available tester) is displayed in step 3 (step S 1006). If the condition is met (No), go to step S 1007.
  • step S1007 the processing unit 15 determines whether or not the processing has been completed for all models of the tester. If the processing has not been completed (No), the processing unit 15 returns to step S1004 and repeats the processing. In this case (Yes), the test cost of each available tester is calculated and displayed on the output unit 13 (step S1008).
  • the time required for the test is obtained.
  • the time required for the test can be obtained by considering the type of tester language describing the test program, and does not depend much on the type of tester used.
  • the test cost can be obtained by multiplying the calculated test time by the time unit cost for each tester (such as 3 yen Z seconds).
  • the time unit usage cost of the tester may be appropriately calculated by the processing unit 15 from the purchase price, usage time, depreciation period, labor cost, etc. of the tester stored in the table of the storage unit 14 (see Fig. 1).
  • the available testers can be searched (selected) and the test cost of each tester can be calculated. Furthermore, in addition to the test cost, a reservation fee for the usage time of the tester to be used may be calculated and presented.
  • FIG. 11 is a flowchart showing a process for calculating the chip area increase rate when the DFT using the SCAN method described in FIG. 6B is used.
  • the processing unit 15 inputs RTL, that is, stores circuit design data in the RTL format in the storage unit 14 (step S1101).
  • the processing unit 15 performs logic synthesis, that is, converts circuit design data in the RTL format into a logic circuit (step S 1102).
  • the processing unit 15 counts up the total number N of gates including flip-flops in the logic circuit (step S1103), and counts the number n of the flip-flops (step S1104).
  • the processing unit 15 calculates the area increase rate (%) of the chip by DFT using mZN ′ 100 (step S 1106).
  • control device 10 can calculate the chip area increase rate when the DFT is used.
  • DFT based on the SCAN method If DFT based on the SCAN method is used, the chip manufacturing cost increases due to the increase in the chip area, but the number of pins required for testing can be reduced and the test frequency can be reduced. S808 can search (extract) an inexpensive tester as an available tester, thereby reducing the test cost.
  • circuit design company 2 has insufficient knowledge of DFT in step S812 of FIG. 8, each cost situation such as an increase in chip manufacturing cost due to an increase in the chip area and a decrease in test cost is considered. Based on this, it is possible to more appropriately determine the power or inability to use DFT. If circuit design company 2 wishes to use DFT, it can input DFT use via design window 27 (see Figure 2) of display 21 and send it to control device 10 of test company 1. .
  • FIG. 12 is a flowchart showing a test cost calculation process when using the shuttle service.
  • the number of samples refers to the target chip divided by the unit area. For example, in Fig. 7, if the unit area is 5 mm square (25 mm 2 ), A chip, B chip, C chip And D chip sample numbers are 4, 2, 1 and 2, respectively.
  • the test cost calculation process when using the shuttle service shown in Fig. 12 corresponds to the test cost calculation in step S808 in Fig. 8. In this case, the wafer is manufactured from the circuit design company 2 in Fig. 8. The wafer production request to company 3 (step S803) will be made after step S808.
  • the circuit design company 2 uses the terminal device 20 to select a shuttle (see shuttle window 28 in FIG. 2), and transmits the data to the control device 10 of the test company 1.
  • the processing unit 15 inputs the shuttle (shuttle S) received from the terminal device 20 of the circuit design company 2 and the number of samples of the target chip into the storage unit 14 (Ste S 1201). [0067] Subsequently, the processing unit 15 refers to the database related to the shuttle service stored in the storage unit 14, and determines whether or not the shuttle S has a vacant space corresponding to the number of samples (schedule). Step S 1202).
  • the processing unit 15 ends the processing when there is not enough space for the number of samples in the shuttle S (No in step S1202), and when there is space for the number of samples in the shuttle S (Yes in step S1202),
  • the chip is registered in the database related to the shuttle service in the storage unit 14 (step S1203). By this registration, the free area of the shuttle S will be reduced accordingly.
  • the processing unit 15 calculates the test cost of the entire shuttle S (step S1204: details will be described later in Fig. 13), and divides the test cost of the entire shuttle S by the total number of samples per unit area.
  • the test cost of the chip is calculated, and the test cost of the chip is calculated by multiplying the value by the number of samples of the specific chip (step S 1205).
  • control device 10 can calculate the test cost of the chip in the shuttle S.
  • FIG. 13 is a flowchart showing processing for calculating the test cost of the entire shuttle S in step S1204 of FIG.
  • the processing unit 15 sets M, which is the number of tester models used for the shuttle S test, to 1 (step S1301).
  • the processing unit 15 sets the shuttle product number, that is, the product number of the chip manufactured by the shuttle S, to 0 (step S1302), and sets the total test time T to 0 (step S).
  • step S1304 by referring to the storage unit 14, it is determined whether or not the tester used for the chip having the shuttle product number is already registered as the tester used for the shuttle S (step S1305).
  • the processing unit 15 calculates the test cost of the entire shuttle S by (T + TD) X unit price (test cost per unit time) (step S1312). Note that the test cost for the entire Shuttle S may be calculated using different unit prices for each tester.
  • control device 10 can calculate the test cost of the entire shuttle S in the shuttle service.
  • the circuit design company 2 seeks a tester with a lower test cost by performing the processing shown in FIGS. 12 and 13, the number of testers used in the same shuttle is reduced, and the test company 1 is also working. It can be efficient.
  • the yield of chips (ratio of non-defective products) can be improved by conducting tests with the shuttle.
  • FIG. 14 is a flowchart showing processing when creating a defective gate map.
  • the defective gate map is a map that displays defective locations (positions of defective gates) on the wafer.
  • the defective gate map created here is used as part of the test result in step S817 in FIG.
  • the processing unit 15 of the control device 10 inputs the defect data (defective pattern) obtained from the test performed in step S816 of Fig. 8, that is, stores it in the storage unit 14 (step S1401).
  • the processing unit 15 refers to a gate dictionary that is a database on the gate on the wafer stored in the storage unit 14 (step S 1402), and identifies a defective gate (step S 1403).
  • the gate dictionary defective data and a defective gate are associated with each other.
  • the processing unit 15 acquires the layout information of the wafer stored in the storage unit 14.
  • Step S1404 the position of the defective gate is specified (Step S1405).
  • the processing unit 15 determines whether or not it is the final defective data force, that is, whether or not the processing has been completed for all the defective data (step S 1406), and if it is not the final defective data (No), Returning to step S1401, the process is repeated, and if it is the final defective data (Yes), the process ends.
  • a defective gate map is created, and in step S817 of FIG. 8, the control device 10 of the test company 1 transmits the defective gate map to the terminal device 20 of the circuit design company 2, and the terminal device 20
  • the display 21 shows the defective gate map (see the defective gate map window 29 in FIG. 2).
  • the defective gate map can be created for each chip or for the entire wafer.
  • the circuit design company 2 can estimate or identify the cause (contamination of foreign matter, etc.) in the chip manufacturing process by looking at this defective gate map. It is possible to improve the efficiency efficiently and improve the yield (ratio of non-defective products) in the production of semiconductor integrated circuits.
  • FIG. 15 (a) is a diagram showing the navigation window 25a before the resource parameters are corrected, and (b) is a diagram showing the navigation window 25a after the parameters are corrected.
  • step S1006 of FIG. 10 the processing unit 15 (see FIG. 1) of the control device 10 (see FIG. 1) sends a navigation window 25 (see FIG. 2) to the output unit 13 (see FIG. 1). As shown in Fig. 15 (a), a list of testers may be displayed as shown in the navigation window 25a.
  • testers A, B, and C forces are displayed along with their availability.
  • testers A, B, and C forces are displayed along with their availability.
  • X can be displayed in other ways
  • Tester B is ready for use.
  • the frequency parameter is corrected to 60 nanoseconds. It can be corrected by rewriting.
  • FIG. 16 is an explanatory diagram showing conversion of commands used in the tester.
  • test company 1 executes a wafer test using a tester or the like.
  • the command used by the tester is the display unit of terminal device 20 of circuit design company 2 in FIG. “GTL-V” converted and stored in advance in the storage unit 14 of the control device 10 of the test company 1 in FIG. 16 without the command such as “VS” shown in FIG. 21 (see FIG. 5).
  • a command such as “VS” is displayed on the display unit 21 of the terminal device 20 of the circuit design company 2 (see the interactive editor window 23 in FIG. 2), but the control device of the test company 1
  • the processing unit 15 When the processing unit 15 stores all of these commands in the storage unit 14 in 10, it adds a prefix or suffix (here “GTL-”) of one or more characters (here, 4 characters). Please do it.
  • GTL- a prefix or suffix
  • prefix or suffix character can be determined using any combination of alphanumeric characters and hyphens (-) as long as the reserved word can be avoided.
  • FIG. 17 is a flowchart showing processing relating to selection of a function definition.
  • step S813 of FIG. 8 the test company 1 prepares for the test work by the tester, and at that time, stores only the function definitions necessary for the test from the control device 10 to the tester. Can be made.
  • the processing unit 15 of the control device 10 also reads the test program scheduled to be used from now on in the storage unit 14 (step S 1701).
  • the selected function definition file is a file that collects function definitions necessary for executing the test program at that time, and is stored in the storage unit 14.
  • the processing unit 15 extracts the corresponding function definition from the function definition library in the storage unit 14, and selects the selected function definition file. (Step S 1709).
  • the function definition library is a library in which many function definitions that may be used in advance are collected.
  • step S1707 If the required function definition is in the selection function definition file (Yes in step S1707), and after step S1709, the processing unit 15 determines whether or not the statement is final power (step S). 1711).
  • control device 10 uses the function definition library (for example, the number of function definitions is 1000) in which many function definitions are collected, and the function definitions necessary for executing the test program at that time (for example, Create a selection function definition file that collects only the number of function definitions (200), and send it to the tester.
  • the function definition library for example, the number of function definitions is 1000
  • the function definitions necessary for executing the test program at that time for example, Create a selection function definition file that collects only the number of function definitions (200), and send it to the tester.
  • the tester holds only necessary function definitions and does not have to hold unnecessary function definitions, so that overhead and the like can be reduced and the processing time required for the test can be shortened.
  • the selection (extraction) and use of the required function definition is the force used when testing with the tester. In addition to this, it is performed when performing the virtual test (step S811 in FIG. 8). May be.
  • the present invention can be applied to all devices using semiconductor technology, such as a memory that can be used only by a semiconductor integrated circuit such as an LSI.
  • DFT Down-In Self-Test
  • BIST Busilt-In Self-Test
  • the security level may be improved by encryption using only a password or the like.
  • specific configurations such as hardware and flowcharts can be appropriately changed within a range without departing from the gist of the present invention.

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Abstract

　本発明に係る半導体集積回路開発支援システムは、テスタによる半導体集積回路のテストの受託者が保有する制御装置と、前記テストの依頼者が保有し制御装置とネットワークを介して接続された端末装置とを備え、制御装置は、端末装置から半導体集積回路のテストプログラムを受信した場合、そのテストプログラムの任意の一部を解析してテスタの動作用データを抽出し、その動作用データと予め記憶された各テスタの仕様とを比較することで、使用可能なテスタを抽出し、端末装置に送信する。

Description

明 細 書
半導体集積回路開発支援システム
技術分野
[0001] 本発明は、半導体集積回路の開発にともなう支援システムに関する。
背景技術
[0002] 近年、半導体技術の発達にともな 、、 LSI (Large Scale Integration)などの半導体 集積回路の高度化や多様ィ匕などが進み、その開発の効率化が重要になってきてい る。
半導体集積回路の開発の手順、すなわち、設計力 製造までの手順は、一般に次 のようになっている。半導体集積回路を開発する場合、まず機能動作を中心とした動 作レベルの設計であるシステム設計を行う。次に、論理ゲートレベルの論理設計とそ れを素子レベルで表現する回路設計を行う。そして、マスクを製作するとともに、それ を利用してウェハ上に半導体集積回路を形成する前工程と呼ばれるウェハ製造工程 に移る。
[0003] その後、前工程で製造されたウェハを、プローブテストで試験して良否判定を行 ヽ、 ウェハをチップ（半導体集積回路）に分割し、プローブテストで良品とされた良品チッ プを選別してパッケージへの組み立てを行う。
この組み立て品は、特性評価によりデバッグされ、特性が所望の値を満足している と認定されると、最終的テスト仕様に基づいたテストプログラムによるファイナルテスト を経て、量産に移管される。
[0004] これらの各テストには、テスタと呼ばれる装置が利用される。テスタは、 1台当たり数 千万円〜数億円の高価な装置であり、使用コストも高ぐテスタの選択は、使用する 者にとって重要な問題である。
テスタは、テスト'ヘッド、テスタ本体、コントローラなどで構成される。テスト'ヘッドと は、テスト対象である半導体集積回路の入出力端子と接続されて、半導体集積回路 に対して信号を入出力するピンエレクトロニクスと呼ばれる複数のインタフェースボー ドを内蔵したものである。 [0005] テスタのアーキテクチャとしては、複数のピンでタイミング発生回路とパターン発生 回路を共有するシェアード 'リソース方式、各ピン毎にタイミング発生回路を有しバタ ーン発生回路を共有するパーピン方式、各ピン毎にタイミング発生回路とパターン発 生回路を有する方式 (以下、「フル'パーピン方式」という）などがある。
[0006] 従来は、シェアード 'リソース方式のテスタが多く使われていた力 最近では、パー ピン方式のテスタが多く使われ始めている。今後は、フル'パーピン方式のテスタが 多く使われると推測される。各テスタは、半導体集積回路に電力を供給する電源や、 半導体集積回路の入出力端子の DC (Direct Current)特性を評価する DC計測系、 半導体集積回路に供給する DCレベルを生成する DAC (Digital Analog Converter) 変 などを有している。
[0007] これらのテスタは、 CPU (Central Processing Unit)の OS (Operating System)下で 動作するテストプログラムで制御される。このテストプログラムは、いわゆるテスタ言語 で記述される。テスタ言語は、テスタのアーキテクチャが異なれば、それに応じて違う のが一般的である。このテスタ言語としては、当初はハードウェアを直接制御するた めにマシン'ワードと呼ばれるアセンブラ形式の言語があった。これに対し、プロダラ ム性の高 ヽものとしてテスタ制御言語が考案されて、 FORTRAN形式や BASIC形 式も使われるようになつてきた。さらに、構造ィ匕言語である PASCALも一時活用が盛 んであったが、現在は C言語が主流になってきている。
[0008] また、近年、半導体集積回路の分野においては、ファブレス 'カンパ-一と呼ばれる 回路設計会社や、回路設計会社が設計した半導体集積回路の機能をワークステー シヨンなどのコンピュータ上で評価するツールを提供する EDA (エンジニアリング 'デ ザイン ·オートメーション)ベンダと呼ばれる会社、回路設計会社が設計した半導体集 積回路に関するテストプログラムをテスタが実行可能なプログラムに変換するテスト' ハウスと呼ばれるテスト会社、回路設計会社が設計した回路設計データに基づいて マスクを製作するマスク製作会社、製作されたマスクを用いて半導体集積回路を製 造 (製作)するフアブ'カンパニーと呼ばれるウェハ製作会社、テスト会社により製作さ れたテストプログラムを用いて所有するテスタによるテストを請け負うテスト'フアブと呼 ばれる会社などが出現し、これらの専門会社による半導体集積回路の開発の水平分 業ィ匕が進んでいる。
[0009] そこで、特許文献 1では、まず、テスト会社が EDAベンダ、回路設計会社およびゥ ヱハ製作会社にテスタ言語を提案し、次に、 EDAベンダが回路設計会社に対して半 導体集積回路の論理シミュレーションを行うプログラムを提供し、その後、回路設計 会社が所望の論理機能を備えた半導体集積回路を設計して仮想テスタ (テスタをコ ンピュータ上に表現したもの）による論理機能の検証を行ってから、テスタ言語により 製作したテストプログラムをテスト会社にインターネットを介して送信し、そして、テスト 会社がそのテストプログラムに基づ 、て使用可能なテスタを選択する、 t 、うビジネス モデルに関する技術が開示されている。
特許文献 1：特開 2003 - 270305 (段落 0033〜0035、 06)
発明の開示
発明が解決しょうとする課題
[0010] し力しながら、特許文献 1の技術では、テスタを選択するまでに多くの専門会社が 介在するため、作業が複雑または非効率的となり、そのため費用も多くかかってしまう という問題があった。
[0011] そこで、本発明は、前記問題点に鑑みてなされたものであり、テスタの選択などを含 めた半導体集積回路の開発に関して、効率的な支援システムを提供することを目的 とする。
課題を解決するための手段
[0012] 前記課題を解決するために、本発明に係る半導体集積回路開発支援システムは、 テスタによる半導体集積回路のテストの受託者が保有する制御装置と、前記テストの 依頼者が保有し前記制御装置とネットワークを介して接続された端末装置と、を備え た半導体集積回路開発支援システムであって、前記制御装置は、記憶部と処理部を 有し、前記記憶部は、前記テストに必要なパラメータを指定し、変換して前記テスタに 使用されるテスタ言語プログラムと、複数の前記テスタに関してテストに必要な前記パ ラメータを含んだ前記テスタの動作用データの許容範囲を含むテスタデータと、を記 憶し、前記処理部は、前記端末装置からのリクエストに応じて前記テスタ言語プロダラ ムを前記端末装置に送信し、前記テスタ言語プログラムに基づ ヽて作成されたテスト プログラムを前記端末装置力 受信した場合、当該テストプログラムの任意の一部を 解析して前記テスタの動作用データを抽出し、当該動作用データと前記記憶部に記 憶された前記テスタデータとを比較することによって使用可能なテスタを抽出する。 発明の効果
[0013] 本発明によれば、テスタの選択などを含めた半導体集積回路の開発に関して、効 率的な支援システムを実現することができる。
図面の簡単な説明
[0014] [図 1]半導体集積回路開発支援システムの全体構成図である。
[図 2]回路設計会社 2の端末装置 20における表示部 21の画面表示例である
[図 3]テスタごとの仕様の例を示した表である。
[図 4]各方式のテスタに共通の基本的な構成を示した図である。
[図 5]テスタ言語 TLの例を示した図である。
[図 6] (a)は、 RTL形式の半導体集積回路を示した模式図である。（b)は、（a)に示し た半導体集積回路 Lに SCAN手法を用いる場合に、それぞれのフリップフロップ 61 にマルチプレクサ（MUX) 62を付カ卩したときの様子を示した模式図である。
[図 7]シャトルサービスチップの構成を示した図である。
[図 8]半導体集積回路開発支援システム 1000に関して、全体の動作の流れを示した フローチャートである。
[図 9]テスタリソースを抽出するときの処理を示したフローチャートである。
[図 10]図 8のステップ S808において、テスタ検索とテストコスト算出を行うときの処理 を示したフローチャートである。
[図 11]SCAN手法による DFTを用いた場合のチップの面積増加率を算出するときの 処理を示したフローチャートである。
[図 12]シャトルサービスを利用するときのテストコスト算出の処理を示したフローチヤ ートである。
[図 13]図 12のステップ S 1204におけるシャトル S全体のテストコストの算出の処理を 示したフローチャートである。
[図 14]不良ゲートマップを作成するときの処理を示したフローチャートである。 [図 15] (a)はパラメータの修正をする前のナビゲーシヨンウィンド 25aを示す図であり、 (b)はパラメータの修正をした後のナビゲーシヨンウィンド 25aを示す図である。
[図 16]テスタで使用するコマンドの変換を示した説明図である。
[図 17]関数定義の選択に関する処理を示すフローチャートである。
符号の説明
[0015] 1 テスト会社
2 回路設計会社
3 ゥ ハ製作会社
4 ネットワーク
10 制御装置
14 記憶部
15 処理部
20 端末装置
発明を実施するための最良の形態
[0016] 以下、本発明の半導体集積回路開発支援システムについて、図面を参照しながら 説明する。まず、図 1〜図 7を参照して、半導体集積回路開発支援システムの構成に ついて説明する。
図 1は、半導体集積回路開発支援システムの全体構成図である。半導体集積回路 開発支援システム 1000は、テスト会社 (テストの受託者） 1、回路設計会社 (テストの 依頼者) 2およびウェハ製作会社 3を備えて構成され、それらが有する各装置が互い にインターネットなどのネットワーク 4で接続されている。
[0017] なお、回路設計会社 2とウェハ製作会社 3は、図ではそれぞれ 1つずつしか示して いないが、それぞれ複数であってもよい。
また、特に図示していないが、半導体集積回路の開発にマスク製作会社やテスト冶 具製造会社などが関係してもよ ヽ。
[0018] テスト会社 1は、半導体集積回路のテストを行うところで、制御装置 10を備えており 、また、図示していないが複数機種のテスタを所有している。制御装置 10は、ノソコ ンなどのコンピュータ装置であり、外部装置と通信を行うための通信部 11、キーボー ドなど力 構成されデータの入力を行う入力部 12、表示部など力 構成されデータの 出力を行う出力部 13、各種データを記憶する記憶部 14、 CPU (Central Processing
Unit)など力 構成され各種演算処理を行う処理部 15、および、処理部 15の演算領 域であるメモリ 16を有して!/、る。
[0019] 回路設計会社 2は、半導体集積回路の回路設計を専門に行うところであり、端末装 置 20を備えている。端末装置 20は、パソコンなどのコンピュータ装置であり、画面表 示を行う表示部 21を有している。
ウェハ製作会社 3は、半導体集積回路のもととなるウェハを製作するところであり、パ ソコンなどのコンピュータ装置である端末装置 30を備えている。
[0020] 図 2は、回路設計会社 2の端末装置 20における表示部 21の画面表示例である (適 宜図 1参照)。ここでは、それぞれの画面 (ウィンド)の概要を説明するものとし、詳細 については後記する。なお、図 2では、各画面（ウィンド)を同時に表示しているが、 別々に表示してもよい。また、特に示していない場合でも、端末装置 20の通信相手 はすべて制御装置 10である。
[0021] 認証ウィンド 22は、端末装置 20の使用者が通信のための認証用のユーザ名とパス ワードを入力する画面である。
インタラクティブエディタウィンド 23は、テスト会社 1から開示されるインタラクティブ エディタ (テスタ言語によりテストプログラムを作成するエディタ）を使用して、半導体 集積回路のテストに必要なパラメータ（印加電圧の値など)などを入力し、テストプロ グラムを作成する画面である。
[0022] インタラクティブエディタは、たとえば、 C言語の関数記述を使用したものであれば、
C言語により動作するテスタに対してテスタ側で C言語の関数定義を準備しておくこと で、変換せずにそのテスタで使用できる。インタラクティブエディタは、制御装置 10の 記憶部 14に記憶されて ヽる。
[0023] また、インタラクティブエディタによって作成されたテストプログラムは、必要なパラメ ータが記述されているので、 C言語以外の言語により動作するテスタに対しても、そ のプログラム変換が容易であると 、う特徴を有する。
したがって、このインタラクティブエディタを使用することにより、テスタについての知 識が少な 、者でも、適切なテストプログラムを作成することができる。
[0024] テストパターンウィンド 24は、半導体集積回路の検証に用いるテストパターンを、回 路設計会社 2が入力する画面である。ここでテストパターンとは、半導体集積回路の 検証をするためシミュレートする際の各パラメータの設定値を時系列に沿って表現し たものである。
[0025] 通常、回路設計会社 2では、論理変化点をモニタすることで変化点のタイミング情 報と論理値を抽出してテストパターンを記述するタイムドリブン方式と呼ばれる方式で テストパターンを作成する。しかし、設計段階ではタイムドリブン方式は有用であるが 、そのままではテスタは読み取れないという問題がある。このため、一定の周期でテス トパターンを区切り、テストパターン 'ステップに対して 1ZOの情報としてテストパター ンを記述するレイト方式と呼ばれる方式に変換して、テスタに可読にする必要がある
[0026] そこで本願では、回路設計会社 2はタイムドリブン方式でテストパターンを入力し、 テスト会社 1でレイト方式に変換する構成としている。これにより、テスト会社 1ではレイ ト方式のテストパターンと、後記する RTL形式の半導体集積回路データとを合わせて コンピュータ上で仮想試験を行 、、その結果を回路設計会社 2ヘインターネット等を 介して送信することが可能になり、半導体集積回路の開発に関して、効率的な支援 システムを実現することができる。
なお、以下の記載ではタイムドリブン方式で表現されたテストパターンを単に「パタ ーン」と呼び区別する場合がある。
[0027] 図 2の説明に戻って、テストパターンウィンド 24は、回路設計会社 2がパターンファ ィル名を入力し、パターンの形式（テキスト、 VCD (Value Change Dump) , WGL (Wa veform eneration Languageノ、 S flL (Standard Test Interface Language) )を選択し て、パターンをタイムドリブン方式で入力する画面である。
ナビゲーシヨンウィンド 25は、テスト会社 1の制御装置 10から送信されたデータに 基づいて、使用可能テスタの一覧と、それぞれのテスタを使用する場合のテストコスト を表示し、ファイナンス (入金)項目を選択することで、実際に使用するテスタを選ぶ 画面である。 [0028] 仮想テストウィンド 26は、仮想テスト (コンピュータ装置上で行う仮想的なテスト）の 実行を希望する場合に、半導体集積回路が RTL (Register Transister Logi 直結型 トランジスタ論理回路)形式で記述されているときは、その半導体集積回路の RTLフ アイル名の入力とともに、その指示を行う画面である。なお、ここでは、半導体集積回 路が RTL形式であることを前提としているが、他の形式を使用する場合は、それに合 わせた画面表示となる。
[0029] デザインウィンド 27は、テスト会社 1の制御装置 10からのデータ受信に基づき、半 導体集積回路に DFT (Design for Testability:テスト容易化設計)を採用した場合の 半導体集積回路の面積増加率を表示し、また、 DFTを希望する場合には、 RTLファ ィル名の入力とともに指示を行う画面である。
[0030] シャトルウィンド 28は、各シャトルサービスを利用したときのテストコストの算出を希 望する場合に、その指示を行う画面である。
不良ゲートマップウィンド 29は、ウェハ上の不良箇所（不良ゲートの位置）を表示す る画面である。
[0031] 図 3は、テスタごとの仕様の例を示した表である。この表は、記憶部 14 (図 1参照）に 記憶されるものであり、最高動作周波数、ピン数など、テスタごとの仕様が示されてい る。
[0032] 図 4は、各方式のテスタに共通の基本的な構成を示した図である。図 4に示すように 、テスタ 300は、テスト対象である半導体集積回路 Lに電源電圧を供給する電源ュ- ット 301と、半導体集積回路 Lの入力端子に信号を入力するドライバ 302と、半導体 集積回路 Lの出力端子力 出力される信号と期待値信号とを比較するコンパレータ 3 03と、半導体集積回路 Lに入力するテストデータおよび期待値を生成するパターン 発生器 304と、半導体集積回路 Lに入力する信号の印力！]タイミングを発生するタイミ ング発生器 305と、テストプログラムにより各制御を行うコントローラ 306と、出力ピン の電圧レベル検出などの直流テストを行うための DCテスト回路 307と、を備えて構成 される。
[0033] なお、電源ユニット 301および DCテスト回路 307は、テストプログラムのようにテスタ ごとに異なるものではなぐまた、半導体集積回路 Lを測定する手法としては変更が 不必要であり、共通の記述とすることができる。
[0034] 図 5は、テスタ言語 TLの例を示した図である。このテスタ言語 TLでは、テスタ記述 5 0における各テスタリソース (テスタの動作に必要なパラメータを含んだテスタの動作 用データ）と、それぞれの C言語関数形 52が対応している。
たとえば、テスタリソースがデバイス電源 51の場合、 C言語関数形 52は「VS{ュ-ッ ト数，印加電圧，電圧レンジ，測定電流レンジ，上限クランプ電流，下限クランプ電流 }」となる。この場合、このテスタ言語 TLを使用してテスタによるテストのためのパラメ ータを入力するには、ユニット数 (電源のユニット番号)などの各パラメータをその表示 された位置に入力すればよ!、。入力されなければ半導体集積回路開発支援システ ム 1000が指定するデフォルトのパラメータが入力されるので、テストプログラムを作成 する製作者は全てのパラメータを理解する必要がな 、。他のテスタリソースにつ!/、て も同様である。
[0035] 図 6 (a)は、 RTL形式の半導体集積回路を示した模式図である。半導体集積回路 Lは、入力端子 68と出力端子 69の間に、所定の論理動作をする組合せ回路 67と複 数のフリップフロップ (FF) 61が交互に組合せ回路線 65 (図示は 1本である力 他の 当該線も同様）によって接続され、また、すべてのフリップフロップ 61がクロック線 66 により接続されている。
この構成により、半導体集積回路 Lにおいて、フリップフロップ 61を同期させ、入力 端子 68から入力した信号を順序良く処理し、出力端子 69から信号を出力させること ができる。
[0036] 図 6 (b)は、図 6 (a)に示した半導体集積回路 Lに SCAN手法を用いる場合に、そ れぞれのフリップフロップ 61にマルチプレクサ（MUX) 62を付カ卩したときの様子を示 した模式図である。
1つのフリップフロップ 61に対して、 1つのマルチプレクサ 62が付カ卩される。マルチ プレクサ 62は、 ANDゲート 621、 622および ORゲート 623の 3つのゲートから構成さ れ、テスト回路線 63、 SCAN回路線 64および組合せ回路線 65がそれぞれ図のよう に接続される。
このようにすることで、図 6 (a)の半導体集積回路 Lにおいて、それぞれのフリップフ ロップ 61をチェーンィ匕して連動させることができ、テスト時に不良ゲートの位置を特定 することができる。なお、この SCAN手法の詳細は、特開 2003— 149300号公報な どに記載されている。
[0037] 図 7は、シャトルサービスチップの構成を示した図である。拡大図 71は、ウェハ 70の 一部を拡大したものである。拡大図 71において、チップは、 10mm X 10mm (A chip など）、 5mm X 10mm (B chip, D chipなど）、 5mm X 5mm (C chipなど）の 3種類があ る。
近年、半導体集積回路の製作は、微細化プロセスが発達し、高度な装置や多層の 配線を使用するため、非常に高価になってきている。したがって、同一ウェハ上で複 数種類の半導体集積回路を製作するシャトルサービスは、半導体集積回路の製作コ スト削減に有効なものとなっている。
[0038] 半導体集積回路開発支援システム 1000について、以上で構成の説明を終わり、 続、て、図 8〜図 17を参照しながら動作にっ 、て説明する (適宜図 1等参照)。 図 8は、半導体集積回路開発支援システム 1000に関して、全体の動作の流れを示 したフローチャートである。
[0039] まず、テスト会社 1は、制御装置 10を用いて、半導体集積回路のテストに使用する テスタの紹介などに関するホームページ (HP)を公開する（ステップ S801)。
回路設計会社 2は、端末装置 20を用いて、製作予定の半導体集積回路に関する 回路設計データを作成し (ステップ S802)、その回路設計データを基にして、ウエノ、 製作会社 3にウェハの製作を依頼、すなわち、ウェハ製作会社 3の端末装置 30にそ の旨の情報を送信する (ステップ S803)。
[0040] 次に、回路設計会社 2は、端末装置 20を用いて、製作予定の半導体集積回路のテ ストを行うためのテスタを探すためにインターネットを検索し、テスト会社 1のホームべ ージにアクセスし、インターネットを通じてインタラクティブエディタを使用することがで きる。また、インタラクティブエディタを制御装置 10からダウンロードして使用すること もできる。（ステップ S804)。なお、インタラクティブエディタでなくても、別のテストプロ グラム作成ツールをダウンロードするようにしてもょ 、。
また、テスト会社 1のホームページにアクセスする際には認証が必要で、回路設計 会社 2は、表示部 21の認証ウィンド 22 (図 2参照）により、ユーザ名とパスワードを入 力し、本環境の利用が可能になる。これにより、情報通信のセキュリティレベルを上げ ることがでさる。
[0041] 続いて、回路設計会社 2は、端末装置 20を用いて、表示部 21を参照しながら、イン タラタティブエディタウィンド 23 (図 2参照）でインタラクティブエディタを使用しながら 回路設計データに基づいて、半導体集積回路のテスト項目を記述したテストプロダラ ムを作成し、また、テキスト、 VCD、 WGL、 STILのいずれかの形式でパターンを作 成し (ステップ S805)、テストプログラムとパターンをテスト会社 1の制御装置 10に送 信する（ステップ S806)。ステップ S806では、テストパターンウィンド 24 (図 2参照）を 使用し、ノターンファイルの形式も 4つの中力も選択し、送信する。
なお、インタラクティブエディタを使用して作成したテストプログラムは、電気計測手 法に基づいたステートメント方式の記述であり、記述内容から命令文の意味が容易に 認識できると!、う特徴も有する。
[0042] ステップ S807において、テスト会社 1では、制御装置 10の処理部 15により、回路 設計会社 2から受信したテストプログラム力 テスタリソースを抽出（詳細は図 9で後記 )する。また、制御装置 10の処理部 15により、回路設計会社 2から受信したパターン 力もレイト方式のテストパターンを生成する。そして、このテストパターン力もテストで 要求される速度または仕様でタイミング信号を発生することができるハードウェア（以 下これをタイミングリソースと 、う）を、予め制御装置に記憶されて 、るハードウェアの 中力も抽出する。さらに、パターン発生器の使用ハードでテストに必要な各パターン の長さなどの抽出をする。
[0043] タイミングリソースを抽出する場合、処理部 15は、テストパターンの全部または任意 の一部（たとえば 10%程度）を解析することで、必要なデータを抽出する。近年の RT L同期設計による回路設計データに関するテストパターンでは、その数％〜数十％ の解析で必要な情報の取得が保証できるので、その場合には一部の解析でょ 、。 そして、テストパターンの全部を解析すると時間や費用が多くかかるが、一部の解 祈で済めばテスト会社 1にとつてかなりの省力化を実現できることになる。
次に、テスト会社 1は、制御装置 10を用いて、使用可能テスタを検索 (抽出）し、そ のテスタごとのテストコストを算出する (ステップ S808：詳細は図 10で後記)。
[0044] なお、ステップ S808において、 DFTを使用することにすれば、より低廉なテスタを 抽出してテストコストを低くすることができ、また、同時に DFTの使用によるチップの面 積増加率も算出して回路設計会社 2にその情報を提示することができるが、その詳細 は図 11で後記する。
また、ステップ S808において、シャトルサービスを利用した場合のテストコストの算 出については、図 12および図 13で後記する。
[0045] 続いて、テスト会社 1は、制御装置 10を用いて、使用可能テスタとそのテスタごとの テストコストを回路設計会社 2の端末装置 20に送信する (ステップ S809)。
これを受けて、回路設計会社 2では、端末装置 20により、受信した使用可能テスタ と各テストコストを表示部 21に表示する（図 2のナビゲーシヨンウィンド 25参照)。
[0046] 回路設計会社 2は、仮想テストの実行を希望する場合、端末装置 20を用いて、表 示部 21の仮想テストウィンド 26により回路設計データ (RTLファイル)名を指定し、仮 想テストの項目にチェックを入れて制御装置 10に送信することで、仮想テストの実行 をテスト会社 1に依頼する (ステップ S810)。
[0047] テスト会社 1は、制御装置 10を用いて、テストプログラム、テストパターンおよび回路 設計データに基づいて、処理部 15により、仮想テストを実行し、その結果を回路設計 会社 2の端末装置 20に送信する (ステップ S811)。
この仮想テストの実行により、それぞれのテスタに適さないテストパターンやタイミン グなどを発見することができ、その結果を受けて、回路設計会社 2では、テストプログ ラムやテストパターンを適宜修正することができる。
[0048] なお、半導体集積回路の論理機能にっ ヽて仮想テストを行う場合、その検証はレイ ト方式で行うようにするのが望ましい。ここで、レイト方式とは、タイムドリブン方式ある いはタイムイベント方式と呼ばれるパターン生成方式と対極するパターン生成方式を 意味する。具体的には、タイムイベント方式が論理変化点をモニタすることで変化点 のタイミング情報と論理値を抽出してパターンを生成する方式であるのに対し、レイト 方式は一定の周期でパターンを区切り、ノターン'ステップに対して I/Oの情報とし てテストパターンを発生させるものである。 また、ここでも、使用するテストパターンは、その全部でなくても、不具合を十分に発 見できる範囲であれば、任意の一部 (数％〜数十％)であってもよぐそうすれば、各 作業を短時間化、効率ィ匕することができる。
[0049] 次に、回路設計会社 2は、端末装置 20を用いて、実際のテストに使用するテスタを 選択し、テスト会社 1の制御装置 10に送信することで、テストを依頼する (ステップ S8 12)。
そして、テスト会社 1は、必要に応じて、テストプログラムをテスタの動作用プログラム に変換したり、冶工具を用意したりなど、テスト作業の準備を行う (ステップ S813)。
[0050] また、ウェハ製作会社 3は、回路設計会社 2からのウェハの作成の依頼 (ステップ S8 03)を受けて、ウェハを作成し (ステップ S814)、そのウェハをテスト会社 1に受け渡 す (ステップ S815)。
そして、テスト会社 1は、制御装置 10、テスタ、テストプログラム (必要に応じて動作 用プログラムに変換)、テストパターン、回路設計データ、冶工具などを使って、ゥェ ハのテストを実行し (ステップ S816)、ウェハとテスト結果を回路設計会社 2に受け渡 す (ステップ S817)。テスト結果は、制御装置 10から端末装置 20に送信するようにし てもよい。
[0051] 最後に、制御装置 10では、テスタリソースやテスト結果などの各種情報を記憶部 14 に登録する (ステップ S818)。テスト会社 1は、この各種情報を活用することにより、テ スタの周波数、ピン数、パターン長、タイミングリソースなどに関する回路設計会社 2 の要望動向を把握し、将来のテスタ購入などに関する投資計画や低コストのテスタの 開発などを適切に行うことができる。
[0052] 図 9は、図 8のステップ S807において、テスタリソースを抽出するときの処理を示し たフローチャートである。
制御装置 10において、処理部 15は、テストプログラムを入力、すなわち、回路設計 会社 2の端末装置 20から受信したテストプログラム（図 2のインタラクティブエディタウ インド 23参照）を、記憶部 14に記憶する (ステップ S901)。
[0053] 処理部 15は、テストプログラムの行数 n=0からスタートし (ステップ S902)、 n=n+ 1により 1行目を検索し (ステップ S903)、その行が Pin文力否力 つまり、ピン数に関 するプログラムか否かを判定する（ステップ S 904)。
処理部 15は、その行が Pin文であった場合 (ステップ S904で Yes)、 Pin文中から ピン数の値を抽出し、記憶部 14に記憶する (ステップ S905)
[0054] 処理部 15は、その行力 Pin文でなかった場合 (ステップ S904で No)、ステップ S90 6に進み、その行が VS文力否力 つまり、デバイス電源に関するプログラム力否かを 判定する。
処理部 15は、その行が VS文であった場合 (ステップ S906で Yes)、 VS文中力 電 源数の値を抽出し、記憶部 14に記憶する (ステップ S907)
なお、ここでは、テスタリソースのうちピン数と電源数についてのみ、値を抽出および 記憶するようにしている力 実際には、同様にして、他のテスタリソースの値について も値を抽出および記憶する。
[0055] 処理部 15は、その行が最終行か否かを判定し (ステップ S908)、最終行でなけれ ば (No)、ステップ S903に戻って処理を繰り返し、最終行であれば (Yes)、処理を終 了する。
このようにして、制御装置 10では、テストプログラム力もテスタリソースを抽出すること ができる。
[0056] 図 10は、図 8のステップ S808において、テスタ検索とテストコスト算出を行うときの 処理を示したフローチャートである。
制御装置 10において、処理部 15は、テスタリソース等を入力、すなわち、図 8のス テツプ S807で抽出したテスタリソースとタイミングリソースを記憶部 14に記憶する (ス テツプ S 1001)。
[0057] 次に、処理部 15は、記憶部 14から、テスタ情報を取得、すなわち、テスタの仕様に 関するデータ（図 3参照）を取得する (ステップ S1002)
処理部 15は、テスタの機種 n=0からスタートし (ステップ S1003)、 n=n+ lにより 1台目のテスタの仕様を検索し (ステップ S 1004)、テスタリソースの各値がそのテスタ のテスタ機種リソース (テスタデータ）の条件を満たして 、る力否かを判定する (ステツ プ S 1005)。
[0058] 処理部 15は、ステップ S1005において、条件を満たしている場合 (Yes)、出力部 1 3にそのテスタ (使用可能テスタ）を表示し (ステップ S 1006)、条件を満たして ヽな ヽ 場合（No)、ステップ S 1007に進む。
処理部 15は、ステップ S1007において、テスタの全機種について処理が終了した か否かを判定し、終了していない場合は（No)ステップ S 1004に戻って処理を繰り返 し、終了している場合は (Yes)使用可能テスタのそれぞれのテストコストを算出して出 力部 13に表示する（ステップ S 1008)。
[0059] テストコストを算出するときは、まず、テスト所要時間を求める。テスト所要時間は、テ ストプログラムを記述したテスタ言語の種類を考慮することによって求めることができ、 使用するテスタの種類にはあまり依存しない。テストコストは、算出したテスト所要時間 にテスタごとの時間的な使用単価 (3円 Z秒など)を乗算することで求めることができ る。テスタの時間的な使用単価は、記憶部 14 (図 1参照）のテーブルに記憶されたテ スタの購入価格、使用時間、償却期間、人件費などから処理部 15が適宜算出すれ ばよい。
このようにして、使用可能なテスタを検索 (選択)し、また、それぞれテスタのテストコ ストを算出することができる。さらに、テストコストのほかに、使用するテスタの使用時 間の予約料を算出して提示するようにしてもよい。
[0060] 図 11は、図 6 (b)で説明した SCAN手法による DFTを用いた場合のチップの面積 増加率を算出するときの処理を示したフローチャートである。
まず、制御装置 10において、処理部 15は、 RTLを入力、すなわち、 RTL形式によ る回路設計データを記憶部 14に記憶する (ステップ S1101)。
[0061] 次に、処理部 15は、論理合成、すなわち、 RTL形式による回路設計データの論理 回路への変換を行う（ステップ S 1102)。
続いて、処理部 15は、論理回路において、フリップフロップを含む全ゲート数 Nを力 ゥントし (ステップ S1103)、また、そのうちのフリップフロップ数 nをカウントする（ステツ プ S 1104)。
[0062] 処理部 15は、マルチプレクサ（MUX)に使用されているゲート数 mを、 m= 3 X nに より計算する (ステップ S 1105)。図 6 (b)で説明したように、 SCAN手法による DFT を使用すると、 1つのフリップフロップに対して 3つのマルチプレクサが付加されるため 、 m= 3 X nによりゲート数 mを求めることができる。
最後に、処理部 15は、 DFTによるチップの面積増加率（％)を mZN' 100により算 出する（ステップ S 1106)。
[0063] このようにして、制御装置 10では、 DFTを用いた場合のチップの面積増加率を算 出することができる。
そして、 SCAN手法による DFTを使用すると、チップ面積の増加によりチップ製作 のコストも増加するが、テストに必要なピン数を減らしたり、テスト周波数を低減したり することができるので、図 8のステップ S808で安価なテスタを使用可能テスタとして検 索 (抽出）でき、それにより、テストコストを安くすることができる。
[0064] したがって、回路設計会社 2は、図 8のステップ S812において、 DFTについての知 識が不十分でも、チップ面積の増加によるチップ製作コストの増加や、テストコストの 低下などの各コスト事情を踏まえて、 DFTを使用する力否力などをより適切に判断す ることができる。なお、回路設計会社 2は、 DFTの使用を希望する場合、表示部 21の デザインウィンド 27 (図 2参照）により、 DFTの使用を入力し、テスト会社 1の制御装 置 10に送信すればよい。
[0065] 図 12は、シャトルサービスを利用するときのテストコスト算出の処理を示したフロー チャートである。なお、以下、サンプル数とは、対象となるチップを単位面積で除算し たものを指し、たとえば、図 7において、単位面積を 5mm角（25mm2)とすると、 A chip 、 B chip, C chipおよび D chipのサンプル数は、それぞれ、 4、 2、 1および 2となる。 また、図 12で行うシャトルサービスを利用したときのテストコスト算出の処理は、図 8 のステップ S808でのテストコスト算出に対応するものであり、その場合、図 8の回路 設計会社 2からウェハ製作会社 3へのウェハの製作依頼 (ステップ S803)は、ステツ プ S808以降の時点で行われることになる。
[0066] まず、回路設計会社 2は、端末装置 20を用いてシャトルを選択し（図 2のシャトルゥ インド 28参照）、そのデータをテスト会社 1の制御装置 10に送信する。
次に、テスト会社 1の制御装置 10において、処理部 15は、回路設計会社 2の端末 装置 20から受信したシャトル (シャトル S)と対象となるチップのサンプル数を記憶部 1 4に入力する（ステップ S 1201)。 [0067] 続いて、処理部 15は、記憶部 14に記憶されたシャトルサービスに関するデータべ ースを参照し、シャトル Sに、そのサンプル数の分、空きがあるか否かを判定する（ス テツプ S 1202)。
処理部 15は、シャトル Sにサンプル数の分の空きがないとき（ステップ S1202で No )、処理を終了し、シャトル Sにサンプル数の分の空きがあるとき（ステップ S 1202で Y es)、そのチップを記憶部 14のシャトルサービスに関するデータベースに登録する（ ステップ S1203)。この登録により、そのシャトル Sの空き面積はその分減ることになる
[0068] 次に、処理部 15は、シャトル S全体のテストコストを算出し (ステップ S1204 :詳細は 図 13で後記）、そのシャトル S全体のテストコストを全サンプル数で除算して単位面積 当たりのテストコストを算出し、その値に特定のチップのサンプル数を乗算することで そのチップのテストコストを算出する（ステップ S 1205)。
これにより、制御装置 10では、そのチップの、シャトル Sにおけるテストコストを算出 することができる。
[0069] 図 13は、図 12のステップ S1204におけるシャトル S全体のテストコストの算出の処 理を示したフローチャートである。
まず、処理部 15は、シャトル Sのテストに使用されるテスタの機種数である Mを 1に セットする（ステップ S 1301)。
[0070] 次に、処理部 15は、シャトル製品番号、すなわち、シャトル Sで製作されるチップの 製品番号を 0にセットし (ステップ S1302)、全テスト時間 Tを 0にセットする (ステップ S
1303)。
続いて、処理部 15は、 D = D+ 1によりシャトル製品番号の値を 1加算し (ステップ S
1304)、記憶部 14を参照して、そのシャトル製品番号のチップに使用するテスタがシ ャトル Sに使用するテスタとしてすでに登録されているか否かを判定する (ステップ S 1 305)。
[0071] テスタがすでに登録されている場合 (ステップ S 1305で Yes)、シャトル Sに使用す るテスタの機種数を変更する必要はなぐまた、テスタがまだ登録されていない場合（ ステップ S1305で No)、処理部 15は、そのテスタをシャトル Sに使用するテスタとして 記憶部 14に登録し (ステップ SI 306)、これによりシャトル Sに使用するテスタの機種 数が 1つ増えるので、 M = M + 1により Mの値を更新する（ステップ S 1307)。
[0072] 次に、処理部 15は、記憶部 14から、サンプル数 1つあたりのテスト時間 tを記憶部 1 4から読み出し (ステップ S1308)、 T=T+t Xサンプル数 (そのテスタでテストするチ ップのサンプル数）により Tの値を更新する（ステップ S1309)。
続いて、処理部 15は、そのチップが最終製品であるか否かを判定し (ステップ S 13 10)、最終製品でなければ (No)ステップ S1304に戻って処理を繰り返し、最終製品 であれば (Yes)、全作業交換時間、すなわち、テスタを交換するのに要する総時間 を、 TD =交換作業時間（1回のテスタ交換に要する作業時間） X (M— 1)により算出 する（ステップ S 1311)。
[0073] その後、処理部 15は、シャトル S全体のテストコストを、（T+TD) X単価（単位時間 当たりのテストコスト）により算出する (ステップ S1312)。なお、単価をテスタごとに異 なる値として、シャトル S全体のテストコストを算出するようにしてもょ 、。
このようにして、制御装置 10では、そのシャトルサービスにおいて、シャトル S全体 のテストコストを算出することができる。
[0074] そして、同一シャトル内の各チップに使用するテスタの種類 (機種数）が少ないほど シャトル S全体のテストコストは低くなり、それに比例して、各チップのテストコストも低く なる。したがって、この図 12および図 13の処理をすることにより、回路設計会社 2がよ り低 ヽテストコストのテスタを求めると、同一シャトル内で使用するテスタの種類が減り 、テスト会社 1も作業を効率ィ匕することができる。
また、シャトルでのテストを行うことで、チップの歩留まり（良品の割合)を向上させる ことができる。
[0075] 図 14は、不良ゲートマップを作成するときの処理を示したフローチャートである。不 良ゲートマップとは、ウェハ上の不良箇所（不良ゲートの位置）を表示するマップであ る。ここで作成された不良ゲートマップは、図 8のステップ S817におけるテスト結果の 一部として使用される。
[0076] 制御装置 10の処理部 15は、図 8のステップ S816で実施したテストから得られた不 良データ（不良パターン)を入力、すなわち、記憶部 14に記憶する (ステップ S1401) 次に、処理部 15は、記憶部 14に記憶されたウェハ上のゲートに関するデータべ一 スであるゲート辞書を参照して (ステップ S 1402)、不良ゲートを特定する (ステップ S 1403)。なお、ゲート辞書では、不良データと不良ゲートとが関連付けられている。
[0077] 続いて、処理部 15は、記憶部 14に記憶されているウェハのレイアウト情報を取得し
(ステップ S1404)、不良ゲートの位置を特定する（ステップ S1405)。
そして、処理部 15は、それが最終の不良データ力、すなわち、すべての不良デー タについて処理が終了した力否かを判定し (ステップ S 1406)、最終不良データでな ければ (No)、ステップ S 1401に戻って処理を繰り返し、最終不良データであれば（ Yes)、処理を終了する。
[0078] このようにして不良ゲートマップが作成され、図 8のステップ S817において、テスト 会社 1の制御装置 10は、回路設計会社 2の端末装置 20にその不良ゲートマップを 送信し、端末装置 20の表示部 21にはその不良ゲートマップが表示される（図 2の不 良ゲートマップウィンド 29参照）。なお、この不良ゲートマップは、チップごとに作成す ることもできるし、また、ウェハ全体について作成することもできる。
そして、回路設計会社 2は、この不良ゲートマップを見ることにより、チップの製作ェ 程のどこに原因（異物混入など）があるのかを推測または特定することができ、ウエノ、 製作会社 3にその原因などを伝えることで、効率よくその改善を図り、半導体集積回 路の製作における歩留まり（良品の割合)を向上させることができる。
[0079] 次に、図 15を参照しながら、ナビゲーシヨンウィンド 25 (図 2参照）の変形例につい て説明する (適宜図 1等参照)。図 15において、（a)はリソースのパラメータの修正を する前のナビゲーシヨンウィンド 25aを示す図であり、 (b)はそのパラメータの修正をし た後のナビゲーシヨンウィンド 25aを示す図である。
[0080] 図 10のステップ S1006で、制御装置 10 (図 1参照）の処理部 15 (図 1参照）は、出 力部 13 (図 1参照）に対してナビゲーシヨンウィンド 25 (図 2参照）のように使用可能テ スタを表示するが、その代わりに、図 15 (a)に示すように、ナビゲーシヨンウィンド 25a のようにテスタ一覧を表示してもよ 、。
[0081] 図 15 (a)では、テスタ A, B, C力 その使用の可否とともに表示されている。ここで、 操作者が、使用の不可（X：他の表示でも可）となっているテスタ Bを選択すると、その 下の欄に、テスタ Bに関して、リソース（要因）ごとに、パラメータ設定の適否に関する 判定が NGまたは OKで表示される。
[0082] ここでは、リソースのうち周波数のみが NGの判定となっており、その周波数のパラメ ータを修正することで、図 15 (b)に示すように、周波数の判定が OKとなり、その結果
、テスタ Bが使用可能状態となる。
なお、周波数のパラメータの修正は、たとえば、パラメータの制限値が 50ナノ秒以上 であった場合に、 40ナノ秒と設定されていて NGであったときは、その値を 60ナノ秒な どに書き換えることで、修正することができる。
[0083] このようにして、ナビゲーシヨンウィンド 25aのような表示を行うことで、操作者は、使 用不可状態のテスタの原因を簡単に知り、パラメータを書き換えることなどで容易に そのテスタを使用可能状態にすることができる。
なお、このようなナビゲーシヨンウィンド 25aによる表示やパラメータの書き換えなど は、図 8のステップ S809において、使用可能テスタなどを表示する回路設計会社 2 の端末装置 20の表示部 21にお 、て行うようにしてもよ!、。
[0084] 続いて、図 16を参照しながら、テスタで使用するコマンドの変換について説明する（ 適宜図 1等参照)。図 16は、テスタで使用するコマンドの変換を示した説明図である。 図 8のステップ 816で、テスト会社 1は、テスタなどを使ってウェハのテストを実行す るが、そのとき、テスタで使用するコマンドは、図 16における回路設計会社 2の端末 装置 20の表示部 21に示される「VS」などのコマンド（図 5参照）ではなぐ図 16にお けるテスト会社 1の制御装置 10の記憶部 14に予め変換されて記憶された「GTL—V
SJなどのコマンドであってもよ!/、。
[0085] つまり、回路設計会社 2の端末装置 20の表示部 21には「VS」などのコマンドが表 示されるが（図 2のインタラクティブエディタウィンド 23参照）、テスト会社 1の制御装置
10において、処理部 15が、それらのすべてのコマンドを記憶部 14に記憶させるとき に、 1文字以上 (ここでは 4文字)の接頭語または接尾語 (ここでは「GTL -」）を付カロ するようにしてちょい。
そして、テスタ側では、すべてのコマンドには、そういった接頭語または接尾語が付 加されて!、るものとして、それらのコマンドを解釈して実行するようにしておけばよ!、。
[0086] このようにすれば、「VS」 「STOP」などのコマンド力 あるプログラミング言語にお いて別の意味を示す予約語 (予め決められたコマンド)などであった場合でも、テスタ 側で支障なくそれらのコマンドを解釈し、テストプログラムを実行することができる。 また、接頭語または接尾語の文字は、予約語を回避できる内容であれば、英数字 やハイフン（―）などを自由に組み合わせて決定することができる。
[0087] 次に、図 17を参照しながら、テスタで使用する関数定義の選択について説明する（ 適宜図 1等参照)。図 17は、関数定義の選択に関する処理を示すフローチャートで ある。
たとえば、前記したように、図 8のステップ S813で、テスト会社 1は、テスタによるテ スト作業の準備を行うが、そのとき、制御装置 10からテスタに、テストに必要な関数定 義だけを記憶させることができる。
[0088] 図 17に示すように、まず、制御装置 10の処理部 15は、これから使用する予定のテ ストプログラムを記憶部 14力も読み出す (ステップ S 1701)。
処理部 15は、 i= lを設定し (ステップ S1703)、 i行目のステートメント (命令文）を読 み込み (ステップ S 1705)、そのステートメントに必要な関数定義が選択関数定義ファ ィルにある力否かを判断する (ステップ S1707)。なお、選択関数定義ファイルとは、 そのときのテストプログラムの実行に必要な関数定義を集めるファイルであり、記憶部 14に記憶される。
[0089] 必要な関数定義が選択関数定義ファイルにない場合 (ステップ S 1707で No)、処 理部 15は、記憶部 14の関数定義ライブラリから、該当する関数定義を抽出し、選択 関数定義ファイルに登録する (ステップ S 1709)。なお、関数定義ライブラリとは、予 め使用する可能性のある多くの関数定義が集められたライブラリである。
[0090] 必要な関数定義が選択関数定義ファイルにある場合 (ステップ S 1707で Yes)、お よび、ステップ S1709の後、処理部 15は、そのステートメントが最終行力否かを判断 する（ステップ S 1711)。
そのステートメントが最終行でな力つた場合 (ステップ S1711で No)、処理部 15は、 i = i + 1を設定し (ステップ S 1713)、ステップ 1705〖こ戻る。 そのステートメントが最終行であった場合 (ステップ S1711で Yes)、処理部 15は、 処理を終了する。
[0091] このようにして、制御装置 10は、多くの関数定義が集められた関数定義ライブラリ（ たとえば、関数定義数が 1000)から、そのときのテストプログラムの実行に必要な関 数定義 (たとえば、関数定義数が 200)のみを集めた選択関数定義ファイルを作成し 、そして、それをテスタに送信する。
[0092] これにより、テスタは、必要な関数定義のみを保持し、不要な関数定義を保持しなく てよいので、オーバヘッドなどが減り、テストに要する処理時間を短縮することができ る。
なお、ここでは、必要な関数定義の選択 (抽出）および使用を、テスタでテストすると きに行うようにした力 それ以外に、前記仮想テスト（図 8のステップ S811)をするとき に行うようにしてもよい。
[0093] 以上で実施形態の説明を終えるが、本発明の態様はこれらに限定されるものでは ない。
たとえば、本発明は、 LSIなどの半導体集積回路だけでなぐメモリなど、半導体技 術を使用した装置全般に適用することができる。
また、 DFTとしては、 SCANだけでなぐ BIST(Built-In Self-Test)などの別の技術 を使用してもよい。
さらに、ネットワーク 4を介して各装置が各種データを送受信する場合、パスワード などだけでなぐ暗号ィ匕などによりセキュリティレベルを向上させるようにしてもよい。 その他、ハードウェアやフローチャートなどの具体的な構成について、本発明の趣 旨を逸脱しな 、範囲で適宜変更が可能である。

Claims

請求の範囲
[1] テスタによる半導体集積回路のテストの受託者が保有する制御装置と、前記テスト の依頼者が保有し前記制御装置とネットワークを介して接続された端末装置と、を備 えた半導体集積回路開発支援システムであって、
前記制御装置は、記憶部と処理部を有し、
前記記憶部は、前記テストに必要なパラメータを指定し、変換して前記テスタに使 用されるテスタ言語プログラムと、複数の前記テスタに関してテストに必要な前記パラ メータを含んだ前記テスタの動作用データの許容範囲を含むテスタデータと、を記憶 し、
前記処理部は、前記端末装置からのリクエストに応じて前記テスタ言語プログラムを 前記端末装置に送信し、前記テスタ言語プログラムに基づ ヽて作成されたテストプロ グラムを前記端末装置力 受信した場合、当該テストプログラムの任意の一部を解析 して前記テスタの動作用データを抽出し、当該動作用データと前記記憶部に記憶さ れた前記テスタデータとを比較することによって使用可能なテスタを抽出する ことを特徴とする半導体集積回路開発支援システム。
[2] 前記記憶部は、さらに、前記テスタごとの時間的な使用単価を記憶し、
前記処理部は、さらに、前記テストプログラムの任意の一部を前記テスタの動作用 プログラムに変換し、当該動作用プログラムに基づいて前記使用可能なテスタごとの テスト所要時間を推測し、前記テスト所要時間と前記記憶部に記憶された前記使用 単価とに基づいて前記使用可能なテスタごとのテストコストまたはテスタ予約料を算 出し、前記使用可能なテスタ、および、そのテスタごとのテストコストまたはテスタ予約 料を前記端末装置に送信する
ことを特徴とする請求項 1に記載の半導体集積回路開発支援システム。
[3] 前記記憶部は、さらに、前記半導体集積回路にテスト容易化設計を用いた場合の 前記半導体集積回路の増加面積を算出する算出式を記憶し、
前記処理部は、前記記憶部に記憶された前記算出式に基づ!、て前記テスト容易 化設計を用いた場合の前記増加面積を算出し、前記テスト容易化設計を用いた場 合の前記使用可能なテスタおよびそのテストコストまたはテスタ予約料とともに前記増 加面積を前記端末装置に送信する
ことを特徴とする請求項 2に記載の半導体集積回路開発支援システム。
[4] 前記算出式は、前記半導体集積回路中の各フリップフロップに対して 3つずつのゲ ートを付加することに基づいて前記増加面積を算出する式であることを特徴とする請 求項 3に記載の半導体集積回路開発支援システム。
[5] 前記処理部は、さらに、前記半導体集積回路を前記テスタでテストしたときに発生し たデータ力 不良ゲートの位置を特定し、その不良ゲートの位置を示す不良ゲートマ ップを作成し、その不良ゲートマップを前記端末装置に送信することを特徴とする請 求項 3に記載の半導体集積回路開発支援システム。
[6] 前記処理部は、さらに、使用不可のテスタをその使用不可の要因とともに、前記制 御装置および前記端末装置のいずれか一方の表示部に表示させることを特徴とする 請求項 1に記載の半導体集積回路開発支援システム。
[7] 前記処理部は、さらに、前記端末装置力 受信したテストプログラムにおける各コマ ンドに関して、それぞれのコマンドに 1文字以上の接頭語または接尾語を付加して前 記記憶部に記憶し、
その接頭語または接尾語を付加した各コマンドによって前記テスタにテスト動作を 行わせることを特徴とする請求項 1に記載の半導体集積回路開発支援システム。
[8] 前記処理部は、さらに、前記テストプログラムを解読し、前記タスタの動作に必要な 関数定義を前記記憶部から抽出し、その抽出した関数定義を前記テスタに供給する ことを特徴とする請求項 1に記載の半導体集積回路開発支援システム。
[9] テスタによる半導体集積回路のテストの受託者が保有する制御装置と、前記テスト の依頼者が保有し前記制御装置とネットワークを介して接続された端末装置と、を備 え、同一のウェハ上に複数種類の前記半導体集積回路を製作する場合の半導体集 積回路開発支援システムであって、
前記制御装置は、記憶部と処理部を有し、
前記記憶部は、前記テストに必要なパラメータを指定し、変換して前記テスタに使 用されるテスタ言語プログラムと、複数の前記テスタに関してテストに必要な前記パラ メータを含んだ前記テスタの動作用データの許容範囲を含むテスタデータと、前記テ スタごとの時間的な使用単価と、複数の前記ウェハごとに、複数の使用テスタの交換 作業時間を含めたテスト所要時間に基づいて前記半導体集積回路のテストコストを 算出する算出式と、を記憶し、
前記処理部は、前記端末装置からのリクエストに応じて前記テスタ言語プログラムを 前記端末装置に送信し、前記テスタ言語プログラムに基づ ヽて作成されたテストプロ グラムを前記端末装置力 受信した場合、当該テストプログラムの任意の一部を解析 して前記テスタの動作用データを抽出し、当該動作用データと前記記憶部に記憶さ れた前記テスタデータとを比較することによって使用可能なテスタを抽出し、前記記 憶部に記憶された前記算出式に基づいて前記半導体集積回路のテストコストを算出 し、前記ウェハごとに使用可能なテスタとそのテストコストを前記端末装置に送信する ことを特徴とする半導体集積回路開発支援システム。
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