JP2007164780A - 方法、システムおよびプログラム(設計を検証する方法およびシステム) - Google Patents
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Abstract
【解決手段】この方法およびシステムは、ある設計に対して離散的なテスト・ケースまたは1組の関連するテスト・ケースを実行するのに必要とされるリソースを抽出することを含む。この方法およびシステムはさらに、抽出されたリソースに基づいてシミュレーション・モデルを構築することと、設計全体ではなく、抽出されたリソースだけを用いてこのシミュレーション・モデルを実行し、それによって、離散的なテスト・ケースまたは1組の関連するテスト・ケースによって表される特定の機能または一群の相互に関係する機能をテストして設計を検証することと、このシミュレーション結果とテスト計画を相関させることとを含む。
【選択図】図1
Description
一実施形態では、設計の検証を実施するために、材料構成(build of materials、BOM)を構築する。一実施例として、BOMは、ICの設計を検証するのに必要とされる項目一覧表を含む。実施時に、この一覧表は、チップ・インテグレータによって提供される1組の共通必須要素と、特定のテスト・ケースについての特定のハードウエア・リソース一覧表とを含み得る。そのため、一実施形態では、このシステムおよび方法は、チップの基礎要素とテスト・ケース固有要素とを組み合わせることによってBOMを構築し、それによって、シミュレーション・モデルについての必要な最小限のBOMが生成される。
本発明の方法およびシステムでは、スタブ・ファイルを用いてモデル・ビルド・プロセスに命令する。すなわち、スタブ・ファイルの使用には、モデル・ビルド環境内でBOMモデル・ビルド・ファイルを実施するためのファイルを含めることができる。実施形態の一例として、以下でより詳細に論じるように、これらのスタブ・ファイルは、各構成要素(例えば、設計の機能ブロック)ごとに完全に機能するモデル、または空のモデルをインストールするようにモデル・ビルド・プロセスに命令することができる。
Claims (20)
- ある設計に対して離散的なテスト・ケースまたは1組の関連するテスト・ケースを実行するのに必要とされるリソースを抽出するステップと、
前記抽出されたリソースに基づいてシミュレーション・モデルを構築するステップと、
設計全体ではなく、前記抽出されたリソースだけを用いて前記シミュレーション・モデルを実行して、前記離散的なテスト・ケースまたは1組の関連するテスト・ケースによって表される特定の機能または一群の相互に関係する機能をテストし、それによって設計を検証するステップとを含む、方法。 - 前記抽出されたリソースを構築して、前記設計の前記特定の機能または一群の相互に関係する機能に関係するパーティションにする、請求項1に記載の方法。
- 前記シミュレーション・モデルは、個々の独立したテスト・ケースに分割され、それによって、特定の機能または一群の相互に関係する機能をテストするのに必要とされる独立した検証が行われる、請求項1に記載の方法。
- 前記抽出されたリソースは、少なくとも1組の共通必須要素およびテスト・ケース指定要素を含む、請求項1に記載の方法。
- 少なくともチップ基本要素と、前記設計を表すテスト・ケース固有要素とを組み合わせることを含む材料構成(BOM)生成を構築するステップをさらに含む、請求項1に記載の方法。
- 前記チップ基本要素は、少なくとも1組の共通の非テスト・ケース固有要素である、請求項5に記載の方法。
- 前記テスト・ケースまたは1組のテスト・ケース内で、1組のKEYWORDとして前記リソースを提供するステップをさらに含み、前記KEYWORDを使用して、前記テスト・ケースまたは1組のテスト・ケースについての前記リソースを指定する、請求項5に記載の方法。
- 前記リソースは、ハードウエアであり、内部または外部のリソースの少なくとも1つを含む、請求項7に記載の方法。
- 後続のシミュレーションの実行に関連する前記テスト・ケースまたは1組のテスト・ケースについて前記リソースをパースするステップをさらに含む、請求項1に記載の方法。
- 前記パースされたリソースと共通要素を組み合わせて、コンパイル用のBOMモデル・ビルド・ファイルを生成するステップをさらに含む、請求項9に記載の方法。
- 前記パースするステップは、特定のテスト・ケースについての異なるBOMモデル・ビルド・ファイルを識別し、それにアクセスすることを含む、請求項9に記載の方法。
- 前記BOMモデル・ビルド・ファイルは、前記シミュレーション・モデルをコンパイルするためのスタブ・ファイルを生成する、請求項10に記載の方法。
- 前記スタブ・ファイルは、前記シミュレーション・モデルに完全に機能するモデルおよび空のモデルをインストールするようにモデル・ビルド・プロセスに命令する、請求項12に記載の方法。
- 前記完全に機能するモデルは、シミュレーションの形で正確に振る舞い、検証すべき前記特定の機能または相互に関係する機能群にそれぞれ関連する1つのパーティションまたは特定の一群のパーティションについて合成され、
前記空のモデルは、前記設計の、シミュレーションも検証もされない残りの部分を表す、請求項13に記載の方法。 - 1組の共通必須要素を提供するステップと、
ある設計用のリソースを提供するステップと、
テスト・ケース仕様について前記リソースをパースするステップと、
前記パースされたリソースと前記共通必須要素を組み合わせて、材料構成(BOM)モデル・ビルド・ファイルを生成するステップと、
前記BOMモデル・ビルド・ファイルに基づいてスタブ・ファイルを生成してシミュレーション・モデルをコンパイルするステップと、
設計全体ではなく、前記シミュレーション・モデルを用いて、検証すべき前記設計の離散的な機能をシミュレーションするステップと、
前記離散的な機能のシミュレーション結果とテスト計画とを相関させるステップとを含む、方法。 - 前記リソースは、テスト・ケース必須リソースを指定するのに用いる1組のKEYWORDとして指定されるハードウエア・リソースであり、前記ハードウエア・リソースは、検証すべき各機能ごとに特定のテスト・ケースを生成し、
前記BOMモデル・ファイルは、モデル・ビルド・プロセスに命令するスタブ・ファイルを生成し、
前記モデル・ビルド・プロセスは、実モデル表現および空モデル表現を含み、前記実モデル表現は、シミュレーションの形で正確に振る舞い、設計全体ではなく、検証すべき機能を表す前記テスト・ケース仕様について合成することができ、
空モデル表現は、前記設計の1つ(または複数)の残りの部分を表す、請求項15に記載の方法。 - 1組の共通な非テスト・ケース固有要素を提供する手段と、
1組のキーワードとして、テスト・ケース必須リソースを指定するのに用いるリソースを指定する手段と、
テスト・ケースまたは1組のテスト・ケースごとに後続のシミュレーションの実行に関連する前記キーワードの組をパースする手段と、
前記パースされたリソース・キーワードと前記共通要素を組み合わせて、BOMモデル・ビルド・ファイルを生成する手段と、
前記BOMビルド・ファイルを使用してスタブ・ファイルを生成する手段とを備えるシステムであって、前記スタブ・ファイルは、シミュレーション・モデルのコンパイルを指示して、ある設計の離散的な機能を検証する、システム。 - 前記リソースは、テスト・ケース必須リソースを指定するのに用いるハードウエア・リソースである、請求項17に記載のシステム。
- 前記モデル・ビルド・プロセスは、実モデル表現および空モデル表現を含み、前記実モデル表現は、シミュレーションの形で正確に振る舞い、設計全体ではなく、検証すべき機能を表す前記テスト・ケースの仕様について合成することができ、前記空モデル表現は、前記設計の1つ(または複数)の残りの部分を表す、請求項17に記載のシステム。
- コンピュータ可読プログラムであって、コンピュータ上で実行されると、前記コンピュータに、
ある設計に対して離散的なテスト・ケースまたは1組の関連するテスト・ケースを実行するのに必要とされるリソースを抽出させ、
前記抽出されたリソースに基づいてシミュレーション・モデルを構築させ、
設計全体ではなく、前記抽出されたリソースのみを用いて前記シミュレーション・モデルを実行させて、前記離散的なテスト・ケースまたは1組の関連するテスト・ケースによって表される特定の機能または一群の相互に関係する機能をテストし、それによって設計を検証し、
前記離散的な機能のシミュレーション結果とテスト計画を相関させる、コンピュータ・プログラム。
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Publications (2)
Publication Number | Publication Date |
---|---|
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---|---|---|---|
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150096612A (ko) * | 2014-02-14 | 2015-08-25 | 삼성전자주식회사 | 시스템 온 칩의 테스트 시스템 및 그것의 테스트 방법 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8219947B2 (en) * | 2008-09-15 | 2012-07-10 | Synopsys, Inc. | Method and apparatus for merging EDA coverage logs of coverage data |
KR20100084036A (ko) * | 2009-01-15 | 2010-07-23 | 삼성전자주식회사 | 소프트웨어의 에러 검출 장치 및 방법 |
US20130096901A1 (en) * | 2011-10-12 | 2013-04-18 | International Business Machines Corporation | Verifying Simulation Design Modifications |
EP2720149A3 (en) * | 2012-09-07 | 2018-01-24 | Samsung Electronics Co., Ltd | Apparatus and method for generating assertion based on user program code, and apparatus and method for verifying processor using assertion |
US10042747B2 (en) | 2014-11-12 | 2018-08-07 | International Business Machines Corporation | System and method for determining requirements for testing software |
CN104615810A (zh) * | 2015-01-20 | 2015-05-13 | 北京航空航天大学 | 一种基于函数型数据分析的仿真模型验证方法 |
CN112731117A (zh) * | 2021-01-11 | 2021-04-30 | Oppo广东移动通信有限公司 | 芯片的自动验证方法和系统,及存储介质 |
CN116467211B (zh) * | 2023-04-26 | 2023-09-26 | 北京计算机技术及应用研究所 | 一种基于数字化仿真环境的系统级测试验证方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08147344A (ja) * | 1994-11-17 | 1996-06-07 | Fujitsu Ltd | 論理回路設計用パス解析表示装置 |
JPH09293002A (ja) * | 1995-12-01 | 1997-11-11 | Eagle Design Autom Inc | ハードウェア・ソフトウェア相互作用を結合した、コンピュータシステムのシミュレーション・システム、および、方法 |
US20030154061A1 (en) * | 2001-11-21 | 2003-08-14 | Willis John Christopher | Method for semi-automatic generation and behavioral comparison of models |
US20030191618A1 (en) * | 2002-04-04 | 2003-10-09 | Gabele Carol Ivash | Method and system for reducing storage requirements of simulation data via keyword restrictions |
JP2005222371A (ja) * | 2004-02-06 | 2005-08-18 | Canon Inc | 論理回路の機能検証システムおよび方法 |
Family Cites Families (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3786430A (en) | 1971-11-15 | 1974-01-15 | Ibm | Data processing system including a small auxiliary processor for overcoming the effects of faulty hardware |
US4583222A (en) | 1983-11-07 | 1986-04-15 | Digital Equipment Corporation | Method and apparatus for self-testing of floating point accelerator processors |
JPS62157961A (ja) | 1985-12-30 | 1987-07-13 | Fanuc Ltd | マルチプロセツサシステムの割込制御方法 |
JP2550063B2 (ja) | 1987-04-24 | 1996-10-30 | 株式会社日立製作所 | 分散処理システムのシミユレ−シヨン方式 |
US4873656A (en) | 1987-06-26 | 1989-10-10 | Daisy Systems Corporation | Multiple processor accelerator for logic simulation |
US5167023A (en) | 1988-02-01 | 1992-11-24 | International Business Machines | Translating a dynamic transfer control instruction address in a simulated CPU processor |
JPH0628036B2 (ja) | 1988-02-01 | 1994-04-13 | インターナショナル・ビジネス・マシーンズ・コーポレーシヨン | シミュレーシヨン方法 |
US4959781A (en) | 1988-05-16 | 1990-09-25 | Stardent Computer, Inc. | System for assigning interrupts to least busy processor that already loaded same class of interrupt routines |
US5488713A (en) | 1989-12-27 | 1996-01-30 | Digital Equipment Corporation | Computer simulation technique for predicting program performance |
US5553002A (en) * | 1990-04-06 | 1996-09-03 | Lsi Logic Corporation | Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, using milestone matrix incorporated into user-interface |
JPH04148461A (ja) | 1990-10-12 | 1992-05-21 | Hitachi Ltd | マルチプロセッサシステムテスト方式 |
JPH07281925A (ja) | 1994-04-06 | 1995-10-27 | Fujitsu Ltd | マルチプロセッサシミュレーション装置 |
US6208954B1 (en) | 1994-09-16 | 2001-03-27 | Wind River Systems, Inc. | Method for scheduling event sequences |
TW286397B (ja) * | 1995-04-07 | 1996-09-21 | Discovision Ass | |
US5740347A (en) * | 1995-05-01 | 1998-04-14 | Synopsys, Inc. | Circuit analyzer of black, gray and transparent elements |
JPH09325946A (ja) | 1996-06-05 | 1997-12-16 | Toshiba Corp | マルチプロセッサのテスト回路 |
US5862366A (en) | 1996-09-12 | 1999-01-19 | Advanced Micro Devices, Inc. | System and method for simulating a multiprocessor environment for testing a multiprocessing interrupt controller |
US6014512A (en) | 1996-10-18 | 2000-01-11 | Samsung Electronics Co., Ltd. | Method and apparatus for simulation of a multi-processor circuit |
US6115763A (en) | 1998-03-05 | 2000-09-05 | International Business Machines Corporation | Multi-core chip providing external core access with regular operation function interface and predetermined service operation services interface comprising core interface units and masters interface unit |
GB9814014D0 (en) | 1998-06-29 | 1998-08-26 | Sgs Thomson Microelectronics | Design of an application specific processor (ASP) |
US6321181B1 (en) | 1998-08-24 | 2001-11-20 | Agere Systems Guardian Corp. | Device and method for parallel simulation |
US6199031B1 (en) | 1998-08-31 | 2001-03-06 | Vlsi Technology, Inc. | HDL simulation interface for testing and verifying an ASIC model |
US20060117274A1 (en) * | 1998-08-31 | 2006-06-01 | Tseng Ping-Sheng | Behavior processor system and method |
US6968514B2 (en) * | 1998-09-30 | 2005-11-22 | Cadence Design Systems, Inc. | Block based design methodology with programmable components |
US6467082B1 (en) | 1998-12-02 | 2002-10-15 | Agere Systems Guardian Corp. | Methods and apparatus for simulating external linkage points and control transfers in source translation systems |
US6625679B1 (en) | 1999-04-19 | 2003-09-23 | Hewlett-Packard Company | Apparatus and method for converting interrupt transactions to interrupt signals to distribute interrupts to IA-32 processors |
US6510531B1 (en) | 1999-09-23 | 2003-01-21 | Lucent Technologies Inc. | Methods and systems for testing parallel queues |
US6633940B1 (en) | 1999-10-11 | 2003-10-14 | Ati International Srl | Method and apparatus for processing interrupts in a computing system |
US6678645B1 (en) * | 1999-10-28 | 2004-01-13 | Advantest Corp. | Method and apparatus for SoC design validation |
GB2363214B (en) * | 1999-10-29 | 2002-05-29 | Sgs Thomson Microelectronics | A method of identifying an accurate model |
US6606676B1 (en) | 1999-11-08 | 2003-08-12 | International Business Machines Corporation | Method and apparatus to distribute interrupts to multiple interrupt handlers in a distributed symmetric multiprocessor system |
US7356786B2 (en) * | 1999-11-30 | 2008-04-08 | Synplicity, Inc. | Method and user interface for debugging an electronic system |
US6823497B2 (en) * | 1999-11-30 | 2004-11-23 | Synplicity, Inc. | Method and user interface for debugging an electronic system |
US7072818B1 (en) * | 1999-11-30 | 2006-07-04 | Synplicity, Inc. | Method and system for debugging an electronic system |
US6718294B1 (en) | 2000-05-16 | 2004-04-06 | Mindspeed Technologies, Inc. | System and method for synchronized control of system simulators with multiple processor cores |
US7143021B1 (en) * | 2000-10-03 | 2006-11-28 | Cadence Design Systems, Inc. | Systems and methods for efficiently simulating analog behavior of designs having hierarchical structure |
US7139947B2 (en) | 2000-12-22 | 2006-11-21 | Intel Corporation | Test access port |
US6742166B2 (en) * | 2001-07-20 | 2004-05-25 | Hewlett-Packard Development Company, L.P. | System and method for evaluating functional coverage linked to a verification test plan |
US20030149962A1 (en) * | 2001-11-21 | 2003-08-07 | Willis John Christopher | Simulation of designs using programmable processors and electronically re-configurable logic arrays |
US7353156B2 (en) * | 2002-02-01 | 2008-04-01 | International Business Machines Corporation | Method of switching external models in an automated system-on-chip integrated circuit design verification system |
US7277841B1 (en) * | 2002-02-11 | 2007-10-02 | Sun Microsystems, Inc. | Method for adaptive sub-gridding for power/ground plane simulations |
US6732338B2 (en) | 2002-03-20 | 2004-05-04 | International Business Machines Corporation | Method for comprehensively verifying design rule checking runsets |
US7203633B2 (en) * | 2002-04-04 | 2007-04-10 | International Business Machines Corporation | Method and system for selectively storing and retrieving simulation data utilizing keywords |
US7194400B2 (en) * | 2002-04-04 | 2007-03-20 | International Business Machines Corporation | Method and system for reducing storage and transmission requirements for simulation results |
US7292970B1 (en) * | 2002-04-30 | 2007-11-06 | Unisys Corporation | Finding unexercised logic for use in code coverage testing |
US6925621B2 (en) * | 2002-06-24 | 2005-08-02 | Agilent Technologies, Inc. | System and method for applying timing models in a static-timing analysis of a hierarchical integrated circuit design |
US7000079B2 (en) * | 2003-04-17 | 2006-02-14 | International Business Machines Corporation | Method and apparatus for verification of coherence for shared cache components in a system verification environment |
EP1678576A4 (en) * | 2003-09-30 | 2011-09-21 | Mentor Graphics Corp | SYSTEM VERIFICATION USING ONE OR MORE AUTOMATED |
US7320090B2 (en) * | 2004-06-09 | 2008-01-15 | International Business Machines Corporation | Methods, systems, and media for generating a regression suite database |
US7313772B2 (en) * | 2005-05-24 | 2007-12-25 | International Business Machines Corporation | Systems, methods, and media for block-based assertion generation, qualification and analysis |
-
2005
- 2005-12-09 US US11/275,093 patent/US7711534B2/en not_active Expired - Fee Related
-
2006
- 2006-11-15 CN CN2006101465942A patent/CN101008963B/zh not_active Expired - Fee Related
- 2006-11-24 JP JP2006317794A patent/JP5004566B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08147344A (ja) * | 1994-11-17 | 1996-06-07 | Fujitsu Ltd | 論理回路設計用パス解析表示装置 |
JPH09293002A (ja) * | 1995-12-01 | 1997-11-11 | Eagle Design Autom Inc | ハードウェア・ソフトウェア相互作用を結合した、コンピュータシステムのシミュレーション・システム、および、方法 |
US20030154061A1 (en) * | 2001-11-21 | 2003-08-14 | Willis John Christopher | Method for semi-automatic generation and behavioral comparison of models |
US20030191618A1 (en) * | 2002-04-04 | 2003-10-09 | Gabele Carol Ivash | Method and system for reducing storage requirements of simulation data via keyword restrictions |
JP2005222371A (ja) * | 2004-02-06 | 2005-08-18 | Canon Inc | 論理回路の機能検証システムおよび方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150096612A (ko) * | 2014-02-14 | 2015-08-25 | 삼성전자주식회사 | 시스템 온 칩의 테스트 시스템 및 그것의 테스트 방법 |
KR102166663B1 (ko) | 2014-02-14 | 2020-10-19 | 삼성전자주식회사 | 시스템 온 칩의 테스트 시스템 및 그것의 테스트 방법 |
Also Published As
Publication number | Publication date |
---|---|
CN101008963A (zh) | 2007-08-01 |
CN101008963B (zh) | 2012-06-27 |
US7711534B2 (en) | 2010-05-04 |
JP5004566B2 (ja) | 2012-08-22 |
US20060064296A1 (en) | 2006-03-23 |
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---|---|---|
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