WO2006109376A1

WO2006109376A1 - 液晶表示装置ならびにその駆動回路および駆動方法

Info

Publication number: WO2006109376A1
Application number: PCT/JP2006/304367
Authority: WO
Inventors: Hiroshi Yoshida
Original assignee: Sharp Kabushiki Kaisha
Priority date: 2005-04-05
Filing date: 2006-03-07
Publication date: 2006-10-19
Also published as: US8102339B2; US20080180416A1

Abstract

　本発明は、表示装置に関する。　本発明は、点順次駆動方式でラインコモン反転方式が採用されている表示装置において、ソース・ドレインショートによる画素欠陥の修正が行われた場合や特性の悪いＴＦＴが存在する場合の表示品位の低下を抑制することを目的とする。　ソースバスラインの１列目からｎ列目の順に対応してソースドライバ（３００）に入力される映像信号（ＡＶ）とソースバスラインのｎ列目から１列目の順に対応してソースドライバ（３００）に入力される映像信号（ＡＶ）とが１水平走査期間毎に切り替わるように、表示制御回路（２００）から映像信号（ＡＶ）を出力する。これに応じて、ソースドライバ（３００）は、映像信号（ＡＶ）をソースバスライン（ＳＬ１～ＳＬｎ）に印加する順序を１水平走査期間毎に逆にする。

Description

明細書

液晶表示装置ならびにその駆動回路および駆動方法

技術分野

[0001] 本発明は、表示装置に関し、特に点順次駆動方式の液晶表示装置ならびにその駆動回路および駆動方法に関する。

背景技術

[0002] 一般に、アクティブマトリクス型液晶表示装置は、液晶層を挟持する 2枚の透明基板を含む表示部を備えており、当該 2枚の基板のうち一方の基板には、映像信号線としての複数のソースバスラインと、走査信号線として複数のゲートバスラインとが格子状に配置され、それら複数のソースバスラインとゲートバスラインとの交差点にそれぞれ対応してマトリクス状に配置された画素形成部が設けられてヽる。またアクティブマトリクス型液晶表示装置は、その表示部のソースノスラインを駆動するソースドライバと、その表示部のゲートバスラインを駆動するゲートドライバとを有して、る。

[0003] 図 1は、従来のアクティブマトリクス型液晶表示装置における要部の構成を、表示部の等価回路と共に示したブロック図である。この液晶表示装置は、表示制御回路 20 0とソースドライバ 300とゲートドライノく 400と表示部 600とを有して!/、る。表示部 600 には、互いに交差 (直交)する複数 (n本)のソースバスライン SLl〜SLnと複数 (m本 )のゲートバスライン GLl〜GLmとが設けられて!/、る。ソースバスライン SLl〜SLnはソースドライバ 300と接続され、ゲートバスライン GLl〜GLmはゲートドライバ 400と接続されている。また、ソースバスライン SLl〜SLnとゲートバスライン GLl〜GLmとの交差点にそれぞれ対応して、スイッチング素子としての薄膜トランジスタ 60 (以下、 TFT60という）と、 TFT60に接続された画素容量 61とが設けられている。各 TFT60 のゲート端子はゲートバスライン GLl〜GLmの!、ずれかに接続され、ソース端子はソースバスライン SLl〜SLnのいずれかに接続され、ドレイン端子は画素容量 61に接続されている。画素容量 61は、透明電極からなる画素電極とそれに対向して設けられた共通電極 (対向電極)とに挟持された表示媒体としての液晶容量と、その液晶容量と並列して設けられて!/ヽる補助容量 (保持容量)とから構成されて！、る。 [0004] このような液晶表示装置において、従来より、ソースノスライン SLl〜SLnを 1本ずつ駆動する点順次駆動方式と呼ばれる駆動方法が知られて!/、る。この駆動方法によると、ソースドライバ 300は、各ソースバスライン SLl〜SLnに、所定の期間ずつ順次に映像信号を印加する。一方、ゲートドライバ 400は、表示制御回路 200から出力される水平同期信号 HSYと垂直同期信号 VSYとに基づいて、ゲートバスライン GL1 〜GLmを 1水平走査期間毎に順次に選択し、選択されたゲートバスラインに接続された TFT60を導通状態にする。これにより、各ソースバスライン SLl〜SLnに印加された映像信号が、オン状態にされた TFT60に接続された画素容量 61に順次に書き込まれる。選択されたゲートバスライン上の TFT60が非導通状態になると、次のフレーム期間に映像信号 AVが書き込まれるまでの間、当該 TFT60に接続された画素容量 61の電荷が保持される。

[0005] ところで、表示部 600の画素容量 61のうち液晶容量を構成する液晶分子については、直流電圧が長時間印加されると分極が生じて特性が劣化する。このため、一般に、液晶容量に印加される電圧は、フレーム期間毎に反転されている。また、表示品位を向上させるために、 1水平走査線毎に異なる極性の電圧を液晶層に印加するライン反転方式と呼ばれる駆動方法も採用されている。この駆動方法によると、共通電極の電位 (共通電極電位)を基準とした映像信号の極性が 1水平走査期間毎に切り替えられる。なお、共通電極電位を基準とした映像信号の極性が変わることを「極性反転」という。極性反転を実現するための方法として、共通電極電位を一定に維持し映像信号の電位のみを 1水平走査期間毎に切り替える方法と、共通電極電位も映像信号の電位も 1水平走査期間毎に切り替える方法とがある。後者の方法 (以下、「ラインコモン反転方式」という）によると、共通電極電位は、 1水平走査期間毎に高電位レベルと低電位レベルとに切り替えられる。そして、共通電極電位が高電位レベルにある時には、映像信号の電位は共通電極電位に対して負極性となるように設定され、共通電極電位が低電位レベルにある時には、映像信号の電位は共通電極電位に対して正極性となるように設定される。

[0006] 図 13は、従来の液晶表示装置における映像信号 AVの信号波形図である。図 13 に示すように、 1水平走査期間内には、映像信号 AVがいずれかのソースバスライン SLl〜SLnに出力されている水平有効表示期間と、いずれのソースバスライン SL1 〜SLnにも映像信号 AVが出力されていない水平ブランキング期間とがある。また、 1 垂直走査期間には、複数の水平走査期間からなる垂直有効表示期間と、ソースバスライン SLl〜SLnへの映像信号 AVの出力が行われない垂直ブランキング期間とがある。なお、この垂直ブランキング期間には、映像信号 AVの電位は一般的に白レべルにされている。

[0007] ここで、個々の画素に着目すると、液晶層に印加される電圧はフレーム期間毎に反転される。上述した点順次駆動方式が採用されている場合、各ソースバスライン SL1 〜SLnに映像信号 AVが印加される期間は短時間となる。このため、ソースバスラインの充電が不十分なものとなることがある。その結果、例えばノーマリホワイト型の液晶表示装置の場合には、表示部 600を構成する画素容量 61の黒電位 (黒表示に相当する電位)の書き込みが不十分なものとなり、コントラスト低下などの表示不具合が発生している。

[0008] 上述のコントラスト低下などの表示不具合に対しては、水平ブランキング期間にソースバスライン SLl〜SLnを映像信号 AVの中間電位にプリチャージ（予備充電)する方法が開示されている（例えば、日本の特開平 2— 204718号公報)。これによると、水平ブランキング期間に各ソースバスライン SLl〜SLnが中間電位に充電された後、映像信号 AVが各ソースノスライン SLl〜SLnに順次に出力される。このため、プリチャージが行われな!/、場合と比べて、ソースドライバ 300が充電すべきソースバスライン SLl〜SLnの電位の変化を小さくすることができる。これにより、上述した表示不具合の発生が抑制されてヽる。

[0009] また、表示部 600には画素形成部を構成する多数の TFT60があり、それら TFT6 0は微細であるため、アクティブマトリクス型液晶表示装置の製造において表示上の欠陥（以下、「画素欠陥」ともいう）が生じやすいという問題がある。表示上の欠陥として輝点化 (輝点欠陥)や黒点化 (黒点欠陥）があるが、特に輝点欠陥は非常に目立ち、表示不具合として視認される。図 13に示したように、垂直走査期間内には垂直ブランキング期間があり、その期間中には映像信号 AVとして白レベルの信号が出力されるのが一般的である。液晶表示装置において全画面黒表示が行われると、欠陥が生じて、な、画素形成部（以下、「正常画素部」 t 、う）の画素容量には黒レベルの信号が書き込まれ保持される。一方、 TFT60の特性が悪くドレイン端子ソース端子間にリークが生じている画素部（以下、「不良画素部」という）については、そのリークによって垂直有効表示期間には黒レベルの信号が書き込まれる力垂直ブランキング期間には図 13に示すように白レベルの信号が書き込まれる。このため、不良画素部の液晶印加電圧の平均レベルは、その周りの正常画素部の液晶印加電圧よりも低くなる。その結果、ノーマリホワイト型の液晶表示装置においては、不良画素部の表示輝度は周りの正常画素部の表示輝度よりも明るくなり、輝点化が生じる。一方、ノーマリブラック型の液晶表示装置においては、黒点化が生じる。

[0010] 上述の問題に対して、垂直ブランキング期間における映像信号 AVの信号レベルを白レベルではなぐ黒レベルにする方法が開示されている（例えば、日本の特開平 1 — 128098号公報)。これ〖こよると、垂直ブランキング期間中の映像信号 AVが黒レベルにされることにより、不良画素部の表示輝度が周りの正常画素部の表示輝度と等しくなる力周りの正常画素部の表示輝度よりも黒くなり、輝点欠陥として視認されに《なる。さらに、垂直ブランキング期間を延長し、その期間中の映像信号 AVを黒レベルにすることによって不良画素部の表示輝度をより黒レベルに近づける方法も開示されている（例えば、日本の特開平 6— 141269号公報)。

[0011] また、 TFT60のソース端子ドレイン端子間でオープンモードの不良が発生した場合、その不良画素部には電圧が印加されない。このため、ノーマリホワイト型の液晶表示装置においては、不良画素部は常に輝点状態となる。このような画素欠陥を修正するために、 TFT60のドレイン端子とソースバスラインとをショートさせること（以下、「ソース'ドレインショート」という）が従来より行われている。ソース'ドレインショートによる画素欠陥の修正が行われると、常にソースバスラインの映像信号 AVが TFT6 0のドレイン端子に供給され、不良画素部の表示輝度は常にソースノスラインの映像信号 AVに応じたものとなる。大半の期間は、ソースバスラインには映像信号 AVが印カロされているので、不良画素部が輝点欠陥としては視認されに《なる。

特許文献 1：特開平 2— 204718号公報

特許文献 2：特開平 1― 128098号公報特許文献 3 :特開平 6— 141269号公報

発明の開示

発明が解決しょうとする課題

[0012] ところが、ラインコモン反転方式の液晶表示装置においてソース'ドレインショートによる画素欠陥の修正が行われた場合、その修正が行われた画素形成部において、極性反転に起因する輝点化が生じる。この輝点化にっ、て図 14および図 15を参照しつつ説明する。図 14は、全画面黒表示が行われているときの共通電極電位 Vcom とソースバスラインの電位 VSLの変化を説明するための信号波形図である。図 14 (A )および図 14 (B)において、符号 tlで示す時点（時点 tl)から符号 t2で示す時点（時点 t2)において極性反転が行われている。図 14 (A)は、共通電極電位 Vcomが低レベルから高レベルに変化する時の信号波形図であり、図 14 (B)は、共通電極電位 V comが高レベル力低レベルに変化する時の信号波形図である。

[0013] まず、図 14 (A)を参照しつつ説明する。図 14 (A)に示すように、時点 tlから時点 t 2までの間に共通電極電位 Vcomが変化している。画素欠陥の修正が行われた画素形成部においては、ソースバスラインと TFT60のドレイン端子とが接続されているので、共通電極電位 Vcomとソースバスラインの電位 VSLとの電位差が液晶層に印加される電圧となる。極性反転前には、共通電極電位 Vcomは OVに設定され、ソースバスラインの電位 VSLは 3. 95V (黒レベルの電位）になっているので、液晶層には 3 . 95Vの電圧が印加されている。極性反転によって、共通電極電位 Vcomは、 OVから 5. IVに上昇する。ソースバスラインと TFT60のドレイン端子とは接続されているので、共通電極電位 Vcomの上昇に応じてソースバスラインの電位 VSLも上昇する。ところが、ゲート端子とソース端子との間の寄生容量やゲート端子とドレイン端子との間の寄生容量があるため、ソースバスラインの電位 VSLの上昇は、共通電極電位 Vco mの上昇に比して小さいものとなる。このため、極性反転後のソースバスラインの電位 VSLは、例えば 8. 05Vとなる。従って、極性反転後においては、液晶層に印加される電圧は 2. 95Vとなる。この電圧は、該当する TFT60のソース端子と接続されているソースバスラインにソースドライバ 300から映像信号 AVが印加されるまで保持される。すなわち、当該ソースバスラインにソースドライバ 300から映像信号 AVが印加されるまで、輝点状態が継続することになる。これについては、図 14 (B)に示すように、共通電極電位 Vcomが高レベル力低レベルに変化した場合も同様である。

[0014] 図 15は、全画面中間色表示が行われているときの共通電極電位 Vcomとソースバスラインの電位 VSLの変化を説明するための信号波形図である。図 15 (A)は、共通電極電位 Vcomが低レベルから高レベルに変化する時の信号波形図であり、図 15 ( B)は、共通電極電位 Vcomが高レベル力低レベルに変化する時の信号波形図である。この場合にも、極性反転後に液晶層に印加される電圧は、極性反転前に液晶層に印加される電圧よりも小さくなる。このため、ソースノスラインに映像信号 AVが印カロされるまでは、中間色よりも薄い色の状態が継続することになる。

[0015] ここで、従来の液晶表示装置における各ソースバスライン SLl〜SLnへの映像信号 AVの印加順序を図 16を参照しつつ説明する。図 16に示すように、いずれのゲートバスライン GLl〜GLmが選択されている期間においても、ゲートドライノく 400に近 V、位置にあるソースバスライン SL1から、ゲートドライノく 400から遠!、位置にあるソースバスライン SLnへと映像信号 AVが順次に印加される。このため、例えば、ソースバスライン SL1にソース端子が接続されて!、る!/、ずれかの TFT60とソースバスライン S Lnにソース端子が接続されて、る、ずれかの TFT60とに画素欠陥がある場合、ソースバスライン SL 1の電位 VSL 1の変化とソースバスライン SLnの電位 VSLnの変化は、図 17に示すようなものとなる。

[0016] 図 17には、連続する 2水平走査期間における映像信号 AV、映像信号 AVをサンプリングするためのサンプリングパルス SAM1、 SAM2- · ' SAMn、共通電極電位 V com,及びソースバスライン SL1、 SLnの電位 VSL 1、 VSLnの波形を示している。ここで、説明の便宜上、連続する 2水平走査期間のうち、前半の期間を「先行水平走査期間」といい、後半の期間を「後続水平走査期間」という。

[0017] 図 17に示すように、先行水平走査期間における水平ブランキング期間の終了時点

(符号 t2で示す時点）においては、ソースバスラインの電位と共通電極電位 Vcomとの電位差は、ソースバスライン SL1とソースバスライン SLnのいずれについても 2. 95 Vである。その後、サンプリングパルス SAM1に基づいてソースバスライン SL1に映像信号 AVが印加されるので、符号 t3で示す時点には、ソースバスライン SL1の電位 VSL1と共通電極電位 Vcomとの電位差は 3. 95Vになっている。一方、ソースバスライン SLnにはサンプリングパルス SAMnに基づいて映像信号 AVが印加されるので、符号 t5で示す時点までは、ソースバスライン SLnの電位 VSLnと共通電極電位 Vco mとの電位差は 2. 95Vで維持される。そして、符号 t6で示す時点になって、ソースバスライン SLnの電位 VSLnと共通電極電位 Vcomとの電位差は 3. 95Vになる。

[0018] 後続水平走査期間における水平ブランキング期間の終了時点 (符号 t7で示す時点 )においても、ソースバスラインの電位と共通電極電位 Vcomとの電位差は、ソースバスライン SL1とソースバスライン SLnのいずれについても 2. 95Vである。その後、サンプリングパルス SAM1に基づ!/、てソースバスライン SL1に映像信号 AVが印加されるので、符号 t8で示す時点には、ソースバスライン SL1の電位 VSL1と共通電極電位 Vcomとの電位差は 3. 95Vになっている。一方、ソースバスライン SLnにはサンプリングパルス SAMnに基づ、て映像信号 AVが印加されるので、符号 tlOで示す時点までは、ソースバスライン SLnの電位 VSLnと共通電極電位 Vcomとの電位差は 2 . 95Vで維持される。そして、符号 ti lで示す時点になって、ソースバスライン SLnの電位 VSLnと共通電極電位 Vcomとの電位差は 3. 95Vになる。

[0019] 以上のように、ソース'ドレインショートによる画素欠陥の修正が行われた場合、ゲートドライバ 400から遠い位置にある画素形成部ほど、目標とする電圧よりも低い電圧が印加される期間が長くなる。その結果、ゲートドライバ 400から遠い位置にある画素形成部では輝点化が目立ち、表示部全体としての表示品位も低下する。また、これと同じ理由により、 TFT60の特性が悪くドレイン端子—ソース端子間にリークが生じている画素形成部においても、同様の現象が生じる。

[0020] さらに、上述のように共通電極電位 Vcomの変化に伴ってソースバスラインの電位も変化する場合、ソースドライバ 300内のアナログスィッチにおいてリークが生じることもある。このようなソースドライバ 300内のアナログスィッチのリークも輝点化の要因となることが考えられる。図 18は、ソースドライバ 300内のアナログスィッチの構成を示す図である。アナログスィッチは、 Pchトランジスタ 81と Nchトランジスタ 82とで構成されている。ここで、全画面黒表示が行われている際に極性反転が行われ、共通電極電位 Vcomが低レベルから高レベルに変化した場合のアナログスィッチのリークについて、図 14 (A)および図 18を参照しつつ説明する。図 14 (A)に示すように、ソースバスラインの電位 VSLは符号 t2で示す時点以降には 8. 05Vになっている。このとき、ソースドライバ 300側の電位は 3. 95Vで維持されている力 Pchトランジスタ 81に 1 0Vの電圧を印加することによって、ソースバスラインからソースドライバ 300側に電流が流れるのを防止している。一方、図 14 (B)に示すように、ソースバスラインの電位 V SLは符号 t2で示す時点以降には一 2. 95Vになっている。このとき、ソースドライバ 3 00側の電位は 1. 15Vで維持されている。この場合、ソースバスラインの電位 VSLは Nchトランジスタ 82の電源電圧である 0Vよりも低いため、ソースドライバ 300側からソースバスラインに電流が流れることになる。このような現象によっても、表示品位が低下している。

[0021] そこで、本発明は、点順次駆動方式でラインコモン反転方式が採用されている表示装置において、ソース'ドレインショートによる画素欠陥の修正が行われた場合ゃ特性の悪、TFTが存在する場合に、ゲートドライバから遠、位置で輝点化や黒点化などの欠陥が生じて表示品位が低下するのを抑制することを目的とする。

課題を解決するための手段

[0022] 本発明の第 1の局面は、外部から入力され表示すべき画像を表わす映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数のスィッチ素子と、前記複数のスィッチ素子にそれぞれ接続された複数の画素電極と、前記複数の画素電極に共通して設けられ、前記複数の画素電極と所定の容量を形成し、高電位の電圧レベルと低電位の電圧レベルとに所定期間毎に交互に設定される共通電極と、前記複数の映像信号線と前記複数の走査信号線と前記複数のスィッチ素子と前記複数の画素電極と前記共通電極とを含み前記画像を表示する表示部とを備えた表示装置の駆動回路であって、前記複数の走査信号線を前記所定期間ずつ選択的に駆動する走査信号線駆動回路と、

前記映像信号としての電圧を前記所定期間毎に極性を反転させつつ前記複数の映像信号線に順次に印加する映像信号線駆動回路とを備え、前記映像信号線駆動回路は、前記映像信号を前記複数の映像信号線に印加する順序を前記所定期間毎に逆にすることを特徴とする。

[0023] 本発明の第 2の局面は、本発明の第 1の局面において、

前記映像信号線駆動回路は、前記映像信号を前記複数の映像信号線に順次に印加するための複数のサンプリングパルスを生成するために外部力入力されるタイミング用のデータをシフトするシフトレジスタを備え、

前記シフトレジスタは、前記所定期間毎に前記タイミング用のデータを逆方向にシフトし、

前記タイミング用のデータのシフトする方向に応じて生成される前記複数のサンプリングパルスに基づヽて、前記映像信号が前記複数の映像信号線に順次に印加されることを特徴とする。

[0024] 本発明の第 3の局面は、本発明の第 1の局面において、

前記映像信号線駆動回路は、第 1の映像信号線駆動回路と第 2の映像信号線駆動回路とからなり、

前記第 1の映像信号線駆動回路と前記第 2の映像信号線駆動回路とは、前記所定期間毎に交互に前記映像信号を前記複数の映像信号線に順次に印加し、

前記第 1の映像信号線駆動回路が前記映像信号を前記複数の映像信号線に印加する順序と前記第 2の映像信号線駆動回路が前記映像信号を前記複数の映像信号線に印加する順序とが互いに逆になつて、ることを特徴とする。

[0025] 本発明の第 4の局面は、外部から入力され表示すべき画像を表わす映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数のスィッチ素子と、前記複数のスィッチ素子にそれぞれ接続された複数の画素電極と、前記複数の画素電極に共通して設けられ、前記複数の画素電極と所定の容量を形成し、高電位の電圧レベルと低電位の電圧レベルとに所定期間毎に交互に設定される共通電極と、前記複数の映像信号線と前記複数の走査信号線と前記複数のスィッチ素子と前記複数の画素電極と前記共通電極とを含み前記画像を表示する表示部とを備えた表示装置であって、前記複数の走査信号線を前記所定期間ずつ選択的に駆動する走査信号線駆動回路と、

前記映像信号としての電圧を前記所定期間毎に極性を反転させつつ前記複数の映像信号線に順次に印加する映像信号線駆動回路とを備え、

前記映像信号線駆動回路は、前記映像信号を前記複数の映像信号線に印加する順序を前記所定期間毎に逆にすることを特徴とする。

[0026] 本発明の第 5の局面は、本発明の第 4の局面において、

[0027] 本発明の第 6の局面は、本発明の第 4の局面において、

[0028] 本発明の第 7の局面は、本発明の第 4の局面において、

前記所定期間分の前記画像データの先頭部から最後部までの順序を前記所定期間毎に逆にする画像データ順序逆転部を更に備え、

前記映像信号線駆動回路は、前記画像データ順序逆転部によって前記所定期間毎に先頭部力最後部までの順序が逆にされた画像データに基づ、て、前記映像信号を前記複数の映像信号線に順次に印加することを特徴とする。

[0029] 本発明の第 8の局面は、本発明の第 7の局面において、

前記画像データ順序逆転部には、少なくとも前記所定期間分の前記画像データを格納するメモリが含まれて、ることを特徴とする。

[0030] 本発明の第 9の局面は、本発明の第 4の局面において、

表示媒体として液晶が採用されていることを特徴とする。

[0031] 本発明の第 10の局面は、本発明の第 9の局面において、

前記表示部と前記映像信号線駆動回路と前記走査信号線駆動回路とが同一の基板上に設けられていることを特徴とする。

[0032] 本発明の第 11の局面は、本発明の第 4の局面において、

前記複数のスィッチ素子のドレイン端子と前記複数の映像信号線とをショートさせることにより画素欠陥の修正が可能となっていることを特徴とする。

[0033] 本発明の第 12の局面は、外部から入力され表示すべき画像を表わす映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走查信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数のスィッチ素子と、前記複数のスィッチ素子にそれぞれ接続された複数の画素電極と、前記複数の画素電極に共通して設けられ、前記複数の画素電極と所定の容量を形成し、高電位の電圧レベルと低電位の電圧レベルとに所定期間毎に交互に設定される共通電極と、前記複数の映像信号線と前記複数の走査信号線と前記複数のスィッチ素子と前記複数の画素電極と前記共通電極とを含み前記画像を表示する表示部とを備えた表示装置の駆動方法であつて、

前記複数の走査信号線を前記所定期間ずつ選択的に駆動する走査信号線駆動ステップと、

前記映像信号としての電圧を前記所定期間毎に極性を反転させつつ前記複数の映像信号線に順次に印加する映像信号線駆動ステップとを備え、

前記映像信号線駆動ステップでは、前記映像信号が前記複数の映像信号線に印カロされる順序が前記所定期間毎に逆にされることを特徴とする。 [0034] 本発明の第 13の局面は、本発明の第 12の局面において、

前記所定期間分の前記画像データの先頭部から最後部までの順序を前記所定期間毎に逆にする画像データ順序逆転ステップを更に備え、

前記映像信号線駆動ステップでは、前記画像データ順序逆転ステップによって前記所定期間毎に先頭部力最後部までの順序が逆にされた画像データに基づいて、前記映像信号が前記複数の映像信号線に順次に印加されることを特徴とする。発明の効果

[0035] 本発明の第 1の局面によれば、複数の映像信号線に映像信号が印加される順序が所定期間毎に切り替えられる。このため、映像信号線とスィッチ素子のドレイン端子とがショートしている場合に、表示部の一端で輝点化が目立つということが解消される。また、輝点状態あるいは黒点状態の継続する時間の映像信号線間の差異が小さくなり、表示部全体における輝点化や黒点化の程度が平均化される。これにより、輝点化あるいは黒点化が認識できな、程度にまで緩和され、表示部全体としての表示品位が向上する。

[0036] 本発明の第 2の局面によれば、映像信号線駆動回路には、サンプリングパルスを生成するためのタイミング用のデータのシフト方向を所定期間毎に逆にする双方向シフトレジスタが設けられている。このため、サイズを大きくすることなぐ本発明の第 1の局面と同様の効果を奏する駆動回路を実現することができる。

[0037] 本発明の第 3の局面によれば、映像信号線駆動回路には第 1の映像信号線駆動回路と第 2の映像信号線駆動回路とが含まれ、第 1の映像信号線駆動回路と第 2の映像信号線駆動回路とが、映像信号線への映像信号の印加順序を互いに逆にして、所定期間毎に交互に映像信号を映像信号線に印加している。このため、第 1の映像信号線駆動回路と第 2の映像信号線駆動回路には単方向シフトレジスタを備えれば良い。これにより、本発明の第 1の局面と同様の効果を奏する駆動回路を容易に実現することができる。

[0038] 本発明の第 4の局面によれば、表示装置において、本発明の第 1の局面と同様に、輝点化あるいは黒点化が認識できな、程度にまで緩和され、表示部全体としての表示品位が向上する。 [0039] 本発明の第 5の局面によれば、サイズを大きくすることなぐ本発明の第 4の局面と同様の効果を奏する表示装置が実現される。

[0040] 本発明の第 6の局面によれば、本発明の第 4の局面と同様の効果を奏する表示装置を容易に実現することができる。

[0041] 本発明の第 7の局面によれば、画像データの順序を所定期間毎に逆にする画像データ順序逆転部が設けられている。そして、この所定期間毎に順序が逆にされる画像データに基づいて、映像信号が映像信号線に印加される。このため、複数の映像信号線への映像信号の印加順序が所定期間毎に逆になつても、その印加順序に応じて各映像信号線に適切な映像信号が印加される。

[0042] 本発明の第 8の局面によれば、画像データ順序逆転部には所定期間分の画像データを格納する RAMが含まれている。このため、確実に画像データの順序を所定期間毎に逆にすることができる。

[0043] 本発明の第 9の局面によれば、本発明の第 4の局面と同様の効果を奏する液晶表示装置が実現される。

[0044] 本発明の第 10の局面によれば、表示部と走査信号線駆動回路と映像信号線駆動回路とが同一の基板上に設けられている。これにより、本発明の第 9の局面と同様の効果を奏し、小型化も可能な表示装置が実現される。

[0045] 本発明の第 11の局面によれば、本発明の第 4の局面と同様の効果を奏する、スィツチ素子のドレイン端子と映像信号線とをショートさせることにより画素欠陥の修正が行われる表示装置が実現される。

図面の簡単な説明

[0046] [図 1]本発明の一実施形態に係るアクティブマトリクス型液晶表示装置の要部の構成を示すブロック図である。

[図 2]上記実施形態における画素形成部の構成を示す回路図である。

[図 3]上記実施形態における表示制御回路の構成を示すブロック図である。

[図 4]上記実施形態におけるソースドライバの構成を示すブロック図である。

[図 5]上記実施形態において、全画面黒表示が行われているときの信号波形図である。圆 6]上記実施形態におけるソースドライバの信号波形図である。

圆 7]上記実施形態において、各ソースバスラインに映像信号が印加される順序を説明するための概念図である。

[図 8]上記実施形態にぉ、て、全画面黒表示が行われて!/、るときのソースバスラインの電位の変化を説明するための信号波形図である。

[図 9]上記第 1の変形例に係るアクティブマトリクス型液晶表示装置の要部の構成を示すブロック図である。

圆 10]第 1の変形例における信号波形図である。

圆 11]上記第 1の変形例において、各ソースバスラインに映像信号が印加される順序を説明するための概念図である。

[図 12]第 2の変形例に係るアクティブマトリクス型液晶表示装置の要部の構成を示すブロック図である。

圆 13]従来例における映像信号の信号波形図である。

[図 14] Aは、従来例において、全画面黒表示が行われているときに共通電極電位が低レベルから高レベルに変化する時のソースバスラインの電位の変化を示す信号波形図である。 Bは、従来例において、全画面黒表示が行われているときに共通電極電位が高レベル力ゝら低レベルに変化する時のソースバスラインの電位の変化を説明するための信号波形図である。

[図 15]Aは、従来例において、全画面中間色表示が行われているときに共通電極電位が低レベルから高レベルに変化する時のソースバスラインの電位の変化を示す信号波形図である。 Bは、従来例において、全画面中間色表示が行われているときに共通電極電位が高レベル力低レベルに変化する時のソースバスラインの電位の変化を説明するための信号波形図である。

圆 16]従来例において、各ソースバスラインに映像信号が印加される順序を説明するための概念図である。

圆 17]従来例におけるソースバスラインの電位の変化を説明するための信号波形図である。

[図 18]ソースドライバ内のアナログスィッチの構成図である。符号の説明

[0047] 20…コントロール回路

21…ラインメモリ

30· ··シフトレジスタ

31…サンプリング回路

60- --TFT

61· ··画素容量

300· ··ソースドライノく

400· ··ゲートドライバ

600…表示咅

Αν· · ·映像信号

SAMl〜SAMn…サンプリングパルス

SL 1〜SLn' ··ソースノスライン

Vcom…共通電極電位

発明を実施するための最良の形態

[0048] 以下に、本発明の一実施形態について添付図面を参照しつつ説明する。

[0049] < 1.液晶表示装置の構成および動作 >

図 1は、本発明の一実施形態に係るアクティブマトリクス型液晶表示装置における要部の構成を、表示部の等価回路と共に示したブロック図である。この液晶表示装置は、表示制御回路 200とソースドライバ 300とゲートドライバ 400と表示部 600とを備えている。表示部 600には、互いに交差（直交）する複数 (n本）のソースバスライン S Ll〜SLnと複数（m本）のゲートバスライン GLl〜GLmとが設けられて!/、る。ソースバスライン SL 1〜SLnはソースドライバ 300と接続され、ゲートバスライン GL 1〜GL mはゲートドライノく 400と接続されている。また、表示部 600には、ソースバスライン S Ll〜SLnとゲートバスライン GLl〜GLmとの交差点にそれぞれ対応して設けられた複数個（m X n個）の画素形成部が含まれている。各画素形成部には、図 2に示すように、スイッチング素子としての TFT60と、その TFT60のドレイン端子に接続された画素電極 62と、上記複数の画素形成部に共通的に設けられた共通電極 63および補助容量電極 64とが含まれてヽる。画素電極 62と共通電極 63とによって液晶容量 65が形成され、画素電極 62と補助容量電極 64とによって補助容量 66が形成されている。そして、液晶容量 65と補助容量 66とによって画素容量 61が構成されている。また、各 TFT60のゲート端子は対応する交差点を通過するゲートバスラインに接続され、各 TFT60のソース端子は対応する交差点を通過するソースバスラインに接続されている。これら TFT60のソース端子ドレイン端子間でオープンモード等の不良が生じたときには、ソース'ドレインショートによる画素欠陥の修正が行われる。

[0050] 表示制御回路 200は、外部から画像データ DVを受け取り、映像信号 AVと、表示部 600に画像を表示するタイミングを制御するための水平同期信号 HSY、垂直同期信号 VSY、クロック信号 CKおよびスタートパルス信号 SPと、共通電極 63を駆動するための共通電極駆動信号 VCとを出力する。ソースドライバ 300は、表示制御回路 20 0から出力された映像信号 AV、クロック信号 CKおよびスタートパルス信号 SPを受け取り、表示部 600を駆動するために、映像信号 AVを表示部 600の各映像信号線 SL l〜SLnに印加する。ゲートドライバ 400は、各ゲートバスライン GLl〜GLmを 1水平走査期間ずつ順次に選択するために、表示制御回路 200から出力された水平同期信号 HSYと垂直同期信号 VSYとに基づ、て、アクティブな走査信号の各ゲートバスライン GL 1〜GLmへの印加を 1垂直走査期間を周期として繰り返す。

[0051] < 2.表示制御回路 >

図 3は、本実施形態における表示制御回路 200の構成を示すブロック図である。表示制御回路 200は、コントロール回路 20と、ラインメモリ 21と、 DA変換回路 22と、タイミングジェネレータ 23と、共通電極駆動回路 24とを備えている。コントロール回路 2 0は、外部カゝら画像データ DVを受け取り、その画像データ DVに基づく画像が表示部 600に表示されるように、 DA変換回路 22とタイミングジェネレータ 23と共通電極駆動回路 24の動作を制御する。また、コントロール回路 20は、外部から受け取った画像データ DVを 1水平走査期間分ずつラインメモリ 21に格納する。そして、コント口ール回路 20は、 1水平走査期間毎に先入れ先出し方式と先入れ後出し方式とを切り替えつつ、ラインメモリ 21に格納されているデータを取り出して、そのデータを D A変換回路 22に与える。このため、ラインメモリ 21には、少なくとも 1水平走査期間分の画像データ DVを格納することができる。 DA変換回路 22は、コントロール回路 20から与えられたデジタルのデータをアナログのデータに変換し、映像信号 AVとして出力する。タイミングジェネレータ 23は、ソースドライバ 300の動作を制御するためのクロック信号 CK、スタートパルス信号 SPと、ゲートドライノ OOの動作を制御するための水平同期信号 HSY、垂直同期信号 VSYとを出力する。共通電極駆動回路 24は、共通電極 63を駆動するための共通電極駆動信号 VCを出力する。なお、コントロール回路 20とラインメモリ 21とによって画像データ順序逆転部が実現されている。

[0052] < 3.ソースドライバ >

図 4は、本実施形態におけるソースドライバ 300の構成を示すブロック図である。ソースドライバ 300は、シフトレジスタ 30とサンプリング回路 31とを備えている。シフトレジスタ 30は、表示制御回路 200から出力されたスタートパルス信号 SPとクロック信号 CKとを受け取り、サンプリングパルス SAMl〜SAMnを順次に出力する。サンプリング回路 31は、表示制御回路 200から出力された映像信号 AVを受け取り、シフトレジスタ 30から出力されたサンプリングパルス SAMl〜SAMnに基づいて、駆動用の映像信号をソースバスライン SL 1〜SLnに順次に印加する。

[0053] < 4.駆動方法 >

次に、本実施形態における駆動方法について説明する。図 5は、本実施形態において全画面黒表示が行われているときの信号波形図である。図 5には、連続する 2水平走査期間における映像信号 AV、映像信号 AVをサンプリングするためのサンプリングパルス SAM 1、 SAM2- · ' SAMn、共通電極電位 Vcom、及びソースバスライン SL1、 SL2、 · · ' SLnの電位 VSL1、 VSL2、 · · 'VSLnの波形を示している。図 5に示すように、共通電極電位 Vcomは、 1水平走査期間毎に高電位レベルと低電位レベルとに切り替えられる。先行水平走査期間の水平ブランキング期間には、共通電極電位 Vcomは、高電位レベルカゝら低電位レベルに低下する。一方、映像信号 AV の電位は、負極性の黒レベルから白レベルに上昇し、さらに、水平有効表示期間になるまでに白レベル力正極性の黒レベルに上昇する。先行水平走査期間の水平有効表示期間には、映像信号 AVの電位は正極性の黒レベルで維持され、共通電極電位 Vcomは低電位レベルで維持される。また、先行水平走査期間の水平有効表示期間において、各サンプリングパルス SAM1、 SAM2- · ' SAMnが所定の期間ずつアクティブとなる。このとき、 SAM1、 SAM2、 · · ·、 SAMnの順にサンプリングパルスがアクティブとなる。これにより、ゲートドライノく 400に近い位置にあるソースバスライン SL1から、ゲートドライバ 400から遠い位置にあるソースバスライン SLnへと、ソースバスラインが順次に正極性の黒レベルに充電される。

[0054] 先行水平走査期間の水平有効表示期間が終了し、後続水平走査期間の水平ブランキング期間になると、共通電極電位 Vcomは、低電位レベルから高電位レベルに上昇する。一方、映像信号 AVの電位は、正極性の黒レベルから白レベルに低下し、さらに、水平有効表示期間になるまでに白レベル力負極性の黒レベルに低下する。後続水平走査期間の水平有効表示期間には、映像信号 AVの電位は負極性の黒レベルで維持され、共通電極電位 Vcomは高電位レベルで維持される。また、後続水平走査期間の水平有効表示期間において、各サンプリングパルス SAM 1、 SAM 2· · ' SAMnが所定の期間ずつアクティブとなる。このとき、 SAMn、 · · ·、 SAM2、 S AMIの順にサンプリングパルスがアクティブとなる。これにより、ゲートドライバ 400力ら遠、位置にあるソースバスライン SLnから、ゲートドライノく 400に近、位置にあるソースバスライン SL1へと、ソースバスラインが順次に負極性の黒レベルに充電される。

[0055] 以上のように、サンプリングパルスがアクティブになるタイミングについては、先行水平走査期間には SAM 1、 SAM2- · ' SAMnの順であるのに対し、後続水平走査期間には SAMn、 · · ·、 SAM2、 SAMlの順となっている。すなわち、サンプリングパルスに応じた映像信号 AVのサンプリングは、 1水平走査期間毎に順序が逆になつている。これについて、図 6を参照しつつ、さらに説明する。図 6は、本実施形態におけるソースドライバ 300の信号波形図である。図 6に示すように、或る水平走査期間に SA Ml、 SAM2- · ' SAMnの順でサンプリングパルスが出力されると、次の水平走査期間には SAMn、 · · ·、 SAM2、 SAMlの順でサンプリングパルスが出力される。このように出力されるサンプリングパルス SAMl〜SAMnのタイミングに合わせて、各ソースバスライン SL 1〜SLnに出力されるべき映像信号 AVがソースドライバ 300に入力されている。すなわち、ソースドライバ 300に入力される映像信号 AVが 1水平走査期間毎に切り替えられている。 [0056] 上述の駆動方法は、ソースバスライン SL1、 SL2、 · · ' SLnの順に対応してソースドライノく 300に入力される映像信号 AVとソースバスライン SLn、 · · ·、 SL2、 SL1の順に対応してソースドライバ 300に入力される映像信号 AVとが 1水平走査期間毎に切り替わるように、表示制御回路 200から映像信号 AVを出力することによって実現される。本実施形態においては、図 3に示すように表示制御回路 200内にラインメモリ 21 を備えることによって実現されている。具体的には、表示制御回路 200内のコント口ール回路 20がデジタル信号である画像データ DVを外部から受け取り、それをラインメモリ 21に格納する。そのラインメモリ 21には、 1水平走査期間分の画像データ DV が格納される。コントロール回路 20は、ラインメモリ 21に格納された画像データ DVを 1水平走査期間毎に順序を逆にして読み出し、その読み出したデータを DA変換回路 22に与える。ここで、例えば、或る水平走査期間に先入れ先出し方式によって画像データ DVを読み出した場合、次の水平走査期間には先入れ後出し方式によって画像データ DVを読み出せば良い。 DA変換回路 22は、コントロール回路 20から与えられたデータに DA (Digital to Analog)変換を施し、 DA変換後のアナログ信号を映像信号 AVとして出力する。また、ソースドライバ 300内のシフトレジスタ 30は双方向シフトレジスタとする。そして、 1水平走査期間毎に、サンプリングパルスの出力順序を切り替える。例えば、或る水平走査期間に SAM1、 SAM2- · ' SAMnの順序でサンプリングパルスを出力した場合、次の水平走査期間には SAMn、 SAMn— 1 · · ' SAM1の順序でサンプリングパルスを出力する。

[0057] < 5.作用 >

次に、上述した駆動方法による作用について説明する。図 7は、本実施形態において、各ソースバスライン SLl〜SLnに映像信号 AVが印加される順序を説明するための概念図である。 1行目のゲートバスライン GL1が選択されている期間には、図 7において左カゝら右へと映像信号 AVが順次に印加される。すなわち、ゲートドライバ 40 0に近、位置にあるソースバスライン SL1から、ゲートドライバ 400から遠!、位置にあるソースバスライン SLnへと映像信号 AVが順次に印加される。 2行目のゲートバスライン GL2が選択されている期間には、図 7において右力も左へと映像信号 AVが順次に印加される。すなわち、ゲートドライバ 400から遠い位置にあるソースノスライン S Ln力ら、ゲートドライノく 400に近い位置にあるソースバスライン SL1へと映像信号 AV が順次に印加される。このように、奇数行目のゲートバスラインが選択されている期間には、ゲートドライノく 400に近い位置にあるソースバスライン SL1から、ゲートドライバ 400から遠い位置にあるソースバスライン SLnへと映像信号 AVが順次に印加される。一方、偶数行目のゲートバスラインが選択されている期間には、ゲートドライバ 400 から遠!、位置にあるソースバスライン SLnから、ゲートドライノく 400に近、位置にあるソースバスライン SL1へと映像信号 AVが順次に印加される。以上のように、本実施形態においては、ソースバスライン SLl〜SLnに映像信号 AVが印加される順序が 1 水平走査期間毎に切り替えられている。

[0058] ここで、 1列目のソースバスライン SL1といずれかのゲートバスラインとの交差点に対応して設けられている TFT60に欠陥が生じ、 n列目のソースバスライン SLnといずれかのゲートバスラインとの交差点に対応して設けられている TFT60にも欠陥が生じているものと仮定する。なお、これらの欠陥についてはソース'ドレインショートによる修正が行われているものとする。図 8は、全画面黒表示が行われているときの共通電極電位 Vcomの変化に伴うソースバスラインの電位の変化を説明するための信号波形図である。

[0059] 先行水平走査期間における水平ブランキング期間 (符号 tlで示す時点力符号 t2 で示す時点まで）には、共通電極電位 Vcomが高電位レベル力低電位レベルに低下し、それに伴い、ソースバスライン SL1、 SLnの電位 VSL1、 VSLnも低下する。先行水平走査期間における水平ブランキング期間の終了時点 (符号 t2で示す時点）には、ソースバスラインの電位と共通電極電位 Vcomとの電位差は、ソースバスライン S L1とソースバスライン SLnのいずれについても 2. 95Vである。その後、サンプリングパルス SAM 1に基づ!/、てソースバスライン SL1に映像信号 AVが印加されるので、符号 3で示す時点には、ソースバスライン SL 1の電位 VSL 1と共通電極電位 Vcom との電位差は 3. 95Vになっている。一方、ソースバスライン SLnにはサンプリングパルス SAMnに基づ!/、て映像信号 AVが印加されるので、符号 t5で示す時点までは、ソースバスライン SLnの電位 VSLnと共通電極電位 Vcomとの電位差は 2. 95Vで維持される。そして、符号 t6で示す時点になって、ソースバスライン SLnの電位 VSLnと共通電極電位 Vcomとの電位差は 3. 95Vになる。

[0060] 後続水平走査期間における水平ブランキング期間 (符号 t6で示す時点力符号 t7 で示す時点まで）には、共通電極電位 Vcomが低電位レベルから高電位レベルに上昇し、それに伴い、ソースバスライン SL1、 SLnの電位 VSL1、 VSLnも上昇する。後続水平走査期間における水平ブランキング期間の終了時点 (符号 t7で示す時点）には、ソースバスラインの電位と共通電極電位 Vcomとの電位差は、ソースバスライン S L1とソースバスライン SLnのいずれについても 2. 95Vである。その後、サンプリングパルス SAMnに基づいてソースバスライン SLnに映像信号 AVが印加されるので、符号 t8で示す時点には、ソースバスライン SLnの電位 VSLnと共通電極電位 Vcom との電位差は 3. 95Vになっている。一方、ソースバスライン SL1にはサンプリングパルス SAM1に基づ!/、て映像信号 AVが印加されるので、符号 tlOで示す時点までは、ソースバスライン SL1の電位 VSL1と共通電極電位 Vcomとの電位差は 2. 95Vで維持される。そして、符号 ti lで示す時点になって、ソースバスライン SL1の電位 VS L1と共通電極電位 Vcomとの電位差は 3. 95Vになる。

[0061] 以上のように、連続する 2水平走査期間において目標とする電圧よりも低い電圧が印加されて、る期間につ、ては、ゲートドライノく 400に近、位置にあるソースバスライン SL 1とゲートドライノ 00から遠い位置にあるソースバスライン SLnとの間で差異はない。従来、ゲートドライノく 400から遠い位置にあるソースバスライン SLnについては、 1水平走査期間中の大半の期間において輝点状態となっていたが、本実施形態においては、輝点状態となる期間がほぼ半分に低減されている。

[0062] < 6.効果 >

以上のように、本実施形態によると、ソースドライバ 300のシフトレジスタ 30から出力されるサンプリングパルス SAM 1、 SAM2、 · · ' SAMnがアクティブになる順序が 1水平走査期間毎に切り替えられる。このため、ソースバスライン SLl〜SLnに映像信号 AVが印加される順序が 1水平走査期間毎に切り替えられる。すなわち、或る水平走查期間に、ゲートドライノく 400に近い位置にあるソースバスラインから、ゲートドライバ 400力ら遠、位置にあるソースバスラインへと映像信号 AVが印加された場合、次の水平走査期間には、ゲートドライノく 400から遠い位置にあるソースバスラインから、ゲートドライバ 400に近い位置にあるソースノスラインへと映像信号 AVが印加される。これにより、ソース'ドレインショートによる画素欠陥の修正が行われている場合に、ソースバスライン間における輝点状態の継続する時間の差異が小さくなる。また、ゲートドライバ 400から遠!、位置にあるソースバスラインにお!、て、 1水平走査期間中の大半の期間が輝点状態で維持されるということが解消される。その結果、裸眼では輝点化が認識できない程度にまで緩和され、表示部全体としての表示品位が向上する。

< 7ノ変形例 >

< 7. 1 第 1の変形例 >

次に、上記実施形態の変形例について説明する。図 9は、第 1の変形例における全体構成図である。本変形例においては、図 1に示す上記実施形態におけるソースドライバ 300に代えて、第 1のソースドライバ 310と第 2のソースドライバ 320とが設けられて、る。各ソースバスライン SL 1〜SLnの一端は第 1のソースドライバ 310に接続され、他端は第 2のソースドライバ 320に接続されている。また、第 1のソースドライバ 310には第 1のスタートパルス信号 SP1が入力され、第 2のソースドライバ 320には第 2のスタートパルス信号 SP2が入力されている。図 10は、本変形例における第 1のスタートパルス信号 SP1、第 2のスタートパルス信号 SP2、およびシフトクロック CKの信号波形図である。図 10に示すように、第 1のスタートパルス信号 SP1と第 2のスタートパルス信号 SP2とは、いずれも 2水平走査期間につき 1度だけアクティブになる。例えば、先行水平走査期間に第 1のスタートパルス信号 SP 1がアクティブになる場合には、第 2のスタートパルス信号 SP2は後続水平走査期間にアクティブになる。これにより、先行水平走査期間には、第 1のソースドライバ 310から各ソースバスライン SL1 〜SLnに映像信号 AVが印加される。このとき、ゲートドライノ 00に近い位置にあるソースバスライン SL1から、ゲートドライバ 400から遠!、位置にあるソースバスライン S Lnへと映像信号 AVが順次に印加される。一方、後続水平走査期間には、第 2のソースドライバ 320から各ソースバスライン SLl〜SLnに映像信号 AVが印加される。このとき、ゲートドライノく 400から遠い位置にあるソースバスライン SLnから、ゲートドライノ 00に近い位置にあるソースバスライン SL1へと映像信号 AVが順次に印加される。その結果、図 11に示すように、奇数行目のゲートバスラインが選択されている期間には、ゲートドライノく 400に近い位置にあるソースバスライン SL1から、ゲートドライバ 400から遠い位置にあるソースバスライン SLnへと映像信号 AVが順次に印加される。一方、偶数行目が選択されている期間には、ゲートドライバ 400から遠い位置にあるソースバスライン SLnから、ゲートドライノく 400に近、位置にあるソースバスライン S L1へと映像信号 AVが順次に印加される。なお、上記実施形態においては、ソースドライノく 300内のシフトレジスタ 30は双方向シフトレジスタであった。本変形例においては、第 1のソースドライバ 310および第 2のソースドライバ 320には双方向シフトレジスタを備える必要はなぐ単方向シフトレジスタを備えれば良い。このため、上記実施形態に比して、容易に実現することができる。

[0064] < 7. 2 第 2の変形例 >

上記実施形態においては、ソースドライバ 300に入力される映像信号 AVを 1水平走査期間毎に切り替えるために、表示制御回路 200内にラインメモリ 21を備える構成としている力本発明はこれに限定されない。例えば、図 12に示すように、ソースドライバ 300やゲートドライバ 400を含む液晶駆動用 IC700に、表示制御回路 200から出力されるデジタル画像信号 DAのデータの順序を 1水平走査期間毎に逆にする画像データ順序逆転部（画像データ順序逆転部） 70と、画像データ順序逆転部 70 カゝら出力されたデータをアナログの映像信号 AVに変換する DA変換部 71とを備える構成としても良い。この画像データ順序逆転部 70は、図 3に示す上記実施形態におけるコントロール回路 20とラインメモリ 21とで実現される機能と同様の機能を実現する。これにより、上記実施形態と同様、図 6に示すようにソースドライバ 300に入力される映像信号 AVが 1水平走査期間毎に切り替えられる。

[0065] < 8.その他 >

上記実施形態にぉ、ては、ソースドライバ 300にはアナログの映像信号 AVが入力される構成としている力本発明はこれに限定されない。ソースドライバ 300にデジタルの映像信号が入力され、ソースドライバ 300内で各ソースバスライン SL 1〜SLnに印加すべきアナログ映像信号 AVがそのデジタルの映像信号に基いて選択される構成としても良い。

[0066] また、上記実施形態においては、ソース'ドレインショートによって画素欠陥の修正が行われる液晶表示装置を前提に説明したが、本発明はこれに限定されない。上述したように、特性の悪い TFT60が存在する場合、ソース'ドレインショートと同様の理由によって輝点化や黒点化などの欠陥が生じる。この場合にも、本発明によって、輝点化や黒点化が抑制され、表示品位が向上する。

さらに、上記実施形態においては、ソースドライバ 300はソースバスライン SL1〜S Lnに対応して 1本ずつ順次にサンプリングが行われる構成としてヽるが、本発明はこれに限定されな、。ソースバスライン SLl〜SLnに対応して 2本ずつなどの複数本ずつ順次にサンプリングが行われる構成としても良ヽ。 1本ずつでも複数本ずつでも、複数の映像信号線に順次に印加することには変わりはな、。

Claims

請求の範囲

[1] 外部力入力され表示すべき画像を表わす映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数のスィッチ素子と、前記複数のスィッチ素子にそれぞれ接続された複数の画素電極と、前記複数の画素電極に共通して設けられ、前記複数の画素電極と所定の容量を形成し、高電位の電圧レベルと低電位の電圧レベルとに所定期間毎に交互に設定される共通電極と、前記複数の映像信号線と前記複数の走査信号線と前記複数のスィッチ素子と前記複数の画素電極と前記共通電極とを含み前記画像を表示する表示部とを備えた表示装置の駆動回路であって、

前記複数の走査信号線を前記所定期間ずつ選択的に駆動する走査信号線駆動回路と、

前記映像信号線駆動回路は、前記映像信号を前記複数の映像信号線に印加する順序を前記所定期間毎に逆にすることを特徴とする、駆動回路。

[2] 前記映像信号線駆動回路は、前記映像信号を前記複数の映像信号線に順次に印加するための複数のサンプリングパルスを生成するために外部力入力されるタイミング用のデータをシフトするシフトレジスタを備え、

前記タイミング用のデータのシフトする方向に応じて生成される前記複数のサンプリングパルスに基づヽて、前記映像信号が前記複数の映像信号線に順次に印加されることを特徴とする、請求項 1に記載の駆動回路。

[3] 前記映像信号線駆動回路は、第 1の映像信号線駆動回路と第 2の映像信号線駆動回路とからなり、

前記第 1の映像信号線駆動回路と前記第 2の映像信号線駆動回路とは、前記所定期間毎に交互に前記映像信号を前記複数の映像信号線に順次に印加し、前記第 1の映像信号線駆動回路が前記映像信号を前記複数の映像信号線に印加する順序と前記第 2の映像信号線駆動回路が前記映像信号を前記複数の映像信号線に印加する順序とが互いに逆になつて、ることを特徴とする、請求項 1に記載の駆動回路。

[4] 外部力入力され表示すべき画像を表わす映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数のスィッチ素子と、前記複数のスィッチ素子にそれぞれ接続された複数の画素電極と、前記複数の画素電極に共通して設けられ、前記複数の画素電極と所定の容量を形成し、高電位の電圧レベルと低電位の電圧レベルとに所定期間毎に交互に設定される共通電極と、前記複数の映像信号線と前記複数の走査信号線と前記複数のスィッチ素子と前記複数の画素電極と前記共通電極とを含み前記画像を表示する表示部とを備えた表示装置であって、

前記映像信号線駆動回路は、前記映像信号を前記複数の映像信号線に印加する順序を前記所定期間毎に逆にすることを特徴とする、表示装置。

[5] 前記映像信号線駆動回路は、前記映像信号を前記複数の映像信号線に順次に印加するための複数のサンプリングパルスを生成するために外部力入力されるタイミング用のデータをシフトするシフトレジスタを備え、

前記タイミング用のデータのシフトする方向に応じて生成される前記複数のサンプリングパルスに基づヽて、前記映像信号が前記複数の映像信号線に順次に印加されることを特徴とする、請求項 4に記載の表示装置。

[6] 前記映像信号線駆動回路は、第 1の映像信号線駆動回路と第 2の映像信号線駆動回路とからなり、

前記第 1の映像信号線駆動回路が前記映像信号を前記複数の映像信号線に印加する順序と前記第 2の映像信号線駆動回路が前記映像信号を前記複数の映像信号線に印加する順序とが互いに逆になつていることを特徴とする、請求項 4に記載の表示装置。

[7] 前記所定期間分の前記画像データの先頭部から最後部までの順序を前記所定期間毎に逆にする画像データ順序逆転部を更に備え、

前記映像信号線駆動回路は、前記画像データ順序逆転部によって前記所定期間毎に先頭部力最後部までの順序が逆にされた画像データに基づ、て、前記映像信号を前記複数の映像信号線に順次に印加することを特徴とする、請求項 4に記載の表示装置。

[8] 前記画像データ順序逆転部には、少なくとも前記所定期間分の前記画像データを格納するメモリが含まれて、ることを特徴とする、請求項 7に記載の表示装置。

[9] 請求項 4に記載の表示装置であって、表示媒体として液晶が採用されていることを特徴とする表示装置。

[10] 前記表示部と前記映像信号線駆動回路と前記走査信号線駆動回路とが同一の基板上に設けられていることを特徴とする、請求項 9に記載の表示装置。

[11] 前記複数のスィッチ素子のドレイン端子と前記複数の映像信号線とをショートさせることにより画素欠陥の修正が可能となっていることを特徴とする、請求項 4に記載の表示装置。

[12] 外部力入力され表示すべき画像を表わす映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数のスィッチ素子と、前記複数のスィッチ素子にそれぞれ接続された複数の画素電極と、前記複数の画素電極に共通して設けられ、前記複数の画素電極と所定の容量を形成し、高電位の電圧レベルと低電位の電圧レベルとに所定期間毎に交互に設定される共通電極と、前記複数の映像信号線と前記複数の走査信号線と前記複数のスィッチ素子と前記複数の画素電極と前記共通電極とを含み前記画像を表示する表示部とを備えた表示装置の駆動方法であって、

前記映像信号線駆動ステップでは、前記映像信号が前記複数の映像信号線に印加される順序が前記所定期間毎に逆にされることを特徴とする、駆動方法。

前記映像信号線駆動ステップでは、前記画像データ順序逆転ステップによって前記所定期間毎に先頭部力最後部までの順序が逆にされた画像データに基づいて、前記映像信号が前記複数の映像信号線に順次に印加されることを特徴とする、請求項 12に記載の駆動方法。