WO2006059373A1 - 半導体装置及び半導体装置の制御方法 - Google Patents

半導体装置及び半導体装置の制御方法 Download PDF

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Hideki Komori
Shouichi Kawamura
Masanori Taya
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Spansion LLC
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    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Definitions

  • the present invention relates to a semiconductor device and a method for controlling a semiconductor device.
  • FIG. 1 is a diagram showing a circuit configuration at the time of writing in a conventional nonvolatile semiconductor memory device.
  • the nonvolatile semiconductor memory device 20 includes a program voltage generation circuit 1, a program voltage supply circuit 2, a data-in buffer circuit (dinbuf—be) 3, a Y decoder (ysel) 4, and a memory cell 5.
  • the memory cell 5 is a flash memory having a floating gate or a nitride film as a charge storage layer, and writing is performed by applying a high voltage to the drain terminal of the memory cell 5 and injecting hot carriers into the charge storage layer. Is called.
  • the write high voltage VPROG in the nonvolatile semiconductor memory device 20 is a voltage in which the high voltage generated by the program voltage generation circuit 1 is regulated to a constant voltage, and is connected to the bit line BL via the program voltage supply circuit 3. To the common data bus line.
  • Patent Document 1 uses a constant current element that limits the current supplied to the drain of the memory cell to a current equal to or higher than a predetermined value when electrons are injected into the floating gate by hot electrons. By controlling the gate supplied to the control gate by the output of a predetermined comparator, the write time can be minimized.
  • Patent Document 1 Japanese Published Patent Publication No. 2001-15716
  • the program voltage generation circuit (drain pump) 1 that supplies current to the drain of the memory cell 5 has a current greater than (number of bits to be written) X (program current per bit). If a supply capacity is required and multiple bits are programmed at the same time, the current flowing through the memory cell 5 during programming is large, so the output voltage of the drain pump decreases, and multiple bits cannot be written simultaneously.
  • the number of program voltage generators 1 It is possible to increase the current supply capacity by increasing the number, but there is a problem that the circuit scale becomes large. In addition, there is a problem that the gate voltage cannot be accurately controlled depending on the technique described in Patent Document 1 described above.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device capable of simultaneously writing multiple bits without increasing the circuit scale, and a method for controlling the semiconductor device. To do.
  • the present invention provides a write voltage supply circuit that supplies a write voltage to the drain of a memory cell, and a clock that is determined based on the write voltage supplied by the write voltage supply circuit And a voltage generating circuit that generates a voltage to be supplied to the gate of the memory cell using a signal.
  • the voltage to be supplied to the gate of the memory cell is generated using the clock signal determined based on the write voltage supplied by the write voltage supply circuit. Multiple bits can be written simultaneously by accurately controlling the gate voltage so that the current supply capacity is not exceeded. Therefore, it is possible to perform writing using the maximum capability of the program voltage generation circuit.
  • the circuit scale does not increase.
  • the voltage generation circuit When the write voltage supplied from the write voltage supply circuit drops below a predetermined voltage, the voltage generation circuit outputs a second clock signal having a frequency lower than that of the first clock signal to the write voltage.
  • a clock signal Preferably used as a clock signal, determined by According to the present invention, when the write voltage drops below a predetermined voltage, the gate voltage boost can be delayed and multiple bits are written simultaneously so as not to exceed the current supply capability of the program voltage generation circuit. be able to.
  • the semiconductor device of the present invention is further determined based on the write voltage by converting a frequency of a clock signal output from a predetermined oscillation circuit in accordance with a write voltage supplied by the write voltage supply circuit.
  • the gate voltage can be controlled so as not to exceed the current supply capability of the program voltage generation circuit.
  • the semiconductor device of the present invention further includes reducing the frequency of the clock signal output from the predetermined oscillation circuit when the write voltage supplied by the write voltage supply circuit drops below a predetermined voltage.
  • the semiconductor device of the present invention further includes a detection circuit that detects a decrease in the write voltage supplied from the write voltage supply circuit based on the output voltage of the write voltage supply circuit. According to the present invention, it is possible to detect whether or not the current supply capability of the program voltage generation circuit is exceeded by monitoring the output voltage of the voltage supply circuit.
  • the semiconductor device of the present invention further includes a detection circuit that detects a decrease in the write voltage supplied by the write voltage supply circuit based on an output current of the write voltage supply circuit. According to the present invention, it is possible to detect whether or not the current supply capability of the program voltage generation circuit is exceeded by monitoring the output current of the voltage supply circuit.
  • the semiconductor device of the present invention further includes a generation circuit that generates a control signal for controlling a frequency of a clock signal converted by the frequency conversion circuit in accordance with a write voltage supplied by the write voltage supply circuit. including.
  • the voltage generation circuit generates a voltage to be supplied to the gate of the memory cell by a rubbing gate method.
  • the voltage generation circuit is constituted by, for example, a diode type charge pump.
  • the semiconductor device is a semiconductor memory device.
  • the present invention generates a voltage to be supplied to the gate of the memory cell using a supply step of supplying a write voltage to the drain of the memory cell and a clock signal determined based on the write voltage. And a generation step.
  • the voltage supplied to the gate of the memory cell is generated by using the clock signal determined based on the write voltage supplied by the write voltage supply circuit, so that the current of the program voltage generation circuit is Multiple bits can be written simultaneously by accurately controlling the gate voltage so that the supply capacity is not exceeded. Therefore, it is possible to perform writing using the maximum capability of the program voltage generation circuit.
  • the circuit scale does not increase because there is no need to increase the number of program voltage generation circuits.
  • the method for controlling a semiconductor device of the present invention further includes a step of converting a clock signal output from a predetermined oscillation circuit into a clock signal having a low frequency when the write voltage drops below a predetermined voltage,
  • the generating step generates a voltage to be supplied to the gate of the memory cell using the clock signal after the conversion.
  • the boosting of the gate voltage can be delayed according to the decrease of the write voltage.
  • the semiconductor device control method of the present invention further includes a step of detecting the write voltage based on an output voltage of a write voltage supply circuit. According to the present invention, it is possible to detect whether or not the current supply capability of the program voltage generation circuit is exceeded by monitoring the output voltage of the voltage supply circuit.
  • the method for controlling a semiconductor device of the present invention further includes a step of detecting the write voltage based on an output current of a write voltage supply circuit. According to the present invention, it is possible to detect whether or not the current supply capability of the program voltage generation circuit is exceeded by monitoring the output current of the voltage supply circuit.
  • FIG. 1 is a diagram showing a circuit configuration at the time of writing in a conventional nonvolatile semiconductor memory device.
  • FIG. 2 is a diagram showing a partial circuit configuration of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 3 is a diagram showing a circuit configuration of a part of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 4 is a diagram showing a WL voltage generating circuit according to the first embodiment.
  • FIG. 5 is a diagram showing a program voltage supply circuit according to the first embodiment.
  • FIG. 6 is a diagram showing a program voltage detection circuit according to the first embodiment.
  • FIG. 7 is a diagram showing a WL voltage control signal generating circuit according to the first embodiment.
  • FIG. 8 is a diagram showing a frequency conversion circuit according to the first embodiment.
  • FIG. 9 is a diagram showing a shifter according to the first embodiment.
  • FIG. 10 is a timing chart of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 11 is a diagram showing a partial circuit configuration of the nonvolatile semiconductor memory device according to the second embodiment.
  • FIG. 12 is a diagram showing a partial circuit configuration of the nonvolatile semiconductor memory device according to the second embodiment.
  • FIG. 13 is a diagram showing a WL voltage control signal generating circuit according to a second embodiment.
  • FIG. 2 is a diagram showing a partial circuit configuration of a nonvolatile semiconductor memory device according to a first embodiment.
  • FIG. 3 is a diagram showing a partial circuit configuration of the nonvolatile semiconductor memory device according to the first embodiment.
  • the nonvolatile semiconductor memory device 100 includes a program voltage generation circuit 1, a program voltage supply circuit 2, a data-in buffer circuit 3, a Y decoder (ysel) 4, a memory cell 5, and a program.
  • a voltage detection circuit 6, a WL voltage control signal generation circuit 7, an oscillation circuit 8, a frequency conversion circuit 9, a WL voltage generation circuit 10, a WL voltage supply circuit 11, and an X decoder 12 are included.
  • an N-type source region and a drain region are formed on a p-type substrate surface, and a floating gate and a control gate are formed on a channel region between these regions via an insulating film.
  • the control gate is connected to the word line WL, the drain region is connected to the bit line, and the source region is connected to the source line.
  • the program voltage generation circuit 1 is configured by, for example, a diode-type charge pump, and generates a boost voltage DPUMP in order to supply the write voltage VPROG to the bit line BL.
  • the program voltage supply circuit 2 supplies the write voltage VPROG to the drain of the memory cell 5.
  • the program voltage supply circuit 2 adjusts the boost voltage DPUMP generated by the program voltage generation circuit 1 and connects the write voltage VPROG to the bit line BL! To the data bus.
  • the program voltage supply circuit 2 generates an internal reference voltage CDV and a signal VPROGCOMP 1.
  • the program voltage detection circuit 6 detects a decrease in the write voltage V PROG supplied by the program voltage supply circuit 2 based on the output voltage of the program voltage supply circuit 2. Specifically, the program voltage detection circuit 6 detects the level of the write voltage VPROG based on the internal reference voltage CDV of the program voltage supply circuit 2 and the second reference voltage VREF2.
  • the current flowing through the memory cell 5 during programming is determined by the level of charge injection into the memory cell 5 and the drain voltage of the memory cell 5 'gate voltage.
  • the current supply capability of the program voltage generation circuit 1 is controlled by controlling the gate voltage so as not to exceed the current supply capability of the program voltage generation circuit 1 according to the write voltage VPROG. To be able to write multiple bits at the same time.
  • the WL voltage control signal generation circuit 7 controls the frequency of the clock signal VP P—OSC converted by the frequency conversion circuit 9 according to the output voltage of the program voltage supply circuit 2 detected by the program voltage detection circuit 6 Control signal ENVPPSL2 is generated.
  • the oscillation circuit 8 generates a clock signal OSC by an oscillation operation.
  • the frequency conversion circuit 9 receives the control signal ENVPPSL2 and the signal PGM that becomes High during programming, and converts the clock signal OSC into the clock signal VPP-OSC. For example, the frequency conversion circuit 9 slows the frequency of the clock signal OSC from the oscillation circuit 8 when the voltage drop occurs due to a constant value of the output of the program voltage supply circuit 2 that supplies the drain voltage.
  • a clock signal that is determined based on the write voltage is generated by converting to a clock signal VPP-OSC having a lower frequency than the signal OSC.
  • the frequency conversion circuit 9 generates a clock signal VPP having the same frequency as that of the clock signal OSC from the oscillation circuit 8 when the output of the program voltage supply circuit 2 that supplies the drain voltage does not drop due to a constant value.
  • Output OSC As described above, the frequency conversion circuit 9 outputs the clock output from the oscillation circuit 8 in accordance with the write voltage VPROG supplied from the program voltage supply circuit 2. By converting the frequency of the clock signal OSC, the gate voltage can be boosted slowly as the write voltage decreases.
  • the WL voltage generation circuit 10 supplies the gate of the memory cell 5 with a clock signal VPP—OSC determined based on the write voltage VPROG supplied by the program voltage supply circuit 2 by the lambing gate method.
  • the ramping gate method is a method in which the voltage is applied to the cell gate while increasing the voltage and programming is performed accurately.
  • the WL voltage generation circuit 10 is constituted by, for example, a diode type charge pump, and receives the clock signal VPP-OSC and the signal PGM from the frequency conversion circuit 9, and generates a boosted voltage VPPI that is a high voltage of the word line WL.
  • FIG. 4 is a diagram illustrating the WL voltage generation circuit according to the first embodiment.
  • the WL voltage generation circuit 10 includes a transistor 101, diodes 102 to 109, and capacitors 110 to 113.
  • the WL voltage generation circuit 10 is a charge pump circuit in which a plurality of capacitors 110 to 113 are connected in parallel by diodes 102 to 109.
  • the capacitors 110 to 113 are driven by the clock signal VPP—OSC and its complementary signal VPP—OSCB, and the output voltage VPPI is boosted.
  • the WL voltage generation circuit 10 determines a boosting rate at which the word line WL boosts according to the clock signal VPP—OSC from the frequency conversion circuit 9. For example, when the write voltage VPROG supplied by the program voltage supply circuit 2 drops below a predetermined voltage, the WL voltage generation circuit 10 uses the second clock signal VPP— whose frequency is lower than that of the first clock signal OSC. The voltage supplied to the gate of the memory cell 5 is boosted using OSC as a clock signal determined based on the write voltage. Note that the step-up rate is lower as the clock is slower.
  • the WL voltage supply circuit 11 operates to adjust the boosted voltage VPPI generated by the WL voltage generation circuit 10 to a predetermined voltage, and supplies the gate voltage VPXG to the X decoder 12.
  • FIG. 5 is a diagram showing the program voltage supply circuit 2.
  • the program voltage supply circuit 2 includes a comparison circuit 21, a PMOS transistor 22, and capacitors 23 and 24.
  • the circuit 21 outputs a high signal VPROGCOMP 1 to restrict the gate of the PMOS transistor 22 and regulate the write voltage VPROG so as not to increase further.
  • the divided voltage CDV of the write voltage VPROG is supplied to the program voltage detection circuit 6 as an internal reference voltage of the program voltage supply circuit 2, and the output signal VPROGCOMP 1 of the comparison circuit 21 is supplied to the program voltage detection circuit 6.
  • FIG. 6 is a diagram showing the program voltage detection circuit 6.
  • the program voltage detection circuit 6 includes circuits 61 to 63.
  • the circuit 61 includes a PMOS transistor 611, NMOS transistors 612 and 613, a latch circuit 614, and inverters 615 and 616.
  • the signal PGM that goes high during programming and the output signal VPROGCOMP1 of the comparison circuit 21 of the program voltage supply circuit 2 are converted into a signal SLD. Is generated.
  • the circuit 62 includes a NAND circuit 621 and an inverter 622, and generates a signal SLD and a signal PGM power signal ENVPPSL1.
  • the circuit 63 includes a comparison circuit 631 and an inverter 632.
  • reference voltage VREF2 ⁇ reference voltage VREF1 is set.
  • the latch circuit 614 latches the signal High (output DB side)
  • the comparison circuit 631 is activated. Thereafter, when the write voltage VPROG decreases and the divided voltage CDV becomes lower than the reference voltage VREF2, the signal VPROGCOMP2 becomes High.
  • FIG. 7 is a diagram showing the WL voltage control signal generation circuit 7.
  • the WL voltage control signal generation circuit 7 includes a PMOS transistor 71, NMOS transistors 72 and 73, and a latch circuit 74.
  • the signal ENVPPSL1 and the signal VPROGCOMP2 become active (High)
  • the WL voltage control signal generation circuit 7 latches the signal High (output DB side) and generates the High level signal ENVPPSL2.
  • This signal ENVPPPSL 2 is input to the frequency conversion circuit 9 to adjust the potential applied to the gate of the memory cell 5.
  • FIG. 8 is a diagram showing the frequency conversion circuit 9.
  • the frequency conversion circuit 9 includes circuits 91 to 94.
  • the circuit 91 includes inverters 911 to 917, a NAND circuit 918, and a capacitor 919.
  • the signal PGM is input to the inverter 911, and the inverter 912 and The output of the inverter 915 is input to the NAND circuit 918, the signal R STCNT is output from the inverter 916, and the inverted signal RSTCNTB is output from the inverter 917 to the circuit 93.
  • the circuit 91 outputs a low pulse to cause the circuit 93 to reset.
  • the circuit 92 includes inverters 921 to 926 and NOR circuits 927 to 929.
  • the signal ENVPPSL2 from the WL voltage control signal generation circuit 7 is input to the inverter 921, and the output of the inverter 921 and the clock signal OSC are the NOR circuit 927.
  • the output of NOR circuit 927 is input to inverter 922 and NOR circuit 929, the output of inverter 924 is input to NOR circuit 929, the output of inverter 926 is input to NOR circuit 928, and the output of inverter 924 Is input to the shifter 931 as the signal ERCLK and the output of the inverter 926 as the signal ERCLKB.
  • circuit 92 disables clock signal OSC and fixes signal ERCLK low when signal ENVPPSL2 is at SLow, and enables clock signal OSC and disables signal ERCLK when signal ENVPPSL2 is High.
  • This signal ERCLK is a signal for driving the circuit 93.
  • the circuit 93 is a frequency dividing circuit including shifters 931 and 932.
  • FIG. 9 is a diagram showing the shifter 931. As shown in FIG. 9, a shifter 931, PMOS transistors 932 to 934, NMOS transistors 935 to 941, inverters 942 to 948, and NAND circuits 949 and 950 are included.
  • a clock signal CLK100 or a clock signal CLK200 is generated from the signal ERCLK, the signal ERCLKB, the signal RSTCNT, and the signal RSTCNTB and supplied to the circuit 94.
  • the circuit 93 generates the double-cycle clock signal CLK100 and the quadruple-cycle clock signal CLK200 when the signal ERCLK is clocked according to the clock signal OSC, and the signal ERCLK is fixed. Does not generate a clock signal.
  • circuit 94 includes inverters 941 and 942 and NOR circuits 943 to 945.
  • the clock signal CLK100 or the clock signal CLK200 and the enable signal ENB are input to the NOR circuit 943.
  • the selection of the clock signal CLK100 or the clock signal CLK200 is performed by metal wiring.
  • the enable signal ENB the output of the inverter 941 and the clock signal OSC are input to the NOR circuit 944.
  • the outputs of NOR circuit 943 and 944 are input to NOR circuit 945, and clock signal VPP OSC is output from inverter 942. It is output to the WL voltage generation circuit 10.
  • signal VPP—OSC is clock signal OSC
  • signal EN B is Low
  • signal VPP—OSC is The clock signal is CLK 100 or CLK200.
  • the frequency of the clock signal VPP—OSC is twice that of the clock signal OSC
  • the frequency of the clock signal VP P—OSC is four times that of the clock signal OSC. It is set to be In the following, the clock signal CLK100 is used!
  • FIG. 10 is a timing chart of the nonvolatile semiconductor memory device 1 according to the first embodiment.
  • the programming operation according to this embodiment there are a case 1 in which the number of write bits is large and a drop occurs in the write voltage VPROG, and a case 2 in which the number of write bits is relatively small and no drop occurs.
  • the waveform of case 1 is indicated by a solid line and the waveform of case 2 is indicated by a dotted line.
  • the voltage V—PGMV is applied to the word line WL.
  • the PMOS transistor 22 in the program voltage supply circuit 2 is always on because the divided voltage CDV of the write voltage VPROG is the reference voltage VREF1, and the write voltage VPROG is rapidly turned on to a predetermined voltage (for example, 5V ).
  • the PMOS transistor 22 in the program voltage supply circuit 2 is repeatedly turned on and off (see the waveform of VPROGCOMP1) every time the divided voltage CDV crosses the reference voltage VREF1. The voltage is held so that becomes constant.
  • the boosted voltage VPPI rises to a predetermined voltage
  • the boosted voltage VPPI is supplied to the gate voltage VPXG, and the gate voltage VPXG is output to the word line WL to start an actual program to the memory cell 5 (5). At this time, it is driven by the oscillation circuit 8.
  • the PMOS transistor 22 in the program voltage supply circuit 2 is a power that is always on in the case of the divided voltage CDV of the write voltage VPROG and the reference voltage VREF1, but the reference voltage VPROG is still lowered and the divided voltage CDV is the reference.
  • the boost voltage VPPI that is, the word line voltage boost rate is lowered (6).
  • the write voltage VPROG returns to a predetermined potential, and thus the regulation is performed in the same manner as in (5).
  • the WL voltage generation circuit 10 is driven by the clock signal VPP-OSC having the same cycle as the clock signal OSC, so that the voltage is boosted quickly.
  • the WL voltage generation circuit 10 when the word line voltage rises to a certain level and the write voltage VPROG drops (ENV PPSLS2 goes high), the WL voltage generation circuit 10 generates a double-period clock signal VP P— Driven by OSC, the boosting rate of the word line WL is controlled low.
  • the gate voltage VPXG is boosted to MAX (about 9V) and then regulated to maintain a constant voltage (10).
  • the program voltage detection circuit 6 activates the signal PGM only for a predetermined period, but the signal VPROGCOMP2 goes high and the write voltage
  • the chip control circuit controls the length of time that signal PGM is active to increase the program time.
  • the period shown in (1) indicates the difference in program time between Case 1 and Case 2.
  • the output voltage from the program voltage supply circuit 2 that supplies the drain voltage is monitored, and the gate voltage is controlled when a voltage drop occurs due to a certain value.
  • the current supply capability of the program voltage generator circuit 1 is maximized. Can use the program.
  • FIG. 11A is a diagram showing a circuit configuration of a part of the nonvolatile semiconductor memory device according to the second embodiment.
  • FIG. 12 is a diagram showing a circuit configuration of a part of the nonvolatile semiconductor memory device according to the second embodiment.
  • the nonvolatile semiconductor memory device 200 includes a program voltage generation circuit 1, a program voltage supply circuit 2, a data-in buffer circuit 3, a Y decoder (ysel) 4, a memory cell 5, and a WL voltage control.
  • a signal generation circuit 207, an oscillation circuit 8, a frequency conversion circuit 9, a WL voltage generation circuit 10, a WL voltage supply circuit 11, an X decoder 12 and a current detection circuit 213 are included.
  • the gate is controlled by the voltage applied to the word line WL.
  • the no-transistors 41 and 42 are for selecting the bit line BL.
  • the data-in buffer circuit 3 includes NMOS transistors 31 to 33, PMOS transistors 34 to 36, and an inverter 37.
  • the NMOS transistors 32 and 33 and the PMOS transistors 34 and 35 constitute a level shift circuit.
  • the write high voltage VPROG is supplied as it is from the PMOS transistor 36 to the data bus DA TABn.
  • the current detection circuit 213 detects a decrease in the write voltage VPROG supplied by the program voltage supply circuit 2 based on the output current of the program voltage supply circuit 2.
  • the current detection circuit 213 includes a PMOS transistor 214 and a comparison circuit 215.
  • the PMOS transistor 214 has a gate and a drain connected between the output of the program voltage supply circuit 2 and the 16-bit data bus DATABn.
  • the comparison circuit 215 includes NMOS transistors 51 to 53, PMOS transistors 54 and 55, an inverter 56, and resistors 57 and 58. The voltage at the terminals above and below the PMOS transistor 214 is supplied to the comparison circuit 215.
  • the input of the comparison circuit 215 and the PMOS transistor 214 have a current mirror configuration, and the transistor size of the input transistor 54 of the comparison circuit 215 is preferably smaller.
  • FIG. 13 is a diagram showing a WL voltage control signal generation circuit.
  • the WL voltage control signal generation circuit 207 includes circuits 216 and 217.
  • the circuit 216 includes a PMOS transistor 81, NMOS transistors 82 and 83, a latch circuit 84, and inverters 85 and 86.
  • the circuit 216 generates a signal SLD from the signal PGM that goes High during programming and the output signal VCB of the current detection circuit 213.
  • the circuit 217 includes a NAND circuit 87 and an inverter 88, generates a signal SLD and a signal PGM force signal ENVPPSL2, and supplies the signal SLD and the signal PGM force signal ENVPPSL2.
  • the WL voltage control signal generation circuit 207 latches the signal High (output DB side) and generates the High signal ENVPPSL2.
  • This signal ENVPPPSL2 is used to adjust the potential applied to the gate of memory cell 5.
  • the oscillation circuit 8 generates the clock signal OSC.
  • the frequency conversion circuit 9 receives the control signal ENVPPSL2 and the signal PGM, and converts the clock signal OSC into the clock signal VPP-OSC.
  • the WL voltage generation circuit 10 is a circuit that receives the clock signal VPP—OSC from the frequency conversion circuit 9 and generates a boosted voltage VPPI that is a high voltage of the word line WL.
  • the WL voltage generation circuit 10 determines the boosting rate at which the node line WL boosts according to the clock signal VPP-OSC from the frequency conversion circuit 9.
  • the WL voltage supply circuit 11 operates to adjust the boosted voltage VPPI generated by the WL voltage generation circuit 10 to a predetermined voltage, and supplies the gate voltage VPXG to the X decoder 12.
  • the output current from the program voltage supply circuit 2 that supplies the drain voltage is monitored, and when the current flows from a certain value, the WL voltage generation circuit 10
  • the gate voltage By controlling the gate voltage by slowing the frequency of the oscillation signal that is the input internal clock signal, it is possible to prevent excessive current from flowing through the memory cell. wear.
  • the non-volatile semiconductor memory device may be incorporated in a semiconductor device.
  • the frequency conversion circuit converts the frequency of the clock signal from the oscillation circuit to obtain clock signals having different frequencies.
  • a plurality of oscillation circuits are provided. It is also possible to generate a clock signal having a different frequency, select a clock signal to be used according to the write voltage in the WL voltage generation circuit, and generate a voltage to be supplied to the gate of the memory cell.

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Abstract

　半導体装置は、メモリセルのドレインに書込み電圧を供給する書込電圧供給回路と、書込電圧供給回路が供給する書込み電圧を書込電圧供給回路の出力電圧によって検出する検出回路と、書込み電圧供給回路が供給する書込み電圧が所定の電圧以下に低下した場合、所定の発振回路が出力するクロック信号を低い周波数のクロック信号に変換する周波数変換回路と、周波数変換回路が周波数を変換したクロック信号を用いて、メモリセルのゲートに供給する電圧を発生する電圧発生回路とを含む。これにより、プログラム電圧発生回路の電流供給能力を超えないように正確にゲート電圧を制御して多ビットを同時に書込むことができる。よって、プログラム電圧発生回路の能力を最大限に利用した書込みを行うことができる。

Description

明 細 書
半導体装置及び半導体装置の制御方法
技術分野
[0001] 本発明は、半導体装置及び半導体装置の制御方法に関する。
背景技術
[0002] 図 1は、従来の不揮発性半導体記憶装置の書込み時の回路構成を示す図である。
図 1に示すように、不揮発性半導体記憶装置 20は、プログラム電圧発生回路 1、プロ グラム電圧供給回路 2、データインバッファ回路（dinbuf— be) 3、 Yデコーダ（ysel) 4 、メモリセル 5を含む。メモリセル 5は、電荷蓄積層としてフローティングゲートまたは窒 化膜を備えたフラッシュメモリであり、書込みは、メモリセル 5のドレイン端子に高電圧 を印加し、電荷蓄積層にホットキャリアが注入されて行われる。不揮発性半導体記憶 装置 20における書込み高電圧 VPROGは、プログラム電圧発生回路 1が生成する高 電圧が一定の電圧にレギュレーションされた電圧であり、プログラム電圧供給回路 3 を介して、ビット線 BLに接続されている共通データバス線に供給される。
[0003] 特許文献 1記載の半導体記憶装置は、ホットエレクトロンによってフローティングゲ ートへ電子を注入する時、メモリセルのドレインに供給する電流を所定の値以上の電 流を制限する定電流素子によって制御し、また、所定の比較器の出力によりコント口 ールゲートに供給されるゲートを制御することによって、書込み時間を最小限に抑え ることができるというものである。
[0004] 特許文献 1 :日本国公開特許公報 特開 2001— 15716号
発明の開示
発明が解決しょうとする課題
[0005] し力しながら、メモリセル 5のドレインに電流を供給するプログラム電圧発生回路（ド レインポンプ） 1には、（書込むビット数） X (1ビット当たりのプログラム電流）以上の電 流供給能力が必要であり、多ビットを同時にプログラムする場合、プログラム時にメモ リセル 5に流れる電流は大きいため、ドレインポンプの出力電圧が低下し、多ビットを 同時に書込むことができないという問題がある。また、プログラム電圧発生回路 1の数 を多くすることで、電流供給能力を増すことも可能であるが、回路規模が大きくなつて しまうという問題がある。また、上述した特許文献 1記載の技術によっては、正確にゲ ート電圧を制御することができな 、と 、う問題がある。
[0006] そこで、本発明は上記問題点に鑑みてなされたもので、回路規模を大きくすること なぐ多ビットを同時に書込むことができる半導体装置及び半導体装置の制御方法を 提供することを目的とする。
課題を解決するための手段
[0007] 上記課題を解決するために、本発明は、メモリセルのドレインに書込み電圧を供給 する書込電圧供給回路と、前記書込電圧供給回路が供給する書込み電圧に基づい て決定されるクロック信号を用いて、前記メモリセルのゲートに供給する電圧を発生 する電圧発生回路とを含む半導体装置である。本発明によれば、書込電圧供給回 路が供給する書込み電圧に基づ 、て決定されるクロック信号を用いて、メモリセルの ゲートに供給する電圧を発生することで、プログラム電圧発生回路の電流供給能力 を超えないように正確にゲート電圧を制御して多ビットを同時に書込むことができる。 よって、プログラム電圧発生回路の能力を最大限に利用した書込みを行うことができ る。また、プログラム電圧発生回路の数を増やす必要がないため回路規模は大きくな らない。
[0008] 前記電圧発生回路は、前記書込電圧供給回路が供給する書込み電圧が所定の電 圧以下に低下した場合、第 1のクロック信号よりも周波数の低い第 2のクロック信号を 前記書込み電圧に基づ 、て決定されるクロック信号として用いるのが好ま 、。本発 明によれば、書込み電圧が所定の電圧以下に低下した場合、ゲート電圧の昇圧を遅 くすることができ、プログラム電圧発生回路の電流供給能力を超えないように多ビット を同時に書込むことができる。
[0009] 本発明の半導体装置は更に、前記書込電圧供給回路が供給する書込み電圧に応 じて、所定の発振回路が出力するクロック信号の周波数を変換することによって前記 書込み電圧に基づいて決定されるクロック信号を生成する周波数変換回路を含む。 本発明によれば、プログラム電圧発生回路の電流供給能力を超えな 、ようにゲート 電圧を制御できる。 [0010] 本発明の半導体装置は更に、前記書込み電圧供給回路が供給する書込み電圧が 所定の電圧以下に低下した場合、所定の発振回路が出力するクロック信号の周波数 を低くすることによって前記書込み電圧に基づいて決定されるクロック信号を生成す る周波数変換回路を含む。本発明によれば、書込み電圧の低下に応じて、ゲート電 圧の昇圧を遅くできる。
[0011] 本発明の半導体装置は更に、前記書込電圧供給回路が供給する書込み電圧の低 下を前記書込電圧供給回路の出力電圧によって検出する検出回路を含む。本発明 によれば、電圧供給回路の出力電圧をモニターすることで、プログラム電圧発生回路 の電流供給能力を超えるかどうかを検出できる。
[0012] 本発明の半導体装置は更に、前記書込電圧供給回路が供給する書込み電圧の低 下を前記書込電圧供給回路の出力電流によって検出する検出回路を含む。本発明 によれば、電圧供給回路の出力電流をモニターすることで、プログラム電圧発生回路 の電流供給能力を超えるかどうかを検出できる。
[0013] 本発明の半導体装置は更に、前記書込電圧供給回路が供給する書込み電圧に応 じて、前記周波数変換回路が変換するクロック信号の周波数を制御するための制御 信号を発生する発生回路を含む。
[0014] 前記電圧発生回路は、ランビングゲート方式によって前記メモリセルのゲートに供 給する電圧を発生するのが好ましい。前記電圧発生回路は、例えばダイオード型チ ヤージポンプで構成される。前記半導体装置は、半導体記憶装置である。
[0015] 本発明は、メモリセルのドレインに書込み電圧を供給する供給ステップと、前記書込 み電圧に基づいて決定されるクロック信号を用いて、前記メモリセルのゲートに供給 する電圧を発生する発生ステップとを含む半導体装置の制御方法である。本発明に よれば、書込電圧供給回路が供給する書込み電圧に基づいて決定されるクロック信 号を用いて、メモリセルのゲートに供給する電圧を発生することで、プログラム電圧発 生回路の電流供給能力を超えないように正確にゲート電圧を制御して多ビットを同時 に書込むことができる。よって、プログラム電圧発生回路の能力を最大限に利用した 書込みを行うことができる。また、プログラム電圧発生回路の数を増やす必要がない ため回路規模は大きくならない。 [0016] 本発明の半導体装置の制御方法は更に、前記書込み電圧が所定の電圧以下に 低下した場合、所定の発振回路が出力するクロック信号を周波数の低いクロック信号 に変換するステップを含み、前記発生ステップは、前記変換後のクロック信号を用い て、前記メモリセルのゲートに供給する電圧を生成する。本発明によれば、書込み電 圧の低下に応じて、ゲート電圧の昇圧を遅くできる。
[0017] 本発明の半導体装置の制御方法は更に、前記書込み電圧を書込電圧供給回路の 出力電圧によって検出するステップを含む。本発明によれば、電圧供給回路の出力 電圧をモニターすることで、プログラム電圧発生回路の電流供給能力を超えるかどう かを検出できる。
[0018] 本発明の半導体装置の制御方法は更に、前記書込み電圧を書込電圧供給回路の 出力電流によって検出するステップを含む。本発明によれば、電圧供給回路の出力 電流をモニターすることで、プログラム電圧発生回路の電流供給能力を超えるかどう かを検出することができる。
発明の効果
[0019] 本発明によれば、回路規模を大きくすることなぐ多ビットを同時に書込むことができ る半導体装置及び半導体装置の制御方法を提供することができる。
図面の簡単な説明
[0020] [図 1]従来の不揮発性半導体記憶装置の書込み時の回路構成を示す図である。
[図 2]第 1実施形態による不揮発性半導体記憶装置の一部の回路構成を示す図であ る。
[図 3]第 1実施形態による不揮発性半導体記憶装置の一部の回路構成を示す図であ る。
[図 4]第 1実施形態による WL電圧発生回路を示す図である。
[図 5]第 1実施形態によるプログラム電圧供給回路を示す図である。
[図 6]第 1実施形態によるプログラム電圧検出回路を示す図である。
[図 7]第 1実施形態による WL電圧制御信号発生回路を示す図である。
[図 8]第 1実施形態による周波数変換回路を示す図である。
[図 9]第 1実施形態によるシフタを示す図である。 [図 10]第 1実施形態による不揮発性半導体記憶装置のタイミング図である。
[図 11]第 2実施形態による不揮発性半導体記憶装置の一部の回路構成を示す図で ある。
[図 12]第 2実施形態による不揮発性半導体記憶装置の一部の回路構成を示す図で ある。
[図 13]第 2実施形態による WL電圧制御信号発生回路を示す図である。
発明を実施するための最良の形態
[0021] 以下、添付の図面を参照して本発明の最良の実施形態について説明する。
[0022] [第 1実施形態]図 2は第 1実施形態による不揮発性半導体記憶装置の一部の回路 構成を示す図である。図 3は第 1実施形態による不揮発性半導体記憶装置の一部の 回路構成を示す図である。図 2及び図 3に示すように、不揮発性半導体記憶装置 10 0は、プログラム電圧発生回路 1、プログラム電圧供給回路 2、データインバッファ回 路 3、 Yデコーダ (ysel) 4、メモリセル 5、プログラム電圧検出回路 6、 WL電圧制御信 号発生回路 7、発振回路 8、周波数変換回路 9、 WL電圧発生回路 10、 WL電圧供 給回路 11及び Xデコーダ 12を含む。
[0023] メモリセル 5は、例えば p型基板表面に N型のソース領域、ドレイン領域が形成され 、それら領域の間のチャネル領域上に、絶縁膜を介してフローティングゲート、コント ロールゲートが形成される。コントロールゲートはワード線 WLに接続され、ドレイン領 域はビット線に接続され、ソース領域はソース線に接続される。
[0024] プログラム動作では、フローティングゲートにチャージが注入されて!ヽな 、データ「1 」（消去状態）のメモリセルに対して、ビット線とワード線を高い電位にし、ソース線をグ ランドなどの低い電位にする。これにより、ソース'ドレイン間に高い電圧を印加してホ ットエレクトロンを生成し、そのホットエレクトロンをフローティングゲートに注入する。
[0025] プログラム電圧発生回路 1は、例えばダイオード型チャージポンプで構成され、ビッ ト線 BLに書込み電圧 VPROGを供給するために、昇圧電圧 DPUMPを発生させる。 プログラム電圧供給回路 2は、メモリセル 5のドレインに書込み電圧 VPROGを供給 する。このプログラム電圧供給回路 2は、プログラム電圧発生回路 1により発生された 昇圧電圧 DPUMPを調整し、書込み電圧 VPROGをビット線 BLに接続されて!、るデ ータバスに供給する。また、プログラム電圧供給回路 2は、内部基準電圧 CDV及び 信号 VPROGCOMP 1を生成する。
[0026] プログラム電圧検出回路 6は、プログラム電圧供給回路 2が供給する書込み電圧 V PROGの低下をプログラム電圧供給回路 2の出力電圧によって検出する。具体的に は、プログラム電圧検出回路 6は、プログラム電圧供給回路 2の内部基準電圧 CDV 及び第 2の基準電圧 VREF2に基づ!/、て、書込み電圧 VPROGのレベルを検出する 。ここで、プログラム時にメモリセル 5に流れる電流は、メモリセル 5への電荷注入のレ ベルと、メモリセル 5のドレイン電圧'ゲート電圧によって決定される。多ビットを同時に プログラムする場合、メモリセル 5に流れる電流が大きくなりすぎて、プログラム電圧発 生回路 1の電流供給能力を超えてしまった場合、書込み電圧 VPROGが下がってし まうためメモリセル 5に対してプログラムできないことがある。このため、本実施形態で は、書込み電圧 VPROGに応じて、プログラム電圧発生回路 1の電流供給能力を超 えることがないようにゲート電圧を制御することで、プログラム電圧発生回路 1の電流 供給能力を最大限に利用して、多ビットを同時に書込むことができるようにする。
[0027] WL電圧制御信号発生回路 7は、プログラム電圧検出回路 6が検出したプログラム 電圧供給回路 2の出力電圧に応じて、周波数変換回路 9が変換するクロック信号 VP P— OSCの周波数を制御するための制御信号 ENVPPSL2を生成する。
[0028] 発振回路 8は、発振動作によってクロック信号 OSCを生成するものである。周波数 変換回路 9は、制御信号 ENVPPSL2及びプログラム時に Highとなる信号 PGMを 受け、クロック信号 OSCをクロック信号 VPP— OSCに変換する。例えば、周波数変 換回路 9は、ドレイン電圧を供給するプログラム電圧供給回路 2の出力が一定の値に より電圧降下が起きた場合、発振回路 8からのクロック信号 OSCの周波数を遅くし、ク ロック信号 OSCより周波数の低いクロック信号 VPP—OSCに変換することによって 書込み電圧に基づいて決定されるクロック信号を生成する。一方、周波数変換回路 9 は、ドレイン電圧を供給するプログラム電圧供給回路 2の出力が一定の値により電圧 降下が起きない場合、発振回路 8からのクロック信号 OSCの周波数と同じ周波数のク ロック信号 VPP— OSCを出力する。このように、周波数変換回路 9は、プログラム電 圧供給回路 2が供給する書込み電圧 VPROGに応じて、発振回路 8が出力するクロ ック信号 OSCの周波数を変換することで、書込み電圧の低下に応じて、ゲート電圧 の昇圧を遅くできる。
[0029] WL電圧発生回路 10は、ランビングゲート方式によって、プログラム電圧供給回路 2 が供給する書込み電圧 VPROGに基づいて決定されるクロック信号 VPP— OSCを 用いて、メモリセル 5のゲートに供給する電圧を発生する回路である。ここで、ランピン グゲート方式とは、セルのゲートに電圧を上昇させながら印加して、正確にプログラム するものである。この WL電圧発生回路 10は、例えばダイオード型チャージポンプで 構成され、周波数変換回路 9からのクロック信号 VPP— OSC及び信号 PGMを受け て、ワード線 WLの高電圧である昇圧電圧 VPPIを生成する。
[0030] 図 4は、第 1実施形態による WL電圧発生回路を示す図である。図 4に示すように、 WL電圧発生回路 10は、トランジスタ 101、ダイオード 102乃至 109、キャパシタ 110 乃至 113を含む。この WL電圧発生回路 10は、ダイオード 102乃至 109によって複 数のキャパシタ 110乃至 113が並列に接続されたチャージポンプ回路である。信号 P GMが Highになると、クロック信号 VPP— OSC及びその相補信号 VPP— OSCBに よってキャパシタ 110乃至 113が駆動され、出力電圧 VPPIは昇圧される。
[0031] この WL電圧発生回路 10は、周波数変換回路 9からのクロック信号 VPP— OSCに 応じて、ワード線 WLが昇圧する際の昇圧レートを決定する。例えば、 WL電圧発生 回路 10は、プログラム電圧供給回路 2が供給する書込み電圧 VPROGが所定の電 圧以下に低下した場合、第 1のクロック信号 OSCよりも周波数の低い第 2のクロック信 号 VPP— OSCを書込み電圧に基づ 、て決定されるクロック信号として用いて、メモリ セル 5のゲートに供給する電圧を昇圧する。なお、昇圧率はクロックが遅いほど低くな る。
[0032] WL電圧供給回路 11は、 WL電圧発生回路 10により発生された昇圧電圧 VPPIを 、所定の電圧に調整するよう動作し、ゲート電圧 VPXGを Xデコーダ 12に与える。
[0033] 図 5はプログラム電圧供給回路 2を示す図である。図 5に示すように、プログラム電 圧供給回路 2は、比較回路 21、 PMOSトランジスタ 22、キャパシタ 23及び 24を含む 。プログラムが開始して、昇圧電圧 DPUMP及び書込み電圧 VPROGが昇圧してい き、書込み電圧 VPROGの分圧電圧 CDVが基準電圧 VREF1より高くなると、比較 回路 21は Highの信号 VPROGCOMP 1を出力して PMOSトランジスタ 22のゲート を絞って書込み電圧 VPROGをそれ以上上がらな 、ようにレギュレートする。書込み 電圧 VPROGの分圧電圧 CDVはプログラム電圧供給回路 2の内部基準電圧として プログラム電圧検出回路 6に供給され、比較回路 21の出力信号 VPROGCOMP 1 はプログラム電圧検出回路 6に供給される。
[0034] 図 6はプログラム電圧検出回路 6を示す図である。図 6に示すように、プログラム電 圧検出回路 6は回路 61乃至 63を含む。回路 61は PMOSトランジスタ 611、 NMOS トランジスタ 612及び 613、ラッチ回路 614、インバータ 615及び 616を含み、プログ ラム時に Highとなる信号 PGMと、プログラム電圧供給回路 2の比較回路 21の出力 信号 VPROGCOMP1から信号 SLDを生成する。
[0035] 回路 62は NAND回路 621及びインバータ 622を含み、信号 SLD及び信号 PGM 力 信号 ENVPPSL1を生成する。回路 63は比較回路 631及びインバータ 632を含 む。ここで基準電圧 VREF2<基準電圧 VREF1に設定されている。信号 ENVPPS EL1が Lowのとき、比較回路 631は非活性で、インバータ 632の出力 VPROGCO MP2は Lowとなる。一方、信号 ENVPPSEL1が Highのとき、すなわち、プログラム 開始時に書き込み電圧 VPROGが上がって ヽき、分圧電圧 CDVが基準電圧 VREF 1を超えるとラッチ回路 614は信号 High (出力 DB側）をラッチし、比較回路 631は活 性化される。その後、書き込み電圧 VPROGが低下して分圧電圧 CDVが基準電圧 VREF2より低くなると、信号 VPROGCOMP2は Highとなる。
[0036] 図 7は WL電圧制御信号発生回路 7を示す図である。図 7に示すように、 WL電圧制 御信号発生回路 7は、 PMOSトランジスタ 71、 NMOSトランジスタ 72及び 73、ラッチ 回路 74を含む。 WL電圧制御信号発生回路 7は、信号 ENVPPSL1及び信号 VPR OGCOMP2がアクティブ (High)になったとき、ラッチ回路 74は信号 High (出力 DB 側）をラッチし、 Highレベルの信号 ENVPPSL2を生成する。この信号 ENVPPPSL 2は周波数変換回路 9に入力されメモリセル 5のゲートに与える電位の調整を行う。
[0037] 図 8は周波数変換回路 9を示す図である。図 8に示すように、周波数変換回路 9は 回路 91乃至回路 94を含む。回路 91はインバータ 911乃至 917、 NAND回路 918、 キャパシタ 919を含み、信号 PGMがインバータ 911に入力され、インバータ 912及 びインバータ 915の出力が NAND回路 918に入力され、インバータ 916から信号 R STCNTが出力され、その反転信号である信号 RSTCNTBがインバータ 917から回 路 93に出力される。このように、回路 91は、信号 PGMが Low力 Highになると、信 号 RSTCNTBは Lowパルスを出力し、回路 93をリセット動作させる。
[0038] 回路 92はインバータ 921乃至 926、 NOR回路 927乃至 929を含み、 WL電圧制御 信号発生回路 7からの信号 ENVPPSL2がインバータ 921に入力され、インバータ 9 21の出力及びクロック信号 OSCが NOR回路 927に入力され、 NOR回路 927の出 力がインバータ 922及び NOR回路 929に入力され、インバータ 924の出力が NOR 回路 929に入力され、インバータ 926の出力が NOR回路 928に入力され、インバー タ 924の出力が信号 ERCLK、インバータ 926の出力が信号 ERCLKBとしてシフタ 931に入力される。このように、回路 92は、信号 ENVPPSL2力 SLowのときはクロック 信号 OSCをディセーブルにして信号 ERCLKを Lowに固定し、信号 ENVPPSL2が Highのときにクロック信号 OSCをイネ一ブルにして信号 ERCLKはクロック信号 OS Cとなる。この信号 ERCLKは、回路 93を駆動する信号となる。
[0039] 回路 93はシフタ 931及び 932を含む分周回路である。図 9はシフタ 931を示す図 である。図 9に示すように、シフタ 931 ίま、 PMOSトランジス 932乃至 934、 NMOSト ランジスタ 935乃至 941、インバータ 942乃至 948、 NAND回路 949及び 950を含 む。信号 ERCLK、信号 ERCLKB、信号 RSTCNT及び信号 RSTCNTBからクロッ ク信号 CLK100またはクロック信号 CLK200を生成し、回路 94に供給される。このよ うに、回路 93は、信号 ERCLKがクロック信号 OSCに従ってクロック動作しているとき は、倍周期のクロック信号 CLK100及び 4倍周期のクロック信号 CLK200を生成し、 信号 ERCLKが固定されて 、るときは、クロック信号は生成しな 、。
[0040] 図 8に戻ると、回路 94はインバータ 941及び 942、 NOR回路 943乃至 945を含む 。クロック信号 CLK100又はクロック信号 CLK200及びィネーブル信号 ENBが NO R回路 943に入力される。ここで、クロック信号 CLK100又はクロック信号 CLK200 の選択はメタル配線により行われる。ィネーブル信号 ENBを受けたインバータ 941の 出力及びクロック信号 OSCが NOR回路 944に入力される。 NOR回路 943及び 944 の出力が NOR回路 945に入力され、インバータ 942からクロック信号 VPP OSCが WL電圧発生回路 10に出力される。このように、回路 94は、信号 ENBが High (信号 ENVPPSL2力 SLow)のときは信号 VPP— OSCはクロック信号 OSCとなり、信号 EN Bが Low (信号 ENVPPSL2が High)のときに信号 VPP— OSCはクロック信号 CLK 100又は CLK200となる。
[0041] 入力にクロック信号 CLK100を用いる場合、クロック信号 VPP— OSCの周波数が クロック信号 OSCの 2倍となり、クロック信号 CLK200を用いる場合、クロック信号 VP P— OSCの周波数がクロック信号 OSCの 4倍となるよう設定されて 、る。以下ではク ロック信号 CLK100を用いて!/ヽる。
[0042] 同時に書込むビット数が少ない場合、プログラム電圧供給回路 2の出力 VPROGは 低下しないため信号 ENVPPSL2が Lowで、周波数変換回路 9は、クロック信号 OS Cの周波数を変更せずに、クロック信号 VPP— OSCとして出力する。このため、ヮー ド線 WLの昇圧レートは高いままである。一方、同時に書込むビット数が増え、プログ ラム電圧供給回路 2の出力 VPROGが低下すると、信号 ENVPPSL2が Highとなり、 周波数変換回路 9は、クロック信号 OSCを倍周期のクロック信号 VPP— OSCに変換 する。ワード線 WLの昇圧レートは緩やかになるため、メモリセル 5のプログラム電流が 少なくなり、プログラム電圧供給回路 2の書込み電圧 VPROGはもとに戻る。
[0043] 次に、第 1実施形態に係る不揮発性半導体記憶装置の動作について説明する。図 10は第 1実施形態による不揮発性半導体記憶装置 1のタイミング図である。本実施 形態によるプログラミング動作では、書込みビット数が多くて書込み電圧 VPROGに ドロップが生じるケース 1と、書込みビット数が比較的少なくてドロップが生じな ヽケー ス 2が存在する。尚、信号によっては、ケース 1の波形を実線で、ケース 2の波形を点 線で示してある。
[0044] プログラムべリファイ期間（2)で、電圧 V— PGMVがワード線 WLに印加される。 (3 )の期間、プログラム電圧供給回路 2内の PMOSトランジスタ 22は、書込み電圧 VPR OGの分圧電圧 CDVく基準電圧 VREF1のため、常時オンで、急速に書込み電圧 VPROGは所定の電圧 (例えば 5V)まで昇圧される。（4)の期間、プログラム電圧供 給回路 2内の PMOSトランジスタ 22は、分圧電圧 CDVが基準電圧 VREF1を跨ぐた びにオン Zオフを繰り返して（VPROGCOMP1の波形参照）書込み電圧 VPROG が一定となるようその電圧を保持する。昇圧電圧 VPPIが所定の電圧まで上がると、 昇圧電圧 VPPIがゲート電圧 VPXGに供給されて、そのゲート電圧 VPXGはワード 線 WLに出力されてメモリセル 5への実際のプログラムがスタートする（5)。このとき、 発振回路 8によって駆動される。
[0045] プログラム電圧供給回路 2内の PMOSトランジスタ 22は、書込み電圧 VPROGの 分圧電圧 CDVく基準電圧 VREF1の場合は常時オンとなる力 それでも書込み電 圧 VPROGが下がって、分圧電圧 CDVく基準電圧 VREF2にまで下がると、昇圧電 圧 VPPIすなわちワード線電圧の昇圧レートを低くする（6)。（7)の期間、書込み電圧 VPROGは所定電位に戻るため、レギュレーションは（5)と同様の動作を行う。
[0046] (8)に示すケース 2では、 WL電圧発生回路 10はクロック信号 OSCと同じ周期のク ロック信号 VPP— OSCで駆動されるので、早く昇圧される。一方、（9)に示すケース 1では、ワード線電圧がある程度まで高くなり、書込み電圧 VPROGがドロップ (ENV PPSLS2が Highになる）すると、 WL電圧発生回路 10は 2倍周期のクロック信号 VP P— OSCによって駆動され、ワード線 WLの昇圧レートは低く制御される。ゲート電圧 VPXGは MAX (約 9V)まで昇圧されて、その後は一定の電圧を保つようにレギユレ ートされる（10)。このように、プログラム中に、プログラム電圧検出回路 6は、信号 VP ROGCOMP2が Lowを保つ場合は、チップの制御回路は信号 PGMを所定の期間 だけアクティブにするが、信号 VPROGCOMP2が Highとなり、書込み電圧 VPRO Gにドロップが起こったことを検出すると、チップの制御回路は信号 PGMをアクティブ とする期間を長くなるように制御してプログラム時間を長くする。 (1)に示す期間は、 ケース 1とケース 2のプログラム時間の差を示す。
[0047] 本実施形態によれば、メモリセルのプログラム時に、ドレイン電圧を供給するプログ ラム電圧供給回路 2からの出力電圧をモニターし、一定の値により電圧降下が起きた 場合、ゲート電圧を制御する WL電圧発生回路 10に入力されるクロック信号の周波 数を遅くして、メモリセルに電流が過剰に流れないようにする。つまり、書込むビット数 が多ぐプログラム電圧発生回路 1の電流供給能力を超えるときは、ワード線 WLの昇 圧レートを下げ、書込むビット数が少ない場合は、ワード線の昇圧レートは下げない でプログラムを行うことで、プログラム電圧発生回路 1の電流供給能力を最大限に利 用したプログラムを行うことができる。
[0048] [第 2実施形態]次に第 2実施形態について説明する。図 11 (a)は第 2実施形態に よる不揮発性半導体記憶装置の一部の回路構成を示す図である。図 12は第 2実施 形態による不揮発性半導体記憶装置の一部の回路構成を示す図である。図 11及び 図 12に示すように、不揮発性半導体記憶装置 200は、プログラム電圧発生回路 1、 プログラム電圧供給回路 2、データインバッファ回路 3、 Yデコーダ (ysel) 4、メモリセ ル 5、 WL電圧制御信号発生回路 207、発振回路 8、周波数変換回路 9、 WL電圧発 生回路 10、 WL電圧供給回路 11、 Xデコーダ 12及び電流検出回路 213を含む。メ モリセル 5はゲートがワード線 WLに印加された電圧により制御される。ノストランジス タ 41及び 42はビット線 BLを選択するためのものである。
[0049] データインバッファ回路 3は、 NMOSトランジスタ 31乃至 33、 PMOSトランジスタ 3 4乃至 36及びインバータ 37を含み、 NMOSトランジスタ 32及び 33、 PMOSトランジ スタ 34及び 35はレベルシフト回路を構成する。プログラム時、信号 PGMnが Highと なると、書込み高電圧 VPROGはそのまま PMOSトランジスタ 36からデータバス DA TABnに供給される。
[0050] 電流検出回路 213は、プログラム電圧供給回路 2が供給する書込み電圧 VPROG の低下をプログラム電圧供給回路 2の出力電流によって検出する。電流検出回路 21 3は、 PMOSトランジスタ 214及び比較回路 215を含む。 PMOSトランジスタ 214は、 プログラム電圧供給回路 2の出力と 16ビット分のデータバス DATABnの間にゲート とドレインが接続されている。比較回路 215は、 NMOSトランジスタ 51乃至 53、 PM OSトランジスタ 54及び 55、インバータ 56、抵抗 57及び 58を含む。 PMOSトランジス タ 214の上下にある端子の電圧が比較回路 215に供給される。比較回路 215の入力 と PMOSトランジスタ 214はカレントミラーの構成をとつており、トランジスタサイズは比 較回路 215の入力トランジスタ 54の方を小さくすると良い。
[0051] 比較回路 215は、データバス DATABnに接続されるメモリセル 5に対してプロダラ ムされるときに信号 PGMが Highになると、インバータ 56の先のノード N1がグランド 電位となる。ノード VRでは、電源電圧 VCCとグランド間の抵抗分割により基準電位 が生成される。電流 I— cellは各電流 I— cellnの合計値 (全セル電流）に相当する電 流である。この電流 I— cellを比較用の電流 I— refと比較し、相対的に大きくなると、 ( 第 1実施例のドロップと同じことを示す）、比較回路 215内の VC力Lowとなる。図 11 ( b)に、この反転信号である信号 VCBの波形を示す。この信号 VCBは第 1実施形態 の VPROGCOMP2と同じ意味の信号である。その後の動作は第 1実施形態と同じ になる。
[0052] 図 13は、 WL電圧制御信号発生回路を示す図である。図 13に示すように、 WL電 圧制御信号発生回路 207は、回路 216及び 217を含む。回路 216は、 PMOSトラン ジスタ 81、 NMOSトランジスタ 82及び 83、ラッチ回路 84、インバータ 85及び 86を含 み、プログラム時に Highとなる信号 PGMと、電流検出回路 213の出力信号 VCBか ら信号 SLDを生成する。回路 217は、 NAND回路 87及びインバータ 88を含み、信 号 SLD及び信号 PGM力 信号 ENVPPSL2を生成し、周波数変換回路 9に供給す る。
WL電圧制御信号発生回路 207は、信号 PGM及び信号 VCBがアクティブになつ たとき（ともに High)、ラッチ回路 84は信号 High (出力 DB側）をラッチし、 Highの信 号 ENVPPSL2を生成する。この信号 ENVPPPSL2を使ってメモリセル 5のゲートに 与える電位の調整を行う。発振回路 8はクロック信号 OSCを生成する。周波数変換 回路 9は、制御信号 ENVPPSL2及び信号 PGMを受け、クロック信号 OSCをクロッ ク信号 VPP— OSCに変換する。
[0053] WL電圧発生回路 10は、周波数変換回路 9からのクロック信号 VPP— OSCを受け て、ワード線 WLの高電圧である昇圧電圧 VPPIを生成する回路である。この WL電 圧発生回路 10は、周波数変換回路 9からのクロック信号 VPP—OSCに応じて、ヮー ド線 WLが昇圧する際の昇圧レートを決定する。
[0054] WL電圧供給回路 11は、 WL電圧発生回路 10により発生された昇圧電圧 VPPIを 、所定の電圧に調整するよう動作し、ゲート電圧 VPXGを Xデコーダ 12に与える。
[0055] 第 2実施形態によれば、プログラムの際に、ドレイン電圧を供給するプログラム電圧 供給回路 2からの出力電流をモニターし、一定の値より電流が流れた場合、 WL電圧 発生回路 10に入力される内部クロック信号である発振信号の周波数を遅くして、ゲ ート電圧を制御することで、メモリセルに電流が過剰に流されないようにすることがで きる。
以上本発明の好ましい実施例について詳述した力 本発明は係る特定の実施例に 限定されるものではなぐ請求の範囲に記載された本発明の要旨の範囲内において 、種々の変形、変更が可能である。上記不揮発性半導体記憶装置は半導体装置内 に組み込まれていてもよい。また、本実施形態による不揮発性半導体記憶装置では 、周波数変換回路によって発振回路からのクロック信号の周波数を変換することで、 周波数の異なるクロック信号を得るようにしているが、例えば複数の発振回路を設け て周波数の異なるクロック信号を生成し、 WL電圧発生回路にて書込み電圧に応じ て用いるクロック信号を選択してメモリセルのゲートに供給する電圧を発生するように してちよい。

Claims

請求の範囲
[1] メモリセルのドレインに書込み電圧を供給する書込電圧供給回路と、
前記書込電圧供給回路が供給する書込み電圧に基づいて決定されるクロック信号 を用いて、前記メモリセルのゲートに供給する電圧を発生する電圧発生回路とを含む 半導体装置。
[2] 前記電圧発生回路は、前記書込電圧供給回路が供給する書込み電圧が所定の電 圧以下に低下した場合、第 1のクロック信号よりも周波数の低い第 2のクロック信号を 前記書込み電圧に基づ!ヽて決定されるクロック信号として用いる請求項 1記載の半 導体装置。
[3] 前記半導体装置は更に、前記書込電圧供給回路が供給する書込み電圧に応じて、 所定の発振回路が出力するクロック信号の周波数を変換することによって前記書込 み電圧に基づいて決定されるクロック信号を生成する周波数変換回路を含む請求項 1記載の半導体装置。
[4] 前記半導体装置は更に、前記書込み電圧供給回路が供給する書込み電圧が所定 の電圧以下に低下した場合、所定の発振回路が出力するクロック信号の周波数を低 くすることによって前記書込み電圧に基づいて決定されるクロック信号を生成する周 波数変換回路を含む請求項 1記載の半導体装置。
[5] 前記半導体装置は更に、前記書込電圧供給回路が供給する書込み電圧の低下を 前記書込電圧供給回路の出力電圧によって検出する検出回路を含む請求項 1から 請求項 4の 、ずれか一項に記載の半導体装置。
[6] 前記半導体装置は更に、前記書込電圧供給回路が供給する書込み電圧の低下を 前記書込電圧供給回路の出力電流によって検出する検出回路を含む請求項 1から 請求項 4の 、ずれか一項に記載の半導体装置。
[7] 前記半導体装置は更に、前記書込電圧供給回路が供給する書込み電圧に応じて、 前記周波数変換回路が変換するクロック信号の周波数を制御するための制御信号 を発生する発生回路を含む請求項 3又は請求項 4記載の半導体装置。
[8] 前記電圧発生回路は、ランビングゲート方式によって前記メモリセルのゲートに供給 する電圧を発生する請求項 1記載の半導体装置。
[9] 前記電圧発生回路は、ダイオード型チャージポンプである請求項 1記載の半導体装 置。
[10] 前記半導体装置は、半導体記憶装置である請求項 1から請求項 9のいずれか一項 に記載の半導体装置。
[11] メモリセルのドレインに書込み電圧を供給する供給ステップと、
前記書込み電圧に基づいて決定されるクロック信号を用いて、前記メモリセルのゲ ートに供給する電圧を発生する発生ステップと
を含む半導体装置の制御方法。
[12] 前記半導体装置の制御方法は更に、前記書込み電圧が所定の電圧以下に低下し た場合、所定の発振回路が出力するクロック信号を周波数の低いクロック信号に変 換するステップを含み、
前記発生ステップは、前記変換後のクロック信号を用いて、前記メモリセルのゲート に供給する電圧を生成する請求項 11記載の半導体装置の制御方法。
[13] 前記半導体装置の制御方法は更に、前記書込み電圧を書込電圧供給回路の出力 電圧によって検出するステップを含む請求項 11又は請求項 12記載の半導体装置の 制御方法。
[14] 前記半導体装置の制御方法は更に、前記書込み電圧を書込電圧供給回路の出力 電流によって検出するステップを含む請求項 11又は請求項 12記載の半導体装置の 制御方法。
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