WO2006045278A1 - Halbleiterschaltungsanordnung und verfahren zum herstellen einer halbleiterschaltungsanordnung - Google Patents

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WO2006045278A1
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oxide layer
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Stephan Riedel
Matthias Strassburg
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    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators

Definitions

  • the present invention relates to a semiconductor circuit arrangement and to a method for producing a semiconductor circuit arrangement
  • Portable devices such as mobile phones, digital cameras, and music players include nonvolatile storage devices. These portable devices have become smaller in recent years, as have the respective storage devices. It is expected that the miniaturization of portable devices will continue. The amount of data that can be stored in the nonvolatile storage units is increased to improve the performance of the device. As a result, more songs, photos or other data can be stored in smaller devices.
  • nonvolatile memory units are, for example, read only memory (ROM), programmable read only memory (PROM), erasable programmable read only memory (EPROM) and electrically erasable programmable read only memory (electrical erasable pro ⁇ grammable read only memory - EEPROM).
  • ROM read only memory
  • PROM programmable read only memory
  • EPROM erasable programmable read only memory
  • electrically erasable programmable read only memory electrically erasable programmable read only memory (electrical erasable pro ⁇ grammable read only memory - EEPROM).
  • the advantage of the ROM is the low price per unit of storage.
  • the ROM can not be programmed electrically. The programming takes place during one of the manufacturing steps.
  • Special masks which contain the data to be stored hold, structure the semiconductor memory according to the ⁇ information. After completion of the manufacturing process, the contents of the ROM can not be changed. Changes in the data programming lead to a costly and time-consuming re-design of the special masks.
  • the PROM is made as an empty memory.
  • the data to be programmed are stored only after the actual production. Once the programming has been carried out, the content can no longer be changed.
  • the EPROM can be reprogrammed after it has been exposed to erase ultraviolet light.
  • Non-volatile memory units described above can not be erased electrically.
  • the EEPROM can be electrically programmed and erased. It keeps the stored data for a long time without power supply and can easily be programmed and deleted several times.
  • the EEPROM contains a multiplicity of memory cells for storing small pieces of information. There are memory cells for storing only one bit. However, multi-bit memory cells can store more than one bit.
  • a means for storing a bit has two states. One state represents a logical zero. The other state represents a logical one.
  • An embodiment of a single-bit memory cell comprises a transistor body with a cell well.
  • the cell trough surrounds two doping regions.
  • a channel area is located between the doping regions.
  • a gate electrode is disposed above the channel region, which is isolated by a dielectric layer.
  • the dielectric layer is disposed between the channel region and the gate electrode.
  • the cell tray is formed by implanting ions into the substrate.
  • the doping regions are formed by implanting ions in a further step.
  • the type of dopant ions used to form the doping regions differs from the type of dopant ions used to form the cell well.
  • One of the doping regions serves as a source and the other serves as a drain.
  • a read voltage is applied to drain with source grounded.
  • the read voltage exceeds a certain threshold voltage, a current flows.
  • the threshold voltage is changed. It is either higher or lower than the reading voltage.
  • a nonvolatile memory cell includes a transistor body as described above having a gate electrode disposed over a dielectric.
  • the dielectric surrounds a first oxide layer, a nitride layer and a second oxide layer.
  • the nitride layer serves as charge carrier layer for electrons.
  • Tunnel oxide layer in the nitride layer where they then remain.
  • the trapped negative charge increases the threshold voltage of the transistor.
  • the Threshold be reduced ver ⁇ by a negative voltage at the gate, whereby the electrons are removed from the nitride layer.
  • the two states of the memory cell correspond to a switch which is either conductive or non-conductive.
  • a similar memory cell which also includes a silicon nitride charge collector layer between the channel region and the gate electrode, is arranged to store two bits.
  • a memory cell is called a programmable NROM memory cell (nitride read only memory - NROM).
  • NROM A Novel Localized Trapping, 2-bit Nonvolatile Memory Cell
  • IEEE Electron Device Letters Vol. 21, No. 11, November 2000.
  • the oxide-nitride-oxide layer of the NROM memory cell comprises a nitride layer, which is embedded as a charge-trapping layer between insulating silicon oxide layers, whereby a diffusion of the stored electrons in the vertical direction is avoided.
  • Two individual bits are stored in physically different areas of the nitride layer. A first bit area is located in the vicinity of the first doping area, and a second bit area is located in the vicinity of the second doping area.
  • a memory cell array includes a plurality of memory cells arranged as a matrix with rows and columns.
  • the rows of the memory cell array are arranged parallel to a first direction.
  • the columns of the memory cell field are arranged parallel to a second direction which is orthogonal to the first direction.
  • the first and second doping regions of the memory cell in one
  • the gate electrodes which are arranged parallel to the first direction, are connected to word lines.
  • a bit line connects the . Doping regions arranged parallel to the second direction.
  • the bit line includes source and drain of the memory cells located on both long sides of the bit line.
  • the bits are programmed by so-called "hot electrons.”
  • the electrons are injected into the charge trapping region from the channel in accordance with the applied voltages
  • the programming of a first bit is carried out by applying a programming voltage to the first doping region and the gate.
  • the electrons are injected and stored in the first bit region adjacent to the first doping region.
  • the programming of a second bit is performed by applying a programming voltage to the second one Doping region and the gate, wherein the first doping region is grounded. The electrons are injected and stored in the second bit region.
  • the erasing of the first bit is performed by applying erase voltages to the gate or to the first doping region and the gate, resulting in a The resulting holes flow through the lower oxide layer and compensate for the charge of the electrons.
  • Bit information is read by applying an opposite voltage between the first and second doping regions as compared to the programming voltage used to program the bit. Relatively small stored charges in the vicinity of the grounded doping region prevent or reduce the current flow.
  • the reading of the first bit is performed by applying a read voltage to the second doping region and to the gate. The first doping region is grounded. The current flows when no charges are stored in the first bit area. When charges are stored in the first bit area, the current flow is reduced or the current does not flow.
  • the first and second bits of each memory cell may be programmed, read and erased by respectively applying a program, read and erase voltage to the bit lines and the word line connected to the respective memory cell.
  • a conventional NROM memory cell as described above, comprises an oxide-nitride-oxide layer under the gate with two different regions for storing the charges representing the first and second bit information.
  • injecting electrons or holes to change bit information may affect the other bit.
  • the influence of the residual charges in a region of the nitride layer adjacent to the bit line can be negligible. Unintentional injection into the nitride layer over the channel region of conventional NROM memory cells can not be avoided.
  • the local spread of electrons in the charge trapping region is larger than in holes because the mobility of electrons and holes differs in nitride. Holes are much more mobile. The same number of holes is distributed over a larger area than the corresponding number of electrons. Not adjacent to each electron is a hole adjoining, with which the charge of the electron can be directly compensated. Holes extending over a wider area than the electrons serve to cover the charge of the electrons. In order to change bit information, which is represented by embedded electrons, more holes than electrons are injected to cover the charge of the electrons. During a further programming step, more electrons are again injected into the charge collector region, whereby more holes are required in order to compensate for the charge during the subsequent quenching cycle. This aging process leads to an increase of the erase voltages and the programming and erasing processes take more time.
  • the increased mobility of the holes representing one bit information affects the charges that represent the other bit and results in a loss of charge, which may possibly be associated with a loss of information. It is the object of the invention to provide an NROM memory cell in which aging processes do not occur due to the different degrees of mobility of electrons and holes.
  • the object is achieved by a semiconductor circuit arrangement for forming a memory cell according to the independent claim 1 An ⁇ .
  • the semiconductor circuit arrangement comprises a transistor body having an upper surface and a first doping region and a second doping region as well as a channel region, which is arranged between the first doping region and the second doping region.
  • the semiconductor circuit arrangement comprises a gate dielectric which is located above the upper surface of the transistor body, and a gate electrode, which is arranged above the channel region.
  • the gate electrode is disposed on the gate dielectric such that the gate dielectric is between the gate electrode and the top surface of the transistor body.
  • the arrangement further comprises an oxide-nitride-oxide layer having first sections, each having a lower surface and second sections each having a lower surface.
  • the first portions of the oxide-nitride-oxide layer are disposed over the first and second doping regions.
  • the lower surfaces of the first sections of the oxide-nitride-oxide layer are substantially parallel to the upper surface of the transistor body.
  • the lower surfaces of the second sections of the oxide-nitride-oxide layer are adjacent to the gate electrode and extend in a direction that does not extend substantially parallel to the upper surface of the transistor body.
  • the lower surfaces of the first sections of the oxide-nitride-oxide layer touch the surface of the transistor body, and the lower surfaces of the second sections of the oxide-nitride-oxide layer touch the side walls of the gate electrode. so that they are arranged perpendicular to the first portions of the oxide-nitride-oxide layer. This creates two separate areas for storing one bit each.
  • corner regions of the intervening nitride layer are present, which are adjacent to the first or second doping region and the gate electrode.
  • corner area serving as a charge trapping area.
  • the memory cell according to the invention enables a very good two-bit separation, since there is no direct nitride connection between the areas for storing a bit. Due to the L-shaped oxide-nitride-oxide layer, an advantageous orientation of charge carriers is ensured. The charge carriers are intercepted in the edge area. The spatial extent of the region within the channel region or under the gate electrode, in which the charge carriers, in particular holes, are stored, is reduced.
  • the gate electrode comprises polysilicon while the gate dielectric contains silicon dioxide or silicon oxide. As a result, the conductive gate electrode is penetrated by the gate Dielectric isolated.
  • doping the channel region either boron or indium is used, arsenic is used for doping the first and second doping regions, so that an n-channel is formed, which leads to faster programming and erasability of the memory cell compared to a p-channel.
  • the memory cells are arranged in a field which has rows and columns.
  • the memory cells are all aligned in the same way. This arrangement facilitates the activation of the individual storage cells.
  • Penetration between the memory cells is avoided by a so-called anti-punch-through doping, which is arranged between the memory cells.
  • bit lines which are buried under the upper surface of the substrate. By means of these bit lines, the memory cells are programmable.
  • the bit lines are insulated by an overlying oxide line.
  • word lines connecting the gate electrodes in a row so that a single memory cell is programmable through a suitable selection of bit lines and a word line.
  • the word lines are usually polysilicon, metal or metal silicide, preferably tungsten silicide.
  • the inventive method for producing such a semiconductor circuit arrangement comprises providing a Semiconductor substrate having an upper surface, an Auf ⁇ bring an oxide layer on the substrate, an introduction of dopants to form a well and applying a conductive layer on the oxide layer. Further, the substrate includes partially etching the conductive layer and the oxide layer to form gate islands, thereby exposing the top surface of the semiconductor substrate. On the exposed upper surface of the semiconductor substrate and the upper surface and side walls of the gate islands, an oxide-nitride-oxide layer is applied. The oxide-nitride-oxide layer has a typical, inventive L-shape.
  • the doping substances can also be introduced into the substrate after the oxide layer has been applied.
  • suitable dopants may be introduced therebetween.
  • a development of the method comprises the application of a nitride layer to the oxide-nitride-oxide layer for forming horizontal and vertical sections of the nitride layer.
  • the horizontal sections are etched so that a vertical nitride pitch region remains around the gate electrodes for isolation.
  • the spacings of the gate electrodes are selected so that trenches are present between the gaps after the above-mentioned step, whereas this is not the case with the rows.
  • Doping substances are introduced into these trenches in order to form the first and second doping regions in the form of bit lines. training. These are usually Ar ⁇ dopants to form an n-channel.
  • the method serves to form a plurality of gate islands arranged along rows and columns for a memory cell array.
  • An oxide line is applied to the bit lines for their isolation. Orthogonal to the oxide lines are word lines with which the gate islands, which are arranged in a row, are electrically connected. Polysilicon, metal or metal silicide, in particular tungsten silicide, is used for the word lines in order to achieve good electrical properties.
  • FIG. 1 shows a cross-section of an intermediate product of a preferred production method after introduction of dopants and the application of an oxide layer to a semiconductor substrate;
  • FIG. 2 shows a cross section of the intermediate product according to FIG. 1 with a polysilicon layer on the surface of the oxide layer;
  • FIG. 3 shows a cross section of the intermediate product according to FIG. 2 after the etching of gate islands;
  • Figure 4 shows an intermediate product of the preferred method in plan view;
  • Figure 5 is a cross-section of the intermediate of Figure 3 coated with an oxide-nitride-oxide layer
  • FIG. 6 shows a cross section of the intermediate product according to FIG. 5 along a line AA 1 shown in FIG. 4 after the application of a nitride layer;
  • FIG. 7 shows a cross section of an intermediate product according to FIG. 6 along a line BB 'shown in FIG. 4;
  • FIG. 8 shows a cross-section of the intermediate product according to FIG.
  • FIG. 6 after heavy overetching to remove horizontal sections of the nitride layer and the underlying oxide-nitride-oxide layer;
  • FIG. 9 shows a cross-section of the intermediate product according to FIG.
  • FIG. 7 after severe overetching to remove horizontal sections of the nitride layer and the underlying oxide-nitride-oxide layer;
  • FIG. 10 shows a cross-section of the intermediate product according to FIG.
  • FIG. 8 after the introduction of doping ions to form a bit line
  • FIG. 11 shows a cross-section of the intermediate product according to FIG. 10 after the application of an oxide line over the bit line
  • Figure 12 is a cross-sectional view of the intermediate product of Figure 11 after etching a residual oxide layer from a top of the gate island;
  • FIG. 13 shows a cross-section of the intermediate product according to FIG. 12 after the application of a word line
  • FIG. 14 shows the structure of the memory cell array in plan view
  • FIG. 15 shows a cross section of the memory cell structure according to the invention.
  • a manufacturing process for a semiconductor circuit device comprises a plurality of steps for forming structured layers on or in a substrate, which is generally monocrystalline silicon.
  • a production process of an exemplary embodiment of a memory cell according to the invention is described below with reference to FIGS. 1 to 14. These figures show cross-sections and plan views of a small range of semiconductor device interconnect devices.
  • FIG. 1 shows a cross section of a region of an intermediate product of the semiconductor circuit arrangement.
  • a semiconductor substrate 1 eg silicon
  • An upper surface 111 of the semiconductor substrate 1 is replaced by an O xid harsh 2 covered.
  • the thickness of the oxide layer 2 is preferably in the range of about 5 nm to 30 nm.
  • the step of applying the oxide layer 2 generally comprises thermal oxidation to form the oxide layer 2 (eg, silicon dioxide) on the substrate 1.
  • the following step comprises forming a cell well 100 by introducing doping ions, resulting in a homogeneous doping of an upper region of the semiconductor substrate 1.
  • the doping ions are implan ⁇ tated by the oxide layer 2.
  • p-type impurities such as boron or indium ions are used as doping ions.
  • FIG. 2 shows a cross section according to FIG. 1 after a further method step.
  • a polysilicon layer 3 is applied to the oxide layer 2.
  • the polysilicon layer 3 and the cell well 100 are insulated from the polysilicon layer 3 by the oxide layer 2.
  • FIG. 3 shows the region according to FIG. 2 after a further method step.
  • a memory unit comprises a plurality of memory cells arranged in a field, each memory cell having a gate electrode 3a.
  • a plurality of gate islands 4 are formed according to the arrangement of the memory cells during an etching process.
  • the gate island 4 includes a gate electrode 3a and an insulating gate dielectric 2a.
  • the upper surface 112 of the semiconductor substrate 1 is exposed by the etching process.
  • a typical etching process comprises, for example, the steps of forming a mask on the upper surface of the polysilicon layer 3, etching relative to the mask and removing the mask.
  • FIG. 4 shows a top view of the gate islands 4.
  • the gate islands 4 are arranged as a field having rows and columns.
  • the rows of the gate islands 4 are parallel to a first direction 301.
  • the columns of the gate islands 4 are parallel to a second direction 302, which is orthogonal to the first direction 301.
  • FIGS. 6, 8 and 10 to 13 show cross sections of memory cells arranged along a line between A and A 1 which are parallel to the first one
  • FIGS. 7 and 9 show cross sections of memory cells which are along a line between B and B ', which is parallel to the second direction 302.
  • FIG. 5 shows the region according to FIG. 3 after a further method step.
  • An oxide-nitride-oxide (ONO) layer 66 is deposited on the exposed surface 112 of the semiconductor substrate 1 as well as the top surface and sidewalls of the gate islands 5.
  • the ONO layer 66 comprises a nitride layer 6 (e.g., silicon nitride) sandwiched between an outer oxide layer 7 (e.g., silicon dioxide) and a lower oxide layer 5 (e.g., silicon dioxide).
  • an outer oxide layer 7 e.g., silicon dioxide
  • a lower oxide layer 5 e.g., silicon dioxide
  • any non-conductive charge catcher material can be used.
  • This process step leads to the shape of the ONO layer 66 according to the invention, which has horizontal sections 661 on the top side of the gate islands 4 and therebetween and vertical sections 662 attached to the side walls 33 of the gate islands 4 are orders.
  • An optional step includes the insertion of dopant ions to form a dopant, in particular an implant 80 having anti-punch through features, which serves as a diffusive barrier and for insulating the gate electrodes 3a.
  • the implant 80 is inserted into the substrate through the ONO layer.
  • the dopant ions are unable to penetrate the gate islands 4, resulting in the absence of the anti-punch-through implantation 80 below the gate islands 4.
  • indium ions are used. Indium ions are larger and less mobile than boron ions. As a result, the diffusion of the implanted ions is reduced during further steps, in particular of steps associated with an elevated temperature, as used to activate implantation.
  • the ti-penetration implantation 80 is arranged between the rows and the columns of the gate islands 4, it is used in particular to isolate adjacent rows of gate electrodes 3a, since the distance between them is smaller than the distance between adjacent ones Columns of Ga ⁇ te electrodes 3a.
  • FIG. 6 shows a region according to FIG. 5 and along the line AA ', which runs parallel to the first direction 301, after a further method step.
  • a nitride layer 88 is applied to the ONO layer 66, whereby horizontal sections 88a and vertical sections 88b are formed.
  • the vertical sections 88b of the nitride layer 88 form the sidewalls of trenches 40 which are located between adjacent gate islands 4.
  • FIG. 7 shows a region along the line BB ', which is aligned parallel to the second direction 302, after the same method step.
  • the spacing of the gate islands 4 which are arranged along the line BB ', is smaller than along the line AA. 1
  • the nitride layer 88 is applied to the ONO layer 66.
  • the thickness of the nitride layer 88 is adjusted exactly to fill the entire space between the adjacent gate islands 4.
  • the cross section of the nitride layer 88 is comb-shaped with horizontal sections 88a over the upper surface of the gate islands 4 and intervening vertical sections 88b. No trenches are present between adjacent gate islands 4, which are arranged along the line BB 1 . Due to the difference between the distance from 10 and the spacing of rows of the gate islands 4, trenches 40 are present only parallel to the second direction 302.
  • the vertical sections 88b of the nitride layer 88 serve as a means to insulate the gate islands 4 of the respective memory cells and to stop the diffusion of the implanted ions.
  • the distance between the gate islands 4 must be carefully adjusted. On the one hand, the distance between the gate islands 4 should be small.
  • the thickness of the nitride layer 88, which fills the entire space between adjacent rows of gate islands 4, must be able to significantly reduce the diffusion of dopant ions and to insulate the gate electrodes 3a.
  • FIG. 8 shows a region parallel to the first direction 301 according to FIG. 6 after a further method step, which comprises strong overetching in order to remove the horizontal sections 88b of the nitride layer 88 and the underlying ONO layer 66.
  • the upper surface of the gate island 4 is exposed.
  • the horizontal nitride layer 88b and the ONO layer 66, which lies below the surface of the lower wall of the trench 40, are removed, resulting in a gap 9.
  • the gap 9 separates the horizontal portions 661 of the ONO layer 66 between two adjacent gate islands 3a.
  • the vertical sections 88b of the nitride layer 88 remain in order to form a nitride spacing region 8.
  • FIG. 9 shows an area along the second direction 302 according to FIG. 7 after the same method step.
  • the completely filled space between the adjacent gate islands 4 remains to form a nitride spacer region 8, which serves as a means for isolating adjacent gate electrodes 3a serves.
  • the etching process only removes layers on the upper side of the gate islands 4.
  • FIG. 10 shows an area according to FIG. 8 after a further method step. Doping ions are introduced through the gap 9 to form a bit line 10.
  • the bit line 10 is arranged below the gap 9 and adjacent sections of the ONO layer 66.
  • the bit line 10 runs parallel to the first direction 301 and between adjacent columns of the gate islands 4.
  • a channel region 110 is located below the gate electrode 3a and between two bit lines 10.
  • the channel region 110 has the same doping as the cell well 100.
  • Hori ⁇ zontale sections 661 of the L-shaped ONO layer 66 are located above the bit line 10th
  • the corner 507 of the L-shaped ONO layer 66, in particular the corner 606 of the nitride layer 6, is preferably located above a transition zone 120 which lies between the bit line 10 and the channel region 110.
  • the preferred embodiment of the invention comprises arsenic ions for doping.
  • arsenic ions for doping.
  • Phosphorus leads to an n-channel.
  • An n-channel is preferred to a p-channel because the electrons move faster as the punches, resulting in a faster programming and erasing process of the memory cell.
  • the semiconductor circuit arrangement After implantation, the semiconductor circuit arrangement is heated to a temperature of about 1050 0 C to activate tation to the Implan ⁇ .
  • FIG. 11 shows an area according to FIG. 10 after a further method step.
  • An oxide line is deposited over the bit line 10 in the gap 9.
  • the oxide line 11 separates the ONO layer 66 and isolates the bit line 10. Due to the oxidation process, a thin residual oxide layer 12 is deposited on the upper surface of the gate islands 4.
  • FIG. 12 shows the region according to FIG. 11 after a further method step.
  • the residual oxide layer 12 on the upper surface of the gate islands 4 is etched.
  • an upper region of the oxide line 11 is etched and adjacent regions of the nitride spacer are likewise etched laterally.
  • the insulation is not affected by the etching process because of the thickness of the oxide line 11 and the nitride distance region 8.
  • FIG. 13 shows the region according to FIG. 12 after a further method step.
  • a word line 13 is formed by depositing polysilicon with tungsten silicide. Alternatively, other metals or metal silicides are used. The word line 13 is connected to the gate electrodes 3a. Polysilicon with tungsten silicide conducts better than pure polysilicon. Other silicides such as titanium silicide, cobalt silicide or nickel silicide may alternatively be used. Nevertheless, the gate electrodes 3a contain polysilicon, which is more robust than the etching process of the gate islands 4 is. The semiconductor region is covered by a capping nitride layer 14 for protection.
  • FIG. 14 shows a top view of the memory cells according to FIG. 4 according to further method steps which have been described above.
  • Vertical portions of the ONO layer 66 are on the sidewalls of the gate islands 4.
  • the nitride spacer region 8 is located on the vertical portions 662 of the ONO layer 66, which form sidewalls of the trenches 40 that are parallel to the second Direction 302 are arranged.
  • the oxide lines 11 over the bit lines 10 are located between adjacent columns of the gate islands 4.
  • the writing, erasing or reading of each memory cell is performed by applying the respective driving voltages to the bit lines and the word line connected to the respective memory cell.
  • Another step involves the insertion of a metal contact into the buried bit line 10, without thereby making a connection with the gate electrode 3a.
  • a step for adjusting the position of the metal contact is facilitated by the thickness of the insulating nitride spacer region 8 located around the gate electrode 3a.
  • FIG. 15 shows a cross section of a memory cell array 160 with rows and columns.
  • the cross section of Speicherzel ⁇ len 160 which are arranged in series, takes place according to the Line AA 1 (see FIG. 14), which is aligned parallel to the first direction 301.
  • a memory cell 160 and portions of memory cells 160 adjacent to each other are shown.
  • the memory cell 160 comprises a transistor body 150 with an upper surface 111. Beneath the upper surface 111 is a cell well 100, which comprises a first doping region 10a and a second doping region 10b with an intermediate channel region 110.
  • a gate electrode 3a is disposed above the channel region 110 and separated therefrom by a gate dielectric 2a.
  • the gate dielectric 2a comprises, for example, silicon dioxide.
  • a bit line 10 connects the first impurity regions 10a and the second impurity regions 10b arranged in a column that is parallel to the second direction 302. Only the first and second doping regions 10a, 10b are shown, since the bit lines 10 are aligned normal to the cross section.
  • the above-described optional anti-penetration implantation 80 is likewise shown in FIG. 15. It is located below the upper surface 111 between the gate islands 4, below and around the first and second doping regions 10a, 10b.
  • An oxide-nitride-oxide (ONO) layer 66 is over the top
  • the ONO layer 66 encloses a nitride layer 6, which is embedded between an upper oxide layer 7 and a lower oxide layer 5.
  • the nitride layer 6 includes, for example, silicon nitride. Instead of silicon nitride, it is possible to use any nonconductive charge carrier material.
  • the ONO layer 66 includes first portions 661 and second portions 662. The first portions 661 of the ONO layer 66 are substantially parallel to the top surface 111 of the transistor body 150.
  • the bottom surfaces 51 of the first portions 661 of the ONO layer 66 are located
  • the second portions 662 of the ONO layer 66 abut the gate island 4 and extend in a direction substantially non-parallel to the upper surface 111 of the transistor body 150 is.
  • the second portions 662 of the ONO layer 66 are substantially vertical to the top surface 111 of the transistor body 150.
  • the bottom surfaces 52 of the second portions 662 of the ONO layer 66 are in contact with sidewalls 33 of the gate island 4.
  • the L-shaped ONO layer 66 comprises a corner region of the nitride layer 6, which preferably lies above a transition zone 120 which is located between one of the first and second doping regions 10a, 10b and the channel region 110.
  • the corner region serves as a charge trapping region of the storage cell 160.
  • the first portions 661 of the ONO layer 66 are over the first and second doping regions 10a, 10b. They are separated by the oxide line 11, which is located above the bit line 10.
  • the L-shaped ONO layer 66 has an upper surface 77 which is covered by a nitride layer which provides a forms a nitride spacer region 8, which serves as a means for insulating adjacent gate electrodes 3a.
  • a word line 13 connects the gate electrodes 3a arranged in a row.
  • the semiconductor region is covered by a capping nitride layer 14 for protection.
  • One of the first and second doping regions 10a, 10b serves as a drain, and the other serves as a source.
  • programming voltages are applied to the bit line 10 connecting the first impurity region 10a and the word line 13 connected to the gate electrode 3a of the respective memory cell 160.
  • the bit line 10 connected to the second impurity region 10b is grounded. As a result, electrons are injected into the first charge trapping region Cl, which is adjacent to the first doping region 10a.
  • the reading and erasing of the first and second bits includes the steps described in the Background section of the prior art.
  • the memory cell according to the invention and the corresponding memory cell array provide for an advantageous orientation of the charge carriers in the oxide-nitride-oxide layer, which alleviates the problem of different degrees of mobility of electrons and holes in the nitride.

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Es wird eine Halbleiterschaltungsanordnung für eine Speicherzelle (160) mit einem Transistorkörper (150) beschrieben. Der Transistorkörper (150) umfasst einen ersten und zweiten Dotierungsbereich (10a, 10b) und einen dazwischenliegenden Kanalbereich (110). Die Speicherzelle (160) umfasst des Weiteren eine Gate-Elektrode (3a), die über dem Kanalbereich (110) angeordnet ist und von diesem durch eine dielektrische Schicht (2a) getrennt ist. Erste Abschnitte (661) einer Oxid-Nitrid-Oxid-Schicht (66) sind über den ersten und zweiten Dotierungsbereichen (10a, 10b) angeordnet und verlaufen im Wesentlichen parallel zu einer oberen Oberfläche (111) des Transistorkörpers (150). Zweite Abschnitte (662) der Oxid-Nitrid-Oxid-Schicht (66) grenzen an die Gate-Elektrode (3a) und erstrecken sich in eine Richtung, die im Wesentlichen nicht parallel zu der oberen Oberfläche (111) des Transistorkörpers (150) ist.

Description

Beschreibung
Halbleiterschaltungsanordnung und Verfahren zum Herstellen einer Halbleiterschaltungsanordnung
Die vorliegende Erfindung betrifft eine Halbleiterschaltungs¬ anordnung und ein Verfahren zum Herstellen einer Halbleiter¬ schaltungsanordnung
Tragbare Geräte, wie beispielsweise Mobiltelefone, Digitalka¬ meras und Musik-Abspielvorrichtungen enthalten nichtflüchtige Speichereinheiten. Diese tragbaren Geräte sind in den letzten Jahren kleiner geworden, ebenso die jeweiligen Speicherein- heiten. Man geht davon aus, dass sich die Miniaturisierung von tragbaren Geräten fortsetzen wird. Die Datenmenge, die in den nichtflüchtigen Speichereinheiten speicherbar ist, wird vergrößert, um die Leistung des Geräts zu verbessern. Demzu¬ folge können mehr Lieder, Fotos oder andere Daten in kleine- ren Geräten gespeichert werden.
Ausführungsbeispiele nichtflüchtiger Speichereinheiten sind beispielsweise Festspeicher (read only memory - ROM) , pro¬ grammierbarer Festspeicher (programmable read only memory - PROM) , löschbarer programmierbarer Festspeicher (erasable programmable read only memory - EPROM) und elektrisch lösch¬ barer programmierbarer Festspeicher (electrical erasable pro¬ grammable read only memory - EEPROM) .
Der Vorteil des ROM ist der geringe Preis pro Speicherein¬ heit. Der ROM kann nicht elektrisch programmiert werden. Die Programmierung erfolgt während eines der Herstellungsschrit¬ te. Spezielle Masken, welche die zu speichernden Daten ent- halten, strukturieren den Halbleiterspeicher gemäß den Daten¬ information. Nach Abschluss des Herstellungsprozesses kann der Inhalt des ROM nicht mehr geändert werden. Änderungen der Datenprogrammierung führen zu einem kostspieligen und zeit- aufwändigen Re-Design der speziellen Masken.
Der PROM wird als ein leerer Speicher hergestellt. Die zu programmierenden Daten werden erst im Anschluss an die ei¬ gentliche Herstellung gespeichert. Nach der einmal durchge- führten Programmierung kann der Inhalt nicht mehr verändert werden.
Der EPROM kann erneut programmiert werden, nachdem er ultra¬ violettem Licht zum Löschen ausgesetzt worden ist.
Oben beschriebene nichtflüchtige Speichereinheiten können nicht elektrisch gelöscht werden. Im Gegensatz dazu kann der EEPROM elektrisch programmiert und gelöscht werden. Er hält die gespeicherten Daten über eine lange Zeit ohne Stromver- sorgung und kann problemlos mehrere Male programmiert und ge¬ löscht werden.
Der EEPROM enthält eine Vielzahl von Speicherzellen zum Spei¬ chern kleiner Teile von Informationen. Es gibt Speicherzellen zum Speichern von nur einem Bit. Multi-Bit-Speicherzellen können jedoch mehr als ein Bit speichern. Ein Mittel zum Speichern eines Bits weist zwei Zustände auf. Der eine Zu¬ stand repräsentiert eine logische Null . Der andere Zustand repräsentiert eine logische Eins.
Eine Ausführungsform einer Ein-Bit-Speicherzelle umfasst ei¬ nen Transistorkδrper mit einer Zellwanne. Die Zellwanne um¬ fasst zwei Dotierungsbereiche. Ein Kanalbereich befindet sich zwischen den Dotierungsbereichen. Eine Gate-Elektrode ist ü- ber dem Kanalbereich angeordnet, der durch eine dielektrische Schicht isoliert wird. Die dielektrische Schicht ist zwischen dem Kanalbereich und der Gate-Elektrode angeordnet.
Die Zellwanne wird durch Implantieren von Ionen in das Sub¬ strat ausgebildet. Die Dotierungsbereiche werden durch Im¬ plantieren von Ionen in einem weiteren Schritt ausgebildet. Die Art der Dotierionen, die zum Ausbilden der Dotierungsbe- reiche verwendet wird, unterscheidet sich von der Art von Do¬ tierionen, die zum Ausbilden der Zellwanne verwendet wird.
Einer der Dotierungsbereiche dient als Source und der andere dient als Drain. Eine Lesespannung wird an Drain angelegt, wobei Source geerdet ist. Wenn die Lesespannung eine gewisse SchwellSpannung übersteigt, fließt ein Strom. In Übereinstim¬ mung mit dem jeweiligen Zustand, der entweder eine logische Eins oder eine logische Null repräsentieren soll, wird die SchwellSpannung verändert. Sie ist entweder höher oder nied- riger als die Lesespannung. Eine alternative Speicherzelle, die auf dieser Struktur basiert, wird im Folgenden beschrie¬ ben.
Eine nichtflüchtige Speicherzelle umfasst einen Transistor- körper, wie oben beschrieben, mit einer Gate-Elektrode, die über einem Dielektrikum angeordnet ist. Das Dielektrikum um¬ fasst eine erste Oxidschicht, eine Nitridschicht und eine zweite Oxidschicht. Die Nitridschicht dient als Ladungsfän¬ gerschicht für Elektronen. Beim Anlegen einer positiven Gate- Spannung können Elektronen aus dem Substrat durch die dünne
Oxidschicht in die Nitridschicht tunneln, wo sie anschließend verbleiden. Die gefangene negative Ladung erhöht die Schwell- Spannung des Transistors. In ähnlicher Weise kann die Schwellspannung durch eine negative Spannung an dem Gate ver¬ mindert werden, wodurch die Elektronen aus der Nitridschicht entfernt werden.
Wenn die Lesespannung angelegt wird, fließt entweder ein
Strom oder nicht, abhängig von der SchwellSpannung. Die zwei Zustände der Speicherzelle entsprechen einem Schalter, der entweder leitend oder nicht leitend ist.
Eine ähnliche Speicherzelle jedoch, die auch eine Ladungsfän¬ gerschicht aus Siliziumnitrid zwischen dem Kanalbereich und der Gate-Elektrode umfasst, ist dahingehend ausgebildet, dass sie zwei Bits speichert. Eine solche Speicherzelle wird als programmierbare NROM-Speicherzelle (nitride read only memory - NROM) bezeichnet.
Die programmierbare NROM-Speicherzelle wird im US-Patent Nr. 6,011,725 und bei Boaz Eitan und andere: „NROM: A Novel Loca- lized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, Band 21, Nr. 11, November 2000, beschrieben.
Die Oxid-Nitrid-Oxid-Schicht der NROM-Speicherzelle umfasst eine Nitridschicht, die als Ladungsfängerschicht zwischen i- solierenden Oxidschichten eingebettet ist, wodurch eine Dif- fusion der eingelagerten Elektronen in vertikaler Richtung vermieden wird. Zwei einzelne Bits sind in physikalisch ver¬ schiedenen Bereichen der Nitridschicht gespeichert. Ein ers¬ ter Bit-Bereich befindet sich in der Nähe des ersten Dotie¬ rungsbereichs, und ein zweiter Bit-Bereich befindet sich in der Nähe des zweiten Dotierungsbereichs. S.T.Kang und andere: „A Study of SONOS Nonvolatile Memory Cell Controlled Structu- rally by Localizing Charge-Trapping Layer", Proceedings of IEEE Nonvolatile Memory Workshop, Monterey, 2003 beschreibt eine alternative Ausgestaltung einer NROM-Speicherzelle mit zwei räumlich voneinander getrennten ONO-Schichten.
Ein Speicherzellenfeld umfasst eine Vielzahl von Speicherzel- len, die als eine Matrix mit Reihen und Spalten angeordnet sind. Die Reihen des Speicherzellenfeldes sind parallel zu einer ersten Richtung angeordnet . Die Spalten des Speicher¬ zellenfeldes sind parallel zu einer zweiten Richtung angeord¬ net, die zur ersten Richtung orthogonal verläuft. Die ersten und zweiten Dotierungsbereiche der Speicherzelle in einer
Spalte sind in einer Richtung angeordnet, die parallel zu der zweiten Richtung verläuft.
Die Gate-Elektroden, die parallel zu der ersten Richtung an- geordnet sind, sind mit Wortleitungen verbunden. Eine Bitlei¬ tung verbindet die .Dotierungsbereiche, die parallel zu der zweiten Richtung angeordnet sind. Die Bitleitung umfasst Source und Drain der Speicherzellen, die sich zu beiden Längsseiten der Bitleitung befinden.
Die Bits werden durch so genannte „heiße Elektronen" program¬ miert. Die Elektronen werden aus dem Kanal den angelegten Spannungen entsprechend in den Ladungsfängerbereich inji¬ ziert . Das Programmieren eines ersten Bits wird durch Anlegen einer Programmierspannung an den ersten Dotierungsbereich und das Gate durchgeführt, wobei der zweite Dotierungsbereich ge¬ erdet ist. Die Elektronen werden injiziert und in dem ersten Bit-Bereich, der an den ersten Dotierungsbereich angrenzt, eingelagert. In ähnlicher Weise wird die Programmierung eines zweiten Bits durchgeführt durch das Anlegen einer Program¬ mierspannung an den zweiten Dotierungsbereich und das Gate, wobei der erste Dotierungsbereich geerdet ist. Die Elektronen werden injiziert und in dem zweiten Bit-Bereich eingelagert. Zum Löschen eines Bits können so genannte „heiße Löcher" oder ein Fowler-Nordheim-Tunneln verwendet werden. Das Löschen des ersten Bits wird durchgeführt, indem Löschspannungen an das Gate oder an den ersten Dotierungsbereich und das Gate ange¬ legt werden, was zu einem Lateralfeld führt. Dadurch bedingte Löcher fließen durch die untere Oxidschicht und kompensieren die Ladung der Elektronen.
Eine Bit-Information wird gelesen, indem eine entgegengesetz¬ te Spannung zwischen dem ersten und zweiten Dotierungsbereich im Vergleich zu der Programmierspannung angelegt wird, die zum Programmieren des Bits verwendet wird. Relativ kleine eingelagerte Ladungsmengen in der Nähe des geerdeten Dotie- rungsbereichs verhindern oder reduzieren den Stromfluss. Bei¬ spielsweise wird das Lesen des ersten Bits durch Anlegen ei¬ ner Lesespannung an den zweiten Dotierungsbereich und an das Gate durchgeführt. Der erste Dotierungsbereich ist geerdet. Der Strom fließt, wenn in dem ersten Bit-Bereich keine Ladun- gen eingelagert sind. Wenn in dem ersten Bit-Bereich Ladungen eingelagert sind, wird der Stromfluss reduziert oder der Strom fließt nicht.
Das erste und zweite Bit jeder Speicherzelle kann program- miert, gelesen und gelöscht werden durch jeweiliges Anlegen einer Programmier-, Lese- und Löschspannung an die Bitleitun¬ gen und die Wortleitung, die mit der jeweiligen Speicherzelle verbunden sind.
Eine herkömmliche NROM-Speicherzelle, wie sie oben beschrie¬ ben wird, umfasst eine Oxid-Nitrid-Oxid-Schicht unter dem Ga¬ te mit zwei verschiedenen Bereichen zum Speichern der Ladun¬ gen, welche die erste und zweite Bit-Information darstellen. Demzufolge kann das Injizieren von Elektronen oder Löchern zum Ändern einer Bit-Information das andere Bit beeinflussen. Der Einfluss der Restladungen in einem Bereich der Nitrid¬ schicht, die an die Bitleitung angrenzend liegt, kann ver- nachlässigbar sein. Eine unbeabsichtigte Injektion in die Nitridschicht über dem Kanalbereich herkömmlicher NROM- Speicherzellen kann nicht vermieden werden.
Die örtliche Ausbreitung von Elektronen in dem Ladungsfänger- bereich ist größer als bei Löchern, da sich die Mobilität von Elektronen und Löchern in Nitrid unterscheidet . Löcher sind viel mobiler. Die gleiche Anzahl von Löchern ist über einen größeren Bereich verteilt als die entsprechende Anzahl von Elektronen. Nicht neben jedem Elektron befindet sich angren- zend ein Loch, mit dem die Ladung des Elektrons direkt kom¬ pensierbar ist. Löcher, die sich über einen weiteren Bereich als die Elektronen erstrecken, dienen dazu, um die Ladung der Elektronen quasi abzudecken. Um eine Bit-Information zu än¬ dern, die durch eingelagerte Elektronen repräsentiert wird, werden mehr Löcher als Elektronen injiziert, um die Ladung der Elektronen zu überdecken. Während eines weiteren Program¬ mierschritts werden wieder mehr Elektronen in den Ladungsfän¬ gerbereich injiziert, wodurch mehr Löcher erforderlich wer¬ den, um die Ladung während des folgenden Löschzyklus zu kom- pensieren. Dieser Alterungsprozess führt zu einer Erhöhung der Löschspannungen und die Programmier- und Löschprozesse benötigen mehr Zeit.
Die erhöhte Mobilität der Löcher, die eine Bit-Information repräsentieren, beeinflusst die Ladungen, die das andere Bit repräsentieren, und führen zu einem Ladungsverlust, der mög¬ licherweise mit einem Informationsverlust einhergehen kann. Es ist Aufgabe der Erfindung, eine NROM-Speicherzelle bereit¬ zustellen, bei der Alterungsprozesse aufgrund der verschiede¬ nen Mobilitätsgrade von Elektronen und Löchern nicht auftre¬ ten.
Die Aufgabe wird durch eine Halbleiterschaltungsanordnung zur Ausbildung einer Speicherzelle gemäß dem nebengeordneten An¬ spruch 1 gelöst . Die Halbleiterschaltungsanordnung umfasst einen Transistorkörper mit einer oberen Oberfläche und einem ersten Dotierungsbereich und einem zweiten Dotierungsbereich sowie einem Kanalbereich, der zwischen dem ersten Dotierungs¬ bereich und dem zweiten Dotierungsbereich angeordnet ist. Des Weiteren umfasst die Halbleiterschaltungsanordnung ein Gate- Dielektrikum, das sich oberhalb der oberen Oberfläche des Transistorkörpers befindet, sowie eine Gate-Elektrode, die über dem Kanalbereich angeordnet ist. Die Gate-Elektrode ist auf dem Gate-Dielektrikum derart angeordnet, dass sich das Gate-Dielektrikum zwischen der Gate-Elektrode und der oberen Oberfläche des Transistorkörpers befindet. Die Anordnung um- fasst weiterhin eine Oxid-Nitrid-Oxid-Schicht mit ersten Ab¬ schnitten, die jeweils eine untere Oberfläche aufweisen und zweiten Abschnitten, die jeweils eine untere Oberfläche auf¬ weisen. Die ersten Abschnitte der Oxid-Nitrid-Oxid-Schicht sind über den ersten und zweiten Dotierungsbereichen angeord- net . Die unteren Oberflächen der ersten Abschnitte der Oxid- Nitrid-Oxid-Schicht sind im Wesentlichen parallel zu der obe¬ ren Oberfläche des Transistorkörpers. Die unteren Oberflächen der zweiten Abschnitte der Oxid-Nitrid-Oxid-Schicht sind zur Gate-Elektrode benachbart und erstrecken sich in einer Rich- tung die im Wesentlichen nicht parallel zu der oberen Ober¬ fläche des Transistorkörpers verläuft. Des Weiteren ist ein Verfahren zur Herstellung der erfin¬ dungsgemäßen Halbleiterschaltungsanordnung zur Ausbildung ei¬ ner Speicherzelle angegeben.
Vorteilhafterweise berühren die unteren Oberflächen der ers¬ ten Abschnitte der Oxid-Nitrid-Oxid-Schicht die Oberfläche des Transistorkörpers, und die unteren Oberflächen der zwei¬ ten Abschnitte der Oxid-Nitrid-Oxid-Schicht berühren die Sei¬ tenwände der Gate-Elektrode, sodass sie senkrecht zu den ers- ten Abschnitten der Oxid-Nitrid-Oxid-Schicht angeordnet sind. Dadurch entstehen zwei getrennte Bereiche für die Speicherung jeweils eines Bits.
Aufgrund der Form der Oxid-Nitrid-Oxid-Schicht sind Eckberei- che der dazwischenliegenden Nitridschicht vorhanden, die an die ersten oder zweiten Dotierungsbereich und die Gate- Elektrode angrenzend liegen. Zu beiden Seiten der Gate- Elektrode ist ein Eckbereich vorhanden, der als Ladungs- Abfangbereich dient.
Die erfindungsgemäße Speicherzelle ermöglicht eine sehr gute Zwei-Bit-Trennung, da es keine direkte Nitrid-Verbindung zwi¬ schen den Bereichen zur Speicherung eines Bits gibt. Aufgrund der L-förmigen Oxid-Nitrid-Oxid-Schicht ist für eine vorteil- hafte Ausrichtung von Ladungsträgern gesorgt. Die Ladungsträ¬ ger werden im Randbereich abgefangen. Die räumliche Ausdeh¬ nung des Bereichs innerhalb des Kanalbereichs oder unter der Gate-Elektrode, in dem die Ladungsträger, insbesondere Lö¬ cher, eingelagert werden, wird reduziert.
Die Gate-Elektrode umfasst Polysilizium, wogegen das Gate- Dielektrikum Siliziumdioxid oder Siliziumoxid enthält. Da¬ durch wird die leitende Gate-Elektrode durch das Gate- Dielektrikum isoliert. Zur Dotierung des Kanalbereichs wird entweder Bor oder Indium verwandt, zur Dotierung der ersten und zweiten Dotierungsbereiche wird Arsen verwandt, sodass ein n-Kanal ausgebildet wird, was im Vergleich zu einem p- Kanal zu einer schnelleren Programmier- und Löschbarkeit der Speicherzelle führt.
Vorteilhafterweise sind die Speicherzellen in einem Feld an¬ geordnet, das Reihen und Spalten aufweist. Dabei sind die Speicherzellen alle in gleicher Weise ausgerichtet. Diese An¬ ordnung erleichtert die Ansteuerung der einzelnen Speicher¬ zellen.
Zur Isolierung der einzelnen Speicherzellen ist deren Gate- Elektrode durch einen Nitridabstandsbereich isoliert. Der
Durchgriff zwischen den Speicherzellen wird durch eine so ge¬ nannte Anti-Durchgriff-Dotierung vermieden, die zwischen den Speicherzellen angeordnet ist .
Zwischen den Spalten der matrixförmig angeordneten Gate- Elektroden im Feld verlaufen Bitleitungen, die unter der obe¬ ren Oberfläche des Substrats vergraben sind. Mittels dieser Bitleitungen sind die Speicherzellen programmierbar. Die Bit¬ leitungen sind durch eine darüber liegende Oxidleitung iso- liert. Orthogonal zur Bitleitung verlaufen Wortleitungen, die die Gate-Elektroden in einer Reihe verbinden, sodass durch eine geeignete Auswahl von Bitleitungen und einer Wortleitung eine einzelne Speicherzelle programmierbar ist. Die Wortlei- tungen sind in der Regel aus Polysilizium, Metall oder Me- tallsilizid, vorzugsweise aus Wolframsilizid.
Das erfindungsgemäße Verfahren zum Herstellen solch einer Halbleiterschaltungsanordnung umfasst ein Bereitstellen eines Halbleiter-Substrats mit einer oberen Oberfläche, ein Auf¬ bringen einer Oxidschicht auf das Substrat, ein Einbringen von Dotiersubstanzen zur Ausbildung einer Wanne sowie ein Aufbringen einer leitenden Schicht auf die Oxidschicht . Des Weiteren umfasst das Substrat das teilweise Ätzen der leiten¬ den Schicht und der Oxidschicht zum Ausbilden von Gate- Inseln, wodurch die obere Oberfläche des Halbleiter-Substrats freigelegt wird. Auf die freigelegte obere Oberfläche des Halbleitersubstrats und die obere Oberfläche und Seitenwände der Gate-Inseln wird eine Oxid-Nitrid-Oxid-Schicht aufge¬ bracht. Die Oxid-Nitrid-Oxid-Schicht weist eine typische, er¬ findungsgemäße L-Form auf.
Alternativ können die Dotiersubstanzen auch nach dem Aufbrin- gen der Oxidschicht in das Substrat eingebracht werden.
Um den Durchgriff zwischen benachbarten Gate-Elektroden zu vermeiden, können geeignete Dotiersubstanzen dazwischen ein¬ gebracht werden.
Eine Weiterbildung des Verfahrens umfasst das Aufbringen ei¬ ner Nitridschicht auf die Oxid-Nitrid-Oxid-Schicht zum Aus¬ bilden von horizontalen und vertikalen Abschnitten der Nit¬ ridschicht. Die horizontalen Abschnitte werden geätzt, sodass um die Gate-Elektroden ein vertikaler Nitrid-Abstandsbereich verbleibt, der zur Isolierung dient.
Die Abstände der Gate-Elektroden sind so gewählt, dass nach dem eben genannten Schritt Gräben zwischen den Spalten vor- handen sind, wogegen dies bei den Reihen nicht der Fall ist.
In diese Gräben werden Dotiersubstanzen eingebracht, um die ersten und zweiten Dotierungsbereiche in Form von Bitleitun- gen auszubilden. Hierbei handelt es sich in der Regel um Ar¬ sendotiersubstanzen, um einen n-Kanal auszubilden.
Vorteilhafterweise dient das Verfahren dazu, mehrere Gate- Inseln, die entlang von Reihen und Spalten angeordnet sind, für ein Speicherzellenfeld auszubilden.
Auf die Bitleitungen wird zu deren Isolierung eine Oxidlei¬ tung aufgebracht. Orthogonal zu den Oxidleitungen verlaufen Wortleitungen, mit denen die Gate-Inseln, die in einer Reihe angeordnet sind, elektrisch verbunden sind. Für die Wortlei- tungen wird Polysilizium, Metall oder Metallsilizid, insbe¬ sondere Wolframsilizid verwendet, um gute elektrische Eigen¬ schaften zu erreichen.
Nachfolgend wird die Erfindung unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen erklärt .
Es zeigen:
Figur 1 zeigt einen Querschnitt eines Zwischenprodukts eines bevorzugten Herstellungsverfahrens nach Einbringen von Dotie¬ rionen und dem Aufbringen einer Oxidschicht auf ein Halblei¬ ter-Substrat;
Figur 2 zeigt einen Querschnitt des Zwischenprodukts gemäß Figur 1 mit einer Polysilizium-Schicht auf der Oberfläche der Oxidschicht;
Figur 3 zeigt einen Querschnitt des Zwischenprodukts gemäß Figur 2 nach dem Ätzen von Gate-Inseln; Figur 4 zeigt ein Zwischenprodukt des bevorzugten Verfahrens in der Draufsicht;
Figur 5 zeigt einen Querschnitt des Zwischenprodukts gemäß Figur 3, das von einer Oxid-Nitrid-Oxid-Schicht überzogen ist;
Figur 6 zeigt einen Querschnitt des Zwischenprodukts gemäß Figur 5 entlang einer in Figur 4 gezeigten Linie AA1 nach dem Aufbringen einer Nitridschicht;
Figur 7 zeigt einen Querschnitt eines Zwischenprodukts gemäß Figur 6 entlang einer in Figur 4 gezeigten Linie BB';
Figur 8 zeigt einen Querschnitt des Zwischenprodukts gemäß
Figur 6 nach starkem Überätzen zum Entfernen von horizontalen Abschnitten der Nitridschicht und der darunter liegenden O- xid-Nitrid-Oxid-Schicht;
Figur 9 zeigt einen Querschnitt des Zwischenprodukts gemäß
Figur 7 nach starkem Überätzen zum Entfernen von horizontalen Abschnitten der Nitridschicht und der darunter liegenden O- xid-Nitrid-Oxid-Schicht;
Figur 10 zeigt einen Querschnitt des Zwischenprodukts gemäß
Figur 8 nach dem Einbringen von Dotierionen zum Ausbilden ei¬ ner Bitleitung;
Figur 11 zeigt einen Querschnitt des Zwischenprodukts gemäß Figur 10 nach dem Aufbringen einer Oxidleitung über der Bit- leitung; Figur 12 zeigt einen Querschnitt des Zwischenprodukts gemäß Figur 11 nach dem Abätzen einer Rest-Oxidschicht von einer Oberseite der Gate-Insel;
Figur 13 zeigt einen Querschnitt des Zwischenprodukts gemäß Figur 12 nach dem Aufbringen einer Wortleitung;
Figur 14 zeigt die Struktur des Speicherzellenfeldes in der Draufsicht und
Figur 15 zeigt einen Querschnitt der erfindungsgemäßen Spei¬ cherzellenstruktur.
Im Folgenden werden bevorzugte Ausführungsbeispiele im Detail erläutert. Die erläuterten spezifischen Ausführungsbeispiele sind nur veranschaulichend für spezielle Möglichkeiten, die Erfindung umzusetzen und zu nutzen, und schränken den Umfang der Erfindung nicht ein.
Ein Herstellungsprozess für eine Halbleiterschaltungsanord¬ nung umfasst eine Vielzahl von Schritten zum Ausbilden von strukturierten Schichten auf oder in einem Substrat, das im Allgemeinen monokristallines Silizium ist. Ein Herstellungs¬ prozess eines Ausführungsbeispiels einer erfindungsgemäßen Speicherzelle wird im Folgenden unter Bezugnahme auf die Fi¬ guren 1 bis 14 beschrieben. Diese Figuren zeigen Querschnitte und Draufsichten eines kleinen Bereichs von Zwischenprodukten der Halbleiterschaltungsanordnung.
Figur 1 zeigt einen Querschnitt eines Bereichs eines Zwi¬ schenprodukts der Halbleiterschaltungsanordnung. Ein Halblei¬ ter-Substrat 1 (z.B. Silizium) ist bereitgestellt. Eine obere Oberfläche 111 des Halbleiter-Substrats 1 wird durch eine O- xidschicht 2 bedeckt. Die Dicke der Oxidschicht 2 liegt vor¬ zugsweise in dem Bereich von etwa 5 nm bis 30 nm. Insbesonde¬ re umfasst der Schritt des Aufbringens der Oxidschicht 2 im Allgemeinen eine thermische Oxidation zum Ausbilden der Oxid- Schicht 2 (z.B. Siliziumdioxid) auf dem Substrat 1.
Der folgende Schritt umfasst das Ausbilden einer Zellwanne 100 durch Einbringen von Dotierionen, was zu einer homogenen Dotierung eines oberen Bereichs des Halbleiter-Substrats 1 führt. Die Dotierionen werden durch die Oxidschicht 2 implan¬ tiert. In einer bevorzugten Ausführungsform der Erfindung werden p-Störstellen wie beispielsweise Bor- oder Indium- Ionen als Dotierionen verwendet.
Es ist auch möglich, die Dotierionen in das Halbleiter- Substrat 1 vor dem Schritt zum Aufbringen der Oxidschicht 2 zu implantieren. Bei der Verwendung dieser Reihenfolge von Verfahrensschritten kann der Oxidationsprozess die Dotierung verändern. Infolgedessen kann die Konzentration von Dotierio- nen in der Zellwanne 100 inhomogen werden.
Figur 2 zeigt einen Querschnitt gemäß Figur 1 nach einem wei¬ teren Verfahrensschritt. Eine Polysilizium-Schicht 3 wird auf die Oxidschicht 2 aufgebracht. Die Polysilizium-Schicht 3 und die Zellwanne 100 werden- von der Polysilizium-Schicht 3 durch die Oxidschicht 2 isoliert.
Figur 3 zeigt den Bereich gemäß Figur 2 nach einem weiteren Verfahrensschritt.
Im Allgemeinen umfasst eine Speichereinheit eine Vielzahl von Speicherzellen, die in einem Feld angeordnet sind, wobei jede Speicherzelle eine Gate-Elektrode 3a aufweist. Demzufolge wird eine Vielzahl von Gate-Inseln 4 gemäß der Anordnung der Speicherzellen während eines Ätzprozesses ausgebildet.
Teile der Polysilizium-Schicht 3 und der Oxidschicht 2, die darunter liegt, werden geätzt, um die Gate-Insel 4 auszubil¬ den. Die Gate-Insel 4 umfasst eine Gate-Elektrode 3a und ein isolierendes Gate-Dielektrikum 2a. Die obere Oberfläche 112 des Halbleiter-Substrats 1 wird durch den Ätzprozess freige¬ legt. Ein typischer Ätzprozess umfasst beispielsweise die Schritte eine Maske auf der oberen Oberfläche der Polysilizi¬ um-Schicht 3 auszubilden, das Ätzen relativ zur Maske und das Entfernen der Maske.
Figur 4 zeigt eine Draufsicht auf die Gate-Inseln 4. Die Ga- te-Inseln 4 sind als Feld angeordnet, das Reihen und Spalten aufweist. Die Reihen der Gate-Inseln 4 liegen parallel zu ei¬ ner ersten Richtung 301. Die Spalten der Gate-Inseln 4 liegen parallel zu einer zweiten Richtung 302, die zur ersten Rich¬ tung 301 orthogonal verläuft.
Der Abstand zwischen benachbarten Reihen von Gate-Inseln 4 ist kleiner als der Abstand von benachbarten Spalten von Ga¬ te-Inseln 4, da in einem weiteren Schritt, der im Folgenden beschrieben wird, zwischen ihnen Bitleitungen ausgebildet werden. Demzufolge führen weitere Verfahrensschritte zu ver¬ schiedenen Strukturen entlang den ersten und zweiten Richtun¬ gen 301, 302. Die jeweiligen Strukturen werden in den folgen¬ den Figuren gezeigt. Die Figuren 6, 8 und 10 bis 13 zeigen Querschnitte von Speicherzellen, die entlang einer Linie zwi- sehen A und A1 angeordnet sind, die parallel zu der ersten
Richtung 301 verläuft. Die Figuren 7 und 9 zeigen Querschnit¬ te von Speicherzellen, die entlang einer Linie zwischen B und B' angeordnet sind, die parallel zu der zweiten Richtung 302 verläuft.
Figur 5 zeigt den Bereich gemäß Figur 3 nach einem weiteren Verfahrensschritt. Eine Oxid-Nitrid-Oxid- (ONO) Schicht 66 wird auf die freigelegte Oberfläche 112 des Halbleiter- Substrats 1 sowie die obere Oberfläche und Seitenwände der Gate-Inseln 5 aufgebracht. Die ONO-Schicht 66 umfasst eine Nitridschicht 6 (z.B. Siliziumnitrid) , die zwischen einer o- beren Oxidschicht 7 (z.B. Siliziumdioxid) und einer unteren Oxidschicht 5 (z.B. Siliziumdioxid) eingebettet ist. Anstatt einer Nitridschicht kann jedes beliebige nichtleitende La¬ dungsfängermaterial verwendet werden. Dieser Verfahrens- schritt führt zur Form der ONO-Schicht 66 gemäß der Erfin- düng, die horizontale Abschnitte 661 auf der Oberseite der Gate-Inseln 4 und dazwischen sowie vertikale Abschnitte 662 aufweist, die auf den Seitenwänden 33 der Gate-Inseln 4 ange¬ ordnet sind.
Ein optionaler Schritt umfasst das Einfügen von Dotierionen zum Ausbilden einer Dotiersubstanz, insbesondere einer Im¬ plantation 80 mit Anti-Durchgriff-Merkmalen, die als Diffusi¬ onssperre und zur Isolierung der Gate-Elektroden 3a dient. Die Implantation 80 wird durch die ONO-Schicht in das Sub- strat eingebracht. Die Dotierionen sind nicht in der Lage, die Gate-Inseln 4 zu durchdringen, was zu einem Fehlen der Anti-Durchgriff-Implantation 80 unterhalb der Gate-Inseln 4 führt. Vorzugsweise werden Indium-Ionen verwendet. Indium- Ionen sind größer und weniger beweglich als Bor-Ionen. Infol- gedessen wird die Diffusion der implantierten Ionen verrin¬ gert während weiterer Schritte, insbesondere von Schritten, die mit einer erhöhten Temperatur einhergehen, wie sie zum Aktivieren einer Implantation verwendet wird. Obwohl die An- ti-Durchgriff-Implantation 80 zwischen den Reihen und den Spalten der Gate-Inseln 4 angeordnet ist, wird sie insbeson¬ dere verwendet, um aneinander angrenzende Reihen von Gate- Elektroden 3a zu isolieren, da der Abstand zwischen denen kleiner als der Abstand zwischen benachbarten Spalten von Ga¬ te-Elektroden 3a ist.
Figur 6 zeigt einen Bereich gemäß Figur 5 und entlang der Li¬ nie AA', die parallel zu der ersten Richtung 301 verläuft, nach einem weiteren Verfahrensschritt. Eine Nitridschicht 88 wird auf die ONO-Schicht 66 aufgebracht, wobei horizontale Abschnitte 88a und vertikale Abschnitte 88b ausgebildet wer¬ den. Die vertikalen Abschnitte 88b der Nitridschicht 88 bil¬ den Seitenwände von Gräben 40 aus, die sich zwischen benach- barten Gate-Inseln 4 befinden. Die horizontalen Abschnitte
88a der Nitridschicht 88, die zwischen den Gate-Inseln 4 lie¬ gen, bilden die unteren Wände der Gräben 40.
Figur 7 zeigt einen Bereich entlang der Linie BB', die paral- IeI zu der zweiten Richtung 302 ausgerichtet ist, nach dem gleichen Verfahrensschritt. Der Abstand der Gate-Inseln 4, die entlang der Linie BB' angeordnet sind, ist kleiner als entlang der Linie AA1.
Die Nitridschicht 88 wird auf die ONO-Schicht 66 aufgebracht. Die Dicke der Nitridschicht 88 wird genau angepasst, um den gesamten Raum zwischen den benachbarten Gate-Inseln 4 zu fül¬ len. Der Querschnitt der Nitridschicht 88 sieht kammförmig aus mit horizontalen Abschnitten 88a über der oberen Oberflä- che der Gate-Inseln 4 und dazwischenliegenden vertikalen Ab¬ schnitten 88b. Zwischen benachbarten Gate-Inseln 4, die ent¬ lang der Linie BB1 angeordnet sind, sind keine Gräben vorhan¬ den. Aufgrund des Unterschieds zwischen dem Abstand von Spal- ten und dem Abstand von Reihen der Gate-Inseln 4 liegen Grä¬ ben 40 nur parallel zu der zweiten Richtung 302 vor.
Die vertikalen Abschnitte 88b der Nitridschicht 88 dienen als Mittel, um die Gate-Inseln 4 der jeweiligen Speicherzellen zu isolieren und die Diffusion der implantierten Ionen zu stop¬ pen. Der Abstand zwischen den Gate-Inseln 4 muss sorgfältig angepasst werden. Einerseits soll der Abstand zwischen den Gate-Inseln 4 klein sein. Andererseits muss die Dicke der Nitridschicht 88, die den gesamten Raum zwischen aneinander angrenzenden Reihen von Gate-Inseln 4 füllt, geeignet sein, die Diffusion von Dotierionen beträchtlich zu reduzieren und die Gate-Elektroden 3a zu isolieren.
Figur 8 zeigt einen zu der ersten Richtung 301 parallelen Be¬ reich gemäß Figur 6 nach einem weiteren Verfahrensschritt, der ein starkes Überätzen umfasst, um die horizontalen Ab¬ schnitte 88b der Nitridschicht 88 und die darunter liegende ONO-Schicht 66 zu entfernen. Die obere Oberfläche der Gate- Insel 4 wird freigelegt. Die horizontale Nitridschicht 88b und die ONO-Schicht 66, die unter der Oberfläche der unteren Wand des Grabens 40 liegt, werden entfernt, was zu einer Lü¬ cke 9 führt. Die Lücke 9 trennt die horizontalen Abschnitte 661 der ONO-Schicht 66 zwischen zwei angrenzenden Gate-Inseln 3a. Die vertikalen Abschnitte 88b der Nitridschicht 88 blei¬ ben, um einen Nitrid-Abstandsbereich 8 auszubilden.
Figur 9 zeigt einen Bereich entlang der zweiten Richtung 302 gemäß Figur 7 nach dem gleichen Verfahrensschritt. Der voll- ständig gefüllte Raum zwischen den angrenzenden Gate-Inseln 4 bleibt, um einen Nitrid-Abstandsbereich 8 auszubilden, der als ein Mittel zum Isolieren von angrenzenden Gate-Elektroden 3a dient. Der Ätzprozess entfernt nur Schichten auf der Ober¬ seite der Gate-Inseln 4.
Figur 10 zeigt einen Bereich gemäß Figur 8 nach einem weite- ren Verfahrensschritt . Dotierionen werden durch die Lücke 9 eingebracht, um eine Bitleitung 10 auszubilden. Die Bitlei¬ tung 10 ist unter der Lücke 9 und angrenzenden Abschnitten der ONO-Schicht 66 angeordnet. Die Bitleitung 10 verläuft pa¬ rallel zu der ersten Richtung 301 und zwischen benachbarten Spalten der Gate-Inseln 4.
Es ist nicht möglich, Dotierionen zwischen benachbarten Rei¬ hen der Gate-Inseln 4 in das Substrat 1 einzubringen, da der Nitrid-Abstandsbereich 8 den gesamten Raum dazwischen aus- füllt, wie in Figur 9 gezeigt. Die Dotierionen werden von den Nitrid-Abstandsbereichen 8 gestoppt.
Ein Kanalbereich 110 befindet sich unter der Gate-Elektrode 3a und zwischen zwei Bitleitungen 10. Der Kanalbereich 110 weist die gleiche Dotierung auf wie die Zellwanne 100. Hori¬ zontale Abschnitte 661 der L-förmigen ONO-Schicht 66 befinden sich über der Bitleitung 10. Die Ecke 507 der L-förmigen ONO- Schicht 66, insbesondere die Ecke 606 der Nitridschicht 6, befindet sich vorzugsweise über einer Übergangszone 120, der zwischen der Bitleitung 10 und dem Kanalbereich 110 liegt.
Die bevorzugte Ausführungsform der Erfindung umfasst Arsen- Ionen zur Dotierung. Die Kombination von Bor- oder Indium- Ionen für eine Zellwanne 100 und Arsen oder einem anderen E- lement der Spalte IV im Periodensystem der Elemente (z.B.
Phosphor) führt zu einem n-Kanal. Ein n-Kanal wird einem p- Kanal vorgezogen, weil sich die Elektronen schneller bewegen als die Locher, was zu einem schnelleren Programmier- und Löschprozess der Speicherzelle führt .
Nach dem Implantieren wird die Halbleiterschaltungsanordnung auf eine Temperatur von etwa 1050 0C erhitzt, um die Implan¬ tation zu aktivieren.
Figur 11 zeigt einen Bereich gemäß Figur 10 nach einem weite¬ ren Verfahrensschritt . Eine Oxidleitung wird in der Lücke 9 über der Bitleitung 10 aufgebracht. Die Oxidleitung 11 trennt die ONO-Schicht 66 und isoliert die Bitleitung 10. Aufgrund des Oxidationsprozesses wird eine dünne Rest-Oxidschicht 12 auf der oberen Oberfläche der Gate-Inseln 4 aufgebracht.
Figur 12 zeigt den Bereich gemäß Figur 11 nach einem weiteren Verfahrensschritt. Die Rest-Oxidschicht 12 auf der oberen O- berflache der Gate-Inseln 4 wird geätzt. Aufgrund des Ätzpro¬ zesses wird ein oberer Bereich der Oxidleitung 11 geätzt und angrenzende Bereiche des Nitrid-Abstandsstücks werden seit- lieh ebenfalls geätzt. Die Isolierung wird durch den Ätzpro- zess nicht beeinflusst wegen der Dicke der Oxidleitung 11 und des Nitrid-Abstandsbereiches 8.
Figur 13 zeigt den Bereich gemäß Figur 12 nach einem weiteren Verfahrensschritt. Eine Wortleitung 13 wird durch Aufbringen von Polysilizium mit Wolframsilizid ausgebildet. Alternativ werden andere Metalle oder Metallsilizide verwendet. Die Wortleitung 13 wird mit den Gate-Elektroden 3a verbunden. Po¬ lysilizium mit Wolframsilizid leitet besser als reines PoIy- Silizium. Andere Silizide, wie beispielsweise Titansilizid, Kobaltsilizid oder Nickelsilizid können alternativ verwendet werden. Trotzdem enthalten die Gate-Elektroden 3a Polysilizi¬ um, das gegenüber dem Ätzprozess der Gate-Inseln 4 robuster ist. Der Halbleiter-Bereich wird von einer Abdeck- Nitridschicht 14 zum Schutz abgedeckt.
Figur 14 zeigt eine Draufsicht der Speicherzellen gemäß Figur 4 nach weiteren Verfahrensschritten, die oben beschrieben worden sind. Vertikale Abschnitte der ONO-Schicht 66 befinden sich an den Seitenwänden der Gate-Inseln 4. Der Nitrid- Abstandsbereich 8 befindet sich an den vertikalen Abschnitten 662 der ONO-Schicht 66, welche Seitenwände der Gräben 40 aus- bilden, die parallel zu der zweiten Richtung 302 angeordnet sind. Die Oxidleitungen 11 über den Bitleitungen 10 liegen zwischen benachbarten Spalten der Gate-Inseln 4.
Das Schreiben, Löschen oder Lesen jeder Speicherzelle wird durchgeführt, indem die entsprechenden Ansteuerungsspannungen an die Bitleitungen und die Wortleitung angelegt werden, die mit der jeweiligen Speicherzelle verbunden sind.
Die oben beschriebenen bevorzugten Herstellungsschritte be- schreiben auch ein bevorzugtes Ausführungsbeispiel der erfin¬ dungsgemäßen Speicherzelle.
Ein weiterer Schritt, der hier nicht dargestellt ist, umfasst das Einfügen eines Metallkontaktes in die vergrabene Bitlei- tung 10, ohne dabei mit der Gate-Elektrode 3a eine Verbindung herzustellen. Ein Schritt zum Anpassen der Position des Me¬ tallkontakts wird erleichtert durch die Dicke des isolieren¬ den Nitrid-Abstandsbereichs 8, der sich um der Gate-Elektrode 3a befindet.
Figur 15 zeigt einen Querschnitt eines Speicherzellenfeldes 160 mit Reihen und Spalten. Der Querschnitt von Speicherzel¬ len 160, die in der Reihe angeordnet sind, erfolgt gemäß der Linie AA1 (siehe Figur 14) , die parallel zu der ersten Rich¬ tung 301 ausgerichtet ist. Eine Speicherzelle 160 und Teile von zu beiden Seiten angrenzenden Speicherzellen 160 werden gezeigt .
Die Speicherzelle 160 umfasst einen Transistorkörper 150 mit einer oberen Oberfläche 111. Unter der oberen Oberfläche 111 befindet sich eine Zellwanne 100, die einen ersten Dotie¬ rungsbereich 10a und einen zweiten Dotierungsbereich 10b mit einem dazwischenliegenden Kanalbereich 110 umfasst. Eine Ga¬ te-Elektrode 3a ist über dem Kanalbereich 110 angeordnet und davon durch ein Gate-Dielektrikum 2a getrennt. Das Gate- Dielektrikum 2a umfasst beispielsweise Siliziumdioxid. Eine Bitleitung 10 verbindet die ersten Dotierungsbereiche 10a o- der die zweiten Dotierungsbereiche 10b, die in einer Spalte angeordnet sind, die parallel zu der zweiten Richtung 302 verläuft. Es werden nur die ersten und zweiten Dotierungsbe¬ reiche 10a, 10b dargestellt, da die Bitleitungen 10 normal zum Querschnitt ausgerichtet sind. Die oben beschriebene op- tionale Anti-Durchgriff-Implantation 80 ist ebenfalls in Fi¬ gur 15 gezeigt. Sie befindet sich unter der oberen Oberfläche 111 zwischen den Gate-Inseln 4, unterhalb und um die ersten und zweiten Dotierungsbereiche 10a, 10b.
Eine Oxid-Nitrid-Oxid- (ONO) Schicht 66 ist über der oberen
Oberfläche 111 des Transistorkörpers 150 und den Seitenwänden 33 der Gate-Elektrode 3a angeordnet. Die ONO-Schicht 66 um¬ fasst eine Nitridschicht 6, die zwischen einer oberen Oxid¬ schicht 7 und einer unteren Oxidschicht 5 eingebettet ist. Die Nitridschicht 6 umfasst beispielsweise Siliziumnitrid. Anstatt Siliziumnitrid kann jedes nichtleitende Ladungsfän¬ germaterial verwendet werden. Die ONO-Schicht 66 umfasst erste Abschnitte 661 und zweite Abschnitte 662. Die ersten Abschnitte 661 der ONO-Schicht 66 verlaufen im Wesentlichen parallel zu der oberen Oberfläche 111 des Transistorkörpers 150. Die unteren Oberflächen 51 der ersten Abschnitte 661 der ONO-Schicht 66 befinden sich mit der oberen Oberfläche 111 des Transistorkörpers 150 in Kon¬ takt. Die zweiten Abschnitte 662 der ONO-Schicht 66 grenzen an die Gate-Insel 4 an und erstrecken sich in einer Richtung, die im Wesentlichen nicht parallel zu der oberen Oberfläche 111 des Transistorkörpers 150 ist. Insbesondere sind die zweiten Abschnitte 662 der ONO-Schicht 66 im Wesentlichen vertikal zu der oberen Oberfläche 111 des Transistorkörpers 150. Die unteren Oberflächen 52 der zweiten Abschnitte 662 der ONO-Schicht 66 sind mit Seitenwänden 33 der Gate-Insel 4 in Kontakt.
Die L-förmige ONO-Schicht 66 umfasst einen Eckbereich der Nitridschicht 6, der vorzugsweise über einer Übergangszone 120 liegt, die sich zwischen einem der ersten und zweiten Do- tierungsbereiche 10a, 10b und dem Kanalbereich 110 befindet. Der Eckbereich dient als ein Ladungsfängerbereich der Spei¬ cherzelle 160. Es gibt Ladungsfängerbereiche Cl, C2 zu beiden Seiten der Gate-Insel 4. Es ist keine direkte Nitrid- Verbindung zwischen den Ladungsfängerbereichen Cl, C2 einer Speicherzelle 160 vorhanden.
Die ersten Abschnitte 661 der ONO-Schicht 66 befinden sich über den ersten und zweiten Dotierungsbereichen 10a, 10b. Sie werden durch die Oxidleitung 11 getrennt, die sich über der Bitleitung 10 befindet.
Die L-förmige ONO-Schicht 66 weist eine obere Oberfläche 77 auf, die von einer Nitridschicht bedeckt ist, die einen ver- tikalen Nitrid-Abstandsbereich 8 ausbildet, der als Mittel zum Isolieren aneinander angrenzender Gate-Elektroden 3a dient.
Eine Wortleitung 13 verbindet die Gate-Elektroden 3a, die in einer Reihe angeordnet sind. Der Halbleiter-Bereich ist durch eine Abdeck-Nitridschicht 14 zum Schutz abgedeckt.
Zum Programmieren, Lesen oder Löschen einer Speicherzelle 160 müssen die entsprechenden Ansteuerungsspannungen an die Bit¬ leitungen 10 und die Wortleitung 13 angelegt werden, die mit der jeweiligen Speicherzelle 160 verbunden sind. Das Verfah¬ ren zum Programmieren eines ersten Bits und eines zweiten Bits und das Löschen und das Lesen der jeweiligen Bits ist bereits im Abschnitt über den bisherigen Stand der Technik beschrieben worden. Besondere Merkmale der erfindungsgemäßen Speicherzelle 160 in Bezug auf das Programmieren, Lesen und Löschen werden im Folgenden beschrieben.
Einer der ersten und zweiten Dotierungsbereiche 10a, 10b dient als Drain, und der andere dient als Source. Zum Pro¬ grammieren eines ersten Bits werden Programmierspannungen an die Bitleitung 10 angelegt, die den ersten Dotierungsbereich 10a und die Wortleitung 13 verbindet, die mit der Gate- Elektrode 3a der jeweiligen Speicherzelle 160 verbunden ist. Die Bitleitung 10, die mit dem zweiten Dotierungsbereich 10b verbunden ist, ist geerdet. Infolgedessen werden Elektronen in den ersten Ladungsfängerbereich Cl injiziert, der zum ers¬ ten Dotierungsbereich 10a benachbart ist.
In ähnlicher Weise führt das Anlegen entsprechender Program¬ mierspannungen an den zweiten Dotierungsbereich 10b und die Gate-Elektrode 3a dazu, dass Elektronen in den zweiten La- dungsfängerbereich C2 eingebracht werden, der zum zweiten Do¬ tierungsbereich 10b benachbart ist.
Das Lesen und Löschen des ersten und zweiten Bits umfasst die Schritte, die in dem Abschnitt zum bisherigen Stand der Tech¬ nik beschrieben worden sind.
Aufgrund der Trennung der ersten und zweiten Ladungsfängerbe- reiche Cl, C2 werden die Wechselwirkungen, die während des Lesens, Programmierens oder Löschens auftreten, abgemildert. Aufgrund der fehlenden Nitridschicht unter der Gate-Elektrode 3a können Ladungen, insbesondere Löcher, sich nicht in den Kanalbereich 110 bewegen, der sich unter der Gate-Elektrode 3a befindet. Daher wird eine spontane Injektion in die ONO- Schicht 66 unwahrscheinlicher. Restladungen in der Nitrid¬ schicht 6, insbesondere Löcher, bewegen sich nach oben, was bedeutet, dass sie die Speicherzelle kaum beeinflussen.
Die erfindungsgemäße Speicherzelle und das entsprechende Speicherzellenfeld sorgen für eine vorteilhafte Ausrichtung der Ladungsträger in der Oxid-Nitrid-Oxid-Schicht, wodurch das Problem von verschiedenen Mobilitätsgraden von Elektronen und Löchern im Nitrid gemildert wird.
Bezugszeichen:
1 Substrat 100 Zellwanne 111 obere Oberfläche
112 freigelegte obere Oberfläche
2 Oxidschicht
3 Polysilizium-Schicht 2a Gate-Dielektrikum 3a Gate-Elektrode
4 Gate-Insel
33 Seitenwände der Gate-Insel
5 untere Oxidschicht
6 Nitridschicht 7 obere Oxidschicht
66 Oxid-Nitrid-Oxid-Schicht
661 horizontale Abschnitte der Oxid-Nitrid-Oxid-Schicht
662 vertikale Abschnitte der Oxid-Nitrid-Oxid-Schicht
51 untere Oberfläche der horizontalen Abschnitte der Oxid- Nitrid-Oxid-Schicht
52 untere Oberfläche der vertikalen Abschnitte der Oxid- Nitrid-Oxid-Schicht
77 obere Oberfläche der Oxid-Nitrid-Oxid-Schicht
507 Ecke der Oxid-Nitrid-Oxid-Schicht 606 Ecke der Nitridschicht
8 Nitrid-Abstandsbereich
88 Nitridschicht
88a horizontaler Abschnitt der Nitridschicht
88b vertikaler Abschnitt der Nitridschicht 9 Lücke
10 Bitleitung
10a erster Dotierungsbereich
10b zweiter Dotierungsbereich 110 Kanalbereich
120 Übergangszone
11 Oxidleitung
12 Rest-Oxidschicht 13 Wortleitung
14 Abdeck-Nitridschicht
40 Graben
80 Anti-Durchgriff-Implantation
150 Transistorkörper 160 Speicherzelle
301 erste Richtung
302 zweite Richtung
Cl erster Ladungsfängerbereich
C2 zweiter Ladungsfängerbereich

Claims

Patentansprüche:
1. Halbleiterschaltungsanordnung zur Ausbildung einer Spei¬ cherzelle umfassend:
- ein Transistorkörper (150) mit einer oberen Oberfläche (111) , und einem ersten Dotierungsbereich (10a) und einem zweiten Dotierungsbereich (10b) sowie einem Kanalbereich (110) , der zwischen dem ersten Dotierungsbereich (10a) und dem zweiten Dotierungsbereich (10b) angeordnet ist;
- ein Gate-Dielektrikum (2a) , das sich oberhalb der obe¬ ren Oberfläche (111) des Transistorkörpers (150) befindet;
- eine Gate-Elektrode (3a) , die über dem Kanalbereich (110) und auf dem Gate-Dielektrikum (2a) derart angeordnet ist, dass das Gate-Dielektrikum (2a) sich zwischen der Gate- Elektrode (3a) und der oberen Oberfläche (111) des Transis¬ torkörpers (150) befindet; und
- eine Oxid-Nitrid-Oxid-Schicht (66) mit ersten Ab¬ schnitten (661) , die jeweils eine untere Oberfläche (51) auf¬ weisen, und zweiten Abschnitten (662) , die jeweils eine unte¬ re Oberfläche (52) aufweisen;
wobei die ersten Abschnitte (661) der Oxid-Nitrid-Oxid- Schicht (66) über den ersten und zweiten Dotierungsbereichen (10a, 10b) angeordnet sind, und die unteren Oberflächen (51) der ersten Abschnitte (661) der Oxid-Nitrid-Oxid-Schicht (66) im Wesentlichen parallel zu der oberen Oberfläche (111) des Transistorkörpers (150) sind, und wobei die unteren Oberflächen (51) der zweiten Abschnit¬ te (662) der Oxid-Nitrid-Oxid-Schicht (66) zur Gate-Elektrode (3a) benachbart sind und sich in einer Richtung erstrecken, die im Wesentlichen nicht parallel zu der oberen Oberfläche (111) des Transistorkörpers (150) verläuft.
2. Halbleiterschaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die zweiten Abschnitte (662) der Oxid- Nitrid-Oxid-Schicht (66) sich im Wesentlichen orthogonal zu den ersten Abschnitten (661) der Oxid-Nitrid-Oxid-Schicht (66) erstrecken.
3. Halbleiterschaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die unteren Oberflächen (51) der ersten Abschnitte (661) der Oxid-Nitrid-Oxid-Schicht (66) die obere Oberfläche (111) des Transistorkörpers (150) berühren, und dass die unteren Oberflächen (52) der zweiten Abschnitte (662) der Oxid-Nitrid-Oxid-Schicht (66) Seitenwände (33) der Gate-Elektrode (3a) berühren.
4. Halbleiterschaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Gate-Elektrode (3a) mit Polysilizium ausgebildet ist .
5. Halbleiterschaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass das Gate-Dielektrikum (2a) mit Silizium¬ dioxid oder Siliziumoxid ausgebildet ist.
6. Halbleiterschaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Kanalbereich (110) mit einer Dotier¬ substanz dotiert ist, die entweder Bor und/oder Indium ent¬ hält, und wobei die ersten und zweiten Dotierungsbereiche (10a, 10b) mit Arsen dotiert sind.
7. Halbleiterschaltungsanordnung nach einem der vorherge¬ henden Ansprüche, umfassend eine Vielzahl von Speicherzellen (160) , die in einer Matrix mit Spalten und Reihen angeordnet sind, wobei die Reihen in einer ersten Richtung (301) ausge¬ richtet sind und die Spalten in einer zweiten Richtung (302) ausgerichtet sind, die ihrerseits zur ersten Richtung (301) orthogonal verläuft .
8. Halbleiterschaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass die ersten und zweiten Dotierungsberei¬ che (10a, 10b) der Speicherzellen (160) , die in einer Reihe angeordnet sind, entlang einer zur ersten Richtung (301) pa¬ rallelen Linie ausgerichtet sind.
9. Halbleiterschaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass eine Bitleitung (10) vorgesehen ist, die parallel zu der zweiten Richtung (302) angeordnet ist und die wenigstens zwei aneinander angrenzende Dotierungsbereiche (10a, 10b) elektrisch verbindet, die parallel zu der zweiten Richtung (302) angeordnet sind.
10. Eine Halbleiterschaltungsanordnung nach einem der An¬ sprüche 1 bis 6, umfassend:
- ein Substrat (1) mit einer oberen Oberfläche (111) ;
- eine Vielzahl von Gate-Elektroden (3a) , die auf der oberen Oberfläche (111) des Substrats (1) angeordnet sind, wobei die Gate-Elektroden (3a) in einem Feld angeordnet sind, mit Reihen, die parallel zu einer ersten Richtung (301) ver¬ laufen, und Spalten, die parallel zu einer zweiten Richtung (302) verlaufen, die zu der ersten Richtung (301) orthogonal verläuft;
- eine Vielzahl von Gate-Dielektrika (2a) , wobei eines der Vielzahl der Gate-Dielektrika (2a) zwischen einer der Viel¬ zahl von Gate-Elektroden (3a) und der oberen Oberfläche (111) des Substrats (1) angeordnet ist;
- wenigstens zwei Bitleitungen (10) , die entlang der zweiten Richtung (302) zu beiden Seiten einer Spalte von Ga¬ te-Elektroden (3a) angeordnet sind, wobei die Bitleitungen (10) unter der oberen Oberfläche (111) des Substrats (1) ver¬ graben sind;
- ein Kanalbereich (110) , der in dem Substrat (1) zwi¬ schen den Bitleitungen (10) und unter einer der Gate- Elektroden (3a) angeordnet ist, und
wobei die ersten Abschnitte (661) der Oxid-Nitrid-Oxid- Schicht (66) über den Bitleitungen (10) angeordnet sind
und die unteren Oberflächen (52) der zweiten Abschnitte (662) der Oxid-Nitrid-Oxid-Schicht (66) an die Gate-Elektrode (3a) angrenzen.
11. Halbleiterschaltungsanordnung nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass ein Nitrid- Abstandsbereich (8) vertikal zur oberen Oberfläche (111) des Transistorkörpers (150) oder vertikal zur oberen Oberfläche (111) des Substrats (1) an den Seitenwänden (33) der Gate- Elektrode (3a) angeordnet ist.
12. Halbleiterschaltungsanordnung nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, dass Dotiersubstanzen (80) mit Anti-Durchgriff-Merkmalen zwischen benachbarten Reihen von Gate-Elektroden (3a) angeordnet sind und sich parallel zu der ersten Richtung (30) erstrecken, wobei die Dotiersubstan¬ zen (80) sich unter der oberen Oberfläche (111) des Transis¬ torkörpers (150) oder unter des oberen Oberfläche (111) des Substrats (1) befinden.
13. Halbleiterschaltungsanordnung nach einem der Ansprüche 7 bis 12, dadurch gekennzeichnet, dass eine Oxidleitung (11) auf der Bitleitung (10) angeordnet ist und die Oxidleitung (11) zwischen den ersten Abschnitten (661) der Oxid-Nitrid-Oxid-Schicht (66) angeordnet ist.
14. Halbleiterschaltungsanordnung nach einem der Ansprüche 7 bis 12, dadurch gekennzeichnet, dass eine Wortleitung (13) elektrisch mit wenigstens zwei der Gate-Elektroden (3a) ver¬ bunden ist, die ihrerseits in der gleichen Reihe angeordnet sind.
15. Halbleiterschaltungsanordnung nach Anspruch 14, dadurch gekennzeichnet, dass die Wortleitung (13) mit einem oder meh¬ reren Materialien aus der Gruppe Polysilizium, Metall und Me- tallsilizid ausgebildet ist.
16. Halbleiterschaltungsanordnung nach Anspruch 15, dadurch gekennzeichnet, dass die Wortleitung (13) mit Wolframsilizid ausgebildet ist.
17. Ein Verfahren zum Herstellen einer Halbleiterschaltungs¬ anordnung, das die Schritte umfasst : - Bereitstellen eines Halbleiter-Substrats (1) mit einer oberen Oberfläche (111) ;
- Aufbringen einer Oxidschicht (2) auf das Halbleiter- Substrat (1) ;
- Einbringen von Dotiersubstanzen in das Substrat der¬ art, dass eine Wanne (100) ausgebildet wird;
- Aufbringen einer leitenden Schicht (3) auf die Oxid¬ schicht (2) ;
- teilweises Ätzen der leitenden Schicht (3) und der O- xidschicht (2) zum Ausbilden einer Gate-Insel (4) , wodurch die obere Oberfläche (112) des Halbleiter-Substrats (1) frei¬ gelegt wird und
- Aufbringen einer Oxid-Nitrid-Oxid-Schicht (66) auf die freigelegte obere Oberfläche (112) des Halbleiter-Substrats (1) und die obere Oberfläche und Seitenwände (33) der Gate- Insel (4) .
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass das Aufbringen einer leitenden Schicht (3) das Aufbringen ei- ner Polysilizium-Schicht umfasst.
19. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass der Schritt des Einbringens der Dotiersubstanzen vor dem Schritt des Aufbringens der Oxidschicht (2) durchgeführt wird.
20. Verfahren nach Anspruch 17, des Weiteren umfassend ein Einbringen von Dotiersubstanzen in das Substrat (1) , um einen dotierten Bereich (80) auszubilden, der sich zwischen der Ga¬ te-Insel (4) und einer benachbarten zweiten Gate-Insel (4) befindet, wobei die Gate-Insel (4) und die zweite Gate-Insel (4) entlang einer zweiten Richtung (302) angeordnet sind.
21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass die Dotiersubstanz Anti-Durchgriff-Merkmale aufweist.
22. Verfahren nach Anspruch 17, des Weiteren umfassend
- Aufbringen einer Nitridschicht auf die Oxid-Nitrid- Oxid-Schicht (88) zum Ausbilden von horizontalen und vertika¬ len Abschnitten (88a, 88b) der Nitridschicht (88) und
- Ätzen der horizontalen Abschnitte (88a) der Nitrid¬ schicht (88) und der Oxid-Nitrid-Oxid-Schicht (661) , die un¬ terhalb der horizontalen Abschnitte (88a) der Nitridschicht (88) liegt, um einen Nitrid-Abstandsbereich (8) auszubilden.
23. Verfahren nach Anspruch 22, des Weiteren umfassend das Einbringen von Dotiersubstanzen auf beiden Seiten der Gate- Insel (4) , um einen ersten Dotierungsbereich und einen zwei¬ ten Dotierungsbereich (10a, 10b) auszubilden.
24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass das Einbringen von Dotiersubstanzen zum Ausbilden der Wanne (100) das Einbringen einer von Bor- und/oder Indium- Dotiersubstanzen umfasst, und dass das Einbringen von Dotier¬ substanzen zum Ausbilden des ersten Dotierungsbereichs (10a) und des zweiten Dotierungsbereichs (10b) das Einbringen von Arsen-Dotiersubstanzen umfasst.
25. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass mehrere Gate-Inseln (4) entlang einer Reihe angeordnet sind, und mehrere Gate-Inseln (4) entlang einer Spalte angeordnet sind, wobei die Reihen parallel zu einer ersten Richtung (301) angeordnet sind, und die Spalten parallel zu einer zweiten Richtung (302) , zur ersten Richtung (301) orthogonal angeordnet sind.
26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass mit dem Schritt des Ätzens von horizontalen Abschnitten (88a) der Nitridschicht (88) eine Lücke (9) ausgebildet wird, die parallel zu der zweiten Richtung (302) zwischen benachbarten Spalten von Gate-Inseln (4) liegt.
27. Verfahren nach Anspruch 26, umfassend einen Schritt des Einbringens von Dotiersubstanzen durch die Lücke (9) in die Wanne (100) , um eine Bitleitung (10) auszubilden.
28. Verfahren nach Anspruch 27, des Weiteren umfassend ein Ausbilden einer Oxidleitung (11) in der Lücke (9) und ober¬ halb der Bitleitung (10) .
29. Verfahren nach Anspruch 28, des Weiteren umfassend ein Ausbilden einer Wortleitung (13) , die elektrisch mit wenigs- tens zweien der Gate-Inseln (4) verbunden ist, die in der gleichen Reihe angeordnet sind.
30. Verfahren nach Anspruch 29, dadurch gekennzeichnet, dass die Wortleitung mit einem oder mehreren Materialien aus der Gruppe Polysilizium, Metall und Metallsilizid ausgebildet wird.
31. Verfahren nach Anspruch 30, dadurch gekennzeichnet, dass das Ausbilden einer Wortleitung (3) das Aufbringen von PoIy- silizium und das Ausbilden eines Silizids über dem Polysili- zium umfasst.
32. Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass die Wortleitung (13) mit Wolframsilizid ausgebildet wird.
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