WO2006029956A1 - Halbleiterbauelement sowie zugehöriges herstellungsverfahren - Google Patents

Halbleiterbauelement sowie zugehöriges herstellungsverfahren Download PDF

Info

Publication number
WO2006029956A1
WO2006029956A1 PCT/EP2005/054183 EP2005054183W WO2006029956A1 WO 2006029956 A1 WO2006029956 A1 WO 2006029956A1 EP 2005054183 W EP2005054183 W EP 2005054183W WO 2006029956 A1 WO2006029956 A1 WO 2006029956A1
Authority
WO
WIPO (PCT)
Prior art keywords
dielectric
gate dielectric
gate
spacers
modified
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2005/054183
Other languages
English (en)
French (fr)
Inventor
Jürgen Holz
Klaus SCHRÜFER
Helmut Tews
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of WO2006029956A1 publication Critical patent/WO2006029956A1/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/683—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being parallel to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/222—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Definitions

  • the present invention relates to a Halbleiterbau ⁇ element and an associated manufacturing method and in particular to a semiconductor device with a so-called high-k gate Dielelektrikum with reduced stray fields (fringing fields).
  • FIG. 1 shows a simplified sectional view of a conventional semiconductor component, as used, for example, as a field effect transistor in CMOS integrated circuits.
  • source / drain regions S and D spaced apart from one another are provided in a carrier substrate 1, which is usually made of silicon semiconductor material, for defining a channel region KA, wherein on the surface of the carrier substrate 1, which is usually made of silicon semiconductor material, for defining a channel region KA, wherein on the surface of the carrier substrate 1, which is usually made of silicon semiconductor material, for defining a channel region KA, wherein on the surface of the carrier substrate 1, which is usually made of silicon semiconductor material, for defining a channel region KA, wherein on the surface of the carrier substrate 1, which is usually made of silicon semiconductor material, for defining a channel region KA, wherein on the surface of the carrier substrate 1, which is usually made of silicon semiconductor material, for defining a channel region KA, wherein on the surface of the carrier substrate 1, which is usually made of silicon semiconductor material, for defining a channel region KA, wherein on the surface of the carrier substrate 1, which is usually made of silicon semiconductor material, for defining a channel region KA, wherein on the surface of the carrier substrate 1,
  • a so-called gate dielectric 2 is formed for isolating a gate stack 3 from the channel region KA.
  • the gate stack 3 has spacers 4 on its side walls and has at least one control layer for driving the channel region KA. In this way, a current between the source and drain regions S and D can be controlled.
  • oxides and in particular silicon dioxide and oxynitride have been used as the gate dielectric 2 for such conventional semiconductor components.
  • gate dielectrics For structures or channel lengths greater than 100 nm, such gate dielectrics have sufficiently useful electrical properties, since on the one hand they enable a sufficiently high coupling of the gate stack 3 to the channel region KA via the so-called gate channel capacitance C G K and furthermore sufficient leakage currents, in particular due to tunnels prevent.
  • FIG. 2 shows a simplified sectional view of a further conventional semiconductor component with such small feature sizes or channel lengths, wherein identical reference symbols designate the same or corresponding elements as in FIG. 1, for which reason a repeated description is omitted below.
  • high-k dielectrics are dielectric materials with a high k value, ie a high dielectric constant, which is in particular substantially higher than that of thermal silicon dioxide, which is regarded as a reference dielectric, so to speak.
  • the k value of thermally produced silicon dioxide is about 3.9.
  • the gate dielectric 2 By using such high-k dielectrics as the gate dielectric 2, in particular the physical layer thicknesses relevant for a tunnel leakage current can be substantially increased, while the equivalence layer thicknesses (EOT) which are important for a capacitive coupling or for the electrical properties of the semiconductor component , Equivalent Oxide Thickness) are unchanged.
  • EOT equivalence layer thicknesses
  • disadvantages of such high-k dielectrics are the increased stray fields or "fringing fields" which occur in the edge regions, which lead to increased, but undesired, coupling capacitances C GD to the drain region and C G s to the source region. and gate-source capacitances degrade the electrical properties of the semiconductor device.
  • FIG. 3 shows a simplified sectional view of another such conventional semiconductor component, in which the same reference numbers again describe the same or similar elements as in FIGS. 1 and 2 and a repeated description is omitted below.
  • the gate dielectric 2 is simultaneously structured or removed and then a sidewall capacitor is formed. Insulation layer or an insulating spacer 4 formed on the side walls of the gate stack 3 and the gate dielectric 2.
  • the object of the invention is therefore to provide a semiconductor component and an associated production method which is inexpensive to produce and has improved electrical properties.
  • partial regions of the gate dielectric between the carrier substrate and the spacers have a modification occurring by introducing additional elements, according to which a dielectric constant of the modified partial region is smaller than a dielectric constant of the unmodified gate dielectric.
  • the unwanted stray fields are substantially reduced, with damage to the gate dielectric or undercutting in relevant areas furthermore being prevented.
  • the gate dielectric consists of a high-k dielectric, such as HfO 2 , ZrO 2 or Al 2 O 3 .
  • the modifizier th subregions of the gate dielectric preferably have introduced additional elements such as oxygen, silicon or nitrogen, resulting in a particularly simple and inexpensive modification of the dielectric constant.
  • the source / drain regions may have associated connection doping regions for connecting the channel region, wherein the modified partial regions are formed directly on the surface of the connection doping regions. In this way, one obtains particularly high-quality semiconductor devices.
  • a distribution of the introduced additional elements in the modified subregions has a perpendicular or oblique implantation doping profile, as a result of which the electrical properties can be further improved.
  • a gate dielectric is formed over the whole area on the surface of the carrier substrate and subsequently a gate stack is produced on the surface of the gate dielectric.
  • a modification of partial regions of the gate dielectric is then carried out by introducing additional elements such that a dielectric constant of the modified partial region is smaller than a dielectric constant of the unmodified gate dielectric.
  • spacers are formed on the side walls of the gate stack and on the surface of the modified partial regions, and the exposed modified partial regions are removed by using the spacers and the gate stack as a mask.
  • source and drain regions are formed in the carrier substrate using the spacers and the gate stack as a mask, whereby a semiconductor component with excellent electrical properties is obtained in a very simple manner.
  • the spacers can be removed again in a further step, as a result of which spacer materials, such as, for example, metals, which further simplify a modification of the partial regions of the gate dielectric, can also be used.
  • spacer materials such as, for example, metals, which further simplify a modification of the partial regions of the gate dielectric, can also be used.
  • FIG. 1 shows a simplified sectional view of a conventional semiconductor component
  • FIG. 2 shows a simplified sectional view of a further conventional semiconductor component
  • FIG. 3 shows a simplified sectional view of a further conventional semiconductor component
  • FIGS. 4A to 4E simplified sectional views to illustrate essential method steps in the production of a semiconductor component according to a first exemplary embodiment
  • FIG. 5 a simplified sectional view to illustrate an essential method step in the production of a semiconductor component according to a second embodiment Embodiment
  • Figures 6A and 6B are simplified sectional views illustrating essential process steps in the manufacture of a semiconductor device according to a third embodiment.
  • FIGS. 4A to 4E show simplified sectional views for illustrating essential method steps in the production of a semiconductor component according to a first exemplary embodiment, wherein the same reference symbols represent identical or corresponding elements or layers as in FIGS. 1 to 3, for which reason the description there will be referenced.
  • a thin dielectric layer is preferably formed over the entire area as a gate dielectric 2 on a carrier substrate 1, which represents, for example, a semiconductor wafer and preferably consists of monocrystalline silicon semiconductor material.
  • the gate dielectric 2 For example, by means of a chemical vapor deposition (CVD) process, atomic layer deposition (ALD), atomic layer deposition (ALD), sputtering (PVD, Physical Vapor Deposition) or by similar methods, the gate dielectric 2 till deposited on the surface of the carrier substrate 1, wherein optionally a chemical cleaning can be carried out beforehand.
  • CVD chemical vapor deposition
  • ALD atomic layer deposition
  • ALD atomic layer deposition
  • PVD Physical Vapor Deposition
  • gate dielectric 2 In order to realize in particular sub-100 nm semiconductor components in which a channel length is far below 100 nm, so-called high-k dielectrics or dielectric materials with a high k value or high dielectric constant as gate dielectric 2 are preferably used. A physical thickness of this gate dielectric results from the so-called “equivalent oxide thickness" EOT (Equivalent Oxide Thickness), which relates to SiO 2 as the reference material Canal area and behave thus largely the same.
  • EOT Equivalent Oxide Thickness
  • the equivalent oxide thickness is defined by the relationship:
  • EOT (k 0 / k) x T phys , where k 0 is the dielectric constant of silicon dioxide and is approximately 3.9, while k denotes the dielectric constant of the particular high-k material used and T ph y s is an actual physical layer thickness represents. Consequently, as the dielectric constant k increases, an actual layer thickness of the gate dielectric 2 can be significantly increased, as a result of which, in particular, a tunnel leakage current from the gate into the substrate or channel region KA is substantially reduced.
  • the high-k materials shown in Table 1 are preferably used for the realization of the gate dielectric 2 and deposited with a corresponding layer thickness.
  • HfO 2 , ZrO 2 and / or Al 2 O 3 and their silicates and nitrates or ternary and quaternary compounds of Hf, Zr, Al, Si, N and O are preferred candidates.
  • the exact chemical composition depends on the ratios of the deposited amounts of the individual components.
  • the stated k values depend on the source materials used and the deposition processes and vary considerably.
  • high-k materials are conceivable, as are combinations of different high-k layers with one another or layer sequences consisting of silicon dioxide or silicon nitride and one or more high-k layers.
  • annealing steps for carrying out a thermal annealing of the gate dielectric can be carried out, whereby, for example, the dielectric properties, in particular of the high-k layer, can be improved.
  • a so-called gate stack 3 is formed on the surface of the gate dielectric 2, wherein, for example, an electrically conductive control layer is deposited over the whole area and patterned by means of a hard mask and a photoresist, not shown.
  • doped polysilicon or so-called metal gates are used as the control layer of the gate stack 3.
  • silicon nitride or silicon oxides are patterned by means of a photolithographic process and transferred into the control layer using a dry or wet etching process, thereby obtaining the gate stack 3 shown in FIG. 4A.
  • etching is carried out only up to the gate dielectric 2, and thus the carrier substrate 1 continues to be used. at least in the region of the gate stack 3 is initially covered by the gate dielectric 2.
  • the hard mask or the gate stack 3 can optionally be carried out in particular for the production of further reduced gate lengths in advanced technologies. Gate lengths of less than 50nm can be realized. Subsequently, in a further step optionally side wall insulation layers or thin insulating spacers (not shown) can be formed or deposited on the gate stack.
  • RIE reactive ion etch
  • a modification is now carried out using the gate stack 3 as a mask by introducing additional elements in the unprotected sections of the gate dielectric so that a dielectric constant of the modified section 2A of the gate dielectric is smaller than a dielectric constant of the gate modified gate dielectric 2 immediately below the gate stack 3rd
  • a modifying implant I ⁇ for implanting additional elements into the high-k material of the gate dielectric 2 is performed to effect a reduction in the dielectric constant in these subregions 2A.
  • silicon is preferably implanted in the exposed subregions 2A, resulting in HfSiO as a resulting or modified dielectric material with a reduced k value.
  • Ge ions could also be implanted in such a dielectric layer.
  • HfON is used as a high-k material and Si implanted, resulting in a resulting or modified dielectric material HfSiON again yields a reduced dielectric constant k.
  • the other dielectric materials mentioned in Table 1 are also possible, and in particular their compositions or multilayer structures.
  • connection doping for the formation of connection doping regions SA and DA for later source and drain regions in the carrier substrate 1 can also be achieved
  • implantation I A Following implantation I A are performed, preferably a conventional ion implantation using herkömmli ⁇ cher ions, such as boron, is performed.
  • both the terminal implantation I A for the terminal doping and the modifying implantation I K for the dielectric modification take place essentially perpendicular to the surface of the carrier substrate 1 or to the surface of the gate dielectric 2, as a result of which the structure of the gate stack 3 with regard to the modification and with regard to the connection doping can be transferred very precisely into the gate dielectric 2 and the carrier substrate 1 (left and right next to the gate stack 3).
  • the high dielectric constant necessary for an excellent gate coupling therefore continues to be present, in particular in the region of the channel region KA, while undesired coupling in the edge regions of the gate stack 3 to a source and drain region is purposefully and self-adjustingly reduced on account of the modified gate dielectric ,
  • silicon, oxygen or nitrogen are preferably used for modifying the subareas 2A of the gate dielectric 2
  • a large number of further elements are possible, for example, which originate from the group of rare earths and have a dielectric constant of the high-k Reduce material.
  • these are furthermore F, C, Hf, Zr, Ti, B, Al, Ga, In, Ge, P, As, or Sb.
  • the implantation energy of the modifier implantation I ⁇ preferably excluded so selected, that the vast majority or 95% to 30% of the implanted additional elements remain in the subareas 2A of the gate dielectric, and thus only a small proportion passes into the carrier substrate 1.
  • the distributions of the dopants are selected such that dopants reach both the partial region 2A of the gate dielectric and the near-surface region of the substrate SA and DA.
  • additional scattering layers (not shown in detail) and, in particular, scattering oxides can be deposited over the whole surface of the surface for this purpose.
  • insulating spacers 4 are formed on the side walls of the gate stack 3 and on the horizontal surface of the modified subregions 2A.
  • a conformal deposition of Si 3 N 4 with subsequent anisotropic etching over the entire area is carried out until the exposed portions 2A and the gate stack 3 are re-exposed, resulting in the sectional view illustrated in FIG. 4C.
  • other methods for realizing the insulating spacers 4 can also be carried out.
  • the modified subregions 2 A of the gate dielectric 2, which are not covered by the spacers 4, are now removed to expose the carrier substrate 1.
  • this step together with the step for forming the spacers 4 in FIG. 4D, can be carried out by means of a drying process.
  • Etching process RIE, Reactive Ion Etch
  • RIE Reactive Ion Etch
  • a source and drain region S and D is formed in the carrier substrate 1, for example by a source / drain implantation I s / D , using the spacers 4 and the gate stack 3 as mask.
  • Figure 4E shows a simplified sectional view of the finished semiconductor device as completed after an optional thermal anneal step, e.g. the implantation damage is healed and the source and drain regions S and D are activated with their connection doping regions SA and DA.
  • an optional thermal anneal step e.g. the implantation damage is healed and the source and drain regions S and D are activated with their connection doping regions SA and DA.
  • such a semiconductor component has on the surface of the carrier substrate 1 in the region of the channel region KA an unmodified gate dielectric 2 made of a high-k material which enables the necessary capacitive coupling at a sufficiently high physical layer thickness, while the subregions 2A outside of the channel region KA and substantially between the carrier substrate 1 and the spacers 4 are modified by the introduction of the additional elements in such a way that their dielectric constant is substantially smaller than a dielectric constant of the unmodified gate dielectric 2.
  • the gate-source capacitances as well as the gate-drain capacitances are substantially reduced, whereby the
  • Performance characteristics of the device in particular visibly improve a high speed switching feature.
  • the annealing processes that are also possible at an earlier point in time can be used in the step according to FIG. 4E
  • FIG. 5 shows a simplified sectional view of an essential method step for producing a semiconductor component according to a second exemplary embodiment, in which essentially an oblique ion implantation is carried out, and which essentially corresponds to the method step according to FIG. 4B.
  • the same reference numerals designate the same or corresponding elements or layers as in FIGS. 1 to 4, for which reason a repeated description is omitted below.
  • an ion implantation oriented obliquely to the surface of the carrier substrate can also be carried out, which involves introducing additional elements into the gate.
  • Dielectric 2 and / or the carrier substrate 1 obliquely below the gate stack 3 allows.
  • a resulting overlap region (overlap) can be set very precisely by a selected implantation angle and the chosen implantation energy.
  • the terminal implantation I A can again be realized by a vertical or under an angle implants implantation, again either at the same time, before or after this Titanimplan ⁇ tion I A the modification implantation I ⁇ in the high-k - Dielectric layer 2 takes place. Due to the non-vertical or oblique implantation, the edge zones below the gate stack 3 can be changed particularly effectively. As in the case of a thermal sidewall oxidation, it can be achieved that the dielectric constant in the gate dielectric 2 or in the partial region 2A is reduced by the modification implantation I k . As a result, in turn, smaller fields result at the edge of the gate stack 3, which leads to smaller GIDL leakage currents (gate-induced drain leakage). This is especially important for dynamic random access memory (DRAM) fields. In addition, a reliability or GOI (Gate Oxide Integrity) of the gate dielectric can also be improved by avoiding field peaks at the edge.
  • GOI Gate Oxide Integrity
  • the side wall or the entire surface of the gate stack 3 can also be implanted by oblique implantation in such a way that a conversion of an uppermost layer 3A of the gate stack 3 can be realized.
  • plasma doping essentially represents a non-directional doping, wherein the additional elements are introduced into the exposed regions of the gate dielectric 2 from an ionized gas.
  • additional sidewall oxidation layers 3A can thereby be formed on the surface of the gate stack 3 even when the suitable materials are selected.
  • the additional elements can also be introduced into the exposed subregions 2A of the gate dielectric 2 by means of a doping layer formed all over in order to selectively modify or reduce the dielectric constant.
  • a doping layer formed all over in order to selectively modify or reduce the dielectric constant.
  • Such layers can be formed, for example, by atomic layer deposition (ALD) or chemical vapor deposition (CVD) in the form of doping glasses, wherein a subsequent reaction with the gate dielectric 2 is carried out by thermal annealing.
  • a special case of this embodiment is shown in FIGS. 6A and 6B.
  • FIGS. 6A and 6B show simplified sectional views for illustrating essential method steps in the production of a semiconductor component according to a third exemplary embodiment.
  • the same reference numerals designate the same or corresponding elements as in the figures 1 to 5, which is why a repeated description is omitted below.
  • no modification implantation but a local surface diffusion doping is performed in the step according to FIG. 6A.
  • demagnetization is effected.
  • no modification implants and, as an alternative to FIG. 4C, now modified spacers 4A are formed on the side walls of the gate stack 3, wherein the modified spacers 4A have the additional elements as diffusion material.
  • the modified spacers 4A are produced by means of conventional spacer methods, for example by forming a conformal layer with subsequent anisotropic back etching and can be both insulating and electrically conductive.
  • a step can additionally be carried out for removing this spacer which is present only temporarily, it finally being possible to form a final, preferably insulating, spacer.
  • the subareas 2A are modified below the modified spacers 4A or between the modified spacers 4A and the carrier substrate 1 by outdiffusion of the additional elements from the modified spacer 4A into the initially unmodified gate dielectric 2.
  • a certain modification or reduction of the dielectric constant in the gate dielectric 2 can again be carried out in the edge region also below the gate stack 3, as a result of which an improvement of the electrical properties of the semicon terbauelements can result.
  • the above-described diffusion step can also be carried out at an earlier point in time, it preferably takes place according to FIG. 6B after a source / drain implantation I S / D for forming the source / drain regions S and D, at which time the implantation damage is eliminated heals, the doping regions activated and the modification of the partial regions 2A can be carried out by diffusion out of the spacers 4A in a common thermal annealing step.
  • a distribution of the additional elements in subareas 2A has a perpendicular or an oblique implantation doping profile
  • the semiconductor device according to FIG. 6 has a distribution of the additional elements in FIGS Subareas 2A according to a surface diffusion doping profile. If the above-described plasma doping method was used, the distribution of the additional elements in the partial regions 2A has a plasma doping profile.
  • the invention has been described above with reference to a semiconductor component in which the gate stack consists of an electrically conductive control layer. However, it is not limited thereto and in the same way also includes semiconductor components in which the gate stack 3 also has a charge storage layer and an additional dielectric layer, as used, for example, for realizing non-volatile memory elements in EEPROMs.
  • the invention has been described with reference to specific materials for the carrier substrate and the subsequent layers. However, it is not limited to this and equally includes alternative materials with corresponding properties.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Die Erfindung betrifft ein Halbleiterbauelement sowie ein zugehöriges Herstellungsverfahren, wobei auf einem Trägersubstrat (1) voneinander beabstandete Source-/Draingebiete (S, D) zum Festlegen eines Kanalgebiets (KA) ausgebildet sind. Im Bereich des Kanalgebiets (KA) ist ein Gate-Dielektrikum (2) ausgebildet, an dessen Oberfläche ein Gatestapel (3) mit Spacern (4) ausgebildet ist. Gemäß der vorliegenden Erfindung sind Teilbereiche (2A) des Gate-Dielektrikums (2) zwischen dem Trägersubstrat (1) und den Spacern (4) derart modifiziert, dass eine Dielektrizitätskonstante des modifizierten Teilbereichs (2A) kleiner ist als eine Dielektrizitätskonstante des Gate-Dielektrikums (2).

Description

Beschreibung
Halbleiterbauelement sowie zugehöriges Herstellungsverfahren
Die vorliegende Erfindung bezieht sich auf ein Halbleiterbau¬ element sowie ein zugehöriges Herstellungsverfahren und ins¬ besondere auf ein Halbleiterbauelement mit einem sogenannten High-k-Gate-Dielelektrikum mit verringerten Streufeldern (fringing fields) .
In der Halbleitertechnik besteht grundsätzlich das Bedürfnis, eine steigende Anzahl von Bauelementen in einer integrierten Schaltung bei verringerter Fläche zu realisieren, um bei¬ spielsweise die Kosten zu senken und andererseits die elekt- rischen Eigenschaften zu verbessern. Insbesondere bei in integrierten Schaltungen (Integrated Circuits, IC) verwende¬ ten Halbleiterbauelementen, wie z.B. Feldeffekttransistor¬ strukturen, werden daher jeweilige Kanallängen zunehmend verringert, wobei mittlerweile Kanallängen weit unterhalb von lOOnm erreicht sind.
Figur 1 zeigt eine vereinfachte Schnittansicht eines herkömm¬ lichen Halbleiterbauelements, wie es beispielsweise als Feld¬ effekttransistor in CMOS-integrierten Schaltungen verwendet wird.
Gemäß Fig. 1 sind in einem üblicherweise aus Silizium- Halbleitermaterial bestehenden Trägersubstrat 1 voneinander beabstandete Source-/Draingebiete S und D zum Festlegen eines Kanalgebiets KA ausgebildet, wobei an der Oberfläche des
Trägersubstrats 1 im Bereich des Kanalgebiets KA ein soge¬ nanntes Gate-Dielektrikum 2 zum Isolieren eines Gatestapels 3 vom Kanalgebiet KA ausgebildet ist. Der Gatestapel 3 weist an seinen Seitenwänden Spacer 4 auf und besitzt zumindest eine Steuerschicht zum Ansteuern des Kanalgebiets KA. Auf diese Weise kann ein Strom zwischen dem Source- und Draingebiet S und D gesteuert werden. Üblicherweise wurden für derartige herkömmliche Halbleiter¬ bauelemente Oxide und insbesondere Siliziumdioxid sowie Oxy- nitrid als Gate-Dielektrikum 2 verwendet. Für Strukturen bzw. Kanallängen größer lOOnm weisen derartige Gate-Dielektrika ausreichend brauchbare elektrische Eigenschaften auf, da sie einerseits eine ausreichend hohe Kopplung des Gatestapels 3 zum Kanalgebiet KA über die sogenannte Gate-Kanalkapazität CGκ ermöglichen und darüber hinaus Leckströme insbesondere aufgrund von Tunneln ausreichend verhindern.
Mit der zunehmenden Miniaturisierung und insbesondere dem Verringern der kleinsten Strukturbreiten bzw. der Kanallängen derartiger Halbleiterbauelemente auf Werte weit unter lOOnm ergeben sich wesentliche Probleme insbesondere hinsichtlich der gewünschten Koppeleigenschaften und Leckströme.
Figur 2 zeigt eine vereinfachte Schnittansicht eines weiteren herkömmlichen Halbleiterbauelements mit derartigen kleinen Strukturgrößen bzw. Kanallängen, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente wie in Figur 1 bezeich¬ nen, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
Da bei einem derartigen sub-100 nm Bauelement bzw. bei einer derartigen Verkleinerung insbesondere der Kanallängen her¬ kömmliche Materialien für das Gate-Dielektrikum 2 nicht mehr ausreichend sind, werden zunehmend sogenannte High-k- Dielektrika als Gate-Dielektrikum verwendet. Derartige High- k-Dielektrika sind demzufolge dielektrische Materialien mit hohem k-Wert, d.h. einer hohen Dielektrizitätskonstante, welche insbesondere wesentlich höher ist als die von thermi¬ schem Siliziumdioxid, welches sozusagen als Referenzdie¬ lektrikum betrachtet wird. Der k-Wert von thermisch herge- stelltem Siliziumdioxid liegt hierbei bei ca. 3,9. Durch die Verwendung von derartigen High-k-Dielektrika als Gate-Dielektrikum 2 können insbesondere die für einen Tunnel- Leckstrom relevanten physikalischen Schichtdicken wesentlich erhöht werden, während die für eine kapazitive Kopplung bzw. für die elektrischen Eigenschaften des Halbleiterbauelements bedeutsamen Äquivalenz-Schichtdicken (EOT, Equivalent Oxide Thickness) unverändert sind. Nachteilig bei derartigen High- k-Dielektrika sind jedoch die dadurch in den Randbereichen auftretenden erhöhten Streufelder bzw. „fringing fields", welche zu erhöhten, aber unerwünschten Koppelkapazitäten CGD zum Draingebiet und CGs zum Sourcegebiet führen. Derartige parasitäre Gate-Drain- und Gate-Sourcekapazitäten verschlech¬ tern die elektrischen Eigenschaften des Halbleiterbauele¬ ments.
Zum Teil lässt sich dieses Problem durch einen Aufbau gemäß Figur 3 lösen, wobei die Spacer 4 an den Seitenwänden des Gatestapels 3 nicht auf dem Gate-Dielektrikum 2 aufliegen, sondern bis zum Trägersubstrat 1 reichen.
Figur 3 zeigt eine vereinfachte Schnittansicht eines weiteren derartigen herkömmlichen Halbleiterbauelements, wobei wieder¬ um gleiche Bezugszeichen gleiche oder ähnliche Elemente wie in den Figuren 1 und 2 beschreiben und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
Gemäß Figur 3 wird zur Reduzierung der unerwünschten Streu¬ felder bzw. der parasitären Gate-Sourcekapazität CGS und Gate-Drainkapazität CGD bei der Strukturierung des Gatesta- pels 3 gleichzeitig auch das Gate-Dielektrikum 2 strukturiert bzw. entfernt und anschließend eine Seitenwand-Isolations- schicht bzw. ein isolierender Spacer 4 an den Seitenwänden des Gatestapels 3 und des Gate-Dielektrikums 2 ausgebildet. Obwohl auf diese Weise die unerwünschten Streufelder bzw. fringing fields bzw. die parasitären Kapazitäten wesentlich verringert werden können, ergeben sich insbesondere aufgrund des verwendeten Strukturierungsprozesses vor allem an den Seitenwänden des Gate-Dielektrikums Schädigungen wie Strah¬ lenschäden bzw. Unterätzungen, wie sie in der teilvergrößer¬ ten Schnittansicht von Figur 3 dargestellt sind. Derartige Schädigungen bzw. Unterätzungen der Seiten des Gate- Dielektrikums 2 resultieren jedoch in einer verschlechterten Zuverlässigkeit des Halbleiterbauelements und einem erhöhten Leckstrom.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Halblei- terbauelement sowie ein zugehöriges Herstellungsverfahren zu schaffen, welches kostengünstig herzustellen ist und verbes¬ serte elektrische Eigenschaften aufweist.
Diese Aufgabe wird hinsichtlich des Halbleiterbauelements durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Herstellungsverfahrens durch die Maßnahmen des Patentan¬ spruchs 10 gelöst.
Insbesondere weisen hierbei Teilbereiche des Gate-Dielektri- kums zwischen dem Trägersubstrat und den Spacern eine durch Einbringen von zusätzlichen Elementen auftretende Modifizie¬ rung auf, wonach eine Dielektrizitätskonstante des modifi¬ zierten Teilbereichs kleiner ist als eine Dielektrizi¬ tätskonstante des unmodifizierten Gate-Dielektrikums. Auf diese Weise werden die unerwünschten Streufelder wesentlich verringert, wobei eine Beschädigung des Gate-Dielektrikums oder eine Unterätzung in relevanten Bereichen weiterhin ver¬ hindert ist.
Vorzugsweise besteht das Gate-Dielektrikum aus einem High-k- Dielektrikum, wie z.B. HfO2, Zrθ2 oder AI2O3. Die modifizier¬ ten Teilbereiche des Gate-Dielektrikums weisen vorzugsweise eingebrachte zusätzliche Elemente wie Sauerstoff, Silizium oder Stickstoff auf, wodurch sich eine besonders einfache und kostengünstige Modifikation der Dielektrizitätskonstante ergibt. Ferner können die Source-/Draingebiete zugehörige Anschluss- dotiergebiete zum Anschließen des Kanalgebiets aufweisen, wobei die modifizierten Teilbereiche unmittelbar an der Ober¬ fläche der Anschlussdotiergebiete ausgebildet sind. Auf diese Weise erhält man besonders hochwertige Halbleiterbauelemente.
Vorzugsweise weist eine Verteilung der eingebrachten zusätz¬ lichen Elemente in den modifizierten Teilbereichen ein senk¬ rechtes oder schräges Implantations-Dotierprofil auf, wodurch sich die elektrischen Eigenschaften weiter verbessern lassen.
Hinsichtlich des Verfahrens wird nach dem Vorbereiten eines Trägersubstrats zunächst ein Gate-Dielektrikum ganzflächig an der Oberfläche des Trägersubstrats ausgebildet und anschlie- ßend ein Gatestapel an der Oberfläche des Gate-Dielektrikums hergestellt. Unter Verwendung des Gatestapels als Maske wird anschließend eine Modifikation von Teilbereichen des Gate- Dielektrikums durch Einbringen von zusätzlichen Elementen derart durchgeführt, dass eine Dielektrizitätskonstante des modifizierten Teilbereichs kleiner ist als eine Dielektrizi¬ tätskonstante des unmodifizierten Gate-Dielektrikums. Ab¬ schließend werden an den Seitenwänden des Gatestapels und an der Oberfläche der modifizierten Teilbereiche Spacer ausge¬ bildet und unter Verwendung der Spacer und des Gatestapels als Maske die freiliegenden modifizierten Teilbereiche ent¬ fernt. Abschließend werden noch Source- und Draingebiete im Trägersubstrat unter Verwendung der Spacer und des Gatesta¬ pels als Maske ausgebildet, wodurch man auf sehr einfache Weise ein Halbleiterbauelement mit hervorragenden elektri- sehen Eigenschaften erhält.
Vorzugsweise können die Spacer in einem weiteren Schritt wieder entfernt werden, wodurch auch Spacer-Materialien wie z.B. Metalle zum Einsatz kommen können, die eine Modifikation der Teilbereiche des Gate-Dielektrikums weiter vereinfachen. In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend an Hand von Ausführungsbei- spielen unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
Figur 1 eine vereinfachte Schnittansicht eines herkömmli- chen Halbleiterbauelements,
Figur 2 eine vereinfachte Schnittansicht eines weiteren herkömmlichen Halbleiterbauelements,
Figur 3 eine vereinfachte Schnittansicht eines weiteren herkömmlichen Halbleiterbauelements, Figuren 4A bis 4E vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbautelements gemäß einem ersten Ausführungsbeispiel, Figur 5 eine vereinfachte Schnittansicht zur Veranschauli¬ chung eines wesentlichen Verfahrensschritts bei der Herstellung eines Halbleiterbauelements gemäß einem zweiten Ausführungsbeispiel, und Figuren 6A und 6B vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbauelements gemäß einem dritten Ausführungsbeispiel.
Figuren 4A bis 4E zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbauelements gemäß einem ersten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente oder Schichten darstellen wie in den Figuren 1 bis 3, weshalb auf die dortige Beschreibung verwie¬ sen wird. Gemäß Figur 4A wird zunächst auf einem Trägersubstrat 1, welches beispielsweise einen Halbleiterwafer darstellt und vorzugsweise aus monokristallinem Siliziumhalbleitermaterial besteht, eine dünne dielektrische Schicht vorzugsweise ganz- flächig als Gate-Dielektrikum 2 ausgebildet. Beispielsweise wird mittels eines chemischen Dampfabscheideverfahrens (CVD, Chemical Vapor Deposition, oder MOCVD, Metalorganic Vapor Phase Deposition) , einer Atomlagenabscheidung (ALD, Atomic Layer Deposition) , eines Sputterverfahrens (PVD, Physical Vapor Deposition) oder mittels ähnlicher Verfahren das Gate- Dielektrikum 2 an der Oberfläche des Trägersubstrats 1 abge¬ schieden, wobei optional ein chemisches Reinigen vorab durch¬ geführt werden kann.
Zur Realisierung insbesondere von sub-100nm-Halbleiterbau- elementen, bei denen eine Kanallänge weit unterhalb von lOOnm liegt, werden vorzugsweise sogenannte High-k-Dielektrika bzw. dielektrische Materialien mit hohem k-Wert bzw. hoher Die¬ lektrizitätskonstante als Gate-Dielektrikum 2 verwendet. Eine physikalische Dicke dieses Gate-Dielektrikums ergibt sich hierbei aus der sogenannten „Äquivalenz-Oxiddicke" EOT (Equi- valent Oxide Thickness) , welche sich auf SiO2 als Referenzma¬ terial bezieht. Halbleiterbauelemente mit gleicher äquivalen¬ ter Oxiddicke haben die gleiche Koppelkapazität zum Kanalge- biet und verhalten sich damit weitgehend gleich.
Die äquivalente Oxiddicke wird hierbei durch die Beziehung festgelegt:
EOT = (k0 / k) x Tphys, wobei k0 die Dielektrizitätskonstante von Siliziumdioxid ist und ca. 3,9 beträgt, während k die Dielektrizitätskonstante des jeweils verwendeten High-k-Materials bezeichnet und Tphys eine tatsächliche physikalische Schichtdicke darstellt. Mit zunehmender Dielektrizitätskonstante k kann demzufolge eine tatsächliche Schichtdicke des Gate-Dielektrikums 2 we- sentlich vergrößert werden, wodurch insbesondere ein Tunnel- Leckstrom vom Gate in das Substrat bzw. Kanalgebiet KA we¬ sentlich verringert wird. Basierend auf dieser Erkenntnis werden vorzugsweise die in Tabelle 1 dargestellten High-k-Materialien zur Realisierung des Gate-Dielektrikums 2 verwendet und mit einer entsprechen- den Schichtdicke abgeschieden.
Tabelle 1:
High-k-Material k-Wert ( ca . )
HfO2 20-30
HfSiO4 10 - 14
HfSiN
HfON HfSiON
HfAlO 10 - 25
ZrO2 22 - 28
ZrAlO
ZrSiO4 10 - 15 ZrSiON
La2O3 20
LaAlO3 20 - 30
LaSiO
CeO2 15 - 25 CeHfO4 10 - 20
Pr2O3 30
PrAlO 9 - 15
Y2O3 8 - 12
Gd2O3 11 - 14 Yb2O3 12 - 132
Al2O3 8 - 12
Ta2O5 25 - 45
TiO2 80-100
In Tabelle 1 stellen insbesondere HfO2, ZrO2 und/oder Al2O3 sowie deren Silikate und Nitrate oder ternäre und quarternäre Verbindungen aus Hf , Zr, Al, Si , N und 0 bevorzugte Kandida- ten für das Gate-Dielektrikum 2 dar. In allen oben in Tabelle 1 genannten Materialien ist die genaue chemische Zusammenset¬ zung abhängig von den Verhältnissen der abgeschiedenen Mengen der einzelnen Komponenten. Die angegebenen k-Werte hängen von den verwendeten Quellenmaterialien und den Abscheideprozessen ab und variieren erheblich.
Grundsätzlich sind jedoch eine Vielzahl von weiteren soge¬ nannten High-k-Materialien denkbar, wie auch Kombinationen verschiedener High-k Schichten miteinander oder Schichtfolgen bestehend aus Silizium-Dioxid oder Siliziumnitrid und einer oder mehrerer High-k Schichten.
Zur Vergleichbarkeit sei darauf hingewiesen, dass das übli- cherweise als Referenzmaterial verwendete SiÜ2 eine Die¬ lektrizitätskonstante von k = 3,9 aufweist.
Nach dem Ausbilden des Gate-Dielektrikums 2 können optional sogenannte Ausheilschritte zum Durchführen einer thermischen Ausheilung des Gate-Dielektrikums durchgeführt werden, wo¬ durch beispielsweise die dielektrischen Eigenschaften insbe¬ sondere der High-k-Schicht verbessert werden können.
Anschließend wird an der Oberfläche des Gate-Dielektrikums 2 ein sogenannter Gatestapel 3 ausgebildet, wobei beispielswei¬ se eine elektrisch leitende Steuerschicht ganzflächig abge¬ schieden und mittels einer nicht dargestellten Hartmaske und einem Fotoresist strukturiert wird. Als Steuerschicht des Gatestapels 3 werden beispielsweise dotiertes Polysilizium oder sogenannte Metallgates verwendet. Zur Realisierung der Hartmaske werden z.B. Siliziumnitrid oder Siliziumoxide mit¬ tels eines fotolithografischen Verfahrens strukturiert und unter Anwendung eines Trocken- oder Nassätzverfahrens in die Steuerschicht übertragen, wodurch man den in Figur 4A darge- stellten Gatestapel 3 erhält. Bei diesem Strukturierungs- schritt ist zu beachten, dass nur bis zum Gate-Dielektrikum 2 geätzt wird und somit weiterhin das Trägersubstrat 1 zumin- dest im Bereich des Gatestapels 3 vom Gate-Dielektrikum 2 zunächst bedeckt bleibt.
Nach diesem üblicherweise anisotropen Trockenätzverfahren (RIE, reactive ion etch) können optional insbesondere zur Herstellung von weiter verringerten Gatelängen in fortge¬ schrittenen Technologien sogenannte Trimm-Prozesse zum weite¬ ren Verringern der Ausmaße der Fotoresistmaske, der Hartmaske oder des Gatestapels 3 durchgeführt werden. Gatelängen unter- halb von 50nm sind dadurch realisierbar. Anschließend können in einem weiteren Schritt optional nicht dargestellte Seiten- wand-Isolationsschichten oder dünne isolierende Spacer am Gatestapel ausgebildet bzw. abgeschieden werden.
Gemäß Figur 4B wird nunmehr unter Verwendung des Gatestapels 3 als Maske durch Einbringen von zusätzlichen Elementen in den ungeschützten Teilbereichen des Gate-Dielektrikums eine Modifikation derart durchgeführt, dass eine Dielektrizi¬ tätskonstante des modifizierten Teilbereichs 2A des Gate- Dielektrikums kleiner ist als eine Dielektrizitätskonstante des nicht modifizierten Gate-Dielektrikums 2 unmittelbar unterhalb des Gatestapels 3.
Genauer gesagt wird gemäß Figur 4B eine Modifizierungs- Implantation Iκ zum Implantieren von zusätzlichen Elementen in das High-k-Material des Gate-Dielektrikums 2 durchgeführt, um eine Verringerung der Dielektrizitätskonstante in diesen Teilbereichen 2A zu bewirken. Bei Verwendung von HfO2 als dielektrisches Material für das Gate-Dielektrikum 2 wird vorzugsweise Silizium in die freiliegenden Teilbereiche 2A implantiert, wodurch sich HfSiO als resultierendes bzw. modi¬ fiziertes dielektrisches Material mit verringertem k-Wert ergibt. Grundsätzlich könnten in eine derartige dielektrische Schicht auch Ge-Ionen implantiert werden.
Alternativ wird beispielsweise HfON als High-k-Material ver¬ wendet und Si implantiert, wodurch sich als resultierendes bzw. modifiziertes dielektrisches Material HfSiON mit wieder¬ um einer verringerten Dielektrizitätskonstante k ergibt. Grundsätzlich sind jedoch auch die weiteren in Tabelle 1 genannten dielektrischen Materialien möglich und insbesondere deren Zusammensetzungen bzw. Mehrschichtstrukturen.
Gleichzeitig, vor oder nach der Modifizierungs-Implantation Iκ kann gemäß Figur 4B auch eine Anschlussdotierung zum Aus¬ bilden von Anschlussdotiergebieten SA und DA für spätere Source- und Draingebiete im Trägersubstrat 1 mittels einer
Anschluss-Implantation IA durchgeführt werden, wobei vorzugs¬ weise eine herkömmlichen Ionenimplantation mittels herkömmli¬ cher Ionen, wie beispielsweise Bor, durchgeführt wird.
Gemäß Figur 4B erfolgt sowohl die Anschluss-Implantation IA für die Anschlussdotierung als auch die Modifizierungs- Implantation Iκ für die Dielektrikamodifizierung im Wesentli¬ chen senkrecht zur Oberfläche des Trägersubstrats 1 bzw. zur Oberfläche des Gate-Dielektrikums 2, wodurch die Struktur des Gatestapels 3 hinsichtlich der Modifizierung und hinsichtlich der Anschlussdotierung sehr genau in das Gate-Dielektrikum 2 und das Trägersubstrat 1 (links und rechts neben dem Gatesta¬ pel 3) übertragen werden kann. Die für eine hervorragende Gate-Kopplung notwendige hohe Dielektrizitätskonstante ist daher insbesondere im Bereich des Kanalgebiets KA weiterhin vorhanden, während eine unerwünschte Kopplung in den Randge¬ bieten des Gatestapels 3 zu einem Source- und Draingebiet aufgrund des modifizierten Gate-Dielektrikums gezielt und selbstjustierend verringert wird.
Obwohl zum Modifizieren der Teilbereiche 2A des Gate- Dielektrikums 2 vorzugsweise Silizium, Sauerstoff oder Stick¬ stoff verwendet werden, sind eine Vielzahl von weiteren Elementen grundsätzlich möglich, die beispielsweise aus der Gruppe der seltenen Erden stammen und eine Dielektrizi¬ tätskonstante des High-k-Materials verringern können. Insbe¬ sondere sind dies ferner F, C, Hf, Zr, Ti, B, Al, Ga, In, Ge, P, As, oder Sb. In Abhängigkeit von den verwendeten Materia¬ lien für das Gate-Dielektrikum 2 und die verwendeten Schicht¬ dicken dieses Materials werden die Implantationsenergien der Modifizierungs-Implantation Iκ vorzugsweise derart ausge- wählt, dass der weitaus grösste Teil oder 95% bis 30% der implantierten zusätzlichen Elemente in den Teilbereichen 2A des Gate-Dielektrikums verbleiben und somit nur ein geringer Anteil in das Trägersubstrat 1 gelangt.
Ferner können Elemente für die Modifizierungs-Implantation verwendet werden, die gleichzeitig auch für die Anschluss¬ implantation verwendet werden. In diesem Fall werden die Verteilungen der Dotierstoffe derart gewählt, dass Dotier¬ stoffe sowohl in den Teilbereich 2A des Gate-Dielektrikums als auch in den oberflächennahen Bereich des Substrats SA und DA gelangen. Optional können zu diesem Zweck auch zusätzliche nicht dargestellte Streuschichten und insbesondere Streuoxide ganzflächig an der Oberfläche abgeschieden werden.
Gemäß Figur 4C werden nach diesem Modifizieren der nicht vom Gatestapel 3 bedeckten Teilbereiche 2A des Gate-Dielektrikums 2 vorzugsweise isolierende Spacer 4 an den Seitenwänden des Gatestapels 3 und an der horizontalen Oberfläche der modifi¬ zierten Teilbereiche 2A ausgebildet. Beispielsweise wird hierbei eine ganzflächige konformale Abscheidung von Si3N4 mit nachfolgendem anisotropen Ätzen bis zum erneuten Freile¬ gen der modifizierten Teilbereiche 2A und des Gatestapels 3 durchgeführt, wodurch man die in Figur 4C dargestellte Schnittansicht erhält. Grundsätzlich können jedoch auch ande- re Verfahren zur Realisierung der isolierenden Spacer 4 durchgeführt werden.
Gemäß Figur 4D werden nunmehr auch die modifizierten jedoch nicht von den Spacern 4 bedeckten Teilbereiche 2A des Gate- Dielektrikums 2 zum Freilegen des Trägersubstrats 1 entfernt. Grundsätzlich kann dieser Schritt gemeinsam mit dem Schritt zum Ausbilden der Spacer 4 in Figur 4D mittels eines Trocken- ätzverfahrens (RIE, Reactive Ion Etch) in einem Schritt durchgeführt werden. Es können jedoch auch zwei unterschied¬ liche Ätzschritte und insbesondere zunächst ein Trockenätz¬ verfahren zum Ausbilden der Spacer 4 und anschließend ein Nassätzverfahren zum Entfernen der nicht bedeckten Teilberei¬ che 2A mittels Nasschemie durchgeführt werden. Nach diesem Entfernen der freiliegenden modifizierten Teilbereiche 2A des Gate-Dielektrikums 2 wird unter Verwendung der Spacer 4 und des Gatestapels 3 als Maske ein Source- und Draingebiet S und D beispielsweise durch eine Source-/Drainimplantation Is/D im Trägersubstrat 1 ausgebildet.
Figur 4E zeigt eine vereinfachte Schnittansicht des fertigge¬ stellten Halbleiterbauelements, wie es nach einem optionalen thermischen Ausheilschritt fertiggestellt ist, wobei z.B. die Implantationsschäden ausgeheilt und die Source- und Drainge¬ biete S und D mit ihren Anschlussdotiergebieten SA und DA aktiviert werden.
Ein derartiges Halbleiterbauelement besitzt demzufolge an der Oberfläche des Trägersubstrats 1 im Bereich des Kanalgebiets KA ein unmodifiziertes Gate-Dielektrikum 2 aus einem High-k- Material, welches die notwendige kapazitive Kopplung bei einer ausreichend hohen physikalischen Schichtdicke ermög- licht, während die Teilbereiche 2A außerhalb des Kanalgebiets KA und im Wesentlichen zwischen dem Trägersubstrat 1 und den Spacern 4 durch das Einbringen der zusätzlichen Elemente derart modifiziert sind, dass ihre Dielektrizitätskonstante wesentlich kleiner ist als eine Dielektrizitätskonstante des unmodifizierten Gate-Dielektrikums 2. Dadurch können uner¬ wünschte Streufelder bzw. „fringing fields" wesentlich ver¬ ringert werden, wodurch sich die elektrischen Eigenschaften des Halbleiterbauelements wesentlich verbessern. In gleicher Weise werden auch die Gate-Source-Kapazitäten sowie Gate- Drain-Kapazitäten wesentlich verringert, wodurch sich die
Leistungs-Charakteristika des Bauelements insbesondere hin- sichtlich einer Hochgeschwindigkeits-Schalteigenschaft verbessern.
Vorzugsweise können die auch zu einem früheren Zeitpunkt möglichen Ausheilprozesse im Schritt gemäß Figur 4E zum
Durchführen einer thermischen Ausheilung der modifizierten Teilbereiche 2A zu diesem späten Zeitpunkt durchgeführt wer¬ den, wodurch sich eine weitere Verbesserung der elektrischen Eigenschaften des Halbleiterbauelements realisieren lässt. Da gemäß Figur 4E die Spacer 4 weiterhin an der Oberfläche der modifizierten Teilbereiche 2A ausgebildet sind, stellen die gemäß Figur 3 auftretenden Unterätzungen bzw. Beschädigungen des Gate-Dielektrikums keine Probleme dar. Da jedoch die aus der gleichen dielektrischen Schicht bestehenden modifizierten Teilbereiche 2A eine wesentlich verringerte Dielektrizi¬ tätskonstante aufweisen, verringern sich bei einem sehr ein¬ fachen Herstellungsverfahren die Streufelder und die parasi¬ tären Kapazitäten in diesen Bereichen wesentlich.
Figur 5 zeigt eine vereinfachte Schnittansicht eines wesent¬ lichen Verfahrensschritts zur Herstellung eines Halbleiter¬ bauelements gemäß einem zweiten Ausführungsbeispiel, bei dem im Wesentlichen eine schräge Ionenimplantation durchgeführt wird, und der im Wesentlichen dem Verfahrensschritt gemäß Figur 4B entspricht. Gleiche Bezugszeichen bezeichnen hierbei gleiche oder entsprechende Elemente oder Schichten wie in Figuren 1 bis 4, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
Gemäß diesem zweiten Ausführungsbeispiel kann alternativ zu einer senkrechten Ionenimplantation zur Realisierung einer Modifizierung des Gate-Dielektrikums und/oder der Anschluss- dotiergebiete SA und DA auch eine schräg zur Oberfläche des Trägersubstrats ausgerichtete Ionenimplantation durchgeführt werden, die ein Einbringen von zusätzlichen Elementen in das Gate-Dielektrikum 2 und/oder das Trägersubstrat 1 schräg unterhalb des Gatestapels 3 ermöglicht. Vorzugsweise kann hierbei durch einen gewählten Implantationswinkel und die gewählte Implantationsenergie ein resultierender Überlappbe¬ reich (overlap) sehr genau eingestellt werden.
Gemäß diesem Ausführungsbeispiel kann die Anschlussimplanta¬ tion IA wiederum durch eine senkrechte oder unter einem Win¬ kel erfolgende Implantation realisiert werden, wobei wiederum entweder gleichzeitig, vor oder nach dieser Anschlussimplan¬ tation IA die Modifizierungs-Implantation Iκ in die High-k- dielektrische Schicht 2 erfolgt. Durch die nicht senkrechte bzw. schräge Implantation können die Randzonen unterhalb des Gatestapels 3 besonders wirkungsvoll verändert. Ähnlich wie im Fall einer thermischen Seitenwandoxidation kann dadurch erreicht werden, dass durch die Modifizierungs-Implantation Iκ die Dielektrizitätskonstante im Gate-Dielektrikum 2 bzw. im Teilbereich 2A verringert wird. Dadurch ergeben sich wie¬ derum kleinere Felder am Rand des Gatestapels 3, was zu klei¬ neren GIDL-Leckströmen führt (Gate Induced Drain Leakage) . Dies ist insbesondere für DRAM-Felder (Dynamic Random Access Memory) von Bedeutung. Darüber hinaus kann eine Zuverlässig¬ keit bzw. GOI (Gate Oxide Integrity) des Gate-Dielektrikums durch Vermeidung von Feldspitzen am Rand ebenfalls verbessert werden.
Gemäß Figur 5 kann darüber hinaus durch eine schräge Implan¬ tation auch die Seitenwand oder die gesamte Oberfläche des Gatestapels 3 derart implantiert werden, dass sich eine Um¬ wandlung einer obersten Schicht 3A des Gatestapels 3 reali¬ sieren lässt. Wenn beispielsweise Sauerstoff (O) oder Stick- stoff (N) als Modifizierungs-Implantation Iκ verwendet wird, können neben der Modifizierung der Teilbereiche 2A des Gate- Dielektrikums hin zu einem kleineren k auch sogenannte SWOX (Side Wall OXide) bzw. Seitenwandoxidschichten gleichzeitig erzeugt werden.
Eine weitere nicht dargestellte Möglichkeit besteht darin, das Einbringen der zusätzlichen Elemente in die nicht von dem Gatestapel 3 bedeckten Teilbereiche 2A des Gate-Dielektrikums 2 zum Verringern der Dielektrizitätskonstante durch eine Plasmadotierung durchzuführen. Ein derartiges Plasmadoping stellt im Wesentlichen eine ungerichtete Dotierung dar, wobei aus einem ionisierten Gas die zusätzlichen Elemente in die freiliegenden Bereiche des Gate-Dielektrikums 2 eingebracht werden. Wiederum können dadurch auch bei Auswahl der geeigne¬ ten Materialien zusätzliche Seitenwand-Oxidationsschichten 3A an der Oberfläche des Gatestapels 3 ausgebildet werden.
Gemäß einem weiteren nicht dargestellten Ausführungsbeispiel können die zusätzlichen Elemente auch mittels einer ganzflä¬ chig ausgebildeten Dotierschicht in die freiliegenden Teilbe¬ reiche 2A des Gate-Dielektrikums 2 eingebracht werden, um die Dielektrizitätskonstante gezielt zu modifizieren bzw. zu verringern. Derartige Schichten können beispielsweise mittels Atomlagenabscheidung (ALD, atomic layer deposition) oder chemischer Dampfabscheidung (CVD, chemical vapor deposition) in Form von Dotiergläsern ausgebildet werden, wobei eine anschließende Reaktion mit dem Gate-Dielektrikum 2 durch ein thermisches Ausheilen durchgeführt wird. Ein besonderer Fall dieses Ausführungsbeispiels ist in Figuren 6A und 6B darge¬ stellt.
Die Figuren 6A und 6B zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbauelements gemäß einem dritten Ausführungsbeispiel. Gleiche Bezugszeichen bezeichnen hierbei gleiche oder entsprechende Elemente wie in den Figuren 1 bis 5, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
Gemäß diesem dritten Ausführungsbeispiel wird im Schritt gemäß Figur 6A keine Modifizierungs-Implantation sondern eine lokale Oberflächendiffusionsdotierung durchgeführt. Nach dem Ausbilden bzw. Strukturieren des Gatestapels 3 an der Ober¬ fläche des unmodifizierten Gate-Dielektrikums 2 werden demzu- folge abweichend von Figur 4B keine Modifizierungs-Implanta- tionen und alternativ zur Figur 4C nunmehr modifizierte Spacer 4A an den Seitenwänden des Gatestapels 3 ausgebildet, wobei die modifizierten Spacer 4A die zusätzlichen Elemente als Diffusionsmaterial aufweisen. Die modifizierten Spacer 4A werden mittels herkömmlicher Spacerverfahren beispielsweise durch Ausbilden einer konformalen Schicht mit nachfolgendem anisotropen Rückätzen hergestellt und können sowohl isolie¬ rend als auch elektrisch leitend sein. Insbesondere bei Ver- wendung von elektrisch leitenden bzw. metallischen Spacern kann zusätzlich ein Schritt zum Entfernen dieses nur zeitwei¬ se vorhandenen Spacers durchgeführt werden, wobei abschlie¬ ßend ein endgültiger vorzugsweise isolierender Spacer ausge¬ bildet werden kann.
Gemäß Figur 6B erfolgt die Modifikation der Teilbereiche 2A unterhalb der modifizierten Spacer 4A bzw. zwischen den modi¬ fizierten Spacern 4A und dem Trägersubstrat 1 durch Ausdiffu¬ sion der zusätzlichen Elemente aus dem modifizierten Spacer 4A in das zunächst nicht modifizierte Gate-Dielektrikum 2. Ähnlich wie bei der schrägen Modifizierungs-Implantation IA gemäß Figur 5 kann dadurch wiederum im Randbereich auch un¬ terhalb des Gatestapels 3 eine gewisse Modifizierung bzw. Verringerung der Dielektrizitätskonstante im Gate-Dielektri- kum 2 durchgeführt werden, wodurch sich in gewissen Fällen eine Verbesserung der elektrischen Eigenschaften des Halblei¬ terbauelements ergeben kann.
Obwohl der vorstehend beschriebene Diffusionsschritt auch zu einem früheren Zeitpunkt durchgeführt werden kann, findet er vorzugsweise gemäß Figur 6B nach einer Source-/Drain- Implantation IS/D zum Ausbilden der Source-/Draingebiete S und D statt, wobei gleichzeitig die Implantationsschäden ausge¬ heilt, die Dotiergebiete aktiviert und die Modifizierung der Teilbereiche 2A durch Ausdiffusion aus den Spacern 4A in einem gemeinsamen thermischen Ausheilschritt durchgeführt werden kann. Während bei einer Modifizierungs-Implantation gemäß den Aus¬ führungsbeispielen von Figur 4 und 5 eine Verteilung der zusätzlichen Elemente in den Teilbereichen 2A ein senkrechtes oder ein schräges Implantations-Dotierprofil aufweist, be¬ sitzt das Halbleiterbauelement gemäß Figur 6 eine Verteilung der zusätzlichen Elementen in den Teilbereichen 2A gemäß einer Oberflächendiffusions-Dotierprofil. Sofern das vorste¬ hend beschriebene Plasmadotierverfahren verwendet wurde, besitzt die Verteilung der zusätzlichen Elemente in den Teil¬ bereichen 2A ein Plasma-Dotierprofil.
Die Erfindung wurde vorstehend an Hand eines Halbleiterbau¬ elements beschrieben, bei dem der Gatestapel aus einer elekt- risch leitenden Steuerschicht besteht. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch Halblei¬ terbauelemente, bei denen der Gatestapel 3 ferner eine La¬ dungsspeicherschicht und eine zusätzliche dielektrische Schicht aufweist, wie sie beispielsweise zur Realisierung von nicht-flüchtigen Speicherelementen in EEPROMs verwendet wird.
Ferner wurde die Erfindung an Hand spezieller Materialien für das Trägersubstrat und die darauffolgenden Schichten be¬ schrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch alternative Materialien mit entspre¬ chenden Eigenschaften.

Claims

Patentansprüche
1. Halbleiterbauelement mit einem Trägersubstrat (1) , in dem voneinander beabstandete Source-/Draingebiete (S, D) zum Festlegen eines Kanalgebiets (KA) ausgebildet sind; einem Gate-Dielektrikum (2), das an der Oberfläche des Trä¬ gersubstrats (1) im Bereich des Kanalgebiets (KA) ausgebildet ist; und einem Gatestapel (3) mit Spacer (4), die an der Oberfläche des Gate-Dielektrikums (2) ausgebildet sind, dadurch gekenn¬ zeichnet, dass
Teilbereiche (2A) des Gate-Dielektrikums zwischen dem Träger¬ substrat (1) und den Spacern (4) durch Einbringen von zusätz- liehen Elementen derart modifiziert sind, dass eine Die¬ lektrizitätskonstante des modifizierten Teilbereichs (2A) kleiner ist als eine Dielektrizitätskonstante des unmodifi- zierten Gate-Dielektrikums (2) .
2. Halbleiterbauelement nach Patentanspruch 1, dadurch ge¬ kennzeichnet, dass das Gate-Dielektrikum (2) ein High-k- Dielektrikum aufweist.
3. Halbleiterbauelement nach Patentanspruch 2, dadurch ge- kennzeichnet, dass das High-k-Dielektrikum (2) HfÜ2, Zrθ2 oder Al2O3 oder deren Silikate und Nitrate oder ternäre und quarternäre Verbindungen aus Hf, Zr, Al, Si, N und O auf¬ weist.
4. Halbleiterbauelement nach einem der Patentansprüche 1 bis
3, dadurch gekennzeichnet, dass die zum Modifizieren des Gate-Dielektrikums (2) verwendeten Elemente Si, F, C, Hf, Zr, Ti, B, Al, Ga, In, Ge, P, As, Sb, N aufweisen.
5. Halbleiterbauelement nach einem der Patentansprüche 1 bis
4, dadurch gekennzeichnet, dass die Source-/Draingebiete (S, D) Anschlussdotiergebiete (SA, DA) zum Anschließen des Kanal- gebiets (KA) aufweisen und die Teilbereiche (2A) an der Ober¬ fläche der Anschlussdotiergebiete (SA, DA) ausgebildet sind.
6. Halbleiterbauelement nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass eine Verteilung der zusätzli¬ chen Elemente in den Teilbereichen (2A) durch eine senkrechte oder schräge Ionen-Implantation erzeugt wird.
7. Halbleiterbauelement nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass eine Verteilung der zusätzli¬ chen Elemente in den Teilbereichen (2A) ein Plasma- Dotierprofil aufweist.
8. Halbleiterbauelement nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass eine Verteilung der zusätzli¬ chen Elemente in den Teilbereichen (2A) ein Oberflächendiffu- sions-Dotierprofil aufweist.
9. Halbleiterbauelement nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass das Kanalgebiet (KA) eine
Kanallänge kleiner lOOnm aufweist.
10. Verfahren zur Herstellung eines Halbleiterbauelements mit den Schritten: a) Vorbereiten eines Trägersubstrats (1); b) Ausbilden eines Gate-Dielektrikums (2) an der Oberfläche des Trägersubstrats (1); c) Ausbilden und strukturieren eines Gatestapels (3) an der Oberfläche des Gate-Dielektrikums (2); d) Durchführen einer Modifikation von Teilbereichen (2A) des Gate-Dielektrikums (2) unter Verwendung des Gatestapels (3) als Maske durch Einbringen von zusätzlichen Elementen derart, dass eine Dielektrizitätskonstante des modifizierten Teilbe¬ reichs (2A) kleiner ist als eine Dielektrizitätskonstante des unmodifizierten Gate-Dielektrikums (2); e) Ausbilden von Spacern (4) an den Seitenwänden des Gatesta¬ pels (3) und an der Oberfläche der modifizierten Teilbereiche
(2A); f) Entfernen der modifizierten Teilbereiche (2A) unter Ver- wendung der Spacer (4) und des Gatestapels (3) als Maske; und g) Ausbilden von Source-/Draingebieten (S, D) im Trägersub¬ strat (1) unter Verwendung der Spacer (4) und des Gatestapels (3) als Maske.
11. Verfahren nach Patentanspruch 10, dadurch gekennzeichnet, dass in Schritt b) ein High-k-Dielektrikum oder eine Schich¬ tenfolge bestehend aus verschiedenen High-k-Dielektrika oder aus Schichtfolgen aus Silizium-Dioxid oder Siliziumnitrid und High-k-Dielektrika (2) ganzflächig oder selektiv abgeschieden wird.
12. Verfahren nach Patentanspruch 10, dadurch gekennzeichnet, dass als High-k-Dielektrikum (2) HfO2, ZrO2 oder AI2O3 oder deren Silikate und Nitrate oder ternäre und quarternäre Ver- bindungen aus Hf, Zr, Al, Si, N und O abgeschieden wird.
13. Verfahren nach einem der Patentansprüche 10 bis 12, da¬ durch gekennzeichnet, dass in Schritt d) eine senkrechte oder schräge Modifizierungs-Implantation (Ik) zum Implantieren der zusätzlichen Elemente durchgeführt wird.
14. Verfahren nach Patentanspruch 13, dadurch gekennzeichnet, dass eine Implantationsenergie der Modifizierungs-Implanta¬ tion (Ik) derart ausgewählt ist, dass 95% bis 30% der implan- tierten Elemente in die Teilbereiche (2A) des Gate- Dielektrikums eingebracht werden.
15. Verfahren nach einem der Patentansprüche 10 bis 12, da¬ durch gekennzeichnet, dass in Schritt d) eine Plasmadotierung durchgeführt wird.
16. Verfahren nach einem der Patentansprüche 10 bis 12, da¬ durch gekennzeichnet, dass in Schritt d) eine Oberflächendif¬ fusionsdotierung durchgeführt wird.
17. Verfahren nach einem der Patentansprüche 10 bis 12, da¬ durch gekennzeichnet, dass in Schritt d) die Modifikation der Teilbereiche (2A) durch Si, F, C, Hf, Zr, Ti, B, Al, Ga, In, Ge, P, As, Sb, N als zusätzliche Elemente durchgeführt wird.
18. Verfahren nach einem der Patentansprüche 10 bis 12, da¬ durch gekennzeichnet, dass gleichzeitig, vor oder nach Schritt d) eine Anschlussdotierung zum Ausbilden von An- schlussdotiergebieten (SA, DA) im Trägersubstrat (1) durchge¬ führt wird.
19. Verfahren nach Patentanspruch 18, dadurch gekennzeichnet, dass die Anschlussdotierung eine senkrechte oder schräge Anschluss-Implantation (IA) darstellt.
20. Verfahren nach einem der Patentansprüche 10 bis 19, ge¬ kennzeichnet durch den weiteren Schritt h) Durchführen einer thermischen Ausheilung der modifizierten Teilbereiche (2A) .
21. Verfahren nach einem der Patentansprüche 10 bis 20, da¬ durch gekennzeichnet, dass Schritt e) vor Schritt d) durchge¬ führt wird, wobei modifizierte Spacer (4A) verwendet werden, die die zusätzlichen Elemente als Diffusionsmaterial aufwei¬ sen, und in Schritt d) die Modifikation der Teilbereiche (2A) durch Diffusion der zusätzlichen Elemente aus den modifizierten Spacern (4A) in das Gate-Dielektrikum (2) erfolgt.
22. Verfahren nach Patentanspruch 21, dadurch gekennzeichnet, dass die zusätzlichen Elemente mittels Implantation einge¬ bracht werden.
23. Verfahren nach einem der Patentansprüche 10 bis 20, ge¬ kennzeichnet durch den weiteren Schritt h) Entfernen der Spacer (4) .
PCT/EP2005/054183 2004-09-15 2005-08-25 Halbleiterbauelement sowie zugehöriges herstellungsverfahren Ceased WO2006029956A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102004044667A DE102004044667A1 (de) 2004-09-15 2004-09-15 Halbleiterbauelement sowie zugehöriges Herstellungsverfahren
DE102004044667.9 2004-09-15

Publications (1)

Publication Number Publication Date
WO2006029956A1 true WO2006029956A1 (de) 2006-03-23

Family

ID=35149231

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2005/054183 Ceased WO2006029956A1 (de) 2004-09-15 2005-08-25 Halbleiterbauelement sowie zugehöriges herstellungsverfahren

Country Status (2)

Country Link
DE (1) DE102004044667A1 (de)
WO (1) WO2006029956A1 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7812411B2 (en) 2007-06-27 2010-10-12 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
CN102347226A (zh) * 2010-07-30 2012-02-08 中国科学院微电子研究所 一种半导体器件及其制造方法
CN112018183A (zh) * 2019-05-28 2020-12-01 钰创科技股份有限公司 具有低漏电流的晶体管及其制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104517844B (zh) * 2013-09-29 2017-12-29 中芯国际集成电路制造(上海)有限公司 晶体管的制作方法
CN104752231B (zh) * 2015-03-27 2016-02-24 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
US9589811B2 (en) * 2015-06-24 2017-03-07 Varian Semiconductor Equipment Associates, Inc. FinFET spacer etch with no fin recess and no gate-spacer pull-down

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5672525A (en) * 1996-05-23 1997-09-30 Chartered Semiconductor Manufacturing Pte Ltd. Polysilicon gate reoxidation in a gas mixture of oxygen and nitrogen trifluoride gas by rapid thermal processing to improve hot carrier immunity
EP1067597A2 (de) * 1999-05-07 2001-01-10 Chartered Semiconductor Manufacturing Pte Ltd. Transistoren mit niedriger Überlappungs-Kapazität
EP1089344A2 (de) * 1999-09-29 2001-04-04 Kabushiki Kaisha Toshiba Feldeffekttransistor mit isoliertem Gatter und Verfahren zur Herstellung
US6406945B1 (en) * 2001-01-26 2002-06-18 Chartered Semiconductor Manufacturing Ltd. Method for forming a transistor gate dielectric with high-K and low-K regions
EP1227513A2 (de) * 2001-01-26 2002-07-31 Chartered Semiconductor Manufacturing, Inc. Verfahren zur Herstellung von einem Gatter-Dielektrikum mit veränderlicher Dielektrizitätskonstante
US20020163039A1 (en) * 2001-05-04 2002-11-07 Clevenger Lawrence A. High dielectric constant materials as gate dielectrics (insulators)
US20030017689A1 (en) * 1997-12-18 2003-01-23 Salman Akram Methods of forming a transistor gate
US6720213B1 (en) * 2003-01-15 2004-04-13 International Business Machines Corporation Low-K gate spacers by fluorine implantation

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5684319A (en) * 1995-08-24 1997-11-04 National Semiconductor Corporation Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same
DE19840824C1 (de) * 1998-09-07 1999-10-21 Siemens Ag Ferroelektrischer Transistor, dessen Verwendung in einer Speicherzellenanordnung und Verfahren zu dessen Herstellung
JP2003077900A (ja) * 2001-09-06 2003-03-14 Hitachi Ltd 半導体装置の製造方法
US6960537B2 (en) * 2001-10-02 2005-11-01 Asm America, Inc. Incorporation of nitrogen into high k dielectric film
JP2003249649A (ja) * 2002-02-26 2003-09-05 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5672525A (en) * 1996-05-23 1997-09-30 Chartered Semiconductor Manufacturing Pte Ltd. Polysilicon gate reoxidation in a gas mixture of oxygen and nitrogen trifluoride gas by rapid thermal processing to improve hot carrier immunity
US20030017689A1 (en) * 1997-12-18 2003-01-23 Salman Akram Methods of forming a transistor gate
EP1067597A2 (de) * 1999-05-07 2001-01-10 Chartered Semiconductor Manufacturing Pte Ltd. Transistoren mit niedriger Überlappungs-Kapazität
EP1089344A2 (de) * 1999-09-29 2001-04-04 Kabushiki Kaisha Toshiba Feldeffekttransistor mit isoliertem Gatter und Verfahren zur Herstellung
US6406945B1 (en) * 2001-01-26 2002-06-18 Chartered Semiconductor Manufacturing Ltd. Method for forming a transistor gate dielectric with high-K and low-K regions
EP1227513A2 (de) * 2001-01-26 2002-07-31 Chartered Semiconductor Manufacturing, Inc. Verfahren zur Herstellung von einem Gatter-Dielektrikum mit veränderlicher Dielektrizitätskonstante
US20020163039A1 (en) * 2001-05-04 2002-11-07 Clevenger Lawrence A. High dielectric constant materials as gate dielectrics (insulators)
US6720213B1 (en) * 2003-01-15 2004-04-13 International Business Machines Corporation Low-K gate spacers by fluorine implantation

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7812411B2 (en) 2007-06-27 2010-10-12 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
CN102347226A (zh) * 2010-07-30 2012-02-08 中国科学院微电子研究所 一种半导体器件及其制造方法
CN112018183A (zh) * 2019-05-28 2020-12-01 钰创科技股份有限公司 具有低漏电流的晶体管及其制造方法
CN112018183B (zh) * 2019-05-28 2025-08-12 钰创科技股份有限公司 具有低漏电流的晶体管及其制造方法
US12598765B2 (en) 2019-05-28 2026-04-07 Etron Technology, Inc. Transistor with low leakage currents and manufacturing method thereof

Also Published As

Publication number Publication date
DE102004044667A1 (de) 2006-03-16

Similar Documents

Publication Publication Date Title
DE102009021486B4 (de) Verfahren zur Feldeffekttransistor-Herstellung
DE10051600C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit Grabenisolationsbereichen und Halbleitervorrichtung mit einer Elementisolationsstruktur
DE60312467T2 (de) Vorrichtung zum verhindern der seitlichen oxidation in einem transistor unter verwendung einer ultradünnen sauerstoffdiffusionsbarriere
DE102005009976B4 (de) Transistor mit Dotierstoff tragendem Metall im Source- und Drainbereich
DE69525288T2 (de) Verfahren zur Herstellung von Oxydschichten
EP1145279B1 (de) Halbleiterbauelement mit einer wolframoxidschicht und verfahren zu dessen herstellung
DE102009010883B4 (de) Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der FET-Transistorherstellung mittels eines Zwischenoxidationsprozesses
DE10255849B4 (de) Verbesserte Drain/Source-Erweiterungsstruktur eines Feldeffekttransistors mit dotierten Seitenwandabstandselementen mit hoher Permittivität und Verfahren zu deren Herstellung
DE102012215988B4 (de) CET und GATE-Leckstromverringerung in Metall-GATE-Elektrodenstrukturen mit grossem ε
DE102010001403B4 (de) Austauschgateverfahren auf der Grundlage eines Umkehrabstandhalters, der vor der Abscheidung des Austrittsarbeitsmetalls aufgebracht wird
DE102009047891B4 (de) Verfahren zur Herstellung eines Transistors mit verbesserten Füllbedingungen in einem Austauschgateverfahren durch Eckenverrundung vor dem vollständigen Entfernen eines Platzhaltermaterials
DE102009015715B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit Bewahren der Integrität eines Gatestapel mit großem ε durch einen Versatzabstandshalter, der zum Bestimmen eines Abstands einer verformungsinduzierenden Halbleiterlegierung verwendet wird, und Transistorbauelement
DE102010042229B4 (de) Verfahren zum Steigern der Integrität eines Gatestapels mit großem ε durch Erzeugen einer gesteuerten Unterhöhlung auf der Grundlage einer Nasschemie und mit den Verfahren hergestellter Transistor
DE102008009086B3 (de) Verfahren zum Herstellen eines integrierten Schaltkreises
DE102004048679B4 (de) Verfahren zum Herstellen eines Isolator-Dünnfilms sowie Verfahren zum Herstellen eines Halbleiterbauteils
DE102008059648B4 (de) Gateelektrodenstruktur mit großem ε, die nach der Transistorherstellung unter Anwendung eines Abstandshalters gebildet wird
DE10355575A1 (de) Verfahren zur Herstellung von Seitenwandabstandselementen für ein Schaltungselement durch Erhöhen einer Ätzselektivität
DE102009021484B4 (de) Höhere Gleichmäßigkeit einer Kanalhalbleiterlegierung durch Herstellen von STI-Strukturen nach dem Aufwachsprozess
DE102008063402B4 (de) Verringerung der Schwellwertspannungsfluktuation in Transistoren mit einer Kanalhalbleiterlegierung durch Verringern der Abscheideungleichmäßigkeiten
DE102005024798A1 (de) Halbleiterbauelement mit dielektrischer Multigateschicht und Verfahren zur Herstellung desselben
DE102011005718B4 (de) Verfahren zum Verringern der Äquivalenzdicke von Dielektriika mit großem ε in Feldeffekttranistoren durch Ausführen eines Ausheizprozesses bei geringer Temperatur
DE102006029229A1 (de) Herstellungsverfahren für eine integrierte Halbleiterstruktur und entsprechende integrierte Halbleiterstruktur
DE102009047314A1 (de) Leistungssteigerung in Transistoren mit einem Metallgatestapel mit großem ε durch Reduzieren einer Breite von Versatzabstandshaltern
WO2006029956A1 (de) Halbleiterbauelement sowie zugehöriges herstellungsverfahren
DE102009035438B4 (de) Verwendung von Dielektrika mit großem ε als sehr selektive Ätzstoppmaterialien in Halbleiterbauelementen, sowie Halbleiterbauelemente

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KM KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
122 Ep: pct application non-entry in european phase