WO2006001388A1 - 伝送線路基板および半導体パッケージ - Google Patents

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Takuya Suzuki
Teruo Furuya
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Mitsubishi Denki Kabushiki Kaisha
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Definitions

  • the present invention relates to a transmission line substrate and a semiconductor package for transmitting a signal input / output to / from a semiconductor device operating in a high frequency band such as a microwave band or a millimeter wave band, and more specifically, generated in the semiconductor device.
  • the present invention relates to a transmission line substrate and a semiconductor package that can efficiently suppress leakage of high-frequency signals to the outside of the package.
  • a multilayer dielectric is formed between an external terminal formed in the high frequency package and an input / output terminal of the semiconductor device. They are connected by surface layer signal lines and inner layer signal lines formed in the substrate. In addition to inputting and outputting desired high-frequency signals, these lines allow input and output of DC bias voltage and control signals to semiconductor devices.
  • Patent Document 1 on a surface of a dielectric substrate, a high-frequency component mounting portion, a high-frequency transmission circuit connected to a high-frequency terminal of the high-frequency component, and a power supply circuit connected to a power supply terminal of the high-frequency component In the wiring board on which the By forming the body with a high permeability low resistance body containing at least one of Fe, Co, and Ni with a relative permeability of 80 or more and an electrical resistivity of 1.0 ⁇ or less, an unnecessary high frequency signal A conventional technique for absorbing water is disclosed.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-39739
  • the present invention has been made in view of the above, and it is possible to suppress leakage of unnecessary wave components to the outside in the high-frequency package, and a necessary DC bias voltage, control signal, or intermediate signal.
  • the purpose is to obtain a transmission line substrate and a semiconductor package capable of efficiently attenuating and absorbing unnecessary waves that do not adversely affect transmission characteristics such as frequency signals.
  • the present invention provides a transmission line substrate for transmitting a signal input to and output from a semiconductor device, and a signal line connected to the semiconductor device.
  • a delay line connected to one of the distributed signal lines and having a signal line having a length of approximately 1Z2 of the effective wavelength in the substrate of the unwanted wave,
  • Parallel two lines having two parallel signal lines that are connected to the other of the delay device and the distributed signal line and whose unwanted waves are in opposite phases to each other, and two parallel lines arranged on the two parallel lines
  • an unnecessary wave suppression circuit having a resistor that connects between signal lines, a signal line that combines the two signal lines of the parallel two lines, and a combiner that outputs the combined signal to the outside.
  • an electric field is formed between the parallel two lines by setting the unnecessary waves transmitted on the parallel two lines to the opposite phase by the delay device, and the resistor is flattened in the electric field direction on the parallel two lines. In line.
  • an unnecessary wave transmitted on the parallel two lines by the delay device is set to an opposite phase, thereby forming an electric field between the two parallel lines, and the resistor on the parallel two lines. Therefore, the voltage drop is generated only in the unnecessary wave band that does not adversely affect the transmission characteristics of the drive control signal such as DC bias voltage, control signal, or intermediate frequency signal, and only the unnecessary wave band is generated. Can be efficiently attenuated and absorbed.
  • FIG. 1 is a perspective view showing an appearance of a semiconductor package (high frequency package) according to the present invention.
  • FIG. 2 is a perspective view showing an external appearance of the semiconductor package according to the present invention with the cover removed.
  • FIG. 3 is a plan view showing the internal configuration of the semiconductor package according to the present invention.
  • FIG. 4 is a cross-sectional view showing in detail a via structure of the multilayer dielectric substrate of the semiconductor package of the first embodiment.
  • FIG. 5 is a perspective view showing a configuration of an unnecessary wave suppressing circuit according to the first embodiment mounted in a multilayer dielectric substrate.
  • FIG. 6A is a plan view showing the configuration of the unwanted wave suppression circuit of the first embodiment mounted in the multilayer dielectric substrate, and shows the state of surface A of the multilayer dielectric substrate in FIG. It is.
  • FIG. 6B is a diagram showing a state of surface D of the multilayer dielectric substrate of FIG.
  • FIG. 7 is a graph showing transmission characteristics of the unnecessary wave suppression circuit of the first embodiment.
  • FIG. 8 is a cross-sectional view showing in detail the via structure of the multilayer dielectric substrate of the semiconductor package of the second embodiment.
  • FIG. 9 is a cross-sectional view showing in detail the via structure of the multilayer dielectric substrate of the semiconductor package of the third embodiment.
  • FIG. 10 is a perspective view showing the configuration of the unwanted wave suppression circuit according to the third embodiment mounted in a multilayer dielectric substrate.
  • FIG. 11A is a plan view showing a partial configuration of the unwanted wave suppression circuit according to the third embodiment mounted in a multilayer dielectric substrate, and shows the state of surface C of the multilayer dielectric substrate in FIG. In the figure showing is there.
  • FIG. 1 IB is a plan view showing a partial configuration of the unwanted wave suppression circuit according to the third embodiment mounted in the multilayer dielectric substrate. It is a figure which shows a state (resistor omission).
  • FIG. 11C is a plan view showing a partial configuration of the unwanted wave suppression circuit according to the third embodiment mounted in the multilayer dielectric substrate, and shows the state of surface B of the multilayer dielectric substrate in FIG. It is a figure which shows (resistor description).
  • FIG. 12 is a plan view showing a modification of the third embodiment.
  • High-frequency devices semiconductor devices, semiconductor ICs
  • FIG. 1 to 3 show a semiconductor package 1 according to the present invention.
  • the present invention can be applied to a semiconductor package on which a semiconductor device (semiconductor) operating in an arbitrary frequency band is mounted.
  • a semiconductor device semiconductor
  • a high frequency band such as a microwave band and a millimeter wave band
  • MMIC high frequency semiconductor device
  • the semiconductor package 1 is suitable for application to FM-CW radar, for example.
  • the FM-CW radar obtains the differential beat beat frequency between the received wave and the transmitted wave that are reflected by the target (the preceding vehicle).
  • the beat frequency is used to calculate the distance to the target and the relative speed.
  • a multilayer dielectric substrate 2 is mounted on a grounded metal carrier 20 (see FIG. 4).
  • a metal frame-shaped seal ring 4 is hermetically sealed on the multilayer dielectric substrate 2 and is joined with a soldering material such as solder, silver solder, and a cover as a lid on the seal ring 4. 5 is welded.
  • the seal ring 4 is a Japanese-shaped frame with two through holes (600).
  • the seal ring 4 and the cover 5 By joining the seal ring 4 and the cover 5, the plurality of high-frequency devices 3 provided on the multilayer dielectric substrate 2 are hermetically sealed. Further, the seal ring 4 and the cover 5 shield unnecessary radiation from the plurality of high frequency devices 3 provided on the multilayer dielectric substrate 2. That is, the seal ring 4 and the cover 5 constitute an electromagnetic shield member that covers a part of the surface layer of the multilayer dielectric substrate 2 and the high-frequency device 3.
  • the configuration of the electromagnetic shield includes various components in addition to the ground conductor described later and a plurality of grounded vias provided on the surface and inner layer of the multilayer dielectric substrate 2.
  • IC mounting recesses forms a cavity in the upper layer of the multilayer dielectric substrate 2, and the cavity is surrounded by the side wall 6 a of the IC mounting recess 6.
  • a ground conductor 16 is formed on the bottom surface (cavity bottom surface) of the IC mounting recess.
  • a plurality of high-frequency devices 3 such as a voltage controlled oscillator (VCO), an amplifier, a power divider, a multiplier, and a mixer are accommodated on the IC mounting recess 6, and the high-frequency device 3 is soldered to the ground conductor 16. Bonded with a bonding material 17 such as brazing filler metal or grease adhesive.
  • VCO voltage controlled oscillator
  • a bonding material 17 such as brazing filler metal or grease adhesive.
  • IC mounting recesses 6 are respectively arranged inside the two through holes 600 of the seal ring 4.
  • a plurality of high-frequency devices 3 are arranged in each IC mounting recess 6.
  • Bottom of seal ring 4 'defining two through holes 600 in seal ring 4 Has a feedthrough 7. That is, the high frequency device 3 accommodated in the upper IC mounting recess 6 and the high frequency device 3 accommodated in the lower IC mounting recess 6 are connected by the feedthrough 7 and the microstrip line 8.
  • the feedthrough 7 is configured to cover the signal pin or the microstrip line with a dielectric, so that a high-frequency signal is generated between the two IC mounting recesses 6 while keeping the airtight state in each IC mounting recess 6. Is transmitted.
  • the microstrip line 8 is disposed on the surface layer of the multilayer dielectric substrate 2 and connected to the feedthrough 7.
  • the conductor pad provided in the high-frequency device 3 and the microstrip line 8 are connected by wire bonding with a wire 1200.
  • the surface layer of the multilayer dielectric substrate 2 is provided with a ground conductor 18 as a surface layer ground conductor, and is covered with a dark surface.
  • the ground conductor 18 is connected to the ground conductor 16 on the semiconductor device mounting surface by a plurality of ground vias (referred to as side wall ground vias) 30a formed around the IC mounting recess 6 in the multilayer dielectric substrate 2 so that the potential is the same. It has become.
  • the interval between the side wall ground vias 30a is set to a value less than 1Z2 of the effective wavelength ⁇ g in the substrate of the high-frequency signal used in the high-frequency package 1, which is an unnecessary wave.
  • the entrance of unnecessary waves into the multilayer dielectric substrate 2 through the wall 6a is suppressed, and the above-described seal ring 4 and cover 5 form a three-dimensional electromagnetic shield.
  • a DC bias voltage is supplied to the high-frequency device 3 on the surface of the multilayer dielectric substrate 2 inside the seal ring 4, or there is a control signal (in the DC region) between the high-frequency device 3 and Conductor pads (hereinafter referred to as “internal conductor pads”) 10 are provided to input and output IF signals (intermediate frequency band signals) output from the near-V (low frequency signal) and high-frequency device 3. These DC bias voltage, control signal, and IF signal are collectively referred to as the “drive control signal” of the high-frequency device 3.
  • a drive control signal input / output pad 11 (hereinafter referred to as a conductor pad) is also provided.
  • the inner conductor pad 10 and the conductor pad 11 are connected by wire bonding with a wire 12 made of gold or the like. Instead of the connection by the wire 12, these connections may be made by metal bumps or ribbons.
  • External conductor pad 15 is multilayer Internal conductor node 10 provided on multilayer dielectric substrate 2 inside seal ring 4 via signal vias (signal through holes) and inner layer signal lines, which will be described later, formed in dielectric substrate 2 and DC It is connected to the.
  • These external conductor pads 15 are connected to a power supply circuit board, a control board, etc. (not shown) via wires or the like.
  • FIG. 4 shows a via structure (through-hole structure) in the multilayer dielectric substrate 2 of the high-frequency package 1.
  • the multilayer dielectric substrate 2 is provided on a metal carrier 20 that is grounded. ing.
  • drive control signal vias (hereinafter referred to as signal vias) 40 through which drive control signals such as DC bias voltage, control signal, and IF signal are transmitted are shown in white, and the vias 30 (30a, 30b) , ⁇ ) Show with no touching! /
  • the multilayer dielectric substrate 2 has a six-layer structure of the first layer to the sixth layer, and the central portions of the first layer and the second layer of the multilayer dielectric substrate 2 are deleted.
  • the aforementioned IC mounting recess 6 is formed.
  • a ground surface 16 as a surface ground conductor is formed on the bottom surface of the IC mounting recess 6, that is, the surface of the third layer, and a high frequency device is connected to the ground surface 16 via solder 17 (or conductive adhesive). 3 is installed.
  • the ground plane 16 disposed under the high frequency device 3 and the carrier 20 are connected by a plurality of ground vias 30b, and these ground vias 30b also have a thermal via function for heat dissipation! /
  • the side wall (side wall surface of the first and second layers of the multilayer dielectric substrate 2) 6a of the IC mounting recess 6 is in a state where the dielectric is exposed.
  • a plurality of side wall ground vias 30a are formed around the IC mounting recess 6 and the inner conductor pad 10, and the multilayer dielectric substrate 2 via the side walls 6a by these side wall ground vias 30a. The intrusion of unwanted waves into the inside is suppressed.
  • the side wall ground via 30 a connects the ground pattern 18 formed on the surface layer of the first layer of the multilayer dielectric substrate 2 and the carrier 20.
  • a plurality of internal conductor pads 10 are provided on the surface layer of the first layer of the multilayer dielectric substrate 2 except for the portion 19 (see FIG. 3) where the dielectric around these internal conductor pads 10 is exposed.
  • a ground pattern 18 as a surface layer ground conductor is formed to prevent unwanted waves from entering the multilayer dielectric substrate 2 through the surface layer.
  • an airtight cavity 33 is formed by an electromagnetic shielding member such as a seal ring 4 or a cover 5, and this cavity 33 is an electromagnetic shield such as a seal ring 4 or a cover 5. It is electrically shielded from the outside by the members, the ground conductors such as the ground surface 16 and the ground pattern 18, and the plurality of side wall ground vias 30a.
  • the side surface 6a of the IC mounting recess 6 may be metallized to form a ground surface on the side wall 6a.
  • a plurality of (in this case, three rows) ground vias (RF shield vias) 30c for shielding unwanted waves generated from the high-frequency device 3 are provided in the vicinity immediately below the seal ring 4 of the multilayer dielectric substrate 2. It has been.
  • These ground vias 30, 30 a, 30 b, 30 c are appropriately connected to the surface layer ground conductor, the grounded carrier 20, or the inner layer ground conductor 35 formed in the inner layer of the multilayer dielectric substrate 2.
  • the inner layer ground conductor 35 is basically provided between all layers as a solid ground layer!
  • the inner conductor pad 10 disposed inside the seal ring 4 includes an outer conductor disposed outside the seal ring 4 through one to a plurality of signal vias 40 and one to a plurality of inner layer signal lines 45. Connected to pad 15. Although not clearly shown in FIG. 4, a plurality of ground vias 30 are arranged around the signal via 40 and the inner signal line 45 with a dielectric interposed therebetween, and are shielded by the plurality of ground vias 30. In addition, unwanted wave radiation from the signal via 40 and the inner signal line 45 and coupling of unwanted waves from the surroundings are suppressed.
  • an unnecessary wave that enters the multilayer dielectric substrate from the exposed dielectric portion and is coupled to the signal via and the inner signal line is also an unnecessary wave that enters the multilayer dielectric substrate from the exposed dielectric portion and is coupled to the signal via and the inner signal line.
  • the shield structure suppresses the radiation and coupling of unwanted waves in the dielectric substrate as described above, unwanted waves radiated from the semiconductor device 3 in the shielded space once enter the internal conductor pads. Once coupled, the DC bias line will be a good leakage path for unwanted waves. Therefore, in Embodiment 1, an unnecessary wave suppression circuit 50 is provided in the middle of the inner layer signal line 45, and the unnecessary wave is attenuated and absorbed by the unnecessary wave suppression circuit 50 with high efficiency. ing.
  • a ground conductor layer is formed on the upper and lower layers of the inner layer signal line without connecting the resistor in series with the inner layer signal line 45. Is connected to the inner signal line 45 in parallel. Specifically, a resistor is applied to the surface of the inner signal line 45.
  • the inner-layer signal line constitutes a triplate line or a microstrip line
  • an electric field in the vertical direction facing the ground conductor layer is usually formed.
  • a resistor is arranged in parallel to the electric field direction of the signal line by arranging the resistor on the parallel two lines (coupled differential lines) through which the antiphase signals flow.
  • the inner layer signal line 45 is provided so as to be arranged between the upper and lower ground conductor layers 35 via a dielectric, thereby forming a so-called triplate line. ing.
  • the inner layer signal line 45 is provided between the fourth layer and the fifth layer, the third layer and the fourth layer corresponding to the position where the inner layer signal line 45 is formed are provided.
  • an inner layer ground conductor 35 is formed between the fifth layer and the sixth layer.
  • FIG. 5 is a perspective view showing a configuration example of the unnecessary wave suppression circuit 50.
  • FIG. 6A is a plan view showing the configuration of the unwanted wave suppression circuit 50 disposed on the A surface (between the fourth layer and the fifth layer) of the multilayer dielectric substrate 2 in the high frequency package 1 shown in FIG. Fig. 6B shows the situation on the D side of the multilayer dielectric substrate 2 (between the third and fourth layers).
  • one signal via 40a is connected to the inner conductor node 10 side on the high frequency device 3 side, and the other signal via 40b is connected to the outer conductor pad 15 side.
  • An unnecessary wave suppression circuit 50 is formed between the inner layer signal line 45a connected to the signal via 40a and the inner layer signal line 45b connected to the signal via 40b.
  • the unnecessary wave suppression circuit 50 includes a distributor (T-branch) 51, a delay device 52, two parallel lines 53, a combiner 54, and a resistor (printing resistor) 55.
  • a plurality of ground vias 30 are arranged around the signal vias 40a and 40b with the dielectric 60 interposed therebetween.
  • the distributor (T-branch) 51 distributes the inner layer signal line 45a to two equal-phase signal lines.
  • the delay unit 52 is formed on one of the signal lines distributed by the distributor 51, and is configured by a signal line having a length of approximately 1Z2 of the effective wavelength ⁇ g in the substrate of the unnecessary wave.
  • the parallel two lines 53 include two parallel signal lines 53 a and 53 b, one signal line 53 a is connected to the line distributed by the distributor 51, and the other signal line 53 b is connected to the delay unit 52.
  • the synthesizer 54 has a signal line that synthesizes the two signal lines 53a and 53b of the parallel two lines 53 with the same phase, and outputs the combined signal to the external conductor pad 15 side.
  • the resistor (printing resistor) 55 has a resistivity in the range of 0.0002 to 0.1 ( ⁇ ⁇ ⁇ ), and is arranged on the parallel two lines 53, between the two signal lines 53a and 53b. Connecting.
  • the transmission lines constituting the distributor 51, the delay unit 52, the parallel two lines 53, and the combiner 54 are triplate lines in the example shown in the figure, and the signal lines are arranged between the upper and lower inner ground conductors 35. Is formed. That is, as shown in FIG. 6B, the inner layer signal line constituting the unwanted wave suppression circuit 50 is provided between the third layer and the fourth layer (D surface) and between the fifth layer and the sixth layer. An inner layer ground conductor 35 is formed at the corresponding location.
  • a plurality of ground vias 30 and inner-layer ground conductors 35 are disposed around the transmission lines constituting the distributor 51, the delay unit 52, the parallel two lines 53, and the combiner 54 with the dielectric 60 interposed therebetween. Yes.
  • the distance between adjacent ground vias 30 is set to 1Z4 or less of the effective wavelength g in the substrate of unwanted waves, and the distance L between the opposing ground vias 30 is set to 1Z2 or less of the wavelength ⁇ g. Yes.
  • the delay unit 52 has a length of about 1Z2 of the effective wavelength ⁇ g in the substrate of the unnecessary wave, the phase of the unnecessary wave is delayed by about gZ2 in the delay unit 52.
  • the unwanted wave is compared with the signal line 53b that passes through the delay line 52 of the signal line 53a that does not pass through the delay line 52 of the two signal lines 53a and 53b of the parallel 2 line 53, Only the phase will advance. That is, in the two parallel lines 53, the unnecessary waves are coupled in opposite phases, and as shown in FIG. 5, the signal lines 53a and 53b constitute a coupled differential line, and the signal lines 53a and 53b are connected.
  • An electric field El is formed.
  • the electric field E1 has the maximum intensity in the frequency band (unnecessary frequency band) of the unwanted wave that is in reverse phase.
  • the resistor 55 Since the resistor 55 is applied on the two parallel lines 53 so as to connect the two signal lines 53a and 53b, the resistor 55 is arranged in parallel to the electric field E1.
  • the antibody 55 is arranged in parallel with the electric field E1 that is intentionally formed between the two parallel lines 53 rather than being arranged perpendicular to the electric field as in the prior art.
  • the potential difference generated between the two parallel lines is equivalent to a circuit with a resistor in series, and it is selectively compared with the desired unnecessary frequency band. Voltage drop can only occur. In other words, it is possible to efficiently attenuate and absorb the power of unnecessary waves by the resistor 55.
  • the signals on the parallel two lines 53 are synthesized in the same phase by the synthesizer 54, the signals are synthesized in the opposite phase in the unnecessary frequency band that is in the opposite phase relationship by the delay unit 52. It is equivalent to being done and is reflected efficiently. That is, it is possible to cancel the residual unnecessary wave that cannot be absorbed by the resistor 55, and to suppress leakage to the outside.
  • the unwanted wave suppression circuit 50 has a double suppression effect on the unwanted wave due to the attenuation / absorption effect of the resistor 55 and the effect of cancellation by the reverse phase synthesis of the combiner 54.
  • the inner layer signal line 45 is formed of a triplate line, an electric field in the vertical direction is formed from the inner layer signal line 45 to the upper and lower inner ground conductors 35.
  • the electric field E1 formed between the two parallel lines 53 is more dominant due to the phase control. Therefore, the unwanted wave is efficiently attenuated and absorbed by the resistor 55.
  • the configuration of the delay device is not limited to the above, for example, a three-dimensional line having a length of approximately 1Z2 of the effective wavelength in the substrate of the unnecessary wave including the signal via including the signal via which made the structure of the multilayer substrate viable It may be configured by!
  • Fig. 7 shows the transmission characteristics of the unwanted wave suppression circuit 50.
  • the unwanted wave when the resistor 55 whose solid line (A1) has a length (length in the signal line transmission direction) lmm is formed.
  • the transmission characteristics of the suppression circuit 50 are shown.
  • the alternate long and short dash line (A2) shows the transmission characteristics when a resistor of 3.5 mm in length is simply applied to the inner layer signal line 45, and the broken line (A3) shows the inner layer signal line 45.
  • Figure 1 shows the transmission characteristics when a 16.5 mm long resistor is simply applied. In this case, the frequency of the unwanted wave that should be removed is f (GHz). As can be seen from this figure, this unwanted wave suppression circuit
  • Route 50 unnecessary waves are removed in a band around the frequency f of the unnecessary waves using a small number of resistors.
  • the delay 52 transmits the parallel two lines 53.
  • an electric field is formed between the two parallel lines, and a resistor is provided on the two parallel lines in parallel with the electric field direction, so that the DC bias voltage, control signal, IF signal, etc.
  • a small resistor that does not adversely affect the transmission characteristics of the drive control signal, it is possible to efficiently attenuate and absorb only unwanted waves, thereby suppressing the unwanted waves from being emitted outside the high-frequency package 1. It is possible to suppress the emission of high-frequency signals (unwanted waves) with a single high-frequency package.
  • it is possible to efficiently cancel only the unnecessary wave frequency band by synthesizing unnecessary waves on the parallel two lines that are in opposite phase by the combiner that combines the two signal line forces of the parallel two lines in equal phase. It becomes possible.
  • the unnecessary wave suppression circuit 50 may be configured in the middle of the microstrip line. Even in such a case, it is possible to obtain an effect of sufficiently suppressing unnecessary wave signals leaking out of the microstrip line force.
  • FIG. 8 shows the high-frequency package 95 of the second embodiment.
  • a plurality of unnecessary wave suppression circuits 50 (50a to 50c) of the first embodiment are connected in cascade. I am trying to improve the absorption rate.
  • the lengths of the signal lines of the delay devices in the unnecessary wave suppression circuits may be the same, and a plurality of unnecessary wave suppression circuits 50a to 50c having the same frequency may be connected in cascade.
  • a double attenuation factor can be obtained by simply connecting two unnecessary wave suppression circuits.
  • the signal line of the delay circuit 52 of the unwanted wave suppression circuit 50a is set to the length of ⁇ glZ2, and the delay of the unwanted wave suppression circuit 50b
  • the signal line of device 52 is set to the length of ⁇ g2 Z2
  • the signal line of the delay device 52 of the unnecessary wave suppression circuit 50c is set to the length of g3Z2, thereby attenuating and absorbing multiple different unnecessary wave frequencies.
  • the inner-layer signal line 45 has an open-ended stub having a length of 1Z4 with an effective wavelength ⁇ g in the substrate of unnecessary waves. 70, and the inner layer ground conductor 35 of the upper layer and lower layer, or the upper and lower layers of the connection position of the open-ended stub 70 and the inner layer signal line 45 is connected to the 1Z2 of the effective wavelength ⁇ g of 1Z2 on the substrate.
  • a coupling slot having a length (extracted portion of the inner-layer ground conductor 35) 75 is formed, and a resistor (printing resistor) 80 is formed on the coupling slot 75.
  • the coupling slot 75 is formed only in the upper layer of the inner signal line 45 in which the tip open stub 70 is formed, and the resistor 80 is applied to the coupling slot 75.
  • the unnecessary wave suppressing circuit 90 according to the third embodiment includes the open end stub 70, the coupling slot 75, and the resistor 80.
  • FIG. 11A shows an inner-layer signal line in which an open-ended stub 70 arranged on the C surface (between the fourth and fifth layers) of the multilayer dielectric substrate 2 in the high-frequency package 100 shown in FIG. 9 is formed.
  • FIG. 11B is a plan view showing a coupling slot 75 arranged on the B surface (between the third layer and the fourth layer) of the multilayer dielectric substrate 2 (the resistor 80 is not shown).
  • FIG. 11C shows the coupling slot 75 and the resistor 80 arranged on the B side (between the third and fourth layers) of the multilayer dielectric substrate 2. It is a top view.
  • the transmission line is configured by a triplate line
  • the inner layer signal line 45 is formed between the upper and lower inner layer ground conductors 35.
  • a plurality of ground vias 30 and an inner layer ground conductor 35 are arranged around the inner layer signal line 45 with a dielectric 60 interposed therebetween.
  • the distance between adjacent ground vias 30 is set to 1Z4 or less of the effective wavelength in the substrate of unwanted waves, and the distance L between the opposing ground vias 30 is set to 1Z2 or less of the wavelength g. .
  • an open-ended stub 70 having a length of 1Z4 of the effective wavelength in the substrate g of unnecessary waves is connected in parallel to the inner layer signal line 45.
  • a radial stub is adopted as the tip opening stub 70.
  • Radial stubs have a wider bandwidth than regular rectangular stubs.
  • the line length can be shorter than gZ4, so the size can be reduced.
  • the open end stub 70 is arranged at the corner of the crank bent 90 degrees in the inner layer signal line 45, but the angle of 90 degrees with respect to the straight inner layer signal line 45 is set. For this reason, connect the open end stub 70.
  • the distal end is an open point and the electric field is at the maximum level, and the open-ended stub 70 and the inner signal line 45 are Connection position O becomes a short-circuit point and the electric field is at the minimum level.
  • the coupling slot 75 is set to either the upper layer and the lower layer of the layer where the tip opening stub 70 is formed, or the upper and lower layers so that the connection position O coincides with the center thereof. Formed in the direction. In the high frequency package 1 of FIG. 9, the coupling slot 75 is formed only on the upper layer side.
  • the coupling slot 75 has a length of 1Z2 which is an effective wavelength g in the substrate of unnecessary waves, and is formed so as to extend in a direction perpendicular to the open end stub 70.
  • the coupling slot 75 is formed by forming a blank in the inner-layer ground conductor 35. With respect to an unnecessary wave having a wavelength of g, both ends thereof are short-circuited so that the electric field is at a minimum level, and the central portion is an open point. The electric field becomes the maximum level. In this way, the strongest coupling can be obtained by matching the short-circuit point of the open-ended stub 70 with the open point of the coupling slot 75, and the unnecessary wave transmitted through the inner layer signal line 45 is efficiently transmitted to the coupling slot 75. Can be combined well.
  • the coupling slot 75 is formed in one of the upper and lower layers or the upper and lower layers of the ground conductor at the connection position between the open end stub 70 and the inner layer signal line 45, and is fixed around the connection position. What is necessary is just to comprise so that wave distribution may be open
  • the unwanted wave coupled onto the coupling slot 75 forms an electric field in the coupling slot 75 in the short direction of the coupling slot as shown in FIG. Will be attenuated and absorbed more efficiently.
  • the tip opening stub 70 and the coupling slot are arranged so that the short circuit point of the tip opening stub 70 of ⁇ gZ4 and the opening point of the coupling slot 75 of gZ2 coincide with each other.
  • unwanted waves transmitted through the inner signal line 45 75, and the unnecessary wave coupled to the coupling slot 75 is efficiently attenuated and absorbed by the resistor 80 arranged in parallel with the electric field using the electric field formed in the coupling slot 75. Can do. Therefore, it is possible to efficiently attenuate and absorb only unnecessary waves that do not adversely affect the transmission characteristics of drive control signals such as DC bias voltage, control signals, or IF signals, and radiate unnecessary waves outside the high-frequency package 1. Therefore, it is possible to suppress the emission of high-frequency signals (unnecessary waves) with a single high-frequency package.
  • the coupling slot 75 when the coupling slot 75 extends in a direction perpendicular to the center axis of the tip open stub 70 or the radial stub, the coupling slot 75 can obtain the strongest coupling,
  • the coupling slot 75 may be formed to extend in the other direction.
  • the coupling slot 75 may have a length that is an integral multiple of gZ2. The length from the connection position O to one end is set to an odd multiple of ⁇ gZ4, and the length from the connection position O to the other end is set to an odd multiple of gZ4.
  • the set coupling slot 75 may be adopted.
  • the tip open stub 70 may be an odd multiple of gZ4.
  • the resistor 80 may be removed over the entire surface of the coupling slot 75.
  • one of the resistors 80 may be a slot for coupling unwanted waves and may be disposed on the other slot line.
  • FIG. 12 shows a modification of the third embodiment.
  • the coupling slot 85 has a connection position O force between the open-end stub 70 and the inner signal line 45 that is approximately ⁇ gZ4 to one end, and the connection position O force on the other side
  • the length to the end of the slot line is a slot line 85a having an arbitrary length.
  • the resistor 80 is not applied on the entire surface, but only on the slot line 85a side.
  • the tip open stub 70 having the length of gZ4 with respect to an unnecessary wave having a length of g, the tip is an open point and the electric field is at the maximum level, and the connection position O is It becomes a short circuit point and the electric field is at the minimum level.
  • the coupling slot 85 with respect to an unnecessary wave having a wavelength of g, both ends thereof are short-circuited and the electric field is at the minimum level, and the point corresponding to the connection position O is the open point and the electric field is at the maximum level.
  • the shortest point of the open end stub 70 and the open point of the coupling slot 85 are matched to obtain the strongest coupling. That is, in the case of this modification, the unnecessary wave transmitted through the inner layer signal line 45 is efficiently coupled to the coupling slot 75, and then the unnecessary wave is propagated through the slot line 85a so that the unnecessary wave is slotted.
  • the resistor 80 arranged on the line 85a is attenuated and absorbed.
  • the slot line 85a is preferably longer in order to absorb unnecessary waves.
  • the connection position O force may be approximately the length to one end and an odd multiple of gZ4.
  • the resistor 80 may be applied to the entire surface of the coupling slot 85 instead of being applied only to the slot line 85a side.
  • the tip opening stub 70 may be an odd multiple of gZ4.
  • a plurality of unnecessary wave suppression circuits 90 of the third embodiment may be cascaded to improve the attenuation rate and absorption rate of unnecessary waves.
  • the lengths of the coupling slots in the unnecessary wave suppression circuits may be the same, and a plurality of unnecessary wave suppression circuits having the same frequency may be connected in cascade.
  • a double absorption rate can be obtained by simply connecting two unnecessary wave suppression circuits.
  • a plurality of unnecessary wave suppression circuits are connected in cascade, and the length of the coupling slot constituting each unnecessary wave suppression circuit is set to be approximately 1Z2 of the substrate execution wavelength of the plurality of unnecessary waves having different frequencies. It may be different. As a result, unnecessary frequencies can be attenuated and absorbed for a plurality of corresponding different wavelengths, respectively.
  • the present invention is applied to the high-frequency package 1 configured to accommodate the high-frequency device 3 in the IC mounting recess 6 formed in the multilayer dielectric substrate 2.
  • the transmission line substrate and the high-frequency package according to the present invention are useful for semiconductor electronic devices such as FM-CW radars that need to take high-frequency EMI countermeasures.

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Abstract

　半導体デバイスに接続される駆動制御信号の信号線路を２つの等位相の信号線路に分配する分配器５１と、分配された信号線路の一方につながり、不要波の基板内実効波長の略１／２の長さを有する信号線路を有する遅延器５２と、遅延器５２および分配された信号線路の他方につながり、不要波が互いに逆位相となる平行の２つの信号線路を有する平行２線路５３と、平行２線路５３上に配置され、平行の２つの信号線路間を接続する抵抗体５５と、平行２線路５３の２つの信号線路を合成する信号線路を有し、合成信号を外部に出力する合成器５４とを有する不要波抑制回路５０を備え、外部への不要波成分の漏洩を高周波パッケージ内で抑止し、必要なＤＣバイアス電圧、制御信号などの伝送特性に悪影響を与えることなく、不要波を効率よく電力減衰、吸収する。

Description

明 細 書
伝送線路基板および半導体パッケージ
技術分野
[0001] 本発明は、マイクロ波帯またはミリ波帯などの高周波帯で動作する半導体デバイス に対し入出力する信号を伝送する伝送線路基板および半導体パッケージに関し、さ らに詳しくは半導体デバイスで発生される高周波信号のパッケージ外部への漏洩を 効率よく抑止することが可能な伝送線路基板および半導体パッケージに関するもの である。
背景技術
[0002] マイクロ波帯またはミリ波帯などの高周波帯で動作する半導体デバイスが搭載され る高周波パッケージにおいては、高周波パッケージに形成された外部端子と半導体 デバイスの入出力端子との間を多層誘電体基板内に形成された表層信号線路や内 層信号線路によって接続している。これらの線路によって、所望の高周波信号を入 出力する他、半導体デバイスに対し DCバイアス電圧、制御信号などを入出力するよ うにしている。
[0003] 高周波パッケージ内において、高周波帯で動作する半導体デバイスは、その周り
1S カバー、シーリング、接地導体面などにより遮蔽されているが、半導体デバイスの 入出力端子から伝導的に漏洩する不要波としての高周波信号 (不要信号)が、 DCバ ィァス電圧や制御信号等の入出力用の信号線路を介して外部に放射されるという問 題がある。このため、この種の高周波パッケージにおいては、各種の電波法の EMI 規格を満足するのが非常に困難な状況下にある。
[0004] このような高周波パッケージが含まれる機器モジュール全体を金属カバーで覆うこ とも考えられる力 この場合は、高価な筐体等が必要となるため、低コスト化のために も、高周波パッケージ内で、上記の EMI規格を満足するような対策が望まれる。
[0005] 特許文献 1では、誘電体基板の表面に、高周波部品搭載部と、高周波部品の高周 波端子と接続される高周波用伝送回路と、高周波部品の電源端子と接続される電源 回路とが形成された配線基板において、電源回路の中の電源線路やビアホール導 体を、比透磁率が 80以上、電気抵抗率が 1. 0 Ω πι)以下、 Fe、 Co、 Niの少なく とも 1種を含有する高透磁率低抵抗体で形成することによって、不要高周波信号を吸 収するようにした従来技術が開示されて 、る。
[0006] 特許文献 1 :特開 2004— 39739号公報
発明の開示
発明が解決しょうとする課題
[0007] 上記従来技術の場合、内層信号線路に直列に抵抗体を接続していることと等価で あり、内層信号線路を伝搬する不要波のみを減衰、吸収するという対処がなされてい ないので、内層信号線路を介して DCバイアスを通過させる場合、少なからず電圧降 下が発生して、 DCバイアスの伝送特性に悪影響を与えると 、う問題もある。
[0008] 本発明は、上記に鑑みてなされたものであって、外部への不要波成分の漏洩を高 周波パッケージ内で抑止することができるとともに、必要な DCバイアス電圧、制御信 号あるいは中間周波数信号などの伝送特性に悪影響を与えることなぐ不要波を効 率よく電力減衰、吸収することが可能な伝送線路基板および半導体パッケージを得 ることを目的とする。
課題を解決するための手段
[0009] 上述した課題を解決し、目的を達成するために、本発明は、半導体デバイスに入出 力される信号を伝送する伝送線路基板にお!ヽて、前記半導体デバイスに接続される 信号線路を 2つの等位相の信号線路に分配する分配器と、前記分配された信号線 路の一方につながり、不要波の基板内実効波長の略 1Z2の長さを有する信号線路 を有する遅延器と、前記遅延器および前記分配された信号線路の他方につながり、 不要波が互いに逆位相となる平行の 2つの信号線路を有する平行 2線路と、前記平 行 2線路上に配置され、平行の 2つの信号線路間を接続する抵抗体と、前記平行 2 線路の 2つの信号線路を合成する信号線路を有し、合成信号を外部に出力する合 成器とを有する不要波抑制回路を備えることを特徴とする。
[0010] この発明では、遅延器によって平行 2線路上を伝送する不要波を逆位相とすること により、平行 2線路間に電界を形成し、抵抗体を平行 2線路上で前記電界方向に平 行に設けている。 発明の効果
[0011] この発明によれば、遅延器によって平行 2線路上を伝送する不要波を逆位相とする ことにより、平行 2線路間に電界を形成し、抵抗体を平行 2線路上で前記電界方向に 平行に設けているので、 DCバイアス電圧、制御信号あるいは中間周波数信号など の駆動制御信号の伝送特性に悪影響を与えることなぐ不要波帯域のみに対して電 圧降下を発生させ、不要波帯域のみを効率よく減衰、吸収させることが可能となる。 図面の簡単な説明
[0012] [図 1]図 1は、この発明にかかる半導体パッケージ (高周波パッケージ)の外観を示す 斜視図である。
[図 2]図 2は、この発明にかかる半導体パッケージのカバーを外した外観を示す斜視 図である。
[図 3]図 3は、この発明にかかる半導体パッケージの内部構成を示す平面図である。
[図 4]図 4は、実施の形態 1の半導体パッケージの多層誘電体基板のビア構造を詳細 に示す断面図である。
[図 5]図 5は、多層誘電体基板内に搭載される実施の形態 1の不要波抑制回路の構 成を示す斜視図である。
[図 6A]図 6Aは、多層誘電体基板内に搭載される実施の形態 1の不要波抑制回路の 構成を示す平面図であり、図 5の多層誘電体基板の面 Aの状態を示す図である。
[図 6B]図 6Bは、図 7の多層誘電体基板の面 Dの状態を示す図である。
[図 7]図 7は、実施の形態 1の不要波抑制回路などの伝送特性を示すグラフである。
[図 8]図 8は、実施の形態 2の半導体パッケージの多層誘電体基板のビア構造を詳細 に示す断面図である。
[図 9]図 9は、実施の形態 3の半導体パッケージの多層誘電体基板のビア構造を詳細 に示す断面図である。
[図 10]図 10は、多層誘電体基板内に搭載される実施の形態 3の不要波抑制回路の 構成を示す斜視図である。
[図 11A]図 11Aは、多層誘電体基板内に搭載される実施の形態 3の不要波抑制回 路の一部構成を示す平面図であり、図 9の多層誘電体基板の面 Cの状態を示す図で ある。
[図 1 IB]図 1 IBは、多層誘電体基板内に搭載される実施の形態 3の不要波抑制回路 の一部構成を示す平面図であり、図 9の多層誘電体基板の面 Bの状態 (抵抗体省略 )を示す図である。
[図 11C]図 11Cは、多層誘電体基板内に搭載される実施の形態 3の不要波抑制回 路の一部構成を示す平面図であり、図 9の多層誘電体基板の面 Bの状態 (抵抗体記 載)を示す図である。
[図 12]図 12は、実施の形態 3の変形例を示す平面図である。
符号の説明
1, 95, 100 高周波パッケージ（半導体パッケージ）
2 多層誘電体基板
3 高周波デバイス（半導体デバイス、半導体 IC)
4 シーノレリング
5 カバー
6 IC搭載凹部
6a 側壁
7 フィードスノレー
8 マイクロストリップ線路
10 内部導体パッド
11 導体パッド
12 ワイヤ
15 外部導体パッド
16 グランド面
17 半田
18 グランドパターン
20 キャリア
30, 30b, 30c グランドビア
30a 佃 j壁グランドビア 33 キヤビティ
35 内層接地導体
40, 40a, 40b 信号ビア
45, 45a, 45b 内層信号線路
50, 50a, 50b, 50c 不要波抑制回路
51 分配器
52 遅延器
53 平行 2線路
54 合成器
55 抵抗体
60 誘電体
70 先端開放スタブ
75 結合スロット
80 抵抗体
85 結合スロット
85a スロット線路
90 不要波抑制回路
発明を実施するための最良の形態
[0014] 以下に、本発明にかかる伝送線路基板及び半導体パッケージの実施の形態を図 面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるも のではない。
[0015] 実施の形態 1.
図 1〜図 3はこの発明に力かる半導体パッケージ 1を示すものである。この発明は、 任意の周波数帯で動作する半導体デバイス (半導体 )が搭載された半導体パッケ ージに適用可能であるが、ここではマイクロ波帯、ミリ波帯などの高周波帯で動作す る複数の高周波半導体デバイス (MMIC、以下高周波デバイスと略す)が搭載される 半導体パッケージ (以下、高周波パッケージという） 1に本発明を適用した場合を示し ている。半導体パッケージ 1は、例えば、 FM— CWレーダに適用して好適である。 [0016] なお、 FM— CWレーダは、周知のように、前方に向けて放射した電波が目標物（先 行車両）にあたって反射してくる受信波と送信波との差力 ビート周波数を求め、その ビート周波数を使って目標までの距離および相対速度を算出するものである。
[0017] 図 1〜図 3に示す高周波パッケージ 1では、接地されている金属製のキャリア 20 (図 4参照）上に、多層誘電体基板 2が搭載されている。多層誘電体基板 2上には、金属 製の枠形状のシールリング 4が気密性を有してハンダゃ銀ろうなどのろう材で接合さ れ、さらにシールリング 4上には蓋体としてのカバー 5が溶接接合されている。図 1の 例ではシールリング 4として、 2つの貫通穴（600)が設けられた日の字型の枠体を示 している。
[0018] シールリング 4およびカバー 5の接合によって、多層誘電体基板 2上に設けられた 複数の高周波デバイス 3は気密封止される。また、シールリング 4およびカバー 5は、 多層誘電体基板 2上に設けられた複数の高周波デバイス 3から外部への不要放射を シールドする。すなわち、シールリング 4およびカバー 5によって、多層誘電体基板 2 の表層の一部および高周波デバイス 3を覆う電磁シールド部材を構成して 、る。なお 、電磁シールドの構成は、この限りではなぐ多層誘電体基板 2の表面や内層に設け られた後述する接地導体や接地された複数のビア等の他、様々な構成要素が含ま れる。
[0019] 図 2,図 3に示すように、多層誘電体基板 2上には、高周波デバイス 3を搭載するた めの 1〜複数の凹部（以下、 IC搭載凹部という） 6が形成されている。 IC搭載凹部は 多層誘電体基板 2の上位層にキヤビティ (空洞）を形成し、キヤビティは IC搭載凹部 6 の側壁 6aによって囲まれる。 IC搭載凹部の底面 (キヤビティ底面）には、その表面に 接地導体 16が形成されている。 IC搭載凹部 6上には、電圧制御発振器 (VCO)、増 幅器、電力分配器、遁倍器、ミクサなどの複数の高周波デバイス 3が収容され、高周 波デバイス 3は接地導体 16にハンダやろう材あるいは榭脂接着剤等の接合材 17で 接合されている。
[0020] また、図 3に示すように、シールリング 4の 2つの貫通穴 600の内側には、それぞれ I C搭載凹部 6が配置されている。各 IC搭載凹部 6には複数の高周波デバイス 3が配 置されている。シールリング 4の 2つの貫通穴 600を画成するシールリング 4'の下部 には、フィードスルー 7が設けられている。すなわち、上側の IC搭載凹部 6に収容され た高周波デバイス 3と下側の IC搭載凹部 6に収容された高周波デバイス 3との間は、 フィードスルー 7およびマイクロストリップ線路 8によって接続されている。フィードスル 一 7は、信号ピンあるいはマイクロストリップ線路を誘電体で覆うように構成され、これ により各 IC搭載凹部 6では気密状態を保持したまま、 2つの IC搭載凹部 6間で高周 波信号が伝送される。マイクロストリップ線路 8は多層誘電体基板 2の表層に配置され 、フィードスルー 7に接続されている。高周波デバイス 3に設けられた導体パッドとマイ クロストリップ線路 8とは、ワイヤ 1200によって、ワイヤボンディング接続されている。
[0021] 多層誘電体基板 2の表層には、表層接地導体としての接地導体 18が設けられダラ ンド面で覆われている。接地導体 18は、多層誘電体基板 2における IC搭載凹部 6の 周囲に形成された複数のグランドビア (側壁グランドビアという） 30aにより、半導体デ バイス実装面の接地導体 16と接続され、同電位となっている。これら側壁グランドビ ァ 30aの間隔は、不要波である高周波パッケージ 1内にて使用する高周波信号の基 板内実効波長 λ gの 1Z2未満の値として設定しており、これにより IC搭載凹部 6の側 壁 6aを介した多層誘電体基板 2内への不要波の進入を抑制し、上述したシールリン グ 4、カバー 5とにより立体的に電磁シールドを形成している。
[0022] シールリング 4の内側の多層誘電体基板 2の表層には、高周波デバイス 3に DCバ ィァス電圧を供給したり、ある!/ヽは高周波デバイス 3との間で制御信号 (DC領域に近 Vヽ低周波信号)や高周波デバイス 3から出力される IF信号（中間周波数帯の信号)を 入出力するための導体パッド (以下、内部導体パッドという） 10が設けられている。こ れら DCバイアス電圧、制御信号、 IF信号を総称して、高周波デバイス 3の「駆動制 御信号」ということにする。高周波デバイス 3側にも、駆動制御信号入出力パッド 11 ( 以下、導体パッド）が設けられている。内部導体パッド 10と導体パッド 11とは、金など で構成されるワイヤ 12によってワイヤボンディング接続されている。なお、ワイヤ 12に よる接続に代えて、金属バンプあるいはリボンによってこれらの接続をとるようにしても よい。
[0023] シールリング 4の外側の多層誘電体基板 2上には、外部端子としての複数の導体パ ッド（以下、外部導体パッドという） 15が設けられている。外部導体パッド 15は、多層 誘電体基板 2内に形成された、後述する信号ビア (信号スルーホール)及び内層信 号線路を介してシールリング 4の内側の多層誘電体基板 2上に設けられた内部導体 ノッド 10と DC的に接続されている。これらの外部導体パッド 15は、ワイヤ等を介して 、図示しない、電源回路基板、制御基板などに接続される。
[0024] 図 4は、高周波パッケージ 1の多層誘電体基板 2内のビア構造 (スルーホール構造) を示すものであり、多層誘電体基板 2は、接地されている金属製のキャリア 20に設け られている。図 4においては、 DCバイアス電圧、制御信号、 IF信号等の駆動制御信 号が伝送される駆動制御信号用ビア（以下信号ビアという） 40は、白抜きで示し、ダラ ンドビア 30 (30a, 30b, · ··) ίまノヽツチング付きで示して！/、る。
[0025] この場合、多層誘電体基板 2は第 1層〜第 6層の 6層構造を有しており、多層誘電 体基板 2の第 1層および第 2層の中央部が削除されることによって、前述の IC搭載凹 部 6が形成されている。 IC搭載凹部 6の底面、すなわち第 3層の表面には、表層接地 導体としてのグランド面 16が形成されており、このグランド面 16に半田 17 (または導 電性接着剤）を介して高周波デバイス 3が搭載される。高周波デバイス 3の下に配置 されるグランド面 16とキャリア 20との間は、複数のグランドビア 30bで接続されており 、これらのグランドビア 30bは放熱のためのサーマルビアの機能も有して!/、る。
[0026] IC搭載凹部 6の側壁 (多層誘電体基板 2の第 1〜第 2層の側壁面) 6aは、この場合 は、誘電体が露出された状態にある。しかし、前述したように、 IC搭載凹部 6の周囲 および内部導体パッド 10には、複数の側壁グランドビア 30aが形成されており、これ ら側壁グランドビア 30aによって側壁 6aを介した多層誘電体基板 2内への不要波の 進入を抑制している。側壁グランドビア 30aは、多層誘電体基板 2の第 1層の表層に 形成されたグランドパターン 18とキャリア 20とを接続している。多層誘電体基板 2の 第 1層の表層には、複数の内部導体パッド 10が設けられているが、これら内部導体 パッド 10の周囲の誘電体が露出された部分 19 (図 3参照）以外は、表層接地導体と してのグランドパターン 18が形成されており、表層を介して多層誘電体基板 2の内部 に不要波が進入することを防止して 、る。
[0027] 前述したように、多層誘電体基板 2上には、シールリング 4が搭載され、さらにシー ルリング 4上には蓋体としてのカバー 5が設けられている。このように、多層誘電体基 板 2上における高周波デバイス 3の実装エリアには、シールリング 4,カバー 5などの 電磁シールド部材によって気密のキヤビティ 33が形成されており、このキヤビティ 33 は、シールリング 4,カバー 5などの電磁シールド部材と、グランド面 16,グランドパタ ーン 18などの表層接地導体と、複数の側壁グランドビア 30aなどによって、電気的に 外部と遮蔽されている。なお、複数の側壁グランドビア 30aの代わりに、 IC搭載凹部 6 の側壁 6aをメタライズして側壁 6aにグランド面を形成するようにしてもょ 、。
[0028] 多層誘電体基板 2のシールリング 4の直下近傍には、高周波デバイス 3から発生す る不要波をシールドするための複数の（この場合 3列）グランドビア (RFシールドビア） 30cが設けられている。これらのグランドビア 30, 30a, 30b, 30cは、表層接地導体 、接地されたキャリア 20、あるいは多層誘電体基板 2の内層に形成される内層接地 導体 35に適宜接続されている。内層接地導体 35は、基本的には、ベタグランド層と して全ての層間に設けられて!/、る。
[0029] シールリング 4の内側に配置される内部導体パッド 10は、 1〜複数の信号ビア 40お よび 1〜複数の内層信号線路 45を介してシールリング 4の外側に配置される外部導 体パッド 15と接続されている。図 4では、明示されていないが、信号ビア 40、内層信 号線路 45の周囲には、誘電体を挟んで複数のグランドビア 30が配されており、これ ら複数のグランドビア 30によるシールドによって、信号ビア 40、内層信号線路 45から の不要波の放射、周囲からの不要波の結合を抑制している。
[0030] しかし、導体パッド 11は半導体デバイス 3内の RF回路と DC的に接続されているた め、半導体デバイス 3内の RFチョーク回路（図示せず)で抑圧しきれない相当量の不 要信号が漏洩する。この導体パッド 11に対し、直接 DC的に接続されるワイヤ 12、内 部導体パッド 10、信号ビア 40および内層信号線路 45、外部導体パッド 15を介して、 高周波パッケージ 1の外部にも不要信号が漏洩する。
[0031] また、露出された誘電体部分から多層誘電体基板内に進入して信号ビアや内層信 号線路に結合する不要波も存在する。すなわち、上記のような誘電体基板内の不要 波の放射 ·結合を抑圧するようなシールド構造にぉ 、ても、シールドされた空間内で 半導体デバイス 3から放射する不要波がひとたび内部導体パッドに結合してしまえば 、 DCバイアス線路は不要波の恰好のリーク経路となってしまう。 [0032] そこで、実施の形態 1においては、内層信号線路 45の途中に、不要波抑制回路 5 0を設けるようにしており、この不要波抑制回路 50によって不要波を高効率で減衰、 吸収させている。
[0033] この際、 DCバイアスの伝送特性に悪影響を与えないように、内層信号線路 45に直 列に抵抗体を接続せずに、内層信号線路の上下層に接地導体層を形成し抵抗体を 内層信号線路 45に平行に接続する。具体的には、内層信号線路 45の表面に抵抗 体を塗布する。内層信号線路がトリプレート線路あるいはマイクロストリップ線路を構 成する場合、通常は、接地導体層に向力う上下方向の電界が形成されることになる。 この場合に、この上下方向に対して電界に垂直な面に抵抗体を形成すると、不要高 周波信号の減衰、吸収効率が極めて悪くなる。このため、実施の形態 1では、逆相信 号の流れる平行 2線路 (結合差動線路）上に抵抗体を配置することによって、信号線 路の電界方向に平行に抵抗体が配置されるようにして 、る。
[0034] なお、この図の例では、内層信号線路 45は、誘電体を介して上下層の接地導体層 35間に配されるように設けられており、これにより所謂トリプレート線路が構成されて いる。図 4の場合は、第 4層と第 5層との間に内層信号線路 45が設けられているので 、内層信号線路 45が形成されている位置に対応する第 3層と第 4層との間、第 5層と 第 6層との間には、内層接地導体 35が形成されている。
[0035] 図 5は不要波抑制回路 50の構成例を示す斜視図である。図 6Aは、図 4に示す高 周波パッケージ 1において、多層誘電体基板 2の A面 (第 4層と第 5層との間）に配さ れる不要波抑制回路 50の構成を示す平面図であり、図 6Bは多層誘電体基板 2の D 面 (第 3層と第 4層との間）の状況を示すものである。
[0036] 図 5および図 6Aにおいて、一方の信号ビア 40aが高周波デバイス 3側の内部導体 ノッド 10側に接続され、他方の信号ビア 40bが外部導体パッド 15側に接続されて ヽ る。信号ビア 40aに接続される内層信号線路 45aと、信号ビア 40bに接続される内層 信号線路 45bとの間に、不要波抑制回路 50が形成されている。不要波抑制回路 50 は、分配器 (T分岐) 51と、遅延器 52と、平行 2線路 53と、合成器 54と、抵抗体 (印刷 抵抗） 55とを備えている。信号ビア 40a、 40bの周囲には、誘電体 60を挟んで複数 のグランドビア 30が配置されて!、る。 [0037] 分配器 (T分岐） 51は、内層信号線路 45aを 2つの等位相の信号線路に分配する。 遅延器は 52は、分配器 51で分配された信号線路の一方に形成され、不要波の基板 内実効波長 λ gの略 1Z2の長さを有する信号線路で構成される。平行 2線路 53は、 2つの平行な信号線路 53a, 53bから成り、一方の信号線路 53aが分配器 51で分配 された線路につながり、他方の信号線路 53bが遅延器 52に接続されている。合成器 54は、平行 2線路 53の 2つの信号線路 53a, 53bを等位相で合成する信号線路を有 し、合成信号を外部導体パッド 15側に出力する。抵抗体 (印刷抵抗) 55は、体積抵 抗率が、 0.0002〜0.1 ( Ω ·πι)の範囲の抵抗率を有し、平行 2線路 53上に配置され、 2 つの信号線路 53a, 53b間を接続する。
[0038] これら分配器 51、遅延器 52、平行 2線路 53および合成器 54を構成する伝送線路 は図の例では、トリプレート線路により構成されており、上下の内層接地導体 35間に 信号線路が形成されている。すなわち、図 6Bに示すように、第 3層と第 4層との間（D 面)と、第 5層と第 6層との間には、不要波抑制回路 50を構成する内層信号線路に対 応する箇所に、内層接地導体 35が形成されている。また、分配器 51、遅延器 52、平 行 2線路 53および合成器 54を構成する伝送線路の周りには、誘電体 60を挟んで複 数のグランドビア 30および内層接地導体 35が配置されている。グランドビア 30の隣 接間隔は、不要波の基板内実効波長え gの 1Z4以下に設定されており、また、対向 するグランドビア 30間の間隔 Lは、波長 λ gの 1Z2以下に設定されている。
[0039] 遅延器 52は、不要波の基板内実効波長 λ gの略 1Z2の長さを有して 、るので、遅 延器 52において、不要波の位相は略え gZ2遅延される。このため、不要波は、平行 2線路 53の 2つの信号線路 53a, 53bのうち、遅延器 52を経由していない信号線路 53aのほう力 遅延器 52を経由している信号線路 53bにくらべ、 だけ、位相が 進むことになる。すなわち、平行 2線路 53において、不要波は逆相で結合されること になり、図 5に示すように、信号線路 53a, 53bは結合差動線路を構成して、信号線 路 53a, 53b間に電界 Elが形成される。そして、この電界 E1は、この逆相となる不要 波の周波数帯 (不要周波数帯)で、強度が最大となる。
[0040] 抵抗体 55は平行 2線路 53上で 2つの信号線路 53a, 53b間を接続するように塗布 されるので、抵抗体 55は上記電界 E1に平行に配置されることになる。このように、抵 抗体 55は、従来のように、電界に垂直に配置されるのではなぐ平行 2線路 53間に 故意に形成した電界 E1に平行に配置されるとともに、平行 2線路 53間の電界 E1を 不要波の周波数で最大となるようにしたので、この不要周波数帯では、並行 2線路間 に生じた電位差に対し、直列に抵抗を入れた回路と等価となり、選択的に所望の不 要周波数帯に対してのみ電圧降下を起こすことができる。すなわち、不要波の電力 を抵抗体 55で効率よく減衰、吸収させることが可能となる。更に、合成器 54によって 平行 2線路 53上の信号は平行 2線路カゝら等位相で合成されるため、遅延器 52によつ て互いに逆位相関係となった不要周波数帯では逆相で合成されることと等価になり、 効率よく反射される。すなわち、抵抗体 55により吸収し切れなカゝつた残留不要波を打 ち消し、外部への漏洩を抑圧することができる。以上のように、不要波抑制回路 50は 、抵抗体 55による減衰 ·吸収効果と合成器 54の逆相合成によって打ち消す効果によ り、不要波に対して 2重の抑圧効果を有する。
[0041] なお、前述したように、内層信号線路 45は、トリプレート線路によって構成されてい るので、内層信号線路 45から上下の内層接地導体 35に対し上下方向の電界が形 成されているが、不要波に関しては、位相制御により、平行 2線路 53間に形成される 電界 E1のほうが支配的であるので、不要波は抵抗体 55で効率よく減衰、吸収される こととなる。また、遅延器の構成としては、上記の限りではなぐたとえば、多層基板の 構造を生力した、信号ビアを含めて、不要波の基板内実効波長え gの略 1Z2の長さ を有する立体線路により構成しても良!、。
[0042] 図 7は、上記不要波抑制回路 50の伝送特性を示すもので、実線 (A1)が長さ (信号 線伝送方向の長さ） lmmの抵抗体 55を形成した場合の上記不要波抑制回路 50の 伝送特性を示し、一点鎖線 (A2)が内層信号線路 45に長さ 3. 5mmの抵抗体を単 純に塗布した場合の伝送特性を示し、破線 (A3)が内層信号線路 45に長さ 16. 5m mの抵抗体を単純に塗布した場合の伝送特性を示している。この場合は、除去すベ き不要波の周波数を f (GHz)としている。この図からも判るように、この不要波抑制回
0
路 50によれば、少ない抵抗体を用いて、不要波の周波数 fの周辺帯域で、不要波を
0
高効率で減衰、吸収することができる。
[0043] このように実施の形態 1によれば、遅延器 52によって平行 2線路 53上を伝送する不 要波を逆位相とすることにより、平行 2線路間に電界を形成し、抵抗体を平行 2線路 上で前記電界方向に平行に設けているので、 DCバイアス電圧、制御信号あるいは I F信号などの駆動制御信号の伝送特性に悪影響を与えることなぐ小さな抵抗体を 用いて不要波のみを効率よく減衰、吸収させることが可能となり、これにより不要波が 高周波パッケージ 1の外部に放射されることを抑制することができ、高周波パッケージ 単体で高周波信号 (不要波)の放射を抑制することができる。さらに、前記平行 2線路 の 2つの信号線路力も等位相で合成する合成器によって逆位相の関係にある平行 2 線路上の不要波を合成することにより、不要波周波数帯域のみを効率よく打ち消す ことが可能となる。
[0044] なお、上述では、不要波抑制回路 50をトリプレート線路に設けた例について説明し たが、不要波抑制回路 50をマイクロストリップ線路の途中に構成しても良い。このよう な場合であっても、マイクロストリップ線路力 漏れ出る不要波信号を充分に抑圧する 効果を得ることができる。
[0045] 実施の形態 2.
図 8は実施の形態 2の高周波パッケージ 95を示すものである。実施の形態 2におい ては、図 8に示すように、実施の形態 1の不要波抑制回路 50 (50a〜50c)を複数個、 縦続接続するようにしており、これにより不要波の減衰率，吸収率を向上させるよう〖こ している。
[0046] この場合、各不要波抑制回路における遅延器の信号線路の長さを同一にして、同 一の周波数を持つ複数の不要波抑制回路 50a〜50cを、縦続接続すると良い。例え ば、不要波抑制回路を 2段接続するだけで、倍の減衰率を得ることができる。
[0047] また、複数の不要波抑制回路 50a〜50cを縦続接続する場合、各不要波抑制回路 50a〜50cにおける遅延器 52の信号線路の長さを異ならせることによって、複数の 異なる不要波周波数を減衰、吸収させることもできる。例えば、不要波の基板内実効 波長をえ gl, l g2, g3とした場合、不要波抑制回路 50aの遅延器 52の信号線路 は λ glZ2の長さに設定し、不要波抑制回路 50bの遅延器 52の信号線路は λ g2 Z2の長さに設定し、不要波抑制回路 50cの遅延器 52の信号線路はえ g3Z2の長 さに設定することで、複数の異なる不要波周波数を減衰、吸収させることができる。 [0048] 実施の形態 3.
つぎに、図 9〜図 12を用いてこの発明の実施の形態 3について説明する。この実施 の形態 3の高周波パッケージ 100においては、図 9および図 10に示すように、内層信 号線路 45には、不要波の基板内実効波長 λ gの 1Z4の長さを有する先端開放スタ ブ 70を設けるとともに、この先端開放スタブ 70と内層信号線路 45との接続位置の上 層及び下層、あるいは上下層のいずれか一方の内層接地導体 35に不要波の基板 内実効波長 λ gの 1Z2の長さを有する結合スロット（内層接地導体 35の抜き部分) 7 5を形成し、この結合スロット 75上に抵抗体（印刷抵抗) 80を形成するようにしている 。図 9の場合は、先端開放スタブ 70が形成された内層信号線路 45の上層にのみ結 合スロット 75を形成し、この結合スロット 75に抵抗体 80を塗布するようにしている。こ のように実施の形態 3の不要波抑制回路 90は、先端開放スタブ 70、結合スロット 75 および抵抗体 80によって構成されている。
[0049] 図 11Aは、図 9に示す高周波パッケージ 100における多層誘電体基板 2の C面 (第 4層と第 5層との間）に配される先端開放スタブ 70が形成された内層信号線路 45を 示す平面図であり、図 11Bは多層誘電体基板 2の B面 (第 3層と第 4層との間）に配さ れる結合スロット 75を示す平面図であり（抵抗体 80がな 、状態を示して!/、る）、図 11 Cは多層誘電体基板 2の B面 (第 3層と第 4層との間）に配される結合スロット 75およ び抵抗体 80を示す平面図である。
[0050] 実施の形態 3の場合においても、伝送線路はトリプレート線路により構成されており 、上下の内層接地導体 35間に内層信号線路 45が形成されている。また、図 10およ び図 11 Aに示すように、内層信号線路 45の周りには、誘電体 60を挟んで複数のグ ランドビア 30および内層接地導体 35が配置されて 、る。グランドビア 30の隣接間隔 は、不要波の基板内実効波長え gの 1Z4以下に設定されており、また、対向するグ ランドビア 30間の間隔 Lは、波長え gの 1Z2以下に設定されている。
[0051] 次に、実施の形態 3の要部について説明する。まず、図 10および図 11Aに示すよ うに、内層信号線路 45には、不要波の基板内実効波長え gの 1Z4の長さを有する 先端開放スタブ 70を並列に接続している。この場合、先端開放スタブ 70として、ラジ アルスタブを採用している。ラジアルスタブは、通常の矩形スタブに比べ、広帯域ィ匕 が可能であるとともに、線路長が gZ4より短くてよいので、小型化が可能である。な お、この場合は、内層信号線路 45における 90度屈曲したクランクの角部に、先端開 放スタブ 70を配設して 、るが、直線状の内層信号線路 45に対し 90度の角度をもつ て先端開放スタブ 70を接続するようにしてもょ ヽ。
[0052] gZ4の長さを有する先端開放スタブ 70においては、波長え gの不要波に関して は、先端部が開放点となり電界が最大レベルとなり、また先端開放スタブ 70と内層信 号線路 45との接続位置 Oが短絡点となり電界が最小レベルとなる。そして、図 10お よび図 11Bに示すように、接続位置 Oがその中心と一致するように結合スロット 75を、 先端開放スタブ 70が形成された層の上層及び下層、あるいは上下層のいずれか一 方に形成する。図 9の高周波パッケージ 1においては、上層側にのみ結合スロット 75 を形成している。結合スロット 75は、この場合、不要波の基板内実効波長え gの 1Z2 の長さを有し、かつ先端開放スタブ 70に対し直角な方向に延在するように形成され ている。結合スロット 75は、内層接地導体 35に抜きを形成することによって形成され 、波長え gの不要波に関しては、その両端部は短絡点となって電界が最小レベルと なり、中心部は開放点となって電界が最大レベルとなる。このように、先端開放スタブ 70の短絡点と結合スロット 75の開放点とを一致させることで、最も強い結合を得るこ とができ、内層信号線路 45を伝送する不要波を結合スロット 75に効率よく結合させる ことができる。
[0053] すなわち、結合スロット 75は、先端開放スタブ 70と内層信号線路 45との接続位置 の上下層、あるいは上下層のいずれか一方の接地導体に形成されて、この接続位置 の周辺で定在波分布が開放となって、内層信号線路 45と結合するように構成すれば よい。
[0054] 結合スロット 75上に結合した不要波は、結合スロット 75に図示のように結合スロット の短手方向を向いた電界が形成され、これと平行に配置 '塗布された抵抗体 80によ り効率よく減衰、吸収されることとなる。
[0055] このように実施の形態 3では、 λ gZ4の先端開放スタブ 70の短絡点と上下層に設 けたえ gZ2の結合スロット 75の開放点が一致するように、先端開放スタブ 70および 結合スロット 75を配置することにより、内層信号線路 45を伝送する不要波を結合スロ ット 75に効率よく結合させ、結合スロット 75に結合された不要波を結合スロット 75に 形成された電界を用いてこの電界と平行に配置された抵抗体 80で効率よく減衰、吸 収させることができる。したがって、 DCバイアス電圧、制御信号あるいは IF信号など の駆動制御信号の伝送特性に悪影響を与えることなぐ不要波のみを効率よく減衰、 吸収させることが可能となり、不要波が高周波パッケージ 1の外部に放射されることを 抑制することができ、高周波パッケージ単体で高周波信号 (不要波)の放射を抑制す ることがでさる。
[0056] なお、結合スロット 75は、先端開放スタブ 70またはラジアルスタブの中心軸に対し 直交する方向に延在されて ヽる場合が、結合スロット 75で最も強 、結合を得ることが できるが、結合スロット 75を他の方向に延在するように形成するようにしてもよい。また 、結合スロット 75を、 gZ2の整数倍の長さとしてもよい。また、上記接続位置 Oから 一方の端部までの長さを λ gZ4の奇数倍の長さに設定し、接続位置 Oから他方の 端部までの長さをえ gZ4の奇数倍の長さに設定した結合スロット 75を採用するように してもよい。また、先端開放スタブ 70は、 gZ4の奇数倍の長さとしてもよい。さらに 、抵抗体 80を結合スロット 75の全面ではなぐ例えば、一方は不要波を結合するスロ ットとし、他方のスロット線路上に配設するようにしてもょ 、。
[0057] 図 12は、実施の形態 3の変形例を示すものである。この変形例の場合は、結合スロ ット 85は、先端開放スタブ 70と内層信号線路 45との接続位置 O力も一方の端部まで の長さを概ね λ gZ4としており、また接続位置 O力 他方の端部までの長さを任意の 長さのスロット線路 85aとしている。そして、抵抗体 80は、全面に塗布するのではなく 、スロット線路 85a側にのみ塗布するようにしている。
[0058] この変形例においても、 gZ4の長さを有する先端開放スタブ 70においては、波 長え gの不要波に関しては、先端部が開放点となり電界が最大レベルとなり、また接 続位置 Oが短絡点となり電界が最小レベルとなる。一方、結合スロット 85は、波長え g の不要波に関しては、その両端部は短絡点となって電界が最小レベルとなり、接続 位置 Oに対応する点が開放点となって電界が最大レベルとなる。このように、図 12に 示す変形例においても、先端開放スタブ 70の短絡点と結合スロット 85の開放点とを 一致させることで、最も強 、結合を得るようにして 、る。 [0059] すなわち、この変形例の場合は、内層信号線路 45を伝送する不要波を結合スロッ ト 75に効率よく結合させた後、不要波をスロット線路 85aを伝搬させることで、不要波 をスロット線路 85a上に配した抵抗体 80で減衰、吸収させるようにしている。
[0060] なお、不要波の吸収性のためには、スロット線路 85aは、長 、方が望ま 、。また、 接続位置 O力も一方の端部までの長さを概ねえ gZ4の奇数倍の長さとしてもよい。 また、抵抗体 80を、スロット線路 85a側にのみ塗布するのではなぐ結合スロット 85の 全面に塗布するようにしてもよい。さらに、この場合も、先端開放スタブ 70は、 gZ4 の奇数倍の長さとしてもよい。
[0061] なお、上記実施の形態 3の不要波抑制回路 90を、複数個、縦続接続して、これに より不要波の減衰率、吸収率を向上させるようにしてもよい。この場合、各不要波抑 制回路における結合スロットの長さを同一にして、同一の周波数を持つ複数の不要 波抑制回路を、それぞれ縦続接続するとよい。例えば、不要波抑制回路を 2段接続 するだけで、倍の吸収率を得ることができる。あるいは、複数の不要波抑制回路を縦 続接続し、各不要波抑制回路を構成する結合スロットの長さを、異なる周波数を持つ 複数の不要波の基板実行波長の略 1Z2になるように、それぞれ異ならせてもよい。 これによつて、対応する複数の異なる波長について、それぞれ不要周波数を減衰、 吸収させることができる。
[0062] なお、上記実施の形態では、多層誘電体基板 2内に形成した IC搭載凹部 6内に高 周波デバイス 3を収容する構成の高周波パッケージ 1に本発明を適用するようにした 力 本発明は、 IC搭載凹部 6を持たない平坦な多層誘電体基板 2の表層に高周波 デバイス 3を搭載するような構成の高周波パッケージ 1にも適用することができる。 産業上の利用可能性
[0063] 以上のように、本発明にかかる伝送線路基板および高周波パッケージは、高周波 の EMI対策を講じる必要のある FM— CWレーダなどの半導体電子機器に有用であ る。

Claims

請求の範囲
[1] 半導体デバイスに入出力される信号を伝送する伝送線路基板において、
前記半導体デバイスに接続される信号線路を 2つの等位相の信号線路に分配する 分配器と、
前記分配された信号線路の一方につながり、不要波の基板内実効波長の略 1Z2 の長さを有する信号線路を有する遅延器と、
前記遅延器および前記分配された信号線路の他方につながり、不要波が互いに 逆位相となる平行の 2つの信号線路を有する平行 2線路と、
前記平行 2線路上に配置され、平行の 2つの信号線路間を接続する抵抗体と、 前記平行 2線路の 2つの信号線路を合成する合成器と、
を有する不要波抑制回路を備えることを特徴とする伝送線路基板。
[2] 前記分配器、遅延器、平行 2線路および合成器は、上下の接地導体層間に信号線 路が形成されるトリプレート線路により構成されることを特徴とする請求項 1に記載の 伝送線路基板。
[3] 前記不要波抑制回路を複数個、縦続接続し、前記複数の不要波抑制回路の各遅 延器の信号線路の長さを、異なる周波数を持つ複数の不要波の基板内実効波長の 略 1Z2となるように、それぞれ異ならせたことを特徴とする請求項 1に記載の伝送線 路基板。
[4] 前記信号線路が不要波の基板内実効波長の 1Z4以下の間隔で配置される複数 のグランドビアで囲まれて 、ることを特徴とする請求項 1に記載の伝送線路基板。
[5] 1〜複数の半導体デバイスを収容するために用いられ、請求項 1〜4のいずれか一 つに記載の伝送線路基板を、前記半導体デバイスの駆動制御信号端子と外部端子 との接続経路に設けたことを特徴とする半導体パッケージ。
[6] 1〜複数の半導体デバイスと、
請求項 1〜4のいずれか一つに記載の伝送線路基板と、
を備え、該伝送線路基板を、前記半導体デバイスの駆動制御信号端子と外部端子 との接続経路に設けたことを特徴とする半導体パッケージ。
[7] 半導体デバイスに入出力される信号を伝送する伝送線路を有し、信号線路の上下 層に接地導体を配置したトリプレート線路として伝送線路を形成した伝送線路基板に おいて、
前記信号線路に並列に接続され、不要波の基板内実効波長の略 1Z4の奇数倍 の長さを有する先端開放スタブと、
該先端開放スタブと信号線路との接続位置の上下層、あるいは上下層のいずれか 一方の接地導体に形成され、前記接続位置の周辺で定在波分布が開放となって前 記信号線路と結合する結合スロットと、
該結合スロット上の少なくとも一部に設けられた抵抗体と、
を備えることを特徴とする伝送線路基板。
[8] 前記結合スロットは、前記接続位置力 一方が不要波の基板内実効波長の略 1Z
4の奇数倍の長さを有し、前記接続位置から他方が少なくとも前記基板内実効波長 の略 1Z4の長さを有することを特徴とする請求項 7に記載の伝送線路基板。
[9] 前記結合スロットは、前記接続位置に開放点が一致するように配置され、不要波の 基板内実効波長の略 1Z2の長さを有し、前記抵抗体は該結合スロット上の全面に 形成されることを特徴とする請求項 7に記載の伝送線路基板。
[10] 前記スタブと結合スロットとを有する不要波抑制回路を、複数個、縦続接続し、当該 複数の不要波抑制回路における結合スロットの長さを、異なる周波数を持つ複数の 不要波の基板内実効波長の略 1Z2となるように、それぞれ異ならせたことを特徴と する請求項 7に記載の伝送線路基板。
[11] 前記信号線路が不要波の基板内実効波長の 1Z4以下の間隔で配置される複数 のグランドビアで囲まれていることを特徴とする請求項 7に記載の伝送線路基板。
[12] 1〜複数の半導体デバイスを収容するために用いられ、請求項 7〜11のいずれか 一つに記載の伝送線路基板を、前記半導体デバイスの駆動制御信号端子と外部端 子との接続経路に設けたことを特徴とする半導体パッケージ。
[13] 1〜複数の半導体デバイスと、
請求項 7〜 1 IV、ずれか一つに記載の伝送線路基板と、
を備え、該伝送線路基板を、前記半導体デバイスの駆動制御信号端子と外部端子 との接続経路に設けたことを特徴とする半導体パッケージ。
[14] 半導体デバイスに入出力される信号を伝送する伝送線路を有し、信号線路の上下 層に接地導体を配置したトリプレート線路として伝送線路を形成した伝送線路基板に おいて、
前記信号線路に並列に接続されるラジアルスタブと、
該ラジアルスタブと信号線路との接続位置の上下層、あるいは上下層のいずれか 一方の接地導体に形成され、前記接続位置の周辺で定在波分布が開放となって前 記信号線路と結合する結合スロットと、
該結合スロット上の少なくとも一部に設けられた抵抗体と、
を備えることを特徴とする伝送線路基板。
[15] 前記結合スロットは、前記接続位置力 一方が不要波の基板内実効波長の略 1Z
4の奇数倍の長さを有し、前記接続位置から他方が少なくとも前記基板内実効波長 の略 1Z4の長さを有することを特徴とする請求項 14に記載の伝送線路基板。
[16] 前記結合スロットは、前記接続位置に開放点が一致するように配置され、不要波の 基板内実効波長の略 1Z2の長さを有し、前記抵抗体は該結合スロット上の全面に 形成されることを特徴とする請求項 14に記載の伝送線路基板。
[17] 前記スタブと結合スロットとを有する不要波抑制回路を、複数個、縦続接続し、当該 複数の不要波抑制回路における結合スロットの長さを、異なる周波数を持つ複数の 不要波の基板内実効波長の略 1Z2となるように、それぞれ異ならせたことを特徴と する請求項 14に記載の伝送線路基板。
[18] 前記信号線路が不要波の基板内実効波長の 1Z4以下の間隔で配置される複数 のグランドビアで囲まれていることを特徴とする請求項 14に記載の伝送線路基板。
[19] 1〜複数の半導体デバイスを収容するために用いられ、請求項 14〜18のいずれか 一つに記載の伝送線路基板を、前記半導体デバイスの駆動制御信号端子と外部端 子との接続経路に設けたことを特徴とする半導体パッケージ。
[20] 1〜複数の半導体デバイスと、
請求項 14〜18のいずれか一つに記載の伝送線路基板と、
を備え、該伝送線路基板を、前記半導体デバイスの駆動制御信号端子と外部端子 との接続経路に設けたことを特徴とする半導体パッケージ。 半導体デバイスに入出力される信号を伝送する伝送線路基板において、 前記半導体デバイスに接続される信号線路を等位相で 2つの信号線路に分配する 分配器と、
前記分配された信号線路の一方につながり、不要波の基板内実効波長の略 1Z2 の長さを有する信号線路を有する遅延器と、
前記遅延器および前記分配された信号線路の他方につながり、不要波が互いに 逆位相となる平行の 2つの信号線路を有する平行 2線路と、
前記平行 2線路上に配置され、平行の 2つの信号線路間を接続する抵抗体と、 前記平行 2線路の 2つの信号線路を等位相で合成する合成器と、
を有する不要波抑制回路を備えることを特徴とする伝送線路基板。
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